半導体集積回路
【課題】絶縁ゲート型半導体素子を駆動する半導体集積回路内において、貫通電流の発生を抑制することが可能な技術を提供することを目的とする。
【解決手段】半導体集積回路は、制御信号Ｖinを遅延させて得られる遅延信号を、ＰＭＯＳ１及びＮＭＯＳ２のゲート端子に出力する遅延回路１９を備える。ＮＭＯＳ４が、第２出力信号の変化に応じてオンからオフに切り替えられるタイミング（ｔ2）は、ＰＭＯＳ１が、遅延信号の変化に応じてオフからオンに切り替えられるタイミング（ｔ2）よりも遅くなく、かつ、ＰＭＯＳ３が、第１出力信号の変化に応じてオンからオフに切り替えられるタイミング（ｔ7）は、ＮＭＯＳ２が、遅延信号の変化に応じてオフからオンに切り替えられるタイミング（ｔ7）よりも遅くない。
【解決手段】半導体集積回路は、制御信号Ｖinを遅延させて得られる遅延信号を、ＰＭＯＳ１及びＮＭＯＳ２のゲート端子に出力する遅延回路１９を備える。ＮＭＯＳ４が、第２出力信号の変化に応じてオンからオフに切り替えられるタイミング（ｔ2）は、ＰＭＯＳ１が、遅延信号の変化に応じてオフからオンに切り替えられるタイミング（ｔ2）よりも遅くなく、かつ、ＰＭＯＳ３が、第１出力信号の変化に応じてオンからオフに切り替えられるタイミング（ｔ7）は、ＮＭＯＳ２が、遅延信号の変化に応じてオフからオンに切り替えられるタイミング（ｔ7）よりも遅くない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御信号に基づいて絶縁ゲート型半導体素子を駆動する半導体集積回路に関するものである。
【背景技術】
【０００２】
制御信号に基づいて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor field effect transistor）などの絶縁ゲート型半導体素子を駆動する半導体集積回路が知られている。
【０００３】
この半導体集積回路においては、当該絶縁ゲート型半導体素子のゲート・エミッタ間の容量特性に起因して、不要なミラー電圧がターンオフ・ターンオン時にゲート端子に生じることがある。このミラー電圧の発生時間が長い場合には、スイッチング周波数を高くすることができないという問題があった。
【０００４】
そこで、この問題を解決するために様々な技術が提案されている。例えば、特許文献１には、絶縁ゲート型半導体素子のゲート端子に第１及び第２駆動回路を接続し、当該第１及び第２駆動回路によって当該ゲート端子の電圧を段階的に上昇または下降させることにより、ミラー電圧の発生時間を短縮する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２５３６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示の技術においては、第１及び第２駆動回路のオン、オフの切り替りのタイミングで、半導体集積回路内で消費電流となる貫通電流が発生してしまうという問題があった。
【０００７】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、絶縁ゲート型半導体素子を駆動する半導体集積回路内において、貫通電流の発生を抑制することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体集積回路は、制御信号に基づいて絶縁ゲート型半導体素子を駆動する半導体集積回路であって、各々が、高電位・低電位電源間にトーテムポール接続されたソース側及びシンク側のスイッチング素子の対からなる第１及び第２駆動回路を備える。前記第１及び第２駆動回路のそれぞれにおける前記ソース側及びシンク側のスイッチング素子同士の間の接続点は、前記絶縁ゲート型半導体素子のゲート端子と接続される。前記半導体集積回路は、前記絶縁ゲート型半導体素子のゲート端子の電圧と、基準電圧とを比較するコンパレータ回路と、前記制御信号と、前記コンパレータ回路での比較結果とに基づいて演算を行い、当該演算結果を示す第１出力信号を、前記第２駆動回路の前記ソース側のスイッチング素子のゲート端子に出力する第１演算回路とを備える。前記半導体集積回路は、前記制御信号と、前記コンパレータ回路での比較結果とに基づいて演算を行い、当該演算結果を示す第２出力信号を、前記第２駆動回路の前記シンク側のスイッチング素子のゲート端子に出力する第２演算回路と、前記制御信号を遅延させて得られる遅延信号を、前記第１駆動回路の前記ソース側及びシンク側のスイッチング素子のゲート端子に出力する遅延回路とを備える。前記第２駆動回路の前記シンク側のスイッチング素子が、前記第２出力信号の変化に応じてオンからオフに切り替えられるタイミングは、前記第１駆動回路の前記ソース側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くなく、かつ、前記第２駆動回路の前記ソース側のスイッチング素子が、前記第１出力信号の変化に応じてオンからオフに切り替えられるタイミングは、前記第１駆動回路の前記シンク側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くない。
【発明の効果】
【０００９】
本発明によれば、第２駆動回路のシンク側のスイッチング素子がオンからオフするタイミングは、第１駆動回路のソース側のスイッチング素子がオフからオンするタイミングよりも遅くない。したがって、当該シンク側のスイッチング素子、及び、当該ソース側のスイッチング素子を通る貫通電流を抑制することができる。また、第２駆動回路のソース側のスイッチング素子がオンからオフするタイミングは、第１駆動回路のシンク側のスイッチング素子がオフからオンするタイミングよりも遅くない。したがって、当該シンク側のスイッチング素子、及び、当該ソース側のスイッチング素子を通る貫通電流を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体集積回路の構成を示す回路図である。
【図２】実施の形態１に係る半導体集積回路の動作を示すタイミングチャートである。
【図３】実施の形態２に係る半導体集積回路の構成を示す回路図である。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体集積回路の構成を示す回路図である。この半導体集積回路は、互いに異なる電圧レベル（ＨＩＧＨ，ＬＯＷ）を選択的にとる制御信号Ｖinに基づいて、絶縁ゲート型半導体素子３１（ここではＮＭＯＳ）を駆動する回路である。
【００１２】
図１に示されるように、本実施の形態に係る半導体集積回路は、第１及び第２駆動回路１１，１２と、インバータ１５と、コンパレータ回路１６と、第１演算回路であるＮＡＮＤ回路１７と、第２演算回路であるＮＯＲ回路１８と、遅延回路１９とを備えている。
【００１３】
第１駆動回路１１は、高電位（ＶCC）・低電位（ＶGND）電源間にトーテムポール接続されたＰＭＯＳ１（ソース側のスイッチング素子）及びＮＭＯＳ２（シンク側のスイッチング素子）の対から構成されている。ＰＭＯＳ１及びＮＭＯＳ２のそれぞれのゲート端子は互いに接続されており、ＰＭＯＳ１のソース端子は電源電圧ＶCCと接続され、ＮＭＯＳ２のドレイン端子はグランド電圧ＶGNDと接続されている。そして、ＰＭＯＳ１のドレイン端子と、ＮＭＯＳ２のドレイン端子とは互いに接続されており、ＰＭＯＳ１及びＮＭＯＳ２同士の間の接続点は、絶縁ゲート型半導体素子３１のゲート端子と端子２５を介して接続されている。
【００１４】
第２駆動回路１２は、高電位（ＶCC）・低電位（ＶGND）電源間にトーテムポール接続されたＰＭＯＳ３（ソース側のスイッチング素子）及びＮＭＯＳ４（シンク側のスイッチング素子）の対から構成されている。ＰＭＯＳ３及びＮＭＯＳ４は、ＰＭＯＳ１及びＮＭＯＳ２と同様に接続されており、ＰＭＯＳ３及びＮＭＯＳ４同士の間の接続点は、絶縁ゲート型半導体素子３１のゲート端子と端子２５を介して接続されている。
【００１５】
なお、以下においては、ＰＭＯＳ１及びＮＭＯＳ２のゲート端子の電圧を「ゲート電圧ＶＧ１」とし、ＰＭＯＳ３のゲート端子の電圧を「ゲート電圧ＶＧ３」とし、ＮＭＯＳ４のゲート端子の電圧を「ゲート電圧ＶＧ４」として説明する。
【００１６】
インバータ１５は、制御信号Ｖinを反転して得られる反転信号を、ＮＡＮＤ回路１７の入力端子の一方、及び、ＮＯＲ回路１８の入力端子の一方にそれぞれ出力する。
【００１７】
コンパレータ回路１６は、絶縁ゲート型半導体素子３１のゲート端子の電圧ＶＧと、基準電圧Ｖｒｅｆとを比較する。そして、コンパレータ回路１６は、その比較結果を、ＮＡＮＤ回路１７の入力端子の他方、及び、ＮＯＲ回路１８の入力端子の他方にそれぞれ出力する。本実施の形態では、コンパレータ回路１６は、ゲート電圧ＶＧが基準電圧Ｖｒｅｆより低い場合には出力電圧（以下、「電圧Ｖ16」と呼ぶ）としてＬＯＷを出力し、ゲート電圧ＶＧが基準電圧Ｖｒｅｆ以上の場合には電圧Ｖ16としてＨＩＧＨを出力するものとする。なお、ここでは、コンパレータ回路１６の一例として、オペアンプ回路が用いられており、その基準電圧Ｖｒｅｆとして、絶縁ゲート型半導体素子３１の閾値電圧Ｖｔｈと同じ電圧が設定されているものとする。
【００１８】
ＮＡＮＤ回路１７は、制御信号Ｖin（ここではインバータ１５からの反転信号）と、コンパレータ回路１６での比較結果（電圧Ｖ16）とに基づいて、それらの論理積の否定をとる演算を行い、当該演算結果を示す第１出力信号を、第２駆動回路１２のＰＭＯＳ３のゲート端子に出力する。つまり、ＮＡＮＤ回路１７は、反転信号及び電圧Ｖ16がいずれもＨＩＧＨである場合には、ＰＭＯＳ３のゲート電圧ＶＧ３をＬＯＷにし、それ以外の場合にはゲート電圧ＶＧ３をＨＩＧＨにする。
【００１９】
ＮＯＲ回路１８は、制御信号Ｖin（ここではインバータ１５からの反転信号）と、コンパレータ回路１６での比較結果（電圧Ｖ16）とに基づいて、それらの論理和の否定をとる演算を行い、当該演算結果を示す第２出力信号を、第２駆動回路１２のＮＭＯＳ４のゲート端子に出力する。つまり、ＮＯＲ回路１８は、反転信号及び電圧Ｖ16がいずれもＬＯＷである場合には、ＮＭＯＳ４のゲート電圧ＶＧ４をＨＩＧＨにし、それ以外の場合にはゲート電圧ＶＧ４をＬＯＷにする。
【００２０】
遅延回路１９は、制御信号Ｖinを遅延させて得られる遅延信号を、第１駆動回路１１のＰＭＯＳ１及びＮＭＯＳ２のそれぞれのゲート端子に出力する。本実施の形態では、遅延回路１９は、直列に接続された二つのインバータ１９ａ，１９ｂであり、比較的単純に構成されている。なお、この遅延回路１９が、制御信号Ｖinをどれぐらい遅延させるかについては、次の動作の説明において述べる。
【００２１】
図２は、本実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。この図には、上述の制御信号Ｖin等以外にも、絶縁ゲート型半導体素子３１のソース端子とドレイン端子との間のソースドレイン電圧Ｖｄｓ、そのドレイン電流Ｉｄ、スイッチング損失Ｅｓｗが示されている。以下、この図２を用いて半導体集積回路の動作について説明する。なお、時点ｔ1より前では、ゲート電圧ＶＧ１，ＶＧ３，ＶＧ４はＨＩＧＨであり、Ｖ16はＬＯＷであり、ＰＭＯＳ１，３はオフ、ＮＭＯＳ２，４はオンであるものとする。
【００２２】
まず、時点ｔ1において、制御信号ＶinがＨＩＧＨから「ＬＯＷ」に切り替えられる。制御信号Ｖinの変化は、入力信号を遅延させる遅延回路１９を介してＰＭＯＳ１及びＮＭＯＳ２に伝達されることから、ゲート電圧ＶＧ１はＬＯＷに切り替らない。したがって、ＰＭＯＳ１及びＮＭＯＳ２のスイッチは切り替らない。同様に、制御信号Ｖinの変化は、遅延回路と同様に入力信号を遅延させるインバータ１５及びＮＡＮＤ回路１７を介してＰＭＯＳ３に伝達されることから、ゲート電圧ＶＧ３，ＶＧ４は変化しない。したがって、ＰＭＯＳ３及びＮＭＯＳ４のスイッチは切り替らない。
【００２３】
時点ｔ1後、ＮＡＮＤ回路１７及びＮＯＲ回路１８には、制御信号Ｖin（ＬＯＷ）の反転信号の「ＨＩＧＨ」と、電圧Ｖ16の「ＬＯＷ」とが入力される。そうすると、ＮＡＮＤ回路１７は、次の時点ｔ2においてもゲート電圧ＶＧ３を「ＨＩＧＨ」に維持するが、ＮＯＲ回路１８は、次の時点ｔ2においてはゲート電圧ＶＧ４をＨＩＧＨから「ＬＯＷ」に切り替えることになる。
【００２４】
その後、時点ｔ2において、制御信号Ｖinの遅延信号の「ＬＯＷ」がＰＭＯＳ１及びＮＭＯＳ２のゲート端子に入力される。つまり、ゲート電圧ＶＧ１がＨＩＧＨから「ＬＯＷ」に切り替えられる。したがって、ＰＭＯＳ１はオフからオン、ＮＭＯＳ２はオンからオフにそれぞれ切り替る。また、時点ｔ2において、上述したようにゲート電圧ＶＧ３は「ＨＩＧＨ」に維持されるから、ＰＭＯＳ３はオフに維持される。一方、上述したようにゲート電圧ＶＧ４はＮＯＲ回路１８により「ＬＯＷ」に切り替えられるから、ＮＭＯＳ４はオンからオフに切り替えられる。
【００２５】
ここで、仮に、遅延回路１９が設けられていなければ、制御信号Ｖinが、遅延されずにＰＭＯＳ１及びＮＭＯＳ２のゲート端子に入力されることから、制御信号Ｖinが「ＬＯＷ」になるのとほぼ同時にＰＭＯＳ１及びＮＭＯＳ２のゲート電圧ＶＧ１が「ＬＯＷ」となる。その結果、ＰＭＯＳ１及びＮＭＯＳ２のゲート電圧ＶＧ１が「ＬＯＷ」になるタイミングのほうが、ＮＭＯＳ４のゲート電圧ＶＧ４が「ＬＯＷ」になるタイミングよりも早くなる。この場合、ＰＭＯＳ１がオンに切り替ってから、ＮＭＯＳ４がオフに切り替るまでに時間差が生じることから、僅かな時間ではあるがＰＭＯＳ１及びＮＭＯＳ４がいずれもオンとなる。その結果、その時間にＰＭＯＳ１及びＮＭＯＳ４を介して消費電流となる貫通電流が流れてしまう。
【００２６】
それに対して本実施の形態では、ＮＭＯＳ４が、時点ｔ1での第２出力信号（ゲート電圧ＶＧ４）の変化に応じてオンからオフに切り替えられるタイミングと、ＰＭＯＳ１が、同時点ｔ1での遅延信号（ゲート電圧ＶＧ１）の変化に応じてオフからオンに切り替えられるタイミングとが、時点ｔ2において互いに一致するように、遅延信号の遅延時間が設定されている。つまり、図２の左側の矢印に示されるように、ゲート電圧ＶＧ１がＬＯＷに切り替るタイミングが、ゲート電圧ＶＧ４がＬＯＷに切り替るタイミング（時点ｔ2）に遅延するように構成されている。したがって、ＰＭＯＳ１及びＮＭＯＳ４を介して、消費電流となる貫通電流が流れるのを抑制することができる。
【００２７】
時点ｔ2後、ＰＭＯＳ１はオン、ＮＭＯＳ２，４はオフとなっていることから、絶縁ゲート型半導体素子３１のゲート電圧ＶＧは上昇していく。
【００２８】
そして、時点ｔ3において、ゲート電圧ＶＧが、絶縁ゲート型半導体素子３１の閾値電圧Ｖｔｈ（つまり、基準電圧Ｖｒｅｆ）以上になると、コンパレータ回路１６は電圧Ｖ16をＬＯＷから「ＨＩＧＨ」にする。したがって、ＮＡＮＤ回路１７及びＮＯＲ回路１８には、反転信号の「ＨＩＧＨ」と、電圧Ｖ16の「ＨＩＧＨ」とが入力される。そうすると、ＮＯＲ回路１８が、時点ｔ3においてもゲート電圧ＶＧ４を「ＬＯＷ」に維持することから、ＮＭＯＳ４はオフに維持される。一方、ＮＡＮＤ回路１７が、時点ｔ3においてはゲート電圧Ｖ３をＨＩＧＨから「ＬＯＷ」に切り替えることから、ＰＭＯＳ３はオフからオンに切り替えられる。
【００２９】
このように、本実施の形態では、ＰＭＯＳ３が、第１出力信号（ゲート電圧ＶＧ３）の変化に応じてオフからオンに切り替えられるタイミングは、ＰＭＯＳ１が、遅延信号（ゲート電圧ＶＧ１）の変化に応じてオフからオンに切り替えられるタイミングよりも遅い。これにより、絶縁ゲート型半導体素子３１のゲート電圧ＶＧが閾値電圧Ｖｔｈ以上になるまでは、弱いソース能力でゲート電圧ＶＧをチャージ（充電）し、当該ゲート電圧ＶＧが閾値電圧Ｖｔｈ以上になると、強いソース能力でゲート電圧ＶＧをチャージすることになる。
【００３０】
その結果、図２に示されるように、ＰＭＯＳ３をオンしたときのゲート電圧ＶＧが立ち上がる（実線）までのミラー期間（ｔ3〜ｔ4）は、ＰＭＯＳ３をオンしないときのゲート電圧ＶＧが立ち上がる（二点鎖線）までのミラー期間（ｔ3〜ｔ5）よりも短縮することができる。したがって、絶縁ゲート型半導体素子３１のソースドレイン電圧Ｖｄｓが完全に立ち下がるまでの時間（実線）は、ＰＭＯＳ３がオンしないときのその時間（二点鎖線）よりも短縮することができることから、スイッチング損失Ｅｓｗを小さくすることができる。
【００３１】
次に、時点ｔ6において、制御信号ＶinがＬＯＷから「ＨＩＧＨ」に切り替えられる。この時点ｔ6では、時点ｔ1と同様の遅延が生じることから、ＰＭＯＳ１，３及びＮＭＯＳ２，４のスイッチは切り替らない。
【００３２】
時点ｔ6後、ＮＡＮＤ回路１７及びＮＯＲ回路１８には、制御信号Ｖin（ＨＩＧＨ）の反転信号の「ＬＯＷ」と、電圧Ｖ16の「ＨＩＧＨ」とが入力される。そうすると、ＮＯＲ回路１８は、次の時点ｔ7においてもゲート電圧ＶＧ４を「ＬＯＷ」に維持するが、ＮＡＮＤ回路１７は、次の時点ｔ7においてはゲート電圧ＶＧ３をＬＯＷから「ＨＩＧＨ」に切り替えることになる。
【００３３】
その後、時点ｔ7において、制御信号Ｖinの遅延信号の「ＨＩＧＨ」がＰＭＯＳ１及びＮＭＯＳ２のゲート端子に入力される。つまり、ゲート電圧ＶＧ１がＬＯＷから「ＨＩＧＨ」に切り替えられる。したがって、ＰＭＯＳ１はオンからオフ、ＮＭＯＳ２はオフからオンにそれぞれ切り替る。また、時点ｔ7において、上述したようにゲート電圧ＶＧ４は「ＬＯＷ」に維持されるから、ＮＭＯＳ４はオフに維持される。一方、上述したようにゲート電圧ＶＧ３はＮＡＮＤ回路１７により「ＨＩＧＨ」に切り替えられるから、ＰＭＯＳ３はオンからオフに切り替えられる。
【００３４】
ここで、仮に、遅延回路１９が設けられていなければ、制御信号Ｖinが、遅延されずにＰＭＯＳ１及びＮＭＯＳ２のゲート端子に入力されることから、制御信号Ｖinが「ＨＩＧＨ」になるのとほぼ同時にＰＭＯＳ１及びＮＭＯＳ２のゲート電圧ＶＧ１が「ＨＩＧＨ」となる。その結果、ＰＭＯＳ１及びＮＭＯＳ２のゲート電圧ＶＧ１が「ＨＩＧＨ」になるタイミングのほうが、ＰＭＯＳ３のゲート電圧が「ＨＩＧＨ」になるタイミングよりも早くなる。この場合、ＮＭＯＳ２がオンに切り替ってから、ＰＭＯＳ３がオフに切り替るまでに時間差が生じることから、僅かな時間ではあるがＰＭＯＳ３及びＮＭＯＳ２がいずれもオンとなる。その結果、その時間にＰＭＯＳ３及びＮＭＯＳ２を介して消費電流となる貫通電流が流れてしまう。
【００３５】
それに対して本実施の形態では、ＰＭＯＳ３が、時点ｔ6での第１出力信号（ゲート電圧ＶＧ３）の変化に応じてオンからオフに切り替えられるタイミングと、ＮＭＯＳ２が、同時点ｔ6での遅延信号（ゲート電圧ＶＧ１）の変化に応じてオフからオンに切り替えられるタイミングとが、時点ｔ7において互いに一致するように、遅延信号の遅延時間が設定されている。つまり、図２の右側の矢印に示されるように、ゲートＶＧ１がＨＩＧＨに切り替るタイミングが、ゲート電圧ＶＧ３がＨＩＧＨに切り替るタイミング（時点ｔ7）に遅延するように構成されている。したがって、ＰＭＯＳ３及びＮＭＯＳ２を介して、消費電流となる貫通電流が流れるのを抑制することができる。
【００３６】
時点ｔ7後、ＰＭＯＳ１，３はオフ、ＮＭＯＳ２はオンとなっていることから、絶縁ゲート型半導体素子３１のゲート電圧ＶＧは下降していく。
【００３７】
そして、時点ｔ8において、ゲート電圧ＶＧが、絶縁ゲート型半導体素子３１の閾値電圧Ｖｔｈ（Ｖｒｅｆ）より低くなると、コンパレータ回路１６は電圧Ｖ16をＨＩＧＨから「ＬＯＷ」にする。したがって、ＮＡＮＤ回路１７及びＮＯＲ回路１８には、反転信号の「ＬＯＷ」と、電圧Ｖ16の「ＬＯＷ」とが入力される。そうすると、ＮＡＮＤ回路１７が、時点ｔ8においてもゲート電圧ＶＧ３を「ＨＩＧＨ」に維持することから、ＰＭＯＳ３はオフに維持される。一方、ＮＯＲ回路１８が、時点ｔ8においてはゲート電圧ＶＧ４をＬＯＷから「ＨＩＧＨ」に切り替えることから、ＮＭＯＳ４はオフからオンに切り替えられる。
【００３８】
このように、本実施の形態では、ＮＭＯＳ４が、第２出力信号（ゲート電圧ＶＧ４）の変化に応じてオフからオンに切り替えられるタイミングは、ＮＭＯＳ２が、遅延信号（ゲート電圧ＶＧ１）の変化に応じてオフからオンに切り替えられるタイミングよりも遅い。これにより、絶縁ゲート型半導体素子３１のゲート電圧ＶＧが閾値電圧Ｖｔｈより低くなるまでは、弱いシンク能力でゲート電圧ＶＧをディスチャージ（放電）し、当該ゲート電圧ＶＧが閾値電圧Ｖｔｈより低くなると、強いシンク能力でゲート電圧ＶＧをディスチャージすることになる。
【００３９】
その結果、上述と同様に、ＮＭＯＳ４をオンしたときのゲート電圧ＶＧが立ち下がるまでのミラー期間を、ＮＭＯＳ４をオンしないときのミラー期間よりも短縮することができる。したがって、スイッチング損失Ｅｓｗを小さくすることができる。
【００４０】
以上のような動作を行う本実施の形態に係る半導体集積回路によれば、ＮＭＯＳ４がオンからオフするタイミングと、ＰＭＯＳ１がオフからオンするタイミングとが互いに一致し、また、ＰＭＯＳ３がオンからオフするタイミングと、ＮＭＯＳ２がオフからオンするタイミングとが互いに一致している。したがって、消費電流となる貫通電流を抑制することができる。
【００４１】
なお、貫通電流を抑制することだけを望むのであれば、以上の構成に限ったものではない。具体的には、ＮＭＯＳ４が、第２出力信号の変化に応じてオンからオフに切り替えられるタイミングは、ＰＭＯＳ１が、遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くなく、かつ、ＰＭＯＳ３が、第１出力信号の変化に応じてオンからオフに切り替えられるタイミングは、ＮＭＯＳ２が、遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くなくすればよい。このようにした場合であっても、貫通電流を抑制することができる。ただし、以上の一連の処理を高速化したいのであれば、上述したように、各タイミングを一致させることが望ましい。
【００４２】
また、本実施の形態に係る半導体集積回路によれば、ＰＭＯＳ３がオフからオンに切り替えられるタイミングは、ＰＭＯＳ１がオフからオンに切り替えられるタイミングよりも遅く、ＮＭＯＳ４がオフからオンに切り替えられるタイミングは、ＮＭＯＳ２がオフからオンに切り替えられるタイミングよりも遅い。したがって、ミラー期間を短縮することができ、スイッチング損失Ｅｓｗを小さくすることができる。また、スイッチングの高周波数化の実現も期待できる。なお、第２駆動回路１２（ＰＭＯＳ３及びＮＭＯＳ４）の駆動能力を大きくすれば、ミラー期間を短縮する効果を高めることができる。
【００４３】
また、本実施の形態では、遅延回路１９として、直列に接続された二つのインバータ１９ａ，１９ｂを用いたが、図２に示すような遅延時間を遅延設定することができるものであれば、他の構成を採用してもよい。
【００４４】
また、本実施の形態では、コンパレータ回路１６の基準電圧Ｖｒｅｆを、絶縁ゲート型半導体素子３１の閾値電圧Ｖｔｈと同じ電圧とした。しかし、現実には製造バラツキが存在することから、閾値電圧Ｖｔｈ（ミラー電圧）はばらつくものとなっている。そこで、基準電圧Ｖｒｅｆとしては、閾値電圧Ｖｔｈ（ミラー電圧）が取り得ると予想される値のうち最小値に設定することが好ましい。
【００４５】
また、本実施の形態では、第１演算回路をＮＡＮＤ回路１７として説明したが、それと同様の演算を行うものであれば、他の演算回路を組み合わせたものであってもよい。同様に、本実施の形態では、第２演算回路をＮＯＲ回路１８として説明したが、それと同様の演算を行うものであれば、他の演算回路を組み合わせたものであってもよい。
【００４６】
＜実施の形態２＞
一般に、ＳｉＣのＭＯＳＦＥＴの閾値電圧は、例えば２Ｖというように低くなっている。そのため、ＳｉＣのＭＯＳＦＥＴを絶縁ゲート型半導体素子３１に適用した場合において、絶縁ゲート型半導体素子３１のゲート端子に入力されるＬＯＷ信号の電圧が、製造ばらつきなどにより閾値電圧以上となった場合には、実施の形態１で説明した所望の動作を行うことができない可能性がある。そこで、本発明の実施の形態２では、閾値電圧が低い半導体素子（例えばＳｉＣのＭＯＳＦＥＴ）が、絶縁ゲート型半導体素子３１に適用された場合であっても、所望の動作を確実に行うことが可能となっている。
【００４７】
図３は、本実施の形態に係る半導体集積回路の構成を示す回路図である。以下、本実施の形態に係る半導体集積回路において、実施の形態１で説明した構成要素と類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
【００４８】
図３に示されるように、本実施の形態では、実施の形態１の構成に内部電源回路４１を加えたものとなっている。この内部電源回路４１は、絶縁ゲート型半導体素子３１のソース端子に端子２６を介して接続され、当該ソース端子に負バイアスＶＥを印加する。この場合、絶縁ゲート型半導体素子３１のソース端子にＶｘという電圧が印加されていたとしても、ＭＯＳＦＥＴの性質から、当該ソース端子に（Ｖｘ−ＶＥ）という電圧が印加されていることと等価となる。
【００４９】
したがって、例えば、絶縁ゲート型半導体素子３１の閾値電圧Ｖｔｈが２Ｖ、負バイアスＶＥが７Ｖである場合、絶縁ゲート型半導体素子３１の閾値電圧は実質的に９Ｖとなる。この場合において、絶縁ゲート型半導体素子３１のゲート端子にＬＯＷ信号を入力した場合に、その電圧が元の閾値電圧の２Ｖより多少高い電圧（例えば３Ｖ）であっても、そのＬＯＷ信号を通常のＬＯＷ信号として扱うことができる。
【００５０】
このように、本実施の形態によれば、閾値電圧が低い半導体素子が、絶縁ゲート型半導体素子３１に適用された場合であっても、所望の動作を確実に行うことができる。
【００５１】
なお、本実施の形態においても、実施の形態１と同様に第２駆動回路１２を設けていることから、強いシンク能力でゲート電圧ＶＧをディスチャージすることが可能である。したがって、この作用によりＬＯＷ信号の電圧を低くすることができることから、内部電源回路４１の負バイアスＶＥを比較的低く設定することができる。よって、その分だけ寿命を延ばすことができ、半導体集積回路の信頼性を高めるという効果も期待できる。
【符号の説明】
【００５２】
１，３ ＰＭＯＳ、２，４ ＮＭＯＳ、１１ 第１駆動回路、１２ 第２駆動回路、１６ コンパレータ回路、１７ ＮＡＮＤ回路、１８ ＮＯＲ回路、１９ 遅延回路、３１ 絶縁ゲート型半導体素子、４１ 内部電源回路。
【技術分野】
【０００１】
本発明は、制御信号に基づいて絶縁ゲート型半導体素子を駆動する半導体集積回路に関するものである。
【背景技術】
【０００２】
制御信号に基づいて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor field effect transistor）などの絶縁ゲート型半導体素子を駆動する半導体集積回路が知られている。
【０００３】
この半導体集積回路においては、当該絶縁ゲート型半導体素子のゲート・エミッタ間の容量特性に起因して、不要なミラー電圧がターンオフ・ターンオン時にゲート端子に生じることがある。このミラー電圧の発生時間が長い場合には、スイッチング周波数を高くすることができないという問題があった。
【０００４】
そこで、この問題を解決するために様々な技術が提案されている。例えば、特許文献１には、絶縁ゲート型半導体素子のゲート端子に第１及び第２駆動回路を接続し、当該第１及び第２駆動回路によって当該ゲート端子の電圧を段階的に上昇または下降させることにより、ミラー電圧の発生時間を短縮する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２５３６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示の技術においては、第１及び第２駆動回路のオン、オフの切り替りのタイミングで、半導体集積回路内で消費電流となる貫通電流が発生してしまうという問題があった。
【０００７】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、絶縁ゲート型半導体素子を駆動する半導体集積回路内において、貫通電流の発生を抑制することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体集積回路は、制御信号に基づいて絶縁ゲート型半導体素子を駆動する半導体集積回路であって、各々が、高電位・低電位電源間にトーテムポール接続されたソース側及びシンク側のスイッチング素子の対からなる第１及び第２駆動回路を備える。前記第１及び第２駆動回路のそれぞれにおける前記ソース側及びシンク側のスイッチング素子同士の間の接続点は、前記絶縁ゲート型半導体素子のゲート端子と接続される。前記半導体集積回路は、前記絶縁ゲート型半導体素子のゲート端子の電圧と、基準電圧とを比較するコンパレータ回路と、前記制御信号と、前記コンパレータ回路での比較結果とに基づいて演算を行い、当該演算結果を示す第１出力信号を、前記第２駆動回路の前記ソース側のスイッチング素子のゲート端子に出力する第１演算回路とを備える。前記半導体集積回路は、前記制御信号と、前記コンパレータ回路での比較結果とに基づいて演算を行い、当該演算結果を示す第２出力信号を、前記第２駆動回路の前記シンク側のスイッチング素子のゲート端子に出力する第２演算回路と、前記制御信号を遅延させて得られる遅延信号を、前記第１駆動回路の前記ソース側及びシンク側のスイッチング素子のゲート端子に出力する遅延回路とを備える。前記第２駆動回路の前記シンク側のスイッチング素子が、前記第２出力信号の変化に応じてオンからオフに切り替えられるタイミングは、前記第１駆動回路の前記ソース側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くなく、かつ、前記第２駆動回路の前記ソース側のスイッチング素子が、前記第１出力信号の変化に応じてオンからオフに切り替えられるタイミングは、前記第１駆動回路の前記シンク側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くない。
【発明の効果】
【０００９】
本発明によれば、第２駆動回路のシンク側のスイッチング素子がオンからオフするタイミングは、第１駆動回路のソース側のスイッチング素子がオフからオンするタイミングよりも遅くない。したがって、当該シンク側のスイッチング素子、及び、当該ソース側のスイッチング素子を通る貫通電流を抑制することができる。また、第２駆動回路のソース側のスイッチング素子がオンからオフするタイミングは、第１駆動回路のシンク側のスイッチング素子がオフからオンするタイミングよりも遅くない。したがって、当該シンク側のスイッチング素子、及び、当該ソース側のスイッチング素子を通る貫通電流を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体集積回路の構成を示す回路図である。
【図２】実施の形態１に係る半導体集積回路の動作を示すタイミングチャートである。
【図３】実施の形態２に係る半導体集積回路の構成を示す回路図である。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体集積回路の構成を示す回路図である。この半導体集積回路は、互いに異なる電圧レベル（ＨＩＧＨ，ＬＯＷ）を選択的にとる制御信号Ｖinに基づいて、絶縁ゲート型半導体素子３１（ここではＮＭＯＳ）を駆動する回路である。
【００１２】
図１に示されるように、本実施の形態に係る半導体集積回路は、第１及び第２駆動回路１１，１２と、インバータ１５と、コンパレータ回路１６と、第１演算回路であるＮＡＮＤ回路１７と、第２演算回路であるＮＯＲ回路１８と、遅延回路１９とを備えている。
【００１３】
第１駆動回路１１は、高電位（ＶCC）・低電位（ＶGND）電源間にトーテムポール接続されたＰＭＯＳ１（ソース側のスイッチング素子）及びＮＭＯＳ２（シンク側のスイッチング素子）の対から構成されている。ＰＭＯＳ１及びＮＭＯＳ２のそれぞれのゲート端子は互いに接続されており、ＰＭＯＳ１のソース端子は電源電圧ＶCCと接続され、ＮＭＯＳ２のドレイン端子はグランド電圧ＶGNDと接続されている。そして、ＰＭＯＳ１のドレイン端子と、ＮＭＯＳ２のドレイン端子とは互いに接続されており、ＰＭＯＳ１及びＮＭＯＳ２同士の間の接続点は、絶縁ゲート型半導体素子３１のゲート端子と端子２５を介して接続されている。
【００１４】
第２駆動回路１２は、高電位（ＶCC）・低電位（ＶGND）電源間にトーテムポール接続されたＰＭＯＳ３（ソース側のスイッチング素子）及びＮＭＯＳ４（シンク側のスイッチング素子）の対から構成されている。ＰＭＯＳ３及びＮＭＯＳ４は、ＰＭＯＳ１及びＮＭＯＳ２と同様に接続されており、ＰＭＯＳ３及びＮＭＯＳ４同士の間の接続点は、絶縁ゲート型半導体素子３１のゲート端子と端子２５を介して接続されている。
【００１５】
なお、以下においては、ＰＭＯＳ１及びＮＭＯＳ２のゲート端子の電圧を「ゲート電圧ＶＧ１」とし、ＰＭＯＳ３のゲート端子の電圧を「ゲート電圧ＶＧ３」とし、ＮＭＯＳ４のゲート端子の電圧を「ゲート電圧ＶＧ４」として説明する。
【００１６】
インバータ１５は、制御信号Ｖinを反転して得られる反転信号を、ＮＡＮＤ回路１７の入力端子の一方、及び、ＮＯＲ回路１８の入力端子の一方にそれぞれ出力する。
【００１７】
コンパレータ回路１６は、絶縁ゲート型半導体素子３１のゲート端子の電圧ＶＧと、基準電圧Ｖｒｅｆとを比較する。そして、コンパレータ回路１６は、その比較結果を、ＮＡＮＤ回路１７の入力端子の他方、及び、ＮＯＲ回路１８の入力端子の他方にそれぞれ出力する。本実施の形態では、コンパレータ回路１６は、ゲート電圧ＶＧが基準電圧Ｖｒｅｆより低い場合には出力電圧（以下、「電圧Ｖ16」と呼ぶ）としてＬＯＷを出力し、ゲート電圧ＶＧが基準電圧Ｖｒｅｆ以上の場合には電圧Ｖ16としてＨＩＧＨを出力するものとする。なお、ここでは、コンパレータ回路１６の一例として、オペアンプ回路が用いられており、その基準電圧Ｖｒｅｆとして、絶縁ゲート型半導体素子３１の閾値電圧Ｖｔｈと同じ電圧が設定されているものとする。
【００１８】
ＮＡＮＤ回路１７は、制御信号Ｖin（ここではインバータ１５からの反転信号）と、コンパレータ回路１６での比較結果（電圧Ｖ16）とに基づいて、それらの論理積の否定をとる演算を行い、当該演算結果を示す第１出力信号を、第２駆動回路１２のＰＭＯＳ３のゲート端子に出力する。つまり、ＮＡＮＤ回路１７は、反転信号及び電圧Ｖ16がいずれもＨＩＧＨである場合には、ＰＭＯＳ３のゲート電圧ＶＧ３をＬＯＷにし、それ以外の場合にはゲート電圧ＶＧ３をＨＩＧＨにする。
【００１９】
ＮＯＲ回路１８は、制御信号Ｖin（ここではインバータ１５からの反転信号）と、コンパレータ回路１６での比較結果（電圧Ｖ16）とに基づいて、それらの論理和の否定をとる演算を行い、当該演算結果を示す第２出力信号を、第２駆動回路１２のＮＭＯＳ４のゲート端子に出力する。つまり、ＮＯＲ回路１８は、反転信号及び電圧Ｖ16がいずれもＬＯＷである場合には、ＮＭＯＳ４のゲート電圧ＶＧ４をＨＩＧＨにし、それ以外の場合にはゲート電圧ＶＧ４をＬＯＷにする。
【００２０】
遅延回路１９は、制御信号Ｖinを遅延させて得られる遅延信号を、第１駆動回路１１のＰＭＯＳ１及びＮＭＯＳ２のそれぞれのゲート端子に出力する。本実施の形態では、遅延回路１９は、直列に接続された二つのインバータ１９ａ，１９ｂであり、比較的単純に構成されている。なお、この遅延回路１９が、制御信号Ｖinをどれぐらい遅延させるかについては、次の動作の説明において述べる。
【００２１】
図２は、本実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。この図には、上述の制御信号Ｖin等以外にも、絶縁ゲート型半導体素子３１のソース端子とドレイン端子との間のソースドレイン電圧Ｖｄｓ、そのドレイン電流Ｉｄ、スイッチング損失Ｅｓｗが示されている。以下、この図２を用いて半導体集積回路の動作について説明する。なお、時点ｔ1より前では、ゲート電圧ＶＧ１，ＶＧ３，ＶＧ４はＨＩＧＨであり、Ｖ16はＬＯＷであり、ＰＭＯＳ１，３はオフ、ＮＭＯＳ２，４はオンであるものとする。
【００２２】
まず、時点ｔ1において、制御信号ＶinがＨＩＧＨから「ＬＯＷ」に切り替えられる。制御信号Ｖinの変化は、入力信号を遅延させる遅延回路１９を介してＰＭＯＳ１及びＮＭＯＳ２に伝達されることから、ゲート電圧ＶＧ１はＬＯＷに切り替らない。したがって、ＰＭＯＳ１及びＮＭＯＳ２のスイッチは切り替らない。同様に、制御信号Ｖinの変化は、遅延回路と同様に入力信号を遅延させるインバータ１５及びＮＡＮＤ回路１７を介してＰＭＯＳ３に伝達されることから、ゲート電圧ＶＧ３，ＶＧ４は変化しない。したがって、ＰＭＯＳ３及びＮＭＯＳ４のスイッチは切り替らない。
【００２３】
時点ｔ1後、ＮＡＮＤ回路１７及びＮＯＲ回路１８には、制御信号Ｖin（ＬＯＷ）の反転信号の「ＨＩＧＨ」と、電圧Ｖ16の「ＬＯＷ」とが入力される。そうすると、ＮＡＮＤ回路１７は、次の時点ｔ2においてもゲート電圧ＶＧ３を「ＨＩＧＨ」に維持するが、ＮＯＲ回路１８は、次の時点ｔ2においてはゲート電圧ＶＧ４をＨＩＧＨから「ＬＯＷ」に切り替えることになる。
【００２４】
その後、時点ｔ2において、制御信号Ｖinの遅延信号の「ＬＯＷ」がＰＭＯＳ１及びＮＭＯＳ２のゲート端子に入力される。つまり、ゲート電圧ＶＧ１がＨＩＧＨから「ＬＯＷ」に切り替えられる。したがって、ＰＭＯＳ１はオフからオン、ＮＭＯＳ２はオンからオフにそれぞれ切り替る。また、時点ｔ2において、上述したようにゲート電圧ＶＧ３は「ＨＩＧＨ」に維持されるから、ＰＭＯＳ３はオフに維持される。一方、上述したようにゲート電圧ＶＧ４はＮＯＲ回路１８により「ＬＯＷ」に切り替えられるから、ＮＭＯＳ４はオンからオフに切り替えられる。
【００２５】
ここで、仮に、遅延回路１９が設けられていなければ、制御信号Ｖinが、遅延されずにＰＭＯＳ１及びＮＭＯＳ２のゲート端子に入力されることから、制御信号Ｖinが「ＬＯＷ」になるのとほぼ同時にＰＭＯＳ１及びＮＭＯＳ２のゲート電圧ＶＧ１が「ＬＯＷ」となる。その結果、ＰＭＯＳ１及びＮＭＯＳ２のゲート電圧ＶＧ１が「ＬＯＷ」になるタイミングのほうが、ＮＭＯＳ４のゲート電圧ＶＧ４が「ＬＯＷ」になるタイミングよりも早くなる。この場合、ＰＭＯＳ１がオンに切り替ってから、ＮＭＯＳ４がオフに切り替るまでに時間差が生じることから、僅かな時間ではあるがＰＭＯＳ１及びＮＭＯＳ４がいずれもオンとなる。その結果、その時間にＰＭＯＳ１及びＮＭＯＳ４を介して消費電流となる貫通電流が流れてしまう。
【００２６】
それに対して本実施の形態では、ＮＭＯＳ４が、時点ｔ1での第２出力信号（ゲート電圧ＶＧ４）の変化に応じてオンからオフに切り替えられるタイミングと、ＰＭＯＳ１が、同時点ｔ1での遅延信号（ゲート電圧ＶＧ１）の変化に応じてオフからオンに切り替えられるタイミングとが、時点ｔ2において互いに一致するように、遅延信号の遅延時間が設定されている。つまり、図２の左側の矢印に示されるように、ゲート電圧ＶＧ１がＬＯＷに切り替るタイミングが、ゲート電圧ＶＧ４がＬＯＷに切り替るタイミング（時点ｔ2）に遅延するように構成されている。したがって、ＰＭＯＳ１及びＮＭＯＳ４を介して、消費電流となる貫通電流が流れるのを抑制することができる。
【００２７】
時点ｔ2後、ＰＭＯＳ１はオン、ＮＭＯＳ２，４はオフとなっていることから、絶縁ゲート型半導体素子３１のゲート電圧ＶＧは上昇していく。
【００２８】
そして、時点ｔ3において、ゲート電圧ＶＧが、絶縁ゲート型半導体素子３１の閾値電圧Ｖｔｈ（つまり、基準電圧Ｖｒｅｆ）以上になると、コンパレータ回路１６は電圧Ｖ16をＬＯＷから「ＨＩＧＨ」にする。したがって、ＮＡＮＤ回路１７及びＮＯＲ回路１８には、反転信号の「ＨＩＧＨ」と、電圧Ｖ16の「ＨＩＧＨ」とが入力される。そうすると、ＮＯＲ回路１８が、時点ｔ3においてもゲート電圧ＶＧ４を「ＬＯＷ」に維持することから、ＮＭＯＳ４はオフに維持される。一方、ＮＡＮＤ回路１７が、時点ｔ3においてはゲート電圧Ｖ３をＨＩＧＨから「ＬＯＷ」に切り替えることから、ＰＭＯＳ３はオフからオンに切り替えられる。
【００２９】
このように、本実施の形態では、ＰＭＯＳ３が、第１出力信号（ゲート電圧ＶＧ３）の変化に応じてオフからオンに切り替えられるタイミングは、ＰＭＯＳ１が、遅延信号（ゲート電圧ＶＧ１）の変化に応じてオフからオンに切り替えられるタイミングよりも遅い。これにより、絶縁ゲート型半導体素子３１のゲート電圧ＶＧが閾値電圧Ｖｔｈ以上になるまでは、弱いソース能力でゲート電圧ＶＧをチャージ（充電）し、当該ゲート電圧ＶＧが閾値電圧Ｖｔｈ以上になると、強いソース能力でゲート電圧ＶＧをチャージすることになる。
【００３０】
その結果、図２に示されるように、ＰＭＯＳ３をオンしたときのゲート電圧ＶＧが立ち上がる（実線）までのミラー期間（ｔ3〜ｔ4）は、ＰＭＯＳ３をオンしないときのゲート電圧ＶＧが立ち上がる（二点鎖線）までのミラー期間（ｔ3〜ｔ5）よりも短縮することができる。したがって、絶縁ゲート型半導体素子３１のソースドレイン電圧Ｖｄｓが完全に立ち下がるまでの時間（実線）は、ＰＭＯＳ３がオンしないときのその時間（二点鎖線）よりも短縮することができることから、スイッチング損失Ｅｓｗを小さくすることができる。
【００３１】
次に、時点ｔ6において、制御信号ＶinがＬＯＷから「ＨＩＧＨ」に切り替えられる。この時点ｔ6では、時点ｔ1と同様の遅延が生じることから、ＰＭＯＳ１，３及びＮＭＯＳ２，４のスイッチは切り替らない。
【００３２】
時点ｔ6後、ＮＡＮＤ回路１７及びＮＯＲ回路１８には、制御信号Ｖin（ＨＩＧＨ）の反転信号の「ＬＯＷ」と、電圧Ｖ16の「ＨＩＧＨ」とが入力される。そうすると、ＮＯＲ回路１８は、次の時点ｔ7においてもゲート電圧ＶＧ４を「ＬＯＷ」に維持するが、ＮＡＮＤ回路１７は、次の時点ｔ7においてはゲート電圧ＶＧ３をＬＯＷから「ＨＩＧＨ」に切り替えることになる。
【００３３】
その後、時点ｔ7において、制御信号Ｖinの遅延信号の「ＨＩＧＨ」がＰＭＯＳ１及びＮＭＯＳ２のゲート端子に入力される。つまり、ゲート電圧ＶＧ１がＬＯＷから「ＨＩＧＨ」に切り替えられる。したがって、ＰＭＯＳ１はオンからオフ、ＮＭＯＳ２はオフからオンにそれぞれ切り替る。また、時点ｔ7において、上述したようにゲート電圧ＶＧ４は「ＬＯＷ」に維持されるから、ＮＭＯＳ４はオフに維持される。一方、上述したようにゲート電圧ＶＧ３はＮＡＮＤ回路１７により「ＨＩＧＨ」に切り替えられるから、ＰＭＯＳ３はオンからオフに切り替えられる。
【００３４】
ここで、仮に、遅延回路１９が設けられていなければ、制御信号Ｖinが、遅延されずにＰＭＯＳ１及びＮＭＯＳ２のゲート端子に入力されることから、制御信号Ｖinが「ＨＩＧＨ」になるのとほぼ同時にＰＭＯＳ１及びＮＭＯＳ２のゲート電圧ＶＧ１が「ＨＩＧＨ」となる。その結果、ＰＭＯＳ１及びＮＭＯＳ２のゲート電圧ＶＧ１が「ＨＩＧＨ」になるタイミングのほうが、ＰＭＯＳ３のゲート電圧が「ＨＩＧＨ」になるタイミングよりも早くなる。この場合、ＮＭＯＳ２がオンに切り替ってから、ＰＭＯＳ３がオフに切り替るまでに時間差が生じることから、僅かな時間ではあるがＰＭＯＳ３及びＮＭＯＳ２がいずれもオンとなる。その結果、その時間にＰＭＯＳ３及びＮＭＯＳ２を介して消費電流となる貫通電流が流れてしまう。
【００３５】
それに対して本実施の形態では、ＰＭＯＳ３が、時点ｔ6での第１出力信号（ゲート電圧ＶＧ３）の変化に応じてオンからオフに切り替えられるタイミングと、ＮＭＯＳ２が、同時点ｔ6での遅延信号（ゲート電圧ＶＧ１）の変化に応じてオフからオンに切り替えられるタイミングとが、時点ｔ7において互いに一致するように、遅延信号の遅延時間が設定されている。つまり、図２の右側の矢印に示されるように、ゲートＶＧ１がＨＩＧＨに切り替るタイミングが、ゲート電圧ＶＧ３がＨＩＧＨに切り替るタイミング（時点ｔ7）に遅延するように構成されている。したがって、ＰＭＯＳ３及びＮＭＯＳ２を介して、消費電流となる貫通電流が流れるのを抑制することができる。
【００３６】
時点ｔ7後、ＰＭＯＳ１，３はオフ、ＮＭＯＳ２はオンとなっていることから、絶縁ゲート型半導体素子３１のゲート電圧ＶＧは下降していく。
【００３７】
そして、時点ｔ8において、ゲート電圧ＶＧが、絶縁ゲート型半導体素子３１の閾値電圧Ｖｔｈ（Ｖｒｅｆ）より低くなると、コンパレータ回路１６は電圧Ｖ16をＨＩＧＨから「ＬＯＷ」にする。したがって、ＮＡＮＤ回路１７及びＮＯＲ回路１８には、反転信号の「ＬＯＷ」と、電圧Ｖ16の「ＬＯＷ」とが入力される。そうすると、ＮＡＮＤ回路１７が、時点ｔ8においてもゲート電圧ＶＧ３を「ＨＩＧＨ」に維持することから、ＰＭＯＳ３はオフに維持される。一方、ＮＯＲ回路１８が、時点ｔ8においてはゲート電圧ＶＧ４をＬＯＷから「ＨＩＧＨ」に切り替えることから、ＮＭＯＳ４はオフからオンに切り替えられる。
【００３８】
このように、本実施の形態では、ＮＭＯＳ４が、第２出力信号（ゲート電圧ＶＧ４）の変化に応じてオフからオンに切り替えられるタイミングは、ＮＭＯＳ２が、遅延信号（ゲート電圧ＶＧ１）の変化に応じてオフからオンに切り替えられるタイミングよりも遅い。これにより、絶縁ゲート型半導体素子３１のゲート電圧ＶＧが閾値電圧Ｖｔｈより低くなるまでは、弱いシンク能力でゲート電圧ＶＧをディスチャージ（放電）し、当該ゲート電圧ＶＧが閾値電圧Ｖｔｈより低くなると、強いシンク能力でゲート電圧ＶＧをディスチャージすることになる。
【００３９】
その結果、上述と同様に、ＮＭＯＳ４をオンしたときのゲート電圧ＶＧが立ち下がるまでのミラー期間を、ＮＭＯＳ４をオンしないときのミラー期間よりも短縮することができる。したがって、スイッチング損失Ｅｓｗを小さくすることができる。
【００４０】
以上のような動作を行う本実施の形態に係る半導体集積回路によれば、ＮＭＯＳ４がオンからオフするタイミングと、ＰＭＯＳ１がオフからオンするタイミングとが互いに一致し、また、ＰＭＯＳ３がオンからオフするタイミングと、ＮＭＯＳ２がオフからオンするタイミングとが互いに一致している。したがって、消費電流となる貫通電流を抑制することができる。
【００４１】
なお、貫通電流を抑制することだけを望むのであれば、以上の構成に限ったものではない。具体的には、ＮＭＯＳ４が、第２出力信号の変化に応じてオンからオフに切り替えられるタイミングは、ＰＭＯＳ１が、遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くなく、かつ、ＰＭＯＳ３が、第１出力信号の変化に応じてオンからオフに切り替えられるタイミングは、ＮＭＯＳ２が、遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くなくすればよい。このようにした場合であっても、貫通電流を抑制することができる。ただし、以上の一連の処理を高速化したいのであれば、上述したように、各タイミングを一致させることが望ましい。
【００４２】
また、本実施の形態に係る半導体集積回路によれば、ＰＭＯＳ３がオフからオンに切り替えられるタイミングは、ＰＭＯＳ１がオフからオンに切り替えられるタイミングよりも遅く、ＮＭＯＳ４がオフからオンに切り替えられるタイミングは、ＮＭＯＳ２がオフからオンに切り替えられるタイミングよりも遅い。したがって、ミラー期間を短縮することができ、スイッチング損失Ｅｓｗを小さくすることができる。また、スイッチングの高周波数化の実現も期待できる。なお、第２駆動回路１２（ＰＭＯＳ３及びＮＭＯＳ４）の駆動能力を大きくすれば、ミラー期間を短縮する効果を高めることができる。
【００４３】
また、本実施の形態では、遅延回路１９として、直列に接続された二つのインバータ１９ａ，１９ｂを用いたが、図２に示すような遅延時間を遅延設定することができるものであれば、他の構成を採用してもよい。
【００４４】
また、本実施の形態では、コンパレータ回路１６の基準電圧Ｖｒｅｆを、絶縁ゲート型半導体素子３１の閾値電圧Ｖｔｈと同じ電圧とした。しかし、現実には製造バラツキが存在することから、閾値電圧Ｖｔｈ（ミラー電圧）はばらつくものとなっている。そこで、基準電圧Ｖｒｅｆとしては、閾値電圧Ｖｔｈ（ミラー電圧）が取り得ると予想される値のうち最小値に設定することが好ましい。
【００４５】
また、本実施の形態では、第１演算回路をＮＡＮＤ回路１７として説明したが、それと同様の演算を行うものであれば、他の演算回路を組み合わせたものであってもよい。同様に、本実施の形態では、第２演算回路をＮＯＲ回路１８として説明したが、それと同様の演算を行うものであれば、他の演算回路を組み合わせたものであってもよい。
【００４６】
＜実施の形態２＞
一般に、ＳｉＣのＭＯＳＦＥＴの閾値電圧は、例えば２Ｖというように低くなっている。そのため、ＳｉＣのＭＯＳＦＥＴを絶縁ゲート型半導体素子３１に適用した場合において、絶縁ゲート型半導体素子３１のゲート端子に入力されるＬＯＷ信号の電圧が、製造ばらつきなどにより閾値電圧以上となった場合には、実施の形態１で説明した所望の動作を行うことができない可能性がある。そこで、本発明の実施の形態２では、閾値電圧が低い半導体素子（例えばＳｉＣのＭＯＳＦＥＴ）が、絶縁ゲート型半導体素子３１に適用された場合であっても、所望の動作を確実に行うことが可能となっている。
【００４７】
図３は、本実施の形態に係る半導体集積回路の構成を示す回路図である。以下、本実施の形態に係る半導体集積回路において、実施の形態１で説明した構成要素と類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
【００４８】
図３に示されるように、本実施の形態では、実施の形態１の構成に内部電源回路４１を加えたものとなっている。この内部電源回路４１は、絶縁ゲート型半導体素子３１のソース端子に端子２６を介して接続され、当該ソース端子に負バイアスＶＥを印加する。この場合、絶縁ゲート型半導体素子３１のソース端子にＶｘという電圧が印加されていたとしても、ＭＯＳＦＥＴの性質から、当該ソース端子に（Ｖｘ−ＶＥ）という電圧が印加されていることと等価となる。
【００４９】
したがって、例えば、絶縁ゲート型半導体素子３１の閾値電圧Ｖｔｈが２Ｖ、負バイアスＶＥが７Ｖである場合、絶縁ゲート型半導体素子３１の閾値電圧は実質的に９Ｖとなる。この場合において、絶縁ゲート型半導体素子３１のゲート端子にＬＯＷ信号を入力した場合に、その電圧が元の閾値電圧の２Ｖより多少高い電圧（例えば３Ｖ）であっても、そのＬＯＷ信号を通常のＬＯＷ信号として扱うことができる。
【００５０】
このように、本実施の形態によれば、閾値電圧が低い半導体素子が、絶縁ゲート型半導体素子３１に適用された場合であっても、所望の動作を確実に行うことができる。
【００５１】
なお、本実施の形態においても、実施の形態１と同様に第２駆動回路１２を設けていることから、強いシンク能力でゲート電圧ＶＧをディスチャージすることが可能である。したがって、この作用によりＬＯＷ信号の電圧を低くすることができることから、内部電源回路４１の負バイアスＶＥを比較的低く設定することができる。よって、その分だけ寿命を延ばすことができ、半導体集積回路の信頼性を高めるという効果も期待できる。
【符号の説明】
【００５２】
１，３ ＰＭＯＳ、２，４ ＮＭＯＳ、１１ 第１駆動回路、１２ 第２駆動回路、１６ コンパレータ回路、１７ ＮＡＮＤ回路、１８ ＮＯＲ回路、１９ 遅延回路、３１ 絶縁ゲート型半導体素子、４１ 内部電源回路。
【特許請求の範囲】
【請求項１】
制御信号に基づいて絶縁ゲート型半導体素子を駆動する半導体集積回路であって、
各々が、高電位・低電位電源間にトーテムポール接続されたソース側及びシンク側のスイッチング素子の対からなる第１及び第２駆動回路を備え、
前記第１及び第２駆動回路のそれぞれにおける前記ソース側及びシンク側のスイッチング素子同士の間の接続点は、前記絶縁ゲート型半導体素子のゲート端子と接続され、
前記絶縁ゲート型半導体素子のゲート端子の電圧と、基準電圧とを比較するコンパレータ回路と、
前記制御信号と、前記コンパレータ回路での比較結果とに基づいて演算を行い、当該演算結果を示す第１出力信号を、前記第２駆動回路の前記ソース側のスイッチング素子のゲート端子に出力する第１演算回路と、
前記制御信号と、前記コンパレータ回路での比較結果とに基づいて演算を行い、当該演算結果を示す第２出力信号を、前記第２駆動回路の前記シンク側のスイッチング素子のゲート端子に出力する第２演算回路と、
前記制御信号を遅延させて得られる遅延信号を、前記第１駆動回路の前記ソース側及びシンク側のスイッチング素子のゲート端子に出力する遅延回路と
をさらに備え、
前記第２駆動回路の前記シンク側のスイッチング素子が、前記第２出力信号の変化に応じてオンからオフに切り替えられるタイミングは、前記第１駆動回路の前記ソース側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くなく、かつ、
前記第２駆動回路の前記ソース側のスイッチング素子が、前記第１出力信号の変化に応じてオンからオフに切り替えられるタイミングは、前記第１駆動回路の前記シンク側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くない、半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記第２駆動回路の前記シンク側のスイッチング素子が、前記第２出力信号の変化に応じてオンからオフに切り替えられるタイミングと、前記第１駆動回路の前記ソース側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングとは互いに一致し、かつ、
前記第２駆動回路の前記ソース側のスイッチング素子が、前記第１出力信号の変化に応じてオンからオフに切り替えられるタイミングと、前記第１駆動回路の前記シンク側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングとは互いに一致する、半導体集積回路。
【請求項３】
請求項１または請求項２に記載の半導体集積回路であって、
前記第２駆動回路の前記ソース側のスイッチング素子が、前記第１出力信号の変化に応じてオフからオンに切り替えられるタイミングは、前記第１駆動回路の前記ソース側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅く、
前記第２駆動回路の前記シンク側のスイッチング素子が、前記第２出力信号の変化に応じてオフからオンに切り替えられるタイミングは、前記第１駆動回路の前記シンク側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅い、半導体集積回路。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体集積回路であって、
前記絶縁ゲート型半導体素子のソース端子に接続され、当該ソース端子に負バイアスを印加する内部電源回路をさらに備える、半導体集積回路。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体集積回路であって、
前記遅延回路は、互いに接続された二つのインバータである、半導体集積回路。
【請求項１】
制御信号に基づいて絶縁ゲート型半導体素子を駆動する半導体集積回路であって、
各々が、高電位・低電位電源間にトーテムポール接続されたソース側及びシンク側のスイッチング素子の対からなる第１及び第２駆動回路を備え、
前記第１及び第２駆動回路のそれぞれにおける前記ソース側及びシンク側のスイッチング素子同士の間の接続点は、前記絶縁ゲート型半導体素子のゲート端子と接続され、
前記絶縁ゲート型半導体素子のゲート端子の電圧と、基準電圧とを比較するコンパレータ回路と、
前記制御信号と、前記コンパレータ回路での比較結果とに基づいて演算を行い、当該演算結果を示す第１出力信号を、前記第２駆動回路の前記ソース側のスイッチング素子のゲート端子に出力する第１演算回路と、
前記制御信号と、前記コンパレータ回路での比較結果とに基づいて演算を行い、当該演算結果を示す第２出力信号を、前記第２駆動回路の前記シンク側のスイッチング素子のゲート端子に出力する第２演算回路と、
前記制御信号を遅延させて得られる遅延信号を、前記第１駆動回路の前記ソース側及びシンク側のスイッチング素子のゲート端子に出力する遅延回路と
をさらに備え、
前記第２駆動回路の前記シンク側のスイッチング素子が、前記第２出力信号の変化に応じてオンからオフに切り替えられるタイミングは、前記第１駆動回路の前記ソース側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くなく、かつ、
前記第２駆動回路の前記ソース側のスイッチング素子が、前記第１出力信号の変化に応じてオンからオフに切り替えられるタイミングは、前記第１駆動回路の前記シンク側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅くない、半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記第２駆動回路の前記シンク側のスイッチング素子が、前記第２出力信号の変化に応じてオンからオフに切り替えられるタイミングと、前記第１駆動回路の前記ソース側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングとは互いに一致し、かつ、
前記第２駆動回路の前記ソース側のスイッチング素子が、前記第１出力信号の変化に応じてオンからオフに切り替えられるタイミングと、前記第１駆動回路の前記シンク側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングとは互いに一致する、半導体集積回路。
【請求項３】
請求項１または請求項２に記載の半導体集積回路であって、
前記第２駆動回路の前記ソース側のスイッチング素子が、前記第１出力信号の変化に応じてオフからオンに切り替えられるタイミングは、前記第１駆動回路の前記ソース側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅く、
前記第２駆動回路の前記シンク側のスイッチング素子が、前記第２出力信号の変化に応じてオフからオンに切り替えられるタイミングは、前記第１駆動回路の前記シンク側のスイッチング素子が、前記遅延信号の変化に応じてオフからオンに切り替えられるタイミングよりも遅い、半導体集積回路。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体集積回路であって、
前記絶縁ゲート型半導体素子のソース端子に接続され、当該ソース端子に負バイアスを印加する内部電源回路をさらに備える、半導体集積回路。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体集積回路であって、
前記遅延回路は、互いに接続された二つのインバータである、半導体集積回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−２４４２１５（Ｐ２０１２−２４４２１５Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１０９１７０（Ｐ２０１１−１０９１７０）
【出願日】平成２３年５月１６日（２０１１．５．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月１６日（２０１１．５．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
[ Back to top ]