半導体集積回路
【課題】回路規模を低減しつつ任意の論理を実現可能な半導体集積回路を提供する。
【解決手段】実施形態の半導体集積回路は、第１論理ブロックを少なくとも１つ含む第１回路群と、第１論理ブロックよりも多い数の第２論理ブロックを含む第２回路群と、入力データを第１論理ブロックまたは第２論理ブロックへ入力する機能、および、第１論理ブロックまたは第２論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部とを含む。第１回路群は、第１スイッチブロックと、第１電源制御回路とを有する。第１電源制御回路は、第１回路群に含まれる第１論理ブロックおよび第１スイッチブロックに対する電力の供給および停止を共通に制御する。第２回路群は、第２スイッチブロックと第２電源制御回路とを有する。第２電源制御回路は、第２回路群に含まれる論理ブロックおよび第２スイッチブロックに対する電力の供給および停止を共通に制御する。
【解決手段】実施形態の半導体集積回路は、第１論理ブロックを少なくとも１つ含む第１回路群と、第１論理ブロックよりも多い数の第２論理ブロックを含む第２回路群と、入力データを第１論理ブロックまたは第２論理ブロックへ入力する機能、および、第１論理ブロックまたは第２論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部とを含む。第１回路群は、第１スイッチブロックと、第１電源制御回路とを有する。第１電源制御回路は、第１回路群に含まれる第１論理ブロックおよび第１スイッチブロックに対する電力の供給および停止を共通に制御する。第２回路群は、第２スイッチブロックと第２電源制御回路とを有する。第２電源制御回路は、第２回路群に含まれる論理ブロックおよび第２スイッチブロックに対する電力の供給および停止を共通に制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
従来、任意の論理を実現可能な半導体集積回路（ＩＣ）の一例として、ＦＰＧＡ（Field-Programmable Gate Array）が知られている。一般的なＦＰＧＡは、特定の論理を実現可能な論理ブロックと、各論理ブロック間の接続に用いられる複数の配線の接続を、プログラム可能な制御データに応じて切り替える複数のスイッチを含むスイッチブロックと、をそれぞれが有する複数のタイルがマトリクス状に配列される。そして、各スイッチブロックに対して、制御データを外部から供給する（書き込む）ことによって、様々な論理を実現することができる。
【０００３】
ＦＰＧＡは、様々な論理を実現することが可能であるが、各論理を実現する際に、全てのタイルが使用されることは殆ど無いので、未使用のタイルに対しては電力の供給を停止することが望ましい。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】T. Tuan, et al. IEEE TRANSACTIONS ON COMＰUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, VOL. 26, NO.2, FEBRUARY 2007
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特定の論理を実現可能な単位を示すタイルごとに、電源制御回路を個別に設けると、電源制御回路の設置に必要な回路面積や配線等の周辺回路が増大する。すなわち、回路規模が増大してしまうという問題がある。本発明が解決しようとする課題は、回路規模を低減しつつ任意の論理を実現可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体集積回路は、第１論理ブロックを少なくとも１つ含む第１回路群と、第１論理ブロックよりも多い数の第２論理ブロックを含む第２回路群と、入力データを第１論理ブロックまたは第２論理ブロックへ入力する機能、および、第１論理ブロックまたは第２論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部とを含む。第１回路群は、第１スイッチブロックと、第１電源制御回路とを有する。第１スイッチブロックは、第１論理ブロックまたは第２論理ブロックと入出力部との接続、第１論理ブロック同士の接続、第１論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む。第１電源制御回路は、第１回路群に含まれる第１論理ブロックおよび第１スイッチブロックに対する電力の供給および停止を共通に制御する。第２回路群は、第２スイッチブロックと第２電源制御回路とを有する。第２スイッチブロックは、第１論理ブロックまたは第２論理ブロックと入出力部との接続、第２論理ブロック同士の接続、第１論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む。第２電源制御回路は、第２回路群に含まれる論理ブロックおよび第２スイッチブロックに対する電力の供給および停止を共通に制御する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のＦＰＧＡの概略構成例を示す図。
【図２】第１実施形態の論理ブロックから入出力部までの経路例を示す図。
【図３】フェルミ−ディラックの統計分布の平均値を示す図。
【図４】第１実施形態の電源制御回路の配置例を示す図。
【図５】第１実施形態の電源制御回路の構成例を示す図。
【図６】第１実施形態の変形例の電源制御回路の配置例を示す図。
【図７】第２実施形態の電源制御回路の配置例を示す図。
【図８】第２実施形態の変形例の電源制御回路の配置例を示す図。
【図９】第３実施形態の電源制御回路の配置例を示す図。
【図１０】第３実施形態の変形例の電源制御回路の配置例を示す図。
【図１１】第４実施形態の電源制御回路の配置例を示す図。
【図１２】第４実施形態の変形例１における組分けの例を示す図。
【図１３】第４実施形態の変形例２における組分けの例を示す図。
【図１４】第４実施形態の変形例３における組分けの例を示す図。
【図１５】第４実施形態の変形例４における組分けの例を示す図。
【図１６】第５実施形態の電源制御回路の配置例を示す図。
【図１７】第５実施形態の変形例の電源制御回路の配置例を示す図。
【図１８】第５実施形態の変形例の組分けの例を示す図。
【図１９】第５実施形態の変形例の組分けの例を示す図。
【図２０】変形例の組分けの例を示す図。
【図２１】変形例の電源制御回路の構成例を示す図。
【図２２】変形例の電源制御回路の構成例を示す図。
【図２３】変形例の電源制御回路の構成例を示す図。
【図２４】変形例の電源制御回路の構成例を示す図。
【図２５】変形例の電源制御回路の構成例を示す図。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明に係る半導体集積回路の実施の形態を詳細に説明する。なお、以下の実施形態では、半導体集積回路として、ＦＰＧＡを例に挙げて説明するが、これに限定されるものではない。
【０００９】
（第１実施形態）
図１は、本実施形態のＦＰＧＡ１００の概略構成例を示す図である。図１に示すように、ＦＰＧＡ１００は、複数のタイル１０がマトリクス状に配列されたアレイ部２０と、アレイ部２０を囲むように配置される複数の入出力部（Ｉ／Ｏ）３０とを含む。
【００１０】
本実施形態の各タイル１０は、それぞれ特定の論理を実現可能な単位であり、論理ブロックＬＢと、スイッチブロックＳＢとを含む。論理ブロックＬＢは、少なくとも１つの論理演算回路を含み、当該論理演算回路の論理演算により特定の論理が実現される。なお、各タイル１０が実現可能な論理は、タイル１０ごとに個別に設定可能である。
【００１１】
スイッチブロックＳＢは、論理ブロックＬＢと入出力部３０、あるいは、論理ブロックＬＢ同士を接続するのに用いられる複数の配線（不図示）の接続を、プログラム可能な（任意に設定可能な）制御データに応じて切り替える複数のスイッチを含む。例えば、各スイッチは電界効果トランジスタで構成され、そのゲートは、外部から書き込まれるビットデータ（制御データ）を記憶するメモリと接続されてもよい。この場合、メモリに記憶されるビットデータは書き換え可能であり、各スイッチのオンオフは、メモリに書き込まれたビットデータに応じて切り替わる。
【００１２】
複数の入出力部３０の各々は、入力データを論理ブロックＬＢへ入力する機能、および、論理ブロックＬＢから出力された出力データを外部へ出力する機能を有する。
【００１３】
ここで、ＦＰＧＡ１００の構造上、あるタイル１０の論理ブロックＬＢから出力される出力データが入出力部３０へ到達するには、当該タイル１０から当該入出力部３０までの間に介在する全てのスイッチブロックＳＢを通過しなければならないので、例えば図２に示すように、出力データの出力を行う入出力部３０Ｂから離れたタイル１０Ａが使用されるように配置配線されると、データ伝送の遅延量が増加してしまう。そのため、入力データの入力または出力データの出力を行う入出力部３０（以下では、「使用される入出力部３０」と呼ぶ）に近い位置のタイル１０が使用されるように、配置配線される。
【００１４】
したがって、使用される入出力部３０に近いタイル１０ほど、動作する可能性を示す動作確率の値は高くなる。タイル１０の動作確率は、以下の式１で表すことができる。
ｆ（Ｄ）＝１／[ｅｘｐ｛（Ｄ−μ）／Ｃ｝＋１] （１）
上記式１において、ｆ（Ｄ）は、使用される入出力部３０から距離Ｄの位置に配置されたタイル１０の動作確率を示す。μは、論理ブロックＬＢが、使用される入出力部３０に近い順から使用された場合の当該入出力部３０からの距離を示す。さらに言えば、μは、ＦＰＧＡ（例えば１５０×１５０のタイル１０を含むＦＰＧＡなど）の大きさ（例えばタイル１０の数）と、ユーザーが使用する論理によって決まる固定値（定数）である。一方、上述のＤは、タイル１０の動作確率ｆ（Ｄ）を求める関数の変数であり、変数Ｄに応じて動作確率ｆ（Ｄ）の値は可変に設定される。Ｃは、使用される入出力部３０からの論理ブロックＬＢの離れやすさを示す定数である。すなわち、動作確率ｆ（Ｄ）は、フェルミ−ディラックの統計分布に従う。なお、上記タイル１０の動作確率は、当該タイル１０に含まれる論理ブロックＬＢが動作する可能性を示すと捉えることもできる。
【００１５】
図３は、ＭＣＮＣベンチマーク回路から抜粋した２０回路について、ＦＰＧＡの幅を１５０タイルとした場合に計算したフェルミ−ディラックの統計分布の平均値を示す図である。各タイル内の論理ブロックは、４入力のルックアップテーブル（ＬＵＴ）で構成されることを想定している。図３からも理解されるように、使用される入出力部（Ｉ／Ｏ）からの距離が近いタイルほど、動作確率の値が高くなる。
【００１６】
以上のように、ＦＰＧＡでは、使用される入出力部３０の付近のタイル１０ほど、動作確率の値が高くなる。タイル１０がマトリクス状に配列されたアレイ部２０のうち、動作確率の高い領域では、当該領域に含まれる複数のタイル１０が同時に使用されると考えられるため、複数のタイル１０に対して、共通の電源制御回路を配置すればよいと考えられる。
【００１７】
そこで、本実施形態では、図４に示すように、使用される複数の入出力部３０で構成される辺ＳＤに近い位置に配置されるタイル１０については、複数のタイル１０ごとにグルーピング（組分け）される。図４の例では、辺ＳＤの延在方向（行方向）に直交する方向（列方向）において、当該辺ＳＤに近い方から数えて第１番目と第２番目のタイル１０で１つの組Ｐ１が構成される。そして、組Ｐ１ごとに、当該組Ｐ１に属する２つのタイル１０の各々に対する電力の供給および停止を制御する共通の電源制御回路４０が設けられる。一方、組Ｐ１に含まれるタイル１０以外の他のタイル１０については、当該タイル１０に対する電力の供給および停止を制御する電源制御回路５０が個別に設けられる。見方を変えれば、組Ｐ１に含まれるタイル１０よりも辺ＳＤから遠い位置に配置される他のタイル１０については、ひとつのタイル１０ごとに組分けされ、その組分けされた組ごとに、当該組に属する１つのタイル１０に対して電力の供給および停止を制御する電源制御回路５０が個別に設けられていると捉えることもできる。
【００１８】
すなわち、本実施形態のＦＰＧＡ１００は、少なくとも１つの論理ブロックＬＢ（「第１論理ブロック」）を含む第１回路群（この例では、１つのタイル１０ごとに組分けされた単位、つまりはひとつのタイル１０そのもの）と、第１論理ブロックよりも多い数の論理ブロックＬＢ（「第２論理ブロック」）を含み、第１回路群よりも、使用される入出力部３０に近い位置に配置される第２回路群（この例では組Ｐ１）とを備えると捉えることができる。
【００１９】
そして、第１回路群は、第１論理ブロックまたは第２論理ブロックと入出力部３０との接続、第１論理ブロック同士の接続、第１論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第１スイッチブロック（この例では、ひとつのタイル１０に含まれるスイッチブロックＳＢ）と、当該第１回路群に含まれる第１論理ブロック（この例では、ひとつのタイル１０に含まれる論理ブロックＬＢ）および第１スイッチブロックに対して電力の供給および停止を共通に制御する第１電源制御回路（この例では、電源制御回路５０）を有する。また、第２回路群は、第１論理ブロックまたは第２論理ブロックと入出力部３０との接続、第２論理ブロック同士の接続、第１論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第２スイッチブロック（この例では、組Ｐ１に含まれる２つのタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第２回路群に含まれる第２論理ブロック（この例では、組Ｐ１に含まれる２つのタイル１０の各々に含まれる論理ブロックＬＢ）および第２スイッチブロックに対して電力の供給および停止を共通に制御する第２電源制御回路（この例では、電源制御回路４０）を有すると捉えることができる。
【００２０】
図５は、電源制御回路４０の構成例を示す図である。ここでは、ひとつの組Ｐ１に対応して設けられる電源制御回路４０（ひとつの組Ｐ１に含まれる電源制御回路４０と捉えることができる）を例に挙げて説明するが、他の組Ｐ１に対応して設けられる電源制御回路４０も同様の構成である。図５に示すように、電源制御回路４０は、スイッチ素子４１と、制御回路４２とを含む。スイッチ素子４１は、電源電位ＶＤが供給される電源線１０１と組Ｐ１との間に配置される。図５の例では、スイッチ素子４１は、Ｐチャネル型の電界効果トランジスタ（Ｐ型のＭＯＳＦＥＴ）で構成される。スイッチ素子４１のゲートは制御回路４２に接続され、制御回路４２から供給されるスイッチ制御信号に応じて、スイッチ素子４１のオンオフが切り替わる。例えばスイッチ制御信号は１ビットのデジタルデータであり、そのデジタルデータに応じてスイッチ素子４１のオンオフが切り替わる構成であってもよい。また、制御回路４２は、スイッチ素子４１のオンオフを制御可能な手段であればよく、その構成は任意である。例えば制御回路４２は、外部から書き込まれるスイッチ制御信号を記憶可能なメモリ素子で構成されてもよい。
【００２１】
スイッチ素子４１がオン状態に遷移した場合は、電源線１０１から、組Ｐ１に含まれる２つのタイル１０の各々に至る電源経路が形成され、当該２つのタイル１０の各々に対して電源電位ＶＤが供給される。一方、スイッチ素子４１がオフ状態に遷移した場合は、電源線１０１から、組Ｐ１に含まれる２つのタイル１０の各々に至る電源経路は形成されないので、当該２つのタイル１０の各々に対する電源電位ＶＤの供給は行われない。なお、電源制御回路５０の基本的な構成は、図５に示す電源制御回路４０の構成と同様であるが、電源制御回路５０は、組Ｐ１に含まれるタイル１０以外の他のタイル１０ごとに個別に設けられるので、他のタイル１０と同数のスイッチ素子および制御回路が必要になる。
【００２２】
以上に説明したように、本実施形態では、使用される入出力部３０（辺ＳＤ）に近い位置に配置されるタイル１０については、２つのタイル１０ごとに組分けされ、組分けされた単位ごとに（組Ｐ１ごとに）共通の電源制御回路４０が設けられるので、全てのタイル１０に対して電源制御回路５０が個別に設けられる構成に比べて、回路規模を低減できる。一方、使用される入出力部３０から遠い位置に配置されるタイル１０、つまりは、使用される可能性が低い（動作確率の値が小さい）タイル１０については、複数のタイル１０ごとに共通の電源制御回路を設けるよりも、電力の供給および停止を制御する単位を細かくした方が電力削減の効果は大きい。本実施形態では、組Ｐ１に含まれるタイル１０よりも、使用される入出力部３０から遠い位置に配置されるタイル１０については、電源制御回路５０が個別に設けられるので、タイル１０単位で電力の供給および停止を制御することができる。すなわち、電力の供給および停止を制御する単位を細かくできるので、複数のタイル１０ごとに共通の電源制御回路が設けられる場合に比べて、電力削減の効果が大きくなる。
【００２３】
（第１実施形態の変形例）
前述のアレイ部２０においては、辺ＳＤの延在方向（行方向）と平行に配列された複数のタイル１０の集合Ｇが並列に配列されていると捉えることができる。図６に示すように、辺ＳＤに近い方から数えて第１行目の集合Ｇに含まれる複数のタイル１０については、２つのタイル１０ごとに１つの組Ｐ２が構成されてもよい。図６の例では、組Ｐ２ごとに、共通の電源制御回路４０が設けられる。一方、第１行目の集合Ｇに含まれる複数のタイル１０以外の他のタイル１０については、電源制御回路５０が個別に設けられる。
【００２４】
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態では、使用される入出力部３０（辺ＳＤ）の付近に形成される組に属するタイル１０の数が２よりも大きい点で上述の第１実施形態と相違するが、その他の構成は第１実施形態と同様である。以下では、第１実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。
【００２５】
前述したように、アレイ部２０には、辺ＳＤの延在方向（行方向）と平行に配列された複数のタイル１０の集合Ｇが並列に配列されていると捉えることができる。そして、本実施形態では、図７に示すように、辺ＳＤに近い方から数えて第１行目および第２行目の集合Ｇの各々に含まれる複数のタイル１０については、２行×２列の４つのタイル１０ごとに１つの組Ｐ３が構成される。そして、組Ｐ３ごとに、共通の電源制御回路４００が設けられる。電源制御回路４００の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４００は、組Ｐ３に含まれる４つのタイル１０の各々に対する電源電位ＶＤの供給および停止を制御する。一方、第１行目および第２行目の集合Ｇの各々に含まれるタイル１０以外の他のタイル１０については、電源制御回路５０が個別に設けられる。
【００２６】
本実施形態では、使用される入出力部３０（辺ＳＤ）に近い位置に配置されるタイル１０については、４つのタイル１０ごとに組分けされ、組分けされた単位ごとに（組Ｐ３ごとに）共通の電源制御回路４００が設けられるので、上述の第１実施形態に比べて、回路規模を一層低減できる。
【００２７】
（第２実施形態の変形例）
例えば図８に示すように、辺ＳＤに近い方から数えて第１行目および第２行目の集合Ｇの各々に含まれる複数のタイル１０については、３つのタイル１０ごとに１つの組Ｐ４が構成されてもよい。図８の例では、組Ｐ４ごとに、共通の電源制御回路４１０が設けられている。電源制御回路４１０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４１０は、組Ｐ４に含まれる３つのタイル１０の各々に対する電源電位ＶＤの供給および停止を制御する。一方、組Ｐ４に含まれるタイル１０以外の他のタイル１０については、電源制御回路５０が個別に設けられる。
【００２８】
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態では、使用される入出力部３０（辺ＳＤ）の付近に形成される組に属するタイル１０の数が、組ごとに可変に設定される点で上述の各実施形態と相違する。以下では、上述の各実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。
【００２９】
図９において、辺ＳＤの付近に形成される３つの組（Ｐ５１、Ｐ５２、Ｐ５３）に着目して説明する。図９に示す３つの組（Ｐ５１、Ｐ５２、Ｐ５３）の各々に含まれるタイル１０の数は、個別に設定される。組Ｐ５１は、上述の第２実施形態と同様に、辺ＳＤに近い方から数えて第１行目および第２行目の集合Ｇの各々に含まれる複数のタイル１０のうちの何れか４つのタイル１０（２行×２列の４つのタイル１０）で構成される。その右隣に形成される組Ｐ５２は、上述の第１実施形態と同様に、辺ＳＤの延在方向に直交する方向（列方向）において、当該辺ＳＤに近い方から数えて第１番目と第２番目のタイル１０で構成される。その右隣に形成される組Ｐ５３は、上述の第１実施形態の変形例と同様に、辺ＳＤに近い方から数えて第１行目の集合Ｇに含まれる複数のタイル１０のうちの何れか２つのタイル１０で構成される。そして、組（Ｐ５１、Ｐ５２、Ｐ５３）ごとに、当該組に含まれるタイル１０に対する電力の供給および停止を制御する電源制御回路が設けられる。本実施形態では、辺ＳＤの付近においては、上述の３種類の組（Ｐ５１、Ｐ５２、Ｐ５３）が繰り返し形成され、上述の３種類の組（Ｐ５１、Ｐ５２、Ｐ５３）のうちの何れかに含まれるタイル１０以外の他のタイル１０については、電源制御回路５０が個別に設けられる。
【００３０】
図９の例では、組Ｐ５１については、組Ｐ５１に含まれる４つのタイル１０に対する電力の供給および停止を制御する電源制御回路４２０が設けられる。電源制御回路４２０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４２０は、組Ｐ５１に含まれる４つのタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。また、組Ｐ５２については、組Ｐ５２に含まれる２つのタイル１０に対する電力の供給および停止を制御する電源制御回路４３０が設けられる。電源制御回路４３０の基本的な構成は、図５に示す電源制御回路４０と同様である。さらに、組Ｐ５３については、組Ｐ５３に含まれる２つのタイル１０に対する電力の供給および停止を制御する電源制御回路４４０が設けられる。電源制御回路４４０の基本的な構成は、図５に示す電源制御回路４０と同様である。
【００３１】
（第３実施形態の変形例）
上述した内容に限らず、辺ＳＤの付近に形成される組に含まれるタイル１０の数は任意に設定可能である。例えば図１０に示すように、辺ＳＤの付近に配置されたタイル１０（動作確率が所定値以上のタイル１０）のうち、Ｅ（Ｅ≧２）個のタイル１０でひとつの組Ｐ５４が形成され、当該組Ｐ５４の右隣には、Ｆ個（ＦはＥとは異なる２以上の整数）のタイル１０でひとつの組Ｐ５５が形成されてもよい。なお、組Ｐ５４または組Ｐ５５に含まれるタイル１０は、第１行目の集合Ｇおよび第２行目の集合Ｇの各々に含まれるタイル１０に限定されず、第３行目以降の集合Ｇに含まれるタイル１０であってもよい。
【００３２】
図１０の例でも、組（Ｐ５４、Ｐ５５）ごとに、当該組に含まれるタイル１０に対する電力の供給および停止を制御する電源制御回路が設けられる。本実施形態では、辺ＳＤの付近においては、上述の２種類の組（Ｐ５４、Ｐ５５）が繰り返し形成され、上述の２種類の組（Ｐ５４、Ｐ５５）のうちの何れかに含まれるタイル１０以外の他のタイル１０については、電源制御回路５０が個別に設けられる。
【００３３】
図１０の例では、組Ｐ５４については、組Ｐ５４に含まれるＥ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４５０が設けられる。電源制御回路４５０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４５０は、組Ｐ５４に含まれるＥ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。また、組Ｐ５５については、組Ｐ５５に含まれるＦ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４６０が設けられる。電源制御回路４６０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４６０は、組Ｐ５５に含まれるＦ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。
【００３４】
例えばＦＰＧＡ１００全体で実現される論理が限定的であれば、使用される頻度が高い領域（動作確率が高いタイル１０が属する領域）も限定されるので、その使用される頻度が高い領域に、タイル数が多い組を形成し、当該組に対応する電源制御回路を設けることで、回路規模を一層低減できる。一方、使用される頻度が低い領域については、タイル数が少ない組（タイル数が１つの組であってもよい）を形成し、当該組に対応する電源制御回路を設けることで、効率よく電力を削減することができる。
【００３５】
（第４実施形態）
次に、第４実施形態について説明する。第４実施形態では、電源制御回路が共通化されるタイル１０の組分けが段階的に行われ、使用される入出力部３０（辺ＳＤ）に近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、使用される入出力部３０（辺ＳＤ）から遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされる点で上述の各実施形態と相違する。以下では、上述の各実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。
【００３６】
図１１において、辺ＳＤに近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、辺ＳＤから遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされた３つの組（Ｐ６１、Ｐ６２、Ｐ６３）に着目して説明する。組Ｐ６１は、動作確率が第１基準値以上の複数のタイル１０のうちの何れかＮ個（Ｎ＞１）のタイル１０で構成される。組Ｐ６２は、動作確率が第２基準値以上であって、かつ第１基準値未満の複数のタイルのうちの何れかＭ個（Ｍ＞１、Ｍ＜Ｎ）のタイル１０で構成される。組Ｐ６３は、動作確率が第２基準値未満の複数のタイルのうちの何れかＬ個（Ｌ≧１、Ｌ＜Ｍ）のタイル１０で構成される。
【００３７】
図１１の例では、組Ｐ６１については、組Ｐ６１に含まれるＮ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４７０が設けられる。電源制御回路４７０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４７０は、組Ｐ６１に含まれるＮ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。また、組Ｐ６２については、組Ｐ６２に含まれるＭ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４８０が設けられる。電源制御回路４８０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４８０は、組Ｐ６２に含まれるＭ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。さらに、組Ｐ６３については、組Ｐ６３に含まれるＬ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４９０が設けられる。電源制御回路４９０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４９０は、組Ｐ６３に含まれるＬ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。
【００３８】
すなわち、本実施形態のＦＰＧＡは、少なくとも１つの論理ブロックＬＢ（「第１論理ブロック」）を含む第１回路群（例えば組Ｐ６３）と、第１論理ブロックよりも多い数の論理ブロックＬＢ（「第２論理ブロック」）を含み、第１回路群よりも、使用される入出力部３０に近い位置に配置される第２回路群（例えば組Ｐ６１）と、第１論理ブロックよりも多く、第２論理ブロックよりも少ない数の論理ブロックＬＢ（「第３論理ブロック」）を含み、第２回路群よりも当該入出力部３０から遠い位置に配置され、第１回路群よりも当該入出力部３０に近い位置に配置される第３回路群（例えば組Ｐ６２）と、を備えると捉えることができる。
【００３９】
そして、第１回路群は、第１論理ブロック、第２論理ブロックおよび第３論理ブロックのうちの何れかと入出力部３０との接続、第１論理ブロック同士の接続、第２論理ブロックまたは第３論理ブロックと第１論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第１スイッチブロック（この例では、組Ｐ６３に含まれるＬ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第１回路群に含まれる第１論理ブロック（この例では、組Ｐ６３に含まれるＬ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第１スイッチブロックに対して電力の供給および停止を共通に制御する第１電源制御回路（この例では、電源制御回路４９０）を有する。また、第２回路群は、第１論理ブロック、第２論理ブロックおよび第３論理ブロックのうちの何れかと入出力部３０との接続、第２論理ブロック同士の接続、第１論理ブロックまたは第３論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第２スイッチブロック（この例では、組Ｐ６１に含まれるＮ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第２回路群に含まれる第２論理ブロック（この例では、組Ｐ６１に含まれるＮ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第２スイッチブロックに対して電力の供給および停止を共通に制御する第２電源制御回路（この例では、電源制御回路４７０）を有する。さらに、第３回路群は、第１論理ブロック、第２論理ブロックおよび第３論理ブロックのうちの何れかと入出力部３０との接続、第３論理ブロック同士の接続、第１論理ブロックまたは第２論理ブロックと第３論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第３スイッチブロック（この例では、組Ｐ６２に含まれるＭ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第３回路群に含まれる第３論理ブロック（この例では、組Ｐ６２に含まれるＭ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第３スイッチブロックに対して電力の供給および停止を共通に制御する第３電源制御回路（この例では、電源制御回路４８０）を有すると捉えることができる。以上の構成でも、全てのタイル１０に対して電源制御回路５０が個別に設けられる構成に比べて、回路規模を低減できる。
【００４０】
（第４実施形態の変形例１）
例えばユーザーが、使用される入出力部３０を自由に指定可能な場合は、図１２に示すように、アレイ部２０を取り囲むように配列された複数の入出力部３０で構成される４つの辺（ＳＤ１〜ＳＤ４）に近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、４つの辺ＳＤから遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされてもよい。すなわち、組が形成される領域の大きさが点対称となるように組が形成されてもよい。図１２の例では、略矩形状のアレイ部２０の４隅の付近に配置される入出力部３０が使用され、当該入出力部３０に近いタイル１０が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。
【００４１】
（第４実施形態の変形例２）
例えば、アレイ部２０を取り囲むように配列された複数の入出力部３０で構成される４つの辺（ＳＤ１〜ＳＤ４）のうち、互いに対向する２つの辺ＳＤ１および辺ＳＤ３が使用される場合を想定する。この場合は、図１３に示すように、２つの辺ＳＤ１および辺ＳＤ３に近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、２つの辺ＳＤ１および辺ＳＤ３から遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされるので、辺ＳＤ１および辺ＳＤ３の付近に配置されたタイル１０が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。
【００４２】
（第４実施形態の変形例３）
例えば、アレイ部２０を取り囲むように配列された複数の入出力部３０で構成される４つの辺（ＳＤ１〜ＳＤ４）のうち、辺ＳＤ１が使用される場合を想定する。この場合は、図１４に示すように、辺ＳＤ１に近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、辺ＳＤ１から遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされるので、辺ＳＤ１の付近に配置されたタイル１０が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。
【００４３】
（第４実施形態の変形例４）
例えば、アレイ部２０を取り囲むように配列された複数の入出力部３０で構成される４つの辺（ＳＤ１〜ＳＤ４）のうち、辺ＳＤ１と辺ＳＤ４との角Ｃ１の近くの入出力部３０が使用される場合を想定する。この場合は、図１５に示すように、角Ｃ１に近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、角Ｃ１から遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされるので、角Ｃ１の付近に配置されたタイル１０が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。
【００４４】
（第５実施形態）
次に、第５実施形態について説明する。第５実施形態では、使用される入出力部３０に近い位置に形成される組に含まれるタイルの数は、当該組よりも、使用される入出力部３０から遠い位置に形成される組に含まれるタイルの数よりも少ない点で上述の各実施形態と相違する。以下では、上述の各実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。
【００４５】
図１６において、使用される複数の入出力部３０で構成される辺ＳＤに近いタイル１０ほど、同じ組に含まれるタイル１０の数が少なく、当該辺ＳＤから遠いタイル１０ほど、同じ組に含まれるタイル１０の数が多くなるように組分けされた２つの組（Ｐ７１、Ｐ７２）に着目して説明する。組Ｐ７１は、動作確率が第１基準値以上の複数のタイルのうちの何れかｉ個（ｉ≧１）のタイル１０で構成される。組Ｐ７２は、動作確率が第１基準値未満の複数のタイルのうちの何れかｊ個（ｊ＞１、ｊ＞ｉ）のタイル１０で構成される。
【００４６】
図１６の例では、組Ｐ７１については、組Ｐ７１に含まれるｉ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４０００が設けられる。電源制御回路４０００の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４０００は、組Ｐ７１に含まれるｉ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。また、組Ｐ７２については、組Ｐ７２に含まれるｊ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４０１０が設けられる。電源制御回路４０１０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４０１０は、組Ｐ７２に含まれるｊ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。
【００４７】
すなわち、本実施形態のＦＰＧＡは、少なくとも１つの論理ブロックＬＢを含む第１回路群（例えば組Ｐ７１）と、第１回路群よりも多い数の論理ブロックＬＢを含み、第１回路群よりも、使用される入出力部３０から遠い位置に配置される第２回路群（例えば組Ｐ７２）とを備えると捉えることができる。そして、第１回路群は、第１スイッチブロック（この例では、組Ｐ７１に含まれるｉ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第１回路群に含まれる論理ブロックＬＢおよび第１スイッチブロックに対して電力の供給および停止を共通に制御する第１電源制御回路（この例では、電源制御回路４０００）とを有する。また、第２回路群は、第２スイッチブロック（この例では、組Ｐ７２に含まれるｊ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第２回路群に含まれる論理ブロックＬＢおよび第２スイッチブロックに対して電力の供給および停止を共通に制御する第２電源制御回路（この例では、電源制御回路４０１０）とを有すると捉えることができる。
【００４８】
（第５実施形態の変形例）
例えば使用される入出力部３０に最も近い位置に形成される第１の組（当該入出力部３０と第１の組との間には他の組（回路群）は存在しないと捉えることができる）に含まれるタイル１０の数は、第１の組よりも入出力部３０から遠い位置に形成される第２の組に含まれるタイル１０の数よりも少なく、第２の組よりも入出力部３０から遠い位置に形成される第３の組に含まれるタイル１０の数は、第２の組に含まれるタイル１０の数よりも少なくなるように、組分けすることもできる。つまりは、上述の第１の組に含まれるタイル１０以外のタイル１０については、辺ＳＤに近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、辺ＳＤから遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされてもよい。
【００４９】
図１７において、使用される複数の入出力部３０で構成される辺ＳＤに最も近い位置に形成された組Ｐ７３、辺ＳＤの直交方向において組Ｐ７３と隣接するとともに当該組Ｐ７３よりも辺ＳＤから遠い位置に形成された組Ｐ７４、および、辺ＳＤの直交方向において組Ｐ７４と隣接するとともに当該組Ｐ７４よりも辺ＳＤから遠い位置に形成された組Ｐ７５に着目して説明する。組Ｐ７３は、動作確率が第１基準値以上の複数のタイル１０のうちの何れかｑ個のタイル１０で構成される。組Ｐ７４は、動作確率が第２基準値以上であって、かつ第１基準値未満の複数のタイル１０のうちの何れかｒ個のタイル１０で構成される。組Ｐ７５は、動作確率が第２基準値未満の複数のタイル１０のうちの何れかｓ個のタイル１０で構成される。組Ｐ７３に含まれるタイル１０の数ｑは、１以上であって、かつ、組Ｐ７４に含まれるタイル１０の数ｒよりも小さい。組Ｐ７４に含まれるタイル１０の数ｒは、１よりも大きい。組Ｐ７５に含まれるタイルの数ｓは、１以上であって、かつ、組Ｐ７４に含まれるタイル１０の数ｒよりも小さい。
【００５０】
図１７の例では、組Ｐ７３については、組Ｐ７３に含まれるｑ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４０２０が設けられる。電源制御回路４０２０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４０２０は、組Ｐ７３に含まれるｑ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。また、組Ｐ７４については、組Ｐ７４に含まれるｒ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４０３０が設けられる。電源制御回路４０３０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４０３０は、組Ｐ７４に含まれるｒ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。さらに、組Ｐ７５については、組Ｐ７５に含まれるｓ個のタイル１０に対する電力の供給を制御する電源制御回路４０４０が設けられる。電源制御回路４０４０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４０４０は、組Ｐ７５に含まれるｓ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。
【００５１】
すなわち、本実施形態のＦＰＧＡは、少なくとも１つの論理ブロックＬＢ（「第１論理ブロック」）を含む第１回路群（例えば組Ｐ７３）と、第１論理ブロックよりも多い数の論理ブロックＬＢ（「第２論理ブロック」）を含み、第１回路群よりも、使用される入出力部３０から遠い位置に配置される第２回路群（例えば組Ｐ７４）と、第２論理ブロックよりも少ない数の論理ブロックＬＢ（「第３論理ブロック」）を含み、第２回路群よりも、使用される入出力部３０から遠い位置に配置される第４回路群（例えば組Ｐ７５）とを備えると捉えることができる。
【００５２】
そして、第１回路群は、第１論理ブロック、第２論理ブロックおよび第４論理ブロックのうちの何れかと入出力部３０との接続、第１論理ブロック同士の接続、第２論理ブロックまたは第４論理ブロックと第１論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第１スイッチブロック（この例では、組Ｐ７３に含まれるｑ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第１回路群に含まれる第１論理ブロック（この例では、組Ｐ７３に含まれるｑ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第１スイッチブロックに対して電力の供給および停止を共通に制御する第１電源制御回路（この例では、電源制御回路４０２０）を有する。また、第２回路群は、第１論理ブロック、第２論理ブロックおよび第４論理ブロックのうちの何れかと入出力部３０との接続、第２論理ブロック同士の接続、第１論理ブロックまたは第４論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第２スイッチブロック（この例では、組Ｐ７４に含まれるｒ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第２回路群に含まれる第２論理ブロック（この例では、組Ｐ７４に含まれるｒ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第２スイッチブロックに対して電力の供給および停止を共通に制御する第２電源制御回路（この例では、電源制御回路４０３０）を有する。さらに、第４回路群は、第１論理ブロック、第２論理ブロック、および、第４論理ブロックのうちの何れかと入出力部３０との接続、第４論理ブロック同士の接続、第１論理ブロックまたは第２論理ブロックと第４論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第４スイッチブロック（この例では、組Ｐ７５に含まれるｓ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第４回路群に含まれる第４論理ブロック（この例では、組Ｐ７５に含まれるｓ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第４スイッチブロックに対して電力の供給および停止を共通に制御する第４電源制御回路（この例では、電源制御回路４０４０）を有すると捉えることができる。
【００５３】
また、本実施形態のＦＰＧＡ１００は、少なくとも１つの論理ブロックＬＢ（「第１論理ブロック」）を含む第１回路群（例えば組Ｐ７５）と、第１論理ブロックよりも多い数の論理ブロックＬＢ（「第２論理ブロック」）を含み、第１回路群よりも、使用される入出力部３０に近い位置に配置される第２回路群（例えば組Ｐ７４）と、第２論理ブロックよりも少ない数の論理ブロックＬＢ（「第５論理ブロック」）を含み、第２回路群よりも、使用される入出力部３０に近い位置に配置される第５回路群（例えば組Ｐ７３）とを備えると捉えることもできる。
【００５４】
そして、第１回路群は、第１論理ブロック、第２論理ブロック、および、第５論理ブロックのうちの何れかと入出力部３０との接続、第１論理ブロック同士の接続、第２論理ブロックまたは第５論理ブロックと第１論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第１スイッチブロック（この例では、組Ｐ７５に含まれるｓ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第１回路群に含まれる第１論理ブロック（この例では、組Ｐ７５に含まれるｓ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第１スイッチブロックに対して電力の供給および停止を共通に制御する第１電源制御回路（この例では、電源制御回路４０４０）を有する。また、第２回路群は、第１論理ブロック、第２論理ブロック、および、第５論理ブロックのうちの何れかと入出力部３０との接続、第２論理ブロック同士の接続、第１論理ブロックまたは第５論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第２スイッチブロック（この例では、組Ｐ７４に含まれるｒ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第２回路群に含まれる第２論理ブロック（この例では、組Ｐ７４に含まれるｒ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第２スイッチブロックに対して電力の供給および停止を共通に制御する第２電源制御回路（この例では、電源制御回路４０３０）を有する。さらに、第５回路群は、第１論理ブロック、第２論理ブロック、および、第５論理ブロックのうちの何れかと入出力部３０との接続、第５論理ブロック同士の接続、第１論理ブロックまたは第２論理ブロックと第５論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第５スイッチブロック（この例では、組Ｐ７３に含まれるｑ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、第５回路群に含まれる第５論理ブロック（この例では、組Ｐ７３に含まれるｑ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第５スイッチブロックに対する電力の供給および停止を共通に制御する第５電源制御回路（この例では、電源制御回路４０２０）を有すると捉えることができる。
【００５５】
例えば、アレイ部２０を取り囲むように配列された複数の入出力部３０で構成される４つの辺（ＳＤ１〜ＳＤ４）が使用される場合は、図１８のように、組が形成されてもよい（組分けが行われてもよい）。
【００５６】
また、例えば、辺ＳＤ１、辺ＳＤ２および辺ＳＤ４が使用される場合は、図１９のように組が形成されてもよい。図１９の例において、辺ＳＤ１の付近の矩形領域Ｔｘ内に含まれる論理ブロックＬＢが使用され、辺ＳＤ２のうち、辺ＳＤ１と辺ＳＤ２との角Ｃ２から、辺ＳＤ２に沿って所定距離だけ延在する部分ＰＳＤ２が使用され、辺ＳＤ４のうち、辺ＳＤ１と辺ＳＤ４との角Ｃ１から、辺ＳＤ４に沿って所定距離だけ延在する部分ＰＳＤ４が使用される場合を想定する。より具体的には、辺ＳＤ１に加え、ＰＳＤ２およびＰＳＤ４を構成する入出力部３０が使用される一方、使用される論理ブロックＬＢは、領域Ｔｘ内の論理ブロックＬＢのみである場合を想定する。つまりは、この例では、ＰＳＤ２およびＰＳＤ４は配線として使用され、領域Ｔｘ内の論理ブロックＬＢから部分ＰＳＤ２へ至る配線経路が形成されるように、部分ＰＳＤ２に最も近い位置に形成される複数の組の各々に含まれるタイル１０（スイッチブロックＳＢ）が動作する。同様に、領域Ｔｘ内の論理ブロックＬＢから部分ＰＳＤ４へ至る配線経路が形成されるように、部分ＰＳＤ４に最も近い位置に形成される複数の組の各々に含まれるタイル１０が動作する。
【００５７】
図１９の例では、使用される入出力部３０に最も近い位置に形成される組（「第１の組」と呼ぶ）に含まれるタイル１０の数は、当該第１の組と隣接するとともに当該第１の組よりも当該入出力部３０から遠い位置に形成される第２の組に含まれるタイル１０の数よりも少ないので、第１の組に含まれるタイル１０の数が他の組に含まれるタイル１０の数よりも多くなるように組分けされる場合（第１の組に含まれるタイル１０の数が最も多くなるように組分けされる場合）に比べて、消費電力量を削減できる。すなわち、図１９の例では、配線として使用されるＰＳＤ２（ＰＳＤ４）に最も近い位置に形成される第１の組に含まれるタイル１０の数を少なくすることで、配線として使用されるタイル１０の数を減らしている。これにより、消費電力量を削減できる。
【００５８】
以上、本発明の各実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５９】
要するに、本発明が適用されるＦＰＧＡは、電源制御回路が共通化されるタイル１０の数（特定の論理を実現可能な論理ブロックＬＢの数）が相違する２つの組（「第１回路群」、「第２回路群」）を少なくとも備えていればよい。これにより、特定の論理を実現可能な単位ごとに電源制御回路が個別に設けられる場合に比べて、回路規模を低減できる。
【００６０】
また、上述の各実施形態および変形例では、ＦＰＧＡ内に形成される各組は、行方向に延在する複数の直線と、列方向に延在する複数の直線とで区切られているが、これに限らず、例えば図２０のように、隣の組との境界線が一致しないように組分けすることもできる。
【００６１】
また、上述の図５の例では、スイッチ素子４１は、Ｐ型のＭＯＳＦＥＴで構成されているが、これに限らず、スイッチ素子４１の構成は任意である。要するに、電源制御回路４０は、対応する組Ｐ１に対する電力の供給および停止を制御可能な構成であればよく、その構成は図５の構成に限られない。以下のバリエーションの例では、スイッチ素子４１に対応する組Ｐ１に含まれるタイル１０の数が３つである場合を例に挙げて説明する。
【００６２】
例えば図２１に示すように、スイッチ素子４１は、Ｎ型のＭＯＳＦＥＴで構成されてもよい。また、スイッチ素子４１がＮ型のＭＯＳＦＥＴで構成される場合、例えば図２２に示すように、電源電位ＶＤが供給される電源線（不図示）と、接地電位ＧＮＤ（例えば０Ｖ）が供給される接地線１０２との間に組Ｐ１が配置され、組Ｐ１と接地線１０２との間に電源制御回路４０が配置される構成であってもよい。
【００６３】
また、例えば図２３および図２４に示すように、Ｐ型のＭＯＳＦＥＴあるいはＮ型のＭＯＳＦＥＴで構成されるスイッチ素子４１が、組Ｐ１に含まれる３つのタイル１０の各々と、電源線１０１との間に個別に設けられる構成であってもよい。この構成では、３つのスイッチ素子４１の各々のゲートは制御回路４２に共通に接続され、３つのスイッチ素子４１のオンオフは、制御回路４２からのスイッチ制御信号に応じて一斉に制御される。この構成であっても、組Ｐ１に対応して設けられる制御回路４２はひとつで済むので、タイル１０ごとに制御回路４２が個別に設けられる場合に比べて、回路規模を低減できる。ただし、上述の各実施形態および変形例のように、組Ｐ１に含まれる３つのタイル１０の各々に対する電力の供給および停止を切り替えるスイッチ素子４１を共通化することにより、さらなる回路規模の低減を図ることが可能になる。
【００６４】
さらに、例えば図２５に示すように、Ｎ型のＭＯＳＦＥＴで構成されるスイッチ素子４１が、組Ｐ１に含まれる３つのタイル１０の各々と、接地線１０２との間に個別に設けられる構成であってもよい。
【符号の説明】
【００６５】
１０ タイル
２０ アレイ部
３０ 入出力部
４０ 電源制御回路
４１ スイッチ素子
４２ 制御回路
５０ 電源制御回路
１０１ 電源線
１０２ 接地線
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
従来、任意の論理を実現可能な半導体集積回路（ＩＣ）の一例として、ＦＰＧＡ（Field-Programmable Gate Array）が知られている。一般的なＦＰＧＡは、特定の論理を実現可能な論理ブロックと、各論理ブロック間の接続に用いられる複数の配線の接続を、プログラム可能な制御データに応じて切り替える複数のスイッチを含むスイッチブロックと、をそれぞれが有する複数のタイルがマトリクス状に配列される。そして、各スイッチブロックに対して、制御データを外部から供給する（書き込む）ことによって、様々な論理を実現することができる。
【０００３】
ＦＰＧＡは、様々な論理を実現することが可能であるが、各論理を実現する際に、全てのタイルが使用されることは殆ど無いので、未使用のタイルに対しては電力の供給を停止することが望ましい。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】T. Tuan, et al. IEEE TRANSACTIONS ON COMＰUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, VOL. 26, NO.2, FEBRUARY 2007
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特定の論理を実現可能な単位を示すタイルごとに、電源制御回路を個別に設けると、電源制御回路の設置に必要な回路面積や配線等の周辺回路が増大する。すなわち、回路規模が増大してしまうという問題がある。本発明が解決しようとする課題は、回路規模を低減しつつ任意の論理を実現可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体集積回路は、第１論理ブロックを少なくとも１つ含む第１回路群と、第１論理ブロックよりも多い数の第２論理ブロックを含む第２回路群と、入力データを第１論理ブロックまたは第２論理ブロックへ入力する機能、および、第１論理ブロックまたは第２論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部とを含む。第１回路群は、第１スイッチブロックと、第１電源制御回路とを有する。第１スイッチブロックは、第１論理ブロックまたは第２論理ブロックと入出力部との接続、第１論理ブロック同士の接続、第１論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む。第１電源制御回路は、第１回路群に含まれる第１論理ブロックおよび第１スイッチブロックに対する電力の供給および停止を共通に制御する。第２回路群は、第２スイッチブロックと第２電源制御回路とを有する。第２スイッチブロックは、第１論理ブロックまたは第２論理ブロックと入出力部との接続、第２論理ブロック同士の接続、第１論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む。第２電源制御回路は、第２回路群に含まれる論理ブロックおよび第２スイッチブロックに対する電力の供給および停止を共通に制御する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のＦＰＧＡの概略構成例を示す図。
【図２】第１実施形態の論理ブロックから入出力部までの経路例を示す図。
【図３】フェルミ−ディラックの統計分布の平均値を示す図。
【図４】第１実施形態の電源制御回路の配置例を示す図。
【図５】第１実施形態の電源制御回路の構成例を示す図。
【図６】第１実施形態の変形例の電源制御回路の配置例を示す図。
【図７】第２実施形態の電源制御回路の配置例を示す図。
【図８】第２実施形態の変形例の電源制御回路の配置例を示す図。
【図９】第３実施形態の電源制御回路の配置例を示す図。
【図１０】第３実施形態の変形例の電源制御回路の配置例を示す図。
【図１１】第４実施形態の電源制御回路の配置例を示す図。
【図１２】第４実施形態の変形例１における組分けの例を示す図。
【図１３】第４実施形態の変形例２における組分けの例を示す図。
【図１４】第４実施形態の変形例３における組分けの例を示す図。
【図１５】第４実施形態の変形例４における組分けの例を示す図。
【図１６】第５実施形態の電源制御回路の配置例を示す図。
【図１７】第５実施形態の変形例の電源制御回路の配置例を示す図。
【図１８】第５実施形態の変形例の組分けの例を示す図。
【図１９】第５実施形態の変形例の組分けの例を示す図。
【図２０】変形例の組分けの例を示す図。
【図２１】変形例の電源制御回路の構成例を示す図。
【図２２】変形例の電源制御回路の構成例を示す図。
【図２３】変形例の電源制御回路の構成例を示す図。
【図２４】変形例の電源制御回路の構成例を示す図。
【図２５】変形例の電源制御回路の構成例を示す図。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明に係る半導体集積回路の実施の形態を詳細に説明する。なお、以下の実施形態では、半導体集積回路として、ＦＰＧＡを例に挙げて説明するが、これに限定されるものではない。
【０００９】
（第１実施形態）
図１は、本実施形態のＦＰＧＡ１００の概略構成例を示す図である。図１に示すように、ＦＰＧＡ１００は、複数のタイル１０がマトリクス状に配列されたアレイ部２０と、アレイ部２０を囲むように配置される複数の入出力部（Ｉ／Ｏ）３０とを含む。
【００１０】
本実施形態の各タイル１０は、それぞれ特定の論理を実現可能な単位であり、論理ブロックＬＢと、スイッチブロックＳＢとを含む。論理ブロックＬＢは、少なくとも１つの論理演算回路を含み、当該論理演算回路の論理演算により特定の論理が実現される。なお、各タイル１０が実現可能な論理は、タイル１０ごとに個別に設定可能である。
【００１１】
スイッチブロックＳＢは、論理ブロックＬＢと入出力部３０、あるいは、論理ブロックＬＢ同士を接続するのに用いられる複数の配線（不図示）の接続を、プログラム可能な（任意に設定可能な）制御データに応じて切り替える複数のスイッチを含む。例えば、各スイッチは電界効果トランジスタで構成され、そのゲートは、外部から書き込まれるビットデータ（制御データ）を記憶するメモリと接続されてもよい。この場合、メモリに記憶されるビットデータは書き換え可能であり、各スイッチのオンオフは、メモリに書き込まれたビットデータに応じて切り替わる。
【００１２】
複数の入出力部３０の各々は、入力データを論理ブロックＬＢへ入力する機能、および、論理ブロックＬＢから出力された出力データを外部へ出力する機能を有する。
【００１３】
ここで、ＦＰＧＡ１００の構造上、あるタイル１０の論理ブロックＬＢから出力される出力データが入出力部３０へ到達するには、当該タイル１０から当該入出力部３０までの間に介在する全てのスイッチブロックＳＢを通過しなければならないので、例えば図２に示すように、出力データの出力を行う入出力部３０Ｂから離れたタイル１０Ａが使用されるように配置配線されると、データ伝送の遅延量が増加してしまう。そのため、入力データの入力または出力データの出力を行う入出力部３０（以下では、「使用される入出力部３０」と呼ぶ）に近い位置のタイル１０が使用されるように、配置配線される。
【００１４】
したがって、使用される入出力部３０に近いタイル１０ほど、動作する可能性を示す動作確率の値は高くなる。タイル１０の動作確率は、以下の式１で表すことができる。
ｆ（Ｄ）＝１／[ｅｘｐ｛（Ｄ−μ）／Ｃ｝＋１] （１）
上記式１において、ｆ（Ｄ）は、使用される入出力部３０から距離Ｄの位置に配置されたタイル１０の動作確率を示す。μは、論理ブロックＬＢが、使用される入出力部３０に近い順から使用された場合の当該入出力部３０からの距離を示す。さらに言えば、μは、ＦＰＧＡ（例えば１５０×１５０のタイル１０を含むＦＰＧＡなど）の大きさ（例えばタイル１０の数）と、ユーザーが使用する論理によって決まる固定値（定数）である。一方、上述のＤは、タイル１０の動作確率ｆ（Ｄ）を求める関数の変数であり、変数Ｄに応じて動作確率ｆ（Ｄ）の値は可変に設定される。Ｃは、使用される入出力部３０からの論理ブロックＬＢの離れやすさを示す定数である。すなわち、動作確率ｆ（Ｄ）は、フェルミ−ディラックの統計分布に従う。なお、上記タイル１０の動作確率は、当該タイル１０に含まれる論理ブロックＬＢが動作する可能性を示すと捉えることもできる。
【００１５】
図３は、ＭＣＮＣベンチマーク回路から抜粋した２０回路について、ＦＰＧＡの幅を１５０タイルとした場合に計算したフェルミ−ディラックの統計分布の平均値を示す図である。各タイル内の論理ブロックは、４入力のルックアップテーブル（ＬＵＴ）で構成されることを想定している。図３からも理解されるように、使用される入出力部（Ｉ／Ｏ）からの距離が近いタイルほど、動作確率の値が高くなる。
【００１６】
以上のように、ＦＰＧＡでは、使用される入出力部３０の付近のタイル１０ほど、動作確率の値が高くなる。タイル１０がマトリクス状に配列されたアレイ部２０のうち、動作確率の高い領域では、当該領域に含まれる複数のタイル１０が同時に使用されると考えられるため、複数のタイル１０に対して、共通の電源制御回路を配置すればよいと考えられる。
【００１７】
そこで、本実施形態では、図４に示すように、使用される複数の入出力部３０で構成される辺ＳＤに近い位置に配置されるタイル１０については、複数のタイル１０ごとにグルーピング（組分け）される。図４の例では、辺ＳＤの延在方向（行方向）に直交する方向（列方向）において、当該辺ＳＤに近い方から数えて第１番目と第２番目のタイル１０で１つの組Ｐ１が構成される。そして、組Ｐ１ごとに、当該組Ｐ１に属する２つのタイル１０の各々に対する電力の供給および停止を制御する共通の電源制御回路４０が設けられる。一方、組Ｐ１に含まれるタイル１０以外の他のタイル１０については、当該タイル１０に対する電力の供給および停止を制御する電源制御回路５０が個別に設けられる。見方を変えれば、組Ｐ１に含まれるタイル１０よりも辺ＳＤから遠い位置に配置される他のタイル１０については、ひとつのタイル１０ごとに組分けされ、その組分けされた組ごとに、当該組に属する１つのタイル１０に対して電力の供給および停止を制御する電源制御回路５０が個別に設けられていると捉えることもできる。
【００１８】
すなわち、本実施形態のＦＰＧＡ１００は、少なくとも１つの論理ブロックＬＢ（「第１論理ブロック」）を含む第１回路群（この例では、１つのタイル１０ごとに組分けされた単位、つまりはひとつのタイル１０そのもの）と、第１論理ブロックよりも多い数の論理ブロックＬＢ（「第２論理ブロック」）を含み、第１回路群よりも、使用される入出力部３０に近い位置に配置される第２回路群（この例では組Ｐ１）とを備えると捉えることができる。
【００１９】
そして、第１回路群は、第１論理ブロックまたは第２論理ブロックと入出力部３０との接続、第１論理ブロック同士の接続、第１論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第１スイッチブロック（この例では、ひとつのタイル１０に含まれるスイッチブロックＳＢ）と、当該第１回路群に含まれる第１論理ブロック（この例では、ひとつのタイル１０に含まれる論理ブロックＬＢ）および第１スイッチブロックに対して電力の供給および停止を共通に制御する第１電源制御回路（この例では、電源制御回路５０）を有する。また、第２回路群は、第１論理ブロックまたは第２論理ブロックと入出力部３０との接続、第２論理ブロック同士の接続、第１論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第２スイッチブロック（この例では、組Ｐ１に含まれる２つのタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第２回路群に含まれる第２論理ブロック（この例では、組Ｐ１に含まれる２つのタイル１０の各々に含まれる論理ブロックＬＢ）および第２スイッチブロックに対して電力の供給および停止を共通に制御する第２電源制御回路（この例では、電源制御回路４０）を有すると捉えることができる。
【００２０】
図５は、電源制御回路４０の構成例を示す図である。ここでは、ひとつの組Ｐ１に対応して設けられる電源制御回路４０（ひとつの組Ｐ１に含まれる電源制御回路４０と捉えることができる）を例に挙げて説明するが、他の組Ｐ１に対応して設けられる電源制御回路４０も同様の構成である。図５に示すように、電源制御回路４０は、スイッチ素子４１と、制御回路４２とを含む。スイッチ素子４１は、電源電位ＶＤが供給される電源線１０１と組Ｐ１との間に配置される。図５の例では、スイッチ素子４１は、Ｐチャネル型の電界効果トランジスタ（Ｐ型のＭＯＳＦＥＴ）で構成される。スイッチ素子４１のゲートは制御回路４２に接続され、制御回路４２から供給されるスイッチ制御信号に応じて、スイッチ素子４１のオンオフが切り替わる。例えばスイッチ制御信号は１ビットのデジタルデータであり、そのデジタルデータに応じてスイッチ素子４１のオンオフが切り替わる構成であってもよい。また、制御回路４２は、スイッチ素子４１のオンオフを制御可能な手段であればよく、その構成は任意である。例えば制御回路４２は、外部から書き込まれるスイッチ制御信号を記憶可能なメモリ素子で構成されてもよい。
【００２１】
スイッチ素子４１がオン状態に遷移した場合は、電源線１０１から、組Ｐ１に含まれる２つのタイル１０の各々に至る電源経路が形成され、当該２つのタイル１０の各々に対して電源電位ＶＤが供給される。一方、スイッチ素子４１がオフ状態に遷移した場合は、電源線１０１から、組Ｐ１に含まれる２つのタイル１０の各々に至る電源経路は形成されないので、当該２つのタイル１０の各々に対する電源電位ＶＤの供給は行われない。なお、電源制御回路５０の基本的な構成は、図５に示す電源制御回路４０の構成と同様であるが、電源制御回路５０は、組Ｐ１に含まれるタイル１０以外の他のタイル１０ごとに個別に設けられるので、他のタイル１０と同数のスイッチ素子および制御回路が必要になる。
【００２２】
以上に説明したように、本実施形態では、使用される入出力部３０（辺ＳＤ）に近い位置に配置されるタイル１０については、２つのタイル１０ごとに組分けされ、組分けされた単位ごとに（組Ｐ１ごとに）共通の電源制御回路４０が設けられるので、全てのタイル１０に対して電源制御回路５０が個別に設けられる構成に比べて、回路規模を低減できる。一方、使用される入出力部３０から遠い位置に配置されるタイル１０、つまりは、使用される可能性が低い（動作確率の値が小さい）タイル１０については、複数のタイル１０ごとに共通の電源制御回路を設けるよりも、電力の供給および停止を制御する単位を細かくした方が電力削減の効果は大きい。本実施形態では、組Ｐ１に含まれるタイル１０よりも、使用される入出力部３０から遠い位置に配置されるタイル１０については、電源制御回路５０が個別に設けられるので、タイル１０単位で電力の供給および停止を制御することができる。すなわち、電力の供給および停止を制御する単位を細かくできるので、複数のタイル１０ごとに共通の電源制御回路が設けられる場合に比べて、電力削減の効果が大きくなる。
【００２３】
（第１実施形態の変形例）
前述のアレイ部２０においては、辺ＳＤの延在方向（行方向）と平行に配列された複数のタイル１０の集合Ｇが並列に配列されていると捉えることができる。図６に示すように、辺ＳＤに近い方から数えて第１行目の集合Ｇに含まれる複数のタイル１０については、２つのタイル１０ごとに１つの組Ｐ２が構成されてもよい。図６の例では、組Ｐ２ごとに、共通の電源制御回路４０が設けられる。一方、第１行目の集合Ｇに含まれる複数のタイル１０以外の他のタイル１０については、電源制御回路５０が個別に設けられる。
【００２４】
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態では、使用される入出力部３０（辺ＳＤ）の付近に形成される組に属するタイル１０の数が２よりも大きい点で上述の第１実施形態と相違するが、その他の構成は第１実施形態と同様である。以下では、第１実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。
【００２５】
前述したように、アレイ部２０には、辺ＳＤの延在方向（行方向）と平行に配列された複数のタイル１０の集合Ｇが並列に配列されていると捉えることができる。そして、本実施形態では、図７に示すように、辺ＳＤに近い方から数えて第１行目および第２行目の集合Ｇの各々に含まれる複数のタイル１０については、２行×２列の４つのタイル１０ごとに１つの組Ｐ３が構成される。そして、組Ｐ３ごとに、共通の電源制御回路４００が設けられる。電源制御回路４００の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４００は、組Ｐ３に含まれる４つのタイル１０の各々に対する電源電位ＶＤの供給および停止を制御する。一方、第１行目および第２行目の集合Ｇの各々に含まれるタイル１０以外の他のタイル１０については、電源制御回路５０が個別に設けられる。
【００２６】
本実施形態では、使用される入出力部３０（辺ＳＤ）に近い位置に配置されるタイル１０については、４つのタイル１０ごとに組分けされ、組分けされた単位ごとに（組Ｐ３ごとに）共通の電源制御回路４００が設けられるので、上述の第１実施形態に比べて、回路規模を一層低減できる。
【００２７】
（第２実施形態の変形例）
例えば図８に示すように、辺ＳＤに近い方から数えて第１行目および第２行目の集合Ｇの各々に含まれる複数のタイル１０については、３つのタイル１０ごとに１つの組Ｐ４が構成されてもよい。図８の例では、組Ｐ４ごとに、共通の電源制御回路４１０が設けられている。電源制御回路４１０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４１０は、組Ｐ４に含まれる３つのタイル１０の各々に対する電源電位ＶＤの供給および停止を制御する。一方、組Ｐ４に含まれるタイル１０以外の他のタイル１０については、電源制御回路５０が個別に設けられる。
【００２８】
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態では、使用される入出力部３０（辺ＳＤ）の付近に形成される組に属するタイル１０の数が、組ごとに可変に設定される点で上述の各実施形態と相違する。以下では、上述の各実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。
【００２９】
図９において、辺ＳＤの付近に形成される３つの組（Ｐ５１、Ｐ５２、Ｐ５３）に着目して説明する。図９に示す３つの組（Ｐ５１、Ｐ５２、Ｐ５３）の各々に含まれるタイル１０の数は、個別に設定される。組Ｐ５１は、上述の第２実施形態と同様に、辺ＳＤに近い方から数えて第１行目および第２行目の集合Ｇの各々に含まれる複数のタイル１０のうちの何れか４つのタイル１０（２行×２列の４つのタイル１０）で構成される。その右隣に形成される組Ｐ５２は、上述の第１実施形態と同様に、辺ＳＤの延在方向に直交する方向（列方向）において、当該辺ＳＤに近い方から数えて第１番目と第２番目のタイル１０で構成される。その右隣に形成される組Ｐ５３は、上述の第１実施形態の変形例と同様に、辺ＳＤに近い方から数えて第１行目の集合Ｇに含まれる複数のタイル１０のうちの何れか２つのタイル１０で構成される。そして、組（Ｐ５１、Ｐ５２、Ｐ５３）ごとに、当該組に含まれるタイル１０に対する電力の供給および停止を制御する電源制御回路が設けられる。本実施形態では、辺ＳＤの付近においては、上述の３種類の組（Ｐ５１、Ｐ５２、Ｐ５３）が繰り返し形成され、上述の３種類の組（Ｐ５１、Ｐ５２、Ｐ５３）のうちの何れかに含まれるタイル１０以外の他のタイル１０については、電源制御回路５０が個別に設けられる。
【００３０】
図９の例では、組Ｐ５１については、組Ｐ５１に含まれる４つのタイル１０に対する電力の供給および停止を制御する電源制御回路４２０が設けられる。電源制御回路４２０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４２０は、組Ｐ５１に含まれる４つのタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。また、組Ｐ５２については、組Ｐ５２に含まれる２つのタイル１０に対する電力の供給および停止を制御する電源制御回路４３０が設けられる。電源制御回路４３０の基本的な構成は、図５に示す電源制御回路４０と同様である。さらに、組Ｐ５３については、組Ｐ５３に含まれる２つのタイル１０に対する電力の供給および停止を制御する電源制御回路４４０が設けられる。電源制御回路４４０の基本的な構成は、図５に示す電源制御回路４０と同様である。
【００３１】
（第３実施形態の変形例）
上述した内容に限らず、辺ＳＤの付近に形成される組に含まれるタイル１０の数は任意に設定可能である。例えば図１０に示すように、辺ＳＤの付近に配置されたタイル１０（動作確率が所定値以上のタイル１０）のうち、Ｅ（Ｅ≧２）個のタイル１０でひとつの組Ｐ５４が形成され、当該組Ｐ５４の右隣には、Ｆ個（ＦはＥとは異なる２以上の整数）のタイル１０でひとつの組Ｐ５５が形成されてもよい。なお、組Ｐ５４または組Ｐ５５に含まれるタイル１０は、第１行目の集合Ｇおよび第２行目の集合Ｇの各々に含まれるタイル１０に限定されず、第３行目以降の集合Ｇに含まれるタイル１０であってもよい。
【００３２】
図１０の例でも、組（Ｐ５４、Ｐ５５）ごとに、当該組に含まれるタイル１０に対する電力の供給および停止を制御する電源制御回路が設けられる。本実施形態では、辺ＳＤの付近においては、上述の２種類の組（Ｐ５４、Ｐ５５）が繰り返し形成され、上述の２種類の組（Ｐ５４、Ｐ５５）のうちの何れかに含まれるタイル１０以外の他のタイル１０については、電源制御回路５０が個別に設けられる。
【００３３】
図１０の例では、組Ｐ５４については、組Ｐ５４に含まれるＥ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４５０が設けられる。電源制御回路４５０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４５０は、組Ｐ５４に含まれるＥ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。また、組Ｐ５５については、組Ｐ５５に含まれるＦ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４６０が設けられる。電源制御回路４６０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４６０は、組Ｐ５５に含まれるＦ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。
【００３４】
例えばＦＰＧＡ１００全体で実現される論理が限定的であれば、使用される頻度が高い領域（動作確率が高いタイル１０が属する領域）も限定されるので、その使用される頻度が高い領域に、タイル数が多い組を形成し、当該組に対応する電源制御回路を設けることで、回路規模を一層低減できる。一方、使用される頻度が低い領域については、タイル数が少ない組（タイル数が１つの組であってもよい）を形成し、当該組に対応する電源制御回路を設けることで、効率よく電力を削減することができる。
【００３５】
（第４実施形態）
次に、第４実施形態について説明する。第４実施形態では、電源制御回路が共通化されるタイル１０の組分けが段階的に行われ、使用される入出力部３０（辺ＳＤ）に近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、使用される入出力部３０（辺ＳＤ）から遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされる点で上述の各実施形態と相違する。以下では、上述の各実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。
【００３６】
図１１において、辺ＳＤに近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、辺ＳＤから遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされた３つの組（Ｐ６１、Ｐ６２、Ｐ６３）に着目して説明する。組Ｐ６１は、動作確率が第１基準値以上の複数のタイル１０のうちの何れかＮ個（Ｎ＞１）のタイル１０で構成される。組Ｐ６２は、動作確率が第２基準値以上であって、かつ第１基準値未満の複数のタイルのうちの何れかＭ個（Ｍ＞１、Ｍ＜Ｎ）のタイル１０で構成される。組Ｐ６３は、動作確率が第２基準値未満の複数のタイルのうちの何れかＬ個（Ｌ≧１、Ｌ＜Ｍ）のタイル１０で構成される。
【００３７】
図１１の例では、組Ｐ６１については、組Ｐ６１に含まれるＮ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４７０が設けられる。電源制御回路４７０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４７０は、組Ｐ６１に含まれるＮ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。また、組Ｐ６２については、組Ｐ６２に含まれるＭ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４８０が設けられる。電源制御回路４８０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４８０は、組Ｐ６２に含まれるＭ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。さらに、組Ｐ６３については、組Ｐ６３に含まれるＬ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４９０が設けられる。電源制御回路４９０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４９０は、組Ｐ６３に含まれるＬ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。
【００３８】
すなわち、本実施形態のＦＰＧＡは、少なくとも１つの論理ブロックＬＢ（「第１論理ブロック」）を含む第１回路群（例えば組Ｐ６３）と、第１論理ブロックよりも多い数の論理ブロックＬＢ（「第２論理ブロック」）を含み、第１回路群よりも、使用される入出力部３０に近い位置に配置される第２回路群（例えば組Ｐ６１）と、第１論理ブロックよりも多く、第２論理ブロックよりも少ない数の論理ブロックＬＢ（「第３論理ブロック」）を含み、第２回路群よりも当該入出力部３０から遠い位置に配置され、第１回路群よりも当該入出力部３０に近い位置に配置される第３回路群（例えば組Ｐ６２）と、を備えると捉えることができる。
【００３９】
そして、第１回路群は、第１論理ブロック、第２論理ブロックおよび第３論理ブロックのうちの何れかと入出力部３０との接続、第１論理ブロック同士の接続、第２論理ブロックまたは第３論理ブロックと第１論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第１スイッチブロック（この例では、組Ｐ６３に含まれるＬ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第１回路群に含まれる第１論理ブロック（この例では、組Ｐ６３に含まれるＬ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第１スイッチブロックに対して電力の供給および停止を共通に制御する第１電源制御回路（この例では、電源制御回路４９０）を有する。また、第２回路群は、第１論理ブロック、第２論理ブロックおよび第３論理ブロックのうちの何れかと入出力部３０との接続、第２論理ブロック同士の接続、第１論理ブロックまたは第３論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第２スイッチブロック（この例では、組Ｐ６１に含まれるＮ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第２回路群に含まれる第２論理ブロック（この例では、組Ｐ６１に含まれるＮ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第２スイッチブロックに対して電力の供給および停止を共通に制御する第２電源制御回路（この例では、電源制御回路４７０）を有する。さらに、第３回路群は、第１論理ブロック、第２論理ブロックおよび第３論理ブロックのうちの何れかと入出力部３０との接続、第３論理ブロック同士の接続、第１論理ブロックまたは第２論理ブロックと第３論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第３スイッチブロック（この例では、組Ｐ６２に含まれるＭ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第３回路群に含まれる第３論理ブロック（この例では、組Ｐ６２に含まれるＭ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第３スイッチブロックに対して電力の供給および停止を共通に制御する第３電源制御回路（この例では、電源制御回路４８０）を有すると捉えることができる。以上の構成でも、全てのタイル１０に対して電源制御回路５０が個別に設けられる構成に比べて、回路規模を低減できる。
【００４０】
（第４実施形態の変形例１）
例えばユーザーが、使用される入出力部３０を自由に指定可能な場合は、図１２に示すように、アレイ部２０を取り囲むように配列された複数の入出力部３０で構成される４つの辺（ＳＤ１〜ＳＤ４）に近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、４つの辺ＳＤから遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされてもよい。すなわち、組が形成される領域の大きさが点対称となるように組が形成されてもよい。図１２の例では、略矩形状のアレイ部２０の４隅の付近に配置される入出力部３０が使用され、当該入出力部３０に近いタイル１０が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。
【００４１】
（第４実施形態の変形例２）
例えば、アレイ部２０を取り囲むように配列された複数の入出力部３０で構成される４つの辺（ＳＤ１〜ＳＤ４）のうち、互いに対向する２つの辺ＳＤ１および辺ＳＤ３が使用される場合を想定する。この場合は、図１３に示すように、２つの辺ＳＤ１および辺ＳＤ３に近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、２つの辺ＳＤ１および辺ＳＤ３から遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされるので、辺ＳＤ１および辺ＳＤ３の付近に配置されたタイル１０が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。
【００４２】
（第４実施形態の変形例３）
例えば、アレイ部２０を取り囲むように配列された複数の入出力部３０で構成される４つの辺（ＳＤ１〜ＳＤ４）のうち、辺ＳＤ１が使用される場合を想定する。この場合は、図１４に示すように、辺ＳＤ１に近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、辺ＳＤ１から遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされるので、辺ＳＤ１の付近に配置されたタイル１０が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。
【００４３】
（第４実施形態の変形例４）
例えば、アレイ部２０を取り囲むように配列された複数の入出力部３０で構成される４つの辺（ＳＤ１〜ＳＤ４）のうち、辺ＳＤ１と辺ＳＤ４との角Ｃ１の近くの入出力部３０が使用される場合を想定する。この場合は、図１５に示すように、角Ｃ１に近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、角Ｃ１から遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされるので、角Ｃ１の付近に配置されたタイル１０が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。
【００４４】
（第５実施形態）
次に、第５実施形態について説明する。第５実施形態では、使用される入出力部３０に近い位置に形成される組に含まれるタイルの数は、当該組よりも、使用される入出力部３０から遠い位置に形成される組に含まれるタイルの数よりも少ない点で上述の各実施形態と相違する。以下では、上述の各実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。
【００４５】
図１６において、使用される複数の入出力部３０で構成される辺ＳＤに近いタイル１０ほど、同じ組に含まれるタイル１０の数が少なく、当該辺ＳＤから遠いタイル１０ほど、同じ組に含まれるタイル１０の数が多くなるように組分けされた２つの組（Ｐ７１、Ｐ７２）に着目して説明する。組Ｐ７１は、動作確率が第１基準値以上の複数のタイルのうちの何れかｉ個（ｉ≧１）のタイル１０で構成される。組Ｐ７２は、動作確率が第１基準値未満の複数のタイルのうちの何れかｊ個（ｊ＞１、ｊ＞ｉ）のタイル１０で構成される。
【００４６】
図１６の例では、組Ｐ７１については、組Ｐ７１に含まれるｉ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４０００が設けられる。電源制御回路４０００の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４０００は、組Ｐ７１に含まれるｉ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。また、組Ｐ７２については、組Ｐ７２に含まれるｊ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４０１０が設けられる。電源制御回路４０１０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４０１０は、組Ｐ７２に含まれるｊ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。
【００４７】
すなわち、本実施形態のＦＰＧＡは、少なくとも１つの論理ブロックＬＢを含む第１回路群（例えば組Ｐ７１）と、第１回路群よりも多い数の論理ブロックＬＢを含み、第１回路群よりも、使用される入出力部３０から遠い位置に配置される第２回路群（例えば組Ｐ７２）とを備えると捉えることができる。そして、第１回路群は、第１スイッチブロック（この例では、組Ｐ７１に含まれるｉ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第１回路群に含まれる論理ブロックＬＢおよび第１スイッチブロックに対して電力の供給および停止を共通に制御する第１電源制御回路（この例では、電源制御回路４０００）とを有する。また、第２回路群は、第２スイッチブロック（この例では、組Ｐ７２に含まれるｊ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第２回路群に含まれる論理ブロックＬＢおよび第２スイッチブロックに対して電力の供給および停止を共通に制御する第２電源制御回路（この例では、電源制御回路４０１０）とを有すると捉えることができる。
【００４８】
（第５実施形態の変形例）
例えば使用される入出力部３０に最も近い位置に形成される第１の組（当該入出力部３０と第１の組との間には他の組（回路群）は存在しないと捉えることができる）に含まれるタイル１０の数は、第１の組よりも入出力部３０から遠い位置に形成される第２の組に含まれるタイル１０の数よりも少なく、第２の組よりも入出力部３０から遠い位置に形成される第３の組に含まれるタイル１０の数は、第２の組に含まれるタイル１０の数よりも少なくなるように、組分けすることもできる。つまりは、上述の第１の組に含まれるタイル１０以外のタイル１０については、辺ＳＤに近いタイル１０ほど、同じ組に含まれるタイル１０の数が多く、辺ＳＤから遠いタイル１０ほど、同じ組に含まれるタイル１０の数が少なくなるように組分けされてもよい。
【００４９】
図１７において、使用される複数の入出力部３０で構成される辺ＳＤに最も近い位置に形成された組Ｐ７３、辺ＳＤの直交方向において組Ｐ７３と隣接するとともに当該組Ｐ７３よりも辺ＳＤから遠い位置に形成された組Ｐ７４、および、辺ＳＤの直交方向において組Ｐ７４と隣接するとともに当該組Ｐ７４よりも辺ＳＤから遠い位置に形成された組Ｐ７５に着目して説明する。組Ｐ７３は、動作確率が第１基準値以上の複数のタイル１０のうちの何れかｑ個のタイル１０で構成される。組Ｐ７４は、動作確率が第２基準値以上であって、かつ第１基準値未満の複数のタイル１０のうちの何れかｒ個のタイル１０で構成される。組Ｐ７５は、動作確率が第２基準値未満の複数のタイル１０のうちの何れかｓ個のタイル１０で構成される。組Ｐ７３に含まれるタイル１０の数ｑは、１以上であって、かつ、組Ｐ７４に含まれるタイル１０の数ｒよりも小さい。組Ｐ７４に含まれるタイル１０の数ｒは、１よりも大きい。組Ｐ７５に含まれるタイルの数ｓは、１以上であって、かつ、組Ｐ７４に含まれるタイル１０の数ｒよりも小さい。
【００５０】
図１７の例では、組Ｐ７３については、組Ｐ７３に含まれるｑ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４０２０が設けられる。電源制御回路４０２０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４０２０は、組Ｐ７３に含まれるｑ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。また、組Ｐ７４については、組Ｐ７４に含まれるｒ個のタイル１０に対する電力の供給および停止を制御する電源制御回路４０３０が設けられる。電源制御回路４０３０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４０３０は、組Ｐ７４に含まれるｒ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。さらに、組Ｐ７５については、組Ｐ７５に含まれるｓ個のタイル１０に対する電力の供給を制御する電源制御回路４０４０が設けられる。電源制御回路４０４０の基本的な構成は、図５に示す電源制御回路４０と同様であるが、電源制御回路４０４０は、組Ｐ７５に含まれるｓ個のタイル１０の各々に対する電源電位ＶＤの供給および停止を共通に制御する。
【００５１】
すなわち、本実施形態のＦＰＧＡは、少なくとも１つの論理ブロックＬＢ（「第１論理ブロック」）を含む第１回路群（例えば組Ｐ７３）と、第１論理ブロックよりも多い数の論理ブロックＬＢ（「第２論理ブロック」）を含み、第１回路群よりも、使用される入出力部３０から遠い位置に配置される第２回路群（例えば組Ｐ７４）と、第２論理ブロックよりも少ない数の論理ブロックＬＢ（「第３論理ブロック」）を含み、第２回路群よりも、使用される入出力部３０から遠い位置に配置される第４回路群（例えば組Ｐ７５）とを備えると捉えることができる。
【００５２】
そして、第１回路群は、第１論理ブロック、第２論理ブロックおよび第４論理ブロックのうちの何れかと入出力部３０との接続、第１論理ブロック同士の接続、第２論理ブロックまたは第４論理ブロックと第１論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第１スイッチブロック（この例では、組Ｐ７３に含まれるｑ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第１回路群に含まれる第１論理ブロック（この例では、組Ｐ７３に含まれるｑ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第１スイッチブロックに対して電力の供給および停止を共通に制御する第１電源制御回路（この例では、電源制御回路４０２０）を有する。また、第２回路群は、第１論理ブロック、第２論理ブロックおよび第４論理ブロックのうちの何れかと入出力部３０との接続、第２論理ブロック同士の接続、第１論理ブロックまたは第４論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第２スイッチブロック（この例では、組Ｐ７４に含まれるｒ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第２回路群に含まれる第２論理ブロック（この例では、組Ｐ７４に含まれるｒ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第２スイッチブロックに対して電力の供給および停止を共通に制御する第２電源制御回路（この例では、電源制御回路４０３０）を有する。さらに、第４回路群は、第１論理ブロック、第２論理ブロック、および、第４論理ブロックのうちの何れかと入出力部３０との接続、第４論理ブロック同士の接続、第１論理ブロックまたは第２論理ブロックと第４論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第４スイッチブロック（この例では、組Ｐ７５に含まれるｓ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第４回路群に含まれる第４論理ブロック（この例では、組Ｐ７５に含まれるｓ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第４スイッチブロックに対して電力の供給および停止を共通に制御する第４電源制御回路（この例では、電源制御回路４０４０）を有すると捉えることができる。
【００５３】
また、本実施形態のＦＰＧＡ１００は、少なくとも１つの論理ブロックＬＢ（「第１論理ブロック」）を含む第１回路群（例えば組Ｐ７５）と、第１論理ブロックよりも多い数の論理ブロックＬＢ（「第２論理ブロック」）を含み、第１回路群よりも、使用される入出力部３０に近い位置に配置される第２回路群（例えば組Ｐ７４）と、第２論理ブロックよりも少ない数の論理ブロックＬＢ（「第５論理ブロック」）を含み、第２回路群よりも、使用される入出力部３０に近い位置に配置される第５回路群（例えば組Ｐ７３）とを備えると捉えることもできる。
【００５４】
そして、第１回路群は、第１論理ブロック、第２論理ブロック、および、第５論理ブロックのうちの何れかと入出力部３０との接続、第１論理ブロック同士の接続、第２論理ブロックまたは第５論理ブロックと第１論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第１スイッチブロック（この例では、組Ｐ７５に含まれるｓ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第１回路群に含まれる第１論理ブロック（この例では、組Ｐ７５に含まれるｓ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第１スイッチブロックに対して電力の供給および停止を共通に制御する第１電源制御回路（この例では、電源制御回路４０４０）を有する。また、第２回路群は、第１論理ブロック、第２論理ブロック、および、第５論理ブロックのうちの何れかと入出力部３０との接続、第２論理ブロック同士の接続、第１論理ブロックまたは第５論理ブロックと第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第２スイッチブロック（この例では、組Ｐ７４に含まれるｒ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、当該第２回路群に含まれる第２論理ブロック（この例では、組Ｐ７４に含まれるｒ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第２スイッチブロックに対して電力の供給および停止を共通に制御する第２電源制御回路（この例では、電源制御回路４０３０）を有する。さらに、第５回路群は、第１論理ブロック、第２論理ブロック、および、第５論理ブロックのうちの何れかと入出力部３０との接続、第５論理ブロック同士の接続、第１論理ブロックまたは第２論理ブロックと第５論理ブロックとの接続のうちの少なくとも１つに用いられる配線（単数でも複数でもよい）の接続を、プログラム可能な制御データに応じて切り替えるスイッチ（単数でも複数でもよい）を含む第５スイッチブロック（この例では、組Ｐ７３に含まれるｑ個のタイル１０の各々に含まれるスイッチブロックＳＢ）と、第５回路群に含まれる第５論理ブロック（この例では、組Ｐ７３に含まれるｑ個のタイル１０の各々に含まれる論理ブロックＬＢ）および第５スイッチブロックに対する電力の供給および停止を共通に制御する第５電源制御回路（この例では、電源制御回路４０２０）を有すると捉えることができる。
【００５５】
例えば、アレイ部２０を取り囲むように配列された複数の入出力部３０で構成される４つの辺（ＳＤ１〜ＳＤ４）が使用される場合は、図１８のように、組が形成されてもよい（組分けが行われてもよい）。
【００５６】
また、例えば、辺ＳＤ１、辺ＳＤ２および辺ＳＤ４が使用される場合は、図１９のように組が形成されてもよい。図１９の例において、辺ＳＤ１の付近の矩形領域Ｔｘ内に含まれる論理ブロックＬＢが使用され、辺ＳＤ２のうち、辺ＳＤ１と辺ＳＤ２との角Ｃ２から、辺ＳＤ２に沿って所定距離だけ延在する部分ＰＳＤ２が使用され、辺ＳＤ４のうち、辺ＳＤ１と辺ＳＤ４との角Ｃ１から、辺ＳＤ４に沿って所定距離だけ延在する部分ＰＳＤ４が使用される場合を想定する。より具体的には、辺ＳＤ１に加え、ＰＳＤ２およびＰＳＤ４を構成する入出力部３０が使用される一方、使用される論理ブロックＬＢは、領域Ｔｘ内の論理ブロックＬＢのみである場合を想定する。つまりは、この例では、ＰＳＤ２およびＰＳＤ４は配線として使用され、領域Ｔｘ内の論理ブロックＬＢから部分ＰＳＤ２へ至る配線経路が形成されるように、部分ＰＳＤ２に最も近い位置に形成される複数の組の各々に含まれるタイル１０（スイッチブロックＳＢ）が動作する。同様に、領域Ｔｘ内の論理ブロックＬＢから部分ＰＳＤ４へ至る配線経路が形成されるように、部分ＰＳＤ４に最も近い位置に形成される複数の組の各々に含まれるタイル１０が動作する。
【００５７】
図１９の例では、使用される入出力部３０に最も近い位置に形成される組（「第１の組」と呼ぶ）に含まれるタイル１０の数は、当該第１の組と隣接するとともに当該第１の組よりも当該入出力部３０から遠い位置に形成される第２の組に含まれるタイル１０の数よりも少ないので、第１の組に含まれるタイル１０の数が他の組に含まれるタイル１０の数よりも多くなるように組分けされる場合（第１の組に含まれるタイル１０の数が最も多くなるように組分けされる場合）に比べて、消費電力量を削減できる。すなわち、図１９の例では、配線として使用されるＰＳＤ２（ＰＳＤ４）に最も近い位置に形成される第１の組に含まれるタイル１０の数を少なくすることで、配線として使用されるタイル１０の数を減らしている。これにより、消費電力量を削減できる。
【００５８】
以上、本発明の各実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５９】
要するに、本発明が適用されるＦＰＧＡは、電源制御回路が共通化されるタイル１０の数（特定の論理を実現可能な論理ブロックＬＢの数）が相違する２つの組（「第１回路群」、「第２回路群」）を少なくとも備えていればよい。これにより、特定の論理を実現可能な単位ごとに電源制御回路が個別に設けられる場合に比べて、回路規模を低減できる。
【００６０】
また、上述の各実施形態および変形例では、ＦＰＧＡ内に形成される各組は、行方向に延在する複数の直線と、列方向に延在する複数の直線とで区切られているが、これに限らず、例えば図２０のように、隣の組との境界線が一致しないように組分けすることもできる。
【００６１】
また、上述の図５の例では、スイッチ素子４１は、Ｐ型のＭＯＳＦＥＴで構成されているが、これに限らず、スイッチ素子４１の構成は任意である。要するに、電源制御回路４０は、対応する組Ｐ１に対する電力の供給および停止を制御可能な構成であればよく、その構成は図５の構成に限られない。以下のバリエーションの例では、スイッチ素子４１に対応する組Ｐ１に含まれるタイル１０の数が３つである場合を例に挙げて説明する。
【００６２】
例えば図２１に示すように、スイッチ素子４１は、Ｎ型のＭＯＳＦＥＴで構成されてもよい。また、スイッチ素子４１がＮ型のＭＯＳＦＥＴで構成される場合、例えば図２２に示すように、電源電位ＶＤが供給される電源線（不図示）と、接地電位ＧＮＤ（例えば０Ｖ）が供給される接地線１０２との間に組Ｐ１が配置され、組Ｐ１と接地線１０２との間に電源制御回路４０が配置される構成であってもよい。
【００６３】
また、例えば図２３および図２４に示すように、Ｐ型のＭＯＳＦＥＴあるいはＮ型のＭＯＳＦＥＴで構成されるスイッチ素子４１が、組Ｐ１に含まれる３つのタイル１０の各々と、電源線１０１との間に個別に設けられる構成であってもよい。この構成では、３つのスイッチ素子４１の各々のゲートは制御回路４２に共通に接続され、３つのスイッチ素子４１のオンオフは、制御回路４２からのスイッチ制御信号に応じて一斉に制御される。この構成であっても、組Ｐ１に対応して設けられる制御回路４２はひとつで済むので、タイル１０ごとに制御回路４２が個別に設けられる場合に比べて、回路規模を低減できる。ただし、上述の各実施形態および変形例のように、組Ｐ１に含まれる３つのタイル１０の各々に対する電力の供給および停止を切り替えるスイッチ素子４１を共通化することにより、さらなる回路規模の低減を図ることが可能になる。
【００６４】
さらに、例えば図２５に示すように、Ｎ型のＭＯＳＦＥＴで構成されるスイッチ素子４１が、組Ｐ１に含まれる３つのタイル１０の各々と、接地線１０２との間に個別に設けられる構成であってもよい。
【符号の説明】
【００６５】
１０ タイル
２０ アレイ部
３０ 入出力部
４０ 電源制御回路
４１ スイッチ素子
４２ 制御回路
５０ 電源制御回路
１０１ 電源線
１０２ 接地線
【特許請求の範囲】
【請求項１】
第１論理ブロックを少なくとも１つ含む第１回路群と、
前記第１論理ブロックよりも多い数の第２論理ブロックを含む第２回路群と、
入力データを前記第１論理ブロックまたは前記第２論理ブロックへ入力する機能、および、前記第１論理ブロックまたは前記第２論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部と、を含み、
前記第１回路群は、
前記第１論理ブロックまたは前記第２論理ブロックと前記入出力部との接続、前記第１論理ブロック同士の接続、前記第１論理ブロックと前記第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第１スイッチブロックと、
前記第１回路群に含まれる前記第１論理ブロックおよび前記第１スイッチブロックに対する電力の供給および停止を共通に制御する第１電源制御回路と、を有し、
前記第２回路群は、
前記第１論理ブロックまたは前記第２論理ブロックと前記入出力部との接続、前記第２論理ブロック同士の接続、前記第１論理ブロックと前記第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第２スイッチブロックと、
前記第２回路群に含まれる前記第２論理ブロックおよび前記第２スイッチブロックに対する電力の供給および停止を共通に制御する第２電源制御回路と、を有する、
半導体集積回路。
【請求項２】
前記第２回路群は、前記第１回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される、
請求項１の半導体集積回路。
【請求項３】
前記第１論理ブロックよりも多く、前記第２論理ブロックよりも少ない数の第３論理ブロックを含み、前記第２回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部から遠い位置に配置され、前記第１回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される第３回路群をさらに備え、
前記第３回路群は、
前記第１論理ブロック、前記第２論理ブロックおよび前記第３論理ブロックのうちの何れかと前記入出力部との接続、前記第３論理ブロック同士の接続、前記第１論理ブロックまたは前記第２論理ブロックと前記第３論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第３スイッチブロックと、
前記第３回路群に含まれる前記第３論理ブロックおよび前記第３スイッチブロックに対する電力の供給および停止を共通に制御する第３電源制御回路と、を有する、
請求項２の半導体集積回路。
【請求項４】
前記第１回路群は、前記第２回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される、
請求項１の半導体集積回路。
【請求項５】
前記入力データの入力または前記出力データの出力を行う前記入出力部と前記第１回路群との間には他の論理ブロックを含む回路群は存在しない、
請求項４の半導体集積回路。
【請求項６】
前記第２論理ブロックよりも少ない数の第４論理ブロックを含み、前記第２回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部から遠い位置に配置される第４回路群をさらに備え、
前記第４回路群は、
前記第１論理ブロック、前記第２論理ブロック、および、前記第４論理ブロックのうちの何れかと前記入出力部との接続、前記第４論理ブロック同士の接続、前記第１論理ブロックまたは前記第２論理ブロックと前記第４論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第４スイッチブロックと、
前記第４回路群に含まれる前記第４論理ブロックおよび前記第４スイッチブロックに対する電力の供給および停止を共通に制御する第４電源制御回路と、を有する、
請求項５の半導体集積回路。
【請求項７】
前記第２論理ブロックよりも少ない数の第５論理ブロックを含み、前記第２回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される第５回路群をさらに備え、
前記第５回路群は、
前記第１論理ブロック、前記第２論理ブロック、および、前記第５論理ブロックのうちの何れかと前記入出力部との接続、前記第５論理ブロック同士の接続、前記第１論理ブロックまたは前記第２論理ブロックと前記第５論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第５スイッチブロックと、
前記第５回路群に含まれる前記第５論理ブロックおよび前記第５スイッチブロックに対する電力の供給および停止を共通に制御する第５電源制御回路と、を有する、
請求項２または請求項３の半導体集積回路。
【請求項８】
前記第２回路群に含まれる前記論理ブロックは、前記第１回路群に含まれる論理ブロックよりも、電力が供給されて動作する可能性を示す動作確率が高い、
請求項２の半導体集積回路。
【請求項９】
前記動作確率は、以下の式で表される、
請求項７の半導体集積回路。
ｆ（Ｄ）＝１／[ｅｘｐ｛（Ｄ−μ）／Ｃ｝＋１]
ただし、ｆ（Ｄ）は、前記入力データの入力または前記出力データの出力を行う前記入出力部から距離Ｄの位置に配置された前記論理ブロックの動作確率を示し、μは、前記論理ブロックが、当該入出力部に近い順から使用された場合の当該入出力部からの距離を示し、Ｃは、前記論理ブロックの当該入出力部からの離れやすさを示す定数である。
【請求項１】
第１論理ブロックを少なくとも１つ含む第１回路群と、
前記第１論理ブロックよりも多い数の第２論理ブロックを含む第２回路群と、
入力データを前記第１論理ブロックまたは前記第２論理ブロックへ入力する機能、および、前記第１論理ブロックまたは前記第２論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部と、を含み、
前記第１回路群は、
前記第１論理ブロックまたは前記第２論理ブロックと前記入出力部との接続、前記第１論理ブロック同士の接続、前記第１論理ブロックと前記第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第１スイッチブロックと、
前記第１回路群に含まれる前記第１論理ブロックおよび前記第１スイッチブロックに対する電力の供給および停止を共通に制御する第１電源制御回路と、を有し、
前記第２回路群は、
前記第１論理ブロックまたは前記第２論理ブロックと前記入出力部との接続、前記第２論理ブロック同士の接続、前記第１論理ブロックと前記第２論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第２スイッチブロックと、
前記第２回路群に含まれる前記第２論理ブロックおよび前記第２スイッチブロックに対する電力の供給および停止を共通に制御する第２電源制御回路と、を有する、
半導体集積回路。
【請求項２】
前記第２回路群は、前記第１回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される、
請求項１の半導体集積回路。
【請求項３】
前記第１論理ブロックよりも多く、前記第２論理ブロックよりも少ない数の第３論理ブロックを含み、前記第２回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部から遠い位置に配置され、前記第１回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される第３回路群をさらに備え、
前記第３回路群は、
前記第１論理ブロック、前記第２論理ブロックおよび前記第３論理ブロックのうちの何れかと前記入出力部との接続、前記第３論理ブロック同士の接続、前記第１論理ブロックまたは前記第２論理ブロックと前記第３論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第３スイッチブロックと、
前記第３回路群に含まれる前記第３論理ブロックおよび前記第３スイッチブロックに対する電力の供給および停止を共通に制御する第３電源制御回路と、を有する、
請求項２の半導体集積回路。
【請求項４】
前記第１回路群は、前記第２回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される、
請求項１の半導体集積回路。
【請求項５】
前記入力データの入力または前記出力データの出力を行う前記入出力部と前記第１回路群との間には他の論理ブロックを含む回路群は存在しない、
請求項４の半導体集積回路。
【請求項６】
前記第２論理ブロックよりも少ない数の第４論理ブロックを含み、前記第２回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部から遠い位置に配置される第４回路群をさらに備え、
前記第４回路群は、
前記第１論理ブロック、前記第２論理ブロック、および、前記第４論理ブロックのうちの何れかと前記入出力部との接続、前記第４論理ブロック同士の接続、前記第１論理ブロックまたは前記第２論理ブロックと前記第４論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第４スイッチブロックと、
前記第４回路群に含まれる前記第４論理ブロックおよび前記第４スイッチブロックに対する電力の供給および停止を共通に制御する第４電源制御回路と、を有する、
請求項５の半導体集積回路。
【請求項７】
前記第２論理ブロックよりも少ない数の第５論理ブロックを含み、前記第２回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される第５回路群をさらに備え、
前記第５回路群は、
前記第１論理ブロック、前記第２論理ブロック、および、前記第５論理ブロックのうちの何れかと前記入出力部との接続、前記第５論理ブロック同士の接続、前記第１論理ブロックまたは前記第２論理ブロックと前記第５論理ブロックとの接続のうちの少なくとも１つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第５スイッチブロックと、
前記第５回路群に含まれる前記第５論理ブロックおよび前記第５スイッチブロックに対する電力の供給および停止を共通に制御する第５電源制御回路と、を有する、
請求項２または請求項３の半導体集積回路。
【請求項８】
前記第２回路群に含まれる前記論理ブロックは、前記第１回路群に含まれる論理ブロックよりも、電力が供給されて動作する可能性を示す動作確率が高い、
請求項２の半導体集積回路。
【請求項９】
前記動作確率は、以下の式で表される、
請求項７の半導体集積回路。
ｆ（Ｄ）＝１／[ｅｘｐ｛（Ｄ−μ）／Ｃ｝＋１]
ただし、ｆ（Ｄ）は、前記入力データの入力または前記出力データの出力を行う前記入出力部から距離Ｄの位置に配置された前記論理ブロックの動作確率を示し、μは、前記論理ブロックが、当該入出力部に近い順から使用された場合の当該入出力部からの距離を示し、Ｃは、前記論理ブロックの当該入出力部からの離れやすさを示す定数である。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１４】
【図１５】
【図１６】
【図１７】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図１２】
【図１３】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１４】
【図１５】
【図１６】
【図１７】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図１２】
【図１３】
【図１８】
【図１９】
【公開番号】特開２０１３−１１５１０９（Ｐ２０１３−１１５１０９Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５７５５９（Ｐ２０１１−２５７５５９）
【出願日】平成２３年１１月２５日（２０１１．１１．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２５日（２０１１．１１．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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