半導体集積装置

【構成】水晶発振器用半導体集積装置において発振部と出力バッファ部の電源系をそれぞれ別々の独立した電源パッドで供給する。また発振部と出力バッファ部をデジタル部で分離して配置する。また発振部自体も基板より回り込むノイズを到達しにくい様基盤と反対電位のウェルをデジタル部側及び出力バッファ側になる様レイアウトする。
【効果】出力バッファからの電源電圧の変動等の悪影響を発振部に与えない。また出力バッファ部のノイズをデジタル部で吸収し発振部に到達しない。これらのレイアウトにより帰還発振及び異常発振を回避した性能の安定した発振器を提供する。

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は発振器用半導体集積装置のレイアウトに関する。
【０００２】
【従来の技術】従来、発振器用半導体集積回路において発振部に代表されるアナログ領域と分周部に代表されるデジタル領域が混在し、それぞれの領域は（１）まったく分離しないか（２）分離するも電源系は同一の配線系をもちいていた。図５は従来の発振器用ＩＣのレイアウトの一例である。５０１は発振部、５０２は出力バッファ部、５０３はデジタル部で５０４はＶＤＤ、５０５はＶＳＳパッドを示す。５０６はＶＤＤパッドより配線される電源ライン（ＶＤＤライン）で５０７はＶＳＳパッドより配線される電源ライン（ＶＳＳライン）である。ここで発振部５０１、出力バッファ５０２とデジタル部はＶＤＤ及びＶＳＳラインは共通である。また発振部の隣に出力バッファが配置されている。
【０００３】
【発明が解決しようとする課題】しかし、この様なレイアウトでは発振部と出力バッファの電源ラインが共通のため出力バッファに瞬時的に大電流（ショート電流）が流れることによる電圧のドロップで発振部の電源もドロップする。このため発振部は本質的な発振ではない帰還発振や異常発振等を引き起こす。この様なレイアウトによる異常発振等は簡単に対策がたてられないため開発納期に著しい遅延が生じたり、最終的に要求仕様を満たすことができないこともある。本発明の目的はかかる欠点を除去し安定した性能の発振器を供給することにある。
【０００４】
【課題を解決するための手段】発振部と分周部と出力バッファ部を具備した水晶発振器用半導体集積装置において同一電位の電源パッドを複数有し少なくとも１つの電源パッドを前記発振部専用とすることを特徴とする。
【０００５】発振部と分周部と出力バッファ部を具備した水晶発振器用半導体集積装置において前記発振部と前記出力バッファ部を前記分周部で分離して配置したことを特徴とする。
【０００６】半導体集積装置において発振部の基盤と反対の極性を持つウェルを分周部及び出力バッファ部側に配置することを特徴とする。
【０００７】
【実施例】本発明の一実施例を図１に示す。これは発振器用ＩＣのレイアウト例で、９９・１００は電源用パッド（ＶＤＤ）、１０１・１０２はもう一方の電源用パッド（ＶＳＳ）である。１０３〜１１０は入出力用のパッドでどのパッドも静電気保護ダイオードをもっている。ここでは１０３は水晶振動子接続用のパッドでゲートパッド、１０４はドレインパッドである。１１１は発振部、１１２は分周部、１１３は出力バッファを示している。１１４は９９の電源パッドより配線されるＶＤＤラインを示し１１５は１００の電源パッドより配線されるＶＤＤラインである。ＶＤＤライン１１４とＶＤＤライン１１５は同電位であるがパターン的には完全に分離され別の配線ラインとなっている。また１１６と１１７も同様で１１６は１０１の電源パッドより配線されるＶＳＳライン、１１７は１０２の電源パッドより配線されるＶＳＳラインで１１６、１１７は完全に別の配線となっている。また１１８は発振部のウェルを示し発振部のウェルは出力バッファ側に配置している。この様に電源パッドを分けた場合のパッケージへのボンディングの一例を図２に示す。ここで９９、１００は図１の電源パッドに対応する。２０１はＩＣチップを示し、２０５はリードフレーム、２０２・２０３・２０４はリード端子で特に２０２はＶＤＤ電源用である。２０６・２０７はボンディング・ワイヤである。出力バッファ等でショート電流等に起因する電圧変動はボンディング・ワイヤ２０７から２０６を経て発振部に影響を与えることになる。ここで２０２のリード端子からＩＣ外部の電源までのインピーダンスはボンディング・ワイヤ２０６のインダクタンスを含むインピーダンスと比較するとかなり小さいため出力バッファからの電圧変動は外部電源に吸収され発振部には大きな影響を与えない。この様に同電位の電源ラインにおいても発振部とデジタル部（分周部＋出力バッファ部）とでまったく別の配線ラインを用いることで出力バッファ部でのショート電流等に起因する電圧変動による発振部への悪影響を防ぐことが可能となる。
【０００８】本発明の別の実施例を図３に示す。３０１は発振部３０２〜３０５はデジタル部で３０６は出力バッファである。また３０７〜３１２は各々のウェルでここではＮ基盤のＩＣであるためにＰウェルである。なおＰ基盤のＩＣであればＮウェルとなる。電源ライン及びパッド配置は特に示してないが図１と同様の考え方によってレイアウトされているものとする。この実施例は電源が完全に分離されていても基盤を介して電源変動の影響を受ける可能性がある。このため大きな電源変動の要因である出力バッファをＩＣ内部で発振部と可能な限り遠ざけかつ他のそれほど電圧変動の原因とならないデジタル部を発振部と出力バッファ部の間にはさんでいる。また発振部においても基盤と反対の電位をもつウェルを出力バッファ側及びデジタル部側に配置し電圧変動に対するインピーダンスをあげている。図４に発振部とデジタル部の接近部分の断面図を示しさらに説明する。４０１は基盤でここではＮ基盤である。４０２はデジタル部のＰウェル、４０３は発振部のＰウェルである。４０４・４０５は発振部のＮ基盤側のサブコンタクト、４０６・４０７はデジタル部の基盤サブコンタクト。４０８・４０９は発振部のウェルサブコンタクト、４１０・４１１はデジタル部のウェルサブコンタクトである。４１２〜４１９はトランジスタを構成するそれぞれの拡散である。４２０・４２１はそれぞれデジタル部のＰ・Ｎ両トランジスタでインバータを構成する。４２２・４２３は発振インバータを構成している。４２４〜４２７は基盤抵抗を等価的に表した物で４０７のサブコンタクトから４０４のサブコンタクトへ向かうほど４０４からみたインピーダンスが高くなることを視覚的に分かりやすく表している。ここでデジタル部のインバータによるショート電流が流れるとＡから４２０のトランジスタを介しＢを経て４２１のトランジスタを通ってＶＤＤとＶＳＳがショート状態となる。ＶＤＤ側に着目するとショート電流はＶＤＤライン及び４０７・４０６のサブコンタクトを介し基盤を流れる。これにより基盤の電位は低下の方向に変動する。この変動の影響は抵抗４２４・４２５・４２６・４２７を経るに従って減衰する。あるいは４０６・４０７のサブコンタクトと同様のサブコンタクトが４０６・４０７の周囲に多くあればインピーダンスの低いそちらのサブコンタクトに吸収されインピーダンスの高い発振部の方向へは影響が行きにくくなる可能性がある。またデジタル部自身も出力バッファに対して低インピーダンスの電圧変動吸収経路となる。この様な考え方から抵抗４２５と４２６の間よりも４０５や４０４のサブコンタクトの近くのほうが電圧変動の影響をうけにくいのは当然である。
【０００９】
【発明の効果】前述した様なレイアウトを用いることにより出力バッファ等の大電流を流して電源に変動を与える部分に対しても発振部の様な非常に敏感な部分は特に影響を受けにくい。発振起動時の様な不安定な状態においては通常電源変動の影響をうけ帰還発振や異常発振を起こしやすい。しかし本発明のレイアウトは電源電圧の変動の発振部への影響をシャットアウトしているため、発振起動時においても安定した発振の起動を行うことが可能となる。したがって帰還発振や異常発振に対し非常に強い安定した性能の発振器を提供することができる。またＩＣにおいてこの様なレイアウトを用いることにより水晶の特性にＩＣからの帰還的影響を比較的与えにくくすることができるため水晶自体の特性のバラツキに対しても広い対応性がある。したがって発振器トータルとしての歩留まりを向上することができコストダウンすることができる。
【図面の簡単な説明】
【図１】本発明の実施例のレイアウト図。
【図２】本発明の一例のボンディング図。
【図３】本発明の第二の実施例のレイアウト図。
【図４】構造断面図。
【図５】従来のレイアウト図。
【符号の説明】
９９・１００電源パッド（ＶＤＤ）
１０１・１０２電源パッド（ＶＳＳ）
１０３・１０４・１０５・１０６・１０７・１０８・１０９・１１０入出力パッド
１１１発振部
１１２デジタル部
１１３出力バッファ部
１１４・１１５電源配線（ＶＤＤ）
１１６・１１７電源配線（ＶＳＳ）
１１８Ｐウェル

【特許請求の範囲】
【請求項１】発振部と論理部と出力バッファ部を具備した水晶発振器用半導体集積装置において同一電位の電源パッドを複数有し少なくとも１つの電源パッドを前記発振部専用とすることを特徴とする半導体集積装置。
【請求項２】発振部と論理部と出力バッファ部を具備した水晶発振器用半導体集積装置において前記発振部と前記出力バッファ部を前記論理部で分離して配置したことを特徴とする半導体集積装置。
【請求項３】請求項２記載の半導体集積装置において発振部の基盤と反対の導電性を持つウェルを前記論理部及び前記出力バッファ部側に配置することを特徴とする半導体集積装置。

【図１】