説明

半導体駆動回路、及びそれを用いた半導体装置

【課題】ノーマリオフの接合型FETは閾値が低いため、ノーマリオフの接合型FETを用いた半導体駆動回路では高精度な電圧制御,高速な入力容量の充電,誤動作等の課題を有していた。
【解決手段】ツェナーダイオードによる高精度なゲート電圧生成方式やスピードアップコンデンサによるターンオン損失の低減,ゲート・ソース間のコンデンサの接続やソース端子の最適実装方式による誤動作の防止回路を適用することで、ノーマリオフの接合型FETに最良な半導体駆動回路を提案する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明はノーマリオフの接合型FETの半導体駆動回路、及びそれを用いた半導体装置に関する。
【背景技術】
【0002】
炭化珪素(SiC)や窒化ガリウム(GaN)あるいはダイヤモンドのようなバンドギャップの広い材料を用いたワイドバンドギャップ半導体素子、例えば接合型FET,静電誘導型トランジスタ(SIT),金属−半導体電界効果トランジスタ(MESFET),ヘテロ接合電界効果トランジスタ(HFET),高電子移動度トランジスタ(HEMT)などは、スイッチ素子として優れた特性を有する。またノーマリオフ特性を有する接合型FETはゲート駆動回路故障時などの回路の不具合が発生した場合でも、短絡故障を防止することが可能である。
【0003】
ノーマリオフの接合型FETはゲート・ソース間の入力容量と並列に寄生ダイオードが接続された等価回路で示される。このためスイッチ素子をオンするための閾値は、SiCを用いた接合型FETの場合、2.5V程度と低い値となる。よって高精度な電圧制御,高速な入力容量の充電,誤動作等の課題を有していた。
【0004】
ゲート・ソース間の特性がダイオードの順方向特性となるため、立ち上がり電圧以上の電圧を印加すると大きなゲート電流が流れ続け、ゲート駆動回路の消費電力が増大する。
【0005】
また閾値が低く、ターンオン時に大きなゲート電圧を印加できないため、高速に入力容量を充電できず、ターンオン損失が増大していた。
【0006】
またノイズ耐量が低く、誤動作する可能性が高い。例えば、セルフターンオン現象やターンオフ時の誤動作が発生していた。
【0007】
そして、従来技術の特許文献1,2ではゲート・ソース間にコンデンサを接続し、セルフターンオンの誤動作を防止する手法が提案されている。しかしながら、ターンオフ時の誤動作に関する記載はない。また閾値がノーマリオフの接合型FETに比べ高いIGBTを用いた駆動回路に関するものであり、閾値の低い素子を低損失に駆動する回路に関する記載はない。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2000−243905号公報
【特許文献2】特開2004−14547号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
以上のようにノーマリオフの接合型FETを用いた半導体駆動回路では高精度な電圧制御,高速な入力容量の充電,誤動作等の課題を有していた。
【0010】
本発明はノーマリオフの接合型FETを用いた場合においても誤動作をなるべく引き起こさず、低損失に駆動するための半導体駆動回路、及びそれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記課題を解決するために、本発明はドレイン端子とソース端子とゲート端子を有す半導体スイッチング素子と、該半導体スイッチング素子のソース端子とゲート端子の電圧を制御するゲート駆動回路を備えた半導体駆動回路において、
前記ゲート駆動回路が前記半導体スイッチング素子をオンするときのゲート端子とソース端子間の電圧を2.5Vから3.5Vの間に制御することを特徴とするものである。
【0012】
また、上記課題を解決するために、本発明はドレイン端子とソース端子とゲート端子を有す半導体スイッチング素子と、該半導体スイッチング素子のソース端子とゲート端子の電圧を制御するゲート駆動回路を備えた半導体駆動回路において、前記ソース端子と前記ゲート端子の間にツェナーダイオードとダイオードを備え、前記ツェナーダイオードと前記ダイオードを直列に接続し、前記ツェナーダイオードのアノード端子を前記ソース端子に接続し、前記ダイオードのアノード端子を前記ゲート端子に接続することを特徴とするものである。
【0013】
更に、本発明は半導体駆動回路において、前記ツェナーダイオードの逆阻止電圧が2V以上であることを特徴とするものである。
【0014】
更に、本発明は半導体駆動回路において、前記ゲート駆動回路内に前記半導体スイッチング素子のターンオンとターンオフの速度を調整するためのゲート抵抗を備え、
前記ゲート抵抗と並列に第1のコンデンサを接続し、前記第1のコンデンサが前記半導体スイッチング素子の入力容量より、大きいことを特徴するものである。
【0015】
更に、本発明は半導体駆動回路において、前記ゲート抵抗と前記第一のコンデンサを前記半導体スイッチング素子のオン時とオフ時で大きさを変えることを特徴とするものである。
【0016】
更に、本発明は半導体駆動回路において、前記ソース端子と前記ゲート端子との間に第2のコンデンサを設けることを特徴とするものである。
【0017】
更に、本発明は半導体駆動回路と前記半導体スイッチング素子を実装した基板と、該基板のパッケージを備えた半導体装置において、前記第2のコンデンサが前記基板上に実装されることを特徴とするものである。
【0018】
更に、本発明は半導体駆動回路と、ゲート駆動回路用電源と主回路電源と負荷端子と前記半導体スイッチング素子を実装した基板と前記基板のパッケージを備えた半導体装置において、前記半導体スイッチング素子のソース電極に第一のソース配線と第二のソース配線を接続し、前記第一のソース配線を前記ゲート駆動回路用電源の負端子に接続し、前記第二のソース配線を前記主回路電源の負端子、あるいは負荷端子に接続することを特徴とするものである。
【0019】
更に、本発明は半導体駆動回路において、前記半導体スイッチング素子が炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドギャップ半導体を用いたノーマリオフの接合型FETであることを特徴とするものである。
【発明の効果】
【0020】
本発明によれば、ゲート電圧の閾値の低いノーマリオフの接合型FETにおいてなるべく誤動作を起こさず、低損失な駆動を実現する半導体駆動回路、及びそれを用いた半導体装置を提供することが実現できる。
【図面の簡単な説明】
【0021】
【図1】実施例1の半導体回路の説明図。
【図2】実施例1の半導体回路のゲート・ソース間電圧。
【図3】ノーマリオフの接合型FETのゲート・ソース間特性。
【図4】ノーマリオフの接合型FETのゲート電圧−ドレイン電流特性。
【図5】実施例2の半導体回路の説明図。
【図6】実施例3の半導体回路の説明図。
【図7】実施例4の半導体回路の説明図。
【図8】実施例5の半導体回路の説明図。
【図9】実施例6の半導体回路の説明図。
【図10】実施例7の半導体回路の説明図。
【図11】実施例7を実施例5に適用した場合の半導体駆動回路図。
【発明を実施するための形態】
【0022】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【実施例1】
【0023】
図1に本発明の実施例、図2は図1のゲート・ソース間電圧、図3はノーマリオフの接合型FETのゲート・ソース間の順方向特性、図4はノーマリオフの接合型FETのゲート電圧とドレイン電流の特性を示す。
【0024】
本実施例はドレイン端子4とソース端子5の間にノーマリオフの接合型FET1を接続し、接合型FET1のゲート端子6とソース端子5の間にゲート駆動回路3を接続し、ゲート駆動回路3はゲート抵抗11a,接合型FET1に電圧を印加するためのゲート電源12から構成される。
【0025】
接合型FET1は入力容量8と並列に寄生ダイオード9が存在する。よって図3に示すように寄生ダイオード9の立ち上がり電圧以上の電圧をゲート・ソース間に印加すると入力容量8に電流が流れ始め、接合型FET1がオンする。また立ち上がり電圧以上の電圧を印加すると余剰なゲート電流が流れるため、ゲート駆動回路の消費電力が増加する。そこでゲート駆動回路3のオン時の出力電圧を図2のように2.5から3.5Vに制御することで、以上の問題を解決することが可能となる。
【実施例2】
【0026】
図5に本発明の他の実施例を示す。本実施例では図1のゲート端子6とソース端子5の間にダイオード13とツェナーダイオード14を接続することで、ゲート・ソース間電圧を高精度に制御する。またダイオード13を接続することで、ターンオフ時に、入力容量8のツェナーダイオード14を介した放電を防止することが可能になる。以上のような構成にすることで、オフ時のゲート電流はゲート抵抗11aを介して流れるため、11aの大きさにより、ターンオフ速度を調整可能となる。
【0027】
またゲート電源12には高い電圧精度は要求されない。またゲート電源12の電圧は閾値よりも十分大きな電圧を印加することが可能となり、スイッチング開始時に大きなゲート電流を流すことができ、ターンオン速度を上げ、ターンオン損失を低減可能となる。
【実施例3】
【0028】
図6に本発明の他の実施例を示す。本実施例では図5の回路図内のゲート抵抗11aと並列にコンデンサ15aを接続した構成になっている。
【0029】
ノーマリオフの接合FETの閾値は2.5Vと低く、またゲート抵抗11aにより、ゲート電流が制限されるため、高速にターンオンすることが不可能であった。そこで、コンデンサ15aを接続することで、ゲート抵抗11aとは別の経路で入力容量8の充電電流を流し、高速なターンオンを実現する。またゲート抵抗11aにより、オン時の電流を制限可能である。
【0030】
一方、オフ時にはオン時にコンデンサ15aが充電されているため、コンデンサ15aの電圧がゲート・ソース間に印加され、誤動作が引き起こしにくい条件となっている。
【実施例4】
【0031】
図7に本発明の他の実施例を示す。本実施例は図6にダイオード16aとダイオード16b、コンデンサ15bとゲート抵抗11bを接続し、ターンオン時とターンオフ時のゲート電流の経路を分けた構成になっている。このような回路構成にすることで、ターンオン時とターンオフ時の速度を自由に変更可能となる。
【実施例5】
【0032】
図8に本発明の他の実施例を示す。本実施例は図6にコンデンサ17を接続した構成になっている。上下アームにスイッチ素子を有するインバータ等の回路の場合、例えば上アームのスイッチ素子がオンすると、オフ状態の下アームのスイッチ素子にインバータの電源電圧が印加される。その際、下アームの帰還容量を介して下アームの入力容量が充電され、ゲート・ソース間に跳ね上がり電圧が発生し、誤動作してしまう。
【0033】
更にはターンオンを高速化し、電圧の変化を速くすると跳ね上がり電圧が上昇し、誤動作を引き起こしやすい条件となってしまう。そこで、入力容量8と並列にコンデンサ17を接続する。跳ね上がり電圧は帰還容量7と入力容量8の分圧比で決定されるため、以上のような回路構成にすることで、跳ね上がり電圧は抑制され、誤動作しにくい構成となる。
【実施例6】
【0034】
図9は実施例を示す。本実施例は図8内のコンデンサ17を接合型FET1が実装されたパッケージ内部に実装する方式である。このように実装することで、コンデンサ17と接合FET1のゲート端子間のインダクタンスの影響を受けにくく、図8の回路に比べ、更に誤動作しにくい構成となる。
【実施例7】
【0035】
図10に本発明の他の実施例、図11に図10の実装方式を図8の回路に適用した場合の回路図を示す。
【0036】
本実施例はパッケージ21の内部の実装基板22に接合型FET1とダイオード2を実装し、接合型FET1のゲート電極24からゲート端子6にゲート配線27で接続し、ソース電極23からソース端子5aに主回路用ソース配線25で接続し、ソース電極23からソース端子5bにゲート駆動回路用ソース配線26で接続し、フリーホイールダイオードからソース端子5aにダイオード配線28で接続する。また図10の実装方式を用いた場合には図11に示すようにゲート端子6とソース端子5bをゲート駆動回路3と接続する。
【0037】
以上のような構成にすることで、ドレイン端子4からソース端子5a間に流れる主回路電流と、ゲート駆動回路から流れるゲート電流の経路を分けることが可能となる。
【0038】
従来技術では、ソース配線のインダクタンス18に主回路電流が流れるとソース配線のインダクタンス18により電圧が発生し、その電圧が閾値を超えた場合、誤動作する。しかし図10に示す構成を用いることで、ゲート端子6とソース端子5b間の配線に殆ど主回路の電流が流れないため、インダクタンスによる電圧の上昇を抑制することが可能になり、誤動作を引き起こしにくい構成となる。
【産業上の利用可能性】
【0039】
本発明によれば、ノーマリオフの接合型FETにおいても、なるべく誤動作を起こさず、低損失な駆動を実現した半導体駆動回路、及びそれを用いた半導体装置を提供することが実現できる。
【符号の説明】
【0040】
1 接合型FET
2 フリーホイールダイオード
3 ゲート駆動回路
4 ドレイン端子
5a ソース端子1
5b ソース端子2
6 ゲート端子
7 帰還容量
8 入力容量
9 寄生ダイオード
11a,11b ゲート抵抗
12 ゲート電源
13,16a,16b ダイオード
14 ツェナーダイオード
15a,15b,17 コンデンサ
18 ソース配線インダクタンス
21 パッケージ
22 実装基板
23 ソース電極
24 ゲート電極
25 主回路用ソース配線
26 ゲート駆動回路用ソース配線2
27 ゲート配線
28 ダイオード配線

【特許請求の範囲】
【請求項1】
ドレイン端子とソース端子とゲート端子を有す半導体スイッチング素子と、
該半導体スイッチング素子のソース端子とゲート端子の電圧を制御するゲート駆動回路を備えた半導体駆動回路において、
前記ゲート駆動回路が前記半導体スイッチング素子をオンするときのゲート端子とソース端子間の電圧を2.5Vから3.5Vの間に制御することを
特徴とする半導体駆動回路。
【請求項2】
ドレイン端子とソース端子とゲート端子を有す半導体スイッチング素子と、
該半導体スイッチング素子のソース端子とゲート端子の電圧を制御するゲート駆動回路を備えた半導体駆動回路において、
前記ソース端子と前記ゲート端子の間にツェナーダイオードとダイオードを備え、
前記ツェナーダイオードと前記ダイオードを直列に接続し、
前記ツェナーダイオードのアノード端子を前記ソース端子に接続し、
前記ダイオードのアノード端子を前記ゲート端子に接続することを
特徴とする半導体駆動回路。
【請求項3】
請求項2に記載の半導体駆動回路において、
前記ツェナーダイオードの逆阻止電圧が2V以上であることを
特徴とする半導体駆動回路。
【請求項4】
請求項1から3の何れかに記載の半導体駆動回路において、
前記ゲート駆動回路内に前記半導体スイッチング素子のターンオンとターンオフの速度を調整するためのゲート抵抗を備え、
前記ゲート抵抗と並列に第1のコンデンサを接続し、
前記第1のコンデンサが前記半導体スイッチング素子の入力容量より、大きいことを
特徴する半導体駆動回路。
【請求項5】
請求項4に記載の半導体駆動回路において
前記ゲート抵抗と前記第一のコンデンサを前記半導体スイッチング素子のオン時とオフ時で大きさを変えることを特徴とする半導体駆動回路。
【請求項6】
請求項1から5の何れかに記載の半導体駆動回路において、
前記ソース端子と前記ゲート端子との間に第2のコンデンサを設けることを特徴とする半導体駆動回路。
【請求項7】
請求項6に記載の半導体駆動回路と前記半導体スイッチング素子を実装した基板と該基板のパッケージを備えた半導体装置において、
前記第2のコンデンサが前記基板上に実装されることを特徴とする半導体装置。
【請求項8】
請求項1から7の何れかに記載の半導体駆動回路と、
ゲート駆動回路用電源と主回路電源と負荷端子と前記半導体スイッチング素子を実装した基板と前記基板のパッケージを備えた半導体装置において、
前記半導体スイッチング素子のソース電極に第一のソース配線と第二のソース配線を接続し、
前記第一のソース配線を前記ゲート駆動回路用電源の負端子に接続し、
前記第二のソース配線を前記主回路電源の負端子、あるいは負荷端子に
接続することを特徴とする半導体装置。
【請求項9】
請求項1から8の何れかに記載の半導体駆動回路において、
前記半導体スイッチング素子が炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドギャップ半導体を用いたノーマリオフの接合型FETであることを特徴とする半導体駆動回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【公開番号】特開2011−77462(P2011−77462A)
【公開日】平成23年4月14日(2011.4.14)
【国際特許分類】
【出願番号】特願2009−230133(P2009−230133)
【出願日】平成21年10月2日(2009.10.2)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】