可変容量回路及びこれを備える発振回路
【課題】リーク電流を少なくできる可変容量回路及びこれを備える発振回路を提供する。
【解決手段】オフ時のＮＭＯＳトランジスタ１２において、ソース電圧がＰＭＯＳトランジスタ１１によって電源電圧ＶＤＤになるので、基板バイアス効果によってＮＭＯＳトランジスタ１２の閾値電圧が高くなる。よって、オフ時のＮＭＯＳトランジスタ１２のリーク電流が流れにくくなり、可変容量回路３０のリーク電流が少なくなる。ＮＭＯＳトランジスタ２２も同様である。
【解決手段】オフ時のＮＭＯＳトランジスタ１２において、ソース電圧がＰＭＯＳトランジスタ１１によって電源電圧ＶＤＤになるので、基板バイアス効果によってＮＭＯＳトランジスタ１２の閾値電圧が高くなる。よって、オフ時のＮＭＯＳトランジスタ１２のリーク電流が流れにくくなり、可変容量回路３０のリーク電流が少なくなる。ＮＭＯＳトランジスタ２２も同様である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量回路及びこれを備える発振回路に関する。
【背景技術】
【０００２】
従来の可変容量回路について説明する。図４は、可変容量回路を示す図である。
容量回路４０において、制御端子の電圧（電圧Ｖｃ１）がハイレベルに制御されると、ＮＭＯＳトランジスタ４２はオンするので、容量４３の一端は出力端子に接続される。よって、容量４３の容量値はＣであるので、容量回路４０の容量値はＣになる。また、制御端子の電圧（電圧Ｖｃ１）がローレベルに制御されると、ＮＭＯＳトランジスタ４２はオフするので、容量４３の一端は出力端子に接続されない。なお、容量回路５０の動作も同様である。
【０００３】
可変容量回路６０において、電圧Ｖｃ１はハイレベルに制御され、電圧Ｖｃ２はローレベルに制御される。すると、容量４３の一端は出力端子に接続され、容量５３の一端は出力端子に接続されない。よって、容量４３の容量値はＣであるので、可変容量回路６０の容量値はＣになる。また、電圧Ｖｃ１がハイレベルに制御され、電圧Ｖｃ２もハイレベルに制御される。すると、容量４３の一端は出力端子に接続され、容量５３の一端も出力端子に接続される。よって、容量４３の容量値はＣであり、容量５３の容量値もＣであるので、可変容量回路６０の容量値は２Ｃになる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−０５１２３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の技術では、オフ時のＮＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ５２がリーク電流を流してしまう。つまり、可変容量回路６０はリーク電流を流してしまう。
【０００６】
例えば、可変容量回路６０の出力端子に定電流源が設けられ、定電流源が可変容量回路６０に定電流を供給し、可変容量回路６０は定電流及び自らの容量値によって出力電圧Ｖｏｕｔを生成するとする。この時、容量回路４０がオンし、容量回路５０がオフしているとする。すると、容量回路５０はオフしていてもリーク電流を流してしまうので、このリーク電流の分、容量回路４０に正確な定電流が流れなくなってしまう。よって、可変容量回路６０の出力電圧Ｖｏｕｔが不正確になってしまう。
【０００７】
本発明は、上記課題に鑑みてなされ、リーク電流を少なくできる可変容量回路及びこれを備える発振回路を提供する。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するため、可変容量回路において、ゲートは制御端子に接続され、ソース及びバックゲートは第一電源端子に接続される第一導電型ＭＯＳトランジスタと、ゲートは前記制御端子に接続され、ドレインは出力端子に接続され、バックゲートは第二電源端子に接続される第二導電型ＭＯＳトランジスタと、前記第一導電型ＭＯＳトランジスタのドレインと前記第二導電型ＭＯＳトランジスタのソースとの接続点と、第二電源端子との間に、設けられる容量と、を備える複数の容量回路と、各前記容量回路の出力端子を接続される可変容量回路の出力端子と、を備えることを特徴とする可変容量回路を提供する。
【発明の効果】
【０００９】
本発明では、オフ時の第二導電型ＭＯＳトランジスタにおいて、ソース電圧が第一導電型ＭＯＳトランジスタによって第一電源端子の電圧になるので、基板バイアス効果によって第二導電型ＭＯＳトランジスタの閾値電圧が高くなる。よって、オフ時の第二導電型ＭＯＳトランジスタのリーク電流が流れにくくなり、可変容量回路のリーク電流が少なくなる。
【図面の簡単な説明】
【００１０】
【図１】可変容量回路を示す図である。
【図２】発振回路を示す図である。
【図３】発振回路を示す図である。
【図４】従来の可変容量回路を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
まず、可変容量回路の構成について説明する。図１は、可変容量回路を示す図である。
可変容量回路３０は、容量回路１０及び容量回路２０を備える。また、可変容量回路３０は、第一〜第二制御端子及び出力端子を備える。容量回路１０は、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、及び、容量１３を備える。また、容量回路１０は、制御端子及び出力端子を備える。容量回路２０は、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２、及び、容量２３を備える。また、容量回路２０は、制御端子及び出力端子を備える。
【００１２】
容量回路１０の制御端子は、可変容量回路３０の第一制御端子に接続され、出力端子は、可変容量回路３０の出力端子に接続される。容量回路２０の制御端子は、可変容量回路３０の第二制御端子に接続され、出力端子は、可変容量回路３０の出力端子に接続される。
【００１３】
容量回路１０において、ＰＭＯＳトランジスタ１１のゲートは、制御端子に接続され、ソース及びバックゲートは、電源端子に接続される。ＮＭＯＳトランジスタ１２のゲートは、制御端子に接続され、ドレインは、出力端子に接続され、バックゲートは、接地端子に接続される。容量１３は、ＰＭＯＳトランジスタ１１のドレインとＮＭＯＳトランジスタ１２のソースとの接続点と、接地端子との間に、設けられる。
【００１４】
容量回路２０において、ＰＭＯＳトランジスタ２１のゲートは、制御端子に接続され、ソース及びバックゲートは、電源端子に接続される。ＮＭＯＳトランジスタ２２のゲートは、制御端子に接続され、ドレインは、出力端子に接続され、バックゲートは、接地端子に接続される。容量２３は、ＰＭＯＳトランジスタ２１のドレインとＮＭＯＳトランジスタ２２のソースとの接続点と、接地端子との間に、設けられる。
【００１５】
次に、容量回路１０の動作について説明する。
容量回路１０の制御端子の電圧（電圧Ｖｃ１）がハイレベルに制御される。すると、ＰＭＯＳトランジスタ１１はオフし、ＮＭＯＳトランジスタ１２はオンする。出力端子と容量１３との間のＮＭＯＳトランジスタ１２がオンするので、容量１３の一端は出力端子に接続される。よって、容量１３の容量値はＣであるので、容量回路１０の容量値はＣになる。
【００１６】
容量回路１０の制御端子の電圧（電圧Ｖｃ１）がローレベルに制御される。すると、ＰＭＯＳトランジスタ１１はオンし、ＮＭＯＳトランジスタ１２はオフする。出力端子と容量１３との間のＮＭＯＳトランジスタ１２がオフするので、容量１３の一端は出力端子に接続されない。ここで、ＰＭＯＳトランジスタ１１はオンするので、ＮＭＯＳトランジスタ１２のソース電圧は電源電圧ＶＤＤになり、基板バイアス効果によってＮＭＯＳトランジスタ１２の閾値電圧が高くなる。すると、オフ時のＮＭＯＳトランジスタ１２のリーク電流が流れにくくなる。
【００１７】
なお、容量回路２０の動作も同様であり、容量回路２０のオン時、容量２３の容量値は２Ｃであるので、容量回路２０の容量値は２Ｃになる。
【００１８】
次に、可変容量回路３０の動作について説明する。
電圧Ｖｃ１はハイレベルに制御され、電圧Ｖｃ２はローレベルに制御される。すると、容量１３の一端は出力端子に接続され、容量２３の一端は出力端子に接続されない。よって、容量１３の容量値はＣであるので、可変容量回路３０の容量値はＣになる。
【００１９】
電圧Ｖｃ１はローレベルに制御され、電圧Ｖｃ２はハイレベルに制御される。すると、容量１３の一端は出力端子に接続されず、容量２３の一端は出力端子に接続される。よって、容量２３の容量値は２Ｃであるので、可変容量回路３０の容量値は２Ｃになる。
【００２０】
電圧Ｖｃ１はハイレベルに制御され、電圧Ｖｃ２もハイレベルに制御される。すると、容量１３の一端は出力端子に接続され、容量２３の一端も出力端子に接続される。よって、容量１３の容量値はＣであり、容量２３の容量値は２Ｃであるので、可変容量回路３０の容量値は３Ｃになる。
【００２１】
このようにすると、オフ時のＮＭＯＳトランジスタ１２において、ソース電圧がＰＭＯＳトランジスタ１１によって電源電圧ＶＤＤになるので、基板バイアス効果によってＮＭＯＳトランジスタ１２の閾値電圧が高くなる。よって、オフ時のＮＭＯＳトランジスタ１２のリーク電流が流れにくくなり、可変容量回路３０のリーク電流が少なくなる。ＮＭＯＳトランジスタ２２も同様である。
【００２２】
なお、図１では、容量は接地端子に設けられているが、図示しないが、電源端子に設けられても良い。この時、容量と出力端子との間にＰＭＯＳトランジスタが設けられる。また、容量とそのＰＭＯＳトランジスタとの接続点と、接地端子との間に、ＮＭＯＳトランジスタが設けられる。
【００２３】
また、図１では、２つの容量回路が設けられているが、図示しないが、３つ以上の容量回路が適宜設けられても良い。
【００２４】
また、複数の容量回路が設けられる場合、各容量回路の容量の容量値はＣ、２Ｃ、３Ｃ、・・・・、と単位容量値ごとに異なる容量値でも良い。また、Ｃ、２Ｃ、４Ｃ、・・・・、と２進数的に異なる容量値でも良い。また、任意に異なる容量値でも良い。また、同一の容量値でも良い。
【００２５】
また、ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ２２は、オフのときにＰＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１がソースに電源電圧ＶＤＤを供給するので、基板バイアス効果によりオフ時の閾値電圧が高くなる。すなわち、ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ２２の閾値電圧を通常のＮＭＯＳトランジスタの閾値電圧よりも低く設計しても、オフ時のリーク電流は増加しない。従って、可変容量回路３０は、ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ２２の閾値電圧を低く設計することにより、低電圧動作が可能となる、という効果もある。
【００２６】
次に、本発明の可変容量回路を発振回路へ適用した例について説明する。
例えば、可変容量回路３０は、図２に示すような発振回路に適用されても良い。
ここで、ローレベルの電圧Ｖ３が出力されている。ＮＭＯＳトランジスタ７５はオフしていて、１つの目の可変容量回路３０の容量が電流源７６からの定電流の供給によって充電され、定電流及び１つの目の可変容量回路３０の容量値に基づき、電圧Ｖ１が徐々に高くなる。電圧Ｖ１（１つの目の容量可変回路３０の出力電圧）がＮＭＯＳトランジスタ７１の閾値電圧以上になると、ＮＭＯＳトランジスタ７１はオンする。よって、電流源７７及びＮＭＯＳトランジスタ７１で構成されるインバータの出力電圧はローレベルになり、インバータ７２の入力電圧はローレベルになり、出力電圧はハイレベルになる。ＮＭＯＳトランジスタ７３はオンし、電圧Ｖ２はローレベルになる。ＮＭＯＳトランジスタ７４はオフし、電圧Ｖ３はハイレベルになる。つまり、ローレベルの電圧Ｖ３の出力期間が終了する。
【００２７】
その後、ハイレベルの電圧Ｖ３が出力される。ＮＭＯＳトランジスタ７５はオンし、電圧Ｖ１はローレベルになる。つまり、定電流の供給の開始時から所定時間が経過すると、ＮＭＯＳトランジスタ７５はオンして可変容量回路３０への電流供給を停止する。ＮＭＯＳトランジスタ７１がオフし、インバータ７２の入力電圧はハイレベルになり、出力電圧はローレベルになる。ＮＭＯＳトランジスタ７３はオフし、２つの目の可変容量回路３０の容量が電流源７８からの定電流の供給によって充電され、定電流及び２つの目の可変容量回路３０の容量値に基づき、電圧Ｖ２が徐々に高くなる。電圧Ｖ２（２つの目の容量可変回路３０の出力電圧）がＮＭＯＳトランジスタ７４の閾値電圧以上になると、ＮＭＯＳトランジスタ７４はオンする。よって、電流源７９及びＮＭＯＳトランジスタ７４で構成されるインバータの出力電圧はローレベルになり、電圧Ｖ３はローレベルになる。つまり、ハイレベルの電圧Ｖ３の出力期間が終了する。
【００２８】
このように、電圧Ｖ３は、定電流及び可変容量回路３０の容量値に基づき、ハイレベルになったりローレベルになったりして発振する。この時、可変容量回路３０の容量値が可変されることにより、可変容量回路３０の充放電時間が微調整されたり変更されたりし、電圧Ｖ３の発振周波数が微調整されたり変更されたりすることができる。
【００２９】
また、可変容量回路３０は、図３に示すような発振回路に適用されても良い。
ここで、発振回路は、増幅器８１、増幅器８１に並列接続する抵抗８２及び圧電素子８３、増幅器８１の入力端子に設けられる入力側の可変容量回路３０、及び、増幅器８１の出力端子に設けられる出力側の可変容量回路３０を備える。
【００３０】
増幅器８１は、電圧Ｖ１を電圧Ｖ２に増幅する。抵抗８２及び圧電素子８３は、増幅器８１の帰還ループを形成し、電圧Ｖ１〜Ｖ２を発振させる。入力側及び出力側の可変容量回路３０は、容量値を可変されることにより、充放電時間を微調整され、発振回路の発振周波数を微調整することができる。
【符号の説明】
【００３１】
３０ 可変容量回路
１０、２０ 容量回路
１１、２１ ＰＭＯＳトランジスタ
１２、２２ ＮＭＯＳトランジスタ
１３、２３ 容量
【技術分野】
【０００１】
本発明は、可変容量回路及びこれを備える発振回路に関する。
【背景技術】
【０００２】
従来の可変容量回路について説明する。図４は、可変容量回路を示す図である。
容量回路４０において、制御端子の電圧（電圧Ｖｃ１）がハイレベルに制御されると、ＮＭＯＳトランジスタ４２はオンするので、容量４３の一端は出力端子に接続される。よって、容量４３の容量値はＣであるので、容量回路４０の容量値はＣになる。また、制御端子の電圧（電圧Ｖｃ１）がローレベルに制御されると、ＮＭＯＳトランジスタ４２はオフするので、容量４３の一端は出力端子に接続されない。なお、容量回路５０の動作も同様である。
【０００３】
可変容量回路６０において、電圧Ｖｃ１はハイレベルに制御され、電圧Ｖｃ２はローレベルに制御される。すると、容量４３の一端は出力端子に接続され、容量５３の一端は出力端子に接続されない。よって、容量４３の容量値はＣであるので、可変容量回路６０の容量値はＣになる。また、電圧Ｖｃ１がハイレベルに制御され、電圧Ｖｃ２もハイレベルに制御される。すると、容量４３の一端は出力端子に接続され、容量５３の一端も出力端子に接続される。よって、容量４３の容量値はＣであり、容量５３の容量値もＣであるので、可変容量回路６０の容量値は２Ｃになる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−０５１２３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の技術では、オフ時のＮＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ５２がリーク電流を流してしまう。つまり、可変容量回路６０はリーク電流を流してしまう。
【０００６】
例えば、可変容量回路６０の出力端子に定電流源が設けられ、定電流源が可変容量回路６０に定電流を供給し、可変容量回路６０は定電流及び自らの容量値によって出力電圧Ｖｏｕｔを生成するとする。この時、容量回路４０がオンし、容量回路５０がオフしているとする。すると、容量回路５０はオフしていてもリーク電流を流してしまうので、このリーク電流の分、容量回路４０に正確な定電流が流れなくなってしまう。よって、可変容量回路６０の出力電圧Ｖｏｕｔが不正確になってしまう。
【０００７】
本発明は、上記課題に鑑みてなされ、リーク電流を少なくできる可変容量回路及びこれを備える発振回路を提供する。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するため、可変容量回路において、ゲートは制御端子に接続され、ソース及びバックゲートは第一電源端子に接続される第一導電型ＭＯＳトランジスタと、ゲートは前記制御端子に接続され、ドレインは出力端子に接続され、バックゲートは第二電源端子に接続される第二導電型ＭＯＳトランジスタと、前記第一導電型ＭＯＳトランジスタのドレインと前記第二導電型ＭＯＳトランジスタのソースとの接続点と、第二電源端子との間に、設けられる容量と、を備える複数の容量回路と、各前記容量回路の出力端子を接続される可変容量回路の出力端子と、を備えることを特徴とする可変容量回路を提供する。
【発明の効果】
【０００９】
本発明では、オフ時の第二導電型ＭＯＳトランジスタにおいて、ソース電圧が第一導電型ＭＯＳトランジスタによって第一電源端子の電圧になるので、基板バイアス効果によって第二導電型ＭＯＳトランジスタの閾値電圧が高くなる。よって、オフ時の第二導電型ＭＯＳトランジスタのリーク電流が流れにくくなり、可変容量回路のリーク電流が少なくなる。
【図面の簡単な説明】
【００１０】
【図１】可変容量回路を示す図である。
【図２】発振回路を示す図である。
【図３】発振回路を示す図である。
【図４】従来の可変容量回路を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
まず、可変容量回路の構成について説明する。図１は、可変容量回路を示す図である。
可変容量回路３０は、容量回路１０及び容量回路２０を備える。また、可変容量回路３０は、第一〜第二制御端子及び出力端子を備える。容量回路１０は、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、及び、容量１３を備える。また、容量回路１０は、制御端子及び出力端子を備える。容量回路２０は、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２、及び、容量２３を備える。また、容量回路２０は、制御端子及び出力端子を備える。
【００１２】
容量回路１０の制御端子は、可変容量回路３０の第一制御端子に接続され、出力端子は、可変容量回路３０の出力端子に接続される。容量回路２０の制御端子は、可変容量回路３０の第二制御端子に接続され、出力端子は、可変容量回路３０の出力端子に接続される。
【００１３】
容量回路１０において、ＰＭＯＳトランジスタ１１のゲートは、制御端子に接続され、ソース及びバックゲートは、電源端子に接続される。ＮＭＯＳトランジスタ１２のゲートは、制御端子に接続され、ドレインは、出力端子に接続され、バックゲートは、接地端子に接続される。容量１３は、ＰＭＯＳトランジスタ１１のドレインとＮＭＯＳトランジスタ１２のソースとの接続点と、接地端子との間に、設けられる。
【００１４】
容量回路２０において、ＰＭＯＳトランジスタ２１のゲートは、制御端子に接続され、ソース及びバックゲートは、電源端子に接続される。ＮＭＯＳトランジスタ２２のゲートは、制御端子に接続され、ドレインは、出力端子に接続され、バックゲートは、接地端子に接続される。容量２３は、ＰＭＯＳトランジスタ２１のドレインとＮＭＯＳトランジスタ２２のソースとの接続点と、接地端子との間に、設けられる。
【００１５】
次に、容量回路１０の動作について説明する。
容量回路１０の制御端子の電圧（電圧Ｖｃ１）がハイレベルに制御される。すると、ＰＭＯＳトランジスタ１１はオフし、ＮＭＯＳトランジスタ１２はオンする。出力端子と容量１３との間のＮＭＯＳトランジスタ１２がオンするので、容量１３の一端は出力端子に接続される。よって、容量１３の容量値はＣであるので、容量回路１０の容量値はＣになる。
【００１６】
容量回路１０の制御端子の電圧（電圧Ｖｃ１）がローレベルに制御される。すると、ＰＭＯＳトランジスタ１１はオンし、ＮＭＯＳトランジスタ１２はオフする。出力端子と容量１３との間のＮＭＯＳトランジスタ１２がオフするので、容量１３の一端は出力端子に接続されない。ここで、ＰＭＯＳトランジスタ１１はオンするので、ＮＭＯＳトランジスタ１２のソース電圧は電源電圧ＶＤＤになり、基板バイアス効果によってＮＭＯＳトランジスタ１２の閾値電圧が高くなる。すると、オフ時のＮＭＯＳトランジスタ１２のリーク電流が流れにくくなる。
【００１７】
なお、容量回路２０の動作も同様であり、容量回路２０のオン時、容量２３の容量値は２Ｃであるので、容量回路２０の容量値は２Ｃになる。
【００１８】
次に、可変容量回路３０の動作について説明する。
電圧Ｖｃ１はハイレベルに制御され、電圧Ｖｃ２はローレベルに制御される。すると、容量１３の一端は出力端子に接続され、容量２３の一端は出力端子に接続されない。よって、容量１３の容量値はＣであるので、可変容量回路３０の容量値はＣになる。
【００１９】
電圧Ｖｃ１はローレベルに制御され、電圧Ｖｃ２はハイレベルに制御される。すると、容量１３の一端は出力端子に接続されず、容量２３の一端は出力端子に接続される。よって、容量２３の容量値は２Ｃであるので、可変容量回路３０の容量値は２Ｃになる。
【００２０】
電圧Ｖｃ１はハイレベルに制御され、電圧Ｖｃ２もハイレベルに制御される。すると、容量１３の一端は出力端子に接続され、容量２３の一端も出力端子に接続される。よって、容量１３の容量値はＣであり、容量２３の容量値は２Ｃであるので、可変容量回路３０の容量値は３Ｃになる。
【００２１】
このようにすると、オフ時のＮＭＯＳトランジスタ１２において、ソース電圧がＰＭＯＳトランジスタ１１によって電源電圧ＶＤＤになるので、基板バイアス効果によってＮＭＯＳトランジスタ１２の閾値電圧が高くなる。よって、オフ時のＮＭＯＳトランジスタ１２のリーク電流が流れにくくなり、可変容量回路３０のリーク電流が少なくなる。ＮＭＯＳトランジスタ２２も同様である。
【００２２】
なお、図１では、容量は接地端子に設けられているが、図示しないが、電源端子に設けられても良い。この時、容量と出力端子との間にＰＭＯＳトランジスタが設けられる。また、容量とそのＰＭＯＳトランジスタとの接続点と、接地端子との間に、ＮＭＯＳトランジスタが設けられる。
【００２３】
また、図１では、２つの容量回路が設けられているが、図示しないが、３つ以上の容量回路が適宜設けられても良い。
【００２４】
また、複数の容量回路が設けられる場合、各容量回路の容量の容量値はＣ、２Ｃ、３Ｃ、・・・・、と単位容量値ごとに異なる容量値でも良い。また、Ｃ、２Ｃ、４Ｃ、・・・・、と２進数的に異なる容量値でも良い。また、任意に異なる容量値でも良い。また、同一の容量値でも良い。
【００２５】
また、ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ２２は、オフのときにＰＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１がソースに電源電圧ＶＤＤを供給するので、基板バイアス効果によりオフ時の閾値電圧が高くなる。すなわち、ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ２２の閾値電圧を通常のＮＭＯＳトランジスタの閾値電圧よりも低く設計しても、オフ時のリーク電流は増加しない。従って、可変容量回路３０は、ＮＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ２２の閾値電圧を低く設計することにより、低電圧動作が可能となる、という効果もある。
【００２６】
次に、本発明の可変容量回路を発振回路へ適用した例について説明する。
例えば、可変容量回路３０は、図２に示すような発振回路に適用されても良い。
ここで、ローレベルの電圧Ｖ３が出力されている。ＮＭＯＳトランジスタ７５はオフしていて、１つの目の可変容量回路３０の容量が電流源７６からの定電流の供給によって充電され、定電流及び１つの目の可変容量回路３０の容量値に基づき、電圧Ｖ１が徐々に高くなる。電圧Ｖ１（１つの目の容量可変回路３０の出力電圧）がＮＭＯＳトランジスタ７１の閾値電圧以上になると、ＮＭＯＳトランジスタ７１はオンする。よって、電流源７７及びＮＭＯＳトランジスタ７１で構成されるインバータの出力電圧はローレベルになり、インバータ７２の入力電圧はローレベルになり、出力電圧はハイレベルになる。ＮＭＯＳトランジスタ７３はオンし、電圧Ｖ２はローレベルになる。ＮＭＯＳトランジスタ７４はオフし、電圧Ｖ３はハイレベルになる。つまり、ローレベルの電圧Ｖ３の出力期間が終了する。
【００２７】
その後、ハイレベルの電圧Ｖ３が出力される。ＮＭＯＳトランジスタ７５はオンし、電圧Ｖ１はローレベルになる。つまり、定電流の供給の開始時から所定時間が経過すると、ＮＭＯＳトランジスタ７５はオンして可変容量回路３０への電流供給を停止する。ＮＭＯＳトランジスタ７１がオフし、インバータ７２の入力電圧はハイレベルになり、出力電圧はローレベルになる。ＮＭＯＳトランジスタ７３はオフし、２つの目の可変容量回路３０の容量が電流源７８からの定電流の供給によって充電され、定電流及び２つの目の可変容量回路３０の容量値に基づき、電圧Ｖ２が徐々に高くなる。電圧Ｖ２（２つの目の容量可変回路３０の出力電圧）がＮＭＯＳトランジスタ７４の閾値電圧以上になると、ＮＭＯＳトランジスタ７４はオンする。よって、電流源７９及びＮＭＯＳトランジスタ７４で構成されるインバータの出力電圧はローレベルになり、電圧Ｖ３はローレベルになる。つまり、ハイレベルの電圧Ｖ３の出力期間が終了する。
【００２８】
このように、電圧Ｖ３は、定電流及び可変容量回路３０の容量値に基づき、ハイレベルになったりローレベルになったりして発振する。この時、可変容量回路３０の容量値が可変されることにより、可変容量回路３０の充放電時間が微調整されたり変更されたりし、電圧Ｖ３の発振周波数が微調整されたり変更されたりすることができる。
【００２９】
また、可変容量回路３０は、図３に示すような発振回路に適用されても良い。
ここで、発振回路は、増幅器８１、増幅器８１に並列接続する抵抗８２及び圧電素子８３、増幅器８１の入力端子に設けられる入力側の可変容量回路３０、及び、増幅器８１の出力端子に設けられる出力側の可変容量回路３０を備える。
【００３０】
増幅器８１は、電圧Ｖ１を電圧Ｖ２に増幅する。抵抗８２及び圧電素子８３は、増幅器８１の帰還ループを形成し、電圧Ｖ１〜Ｖ２を発振させる。入力側及び出力側の可変容量回路３０は、容量値を可変されることにより、充放電時間を微調整され、発振回路の発振周波数を微調整することができる。
【符号の説明】
【００３１】
３０ 可変容量回路
１０、２０ 容量回路
１１、２１ ＰＭＯＳトランジスタ
１２、２２ ＮＭＯＳトランジスタ
１３、２３ 容量
【特許請求の範囲】
【請求項１】
可変容量回路において、
ゲートは制御端子に接続され、ソース及びバックゲートは第一電源端子に接続される第一導電型ＭＯＳトランジスタと、ゲートは前記制御端子に接続され、ドレインは出力端子に接続され、バックゲートは第二電源端子に接続される第二導電型ＭＯＳトランジスタと、前記第一導電型ＭＯＳトランジスタのドレインと前記第二導電型ＭＯＳトランジスタのソースとの接続点と、第二電源端子との間に、設けられる容量と、を備える複数の容量回路と、
各前記容量回路の出力端子を接続される可変容量回路の出力端子と、
を備えることを特徴とする可変容量回路。
【請求項２】
前記第二導電型ＭＯＳトランジスタは、通常の第二導電型ＭＯＳトランジスタの閾値電圧よりも低い閾値電圧を有することを特徴とする請求項１記載の可変容量回路。
【請求項３】
各前記容量回路の容量は、同一の容量値をそれぞれ有することを特徴とする請求項１または２記載の可変容量回路。
【請求項４】
各前記容量回路の容量は、異なる容量値をそれぞれ有することを特徴とする請求項１または２記載の可変容量回路。
【請求項５】
各前記容量回路の容量は、単位容量値ごとに異なる容量値をそれぞれ有することを特徴とする請求項４記載の可変容量回路。
【請求項６】
各前記容量回路の容量は、２進数的に異なる容量値をそれぞれ有することを特徴とする請求項４記載の可変容量回路。
【請求項７】
各前記容量回路の容量は、任意に異なる容量値をそれぞれ有することを特徴とする請求項４記載の可変容量回路。
【請求項８】
発振回路において、
請求項１から７のいずれかに記載の可変容量回路と、
前記可変容量回路の容量値に基づいた発振周波数で、発振する発振手段と、
を備えることを特徴とする発振回路。
【請求項９】
前記発振手段は、
前記可変容量回路に電流供給を行う電流源と、前記可変容量回路の出力電圧が所定電圧以上になると自らの出力電圧を反転させる第一インバータと、前記電流供給の開始時から所定時間が経過すると、前記電流供給が停止するよう動作するスイッチと、を備える２つの内部回路と、
一の前記内部回路の出力端子と他の前記内部回路の入力端子との間に設けられる第二インバータと、
を備えることを特徴とする請求項８記載の発振回路。
【請求項１０】
前記発振手段は、
増幅器と、
前記増幅器に並列接続する抵抗及び圧電素子と、
を備えることを特徴とする請求項８記載の発振回路。
【請求項１】
可変容量回路において、
ゲートは制御端子に接続され、ソース及びバックゲートは第一電源端子に接続される第一導電型ＭＯＳトランジスタと、ゲートは前記制御端子に接続され、ドレインは出力端子に接続され、バックゲートは第二電源端子に接続される第二導電型ＭＯＳトランジスタと、前記第一導電型ＭＯＳトランジスタのドレインと前記第二導電型ＭＯＳトランジスタのソースとの接続点と、第二電源端子との間に、設けられる容量と、を備える複数の容量回路と、
各前記容量回路の出力端子を接続される可変容量回路の出力端子と、
を備えることを特徴とする可変容量回路。
【請求項２】
前記第二導電型ＭＯＳトランジスタは、通常の第二導電型ＭＯＳトランジスタの閾値電圧よりも低い閾値電圧を有することを特徴とする請求項１記載の可変容量回路。
【請求項３】
各前記容量回路の容量は、同一の容量値をそれぞれ有することを特徴とする請求項１または２記載の可変容量回路。
【請求項４】
各前記容量回路の容量は、異なる容量値をそれぞれ有することを特徴とする請求項１または２記載の可変容量回路。
【請求項５】
各前記容量回路の容量は、単位容量値ごとに異なる容量値をそれぞれ有することを特徴とする請求項４記載の可変容量回路。
【請求項６】
各前記容量回路の容量は、２進数的に異なる容量値をそれぞれ有することを特徴とする請求項４記載の可変容量回路。
【請求項７】
各前記容量回路の容量は、任意に異なる容量値をそれぞれ有することを特徴とする請求項４記載の可変容量回路。
【請求項８】
発振回路において、
請求項１から７のいずれかに記載の可変容量回路と、
前記可変容量回路の容量値に基づいた発振周波数で、発振する発振手段と、
を備えることを特徴とする発振回路。
【請求項９】
前記発振手段は、
前記可変容量回路に電流供給を行う電流源と、前記可変容量回路の出力電圧が所定電圧以上になると自らの出力電圧を反転させる第一インバータと、前記電流供給の開始時から所定時間が経過すると、前記電流供給が停止するよう動作するスイッチと、を備える２つの内部回路と、
一の前記内部回路の出力端子と他の前記内部回路の入力端子との間に設けられる第二インバータと、
を備えることを特徴とする請求項８記載の発振回路。
【請求項１０】
前記発振手段は、
増幅器と、
前記増幅器に並列接続する抵抗及び圧電素子と、
を備えることを特徴とする請求項８記載の発振回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１８８１４６（Ｐ２０１１−１８８１４６Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−４９８８２（Ｐ２０１０−４９８８２）
【出願日】平成２２年３月５日（２０１０．３．５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月５日（２０１０．３．５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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