同期信号処理装置
【課題】回路の小面積化、低消費電力化を図ることが可能であり、しかも温度依存性の影響を受けない安定した位相比較が可能な同期信号処理装置を提供する。
【解決手段】水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器（ＴＤＣ）と、同期クロックをカウントして参照クロックを生成する参照クロック生成部と、ＴＤＣによるデジタルデータと参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、デジタル位相比較器の位相差情報に応じて上記参照クロックとＴＤＣによる水平同期信号のデジタルデータの位相が一致するように周波数が制御される同期クロックを生成する同期クロック生成装置と、を有する。
【解決手段】水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器（ＴＤＣ）と、同期クロックをカウントして参照クロックを生成する参照クロック生成部と、ＴＤＣによるデジタルデータと参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、デジタル位相比較器の位相差情報に応じて上記参照クロックとＴＤＣによる水平同期信号のデジタルデータの位相が一致するように周波数が制御される同期クロックを生成する同期クロック生成装置と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、同期信号処理装置に関し、特に、映像信号の水平同期技術に関するものである。
【背景技術】
【０００２】
一般的に、ビデオ信号の水平同期に関しては、図１に示すシステムで水平同期信号ＨＳＹＮＣから同期クロックであるラインロッククロックＬＬＣＣＫを生成していた。
図１は、一般的なビデオ信号の水平同期方法を採用した同期信号処理装置の構成例を示す図である。
【０００３】
図１の同期信号処理装置１０は、アナログデジタル変換器（ＡＤＣ）１１、デジタル位相比較器１２、デジタルループフィルタ１３、カウンタ１４、およびディスクリートタイムオシレータ(Discrete Time Oscillator：ＤＴＯ)１５を有する。
同期信号処理装置１０は、サインルックアップテーブル（Sine-Lookup-Table）１６、デジタルアナログ変換器（ＤＡＣ）１７、ローパスフィルタ（ＬＰＦ）１８、およびＰＬＬ１９を有する。
また、図１の同期信号処理装置１０は、入力段に抵抗とキャパシタＣにより形成されるローパスフィルタ（ＬＰＦ）２０が接続されている。
【０００４】
同期信号処理装置１０では、水平同期信号ＨＳＹＮＣは、ＡＤ変換器１１によりデジタル化され、そのデジタル出力コードがデジタル位相比較器１２に入力される。
ここで、ＡＤ変換器１１の前段にＬＰＦ２０があるのは、水平同期信号ＨＳＹＮＣのエッジを鈍らせるためである。
デジタル位相比較器１２では、ＡＤ変換器１１の電圧情報を同期信号の時間情報として使用するため、同期信号のエッジがＡＤ変換器１１のサンプリング時間より短い場合、特にＰＣ ＲＧＢ信号の場合、必要な時間精度が得られなくなる。
デジタル位相比較器１２では、ＡＤ変換器１１により量子化された水平同期信号ＳＹＮＣと、ラインロッククロック（同期クロック）ＬＬＣＣＫを全水平ドット数だけカウンタ１４でカウントして分周した参照クロックＨＲＥＦを用いる。
【０００５】
図２は、図１の同期信号処理装置における水平同期信号ＨＳＹＮＣ、ラインロッククロック（同期クロック）ＬＬＣＣＫ、参照クロックＨＲＥＦの関係を示すタイミングチャートである。
【０００６】
図２に示すように、水平同期信号ＨＳＹＮＣが規定のレベルＳＬＩＣＥを立ち下がりエッジ（Edge）で横切る場合の位相をＰ１、立ち上がりエッジで横切る場合の位相をP２とすると、Ｐ１とＰ２はＡＤ変換器１１の出力コードを用いて以下のようになる。
【０００７】
［数１］
Ｐ１＝（ＳＬＩＣＥ−Ｂ１）／（Ａ１−Ｂ１）
Ｐ２＝（ＳＬＩＣＥ−Ｂ２）／（Ａ２−Ｂ２）
【０００８】
Ａ１，Ｂ１はＰ１点を挟んでラインロッククロックＬＬＣＣＫの１周期でその立ち上がりエッジ部分に相当する位置にレベルを示している。
Ａ２，Ｂ２はＰ２点を挟んでラインロッククロックＬＬＣＣＫの１周期でその立ち上がりエッジ部分に相当する位置にレベルを示している。
【０００９】
このようにして、デジタル位相比較器１２の位相比較精度は、ＡＤ変換器１１の精度をＮ、ラインロッククロック周期をＴＬＬＣＣＫとすると、ＴＬＬＣＣＫ／２Ｎとなる。
参照クロックＨＲＥＦと水平同期信号ＨＳＹＮＣの位相が同期している場合、Ｐ１とＰ２は等しくなる。また、参照クロックＨＲＥＦのデューティ（Duty）を５０％にすれば、図２中のＴ１とＴ２間のＡＤ変換器１１の出力の積分は等しくなる。
参照クロックＨＲＥＦと水平同期信号ＨＳＹＮＣの位相に差分がある場合は、その差分を位相差として、デジタルループフィルタ１３を通してＤＴＯ１５を制御する。
ＤＴＯ１５は参照クロックＨＲＥＦと水平同期信号ＨＳＹＮＣの位相が一致するように制御される。
ＤＴＯ１５は、通常アキュムレータを用いたデジタル回路で構成される発振器であり、図２中の入力クロックＭＣＬＫをクロックとして用いられる。入力クロックＭＣＬＫはラインロック周波数とは独立した一定周波数のクロックである。
【００１０】
ＤＴＯ１５の出力はサインルックアップテーブル１６を通して、デジタルの正弦波に変換され、それがＤＡ変換器１７に入力される。
ＤＡ変換器１７とアナログＬＰＦ１８によりＤＴＯ１５が出力する周波数をアナログ正弦波波形に変換した後、ＰＬＬ１９を用いて周波数を調整すれば所望のラインロッククロックＬＬＣＣＫが得られる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１に示したシステムでは、位相比較精度を高めるためにＡＤ変換器１１とその前段にＬＰＦ２０が用いられている。
ＬＰＦの時定数はラインロッククロック周期以上にする必要があり、比較的大きな容量値が必要となる。したがって、システムの構成要素が増え面積の増加・消費電力の増加に繋がる。
また、ＬＰＦの時定数はデバイスの温度特性の影響を受け、位相比較精度も温度依存を持つという問題がある。
【００１２】
本技術は、回路の小面積化、低消費電力化を図ることが可能であり、しかも温度依存性の影響を受けない安定した位相比較が可能な同期信号処理装置を提供することにある。
【課題を解決するための手段】
【００１３】
本技術の第１の観点の同期信号処理装置は、水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成分による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器に出力する同期クロック生成装置とを有する。
【発明の効果】
【００１４】
本技術によれば、回路の小面積化、低消費電力化を図ることが可能であり、しかも温度依存性の影響を受けない安定した位相比較が可能となる。
【図面の簡単な説明】
【００１５】
【図１】一般的なビデオ信号の水平同期方法を採用した同期信号処理装置の構成例を示す図である。
【図２】図１の同期信号処理装置における水平同期信号ＨＳＹＮＣ、同期クロックＬＬＣＣＫ、参照クロックＨＲＥＦの関係を示すタイミングチャートである。
【図３】本第１の実施形態に係る同期信号処理装置の構成例を示す図である。
【図４】本実施形態に係るＴＤ変換器の第１の構成例を示す図である。
【図５】本実施形態に係るＴＤ変換器の第２の構成例を示す図である。
【図６】図５のＴＤ変換器を用いた場合のタイミングチャートを示す図である。
【図７】本第２の実施形態に係る同期信号処理装置の構成例を示す図である。
【図８】本第２の実施形態に係る同期クロック生成装置の第１の構成例を示す図である。
【図９】図８のク同期ロック生成装置における動作波形を示す図である。
【図１０】本第２の実施形態に係るクロック生成装置の第２の構成例を示す図である。
【図１１】図１０の同期クロック生成装置における動作波形を示す図である。
【発明を実施するための形態】
【００１６】
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（同期信号処理装置の第１の構成例）
２．ＴＤ変換器の具体的な構成例
３．第３の実施形態（同期信号処理装置の第２の構成例）
【００１７】
＜１．第１の実施形態＞
図３は、本第１の実施形態に係る同期信号処理装置の構成例を示す図である。
【００１８】
この同期信号処理装置１００は、時間デジタル変換器（Time to Digital Converter：ＴＤＣ）１１０、デジタル位相比較器１２０、デジタルループフィルタ（ＤＬＰ）１３０、分周回路としてのカウンタ１４０、および同期クロック生成装置１５０を有する。
本実施形態の同期信号処理装置１００では、入力段にＬＰＦとＡＤＣを配置して位相比較を実施するのではなく、ＴＤ変換器１１０を用いて位相比較を実施することにより回路の小面積化が実現可能となっている。
【００１９】
ＴＤ変換器１１０は、水平同期信号ＨＳＹＮＣを、同期クロック生成装置１５０で生成される同期クロック（ラインロッククロック）ＬＬＣＣＫで同期させ、同期クロックＬＬＣＣＫのタイミングでデジタルデータとして出力する。
ＴＤ変換器Ｃ１１０の具体的な構成については後述する。
【００２０】
デジタル位相比較器１２０は、ＴＤ変換器１１０による水平同期信号のデジタルデータと参照クロック生成部としてのカウンタ１４０による参照クロックＨＲＥＦの位相比較を行うことにより位相差情報を得る。
デジタル位相比較器１２０は、取得した位相差情報をＤＬＰ１３０に供給する。
【００２１】
ＤＬＰ１３０は、デジタル位相比較器１２０の位相差情報に応じた周波数制御用デジタル信号Δを同期クロック生成装置１５０に出力する。
【００２２】
参照クロック生成部としてのカウンタ１４０は、同期クロック生成装置１５０で生成される同期クロックＬＬＣＣＫをカウントすることにより分周して参照クロックＨＲＥＦを生成し、生成した参照クロックＨＲＥＦをデジタル位相比較器１２０に供給する。
【００２３】
同期クロック生成装置１５０は、ＤＬＰ１３０による周波数制御用デジタル信号Δに応じて参照クロックＨＲＥＦとＴＤ変換器１１０による水平同期信号のデジタルデータの位相が一致するように周波数を制御した同期クロックＬＬＣＣＫを生成する。
【００２４】
図３の同期クロック生成装置１５０は、ＤＴＯ(Discrete Time Oscillator)１５１、サインルックアップテーブル１５２、ＤＡＣ（デジタルアナログ変換器）１５３、ＬＰＦ（ローパフフィルタ）１５４、およびＰＬＬ（位相同期回路）１５５を有する。
【００２５】
ＤＴＯ１５１は参照クロックＨＲＥＦと水平同期信号ＨＳＹＮＣの位相が一致するように制御される。
ＤＴＯ１５１は、通常アキュムレータを用いたデジタル回路で構成される発振器であり、入力クロックＭＣＬＫをクロックとして用いられる。入力クロックＭＣＬＫは同期クロック（ラインロッククロック）の周波数とは独立した一定周波数のクロックである。
ＤＴＯ１５１の出力はサインルックアップテーブル１５２を通して、デジタルの正弦波に変換され、それがＤＡ変換器１５３に入力される。
ＤＡ変換器１５３とアナログＬＰＦ１５４によりＤＴＯ１５１が出力する周波数をアナログ正弦波波形に変換した後、ＰＬＬ１５５を用いて周波数を調整することにより所望の同期クロック（ラインロッククロック）ＬＬＣＣＫが得られる。
【００２６】
同期クロック生成装置１５０は、生成した同期クロックＬＬＣＣＫをＴＤ変換器１１０、参照クロック生成部としてのカウンタ１４０、デジタル位相比較器１２０、およびＤＬＰ１３０に供給する。
【００２７】
＜２．ＴＤ変換器の具体的な構成例＞
ここで、ＴＤ変換器１１０の具体的な構成および機能について説明する。
図１の示す一般的な位相同期システムでは、ＡＤ変換器により時間情報を、ＬＰＦを通して電圧情報に変換している。
これに対して、本実施形態では、ＴＤ変換器１１０を適用している。
図３のシステムでは、まず水平同期信号ＨＳＹＮＣがＴＤ変換器１１０に入力される。ＴＤ変換器１１０は、同期クロックＬＬＣＣＫに同期して動作しており、同期クロックのタイミングでデジタルデータを出力する。
【００２８】
［ＴＤ変換器の第１の構成例］
図４は、本実施形態に係るＴＤ変換器の第１の構成例を示す図である。
図４のＴＤ変換器１１０Ａは、同期クロックＬＬＣＣＫに位相同期した信号ＶＤＬに応じて同期クロックに複数の遅延を与えた複数Ｍ（本例ではＭ＝６３相）の遅延クロックＤＣＬＫ１〜ＤＣＬＫ６３を生成する遅延同期回路（ＤＬＬ）１１１を有する。
ＴＤ変換器１１０Ａは、複数の遅延クロックに同期して水平同期信号ＨＳＹＮＣをラッチする複数の第１のラッチＦＦ１１〜Ｆ１Ｍ（＝６３）含む第１のラッチ群１１２を有する。
ＴＤ変換器１１０Ａは、同期クロックＬＬＣＣＫに同期して複数の第１のラッチＦＦ１１〜Ｆ１６３にラッチされた水平同期信号をそれぞれラッチする複数の第２のラッチＦＦ２１〜ＦＦ２Ｍ（＝６３）を含む第２のラッチ群１１３を有する。
ＴＤ変換器１１０Ａは、複数の第２のラッチＦＦ２１〜ＦＦ２６３のラッチデータを加算して、たとえば６ビットのデジタルデータＴＤＣＯＵＴとして出力する加算部１１４、および出力ラッチ部１１５を有する。
加算部１１４は、複数の第２のラッチＦＦ２１〜ＦＦ２６３のラッチデータのうち、たとえば論理１のデータを加算する。
【００２９】
ＤＬＬ１１１は、位相比較器（ＰＤ）１１１１、チャージポンプ（ＣＰ）１１１２、ループフィルタ（ＬＰＦ）１１１３、およびディレイライン１１１４を含んで構成されている。
ディレイライン１１１４は、同期クロックＬＬＣＣＫの供給ラインに対して直列に接続されたＭ個の遅延素子（図示せず）を含む。
Ｍ個の遅延素子は、ＬＰＦ１１１３の出力信号ＶＤＬに応じて遅延量が制御され、制御される遅延量をもって伝搬される入力クロックを遅延させ、端子Ｐ１〜Ｐ６３から遅延クロックＤＣＬＫ１〜ＤＣＬＫ６３（＝Ｍ）を出力する。
最終段の遅延素子の出力クロックＤＣＬＫＭがＰＤ１１１１の一入力端子に入力される。
ＰＤ１１１１は、他方の入力端子に同期クロックＬＬＣＣＫが供給され、同期クロックＬＬＣＣＫと遅延クロックＤＣＬＫＭとの位相差を検出して、その結果をＣＰ１１１２に出力する。
ＣＰ１１１２は、位相差情報を電流情報に変換してＬＰＦ１１１３に出力する。
ＬＰＦ１１１３は、ＣＰ１１１２による電流の位相差情報を電圧情報に変換して、信号ＶＤＬとして、ディレイライン１１１４のＭ個の遅延素子に供給する。
【００３０】
図４のＴＤ変換器１１０Ａは、ＤＬＬ１１１を利用したＴＤ変換器として構成されている。
図４のＴＤ変換器１１０Ａにおいては、ＤＬＬ１１１により、同期クロックＬＬＣＣＫの位相は６３分割（Ｍ分割）される。
この６３相の遅延クロックＤＣＬＫ１〜ＤＣＬＫ６３により、ＤＦＦにより形成される第１のラッチＦＦ１１〜ＦＦ１６３が同期して、水平同期信号ＨＳＹＮＣが入力される。
第１のラッチＦＦ１〜ＦＦ１６３の出力が、同期クロックＬＬＣＣＫにより第２のラッチＦＦ２１〜ＦＦ２６３が同期して第１のラッチＦＦ１１〜ＦＦ１６３のラッチデータが入力され、そのラッチデータが加算部１１４に供給される。
第２のラッチＦＦ２１〜ＦＦ２６３の出力データを加算部１１４で加算することにより、ＬＰＦとＡＤ変換器を用いた場合と同じ出力結果を得ることが可能となる。
【００３１】
図４に示したＴＤ変換器１１０Ａの場合、６３位相精度を持ち、出力データは６ビットとなり、６ビットのＡＤ変換器を用いた場合と同等となる。
【００３２】
ＴＤ変換器１１０の出力データは同期クロックＬＬＣＣＫに同期させる必要があり、６３相の遅延（ＤＬＬ）クロックから同期クロックＬＬＣＣＫへの乗り換えが発生する。
同期クロックＬＬＣＣＫの周波数が高い場合に、このクロック乗り換え時にセットアップホールド（Setup/Hold）マージンが小さくなり、ラッチを形成するＤＦＦが誤動作を引き起こす可能性がある。
次に、この課題に対応したＴＤ変換器を第２の構成例として説明する。
【００３３】
［ＴＤ変換器の第２の構成例］
図５は、本実施形態に係るＴＤ変換器の第２の構成例を示す図である。
図５において、図４と同様の構成部分は同一符号を持って表している。
図５のＴＤ変換器１１０Ｂは、ＤＬＬ１１１、第１のラッチ群１１２、第２のラッチ群１１３Ｂ、第３のラッチ群１１６、第４のラッチ群１１７、加算部１１４、および出力ラッチ部１１５を含んで構成されている。
図５のＴＤ変換器１１０Ｂが図４のＴＤ変換器１１０Ａと異なる点は、第１のラッチ群１１２の出力段と第２のラッチ群１１３Ｂの入力段との間に第３のラッチ群１１６および第４のラッチ群１１７が配置されていることにある。
【００３４】
第３のラッチ群１１６は、Ｍ（本例では６３）個のＤＤＦにより形成される第３のラッチＦＦ３１〜ＦＦ３６３を含む。
第３のラッチ群１１６は、複数の第１のラッチＦＦ１１〜ＦＦ１６３の出力に対応して、同期クロックＬＬＣＣＫと所定の幅をもつ複数（たとえば２）の位相差グループＧ３１、Ｇ３２に区分けされている。
そして、第３のラッチ群１１６は、異なる位相差グループに含まれる同期クロックＬＬＣＣＫから所定の位相遅延をもつ遅延クロックで複数の第１のラッチＦＦ１１〜ＦＦ１６３にラッチされた水平同期信号データＤＰ１〜ＤＰ６３をそれぞれラッチする。
【００３５】
たとえば、区分けするグループを２とすると、位相差グループＧ３１は、たとえば同期クロックＬＬＣＣＫから１８０度までの位相差を持つグループとして形成される。
位相差グループＧ３２は、同期クロックＬＬＣＣＫと１８０度の位相差遅延から３６０度までの位相差を持つグループとして形成される。
そして、位相差グループＧ３１に含まれる第３のラッチＦＦ３１〜ＦＦ３３２は、同期クロックＬＬＣＣＫと２７０度の位相差をもつ遅延クロックＤＣＬＫ４８に同期してデータＤＰ１〜ＤＰ３２をラッチする。
位相差グループＧ３２に含まれる第３のラッチＦＦ３３３〜ＦＦ３６３は、同期クロックＬＬＣＣＫと９０度の位相差をもつ遅延クロックＤＣＬＫ１６に同期してデータＤＰ３３〜ＤＰ６３をラッチする。
【００３６】
第４のラッチ群１１７は、Ｍ（本例では６３）個のＤＤＦにより形成される第４のラッチＦＦ４１〜ＦＦ４３３を含む。
第４のラッチ群１１７は、複数の第３のラッチＦＦ３１〜ＦＦ３３２の出力に対応して、同期クロックＬＬＣＣＫと所定の幅をもつ位相差グループＧ４１として構成される。
そして、第４のラッチ群１１７は、同一の位相差グループに含まれる同期クロックＬＬＣＣＫから所定の位相遅延をもつ遅延クロックで複数の第３のラッチＦＦ３１〜ＦＦ３３２にラッチされたデータＤ３Ｐ１〜Ｄ３Ｐ３２をそれぞれラッチする。
この場合、位相差グループＧ４１に含まれる第４のラッチＦＦ４１〜ＦＦ４３２は、同期クロックＬＬＣＣＫと９０度の位相差をもつ遅延クロックＤＣＬＫ１６に同期してデータＤ３Ｐ１〜Ｄ３Ｐ３２をラッチする。
【００３７】
第２のラッチＦＦ２１〜ＦＦ２６３は、第４のラッチＦＦ４１〜ＦＦ４３のラッチデータＤ４Ｐ１〜Ｄ４Ｐ３３と第３のラッチＦＦ３３３〜ＦＦ３６３にラッチデータを同期クロックＬＬＣＣＫに同期してラッチする。
第２のラッチＦＦ２１〜ＦＦ２６３は、ラッチデータＤ２Ｐ１〜Ｄ２Ｐ６３を加算部１１４に出力する。
【００３８】
図５のＴＤ変換器１１０Ｂでは、６３位相の各クロックで駆動されるＤＦＦで形成される第３のラッチＦＦ３１〜ＦＦ３６３を２つの組に分け、次段のクロックを別に分けている。
１〜３２位相で駆動されるＤＦＦの出力データは、４８位相目のクロックを次段のクロックとする。３３〜６３相で駆動されるＤＦＦの出力データは、１６位相目のクロックを次段のクロックとする。
その後、同期クロックＬＬＣＣＫでクロックによりラッチされる。
この構成により、最もSetup/Holdマージンが取れない場合でも１／４ＬＬＣＣＫ周期は確保できるようになる。
この分割のグループ（組）を増やすことで、さらに高い同期クロックＬＬＣＣＫの周波数でも動作することが可能である。
【００３９】
図６は、図５のＴＤ変換器を用いた場合のタイミングチャートを示す図である。
ＴＤ変換器１１０Ｂに入力される水平同期信号ＨＳＹＮＣは、まず６３相の遅延（ＤＬＬ）クロックＤＣＬＫ１〜ＤＣＬＫ６３で第１のラッチＦＦ１１〜ＦＦ１６３にラッチされる(ＤＰ１〜ＤＰ６３)。
データＤＰ１〜ＤＰ３２は次段の第３のラッチＦＦ３１〜ＦＦ３３２においてＰ４８の同期クロックＬＬＣＣＫから２７０度の位相差を持つ遅延クロックＤＣＬＫ４８でラッチされる(Ｄ３Ｐ１〜Ｄ３Ｐ３２)。
また、データＤＰ３３〜ＤＰ６３は次段の第３のラッチＦＦ３３３〜ＦＦ３６３においてＰ１６の同期クロックＬＬＣＣＫから90度の位相差を持つ遅延クロックＤＣＬＫ１６でラッチされる(Ｄ３Ｐ３３〜Ｄ３Ｐ６３)。
これにより、Setup/Holdマージンを１／４ＬＬＣＣＫ周期で確保でき、タイミングに対する制約が緩和される。
さらに、データＤ３Ｐ１〜Ｄ３Ｐ３２は次段の第４のラッチＦＦ４１〜ＦＦ４３２でＰ１６の遅延クロックＤＣＬＫ１６によりラッチされ（Ｄ４Ｐ１〜Ｄ４Ｐ３２）、データＤ３Ｐ３３〜Ｄ３Ｐ６３とタイミングエッジを揃えた後、データが加算される。
加算器を用いることで、水平同期信号ＨＳＹＮＣの位相が不確定のために発生する可能性のあるメタステーブルエラーの影響を抑えることが可能である。
【００４０】
以上説明したように、本実施形態の同期信号処理装置によれば、ＡＤ変換器とＬＰＦが一般的に面積の小さいＤＬＬとロジック回路に置き換わるため、小面積化が可能となる。
また、ＡＤ変換器とＬＰＦが一般的に消費電力の小さいＤＬＬとロジック回路に置き換わるため、低消費電力化が可能となる。
また、ＡＤ変換器とＬＰＦの組み合わせが不要となり、ＬＰＦの持つ温度依存の影響を受けない安定した位相比較が可能となる。
【００４１】
＜３．第２の実施形態＞
図７は、本第２の実施形態に係る同期信号処理装置の構成例を示す図である。
【００４２】
本第２の実施形態に係る同期信号処理装置１００Ａが第１の実施形態の同期信号処理装置１００と異なる点は、同期クロック生成装置１５０Ａの構成にある。
本同期クロック生成装置１５０Ａでは、ＤＴＯとして数値制御型オシレータ（ＮＣＯ）が適用されている。
以下のこの同期クロック生成装置について具体的に説明する。なお、以下に示す同期クロック生成装置は符号２００で示す。
【００４３】
［同期クロック生成装置の他の第１の構成例］
図８は、本第１の実施形態に係る同期クロック生成装置の他の第１の構成例を示す図である。
図９は、図８の同期クロック生成装置における動作波形を示す図である。
【００４４】
図８の同期クロック生成装置２００は、第１の同期回路を含むＮＣＯ２１０、位相差取得部としてのＭタップ丸めモジュール２２０、ＤＬＬ（遅延同期回路）２３０、選択部としてのマルチプレクサ（ＭＵＸ）２４０、および第２の同期回路２５０を有する。
第１の同期回路および第２の同期回路２５０は、Ｄ型フリップフロップＤＦＦにより形成される。
また、ＤＬＬ２３０は、位相の異なるＭ個の遅延クロックを生成する機能を有する。
【００４５】
本実施形態の同期クロック生成装置２００は、可変遅延モジュールを、ＤＬＬを用いたレプリカ回路として構成するのではなく、Ｄ型フリップフロップＤＦＦを用いた構成にすることでレプリカ回路をなくし、ジッタの増加を防ぐことが可能に構成されている。
【００４６】
ＮＣＯ（数値制御型オシレータ）２１０は、アキュムレータ２１１および第１の同期回路２１２を含んで構成されている。
アキュムレータ２１１は、入力される周波数制御用デジタル値Δに応じた累加算を行うＮビットの加算器２１１１を含む。さらに、アキュムレータ２１１は、入力クロックＭＣＬＫに同期して加算器２１１１の累加算結果を保持し、保持した値を加算器２１１１に出力するＮビットのレジスタ２１１２、を含む。
Ｎビットのレジスタ２１１２は、ＮビットのフリップフロップＦＦ２１により形成される。
アキュムレータ２１１は、周波数制御用デジタル値に応じてロールオーバー（ここではオーバーフロー）するタイミングが異なる。
第１の同期回路２１２は、アキュムレータ２１１のロールオーバー（ここではオーバーフロー）を示すビットＯＢを入力クロックＭＣＬＫに同期させてＮＣＯ出力クロックＮＣＯＣＬＫとして出力する。
なお、ＮＣＯ出力クロックは、ＮＣＯクロックに相当する。
第１の同期回路２１２は、Ｄ型フリップフロップＦＦ１２により形成される。
【００４７】
Ｍタップ丸めモジュール２２０は、アキュムレータ２１１の値に応じて目標とするＮＣＯ出力クロックと実際のＮＣＯ出力クロックとの位相差を取得する位相差取得部として機能する。
Ｍタップ丸めモジュール２２０は、目標とする（理想的な）エッジ（Edge）から実際のＮＣＯ出力クロックＮＣＯＣＬＫのエッジの差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
図８のＭタップ丸めモジュール２２０は、ＮＣＯ２１０のアキュムレータ２１１の値と入力デジタル値Δを受けて、位相差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
Ｍタップ丸めモジュール２２０は、その位相差（位相エラー）を示す出力信号ＤＬＬＴＡＰによりマルチプレクサ２４０を制御する。
【００４８】
Ｍタップ丸めモジュール２２０は、減算器（加算器）２２１、および丸め演算部２２２を含んで構成されている。
減算器２２１は、アキュムレータ２１１の塁加算の最大値２Ｎ（固定値）から現（実際の）アキュムレータ２１１の値を減算して位相差情報を得る。
丸め演算部２２２は、減算器２２１の減算結果である位相差情報と入力デジタル値Δの比率に応じた値をＤＬＬ２３０のタップ数Ｍを適用して、３６０度位相差でＭとなるように丸め演算を行う。
【００４９】
ＤＬＬ２３０は、入力クロックＭＣＬＫに位相同期した信号ＶＤＬに応じて、入力クロックＭＣＬＫに複数（Ｍ）の遅延を与えた複数（Ｍ−１）の遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１を生成する。
ＤＬＬ２３０は、遅延させていない（ゼロ遅延を与えた）入力クロックＭＣＬＫおよび（Ｍ−１）個の遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１をマルチプレクサ２４０に出力する。
ＤＬＬ２３０が出力する遅延させていない入力クロックＭＣＬＫは、ゼロ遅延を与えた遅延クロックＤＣＬＫ０としても捉えることができる。
【００５０】
ＤＬＬ２３０は、位相比較器（ＰＤ）２３１、ループフィルタ（ＬＰＦ）２３２、およびディレイライン２３３を含んで構成されている。
ディレイライン２３３は、入力クロックＭＣＬＫの供給ラインに対して直列に接続されたＭ個の遅延素子ＤＬＹ１〜ＤＬＹＭを含む。
Ｍ個の遅延素子ＤＬＹ１〜ＤＬＹＭは、ＬＰＦ２３２の出力信号ＶＤＬに応じて遅延量が制御され、制御される遅延量をもって伝搬される入力クロックを遅延させ、ＤＬＹ１〜ＤＬＹＭ−１の出力から遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１を出力する。
最終段の遅延素子ＤＬＹＭの出力クロックＤＣＬＫＭがＰＤ２３１の一入力端子に入力される。
ＰＤ２３１は、他方の入力端子に入力クロックＭＣＬＫが供給され、入力クロックＭＣＬＫと遅延クロックＤＣＬＫＭとの位相差を検出して、その結果をＬＰＦ２３２に出力する。
ＬＰＦ２３２は、ＰＤ２３１による位相差情報を電圧情報に変換して、信号ＶＤＬとして、ディレイライン２３３のＭ個の遅延素子ＤＬＹ１〜ＤＬＹＭに供給する。
【００５１】
マルチプレクサ２４０は、Ｍタップ丸めモジュール２２０による位相差情報ＤＬＬＴＰに応じて、ＤＬＬ２３０の複数の遅延クロックＤＣＬＫ０〜ＤＣＬＫＭ−１から目標とするＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択する。
この例では、遅延クロックＤＣＬＫ０は、ゼロ遅延が与えられた（遅延が与えられていない）入力ＭＣＬＫそのものである。
マルチプレクサ２４０は、遅延クロックＤＣＬＫ０〜ＤＣＬＫＭ−１が供給される端子ＩＴ０〜ＩＴＭ−１と、出力端子ＯＴとを有し、出力端子ＯＴから選択したクロックを選択クロックＤＬＬＯＵＴとして第２の同期回路２５０に出力する。
【００５２】
第２の同期回路２５０は、マルチプレクサ２４０により選択クロックに、ＮＣＯ２１０のＮＣＯ出力クロックＮＣＯＣＬＫを同期させてラッチして出力クロックＣＬＫＯＵＴを得る。
この第２の同期回路２５０の出力クロックＣＬＫＯＵＴがＰＬＬ１５５に供給される。
【００５３】
同期クロック生成装置２００において、図８および図９に示すように、ＮＣＯ２１０のＮＣＯ出力クロックＮＣＯＣＬＫは、ＤＦＦにより形成される第２の同期回路２５０に入力される。
この第２の同期回路（ＤＦＦ）２５０は、ＤＬＬ２３０により生成されるＭ個の遅延を可変可能であるマルチプレクサ２４０による選択クロックＤＬＬＯＵＴをクロック入力に持つ。
ＮＣＯ２１０において、アキュムレータ２１１がオーバーフローすると、ＮＣＯ出力クロックＮＣＯＣＬＫはローレベルからハイレベルとなる。
そして、Ｍタップ丸めモジュール２２０が目標とする（理想的な）エッジ（Edge）から実際のＮＣＯ出力クロックＮＣＯＣＬＫのエッジの差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
Ｍタップ丸めモジュール２２０は、その丸め込み処理を受けた位相差情報ＤＬＬＴＡＰによりマルチプレクサ２４０のクロック選択処理を制御する。
マルチプレクサ２４０から出力される選択クロックＤＬＬＯＵＴは、入力クロックＭＣＬＫをＭタップ丸めモジュール２２０により位相差情報ＤＬＬＴＡＰの値に応じて理想のエッジに近づけるように遅延させたクロックである。
第２の同期回路２５０では、このクロックＤＬＯＵＴのエッジ部でＮＣＯ出力クロックＮＣＯＣＬＫが叩かれる（同期取込が行われる）。
これにより、出力クロックＣＬＫＯＵＴは理想（目標）エッジに近いものとなりジッタが低減される。
【００５４】
図８の同期クロック生成装置２００では、遅延生成にレプリカループは含まれず、直接ＤＬＬの出力を選択して使用している。
そのため、ディレイライン(ＶＣＤＬ)のＤＬＬとのミスマッチによるジッタの増加は無い。
このように、本第２の実施形態の同期クロック生成装置２００によれば低ジッタ出力クロックの生成が可能となる。
この低ジッタ化の方法において、レプリカ回路を持たない構成であるため、レイアウトマッチングに対する要求が緩和され、小面積化が可能となる。また、設計期間、検証期間が短縮される。
【００５５】
［同期クロック生成装置の他の第２の構成例］
図１０は、本第２の実施形態に係る同期クロック生成装置の他の第２の構成例を示す図である。
図１１は、図１０の同期クロック生成装置における動作波形を示す図である。
【００５６】
本第２の実施形態に係る同期クロック生成装置２００Ａが第１の実施形態に係る同期クロック生成装置２００と異なる点は以下の通りである。
本第２の実施形態の同期クロック生成装置２００Ａは、ＤＦＦのセットアップホールド（Setup/Hold）マージンを考慮して、第１の同期回路２１２と出力と第２の同期回路２５０の入力との間にクロックラッチ選択部２６０が配置されている。
クロックラッチ選択部２６０は、ＮＣＯ出力クロックＮＣＯＣＬＫを、ＤＬＬ２３０のよる複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチする。
クロックラッチ選択部２６０は、ラッチした複数の位相のクロックから位相差取得部としてのＭタップ丸めモジュール２２０の位相差情報ＤＬＬＴＡＰに応じて一のクロックを選択して第２の同期回路２５０に供給する。
この位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている。
【００５７】
図１０の例では、位相の異なる複数の遅延クロックは、入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４を含む。
そして、クロックラッチ選択部２６０は、入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４でＮＣＯ出力クロックＮＣＯＣＬＫをラッチする。
クロックラッチ選択部２６０は、ラッチしたＮＣＯ出力クロックＮＣＯＣＬＫ ９０およびＮＣＯＣＬＫ ２７０のいずれかを位相差情報ＤＬＬＴＡＰに応じて一のクロックを選択して第２の同期回路２５０に供給する。
クロックラッチ選択部２６０は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４でＮＣＯ出力クロックＮＣＯＣＬＫおよびを位相差情報ＤＬＬＴＡＰの最上位ビット（ＭＳＢ）を一旦ラッチする。
クロックラッチ選択部２６０は、ラッチされたＮＣＯ出力クロックＮＣＯＣＬＫ １８０を入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４でラッチする。
また、図１０の例では、クロックラッチ選択部２６０は、第１の同期回路２１２によるＮＣＯ出力クロックＮＣＯＣＬＫおよび位相差情報ＤＬＬＴＡＰの最上位ビット（ＭＳＢ）を一旦ラッチで供給タイミングを揃える。そして、クロックラッチ選択部２６０は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４でＮＣＯ出力クロックおよびＭＳＢのラッチを行う。
【００５８】
図１０のクロックラッチ選択部２６０は、ＤＦＦにより形成される同期ラッチ回路２６１〜２６６、およびセレクタ２６７を含んで構成されている。
【００５９】
同期ラッチ回路２６１は、入力クロックＭＣＬＫに同期して第１の同期回路２１２によるＮＣＯ出力クロックＮＣＯＣＬＫをラッチして出力する。
同期ラッチ回路２６２は、入力クロックＭＣＬＫに同期してＭタップ丸めモジュール２２０による位相差情報ＤＬＬＴＡＰのＭＳＢをラッチして出力する。
【００６０】
同期ラッチ回路２６３は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４で同期ラッチ回路２６１の出力クロックをラッチして出力する。
同期ラッチ回路２６４は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４で同期ラッチ回路２６２の出力ＭＳＢ情報をラッチして、セレクタ１６７に出力する。
【００６１】
同期ラッチ回路２６５は、入力クロックＭＣＬＫから９０度の位相遅延をもった遅延クロックＤＣＬＫＭ／４で同期ラッチ回路２６３の出力クロックＮＣＯＣＬＫ １８０をラッチして、ＮＣＯクロックＮＣＯＣＬＫ ９０としてセレクタ１６７に出力する。
同期ラッチ回路２６６は、入力クロックＭＣＬＫから２７０度の位相遅延をもった遅延クロックＤＣＬＫ３Ｍ／４で同期ラッチ回路２６３の出力クロックＮＣＯＣＬＫ １８０をラッチして、ＮＣＯクロックＮＣＯＣＬＫ ２７０としてセレクタ２６７に出力する。
【００６２】
セレクタ２６７は、同期ラッチ回路１６４から出力される位相差情報のＭＳＢの値が１か０に応じて、ＮＣＯクロックＮＣＯＣＬＫ ９０とＮＣＯクロックＮＣＯＣＬＫ ２７０のいずれかを選択して第２の同期回路２５０に供給する。
【００６３】
以下に、クロックラッチ選択部２６０を配置した理由等について説明する。
図８の同期クロック生成装置２００の構成において、入力クロックＭＣＬＫの周波数が高くなり、またＤＬＬ２３０のタップ数(Ｍ)が大きくなると、ＮＣＯ出力クロックＮＣＯＣＬＫを入力とするＤＦＦである第２の同期回路２５０のSetup/Holdマージンが小さくなる。
その結果、図８の回路そのままでは実現が非常に難しくなる可能性がある。
図８のSetup/Holdマージンは、最も小さくなる場合(最も小さくなるタップが選ばれた場合)以下のようになる。
【００６４】
［数２］
ＴＳＥＴＵＰ ＮＣＯＣＬＫ＝１／ＭｆＭＣＬＫ
【００６５】
本例では、上記Setup/Holdマージンに関する問題に対応する構成を簡単化している。
図１０の同期クロック生成装置２００Ａでは、ＮＣＯ出力クロックＮＣＯＣＬＫを、入力クロックＭＣＬＫから９０度、２７０度位相遅延を持つクロックで一旦同期させてラッチし、ＮＣＯＣＬＫ_９０とＮＣＯＣＬＫ_２７０を生成する。
９０度、２７０度の位相遅延を持つクロックはＤＬＬ２３０から取り出すことにより簡単に利用可能である。
一度、１８０度位相クロックでＮＣＯ出力クロックＮＣＯＣＬＫを同期されてラッチさせているのは、遅延を合わしているためである。
ＮＣＯＣＬＫ_９０とＮＣＯＣＬＫ_２７０は、Ｍタップ丸めモジュール２２０の出力ＤＬＬＴＡＰのＭＳＢによりどちらが、後段の第２の同期回路（ＤＦＦ）２５０への入力データとなるかが決定される。
図１０および図１１の例の場合、マルチプレクサ２４０の選択クロックＤＬＬＯＵＴが入力クロックＭＣＬＫに対して０〜１８０度位相遅延の場合、ＮＣＯＣＬＫ_２７０が選択され、１８０〜３６０度位相遅延の場合、ＮＣＯＣＬＫ_９０が選択される。
この制御により、最もSetup/Holdマージンが小さい場合でも、入力クロックＭＣＬＫの９０度は確保することが可能となる。
【００６６】
［数３］
ＴＳＥＴＵＰ ＮＣＯＣＬＫ＝１／４ｆＭＣＬＫ
【００６７】
図１０および図１１に示す例は、９０度、２７０度の位相遅延を持つクロックを利用したが、たとえば４５度、１３５度、２２５度、３１５度の位相遅延を持つクロックを利用することも可能である。
その場合、Setup/Holdマージンを入力クロックの１８０度は確保することが可能となる。
また、図４に示す例では、ＮＣＯＣＬＫ_９０、ＮＣＯＣＬＫ_２７０を生成してから選択する構成であるが、第２の同期回路（ＤＦＦ）に入力するクロックを選択する構成も可能である。
【００６８】
なお、本技術は以下のような構成もとることができる。
（１）水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、
上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、
上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成分による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、
上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器に出力する同期クロック生成装置と
を有する同期信号処理装置。
（２）上記時間デジタル変換器は、
上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第１のラッチと、
上記同期クロックに同期して上記複数の第１のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第２のラッチと、
上記複数の第２のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む
上記（１）記載の同期信号処理装置。
（３）上記時間デジタル変換器は、
上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第１のラッチと、
上記複数の第１のラッチの出力に対応して、上記同期クロックと所定の幅をもつ複数の位相差グループに区分けされ、異なる位相差グループに含まれる上記同期クロックから所定の位相遅延をもつ遅延クロックで上記複数の第１のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第３のラッチと、
上記同期クロックに同期して上記複数の第３のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第２のラッチと、
上記複数の第２のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む
上記（１）記載の同期信号処理装置。
（４）上記時間デジタル変換器は、
上記複数の第３のラッチの出力うちの所定の位相差グループと対応する位相差グループとして、同一の位相差グループに含まれる、上記同期クロックから所定の位相遅延をもつ遅延クロックで、上記異なる位相差グループに含まれる遅延クロックで同期された上記第３のラッチにラッチされたデータをそれぞれラッチする複数の第４のラッチをさらに含み、
上記第２のラッチは、
上記同期クロックに同期して上記複数の第４のラッチにラッチされた上記水平同期信号をそれぞれラッチする
上記（３）記載の同期信号処理装置。
（５）上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタを有する
上記（１）から（４）のいずれか一に記載に同期信号処理装置。
（６）上記同期クロック生成装置は、
周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、
上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、
上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、
上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と、を含む
上記（１）から（５）のいずれか一に記載の同期信号処理装置。
（７）上記ＮＣＯクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給するクロックラッチ選択部を含む
上記（６）記載の同期信号処理装置。
【符号の説明】
【００６９】
１００，１００Ａ・・・同期信号処理装置、１１０，１１０Ａ，１１０Ｂ・・・ＴＤ変換器、１２０・・・デジタル位相比較器、１３０・・・デジタルループフィルタ（ＤＬＰ）、１４０・・・カウンタ、１５０，１５０Ａ・・・同期クロック生成装置、１１１・・・ＤＬＬ（同期遅延回路）、１１２・・・第１のラッチ群、１１３，１１３Ｂ・・・第２のラッ群、１１４・・・加算部、１１５・・・出力ラッチ部、１１６・・・第３のラッチ群、１１７・・・第４のラッチ群、２００、２００Ａ・・・クロック生成装置、２１０・・・ＮＣＯ（数値制御型オシレータ）、２１１・・・アキュムレータ、２１２・・・第１の同期回路（ＤＦＦ）、２２０・・・Ｍタップ丸めモジュール（位相差取得部）、２３０・・・ＤＬＬ（遅延同期回路）、２４０・・・マルチプレクサ（ＭＵＸ、選択部）、２５０・・・第２の同期回路（ＤＦＦ）、２６０・・・クロックラッチ選択部。
【技術分野】
【０００１】
本技術は、同期信号処理装置に関し、特に、映像信号の水平同期技術に関するものである。
【背景技術】
【０００２】
一般的に、ビデオ信号の水平同期に関しては、図１に示すシステムで水平同期信号ＨＳＹＮＣから同期クロックであるラインロッククロックＬＬＣＣＫを生成していた。
図１は、一般的なビデオ信号の水平同期方法を採用した同期信号処理装置の構成例を示す図である。
【０００３】
図１の同期信号処理装置１０は、アナログデジタル変換器（ＡＤＣ）１１、デジタル位相比較器１２、デジタルループフィルタ１３、カウンタ１４、およびディスクリートタイムオシレータ(Discrete Time Oscillator：ＤＴＯ)１５を有する。
同期信号処理装置１０は、サインルックアップテーブル（Sine-Lookup-Table）１６、デジタルアナログ変換器（ＤＡＣ）１７、ローパスフィルタ（ＬＰＦ）１８、およびＰＬＬ１９を有する。
また、図１の同期信号処理装置１０は、入力段に抵抗とキャパシタＣにより形成されるローパスフィルタ（ＬＰＦ）２０が接続されている。
【０００４】
同期信号処理装置１０では、水平同期信号ＨＳＹＮＣは、ＡＤ変換器１１によりデジタル化され、そのデジタル出力コードがデジタル位相比較器１２に入力される。
ここで、ＡＤ変換器１１の前段にＬＰＦ２０があるのは、水平同期信号ＨＳＹＮＣのエッジを鈍らせるためである。
デジタル位相比較器１２では、ＡＤ変換器１１の電圧情報を同期信号の時間情報として使用するため、同期信号のエッジがＡＤ変換器１１のサンプリング時間より短い場合、特にＰＣ ＲＧＢ信号の場合、必要な時間精度が得られなくなる。
デジタル位相比較器１２では、ＡＤ変換器１１により量子化された水平同期信号ＳＹＮＣと、ラインロッククロック（同期クロック）ＬＬＣＣＫを全水平ドット数だけカウンタ１４でカウントして分周した参照クロックＨＲＥＦを用いる。
【０００５】
図２は、図１の同期信号処理装置における水平同期信号ＨＳＹＮＣ、ラインロッククロック（同期クロック）ＬＬＣＣＫ、参照クロックＨＲＥＦの関係を示すタイミングチャートである。
【０００６】
図２に示すように、水平同期信号ＨＳＹＮＣが規定のレベルＳＬＩＣＥを立ち下がりエッジ（Edge）で横切る場合の位相をＰ１、立ち上がりエッジで横切る場合の位相をP２とすると、Ｐ１とＰ２はＡＤ変換器１１の出力コードを用いて以下のようになる。
【０００７】
［数１］
Ｐ１＝（ＳＬＩＣＥ−Ｂ１）／（Ａ１−Ｂ１）
Ｐ２＝（ＳＬＩＣＥ−Ｂ２）／（Ａ２−Ｂ２）
【０００８】
Ａ１，Ｂ１はＰ１点を挟んでラインロッククロックＬＬＣＣＫの１周期でその立ち上がりエッジ部分に相当する位置にレベルを示している。
Ａ２，Ｂ２はＰ２点を挟んでラインロッククロックＬＬＣＣＫの１周期でその立ち上がりエッジ部分に相当する位置にレベルを示している。
【０００９】
このようにして、デジタル位相比較器１２の位相比較精度は、ＡＤ変換器１１の精度をＮ、ラインロッククロック周期をＴＬＬＣＣＫとすると、ＴＬＬＣＣＫ／２Ｎとなる。
参照クロックＨＲＥＦと水平同期信号ＨＳＹＮＣの位相が同期している場合、Ｐ１とＰ２は等しくなる。また、参照クロックＨＲＥＦのデューティ（Duty）を５０％にすれば、図２中のＴ１とＴ２間のＡＤ変換器１１の出力の積分は等しくなる。
参照クロックＨＲＥＦと水平同期信号ＨＳＹＮＣの位相に差分がある場合は、その差分を位相差として、デジタルループフィルタ１３を通してＤＴＯ１５を制御する。
ＤＴＯ１５は参照クロックＨＲＥＦと水平同期信号ＨＳＹＮＣの位相が一致するように制御される。
ＤＴＯ１５は、通常アキュムレータを用いたデジタル回路で構成される発振器であり、図２中の入力クロックＭＣＬＫをクロックとして用いられる。入力クロックＭＣＬＫはラインロック周波数とは独立した一定周波数のクロックである。
【００１０】
ＤＴＯ１５の出力はサインルックアップテーブル１６を通して、デジタルの正弦波に変換され、それがＤＡ変換器１７に入力される。
ＤＡ変換器１７とアナログＬＰＦ１８によりＤＴＯ１５が出力する周波数をアナログ正弦波波形に変換した後、ＰＬＬ１９を用いて周波数を調整すれば所望のラインロッククロックＬＬＣＣＫが得られる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１に示したシステムでは、位相比較精度を高めるためにＡＤ変換器１１とその前段にＬＰＦ２０が用いられている。
ＬＰＦの時定数はラインロッククロック周期以上にする必要があり、比較的大きな容量値が必要となる。したがって、システムの構成要素が増え面積の増加・消費電力の増加に繋がる。
また、ＬＰＦの時定数はデバイスの温度特性の影響を受け、位相比較精度も温度依存を持つという問題がある。
【００１２】
本技術は、回路の小面積化、低消費電力化を図ることが可能であり、しかも温度依存性の影響を受けない安定した位相比較が可能な同期信号処理装置を提供することにある。
【課題を解決するための手段】
【００１３】
本技術の第１の観点の同期信号処理装置は、水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成分による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器に出力する同期クロック生成装置とを有する。
【発明の効果】
【００１４】
本技術によれば、回路の小面積化、低消費電力化を図ることが可能であり、しかも温度依存性の影響を受けない安定した位相比較が可能となる。
【図面の簡単な説明】
【００１５】
【図１】一般的なビデオ信号の水平同期方法を採用した同期信号処理装置の構成例を示す図である。
【図２】図１の同期信号処理装置における水平同期信号ＨＳＹＮＣ、同期クロックＬＬＣＣＫ、参照クロックＨＲＥＦの関係を示すタイミングチャートである。
【図３】本第１の実施形態に係る同期信号処理装置の構成例を示す図である。
【図４】本実施形態に係るＴＤ変換器の第１の構成例を示す図である。
【図５】本実施形態に係るＴＤ変換器の第２の構成例を示す図である。
【図６】図５のＴＤ変換器を用いた場合のタイミングチャートを示す図である。
【図７】本第２の実施形態に係る同期信号処理装置の構成例を示す図である。
【図８】本第２の実施形態に係る同期クロック生成装置の第１の構成例を示す図である。
【図９】図８のク同期ロック生成装置における動作波形を示す図である。
【図１０】本第２の実施形態に係るクロック生成装置の第２の構成例を示す図である。
【図１１】図１０の同期クロック生成装置における動作波形を示す図である。
【発明を実施するための形態】
【００１６】
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（同期信号処理装置の第１の構成例）
２．ＴＤ変換器の具体的な構成例
３．第３の実施形態（同期信号処理装置の第２の構成例）
【００１７】
＜１．第１の実施形態＞
図３は、本第１の実施形態に係る同期信号処理装置の構成例を示す図である。
【００１８】
この同期信号処理装置１００は、時間デジタル変換器（Time to Digital Converter：ＴＤＣ）１１０、デジタル位相比較器１２０、デジタルループフィルタ（ＤＬＰ）１３０、分周回路としてのカウンタ１４０、および同期クロック生成装置１５０を有する。
本実施形態の同期信号処理装置１００では、入力段にＬＰＦとＡＤＣを配置して位相比較を実施するのではなく、ＴＤ変換器１１０を用いて位相比較を実施することにより回路の小面積化が実現可能となっている。
【００１９】
ＴＤ変換器１１０は、水平同期信号ＨＳＹＮＣを、同期クロック生成装置１５０で生成される同期クロック（ラインロッククロック）ＬＬＣＣＫで同期させ、同期クロックＬＬＣＣＫのタイミングでデジタルデータとして出力する。
ＴＤ変換器Ｃ１１０の具体的な構成については後述する。
【００２０】
デジタル位相比較器１２０は、ＴＤ変換器１１０による水平同期信号のデジタルデータと参照クロック生成部としてのカウンタ１４０による参照クロックＨＲＥＦの位相比較を行うことにより位相差情報を得る。
デジタル位相比較器１２０は、取得した位相差情報をＤＬＰ１３０に供給する。
【００２１】
ＤＬＰ１３０は、デジタル位相比較器１２０の位相差情報に応じた周波数制御用デジタル信号Δを同期クロック生成装置１５０に出力する。
【００２２】
参照クロック生成部としてのカウンタ１４０は、同期クロック生成装置１５０で生成される同期クロックＬＬＣＣＫをカウントすることにより分周して参照クロックＨＲＥＦを生成し、生成した参照クロックＨＲＥＦをデジタル位相比較器１２０に供給する。
【００２３】
同期クロック生成装置１５０は、ＤＬＰ１３０による周波数制御用デジタル信号Δに応じて参照クロックＨＲＥＦとＴＤ変換器１１０による水平同期信号のデジタルデータの位相が一致するように周波数を制御した同期クロックＬＬＣＣＫを生成する。
【００２４】
図３の同期クロック生成装置１５０は、ＤＴＯ(Discrete Time Oscillator)１５１、サインルックアップテーブル１５２、ＤＡＣ（デジタルアナログ変換器）１５３、ＬＰＦ（ローパフフィルタ）１５４、およびＰＬＬ（位相同期回路）１５５を有する。
【００２５】
ＤＴＯ１５１は参照クロックＨＲＥＦと水平同期信号ＨＳＹＮＣの位相が一致するように制御される。
ＤＴＯ１５１は、通常アキュムレータを用いたデジタル回路で構成される発振器であり、入力クロックＭＣＬＫをクロックとして用いられる。入力クロックＭＣＬＫは同期クロック（ラインロッククロック）の周波数とは独立した一定周波数のクロックである。
ＤＴＯ１５１の出力はサインルックアップテーブル１５２を通して、デジタルの正弦波に変換され、それがＤＡ変換器１５３に入力される。
ＤＡ変換器１５３とアナログＬＰＦ１５４によりＤＴＯ１５１が出力する周波数をアナログ正弦波波形に変換した後、ＰＬＬ１５５を用いて周波数を調整することにより所望の同期クロック（ラインロッククロック）ＬＬＣＣＫが得られる。
【００２６】
同期クロック生成装置１５０は、生成した同期クロックＬＬＣＣＫをＴＤ変換器１１０、参照クロック生成部としてのカウンタ１４０、デジタル位相比較器１２０、およびＤＬＰ１３０に供給する。
【００２７】
＜２．ＴＤ変換器の具体的な構成例＞
ここで、ＴＤ変換器１１０の具体的な構成および機能について説明する。
図１の示す一般的な位相同期システムでは、ＡＤ変換器により時間情報を、ＬＰＦを通して電圧情報に変換している。
これに対して、本実施形態では、ＴＤ変換器１１０を適用している。
図３のシステムでは、まず水平同期信号ＨＳＹＮＣがＴＤ変換器１１０に入力される。ＴＤ変換器１１０は、同期クロックＬＬＣＣＫに同期して動作しており、同期クロックのタイミングでデジタルデータを出力する。
【００２８】
［ＴＤ変換器の第１の構成例］
図４は、本実施形態に係るＴＤ変換器の第１の構成例を示す図である。
図４のＴＤ変換器１１０Ａは、同期クロックＬＬＣＣＫに位相同期した信号ＶＤＬに応じて同期クロックに複数の遅延を与えた複数Ｍ（本例ではＭ＝６３相）の遅延クロックＤＣＬＫ１〜ＤＣＬＫ６３を生成する遅延同期回路（ＤＬＬ）１１１を有する。
ＴＤ変換器１１０Ａは、複数の遅延クロックに同期して水平同期信号ＨＳＹＮＣをラッチする複数の第１のラッチＦＦ１１〜Ｆ１Ｍ（＝６３）含む第１のラッチ群１１２を有する。
ＴＤ変換器１１０Ａは、同期クロックＬＬＣＣＫに同期して複数の第１のラッチＦＦ１１〜Ｆ１６３にラッチされた水平同期信号をそれぞれラッチする複数の第２のラッチＦＦ２１〜ＦＦ２Ｍ（＝６３）を含む第２のラッチ群１１３を有する。
ＴＤ変換器１１０Ａは、複数の第２のラッチＦＦ２１〜ＦＦ２６３のラッチデータを加算して、たとえば６ビットのデジタルデータＴＤＣＯＵＴとして出力する加算部１１４、および出力ラッチ部１１５を有する。
加算部１１４は、複数の第２のラッチＦＦ２１〜ＦＦ２６３のラッチデータのうち、たとえば論理１のデータを加算する。
【００２９】
ＤＬＬ１１１は、位相比較器（ＰＤ）１１１１、チャージポンプ（ＣＰ）１１１２、ループフィルタ（ＬＰＦ）１１１３、およびディレイライン１１１４を含んで構成されている。
ディレイライン１１１４は、同期クロックＬＬＣＣＫの供給ラインに対して直列に接続されたＭ個の遅延素子（図示せず）を含む。
Ｍ個の遅延素子は、ＬＰＦ１１１３の出力信号ＶＤＬに応じて遅延量が制御され、制御される遅延量をもって伝搬される入力クロックを遅延させ、端子Ｐ１〜Ｐ６３から遅延クロックＤＣＬＫ１〜ＤＣＬＫ６３（＝Ｍ）を出力する。
最終段の遅延素子の出力クロックＤＣＬＫＭがＰＤ１１１１の一入力端子に入力される。
ＰＤ１１１１は、他方の入力端子に同期クロックＬＬＣＣＫが供給され、同期クロックＬＬＣＣＫと遅延クロックＤＣＬＫＭとの位相差を検出して、その結果をＣＰ１１１２に出力する。
ＣＰ１１１２は、位相差情報を電流情報に変換してＬＰＦ１１１３に出力する。
ＬＰＦ１１１３は、ＣＰ１１１２による電流の位相差情報を電圧情報に変換して、信号ＶＤＬとして、ディレイライン１１１４のＭ個の遅延素子に供給する。
【００３０】
図４のＴＤ変換器１１０Ａは、ＤＬＬ１１１を利用したＴＤ変換器として構成されている。
図４のＴＤ変換器１１０Ａにおいては、ＤＬＬ１１１により、同期クロックＬＬＣＣＫの位相は６３分割（Ｍ分割）される。
この６３相の遅延クロックＤＣＬＫ１〜ＤＣＬＫ６３により、ＤＦＦにより形成される第１のラッチＦＦ１１〜ＦＦ１６３が同期して、水平同期信号ＨＳＹＮＣが入力される。
第１のラッチＦＦ１〜ＦＦ１６３の出力が、同期クロックＬＬＣＣＫにより第２のラッチＦＦ２１〜ＦＦ２６３が同期して第１のラッチＦＦ１１〜ＦＦ１６３のラッチデータが入力され、そのラッチデータが加算部１１４に供給される。
第２のラッチＦＦ２１〜ＦＦ２６３の出力データを加算部１１４で加算することにより、ＬＰＦとＡＤ変換器を用いた場合と同じ出力結果を得ることが可能となる。
【００３１】
図４に示したＴＤ変換器１１０Ａの場合、６３位相精度を持ち、出力データは６ビットとなり、６ビットのＡＤ変換器を用いた場合と同等となる。
【００３２】
ＴＤ変換器１１０の出力データは同期クロックＬＬＣＣＫに同期させる必要があり、６３相の遅延（ＤＬＬ）クロックから同期クロックＬＬＣＣＫへの乗り換えが発生する。
同期クロックＬＬＣＣＫの周波数が高い場合に、このクロック乗り換え時にセットアップホールド（Setup/Hold）マージンが小さくなり、ラッチを形成するＤＦＦが誤動作を引き起こす可能性がある。
次に、この課題に対応したＴＤ変換器を第２の構成例として説明する。
【００３３】
［ＴＤ変換器の第２の構成例］
図５は、本実施形態に係るＴＤ変換器の第２の構成例を示す図である。
図５において、図４と同様の構成部分は同一符号を持って表している。
図５のＴＤ変換器１１０Ｂは、ＤＬＬ１１１、第１のラッチ群１１２、第２のラッチ群１１３Ｂ、第３のラッチ群１１６、第４のラッチ群１１７、加算部１１４、および出力ラッチ部１１５を含んで構成されている。
図５のＴＤ変換器１１０Ｂが図４のＴＤ変換器１１０Ａと異なる点は、第１のラッチ群１１２の出力段と第２のラッチ群１１３Ｂの入力段との間に第３のラッチ群１１６および第４のラッチ群１１７が配置されていることにある。
【００３４】
第３のラッチ群１１６は、Ｍ（本例では６３）個のＤＤＦにより形成される第３のラッチＦＦ３１〜ＦＦ３６３を含む。
第３のラッチ群１１６は、複数の第１のラッチＦＦ１１〜ＦＦ１６３の出力に対応して、同期クロックＬＬＣＣＫと所定の幅をもつ複数（たとえば２）の位相差グループＧ３１、Ｇ３２に区分けされている。
そして、第３のラッチ群１１６は、異なる位相差グループに含まれる同期クロックＬＬＣＣＫから所定の位相遅延をもつ遅延クロックで複数の第１のラッチＦＦ１１〜ＦＦ１６３にラッチされた水平同期信号データＤＰ１〜ＤＰ６３をそれぞれラッチする。
【００３５】
たとえば、区分けするグループを２とすると、位相差グループＧ３１は、たとえば同期クロックＬＬＣＣＫから１８０度までの位相差を持つグループとして形成される。
位相差グループＧ３２は、同期クロックＬＬＣＣＫと１８０度の位相差遅延から３６０度までの位相差を持つグループとして形成される。
そして、位相差グループＧ３１に含まれる第３のラッチＦＦ３１〜ＦＦ３３２は、同期クロックＬＬＣＣＫと２７０度の位相差をもつ遅延クロックＤＣＬＫ４８に同期してデータＤＰ１〜ＤＰ３２をラッチする。
位相差グループＧ３２に含まれる第３のラッチＦＦ３３３〜ＦＦ３６３は、同期クロックＬＬＣＣＫと９０度の位相差をもつ遅延クロックＤＣＬＫ１６に同期してデータＤＰ３３〜ＤＰ６３をラッチする。
【００３６】
第４のラッチ群１１７は、Ｍ（本例では６３）個のＤＤＦにより形成される第４のラッチＦＦ４１〜ＦＦ４３３を含む。
第４のラッチ群１１７は、複数の第３のラッチＦＦ３１〜ＦＦ３３２の出力に対応して、同期クロックＬＬＣＣＫと所定の幅をもつ位相差グループＧ４１として構成される。
そして、第４のラッチ群１１７は、同一の位相差グループに含まれる同期クロックＬＬＣＣＫから所定の位相遅延をもつ遅延クロックで複数の第３のラッチＦＦ３１〜ＦＦ３３２にラッチされたデータＤ３Ｐ１〜Ｄ３Ｐ３２をそれぞれラッチする。
この場合、位相差グループＧ４１に含まれる第４のラッチＦＦ４１〜ＦＦ４３２は、同期クロックＬＬＣＣＫと９０度の位相差をもつ遅延クロックＤＣＬＫ１６に同期してデータＤ３Ｐ１〜Ｄ３Ｐ３２をラッチする。
【００３７】
第２のラッチＦＦ２１〜ＦＦ２６３は、第４のラッチＦＦ４１〜ＦＦ４３のラッチデータＤ４Ｐ１〜Ｄ４Ｐ３３と第３のラッチＦＦ３３３〜ＦＦ３６３にラッチデータを同期クロックＬＬＣＣＫに同期してラッチする。
第２のラッチＦＦ２１〜ＦＦ２６３は、ラッチデータＤ２Ｐ１〜Ｄ２Ｐ６３を加算部１１４に出力する。
【００３８】
図５のＴＤ変換器１１０Ｂでは、６３位相の各クロックで駆動されるＤＦＦで形成される第３のラッチＦＦ３１〜ＦＦ３６３を２つの組に分け、次段のクロックを別に分けている。
１〜３２位相で駆動されるＤＦＦの出力データは、４８位相目のクロックを次段のクロックとする。３３〜６３相で駆動されるＤＦＦの出力データは、１６位相目のクロックを次段のクロックとする。
その後、同期クロックＬＬＣＣＫでクロックによりラッチされる。
この構成により、最もSetup/Holdマージンが取れない場合でも１／４ＬＬＣＣＫ周期は確保できるようになる。
この分割のグループ（組）を増やすことで、さらに高い同期クロックＬＬＣＣＫの周波数でも動作することが可能である。
【００３９】
図６は、図５のＴＤ変換器を用いた場合のタイミングチャートを示す図である。
ＴＤ変換器１１０Ｂに入力される水平同期信号ＨＳＹＮＣは、まず６３相の遅延（ＤＬＬ）クロックＤＣＬＫ１〜ＤＣＬＫ６３で第１のラッチＦＦ１１〜ＦＦ１６３にラッチされる(ＤＰ１〜ＤＰ６３)。
データＤＰ１〜ＤＰ３２は次段の第３のラッチＦＦ３１〜ＦＦ３３２においてＰ４８の同期クロックＬＬＣＣＫから２７０度の位相差を持つ遅延クロックＤＣＬＫ４８でラッチされる(Ｄ３Ｐ１〜Ｄ３Ｐ３２)。
また、データＤＰ３３〜ＤＰ６３は次段の第３のラッチＦＦ３３３〜ＦＦ３６３においてＰ１６の同期クロックＬＬＣＣＫから90度の位相差を持つ遅延クロックＤＣＬＫ１６でラッチされる(Ｄ３Ｐ３３〜Ｄ３Ｐ６３)。
これにより、Setup/Holdマージンを１／４ＬＬＣＣＫ周期で確保でき、タイミングに対する制約が緩和される。
さらに、データＤ３Ｐ１〜Ｄ３Ｐ３２は次段の第４のラッチＦＦ４１〜ＦＦ４３２でＰ１６の遅延クロックＤＣＬＫ１６によりラッチされ（Ｄ４Ｐ１〜Ｄ４Ｐ３２）、データＤ３Ｐ３３〜Ｄ３Ｐ６３とタイミングエッジを揃えた後、データが加算される。
加算器を用いることで、水平同期信号ＨＳＹＮＣの位相が不確定のために発生する可能性のあるメタステーブルエラーの影響を抑えることが可能である。
【００４０】
以上説明したように、本実施形態の同期信号処理装置によれば、ＡＤ変換器とＬＰＦが一般的に面積の小さいＤＬＬとロジック回路に置き換わるため、小面積化が可能となる。
また、ＡＤ変換器とＬＰＦが一般的に消費電力の小さいＤＬＬとロジック回路に置き換わるため、低消費電力化が可能となる。
また、ＡＤ変換器とＬＰＦの組み合わせが不要となり、ＬＰＦの持つ温度依存の影響を受けない安定した位相比較が可能となる。
【００４１】
＜３．第２の実施形態＞
図７は、本第２の実施形態に係る同期信号処理装置の構成例を示す図である。
【００４２】
本第２の実施形態に係る同期信号処理装置１００Ａが第１の実施形態の同期信号処理装置１００と異なる点は、同期クロック生成装置１５０Ａの構成にある。
本同期クロック生成装置１５０Ａでは、ＤＴＯとして数値制御型オシレータ（ＮＣＯ）が適用されている。
以下のこの同期クロック生成装置について具体的に説明する。なお、以下に示す同期クロック生成装置は符号２００で示す。
【００４３】
［同期クロック生成装置の他の第１の構成例］
図８は、本第１の実施形態に係る同期クロック生成装置の他の第１の構成例を示す図である。
図９は、図８の同期クロック生成装置における動作波形を示す図である。
【００４４】
図８の同期クロック生成装置２００は、第１の同期回路を含むＮＣＯ２１０、位相差取得部としてのＭタップ丸めモジュール２２０、ＤＬＬ（遅延同期回路）２３０、選択部としてのマルチプレクサ（ＭＵＸ）２４０、および第２の同期回路２５０を有する。
第１の同期回路および第２の同期回路２５０は、Ｄ型フリップフロップＤＦＦにより形成される。
また、ＤＬＬ２３０は、位相の異なるＭ個の遅延クロックを生成する機能を有する。
【００４５】
本実施形態の同期クロック生成装置２００は、可変遅延モジュールを、ＤＬＬを用いたレプリカ回路として構成するのではなく、Ｄ型フリップフロップＤＦＦを用いた構成にすることでレプリカ回路をなくし、ジッタの増加を防ぐことが可能に構成されている。
【００４６】
ＮＣＯ（数値制御型オシレータ）２１０は、アキュムレータ２１１および第１の同期回路２１２を含んで構成されている。
アキュムレータ２１１は、入力される周波数制御用デジタル値Δに応じた累加算を行うＮビットの加算器２１１１を含む。さらに、アキュムレータ２１１は、入力クロックＭＣＬＫに同期して加算器２１１１の累加算結果を保持し、保持した値を加算器２１１１に出力するＮビットのレジスタ２１１２、を含む。
Ｎビットのレジスタ２１１２は、ＮビットのフリップフロップＦＦ２１により形成される。
アキュムレータ２１１は、周波数制御用デジタル値に応じてロールオーバー（ここではオーバーフロー）するタイミングが異なる。
第１の同期回路２１２は、アキュムレータ２１１のロールオーバー（ここではオーバーフロー）を示すビットＯＢを入力クロックＭＣＬＫに同期させてＮＣＯ出力クロックＮＣＯＣＬＫとして出力する。
なお、ＮＣＯ出力クロックは、ＮＣＯクロックに相当する。
第１の同期回路２１２は、Ｄ型フリップフロップＦＦ１２により形成される。
【００４７】
Ｍタップ丸めモジュール２２０は、アキュムレータ２１１の値に応じて目標とするＮＣＯ出力クロックと実際のＮＣＯ出力クロックとの位相差を取得する位相差取得部として機能する。
Ｍタップ丸めモジュール２２０は、目標とする（理想的な）エッジ（Edge）から実際のＮＣＯ出力クロックＮＣＯＣＬＫのエッジの差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
図８のＭタップ丸めモジュール２２０は、ＮＣＯ２１０のアキュムレータ２１１の値と入力デジタル値Δを受けて、位相差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
Ｍタップ丸めモジュール２２０は、その位相差（位相エラー）を示す出力信号ＤＬＬＴＡＰによりマルチプレクサ２４０を制御する。
【００４８】
Ｍタップ丸めモジュール２２０は、減算器（加算器）２２１、および丸め演算部２２２を含んで構成されている。
減算器２２１は、アキュムレータ２１１の塁加算の最大値２Ｎ（固定値）から現（実際の）アキュムレータ２１１の値を減算して位相差情報を得る。
丸め演算部２２２は、減算器２２１の減算結果である位相差情報と入力デジタル値Δの比率に応じた値をＤＬＬ２３０のタップ数Ｍを適用して、３６０度位相差でＭとなるように丸め演算を行う。
【００４９】
ＤＬＬ２３０は、入力クロックＭＣＬＫに位相同期した信号ＶＤＬに応じて、入力クロックＭＣＬＫに複数（Ｍ）の遅延を与えた複数（Ｍ−１）の遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１を生成する。
ＤＬＬ２３０は、遅延させていない（ゼロ遅延を与えた）入力クロックＭＣＬＫおよび（Ｍ−１）個の遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１をマルチプレクサ２４０に出力する。
ＤＬＬ２３０が出力する遅延させていない入力クロックＭＣＬＫは、ゼロ遅延を与えた遅延クロックＤＣＬＫ０としても捉えることができる。
【００５０】
ＤＬＬ２３０は、位相比較器（ＰＤ）２３１、ループフィルタ（ＬＰＦ）２３２、およびディレイライン２３３を含んで構成されている。
ディレイライン２３３は、入力クロックＭＣＬＫの供給ラインに対して直列に接続されたＭ個の遅延素子ＤＬＹ１〜ＤＬＹＭを含む。
Ｍ個の遅延素子ＤＬＹ１〜ＤＬＹＭは、ＬＰＦ２３２の出力信号ＶＤＬに応じて遅延量が制御され、制御される遅延量をもって伝搬される入力クロックを遅延させ、ＤＬＹ１〜ＤＬＹＭ−１の出力から遅延クロックＤＣＬＫ１〜ＤＣＬＫＭ−１を出力する。
最終段の遅延素子ＤＬＹＭの出力クロックＤＣＬＫＭがＰＤ２３１の一入力端子に入力される。
ＰＤ２３１は、他方の入力端子に入力クロックＭＣＬＫが供給され、入力クロックＭＣＬＫと遅延クロックＤＣＬＫＭとの位相差を検出して、その結果をＬＰＦ２３２に出力する。
ＬＰＦ２３２は、ＰＤ２３１による位相差情報を電圧情報に変換して、信号ＶＤＬとして、ディレイライン２３３のＭ個の遅延素子ＤＬＹ１〜ＤＬＹＭに供給する。
【００５１】
マルチプレクサ２４０は、Ｍタップ丸めモジュール２２０による位相差情報ＤＬＬＴＰに応じて、ＤＬＬ２３０の複数の遅延クロックＤＣＬＫ０〜ＤＣＬＫＭ−１から目標とするＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択する。
この例では、遅延クロックＤＣＬＫ０は、ゼロ遅延が与えられた（遅延が与えられていない）入力ＭＣＬＫそのものである。
マルチプレクサ２４０は、遅延クロックＤＣＬＫ０〜ＤＣＬＫＭ−１が供給される端子ＩＴ０〜ＩＴＭ−１と、出力端子ＯＴとを有し、出力端子ＯＴから選択したクロックを選択クロックＤＬＬＯＵＴとして第２の同期回路２５０に出力する。
【００５２】
第２の同期回路２５０は、マルチプレクサ２４０により選択クロックに、ＮＣＯ２１０のＮＣＯ出力クロックＮＣＯＣＬＫを同期させてラッチして出力クロックＣＬＫＯＵＴを得る。
この第２の同期回路２５０の出力クロックＣＬＫＯＵＴがＰＬＬ１５５に供給される。
【００５３】
同期クロック生成装置２００において、図８および図９に示すように、ＮＣＯ２１０のＮＣＯ出力クロックＮＣＯＣＬＫは、ＤＦＦにより形成される第２の同期回路２５０に入力される。
この第２の同期回路（ＤＦＦ）２５０は、ＤＬＬ２３０により生成されるＭ個の遅延を可変可能であるマルチプレクサ２４０による選択クロックＤＬＬＯＵＴをクロック入力に持つ。
ＮＣＯ２１０において、アキュムレータ２１１がオーバーフローすると、ＮＣＯ出力クロックＮＣＯＣＬＫはローレベルからハイレベルとなる。
そして、Ｍタップ丸めモジュール２２０が目標とする（理想的な）エッジ（Edge）から実際のＮＣＯ出力クロックＮＣＯＣＬＫのエッジの差を計算し、３６０度位相差でＭとなるように丸め演算を行う。
Ｍタップ丸めモジュール２２０は、その丸め込み処理を受けた位相差情報ＤＬＬＴＡＰによりマルチプレクサ２４０のクロック選択処理を制御する。
マルチプレクサ２４０から出力される選択クロックＤＬＬＯＵＴは、入力クロックＭＣＬＫをＭタップ丸めモジュール２２０により位相差情報ＤＬＬＴＡＰの値に応じて理想のエッジに近づけるように遅延させたクロックである。
第２の同期回路２５０では、このクロックＤＬＯＵＴのエッジ部でＮＣＯ出力クロックＮＣＯＣＬＫが叩かれる（同期取込が行われる）。
これにより、出力クロックＣＬＫＯＵＴは理想（目標）エッジに近いものとなりジッタが低減される。
【００５４】
図８の同期クロック生成装置２００では、遅延生成にレプリカループは含まれず、直接ＤＬＬの出力を選択して使用している。
そのため、ディレイライン(ＶＣＤＬ)のＤＬＬとのミスマッチによるジッタの増加は無い。
このように、本第２の実施形態の同期クロック生成装置２００によれば低ジッタ出力クロックの生成が可能となる。
この低ジッタ化の方法において、レプリカ回路を持たない構成であるため、レイアウトマッチングに対する要求が緩和され、小面積化が可能となる。また、設計期間、検証期間が短縮される。
【００５５】
［同期クロック生成装置の他の第２の構成例］
図１０は、本第２の実施形態に係る同期クロック生成装置の他の第２の構成例を示す図である。
図１１は、図１０の同期クロック生成装置における動作波形を示す図である。
【００５６】
本第２の実施形態に係る同期クロック生成装置２００Ａが第１の実施形態に係る同期クロック生成装置２００と異なる点は以下の通りである。
本第２の実施形態の同期クロック生成装置２００Ａは、ＤＦＦのセットアップホールド（Setup/Hold）マージンを考慮して、第１の同期回路２１２と出力と第２の同期回路２５０の入力との間にクロックラッチ選択部２６０が配置されている。
クロックラッチ選択部２６０は、ＮＣＯ出力クロックＮＣＯＣＬＫを、ＤＬＬ２３０のよる複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチする。
クロックラッチ選択部２６０は、ラッチした複数の位相のクロックから位相差取得部としてのＭタップ丸めモジュール２２０の位相差情報ＤＬＬＴＡＰに応じて一のクロックを選択して第２の同期回路２５０に供給する。
この位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている。
【００５７】
図１０の例では、位相の異なる複数の遅延クロックは、入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４を含む。
そして、クロックラッチ選択部２６０は、入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４でＮＣＯ出力クロックＮＣＯＣＬＫをラッチする。
クロックラッチ選択部２６０は、ラッチしたＮＣＯ出力クロックＮＣＯＣＬＫ ９０およびＮＣＯＣＬＫ ２７０のいずれかを位相差情報ＤＬＬＴＡＰに応じて一のクロックを選択して第２の同期回路２５０に供給する。
クロックラッチ選択部２６０は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４でＮＣＯ出力クロックＮＣＯＣＬＫおよびを位相差情報ＤＬＬＴＡＰの最上位ビット（ＭＳＢ）を一旦ラッチする。
クロックラッチ選択部２６０は、ラッチされたＮＣＯ出力クロックＮＣＯＣＬＫ １８０を入力クロックＭＣＬＫから９０度および２７０度の位相遅延をもつ遅延クロックＤＣＬＫＭ／４、ＤＣＬＫ３Ｍ／４でラッチする。
また、図１０の例では、クロックラッチ選択部２６０は、第１の同期回路２１２によるＮＣＯ出力クロックＮＣＯＣＬＫおよび位相差情報ＤＬＬＴＡＰの最上位ビット（ＭＳＢ）を一旦ラッチで供給タイミングを揃える。そして、クロックラッチ選択部２６０は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４でＮＣＯ出力クロックおよびＭＳＢのラッチを行う。
【００５８】
図１０のクロックラッチ選択部２６０は、ＤＦＦにより形成される同期ラッチ回路２６１〜２６６、およびセレクタ２６７を含んで構成されている。
【００５９】
同期ラッチ回路２６１は、入力クロックＭＣＬＫに同期して第１の同期回路２１２によるＮＣＯ出力クロックＮＣＯＣＬＫをラッチして出力する。
同期ラッチ回路２６２は、入力クロックＭＣＬＫに同期してＭタップ丸めモジュール２２０による位相差情報ＤＬＬＴＡＰのＭＳＢをラッチして出力する。
【００６０】
同期ラッチ回路２６３は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４で同期ラッチ回路２６１の出力クロックをラッチして出力する。
同期ラッチ回路２６４は、入力クロックＭＣＬＫから１８０度の位相遅延をもった遅延クロックＤＣＬＫ２Ｍ／４で同期ラッチ回路２６２の出力ＭＳＢ情報をラッチして、セレクタ１６７に出力する。
【００６１】
同期ラッチ回路２６５は、入力クロックＭＣＬＫから９０度の位相遅延をもった遅延クロックＤＣＬＫＭ／４で同期ラッチ回路２６３の出力クロックＮＣＯＣＬＫ １８０をラッチして、ＮＣＯクロックＮＣＯＣＬＫ ９０としてセレクタ１６７に出力する。
同期ラッチ回路２６６は、入力クロックＭＣＬＫから２７０度の位相遅延をもった遅延クロックＤＣＬＫ３Ｍ／４で同期ラッチ回路２６３の出力クロックＮＣＯＣＬＫ １８０をラッチして、ＮＣＯクロックＮＣＯＣＬＫ ２７０としてセレクタ２６７に出力する。
【００６２】
セレクタ２６７は、同期ラッチ回路１６４から出力される位相差情報のＭＳＢの値が１か０に応じて、ＮＣＯクロックＮＣＯＣＬＫ ９０とＮＣＯクロックＮＣＯＣＬＫ ２７０のいずれかを選択して第２の同期回路２５０に供給する。
【００６３】
以下に、クロックラッチ選択部２６０を配置した理由等について説明する。
図８の同期クロック生成装置２００の構成において、入力クロックＭＣＬＫの周波数が高くなり、またＤＬＬ２３０のタップ数(Ｍ)が大きくなると、ＮＣＯ出力クロックＮＣＯＣＬＫを入力とするＤＦＦである第２の同期回路２５０のSetup/Holdマージンが小さくなる。
その結果、図８の回路そのままでは実現が非常に難しくなる可能性がある。
図８のSetup/Holdマージンは、最も小さくなる場合(最も小さくなるタップが選ばれた場合)以下のようになる。
【００６４】
［数２］
ＴＳＥＴＵＰ ＮＣＯＣＬＫ＝１／ＭｆＭＣＬＫ
【００６５】
本例では、上記Setup/Holdマージンに関する問題に対応する構成を簡単化している。
図１０の同期クロック生成装置２００Ａでは、ＮＣＯ出力クロックＮＣＯＣＬＫを、入力クロックＭＣＬＫから９０度、２７０度位相遅延を持つクロックで一旦同期させてラッチし、ＮＣＯＣＬＫ_９０とＮＣＯＣＬＫ_２７０を生成する。
９０度、２７０度の位相遅延を持つクロックはＤＬＬ２３０から取り出すことにより簡単に利用可能である。
一度、１８０度位相クロックでＮＣＯ出力クロックＮＣＯＣＬＫを同期されてラッチさせているのは、遅延を合わしているためである。
ＮＣＯＣＬＫ_９０とＮＣＯＣＬＫ_２７０は、Ｍタップ丸めモジュール２２０の出力ＤＬＬＴＡＰのＭＳＢによりどちらが、後段の第２の同期回路（ＤＦＦ）２５０への入力データとなるかが決定される。
図１０および図１１の例の場合、マルチプレクサ２４０の選択クロックＤＬＬＯＵＴが入力クロックＭＣＬＫに対して０〜１８０度位相遅延の場合、ＮＣＯＣＬＫ_２７０が選択され、１８０〜３６０度位相遅延の場合、ＮＣＯＣＬＫ_９０が選択される。
この制御により、最もSetup/Holdマージンが小さい場合でも、入力クロックＭＣＬＫの９０度は確保することが可能となる。
【００６６】
［数３］
ＴＳＥＴＵＰ ＮＣＯＣＬＫ＝１／４ｆＭＣＬＫ
【００６７】
図１０および図１１に示す例は、９０度、２７０度の位相遅延を持つクロックを利用したが、たとえば４５度、１３５度、２２５度、３１５度の位相遅延を持つクロックを利用することも可能である。
その場合、Setup/Holdマージンを入力クロックの１８０度は確保することが可能となる。
また、図４に示す例では、ＮＣＯＣＬＫ_９０、ＮＣＯＣＬＫ_２７０を生成してから選択する構成であるが、第２の同期回路（ＤＦＦ）に入力するクロックを選択する構成も可能である。
【００６８】
なお、本技術は以下のような構成もとることができる。
（１）水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、
上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、
上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成分による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、
上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器に出力する同期クロック生成装置と
を有する同期信号処理装置。
（２）上記時間デジタル変換器は、
上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第１のラッチと、
上記同期クロックに同期して上記複数の第１のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第２のラッチと、
上記複数の第２のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む
上記（１）記載の同期信号処理装置。
（３）上記時間デジタル変換器は、
上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第１のラッチと、
上記複数の第１のラッチの出力に対応して、上記同期クロックと所定の幅をもつ複数の位相差グループに区分けされ、異なる位相差グループに含まれる上記同期クロックから所定の位相遅延をもつ遅延クロックで上記複数の第１のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第３のラッチと、
上記同期クロックに同期して上記複数の第３のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第２のラッチと、
上記複数の第２のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む
上記（１）記載の同期信号処理装置。
（４）上記時間デジタル変換器は、
上記複数の第３のラッチの出力うちの所定の位相差グループと対応する位相差グループとして、同一の位相差グループに含まれる、上記同期クロックから所定の位相遅延をもつ遅延クロックで、上記異なる位相差グループに含まれる遅延クロックで同期された上記第３のラッチにラッチされたデータをそれぞれラッチする複数の第４のラッチをさらに含み、
上記第２のラッチは、
上記同期クロックに同期して上記複数の第４のラッチにラッチされた上記水平同期信号をそれぞれラッチする
上記（３）記載の同期信号処理装置。
（５）上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタを有する
上記（１）から（４）のいずれか一に記載に同期信号処理装置。
（６）上記同期クロック生成装置は、
周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、
上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、
上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、
上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と、を含む
上記（１）から（５）のいずれか一に記載の同期信号処理装置。
（７）上記ＮＣＯクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給するクロックラッチ選択部を含む
上記（６）記載の同期信号処理装置。
【符号の説明】
【００６９】
１００，１００Ａ・・・同期信号処理装置、１１０，１１０Ａ，１１０Ｂ・・・ＴＤ変換器、１２０・・・デジタル位相比較器、１３０・・・デジタルループフィルタ（ＤＬＰ）、１４０・・・カウンタ、１５０，１５０Ａ・・・同期クロック生成装置、１１１・・・ＤＬＬ（同期遅延回路）、１１２・・・第１のラッチ群、１１３，１１３Ｂ・・・第２のラッ群、１１４・・・加算部、１１５・・・出力ラッチ部、１１６・・・第３のラッチ群、１１７・・・第４のラッチ群、２００、２００Ａ・・・クロック生成装置、２１０・・・ＮＣＯ（数値制御型オシレータ）、２１１・・・アキュムレータ、２１２・・・第１の同期回路（ＤＦＦ）、２２０・・・Ｍタップ丸めモジュール（位相差取得部）、２３０・・・ＤＬＬ（遅延同期回路）、２４０・・・マルチプレクサ（ＭＵＸ、選択部）、２５０・・・第２の同期回路（ＤＦＦ）、２６０・・・クロックラッチ選択部。
【特許請求の範囲】
【請求項１】
水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、
上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、
上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成分による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、
上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器に出力する同期クロック生成装置と
を有する同期信号処理装置。
【請求項２】
上記時間デジタル変換器は、
上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第１のラッチと、
上記同期クロックに同期して上記複数の第１のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第２のラッチと、
上記複数の第２のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む
請求項１記載の同期信号処理装置。
【請求項３】
上記時間デジタル変換器は、
上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第１のラッチと、
上記複数の第１のラッチの出力に対応して、上記同期クロックと所定の幅をもつ複数の位相差グループに区分けされ、異なる位相差グループに含まれる上記同期クロックから所定の位相遅延をもつ遅延クロックで上記複数の第１のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第３のラッチと、
上記同期クロックに同期して上記複数の第３のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第２のラッチと、
上記複数の第２のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む
請求項１記載の同期信号処理装置。
【請求項４】
上記時間デジタル変換器は、
上記複数の第３のラッチの出力うちの所定の位相差グループと対応する位相差グループとして、同一の位相差グループに含まれる、上記同期クロックから所定の位相遅延をもつ遅延クロックで、上記異なる位相差グループに含まれる遅延クロックで同期された上記第３のラッチにラッチされたデータをそれぞれラッチする複数の第４のラッチをさらに含み、
上記第２のラッチは、
上記同期クロックに同期して上記複数の第４のラッチにラッチされた上記水平同期信号をそれぞれラッチする
請求項３記載の同期信号処理装置。
【請求項５】
上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタを有する
請求項１記載に同期信号処理装置。
【請求項６】
上記同期クロック生成装置は、
上記デジタルループフィルタから入力される周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、
上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、
上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、
上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と、を含む
請求項５記載の同期信号処理装置。
【請求項７】
上記ＮＣＯクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給するクロックラッチ選択部を含む
請求項６記載の同期信号処理装置。
【請求項１】
水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、
上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、
上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成分による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、
上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器に出力する同期クロック生成装置と
を有する同期信号処理装置。
【請求項２】
上記時間デジタル変換器は、
上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第１のラッチと、
上記同期クロックに同期して上記複数の第１のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第２のラッチと、
上記複数の第２のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む
請求項１記載の同期信号処理装置。
【請求項３】
上記時間デジタル変換器は、
上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第１のラッチと、
上記複数の第１のラッチの出力に対応して、上記同期クロックと所定の幅をもつ複数の位相差グループに区分けされ、異なる位相差グループに含まれる上記同期クロックから所定の位相遅延をもつ遅延クロックで上記複数の第１のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第３のラッチと、
上記同期クロックに同期して上記複数の第３のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第２のラッチと、
上記複数の第２のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む
請求項１記載の同期信号処理装置。
【請求項４】
上記時間デジタル変換器は、
上記複数の第３のラッチの出力うちの所定の位相差グループと対応する位相差グループとして、同一の位相差グループに含まれる、上記同期クロックから所定の位相遅延をもつ遅延クロックで、上記異なる位相差グループに含まれる遅延クロックで同期された上記第３のラッチにラッチされたデータをそれぞれラッチする複数の第４のラッチをさらに含み、
上記第２のラッチは、
上記同期クロックに同期して上記複数の第４のラッチにラッチされた上記水平同期信号をそれぞれラッチする
請求項３記載の同期信号処理装置。
【請求項５】
上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタを有する
請求項１記載に同期信号処理装置。
【請求項６】
上記同期クロック生成装置は、
上記デジタルループフィルタから入力される周波数制御用デジタル値に応じた累加算を行うＮビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するＮビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてＮＣＯクロックとして出力する第１の同期回路と、を含む数値制御型オシレータ（ＮＣＯ）と、
上記アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、
上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、
上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、
上記選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路と、を含む
請求項５記載の同期信号処理装置。
【請求項７】
上記ＮＣＯクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第２の同期回路に供給するクロックラッチ選択部を含む
請求項６記載の同期信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−５０５１（Ｐ２０１３−５０５１Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３１４８５（Ｐ２０１１−１３１４８５）
【出願日】平成２３年６月１３日（２０１１．６．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１３日（２０１１．６．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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