周波数シンセサイザ及び周波数シンセサイザの調整方法
【課題】位相雑音を改善すると共に、安定して作動する周波数シンセサイザ等を提供する。
【解決手段】電圧制御発振部から出力された周波数信号と周波数設定部から出力された周波数信号との差分を増幅して得られた差分信号を、前記周波数設定部から出力された周波数信号と直交する検波信号と直交検波して得た両周波数信号の位相差に基づいて前記電圧制御発振部の制御電圧を調整する周波数シンセサイザを立ち上げる際に、前記差分信号を得る差動増幅器から電圧制御発振部を切り離した状態で、第１の位相補正部により予め定めた補正量だけ前記検波信号の位相を補正し、第２の位相補正部により前記検波信号をクロック単位で遅らせて出力することにより、前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号が得られるまでのタイミングと、検波信号が得られるまでのタイミングとをそろえる。
【解決手段】電圧制御発振部から出力された周波数信号と周波数設定部から出力された周波数信号との差分を増幅して得られた差分信号を、前記周波数設定部から出力された周波数信号と直交する検波信号と直交検波して得た両周波数信号の位相差に基づいて前記電圧制御発振部の制御電圧を調整する周波数シンセサイザを立ち上げる際に、前記差分信号を得る差動増幅器から電圧制御発振部を切り離した状態で、第１の位相補正部により予め定めた補正量だけ前記検波信号の位相を補正し、第２の位相補正部により前記検波信号をクロック単位で遅らせて出力することにより、前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号が得られるまでのタイミングと、検波信号が得られるまでのタイミングとをそろえる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザに関する。
【背景技術】
【０００２】
周波数シンセサイザとして、電圧制御発振器の出力信号をＡ／Ｄ変換（アナログ／ディジタル変換）し、得られたディジタル信号を処理して処理結果を電圧制御発振器に入力し、これによりＰＬＬ（Phase Locked Loop）を形成するものが知られている。例えば特許文献１には、電圧制御発振器の出力信号をＡ／Ｄ変換（アナログ／ディジタル変換）し、そのディジタル信号により作成される正弦波信号を直交検波して当該正弦波信号と検波に用いた正弦波信号との差分周波数で回転する回転ベクトルを取り出し、この回転ベクトルと、当該回転ベクトルとは逆に回転しかつ設定周波数に対応する周波数で回転する回転ベクトルと、の差分速度を積分して電圧制御発振器の入力電圧とする周波数シンセサイザが記載されている。
しかしながらＰＬＬ中に位相雑音が存在し、このため周波数シンセサイザの出力に位相雑音が発生するという課題がある。
【０００３】
そこで本件出願人は、こうした位相雑音の問題を解決すべく、電圧制御発振部（Voltage Controlled Oscillator；以下、ＶＣＯという）からのアナログ周波数信号と、ダイレクト・ディジタルシンセサイザ（Direct Digital Synthesizer：以下、ＤＤＳという）などのディジタル周波数発振部から出力されるディジタル周波数信号をディジタル／アナログ変換（Ｄ／Ａ変換）して得られた信号との差分を取って増幅し、この増幅された差分信号をＡ／Ｄ変換してから検波信号により直交検波して、両周波数信号の位相差を取り出して積分し、この積分値に応じた電圧を前記電圧制御発振部に供給することによりアナログ周波数信号の周波数を調整する新型のＰＬＬを開発している。
【０００４】
差動増幅器にて差分を取ってから出力信号を増幅することにより、信号をアナログ／ディジタル変換する際に発生する量子化誤差を、差分信号の振幅に対して相対的に低く抑えることができるので、こうした量子化誤差などに起因する位相雑音を改善することができる。
ここで差分信号と直交検波される検波信号には、ＤＤＳから出力されたディジタル周波数信号の位相を９０°だけずらした信号を用いており、この検波信号と差分信号中のＤＤＳから出力された周波数信号成分とが直交していることにより、アナログ周波数信号側の位相のずれを正確に取り出すことができる。
【０００５】
ところがディジタル化された差分信号を得るために用いられるＤ／Ａ変換器などの回路のなかには、回路を立ち上げる度に当該回路に信号を入力してから演算結果が出力されるまでの時間（以下レイテンシという）が変動してしまうものがあることが分かった。このようにレイテンシが変動してしまうと、正確な直交検波を実行できなくなり、ＶＣＯの周波数調整の精度が低下してしまうという問題がある。
【０００６】
ここで特許文献２には、周波数信号などの標本再生信号を、ＶＣＯから出力されるサンプルクロックに同期してサンプリングし、サンプリング値を目標値と比較することによりサンプルクロックと目標クロックの位相差を誤差補正回路にて検出し、この位相差をＶＣＯにフィードバックしてサンプリングクロックの周波数を調節する従来型のＰＬＬにおいて、ＶＣＯと誤差補正回路との間に可変式の遅延回路を設ける技術が記載されている。この遅延回路には、後段の誤差補正回路にて検出された位相差がフィードバックされ、位相差の大きさに応じて遅延量を増減することにより、ＰＬＬの立ち上げ初期の位相差をキャンセルし、短時間でサンプルクロックを目標クロックに同期させることができるようになっているが、ＰＬＬ内の回路が持つレイテンシの変動の影響を解消する手法については何ら開示されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−７４２９１号公報：請求項１、段落００１７〜段落００２１、図１
【特許文献２】特開平１１−２１４９９０：請求項１、段落００２３〜段落００２５、図６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はこのような事情の下になされたものであり、その目的は、精度の高い周波数調整が可能であると共に、安定して作動する周波数シンセサイザ及び周波数シンセサイザの調整方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る周波数シンセサイザは、電圧制御発振部から出力された周波数信号と、周波数設定部から出力された設定周波数のディジタルの周波数信号をディジタル／アナログ変換部を介して得たアナログの周波数信号と、を差動増幅器に入力し、この差動増幅器にて得られたアナログの差分信号をアナログ／ディジタル変換部を介して得たディジタルの周波数信号と、前記周波数設定部から出力されるディジタルの周波数信号の位相を９０°ずらした検波信号と、を位相差検出部により直交検波して両周波数信号の位相差を取り出し、この位相差を積分してその積分値に応じた電圧を前記電圧制御発振部に制御電圧として供給する周波数シンセサイザであって、
前記電圧制御発振部と差動増幅器との間に設けられたスイッチ部と、
前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号中に含まれる周波数設定部由来の周波数信号が前記位相検出部に入力されるまでのタイミングと、前記出力された時点から検波信号が前記位相検出部に入力されるまでのタイミングとをそろえるために予め定めた補正量だけ前記検波信号の位相を補正する第１の位相補正部と、
前記ディジタル／アナログ変換部の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる不都合を解消するために、前記検波信号をクロック単位で遅らせて出力する第２の位相補正部と、
前記スイッチ部により電圧制御発振部を差動増幅器から切り離した状態で前記ディジタル信号発振部からテスト用の周波数信号を出力し、前記第２の位相補正部における遅延のクロック数を順次変えて、前記位相検出部で得た位相差が最小になるクロック数を遅延量とするように第２の位相補正部を設定する制御部と、を備えたことを特徴とする。
【００１０】
前記周波数シンセサイザは、以下の特徴を備えていてもよい。
（ａ）前記制御部は、前記差動増幅器に前記テスト用の周波数信号を入力するときには、当該差動増幅器の差動利得、または前記周波数設定部から出力されるディジタルの周波数信号の信号レベルを通常使用時に比べて小さくすること。
（ｂ）前記第２の位相補正部は、シフトレジスタにより構成されていること。
（ｃ）前記周波数設定部は、ダイレクト・ディジタル・シンセサイザであること。
【００１１】
また、他の発明に係る周波数シンセサイザの調整方法は、電圧制御発振部から出力された周波数信号と、周波数設定部から出力された設定周波数のディジタルの周波数信号をディジタル／アナログ変換部を介して得たアナログの周波数信号と、を差動増幅器に入力し、この差動増幅器にて得られたアナログの差分信号をアナログ／ディジタル変換部を介して得たディジタルの周波数信号と、前記周波数設定部から出力されるディジタルの周波数信号の位相を９０°ずらした検波信号と、を位相差検出部により直交検波して両周波数信号の位相差を取り出し、この位相差を積分してその積分値に応じた電圧を前記電圧制御発振部に制御電圧として供給し、前記電圧制御発振部と差動増幅器との間に設けられたスイッチ部と、前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号が得られるまでのタイミングと、前記出力された時点から検波信号が得られるまでのタイミングとをそろえるために予め定めた補正量だけ前記検波信号の位相を補正する第１の位相補正部と、前記ディジタル／アナログ変換部の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる不都合を解消するために、前記検波信号をクロック単位で遅らせて出力する第２の位相補正部と、を備えた周波数シンセサイザの調整方法であって、
この周波数シンセサイザの立ち上げ時に、前記スイッチ部により電圧制御発振部を差動増幅器から切り離した状態で前記ディジタル信号発振部からテスト用の周波数信号を出力する工程と、
前記第２の位相補正部における遅延のクロック数を順次変えて、前記位相検出部で得た位相差が最小になるクロック数を遅延量とするように第２の位相補正部を設定する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明の周波数シンセサイザは、電圧制御発振部から出力された周波数信号との位相差を検出するために、周波数設定部から出力される周波数信号と、この周波数信号の位相を９０°ずらした検波信号とが異なる経路を通って位相検出部に入力されて直交検波に利用される際に、これら２つの信号が位相検出部に入力されるタイミングをそろえるための第１の位相補正部と第２の位相補正部とを備えている。そして第１の位相補正部は予め定めた量だけ前記検波信号の位相を補正する一方、第２の位相補正部は検波信号を出力するタイミングをクロック単位で遅らせることができる。この結果、周波数設定部から出力された周波数信号が通る経路に設けられているディジタル／アナログ変換部の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる場合であっても、この変換時間の変化に応じて検波信号の出力タイミングを遅らせ、周波数設定部から同時に出力された周波数信号−検波信号間の位相差を小さくすることができるので、電圧制御発振部及び周波数設定部の各々の周波数信号の位相差を正確に把握して精度の高い周波数調整を行うことができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態に係る周波数シンセサイザのブロック図である。
【図２】前記周波数シンセサイザに設けられている積分回路の構成図である。
【図３】前記周波数シンセサイザに設けられているレイテンシ調整部の構成図である。
【図４】前記立ち上げ時における周波数シンセサイザの動作を示すタイミングチャートである。
【図５】前記立ち上げ時において位相検出部から出力される信号の強度を模式的に示す説明図である。
【図６】前記周波数シンセサイザの立ち上げ時の動作の流れを示すフロー図である。
【発明を実施するための形態】
【００１４】
以下、図１に示したブロック図を参照しながら、本実施の形態に係る周波数シンセサイザの構成について説明する。本例に係る周波数シンセサイザは、電圧制御発振部であるＶＣＯ１１から出力された周波数信号を帰還信号として、ＤＤＳ２１（Direct Digital Synthesizer）から出力された周波数信号との位相比較を行い、これらの周波数の位相差に対応する電圧を積分して、ＶＣＯ１１の入力側に供給するＰＬＬ（Phased Lock Loop）回路を形成している。これらの信号の周波数差がゼロになったときにＰＬＬがロックされ、ＶＣＯ１１の出力周波数が設定周波数にロックされることになる。このＤＤＳ２１は特許請求の範囲の周波数設定部に相当する。
【００１５】
図１中ＶＣＯ１１は、供給電圧に応じた周波数ｆＶＣＯの正弦波であるアナログの周波数信号を出力する役割を果たす。ＶＣＯ１１の後段に設けられた分周器１２は、ＶＣＯ１１から出力された周波数信号を１／Ｎ（Ｎは整数）に分周して、その周波数を（ｆＶＣＯ／Ｎ）とする機能を有する。
【００１６】
ミキサ１３は、分周器１２から出力された周波数信号に、周波数ｆＭＩＸの固定周波数信号を乗算し、ヘテロダインの原理により得られる「（ｆＶＣＯ／Ｎ）±ｆＭＩＸ」の２つの周波数を持つ信号のうち、低周波数「（ｆＶＣＯ／Ｎ）―ｆＭＩＸ」の信号を取り出すことができる。ミキサ１３から出力された周波数信号は、後段の差動増幅器１４に入力される。
【００１７】
差動増幅器１４には、ＶＣＯ１１側からの周波数信号に加えて、この信号と位相比較を行うための周波数信号がＤＤＳ２１側より入力されるので、先にＤＤＳ２１についての説明を行う。ＤＤＳ２１は、不図示の波形テーブルに例えば正弦波の振幅データを位相データに対応付けて記憶しており、後述のシステムクロック２０１からのクロック信号の入力タイミング毎に予め設定された位相幅データを累積加算して得た位相データに基づいて振幅データを読み出すことにより、設定された周波数のディジタルの周波数信号を出力する機能を備えている。システムクロック２０１の基準となるクロックの発生源は、例えば水晶発振器などから構成される。
【００１８】
ＤＤＳ２１では、位相幅データの値を大きくすることにより、波形テーブルに記憶されている波形データが位相幅データの大きさに応じて読み飛ばされ、これによって周波数を調整している。即ち、位相幅データの値を大きくするほど周波数の高い信号を出力することができる。本例におけるＤＤＳ２１は例えばｃｏｓ（ωｔ）（ωは角速度［ｒａｄ／秒］）の周波数信号と、当該周波数信号の位相を９０°ずらした検波信号ｓｉｎ（ωｔ）とを同時に出力することができる。またＤＤＳ２１は、これら周波数信号及び検波信号の信号レベル（信号強度）を各々独立して増減することができる。但し後述するように、ＤＤＳ２１からの周波数信号のレベルの調整は、Ｄ／Ａ変換器２２により行ってもよい。
【００１９】
本例では、例えば周波数シンセサイザの制御部をなすコンピュータ部２０からＤＤＳ２１に対して、設定周波数を決定する位相幅データの設定が行われる。例えば周波数シンセサイザの設定周波数をｆｓとしたとき、ＤＤＳ２１から出力される信号の周波数ｆＤＤＳは、ＶＣＯ１１から出力される周波数信号が設定周波数にロックされたときに、ミキサ１３から出力される信号の周波数「（ｆＳ／Ｎ）―ｆＭＩＸ」と一致するように設定され、この値に基づいて前記位相幅データが設定される。ＤＤＳ２１から出力された周波数信号は、Ｄ／Ａ変換器２２を介してアナログの周波数信号に変換され、既述の差動増幅器１４に入力されることになる。このＤ／Ａ変換器２２は特許請求の範囲のディジタル／アナログ変換部に相当する。
【００２０】
差動増幅器１４はＶＣＯ１１側のミキサ１３から入力された周波数信号とＤＤＳ２１側から入力された周波数信号との差分値を算出し、この結果を増幅してから後段のＡ／Ｄ変換器１５へと出力する役割を果たす。このように差動増幅器１４を設け、ＶＣＯ１１、ＤＤＳ２１の双方から出力される周波数信号の差分をとって増幅した差分信号を出力することにより、後段のＡ／Ｄ変換器１５でのアナログ信号からのディジタル信号のサンプリング時に当該信号を所定のビット数に丸める際に発生する位相雑音の発生を低減している。
【００２１】
本発明者は、Ａ／Ｄ変換器における位相雑音劣化のない理想的な周波数シンセサイザのシミュレーション結果と実際の周波数シンセサイザの出力とを比較することにより、Ａ／Ｄ変換器における位相雑音の劣化量は最大で１０ｄＢ程度の大きさであることを把握している。そこで差動増幅器１４は、２つの周波数信号の差分値を１０ｄＢ以上の例えば２６ｄＢ増幅する（２０倍に増幅する）ことにより、Ａ／Ｄ変換器１５にて発生する位相雑音の劣化をキャンセル（相殺）できることが実証的に確認されており、本実施の形態に係る周波数シンセサイザはこのような考え方に基づいて差動増幅器１４を備えた構成となっている。
【００２２】
既述のようにＤＤＳ２１から出力される周波数信号をｃｏｓ（ωｔ）とし、ＶＣＯ１１側からのミキサ１３出口の周波数信号はｃｏｓ（ω’ｔ）（ω’は角速度［ｒａｄ／秒］）としたとき、ＶＣＯ１１の出力周波数ｆＶＣＯが設定周波数ｆｓに十分に近づきＰＬＬがロックされる直前の状態においては、ω≒ω’＝ω＋Δω（Δω≪１）となるのでミキサ１３出口の周波数信号はｃｏｓ（ωｔ＋Δωｔ）と表現できる。Δω≪１の条件下では、Δωｔの値は時間的に殆ど変化しないので、位相のずれΔθと表すことができる。
【００２３】
即ち、ＰＬＬがロックされる直前の状態においては、ＤＤＳ２１側から差動増幅器１４に入力される周波数信号をｃｏｓ（ωｔ）、ミキサ１３から差動増幅器１４に入力される周波数信号をｃｏｓ（ωｔ＋Δθ）と表すことができ、差動増幅器１４からは、以下の（１）式で表される周波数信号が出力されることになる。
２０{ｃｏｓ（ωｔ＋Δθ）−ｃｏｓ（ωｔ）} …（１）
【００２４】
差動増幅器１４の後段に設けられたＡ／Ｄ変換器１５は、当該（１）式で表される信号をディジタル信号に変換する役割を果たすが、ＤＤＳ２１から出力された周波数信号は、Ｄ／Ａ変換器２２にてアナログ変換される際に時間遅れを生じ、また差動増幅器１４にて差分信号を取得し、この差分信号をＡ／Ｄ変換器１５でディジタル信号に変換する際にも処理に伴う時間遅れを生ずる。この時間遅れをΔｔで表し、ｔ’＝ｔ＋Δｔとすると、Ａ／Ｄ変換器１５からの出力信号は下記の（１）’式で表すことができる。ここで、ミキサ１３出力に対するＤ／Ａ変換器２２の処理に起因する時間遅れは、両周波数信号の位相差Δθに含めることができる。
２０{ｃｏｓ（ωｔ’＋Δθ）−ｃｏｓ（ωｔ’）} …（１）’
【００２５】
そしてＡ／Ｄ変換器１５の後段には、２つの周波数信号の位相差Δθを検出するための直交検波部である位相検出部１６が設けられている。位相検出部１６は、（１）’式で表される前段のＡ／Ｄ変換器１５からの出力信号に、当該（１）’式に含まれるｃｏｓ（ωｔ’）と直交する検波信号ｓｉｎ（ωｔ’）を乗じて、位相差成分を取り出すための前処理を行う機能を備えている。
【００２６】
既述のようにＤＤＳ２１からは、差動増幅器１４に入力される周波数信号（ｃｏｓ（ωｔ））とこれに直交する検波信号（ｓｉｎ（ωｔ））とを並行して出力することができる。この検波信号に対して、Ｄ／Ａ変換器２２、差動増幅器１４及びＡ／Ｄ変換器１５において発生する時間遅れΔｔを相殺する位相補正が位相補正部３１及びレイテンシ調整部４にて行われ、こうして位相補正された検波信号ｓｉｎ（ωｔ’）が位相検出部１６へと入力される。位相検出部１６にて実行される演算を整理すると、下記（２）式で表される出力が得られる。
ｓｉｎ（ωｔ’）
×［２０｛ｃｏｓ（ωｔ’＋Δθ）−ｃｏｓ（ωｔ’）｝］
＝（２０／２）ｓｉｎ（２ωｔ’＋Δθ）＋（２０／２）ｓｉｎ（−Δθ）
＋（２０／２）ｓｉｎ（２ωｔ’）…（２）
【００２７】
位相検出部１６の後段には、フィルタ１７が設けられており（２）式で表される位相検出部１６の出力から交流成分を除去して、直流成分である（２０／２）ｓｉｎ（−Δθ）＝−（２０／２）ｓｉｎ（Δθ）を取り出すことにより、ＶＣＯ１１側及びＤＤＳ２１側の２つの周波数信号の位相差を知ることができる。
【００２８】
積分回路１８は、本例の周波数シンセサイザを構成するＰＬＬ回路のループフィルタに相当し、フィルタ１７にて検出した位相差に対応する信号「−（２０／２）ｓｉｎ（Δθ）」にＰＬＬ回路のループゲインを調整するための係数を乗算し、その信号を積分系と直接系とに分けた後に加算する構成となっている。
【００２９】
図２は、積分回路１８の構成例を示しており、図中１８１は入力信号に調整係数を乗ずる乗算部、１８２は乗算後の信号を累積加算する累積加算部、１８３は乗算後の信号（直接系）と累積加算部１８２からの出力信号（積分系）とを加算する加算部である。積分回路１８は、入力された「−（２０／２）ｓｉｎ（Δθ）」の値がゼロとなるように、ＰＬＬ回路のループ制御を実行する役割を果たす。
【００３０】
積分回路１８の後段にはＤ／Ａ変換器１９が設けられており、積分回路１８からの出力がアナログ信号に変換されて、Ｄ／Ａ変換器１９の出力がＶＣＯ１１に制御電圧として入力され、ＰＬＬ回路による周波数調整を実行することができる。
【００３１】
ここで図１に示した３２は、差動増幅器１４に入力されるＤＤＳ側の周波数信号と、ミキサ１３側からの周波数信号との振幅をそろえるために、差動増幅器１４からの周波数信号と、ＤＤＳ２１からの周波数信号（ｃｏｓ（ωｔ’）：位相補正部３１及びレイテンシ調整部４にて時間遅れΔｔの調整済み）とに基づいてＤ／Ａ変換器２２より出力されるアナログ信号の振幅を調整するための振幅調整部である。
【００３２】
ここで先に説明したように、位相補正部３１及びレイテンシ調整部４は、Ｄ／Ａ変換器２２、差動増幅器１４及びその後段のＡ／Ｄ変換器１５の処理にて発生するの時間遅れを補正する役割を果たしている。ところが背景技術で説明したようにこれらの機器のなかには回路を立ち上げる度に処理時間（レイテンシ）が変動し、その結果、ＤＤＳ２１から出力された周波数信号がＤ／Ａ変換器２２→作動増幅器１４→Ａ／Ｄ変換器１５を経て位相検出部１６に到達するまでの時間遅れが変動してしまう場合がある。このように時間遅れが変動すると、（２）式を用いて説明したＶＣＯ１１側（ミキサ１３）からの周波数信号とＤＤＳ２１側からの周波数信号との位相差を性格に把握することが困難になり、ＰＬＬ回路の制御精度を低下させてしまう。
【００３３】
そこで本実施の形態に係る周波数シンセサイザには、位相補正部３１及びレイテンシ調整部４の２種類の回路が設けられており、これによりＤ／Ａ変換器２２、作動増幅器１４、Ａ／Ｄ変換器１５の各機器にて発生する時間遅れが精度よく相殺されように、検波信号の位相補正を行う構成となっている。
【００３４】
本例では時間遅れが発生する既述の３つの回路（Ｄ／Ａ変換器２２、作動増幅器１４、Ａ／Ｄ変換器１５）のうち、例えばＤ／Ａ変換器２２のレイテンシが立ち上がりの度に変動する場合について説明する。このとき位相補正部３１は、作動増幅器１４、Ａ／Ｄ変換器１５における一定時間の時間遅れ、及びＤ／Ａ変換器２２にて発生する時間遅れのうち、レイテンシ調整部４では調整しきれない短時間の時間遅れを調整するために、予め定められた補正量だけ検波信号の位相を補正する役割を果たしている。位相補正部３１には、インバータやコンデンサを備えた周知のパルス遅延回路などが利用される。位相補正部３１は本実施の形態の第１の位相補正部に相当する。
【００３５】
一方、レイテンシ調整部４は、Ｄ／Ａ変換器２２におけるＤ／Ａ変換に要する処理時間（変換時間）が周波数シンセサイザの立ち上げの度に異なる不都合を解消するために、検波信号が出力されるタイミングを遅らせると共に、この遅らせるタイミング（遅延量）を変化させることができる。レイテンシ調整部４は本実施の形態の第２の位相補正部に相当する。
【００３６】
図３は、本実施の形態に係るレイテンシ調整部４の構成例を示している。レイテンシ調整部４は、例えば周知のシフトレジスタを備えており、システムクロック２０１からのクロック信号の入力タイミングに同期して、位相補正部３１から入力された信号をクロック単位で遅らせて位相補正部１６へと出力することができる。
【００３７】
例えば図３に示したレイテンシ調整部４は、ＤＤＳ２１や位相補正部３１から出力される検波信号のビット数に応じたデータを記憶可能な複数個、例えば３個のレジスタ部４１ａ〜４１ｃを直列に接続してなるシフトレジスタを備えている。各レジスタ部４１ａ〜４１ｃはシステムクロック２０１からのクロック信号を受け取ったタイミングで保持しているデータを後段へ出力することにより、検波信号の出力タイミングをクロック単位で遅らせて（位相を補正して）出力することができる。
【００３８】
そして各レジスタ部４１ａ〜４１ｂからの出力は、切り替えスイッチ４２との接続点Ｓ１〜Ｓ３側にも出力され、この切り替えスイッチ４２の接続先を選択することによって位相検出部１６に入力される検波信号の遅延量（位相の補正量）を変更することができる。また本例に係る切り替えスイッチ４２には、位相補正部３１からの出力タイミングを遅らせずにそのまま出力するための接点Ｓ０が設けられている。
【００３９】
上述の構成を備えたレイテンシ調製部４にて最適な遅延量を求める手法について説明する。例えばＤＤＳ２１から出力された周波数信号ｃｏｓ（ωｔ）がＤ／Ａ変換器２２→差動増幅器１４→Ａ／Ｄ変換器１５を経て位相検出部１６に入力されるまでに生じる時間遅れをΔｔ１とし、同じくＤＤＳ２１から出力された検波信号ｓｉｎ（ωｔ）が位相補正部３１→レイテンシ調整部４を経て位相検出部１６に入力されるまでに行われる位相の補正量をΔｔ２とする。
【００４０】
このとき差動増幅器１４へのＶＣＯ１１側（ミキサ１３）からの周波数信号の入力を遮断し、当該差動増幅器１４のゲインを１とすると、位相検出部１６では以下の（３）式の演算が実行される。
ｓｉｎ（ω（ｔ＋Δｔ２））×ｃｏｓ（ω（ｔ＋Δｔ１））
＝（１／２）ｓｉｎ（ω（２ｔ＋Δｔ２＋Δｔ１））
＋（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））…（３）
（３）式の演算結果においても交流成分を除去すれば、（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））に対応する信号が取り出され、Δｔ２の値がΔｔ１に近づくほど、（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））の値が０に近づくことになる。
【００４１】
そこで図３に示したレイテンシ調整部４における切り替えスイッチ４２の接続先を接点Ｓ０〜Ｓ３へと変更してΔｔ２を順次変化させ、（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））の値が０に最も近くなる接点を選択することにより、当該立ち上げ時におけるＤ／Ａ変換器２２の遅れ時間を相殺する、検波信号の位相の補正量を決定することができる。
【００４２】
以上に説明した手法によるレイテンシ調整部４での遅延量の決定（以下、レイテンシ調整という）を実行可能とするため、本実施の形態の形態に係る周波数シンセサイザではレイテンシ調整実行時にＶＣＯ１１側（ミキサ１３）からの周波数信号の入力を遮断するためのスイッチ部５が設けられている。このスイッチ部５を開とすることにより、ＤＤＳ２１から出力された周波数信号がテスト用の信号として位相検出部１６に入力されることになる。
【００４３】
またＶＣＯ１１側からの入力がなくなることにより、差動増幅器１４からはアナログ変換されたＤＤＳ２１の周波数信号がそのまま増幅されて出力されることになるが、差分を取っていない周波数信号を増幅して検波信号との直交検波を行うと、検波される信号同士の振幅の差が大きすぎて検波精度を低下させる要因となる。そこで例えばＤＤＳ２１は、レイテンシ調整時にはその信号レベルを下げて周波数信号の出力を行うようになっている。
【００４４】
また、位相検出部１６の出力は例えばコンピュータ部２０へと出力され、当該コンピュータ部２０内にて交流成分を除去する処理が行われ、時間遅れΔｔ２と補正量Δｔ１との差を表すデータを記憶しておくことができる。またコンピュータ部２０は、切り替えスイッチ４２の各接点Ｓ０〜Ｓ３への切り替え状態と対応付けて前記Δｔ２とΔｔ１との差を表すデータを記憶し、当該データの絶対値が最小となる接点をそのときのレイテンシ調整動作における最適な補正量に対応する接点として選択することができる。
【００４５】
以上の構成を備えたレイテンシ調整部４にて、最適な遅延量を決定する手法について図４、図５を参照しながら説明する。図４はレイテンシを調整する動作において、システムクロック２０１からのクロック信号に基づいて各回路に入出力される信号を示すタイミングチャートを簡略化して示したものである。各チャートは、上段から順に、クロック信号、差動増幅器１４を経由して位相検出部１６に入力される周波数信号、切り替えスイッチ４２の各接点Ｓ０〜Ｓ３より位相検出部１６に入力される検波信号、位相検出部１６より出力される信号を示している。
【００４６】
ＤＤＳ２１からは、例えばωｔ０〜ωｔ７の８クロックの間に、１周期分の周波数信号（ｃｏｓ（ωｔ１）〜ｃｏｓ（ωｔ７））及び検波信号（ｓｉｎ（ωｔ１）〜ｓｉｎ（ωｔ７））が繰り返し出力される。図示の便宜上、図５のＤＤＳ２１の出力チャート中にはこれらの周波数信号、検波信号をまとめて「ｅ＾（ｊωｔ０）〜ｅ＾（ｊωｔ７）」と示してある。
【００４７】
図４に示したチャートの例では、ＤＤＳ２１から出力された周波数信号は、差動増幅器１４等を経由することにより、４クロック後に位相検出部１６へと入力されている。一方、レイテンシ調整部での遅延量がゼロである接点Ｓ０からの出力は、ＤＤＳ２１出力の２クロック後に位相検出部１６へと入力されている。このことから、本例では、位相補正部３１では、クロック信号の２クロック分だけＤＤＳ２１から出力された検波信号の位相を遅らせる補正が行われていることが分かる。そして、接点Ｓ１〜Ｓ３からは、位相補正部３１にて位相補正された後の検波信号に対して、検波信号を出力するタイミングを１クロック単位ずつ遅らせた信号が出力されている。
【００４８】
ここで今、図４中に示すタイミングにて、切り替えスイッチ４２を接点Ｓ０に接続すると、位相検出部１６では例えば周波数信号と検波信号とが入力されてから１クロック経過した後のタイミングで（３）式の演算を実行した結果がコンピュータ部２０へ向けて出力される。また、図４中に、Ｓ１、Ｓ２、…と示すタイミングで切り替えスイッチ４２の接点を切り替えた場合にも同様に周波数信号及び検波信号の入力タイミングの１クロック後に上述の演算結果が出力される。
【００４９】
そこでコンピュータ部２０では、切り替えスイッチ４２の接点の切り替えタイミング及びその接続先と、位相検出部１６より取得したデータとを対応付けて記憶しておくことにより、レイテンシ調整部４にて検波信号が送れて出力されるクロック数と周波数信号‐検波信号間の位相の一致度合い（既述の（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））との関係を把握することができる。
【００５０】
図４によれば、例えば切り替えスイッチ４２を接点Ｓ０（遅延量０クロック）に接続した直後の位相検出部１６からの出力Ａ３は「ｃｏｓ（ωｔ６）×（ｓｉｎ（ωｔ０））」となり、レイテンシ調整部４からの出力が２クロック分進んでいるので、周波数信号‐検波信号間の位相が一致した結果は得られない。一方、切り替えスイッチ４２を接点Ｓ２（遅延量２クロック）に接続した直後の位相検出部１６からの出力Ａ３は「ｃｏｓ（ωｔ２）×（ｓｉｎ（ωｔ２））」となり、両信号の位相が一致していることを把握できる。
【００５１】
図４では説明の便宜上、切り替えスイッチ４２を２クロック毎に変更した場合を示しているが、実際には、例えば数百ミリ秒〜数秒程度ずつ、予め設定した時間ごとに切り替えスイッチ４２の接続先の接点を例えばＳ０→Ｓ１→Ｓ２→Ｓ３と切り替えていく。この結果、コンピュータ部２０では、図５に示すように「（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））」の値が時間軸に沿って各接点に対応付けて記憶される（図５中には絶対値で示してある）。そしてこの値が最も小さくなる接点が、今回の立ち上げ動作におけるＤ／Ａ変換器２２のレイテンシを相殺する遅延量に対応する接点として選択されることになる。
【００５２】
以上に説明した構成を備えた周波数シンセサイザの作用について図６のフロー図を参照しながら説明する。周波数シンセサイザの立ち上げを開始し（スタート）その電源が投入されると（ステップＳ１）、レイテンシ調整部４の切り替えスイッチ４２を接点Ｓ０に接続して検波信号の遅延量を「０クロック」に設定する（ステップＳ２）。また、スイッチ部５を開として、ＶＣＯ１１を差動増幅器１４から切り離すと共に（ステップＳ３）、ＤＤＳ２１の周波数信号（及び検波信号）の周波数及び当該ＤＤＳ２１から作動増幅器１４へ出力されるディジタル信号の信号レベルを各々予め定められた値に設定する（ステップＳ４）。ここで例えばＤＤＳ２１から作動増幅器１４へ出力されるディジタル信号の信号レベルは、通常運転時の２０分の１のレベルに設定される一方、検波信号として位相補正部３１へ出力されるディジタル信号は通常運転時のレベルに設定される。
【００５３】
そしてＤＤＳ２１より周波数信号及び検波信号の出力が開始されると（ステップＳ５）、位相検出部１６より出力された演算結果がコンピュータ部２０で処理され、周波数信号と検波信号との位相差を示すデータとして記憶される（ステップＳ６）。こうして予め設定した時間が経過したら、切り替えスイッチ４２の接続先を切り替えて、レイテンシ調整部４の遅延量を１クロックだけインクリメントする（ステップＳ７）。
【００５４】
その結果、遅延量が３クロックを超えていなければ（ステップＳ８；ＮＯ）、切り替えスイッチ４２の切り替え先があることになるので、その状態で所定時間両信号の位相差を検出し、その結果を記憶してから（ステップＳ７）レイテンシ調整部４の遅延量を１クロック分だけインクリメントする動作を繰り返す（ステップＳ８）。そして、遅延量が３クロックを超えて４クロックとなり、これ以上、クロック数を増加させる接点がなくなったら（ステップＳ８；ＹＥＳ）、図４、図５を用いて説明した考え方に基づいて最適な遅延量を選択し、切り替えスイッチ４２の接続先をこの遅延量に対応する接点に切り替える（ステップＳ９）。
【００５５】
この結果、今回の立ち上げ動作におけるＤ／Ａ変換器２２のレイテンシを相殺する遅延量がレイテンシ調整部４にて選択されたことになるので、スイッチ部５を閉じて差動増幅器１４をＶＣＯ１１側に接続し、ＤＤＳ２１から作動増幅器１４へ向けて出力されるディジタル信号の信号レベルを通常動作時のレベルに戻し（ステップＳ１０）こうしてレイテンシの調整動作を終え（エンド）、ＰＬＬ回路全体を作動させて周波数シンセサイザを立ち上げていく。
【００５６】
この後の周波数シンセサイザの立ち上げ動作についても簡単に説明しておく。この例では周波数シンセサイザの各設定値設定周波数をｆｓ＝８７５５．５ＭＨｚ、分周器１２をＮ＝１０４、ミキサ１３の固定周波数信号ｆＭＩＸ＝８０ＭＨｚとする。また周波数シンセサイザは、不図示の周波数引き込み機構を備えており、その立ち上げ時においてＶＣＯ１１の出力周波数を設定周波数の近傍まで引き込むことが可能となっている。
【００５７】
周波数引き込み機構の作用によりＶＣＯ１１の出力周波数が設定周波数の近傍まで引き込まれたら、ＰＬＬ回路が作用し、ＶＣＯ１１からの出力は、分周器１２にて１／１０４の周波数に分周され、ミキサ１３にて固定周波数８０ＭＨｚが乗算されてから、差動増幅器１４へ向けて出力される。ここで、ｆＶＣＯ＝ｆｓとなった場合には、ミキサ１３からは８７５５．５×１０６／１０４−８０×１０６＝４１８７５００Ｈｚの周波数信号が出力されることになる。
【００５８】
一方、ＤＤＳ２１においては、出力周波数ｆＤＤＳが上述の４１８７５００Ｈｚとなるようにコンピュータ部２０からの設定がなされており、この出力周波数を持つ周波数信号が、Ｄ／Ａ変換器２２にて振幅調整された後、差動増幅器１４に入力される。この結果、差動増幅器１４からは、ミキサ１３から出力されたＶＣＯ１１側の周波数信号とＤＤＳ２１側の周波数信号との差分を２０倍に増幅した差分信号が出力され、この差分信号が位相検出部１６にて直交検波されて両周波数信号の位相差Δθを検出するための演算がなされる。ここで既述のように周波数シンセサイザの立ち上げ時においてＤＤＳ２１から位相検出部１６へ入力される周波数信号と検波信号との位相が良好に一致していることにより、ＶＣＯ１１側の周波数信号との位相差Δθを精度よく検出することができる。
【００５９】
そして位相検出部１６からは既述の（２）式に示した信号が出力されてフィルタ１７にて当該位相差に対応する信号「−（２０／２）ｓｉｎ（Δθ）」が取り出さる。フィルタ１７で取り出された信号は、積分回路１８にて積分、加算されＤ／Ａ変換器１９にてアナログデータに変換された後、制御電圧としてＶＣＯ１１に印加される。このＰＬＬ回路により「−（２０／２）ｓｉｎ（Δθ）＝０」、即ちΔθ＝０となるようにループ制御が実行され、Δθ＝０となったときＶＣＯ１１の出力周波数ｆＶＣＯが設定周波数ｆｓにロックされると共に、ミキサ１３から出力される周波数信号がＤＤＳ２１からの出力に同期した状態となる。
【００６０】
以上に説明した周波数シンセサイザによれば、以下の効果がある。周波数シンセサイザは、ＶＣＯ１１から出力された周波数信号との位相差を検出するために、ＤＤＳ２１から出力される周波数信号と、この周波数信号の位相を９０°ずらした検波信号とが異なる経路を通って位相検出部１６に入力されて直交検波に利用される際に、これら２つの信号が位相検出部に入力されるタイミングをそろえるための位相補正部３１とレイテンシ調整部４とを備えている。そして位相補正部３１は予め定めた量だけ前記検波信号の位相を補正する一方、レイテンシ調整部４は検波信号を出力するタイミングをクロック単位で遅らせることができる。この結果、ＤＤＳ２１から出力された周波数信号が通る経路に設けられているＤ／Ａ変換器２２の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる場合であっても、この立ち上げ時間の変化に応じて検波信号の出力タイミングを遅らせ、ＤＤＳ２１から同時に出力された周波数信号−検波信号間の位相差を小さくすることができるので、ＶＣＯ１１及びＤＤＳ２１の各々の周波数信号の位相差を正確に把握して精度の高い周波数調整を行うことができる。
【００６１】
ここで検波信号を補正する順序は図１に示したように位相補正部３１→レイテンシ調整部４の順に行う場合に限られず、この順番を入れ替えてもよい。また本例では周波数シンセサイザを立ち上げるたびに処理の時間が変換する回路の例としてＤ／Ａ変換部２２を挙げたが、このほか差動増幅器１４やその後段のＡ／Ｄ変換器１５にて同様の現象が発生する場合にも、検波信号に対して予め設定した補正量だけ位相の補正を行う位相補正部３１と、検波信号をクロック単位で遅らせて出力することにより位相の補正を行うレイテンシ調整部４とを組み合わせることにより、前記現象の発生に伴う不都合を解消することができる。
【００６２】
また、レイテンシ調整部４を構成するシフトレジスタ内に設けるレジスタ部の数は、図３に示した３個の例に限定されず、調整量の異なる接続点が２つ以上設けられていれば３個より少なくてもよいし、多くてもよい。さらにはレジスタ部を通らない接点Ｓ０は設けなくてもよい。このほか、最適な調整量はコンピュータ部２０を利用して決定する場合に限定されず、位相検出部から出力された信号に基づいて、例えば手動で切り替えスイッチ４２の接続点を切り替えてもよい。さらに、レイテンシ調整部４は図３に示すようにシフトレジスタを用いる場合に限定されず、例えば遅延素子などを利用してもよい。
【００６３】
そしてレイテンシ調整時にＶＯＣ１１側からの周波数信号の入力を遮断するスイッチ部は、図１に示すように回路中に当該スイッチ部５を物理的に設ける場合に限定されない。例えばコンピュータ部２０からの指示に基づいて分周器１２の出力を停止することができるように構成し、レイテンシ調整時にはこの分周器１２からの出力を停止することにより、ＶＯＣ１１側から作動増幅器１４への周波数信号の入力を遮断してもよい。この場合には、分周器１２がスイッチ部としての役割も果たしていることになる。
【００６４】
またレイテンシ調整の際に、ＤＤＳ２１から作動増幅器１４へ出力される周波数信号の出力レベルを通常使用時に比べて小さくする手法に代えて、差動増幅器１４側のゲインを小さくしてもよい。例えば差動増幅器１４はコンピュータ部２０からの制御によるゲインの変更を可能とし、周波数シンセサイザの通常運転時にはそのゲインを２０倍とする一方、レイテンシ調整時には位相検出部１６に入力される周波数信号と検波信号との振幅をほぼ一致させるため、差動増幅器１４のゲインを１倍とするように、ゲインを切り替える構成とする場合などが考えられる。
【符号の説明】
【００６５】
１１ 電圧制御発振器（ＶＣＯ）
１４ 差動増幅器
１５ Ａ／Ｄ変換器
１６ 位相検出部
２０ コンピュータ部
２１ ＤＤＳ
２２ Ｄ／Ａ変換器
３１ 位相補正部
４ レイテンシ調整部
４１ａ〜４１ｃ
レジスタ部
４２ 切り替えスイッチ
５ スイッチ部
【技術分野】
【０００１】
本発明は、周波数シンセサイザに関する。
【背景技術】
【０００２】
周波数シンセサイザとして、電圧制御発振器の出力信号をＡ／Ｄ変換（アナログ／ディジタル変換）し、得られたディジタル信号を処理して処理結果を電圧制御発振器に入力し、これによりＰＬＬ（Phase Locked Loop）を形成するものが知られている。例えば特許文献１には、電圧制御発振器の出力信号をＡ／Ｄ変換（アナログ／ディジタル変換）し、そのディジタル信号により作成される正弦波信号を直交検波して当該正弦波信号と検波に用いた正弦波信号との差分周波数で回転する回転ベクトルを取り出し、この回転ベクトルと、当該回転ベクトルとは逆に回転しかつ設定周波数に対応する周波数で回転する回転ベクトルと、の差分速度を積分して電圧制御発振器の入力電圧とする周波数シンセサイザが記載されている。
しかしながらＰＬＬ中に位相雑音が存在し、このため周波数シンセサイザの出力に位相雑音が発生するという課題がある。
【０００３】
そこで本件出願人は、こうした位相雑音の問題を解決すべく、電圧制御発振部（Voltage Controlled Oscillator；以下、ＶＣＯという）からのアナログ周波数信号と、ダイレクト・ディジタルシンセサイザ（Direct Digital Synthesizer：以下、ＤＤＳという）などのディジタル周波数発振部から出力されるディジタル周波数信号をディジタル／アナログ変換（Ｄ／Ａ変換）して得られた信号との差分を取って増幅し、この増幅された差分信号をＡ／Ｄ変換してから検波信号により直交検波して、両周波数信号の位相差を取り出して積分し、この積分値に応じた電圧を前記電圧制御発振部に供給することによりアナログ周波数信号の周波数を調整する新型のＰＬＬを開発している。
【０００４】
差動増幅器にて差分を取ってから出力信号を増幅することにより、信号をアナログ／ディジタル変換する際に発生する量子化誤差を、差分信号の振幅に対して相対的に低く抑えることができるので、こうした量子化誤差などに起因する位相雑音を改善することができる。
ここで差分信号と直交検波される検波信号には、ＤＤＳから出力されたディジタル周波数信号の位相を９０°だけずらした信号を用いており、この検波信号と差分信号中のＤＤＳから出力された周波数信号成分とが直交していることにより、アナログ周波数信号側の位相のずれを正確に取り出すことができる。
【０００５】
ところがディジタル化された差分信号を得るために用いられるＤ／Ａ変換器などの回路のなかには、回路を立ち上げる度に当該回路に信号を入力してから演算結果が出力されるまでの時間（以下レイテンシという）が変動してしまうものがあることが分かった。このようにレイテンシが変動してしまうと、正確な直交検波を実行できなくなり、ＶＣＯの周波数調整の精度が低下してしまうという問題がある。
【０００６】
ここで特許文献２には、周波数信号などの標本再生信号を、ＶＣＯから出力されるサンプルクロックに同期してサンプリングし、サンプリング値を目標値と比較することによりサンプルクロックと目標クロックの位相差を誤差補正回路にて検出し、この位相差をＶＣＯにフィードバックしてサンプリングクロックの周波数を調節する従来型のＰＬＬにおいて、ＶＣＯと誤差補正回路との間に可変式の遅延回路を設ける技術が記載されている。この遅延回路には、後段の誤差補正回路にて検出された位相差がフィードバックされ、位相差の大きさに応じて遅延量を増減することにより、ＰＬＬの立ち上げ初期の位相差をキャンセルし、短時間でサンプルクロックを目標クロックに同期させることができるようになっているが、ＰＬＬ内の回路が持つレイテンシの変動の影響を解消する手法については何ら開示されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−７４２９１号公報：請求項１、段落００１７〜段落００２１、図１
【特許文献２】特開平１１−２１４９９０：請求項１、段落００２３〜段落００２５、図６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はこのような事情の下になされたものであり、その目的は、精度の高い周波数調整が可能であると共に、安定して作動する周波数シンセサイザ及び周波数シンセサイザの調整方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る周波数シンセサイザは、電圧制御発振部から出力された周波数信号と、周波数設定部から出力された設定周波数のディジタルの周波数信号をディジタル／アナログ変換部を介して得たアナログの周波数信号と、を差動増幅器に入力し、この差動増幅器にて得られたアナログの差分信号をアナログ／ディジタル変換部を介して得たディジタルの周波数信号と、前記周波数設定部から出力されるディジタルの周波数信号の位相を９０°ずらした検波信号と、を位相差検出部により直交検波して両周波数信号の位相差を取り出し、この位相差を積分してその積分値に応じた電圧を前記電圧制御発振部に制御電圧として供給する周波数シンセサイザであって、
前記電圧制御発振部と差動増幅器との間に設けられたスイッチ部と、
前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号中に含まれる周波数設定部由来の周波数信号が前記位相検出部に入力されるまでのタイミングと、前記出力された時点から検波信号が前記位相検出部に入力されるまでのタイミングとをそろえるために予め定めた補正量だけ前記検波信号の位相を補正する第１の位相補正部と、
前記ディジタル／アナログ変換部の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる不都合を解消するために、前記検波信号をクロック単位で遅らせて出力する第２の位相補正部と、
前記スイッチ部により電圧制御発振部を差動増幅器から切り離した状態で前記ディジタル信号発振部からテスト用の周波数信号を出力し、前記第２の位相補正部における遅延のクロック数を順次変えて、前記位相検出部で得た位相差が最小になるクロック数を遅延量とするように第２の位相補正部を設定する制御部と、を備えたことを特徴とする。
【００１０】
前記周波数シンセサイザは、以下の特徴を備えていてもよい。
（ａ）前記制御部は、前記差動増幅器に前記テスト用の周波数信号を入力するときには、当該差動増幅器の差動利得、または前記周波数設定部から出力されるディジタルの周波数信号の信号レベルを通常使用時に比べて小さくすること。
（ｂ）前記第２の位相補正部は、シフトレジスタにより構成されていること。
（ｃ）前記周波数設定部は、ダイレクト・ディジタル・シンセサイザであること。
【００１１】
また、他の発明に係る周波数シンセサイザの調整方法は、電圧制御発振部から出力された周波数信号と、周波数設定部から出力された設定周波数のディジタルの周波数信号をディジタル／アナログ変換部を介して得たアナログの周波数信号と、を差動増幅器に入力し、この差動増幅器にて得られたアナログの差分信号をアナログ／ディジタル変換部を介して得たディジタルの周波数信号と、前記周波数設定部から出力されるディジタルの周波数信号の位相を９０°ずらした検波信号と、を位相差検出部により直交検波して両周波数信号の位相差を取り出し、この位相差を積分してその積分値に応じた電圧を前記電圧制御発振部に制御電圧として供給し、前記電圧制御発振部と差動増幅器との間に設けられたスイッチ部と、前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号が得られるまでのタイミングと、前記出力された時点から検波信号が得られるまでのタイミングとをそろえるために予め定めた補正量だけ前記検波信号の位相を補正する第１の位相補正部と、前記ディジタル／アナログ変換部の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる不都合を解消するために、前記検波信号をクロック単位で遅らせて出力する第２の位相補正部と、を備えた周波数シンセサイザの調整方法であって、
この周波数シンセサイザの立ち上げ時に、前記スイッチ部により電圧制御発振部を差動増幅器から切り離した状態で前記ディジタル信号発振部からテスト用の周波数信号を出力する工程と、
前記第２の位相補正部における遅延のクロック数を順次変えて、前記位相検出部で得た位相差が最小になるクロック数を遅延量とするように第２の位相補正部を設定する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明の周波数シンセサイザは、電圧制御発振部から出力された周波数信号との位相差を検出するために、周波数設定部から出力される周波数信号と、この周波数信号の位相を９０°ずらした検波信号とが異なる経路を通って位相検出部に入力されて直交検波に利用される際に、これら２つの信号が位相検出部に入力されるタイミングをそろえるための第１の位相補正部と第２の位相補正部とを備えている。そして第１の位相補正部は予め定めた量だけ前記検波信号の位相を補正する一方、第２の位相補正部は検波信号を出力するタイミングをクロック単位で遅らせることができる。この結果、周波数設定部から出力された周波数信号が通る経路に設けられているディジタル／アナログ変換部の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる場合であっても、この変換時間の変化に応じて検波信号の出力タイミングを遅らせ、周波数設定部から同時に出力された周波数信号−検波信号間の位相差を小さくすることができるので、電圧制御発振部及び周波数設定部の各々の周波数信号の位相差を正確に把握して精度の高い周波数調整を行うことができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態に係る周波数シンセサイザのブロック図である。
【図２】前記周波数シンセサイザに設けられている積分回路の構成図である。
【図３】前記周波数シンセサイザに設けられているレイテンシ調整部の構成図である。
【図４】前記立ち上げ時における周波数シンセサイザの動作を示すタイミングチャートである。
【図５】前記立ち上げ時において位相検出部から出力される信号の強度を模式的に示す説明図である。
【図６】前記周波数シンセサイザの立ち上げ時の動作の流れを示すフロー図である。
【発明を実施するための形態】
【００１４】
以下、図１に示したブロック図を参照しながら、本実施の形態に係る周波数シンセサイザの構成について説明する。本例に係る周波数シンセサイザは、電圧制御発振部であるＶＣＯ１１から出力された周波数信号を帰還信号として、ＤＤＳ２１（Direct Digital Synthesizer）から出力された周波数信号との位相比較を行い、これらの周波数の位相差に対応する電圧を積分して、ＶＣＯ１１の入力側に供給するＰＬＬ（Phased Lock Loop）回路を形成している。これらの信号の周波数差がゼロになったときにＰＬＬがロックされ、ＶＣＯ１１の出力周波数が設定周波数にロックされることになる。このＤＤＳ２１は特許請求の範囲の周波数設定部に相当する。
【００１５】
図１中ＶＣＯ１１は、供給電圧に応じた周波数ｆＶＣＯの正弦波であるアナログの周波数信号を出力する役割を果たす。ＶＣＯ１１の後段に設けられた分周器１２は、ＶＣＯ１１から出力された周波数信号を１／Ｎ（Ｎは整数）に分周して、その周波数を（ｆＶＣＯ／Ｎ）とする機能を有する。
【００１６】
ミキサ１３は、分周器１２から出力された周波数信号に、周波数ｆＭＩＸの固定周波数信号を乗算し、ヘテロダインの原理により得られる「（ｆＶＣＯ／Ｎ）±ｆＭＩＸ」の２つの周波数を持つ信号のうち、低周波数「（ｆＶＣＯ／Ｎ）―ｆＭＩＸ」の信号を取り出すことができる。ミキサ１３から出力された周波数信号は、後段の差動増幅器１４に入力される。
【００１７】
差動増幅器１４には、ＶＣＯ１１側からの周波数信号に加えて、この信号と位相比較を行うための周波数信号がＤＤＳ２１側より入力されるので、先にＤＤＳ２１についての説明を行う。ＤＤＳ２１は、不図示の波形テーブルに例えば正弦波の振幅データを位相データに対応付けて記憶しており、後述のシステムクロック２０１からのクロック信号の入力タイミング毎に予め設定された位相幅データを累積加算して得た位相データに基づいて振幅データを読み出すことにより、設定された周波数のディジタルの周波数信号を出力する機能を備えている。システムクロック２０１の基準となるクロックの発生源は、例えば水晶発振器などから構成される。
【００１８】
ＤＤＳ２１では、位相幅データの値を大きくすることにより、波形テーブルに記憶されている波形データが位相幅データの大きさに応じて読み飛ばされ、これによって周波数を調整している。即ち、位相幅データの値を大きくするほど周波数の高い信号を出力することができる。本例におけるＤＤＳ２１は例えばｃｏｓ（ωｔ）（ωは角速度［ｒａｄ／秒］）の周波数信号と、当該周波数信号の位相を９０°ずらした検波信号ｓｉｎ（ωｔ）とを同時に出力することができる。またＤＤＳ２１は、これら周波数信号及び検波信号の信号レベル（信号強度）を各々独立して増減することができる。但し後述するように、ＤＤＳ２１からの周波数信号のレベルの調整は、Ｄ／Ａ変換器２２により行ってもよい。
【００１９】
本例では、例えば周波数シンセサイザの制御部をなすコンピュータ部２０からＤＤＳ２１に対して、設定周波数を決定する位相幅データの設定が行われる。例えば周波数シンセサイザの設定周波数をｆｓとしたとき、ＤＤＳ２１から出力される信号の周波数ｆＤＤＳは、ＶＣＯ１１から出力される周波数信号が設定周波数にロックされたときに、ミキサ１３から出力される信号の周波数「（ｆＳ／Ｎ）―ｆＭＩＸ」と一致するように設定され、この値に基づいて前記位相幅データが設定される。ＤＤＳ２１から出力された周波数信号は、Ｄ／Ａ変換器２２を介してアナログの周波数信号に変換され、既述の差動増幅器１４に入力されることになる。このＤ／Ａ変換器２２は特許請求の範囲のディジタル／アナログ変換部に相当する。
【００２０】
差動増幅器１４はＶＣＯ１１側のミキサ１３から入力された周波数信号とＤＤＳ２１側から入力された周波数信号との差分値を算出し、この結果を増幅してから後段のＡ／Ｄ変換器１５へと出力する役割を果たす。このように差動増幅器１４を設け、ＶＣＯ１１、ＤＤＳ２１の双方から出力される周波数信号の差分をとって増幅した差分信号を出力することにより、後段のＡ／Ｄ変換器１５でのアナログ信号からのディジタル信号のサンプリング時に当該信号を所定のビット数に丸める際に発生する位相雑音の発生を低減している。
【００２１】
本発明者は、Ａ／Ｄ変換器における位相雑音劣化のない理想的な周波数シンセサイザのシミュレーション結果と実際の周波数シンセサイザの出力とを比較することにより、Ａ／Ｄ変換器における位相雑音の劣化量は最大で１０ｄＢ程度の大きさであることを把握している。そこで差動増幅器１４は、２つの周波数信号の差分値を１０ｄＢ以上の例えば２６ｄＢ増幅する（２０倍に増幅する）ことにより、Ａ／Ｄ変換器１５にて発生する位相雑音の劣化をキャンセル（相殺）できることが実証的に確認されており、本実施の形態に係る周波数シンセサイザはこのような考え方に基づいて差動増幅器１４を備えた構成となっている。
【００２２】
既述のようにＤＤＳ２１から出力される周波数信号をｃｏｓ（ωｔ）とし、ＶＣＯ１１側からのミキサ１３出口の周波数信号はｃｏｓ（ω’ｔ）（ω’は角速度［ｒａｄ／秒］）としたとき、ＶＣＯ１１の出力周波数ｆＶＣＯが設定周波数ｆｓに十分に近づきＰＬＬがロックされる直前の状態においては、ω≒ω’＝ω＋Δω（Δω≪１）となるのでミキサ１３出口の周波数信号はｃｏｓ（ωｔ＋Δωｔ）と表現できる。Δω≪１の条件下では、Δωｔの値は時間的に殆ど変化しないので、位相のずれΔθと表すことができる。
【００２３】
即ち、ＰＬＬがロックされる直前の状態においては、ＤＤＳ２１側から差動増幅器１４に入力される周波数信号をｃｏｓ（ωｔ）、ミキサ１３から差動増幅器１４に入力される周波数信号をｃｏｓ（ωｔ＋Δθ）と表すことができ、差動増幅器１４からは、以下の（１）式で表される周波数信号が出力されることになる。
２０{ｃｏｓ（ωｔ＋Δθ）−ｃｏｓ（ωｔ）} …（１）
【００２４】
差動増幅器１４の後段に設けられたＡ／Ｄ変換器１５は、当該（１）式で表される信号をディジタル信号に変換する役割を果たすが、ＤＤＳ２１から出力された周波数信号は、Ｄ／Ａ変換器２２にてアナログ変換される際に時間遅れを生じ、また差動増幅器１４にて差分信号を取得し、この差分信号をＡ／Ｄ変換器１５でディジタル信号に変換する際にも処理に伴う時間遅れを生ずる。この時間遅れをΔｔで表し、ｔ’＝ｔ＋Δｔとすると、Ａ／Ｄ変換器１５からの出力信号は下記の（１）’式で表すことができる。ここで、ミキサ１３出力に対するＤ／Ａ変換器２２の処理に起因する時間遅れは、両周波数信号の位相差Δθに含めることができる。
２０{ｃｏｓ（ωｔ’＋Δθ）−ｃｏｓ（ωｔ’）} …（１）’
【００２５】
そしてＡ／Ｄ変換器１５の後段には、２つの周波数信号の位相差Δθを検出するための直交検波部である位相検出部１６が設けられている。位相検出部１６は、（１）’式で表される前段のＡ／Ｄ変換器１５からの出力信号に、当該（１）’式に含まれるｃｏｓ（ωｔ’）と直交する検波信号ｓｉｎ（ωｔ’）を乗じて、位相差成分を取り出すための前処理を行う機能を備えている。
【００２６】
既述のようにＤＤＳ２１からは、差動増幅器１４に入力される周波数信号（ｃｏｓ（ωｔ））とこれに直交する検波信号（ｓｉｎ（ωｔ））とを並行して出力することができる。この検波信号に対して、Ｄ／Ａ変換器２２、差動増幅器１４及びＡ／Ｄ変換器１５において発生する時間遅れΔｔを相殺する位相補正が位相補正部３１及びレイテンシ調整部４にて行われ、こうして位相補正された検波信号ｓｉｎ（ωｔ’）が位相検出部１６へと入力される。位相検出部１６にて実行される演算を整理すると、下記（２）式で表される出力が得られる。
ｓｉｎ（ωｔ’）
×［２０｛ｃｏｓ（ωｔ’＋Δθ）−ｃｏｓ（ωｔ’）｝］
＝（２０／２）ｓｉｎ（２ωｔ’＋Δθ）＋（２０／２）ｓｉｎ（−Δθ）
＋（２０／２）ｓｉｎ（２ωｔ’）…（２）
【００２７】
位相検出部１６の後段には、フィルタ１７が設けられており（２）式で表される位相検出部１６の出力から交流成分を除去して、直流成分である（２０／２）ｓｉｎ（−Δθ）＝−（２０／２）ｓｉｎ（Δθ）を取り出すことにより、ＶＣＯ１１側及びＤＤＳ２１側の２つの周波数信号の位相差を知ることができる。
【００２８】
積分回路１８は、本例の周波数シンセサイザを構成するＰＬＬ回路のループフィルタに相当し、フィルタ１７にて検出した位相差に対応する信号「−（２０／２）ｓｉｎ（Δθ）」にＰＬＬ回路のループゲインを調整するための係数を乗算し、その信号を積分系と直接系とに分けた後に加算する構成となっている。
【００２９】
図２は、積分回路１８の構成例を示しており、図中１８１は入力信号に調整係数を乗ずる乗算部、１８２は乗算後の信号を累積加算する累積加算部、１８３は乗算後の信号（直接系）と累積加算部１８２からの出力信号（積分系）とを加算する加算部である。積分回路１８は、入力された「−（２０／２）ｓｉｎ（Δθ）」の値がゼロとなるように、ＰＬＬ回路のループ制御を実行する役割を果たす。
【００３０】
積分回路１８の後段にはＤ／Ａ変換器１９が設けられており、積分回路１８からの出力がアナログ信号に変換されて、Ｄ／Ａ変換器１９の出力がＶＣＯ１１に制御電圧として入力され、ＰＬＬ回路による周波数調整を実行することができる。
【００３１】
ここで図１に示した３２は、差動増幅器１４に入力されるＤＤＳ側の周波数信号と、ミキサ１３側からの周波数信号との振幅をそろえるために、差動増幅器１４からの周波数信号と、ＤＤＳ２１からの周波数信号（ｃｏｓ（ωｔ’）：位相補正部３１及びレイテンシ調整部４にて時間遅れΔｔの調整済み）とに基づいてＤ／Ａ変換器２２より出力されるアナログ信号の振幅を調整するための振幅調整部である。
【００３２】
ここで先に説明したように、位相補正部３１及びレイテンシ調整部４は、Ｄ／Ａ変換器２２、差動増幅器１４及びその後段のＡ／Ｄ変換器１５の処理にて発生するの時間遅れを補正する役割を果たしている。ところが背景技術で説明したようにこれらの機器のなかには回路を立ち上げる度に処理時間（レイテンシ）が変動し、その結果、ＤＤＳ２１から出力された周波数信号がＤ／Ａ変換器２２→作動増幅器１４→Ａ／Ｄ変換器１５を経て位相検出部１６に到達するまでの時間遅れが変動してしまう場合がある。このように時間遅れが変動すると、（２）式を用いて説明したＶＣＯ１１側（ミキサ１３）からの周波数信号とＤＤＳ２１側からの周波数信号との位相差を性格に把握することが困難になり、ＰＬＬ回路の制御精度を低下させてしまう。
【００３３】
そこで本実施の形態に係る周波数シンセサイザには、位相補正部３１及びレイテンシ調整部４の２種類の回路が設けられており、これによりＤ／Ａ変換器２２、作動増幅器１４、Ａ／Ｄ変換器１５の各機器にて発生する時間遅れが精度よく相殺されように、検波信号の位相補正を行う構成となっている。
【００３４】
本例では時間遅れが発生する既述の３つの回路（Ｄ／Ａ変換器２２、作動増幅器１４、Ａ／Ｄ変換器１５）のうち、例えばＤ／Ａ変換器２２のレイテンシが立ち上がりの度に変動する場合について説明する。このとき位相補正部３１は、作動増幅器１４、Ａ／Ｄ変換器１５における一定時間の時間遅れ、及びＤ／Ａ変換器２２にて発生する時間遅れのうち、レイテンシ調整部４では調整しきれない短時間の時間遅れを調整するために、予め定められた補正量だけ検波信号の位相を補正する役割を果たしている。位相補正部３１には、インバータやコンデンサを備えた周知のパルス遅延回路などが利用される。位相補正部３１は本実施の形態の第１の位相補正部に相当する。
【００３５】
一方、レイテンシ調整部４は、Ｄ／Ａ変換器２２におけるＤ／Ａ変換に要する処理時間（変換時間）が周波数シンセサイザの立ち上げの度に異なる不都合を解消するために、検波信号が出力されるタイミングを遅らせると共に、この遅らせるタイミング（遅延量）を変化させることができる。レイテンシ調整部４は本実施の形態の第２の位相補正部に相当する。
【００３６】
図３は、本実施の形態に係るレイテンシ調整部４の構成例を示している。レイテンシ調整部４は、例えば周知のシフトレジスタを備えており、システムクロック２０１からのクロック信号の入力タイミングに同期して、位相補正部３１から入力された信号をクロック単位で遅らせて位相補正部１６へと出力することができる。
【００３７】
例えば図３に示したレイテンシ調整部４は、ＤＤＳ２１や位相補正部３１から出力される検波信号のビット数に応じたデータを記憶可能な複数個、例えば３個のレジスタ部４１ａ〜４１ｃを直列に接続してなるシフトレジスタを備えている。各レジスタ部４１ａ〜４１ｃはシステムクロック２０１からのクロック信号を受け取ったタイミングで保持しているデータを後段へ出力することにより、検波信号の出力タイミングをクロック単位で遅らせて（位相を補正して）出力することができる。
【００３８】
そして各レジスタ部４１ａ〜４１ｂからの出力は、切り替えスイッチ４２との接続点Ｓ１〜Ｓ３側にも出力され、この切り替えスイッチ４２の接続先を選択することによって位相検出部１６に入力される検波信号の遅延量（位相の補正量）を変更することができる。また本例に係る切り替えスイッチ４２には、位相補正部３１からの出力タイミングを遅らせずにそのまま出力するための接点Ｓ０が設けられている。
【００３９】
上述の構成を備えたレイテンシ調製部４にて最適な遅延量を求める手法について説明する。例えばＤＤＳ２１から出力された周波数信号ｃｏｓ（ωｔ）がＤ／Ａ変換器２２→差動増幅器１４→Ａ／Ｄ変換器１５を経て位相検出部１６に入力されるまでに生じる時間遅れをΔｔ１とし、同じくＤＤＳ２１から出力された検波信号ｓｉｎ（ωｔ）が位相補正部３１→レイテンシ調整部４を経て位相検出部１６に入力されるまでに行われる位相の補正量をΔｔ２とする。
【００４０】
このとき差動増幅器１４へのＶＣＯ１１側（ミキサ１３）からの周波数信号の入力を遮断し、当該差動増幅器１４のゲインを１とすると、位相検出部１６では以下の（３）式の演算が実行される。
ｓｉｎ（ω（ｔ＋Δｔ２））×ｃｏｓ（ω（ｔ＋Δｔ１））
＝（１／２）ｓｉｎ（ω（２ｔ＋Δｔ２＋Δｔ１））
＋（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））…（３）
（３）式の演算結果においても交流成分を除去すれば、（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））に対応する信号が取り出され、Δｔ２の値がΔｔ１に近づくほど、（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））の値が０に近づくことになる。
【００４１】
そこで図３に示したレイテンシ調整部４における切り替えスイッチ４２の接続先を接点Ｓ０〜Ｓ３へと変更してΔｔ２を順次変化させ、（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））の値が０に最も近くなる接点を選択することにより、当該立ち上げ時におけるＤ／Ａ変換器２２の遅れ時間を相殺する、検波信号の位相の補正量を決定することができる。
【００４２】
以上に説明した手法によるレイテンシ調整部４での遅延量の決定（以下、レイテンシ調整という）を実行可能とするため、本実施の形態の形態に係る周波数シンセサイザではレイテンシ調整実行時にＶＣＯ１１側（ミキサ１３）からの周波数信号の入力を遮断するためのスイッチ部５が設けられている。このスイッチ部５を開とすることにより、ＤＤＳ２１から出力された周波数信号がテスト用の信号として位相検出部１６に入力されることになる。
【００４３】
またＶＣＯ１１側からの入力がなくなることにより、差動増幅器１４からはアナログ変換されたＤＤＳ２１の周波数信号がそのまま増幅されて出力されることになるが、差分を取っていない周波数信号を増幅して検波信号との直交検波を行うと、検波される信号同士の振幅の差が大きすぎて検波精度を低下させる要因となる。そこで例えばＤＤＳ２１は、レイテンシ調整時にはその信号レベルを下げて周波数信号の出力を行うようになっている。
【００４４】
また、位相検出部１６の出力は例えばコンピュータ部２０へと出力され、当該コンピュータ部２０内にて交流成分を除去する処理が行われ、時間遅れΔｔ２と補正量Δｔ１との差を表すデータを記憶しておくことができる。またコンピュータ部２０は、切り替えスイッチ４２の各接点Ｓ０〜Ｓ３への切り替え状態と対応付けて前記Δｔ２とΔｔ１との差を表すデータを記憶し、当該データの絶対値が最小となる接点をそのときのレイテンシ調整動作における最適な補正量に対応する接点として選択することができる。
【００４５】
以上の構成を備えたレイテンシ調整部４にて、最適な遅延量を決定する手法について図４、図５を参照しながら説明する。図４はレイテンシを調整する動作において、システムクロック２０１からのクロック信号に基づいて各回路に入出力される信号を示すタイミングチャートを簡略化して示したものである。各チャートは、上段から順に、クロック信号、差動増幅器１４を経由して位相検出部１６に入力される周波数信号、切り替えスイッチ４２の各接点Ｓ０〜Ｓ３より位相検出部１６に入力される検波信号、位相検出部１６より出力される信号を示している。
【００４６】
ＤＤＳ２１からは、例えばωｔ０〜ωｔ７の８クロックの間に、１周期分の周波数信号（ｃｏｓ（ωｔ１）〜ｃｏｓ（ωｔ７））及び検波信号（ｓｉｎ（ωｔ１）〜ｓｉｎ（ωｔ７））が繰り返し出力される。図示の便宜上、図５のＤＤＳ２１の出力チャート中にはこれらの周波数信号、検波信号をまとめて「ｅ＾（ｊωｔ０）〜ｅ＾（ｊωｔ７）」と示してある。
【００４７】
図４に示したチャートの例では、ＤＤＳ２１から出力された周波数信号は、差動増幅器１４等を経由することにより、４クロック後に位相検出部１６へと入力されている。一方、レイテンシ調整部での遅延量がゼロである接点Ｓ０からの出力は、ＤＤＳ２１出力の２クロック後に位相検出部１６へと入力されている。このことから、本例では、位相補正部３１では、クロック信号の２クロック分だけＤＤＳ２１から出力された検波信号の位相を遅らせる補正が行われていることが分かる。そして、接点Ｓ１〜Ｓ３からは、位相補正部３１にて位相補正された後の検波信号に対して、検波信号を出力するタイミングを１クロック単位ずつ遅らせた信号が出力されている。
【００４８】
ここで今、図４中に示すタイミングにて、切り替えスイッチ４２を接点Ｓ０に接続すると、位相検出部１６では例えば周波数信号と検波信号とが入力されてから１クロック経過した後のタイミングで（３）式の演算を実行した結果がコンピュータ部２０へ向けて出力される。また、図４中に、Ｓ１、Ｓ２、…と示すタイミングで切り替えスイッチ４２の接点を切り替えた場合にも同様に周波数信号及び検波信号の入力タイミングの１クロック後に上述の演算結果が出力される。
【００４９】
そこでコンピュータ部２０では、切り替えスイッチ４２の接点の切り替えタイミング及びその接続先と、位相検出部１６より取得したデータとを対応付けて記憶しておくことにより、レイテンシ調整部４にて検波信号が送れて出力されるクロック数と周波数信号‐検波信号間の位相の一致度合い（既述の（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））との関係を把握することができる。
【００５０】
図４によれば、例えば切り替えスイッチ４２を接点Ｓ０（遅延量０クロック）に接続した直後の位相検出部１６からの出力Ａ３は「ｃｏｓ（ωｔ６）×（ｓｉｎ（ωｔ０））」となり、レイテンシ調整部４からの出力が２クロック分進んでいるので、周波数信号‐検波信号間の位相が一致した結果は得られない。一方、切り替えスイッチ４２を接点Ｓ２（遅延量２クロック）に接続した直後の位相検出部１６からの出力Ａ３は「ｃｏｓ（ωｔ２）×（ｓｉｎ（ωｔ２））」となり、両信号の位相が一致していることを把握できる。
【００５１】
図４では説明の便宜上、切り替えスイッチ４２を２クロック毎に変更した場合を示しているが、実際には、例えば数百ミリ秒〜数秒程度ずつ、予め設定した時間ごとに切り替えスイッチ４２の接続先の接点を例えばＳ０→Ｓ１→Ｓ２→Ｓ３と切り替えていく。この結果、コンピュータ部２０では、図５に示すように「（１／２）ｓｉｎ（ω（Δｔ２−Δｔ１））」の値が時間軸に沿って各接点に対応付けて記憶される（図５中には絶対値で示してある）。そしてこの値が最も小さくなる接点が、今回の立ち上げ動作におけるＤ／Ａ変換器２２のレイテンシを相殺する遅延量に対応する接点として選択されることになる。
【００５２】
以上に説明した構成を備えた周波数シンセサイザの作用について図６のフロー図を参照しながら説明する。周波数シンセサイザの立ち上げを開始し（スタート）その電源が投入されると（ステップＳ１）、レイテンシ調整部４の切り替えスイッチ４２を接点Ｓ０に接続して検波信号の遅延量を「０クロック」に設定する（ステップＳ２）。また、スイッチ部５を開として、ＶＣＯ１１を差動増幅器１４から切り離すと共に（ステップＳ３）、ＤＤＳ２１の周波数信号（及び検波信号）の周波数及び当該ＤＤＳ２１から作動増幅器１４へ出力されるディジタル信号の信号レベルを各々予め定められた値に設定する（ステップＳ４）。ここで例えばＤＤＳ２１から作動増幅器１４へ出力されるディジタル信号の信号レベルは、通常運転時の２０分の１のレベルに設定される一方、検波信号として位相補正部３１へ出力されるディジタル信号は通常運転時のレベルに設定される。
【００５３】
そしてＤＤＳ２１より周波数信号及び検波信号の出力が開始されると（ステップＳ５）、位相検出部１６より出力された演算結果がコンピュータ部２０で処理され、周波数信号と検波信号との位相差を示すデータとして記憶される（ステップＳ６）。こうして予め設定した時間が経過したら、切り替えスイッチ４２の接続先を切り替えて、レイテンシ調整部４の遅延量を１クロックだけインクリメントする（ステップＳ７）。
【００５４】
その結果、遅延量が３クロックを超えていなければ（ステップＳ８；ＮＯ）、切り替えスイッチ４２の切り替え先があることになるので、その状態で所定時間両信号の位相差を検出し、その結果を記憶してから（ステップＳ７）レイテンシ調整部４の遅延量を１クロック分だけインクリメントする動作を繰り返す（ステップＳ８）。そして、遅延量が３クロックを超えて４クロックとなり、これ以上、クロック数を増加させる接点がなくなったら（ステップＳ８；ＹＥＳ）、図４、図５を用いて説明した考え方に基づいて最適な遅延量を選択し、切り替えスイッチ４２の接続先をこの遅延量に対応する接点に切り替える（ステップＳ９）。
【００５５】
この結果、今回の立ち上げ動作におけるＤ／Ａ変換器２２のレイテンシを相殺する遅延量がレイテンシ調整部４にて選択されたことになるので、スイッチ部５を閉じて差動増幅器１４をＶＣＯ１１側に接続し、ＤＤＳ２１から作動増幅器１４へ向けて出力されるディジタル信号の信号レベルを通常動作時のレベルに戻し（ステップＳ１０）こうしてレイテンシの調整動作を終え（エンド）、ＰＬＬ回路全体を作動させて周波数シンセサイザを立ち上げていく。
【００５６】
この後の周波数シンセサイザの立ち上げ動作についても簡単に説明しておく。この例では周波数シンセサイザの各設定値設定周波数をｆｓ＝８７５５．５ＭＨｚ、分周器１２をＮ＝１０４、ミキサ１３の固定周波数信号ｆＭＩＸ＝８０ＭＨｚとする。また周波数シンセサイザは、不図示の周波数引き込み機構を備えており、その立ち上げ時においてＶＣＯ１１の出力周波数を設定周波数の近傍まで引き込むことが可能となっている。
【００５７】
周波数引き込み機構の作用によりＶＣＯ１１の出力周波数が設定周波数の近傍まで引き込まれたら、ＰＬＬ回路が作用し、ＶＣＯ１１からの出力は、分周器１２にて１／１０４の周波数に分周され、ミキサ１３にて固定周波数８０ＭＨｚが乗算されてから、差動増幅器１４へ向けて出力される。ここで、ｆＶＣＯ＝ｆｓとなった場合には、ミキサ１３からは８７５５．５×１０６／１０４−８０×１０６＝４１８７５００Ｈｚの周波数信号が出力されることになる。
【００５８】
一方、ＤＤＳ２１においては、出力周波数ｆＤＤＳが上述の４１８７５００Ｈｚとなるようにコンピュータ部２０からの設定がなされており、この出力周波数を持つ周波数信号が、Ｄ／Ａ変換器２２にて振幅調整された後、差動増幅器１４に入力される。この結果、差動増幅器１４からは、ミキサ１３から出力されたＶＣＯ１１側の周波数信号とＤＤＳ２１側の周波数信号との差分を２０倍に増幅した差分信号が出力され、この差分信号が位相検出部１６にて直交検波されて両周波数信号の位相差Δθを検出するための演算がなされる。ここで既述のように周波数シンセサイザの立ち上げ時においてＤＤＳ２１から位相検出部１６へ入力される周波数信号と検波信号との位相が良好に一致していることにより、ＶＣＯ１１側の周波数信号との位相差Δθを精度よく検出することができる。
【００５９】
そして位相検出部１６からは既述の（２）式に示した信号が出力されてフィルタ１７にて当該位相差に対応する信号「−（２０／２）ｓｉｎ（Δθ）」が取り出さる。フィルタ１７で取り出された信号は、積分回路１８にて積分、加算されＤ／Ａ変換器１９にてアナログデータに変換された後、制御電圧としてＶＣＯ１１に印加される。このＰＬＬ回路により「−（２０／２）ｓｉｎ（Δθ）＝０」、即ちΔθ＝０となるようにループ制御が実行され、Δθ＝０となったときＶＣＯ１１の出力周波数ｆＶＣＯが設定周波数ｆｓにロックされると共に、ミキサ１３から出力される周波数信号がＤＤＳ２１からの出力に同期した状態となる。
【００６０】
以上に説明した周波数シンセサイザによれば、以下の効果がある。周波数シンセサイザは、ＶＣＯ１１から出力された周波数信号との位相差を検出するために、ＤＤＳ２１から出力される周波数信号と、この周波数信号の位相を９０°ずらした検波信号とが異なる経路を通って位相検出部１６に入力されて直交検波に利用される際に、これら２つの信号が位相検出部に入力されるタイミングをそろえるための位相補正部３１とレイテンシ調整部４とを備えている。そして位相補正部３１は予め定めた量だけ前記検波信号の位相を補正する一方、レイテンシ調整部４は検波信号を出力するタイミングをクロック単位で遅らせることができる。この結果、ＤＤＳ２１から出力された周波数信号が通る経路に設けられているＤ／Ａ変換器２２の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる場合であっても、この立ち上げ時間の変化に応じて検波信号の出力タイミングを遅らせ、ＤＤＳ２１から同時に出力された周波数信号−検波信号間の位相差を小さくすることができるので、ＶＣＯ１１及びＤＤＳ２１の各々の周波数信号の位相差を正確に把握して精度の高い周波数調整を行うことができる。
【００６１】
ここで検波信号を補正する順序は図１に示したように位相補正部３１→レイテンシ調整部４の順に行う場合に限られず、この順番を入れ替えてもよい。また本例では周波数シンセサイザを立ち上げるたびに処理の時間が変換する回路の例としてＤ／Ａ変換部２２を挙げたが、このほか差動増幅器１４やその後段のＡ／Ｄ変換器１５にて同様の現象が発生する場合にも、検波信号に対して予め設定した補正量だけ位相の補正を行う位相補正部３１と、検波信号をクロック単位で遅らせて出力することにより位相の補正を行うレイテンシ調整部４とを組み合わせることにより、前記現象の発生に伴う不都合を解消することができる。
【００６２】
また、レイテンシ調整部４を構成するシフトレジスタ内に設けるレジスタ部の数は、図３に示した３個の例に限定されず、調整量の異なる接続点が２つ以上設けられていれば３個より少なくてもよいし、多くてもよい。さらにはレジスタ部を通らない接点Ｓ０は設けなくてもよい。このほか、最適な調整量はコンピュータ部２０を利用して決定する場合に限定されず、位相検出部から出力された信号に基づいて、例えば手動で切り替えスイッチ４２の接続点を切り替えてもよい。さらに、レイテンシ調整部４は図３に示すようにシフトレジスタを用いる場合に限定されず、例えば遅延素子などを利用してもよい。
【００６３】
そしてレイテンシ調整時にＶＯＣ１１側からの周波数信号の入力を遮断するスイッチ部は、図１に示すように回路中に当該スイッチ部５を物理的に設ける場合に限定されない。例えばコンピュータ部２０からの指示に基づいて分周器１２の出力を停止することができるように構成し、レイテンシ調整時にはこの分周器１２からの出力を停止することにより、ＶＯＣ１１側から作動増幅器１４への周波数信号の入力を遮断してもよい。この場合には、分周器１２がスイッチ部としての役割も果たしていることになる。
【００６４】
またレイテンシ調整の際に、ＤＤＳ２１から作動増幅器１４へ出力される周波数信号の出力レベルを通常使用時に比べて小さくする手法に代えて、差動増幅器１４側のゲインを小さくしてもよい。例えば差動増幅器１４はコンピュータ部２０からの制御によるゲインの変更を可能とし、周波数シンセサイザの通常運転時にはそのゲインを２０倍とする一方、レイテンシ調整時には位相検出部１６に入力される周波数信号と検波信号との振幅をほぼ一致させるため、差動増幅器１４のゲインを１倍とするように、ゲインを切り替える構成とする場合などが考えられる。
【符号の説明】
【００６５】
１１ 電圧制御発振器（ＶＣＯ）
１４ 差動増幅器
１５ Ａ／Ｄ変換器
１６ 位相検出部
２０ コンピュータ部
２１ ＤＤＳ
２２ Ｄ／Ａ変換器
３１ 位相補正部
４ レイテンシ調整部
４１ａ〜４１ｃ
レジスタ部
４２ 切り替えスイッチ
５ スイッチ部
【特許請求の範囲】
【請求項１】
電圧制御発振部から出力された周波数信号と、周波数設定部から出力された設定周波数のディジタルの周波数信号をディジタル／アナログ変換部を介して得たアナログの周波数信号と、を差動増幅器に入力し、この差動増幅器にて得られたアナログの差分信号をアナログ／ディジタル変換部を介して得たディジタルの周波数信号と、前記周波数設定部から出力されるディジタルの周波数信号の位相を９０°ずらした検波信号と、を位相差検出部により直交検波して両周波数信号の位相差を取り出し、この位相差を積分してその積分値に応じた電圧を前記電圧制御発振部に制御電圧として供給する周波数シンセサイザであって、
前記電圧制御発振部と差動増幅器との間に設けられたスイッチ部と、
前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号中に含まれる周波数設定部由来の周波数信号が前記位相検出部に入力されるまでのタイミングと、前記出力された時点から検波信号が前記位相検出部に入力されるまでのタイミングとをそろえるために予め定めた補正量だけ前記検波信号の位相を補正する第１の位相補正部と、
前記ディジタル／アナログ変換部の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる不都合を解消するために、前記検波信号をクロック単位で遅らせて出力する第２の位相補正部と、
前記スイッチ部により電圧制御発振部を差動増幅器から切り離した状態で前記ディジタル信号発振部からテスト用の周波数信号を出力し、前記第２の位相補正部における遅延のクロック数を順次変えて、前記位相検出部で得た位相差が最小になるクロック数を遅延量とするように第２の位相補正部を設定する制御部と、を備えたことを特徴とする周波数シンセサイザ。
【請求項２】
前記制御部は、前記差動増幅器に前記テスト用の周波数信号を入力するときには、当該差動増幅器の差動利得、または前記周波数設定部から出力されるディジタルの周波数信号の信号レベルを通常使用時に比べて小さくすることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
前記第２の位相補正部は、シフトレジスタにより構成されていることを特徴とする請求項１または２に記載の周波数シンセサイザ。
【請求項４】
前記周波数設定部は、ダイレクト・ディジタル・シンセサイザであることを特徴とする請求項１ないし３のいずれか一つに記載の周波数シンセサイザ。
【請求項５】
電圧制御発振部から出力された周波数信号と、周波数設定部から出力された設定周波数のディジタルの周波数信号をディジタル／アナログ変換部を介して得たアナログの周波数信号と、を差動増幅器に入力し、この差動増幅器にて得られたアナログの差分信号をアナログ／ディジタル変換部を介して得たディジタルの周波数信号と、前記周波数設定部から出力されるディジタルの周波数信号の位相を９０°ずらした検波信号と、を位相差検出部により直交検波して両周波数信号の位相差を取り出し、この位相差を積分してその積分値に応じた電圧を前記電圧制御発振部に制御電圧として供給し、前記電圧制御発振部と差動増幅器との間に設けられたスイッチ部と、前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号中に含まれる周波数設定部由来の周波数信号が前記位相検出部に入力されるまでのタイミングと、前記出力された時点から検波信号が前記位相検出部に入力されるまでのタイミングとをそろえるために予め定めた補正量だけ前記検波信号の位相を補正する第１の位相補正部と、前記ディジタル／アナログ変換部の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる不都合を解消するために、前記検波信号をクロック単位で遅らせて出力する第２の位相補正部と、を備えた周波数シンセサイザの調整方法であって、
この周波数シンセサイザの立ち上げ時に、前記スイッチ部により電圧制御発振部を差動増幅器から切り離した状態で前記ディジタル信号発振部からテスト用の周波数信号を出力する工程と、
前記第２の位相補正部における遅延のクロック数を順次変えて、前記位相検出部で得た位相差が最小になるクロック数を遅延量とするように第２の位相補正部を設定する工程と、を含むことを特徴とする周波数シンセサイザの調整方法。
【請求項１】
電圧制御発振部から出力された周波数信号と、周波数設定部から出力された設定周波数のディジタルの周波数信号をディジタル／アナログ変換部を介して得たアナログの周波数信号と、を差動増幅器に入力し、この差動増幅器にて得られたアナログの差分信号をアナログ／ディジタル変換部を介して得たディジタルの周波数信号と、前記周波数設定部から出力されるディジタルの周波数信号の位相を９０°ずらした検波信号と、を位相差検出部により直交検波して両周波数信号の位相差を取り出し、この位相差を積分してその積分値に応じた電圧を前記電圧制御発振部に制御電圧として供給する周波数シンセサイザであって、
前記電圧制御発振部と差動増幅器との間に設けられたスイッチ部と、
前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号中に含まれる周波数設定部由来の周波数信号が前記位相検出部に入力されるまでのタイミングと、前記出力された時点から検波信号が前記位相検出部に入力されるまでのタイミングとをそろえるために予め定めた補正量だけ前記検波信号の位相を補正する第１の位相補正部と、
前記ディジタル／アナログ変換部の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる不都合を解消するために、前記検波信号をクロック単位で遅らせて出力する第２の位相補正部と、
前記スイッチ部により電圧制御発振部を差動増幅器から切り離した状態で前記ディジタル信号発振部からテスト用の周波数信号を出力し、前記第２の位相補正部における遅延のクロック数を順次変えて、前記位相検出部で得た位相差が最小になるクロック数を遅延量とするように第２の位相補正部を設定する制御部と、を備えたことを特徴とする周波数シンセサイザ。
【請求項２】
前記制御部は、前記差動増幅器に前記テスト用の周波数信号を入力するときには、当該差動増幅器の差動利得、または前記周波数設定部から出力されるディジタルの周波数信号の信号レベルを通常使用時に比べて小さくすることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
前記第２の位相補正部は、シフトレジスタにより構成されていることを特徴とする請求項１または２に記載の周波数シンセサイザ。
【請求項４】
前記周波数設定部は、ダイレクト・ディジタル・シンセサイザであることを特徴とする請求項１ないし３のいずれか一つに記載の周波数シンセサイザ。
【請求項５】
電圧制御発振部から出力された周波数信号と、周波数設定部から出力された設定周波数のディジタルの周波数信号をディジタル／アナログ変換部を介して得たアナログの周波数信号と、を差動増幅器に入力し、この差動増幅器にて得られたアナログの差分信号をアナログ／ディジタル変換部を介して得たディジタルの周波数信号と、前記周波数設定部から出力されるディジタルの周波数信号の位相を９０°ずらした検波信号と、を位相差検出部により直交検波して両周波数信号の位相差を取り出し、この位相差を積分してその積分値に応じた電圧を前記電圧制御発振部に制御電圧として供給し、前記電圧制御発振部と差動増幅器との間に設けられたスイッチ部と、前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号中に含まれる周波数設定部由来の周波数信号が前記位相検出部に入力されるまでのタイミングと、前記出力された時点から検波信号が前記位相検出部に入力されるまでのタイミングとをそろえるために予め定めた補正量だけ前記検波信号の位相を補正する第１の位相補正部と、前記ディジタル／アナログ変換部の信号の変換時間が周波数シンセサイザの立ち上げの度に異なる不都合を解消するために、前記検波信号をクロック単位で遅らせて出力する第２の位相補正部と、を備えた周波数シンセサイザの調整方法であって、
この周波数シンセサイザの立ち上げ時に、前記スイッチ部により電圧制御発振部を差動増幅器から切り離した状態で前記ディジタル信号発振部からテスト用の周波数信号を出力する工程と、
前記第２の位相補正部における遅延のクロック数を順次変えて、前記位相検出部で得た位相差が最小になるクロック数を遅延量とするように第２の位相補正部を設定する工程と、を含むことを特徴とする周波数シンセサイザの調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１８８３０９（Ｐ２０１１−１８８３０９Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５２２７８（Ｐ２０１０−５２２７８）
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（０００２３２４８３）日本電波工業株式会社 (1,148)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（０００２３２４８３）日本電波工業株式会社 (1,148)
【Ｆターム（参考）】
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