周波数調整装置及びそれを含むDLL回路
【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むDLL回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。
【解決手段】本発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、周波数調整装置及びそれを含むDLL(Delay Locked Loop)回路に関し、より詳しくは、電磁干渉を減少させる周波数調整装置及びそれを含むDLL回路に関するものである。
【背景技術】
【0002】
一般的に、DLL回路は外部クロックを切り換えて得られた基準クロックに対し一定時間位相が先んじる内部クロックを提供するのに用いられる(例えば、特許文献1)。DLL回路は、半導体集積回路内で活用される内部クロックがクロックバッファー及び伝送ラインをによって遅延されることによって外部クロックとの位相差が生じ、それによって出力データへのアクセス時間が長くなる問題点を解決するために用いられる。DLL回路はこのように有効データ出力区間を増加させるために内部クロックの位相を外部クロックに対し所定時間先んじるように制御する機能を行う。
【0003】
一方、最近の半導体集積回路は高速化及び高集積化がますます実現されていく傾向であり、それによって電磁干渉(EMI、Electromagnetic Interference)が重要な問題として台頭している。このような電磁干渉現象は各クロック及び信号が予め設定された正確な周波数を有する程、より大きく表れる。このように半導体集積回路の動作が精密に行われるほど電磁干渉現象がより大きく表れるが、従来の技術においてはそれを解決するような技術的手段が存在しなかった。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2007−6517号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、上述した問題点を解決するために案出されたものであり、半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むDLL回路を提供することをその技術的課題とする。
【課題を解決するための手段】
【0006】
上述した技術的課題を達成するための本発明の1実施形態に係る周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。
【0007】
また、本発明のまた他の実施形態に係る周波数調整方法は、基準クロックを所定比率で分周して分周クロックを生成するステップと、前記分周クロックに応答して周期的に複数のビットの周波数制御信号の論理値を変更するステップと、前記複数のビットの周波数制御信号の論理値に対応させた遅延時間を前記基準クロックに付与するステップとを含むことを特徴とする。
【0008】
さらに、本発明のまた他の実施形態に係るDLL回路は、基準クロックの周波数を周期的に増加又は減少させて周波数調整クロックを生成する周波数調整装置;遅延制御信号に応答して前記周波数調整クロックを遅延させて遅延クロックを生成する遅延装置;前記遅延クロックの出力経路の遅延量をモデリングした遅延時間を前記遅延クロックに付与してフィードバッククロックを生成する遅延補充装置と、前記基準クロックと前記フィードバッククロックの位相を比較して位相比較信号を生成する位相比較装置と、前記位相比較信号に応答して前記遅延制御信号を生成する遅延制御装置とを含むことを特徴とする。
【発明の効果】
【0009】
以上で説明した本発明の周波数調整装置及びそれを含むDLL回路は、周期的に出力クロックの周波数を増減させることによって半導体集積回路の電磁干渉を減少させる効果がある。
また、本発明の周波数調整装置及びそれを含むDLL回路は、電磁干渉現象の発生確率を減少させて半導体集積回路のより安定した動作を支援する効果がある。
【図面の簡単な説明】
【0010】
【図1】本発明の1実施形態に係るDLL回路の構成を示すブロック図である。
【図2】図1に示した周波数調整装置の構成を示す第1例示図である。
【図3】図2に示したクロック分周部の詳細構成図である。
【図4】図2に示した周波数制御信号生成部の詳細構成図である。
【図5】図4の周波数制御信号生成部から出力される周波数制御信号の波形図である。
【図6】図2に示した周波数調整部の詳細構成図である。
【図7】図1に示した周波数調整装置の構成を示す第2例示図である。
【図8】図7に示した周波数制御信号生成部の詳細構成図である。
【図9】図8の周波数制御信号生成部から出力される周波数制御信号の波形図である。
【図10】図7に示した周波数調整部の詳細構成図である。
【図11A】本発明の1実施形態に係るDLL回路の動作を説明するための図である。
【図11B】本発明の1実施形態に係るDLL回路の動作を説明するための図である。
【図12】本発明の1実施形態に係るDLL回路の動作を説明するための図である。
【発明を実施するための形態】
【0011】
以下、添付した図面を参照して本発明の望ましい実施形態をより詳細に説明する。
【0012】
図1に示すように、本発明の1実施形態に係るDLL回路は、クロック入力バッファー10、周波数調整装置20、遅延装置30、クロックドライバー40、遅延補充装置50、位相比較装置60、及び遅延制御装置70を含む。
【0013】
前記クロック入力バッファー10は外部クロックclk_extをバッファリングして基準クロックclk_refを生成する。前記周波数調整装置20は前記基準クロックclk_refの周波数を周期的に増加又は減少させて周波数調整クロックclk_adfを生成する。前記遅延装置30は遅延制御信号dlcntに応答して前記周波数調整クロックclk_adfを遅延させて遅延クロックclk_dlyを生成する。前記クロックドライバー40は前記遅延クロックclk_dlyを駆動して出力クロックclk_outを生成する。
【0014】
前記遅延補充装置50は、前記遅延クロックclk_dlyがデータ出力バッファーまで出力される経路に存在する遅延素子の遅延値をモデリングしてそれに対応する遅延量を前記遅延クロックclk_dlyに付与することによってフィードバッククロックclk_fbを生成する。前記位相比較装置60は前記基準クロックclk_refと前記フィードバッククロックclk_fbのうちのどのクロックの位相が先んじるかに対する情報を前記位相比較信号phcmpを?用して前記遅延制御装置70に伝達する。前記遅延制御装置70は前記位相比較信号phcmpによって伝えられる情報に対応して前記遅延制御信号dlcntを生成して前記遅延装置30に伝達することによって、前記遅延装置30は前記基準クロックclk_refに付与する遅延量を制御する。
【0015】
前記遅延装置30に入力されるクロックが予め設定された周波数を正確に維持すると、前記遅延装置30及び前記DLL回路内で電磁干渉が生じる。このような電磁干渉現象は信号干渉などの副作用につながるため、その防止のために前記周波数調整装置20が備えられる。前記周波数調整装置20は前記基準クロックclk_refの周波数を周期的に増加又は減少させる。このような前記周波数調整装置20の動作によって前記遅延装置30及び前記DLL回路は電磁干渉現象を減少させることができる。
【0016】
図2に示すように、前記周波数調整装置20の第1例示としての周波数調整装置20aは、クロック分周部210a、周波数制御信号生成部220a、及び周波数調整部230aを含む。
前記クロック分周部210aは、前記基準クロックclk_refの周波数を所定比率に分周して前記分周クロックclk_divを生成する。前記基準クロックclk_refの分周比率(例えば、2分周、4分周、8分周など)は設計者によって選択される。設計者は、テストによって前記基準クロックclk_refに対する周波数を調整する最適の時間間隔を設定し、それによって前記基準クロックclk_refの分周比率を選択する。
【0017】
その後、前記周波数制御信号生成部220aは、前記分周クロックclk_divのトグル(Toggle)タイミングに同期して1ビットずつレベルが遷移する前記nビットの周波数制御信号fqcnt<1:n>を生成する。すなわち、前記nビットの周波数制御信号fqcnt<1:n>は、前記分周クロックclk_divがトグルする時ごとに1ビットの論理値が変化する。
【0018】
前記周波数調整部230aは、前記nビットの周波数制御信号fqcnt<1:n>に応答して前記基準クロックclk_refの周波数を調整して前記周波数調整クロックclk_adfを生成する。そのために、前記周波数調整部230aは前記nビットの周波数制御信号fqcnt<1:n>に応答して前記基準クロックclk_refを遅延させる。すなわち、前記周波数調整部230aは、前記nビットの周波数制御信号fqcnt<1:n>の論理値の変化により、前記基準クロックclk_refに対する遅延量を増加又は減少させる。この時、前記nビットの周波数制御信号fqcnt<1:n>は周期的に前記基準クロックclk_refに対する遅延量の増加又は減少を指示する。
【0019】
図3は、図2に示したクロック分周部の詳細構成図であって、基準クロックを2分周、4分周、8分周、及び16分周にして生成したクロックのうちのいずれか1つを分周クロックとして出力するクロック分周部を例示的で示す図である。本発明が実現しようとするクロック分周部において、分周比率及び分周によって生成されるクロックの数は図面に示す形態に限定されないことは明らかである。
【0020】
図3に示すように、前記クロック分周部210aは分周クロック生成部212a及びスイッチング部214aを含む。
前記分周クロック生成部212aは第1リセット信号rst1に応答して前記基準クロックclk_refから2分周クロックclk_div2、4分周クロックclk_div4、8分周クロックclk_div8、及び16分周クロックclk_div16を生成する。前記分周クロック生成部212aは第1分周器DIV1、第2分周器DIV2、第3分周器DIV3、及び第4分周器DIV4を含む。
【0021】
前記第1分周器DIV1は、前記第1リセット信号rst1に応答して前記基準クロックclk_refを2分周して前記2分周クロックclk_div2を生成する。前記第2分周器DIV2は、前記第1リセット信号rst1に応答して前記2分周クロックclk_div2を2分周して前記4分周クロックclk_div4を生成する。前記第3分周器DIV3は、前記第1リセット信号rst1に応答して前記4分周クロックclk_div4を2分周して前記8分周クロックclk_div8を生成する。前記第4分周器DIV4は、前記第1リセット信号rst1に応答して前記8分周クロックclk_div8を2分周して前記16分周クロックclk_div16を生成する。
【0022】
前記スイッチング部214aは、選択信号selに応答して前記基準クロックclk_ref、前記2分周クロックclk_div2、前記4分周クロックclk_div4、前記8分周クロックclk_div8、及び前記16分周クロックclk_div16のうちのいずれか1つを選択して前記分周クロックclk_divとして出力する。前記選択信号selは、テスト動作時にはテスト信号によって実現される。そして、テスト動作が終了すれば、モードレジスタ又はフューズ回路などによって人為的にそのレベルが固定される形態として実現される。前記スイッチング部214aは前記選択信号selによって制御されるマルチプレクサ回路の形態として実現可能であり、このような構成は当業者であれば容易に実施できるレベルの技術に該当する。
【0023】
図4は、図2に示した周波数制御信号生成部の詳細構成図であって、周波数制御信号は6ビットの信号として実現されることを例示的で示したものである。
図4に示すように、前記周波数制御信号生成部220aはシフト部222a及び反転部224aを含む。
【0024】
前記シフト部222aは、第2リセット信号rst2及び前記分周クロックclk_divに応答して反転フィードバック信号ivfdb及び前記6ビットの周波数制御信号fqcnt<1:6>のうちの5ビットfqcnt<1:5>をシフトして前記6ビットの周波数制御信号fqcnt<1:6>の論理値を調整する。前記シフト部222aは第1〜第6フリップフロップ(FF1〜FF6)を含む。
【0025】
前記第1フリップフロップFF1は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記反転フィードバック信号ivfdbをラッチして第1周波数制御信号fqcnt<1>を生成する。前記第2フリップフロップFF2は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記第1周波数制御信号fqcnt<1>をラッチして第2周波数制御信号fqcnt<2>を生成する。前記第3フリップフロップFF3は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記第2周波数制御信号fqcnt<2>をラッチして第3周波数制御信号fqcnt<3>を生成する。前記第4フリップフロップFF4は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記第3周波数制御信号fqcnt<3>をラッチして前記第4周波数制御信号fqcnt<4>を生成する。前記第5フリップフロップFF5は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記第4周波数制御信号fqcnt<4>をラッチして第5周波数制御信号fqcnt<5>を生成する。前記第6フリップフロップFF6は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記第5周波数制御信号fqcnt<5>をラッチして第6周波数制御信号fqcnt<6>を生成する。
【0026】
前記反転部224aは、前記6ビットの周波数制御信号fqcnt<1:6>のうちの第6番目ビットの信号fqcnt<6>を反転させて前記反転フィードバック信号ivfdbとして出力する。前記反転部224aは、前記第6周波数制御信号fqcnt<6>を反転させて前記反転フィードバック信号ivfdbを出力する第1インバータIV1を含む。
【0027】
初期状態において、前記6ビットの周波数制御信号fqcnt<1:6>が全部ローレベルであると仮定すれば、前記反転フィードバック信号ivfdbはハイレベルの電位を有する。その後、前記シフト部222aの前記第1〜第6フリップフロップ(FF1〜FF6)は、前記分周クロックclk_divのトグルタイミングに同期して前記ハイレベルの反転フィードバック信号ivfdbを1ビットずつシフトする。それにより、前記6ビットの周波数制御信号fqcnt<1:6>は1ビットずつそのレベルが遷移する。このような前記周波数制御信号fqcnt<1:6>の電位レベルの変化は図5に示されている。
【0028】
図5に示すように、前記分周クロックclk_divのトグルタイミングごとに前記6ビットの周波数制御信号fqcnt<1:6>は1ビットずつローレベルからハイレベルに遷移することが分かる。前記6ビットの周波数制御信号fqcnt<1:6>が全部ハイレベルになった後には、再び1ビットずつハイレベルからローレベルへのレベル遷移が起こる。すなわち、前記分周クロックclk_divのトグルタイミングごとに前記6ビットの周波数制御信号fqcnt<1:6>の論理値が1ビットずつ遷移する。このように前記6ビットの周波数制御信号fqcnt<1:6>は周期的にそのレベルが変化する。
【0029】
図6は、図2に示した周波数調整部の詳細構成図であって、6ビットの周波数制御信号fqcnt<1:6>に応答して動作する周波数調整部を例示的に示す図である。
図6に示すように、前記周波数調整部230aは、前記基準クロックclk_refを駆動して前記周波数調整クロックclk_adfを生成する駆動部232a及び前記6ビットの周波数制御信号fqcnt<1:6>に応答して前記駆動部232aの動作を遅延させる遅延部234aを含む。
【0030】
前記駆動部232aは、前記基準クロックclk_refを駆動する第2インバータIV2及び前記第2インバータIV2の出力信号を駆動して前記周波数調整クロックclk_adfを出力する第3インバータIV3を含む。
前記遅延部234aは、第1端は前記第2インバータIV2と前記第3インバータIV3との間に接続され、第2端は各々前記6ビットの周波数制御信号fqcnt<1:6>が1ビットずつ入力される第1〜第6キャパシター(CAP1〜CAP6)を含む。
【0031】
図示したように、前記第1〜第3キャパシター(CAP1〜CAP3)はPMOSタイプのキャパシターであり、前記第4〜第6キャパシター(CAP4〜CAP6)はNMOSタイプのキャパシターである。
このように構成された周波数調整部230aにおいて、前記6ビットの周波数制御信号fqcnt<1:6>が全部ローレベルである時の前記遅延部234aの遅延値はデフォルト値に設定される。この場合、遅延動作は前記第1〜第3キャパシター(CAP1〜CAP3)によってなされる。すなわち、前記周波数調整クロックclk_adfには3個のキャパシターによる遅延時間が付与される。
【0032】
その後、前記6ビットの周波数制御信号fqcnt<1:6>が1ビットずつハイレベルに遷移し始まると、前記遅延部234aの第1〜第3キャパシター(CAP1〜CAP3)は1個ずつディセーブルになる。前記6ビットの周波数制御信号fqcnt<1:6>が1ビットずつハイレベルに遷移する動作が行い続けられれば、前記遅延部234aの第4〜第6キャパシター(CAP4〜CAP6)は1個ずつイネーブルになる。その後、前記6ビットの周波数制御信号fqcnt<1:6>が再び1ビットずつローレベルに遷移すれば前記第1〜第3キャパシター(CAP1〜CAP3)は1個ずつイネーブルになり、その後前記第4〜第6キャパシター(CAP4〜CAP6)は1個ずつディセーブルになる。すなわち、前記6ビットの周波数制御信号fqcnt<1:6>が1ビットずつ周期的にレベル遷移することにより、前記遅延部234aは前記駆動部232aによって駆動される前記基準クロックclk_refに対する遅延量を周期的に増減させる。したがって、前記周波数調整クロックclk_adfは周波数が周期的に増減するクロックとして実現され、それによって前記DLL回路は固定的な周波数を有するクロックを利用する時より電磁干渉現象を減少させることができる。
【0033】
図7に示すように、前記周波数調整装置20の第2例示としての周波数調整装置20bは周波数制御信号生成部210b及び周波数調整部220bを含む。
前記周波数制御信号生成部210bは、前記基準クロックclk_refの周波数を所定分周比に分周して前記nビットの周波数制御信号fqcnt<1:n>を生成する。前記nビットの周波数制御信号fqcnt<1:n>は前記基準クロックclk_refに応答して周期的に各ビットの論理値が変化する。
【0034】
前記周波数調整部220bは、前記nビットの周波数制御信号fqcnt<1:n>に応答し、前記基準クロックclk_refの周波数を調整して前記周波数調整クロックclk_adfを生成する。このために、前記周波数調整部220bは前記nビットの周波数制御信号fqcnt<1:n>に応答して前記基準クロックclk_refを遅延させる。すなわち、前記nビットの周波数制御信号fqcnt<1:n>の論理値の変化に応じて前記基準クロックclk_refに対する遅延量を増加又は減少させる。この時、前記nビットの周波数制御信号fqcnt<1:n>は周期的に前記基準クロックclk_refに対する遅延量の増加又は減少を指示する。
【0035】
図8は、図7に示した周波数制御信号生成部の詳細構成図であって、周波数制御信号は4ビットの信号として実現されることを例示的で示す図である。
図8に示すように、前記周波数制御信号生成部210bは、第1分周部212b、第2分周部214b、第3分周部216b、及び第4分周部218bを含む。
【0036】
前記第1分周部212bは、リセット信号rstに応答して前記基準クロックclk_refを1分周して第1周波数制御信号fqcnt<1>を生成する。前記第2分周部214bは、前記リセット信号rstに応答して前記第1周波数制御信号fqcnt<1>を2分周して第2周波数制御信号fqcnt<2>を生成する。前記第3分周部216bは、前記リセット信号rstに応答して前記第2周波数制御信号fqcnt<2>を2分周して第3周波数制御信号fqcnt<3>を生成する。前記第4分周部218bは、前記リセット信号rstに応答して前記第3周波数制御信号fqcnt<3>を2分周して第4周波数制御信号fqcnt<4>を生成する。
【0037】
このような構成により、前記第1周波数制御信号fqcnt<1>は前記基準クロックclk_refと等しい周波数を有し、前記第2周波数制御信号fqcnt<2>は前記基準クロックclk_refの1/2の周波数を有するようになる。そして、前記第3周波数制御信号fqcnt<3>は前記基準クロックclk_refの1/4の周波数を有し、前記第4周波数制御信号fqcnt<4>は前記基準クロックclk_refの1/8の周波数を有するようになる。
【0038】
図9に示すように、前記基準クロックclk_refのトグルタイミングごとに前記4ビットの周波数制御信号fqcnt<1:4>の全体的な論理値が変化することが分かる。すなわち、前記第1周波数制御信号fqcnt<1>は2進数の最下位ビットで、前記第3周波数制御信号fqcnt<3>は2進数の最上位ビットであると仮定して、前記3ビットの周波数制御信号fqcnt<1:3>の全体的な論理値の変化を10進数に置き換えてみると、前記3ビットの周波数制御信号fqcnt<1:3>の論理値は繰り返し7から0に減少する形で実現される。その後、前記第4周波数制御信号fqcnt<4>は前記3ビットの周波数制御信号fqcnt<1:3>の位相を制御するための信号として活用される。
【0039】
図10は、図7に示した周波数調整部の詳細構成図であって、4ビットの周波数制御信号fqcnt<1:4>に応答して動作する周波数調整部を例示的で示す図ある。
図10に示すように、前記周波数調整部220bはスイッチング部222b及び遅延部224bを含む。
【0040】
前記スイッチング部222bは、前記第4周波数制御信号fqcnt<4>に応答して前記第1〜第3周波数制御信号fqcnt<1:3>を選択的に反転させて前記第1〜第3周波数制御信号fqcnt<1:3>又は第1〜第3副周波数制御信号/fqcnt<1:3>を出力する。前記スイッチング部222bは第1〜第6パスゲート(PG1〜PG6)及び第1〜第3インバータ(IV1〜IV3)を含む。
【0041】
前記第1〜第3パスゲート(PG1〜PG3)は、前記第4周波数制御信号fqcnt<4>がハイレベルである時、前記第1〜第3周波数制御信号fqcnt<1:3>を各々通過させる。前記第1〜第3インバータ(IV1〜IV3)は、前記第1〜第3周波数制御信号fqcnt<1:3>を各々反転させて、前記第1〜第3副周波数制御信号/fqcnt<1:3>を出力する。前記第4〜第6パスゲート(PG4〜PG6)は、前記第4周波数制御信号fqcnt<4>がローレベルである時、前記第1〜第3副周波数制御信号/fqcnt<1:3>を各々通過させる。
【0042】
前記遅延部224bは、前記第1〜第3周波数制御信号fqcnt<1:3>又は前記第1〜第3副周波数制御信号/fqcnt<1:3>に応答して前記基準クロックclk_refを遅延させる。前記遅延部224bは第4及び第5インバータ(IV4,IV5)及び第1〜第3キャパシター(CAP1〜CAP3)を含む。
【0043】
前記第4インバータIV4には前記基準クロックclk_refが入力される。前記第5インバータIV5は、前記第4インバータIV4からの出力信号を受信し、前記周波数調整クロックclk_adfを出力する。前記第1〜第3キャパシター(CAP1〜CAP3)の第1端は前記第4インバータIV4と前記第5インバータIV5との間に接続され、第2端には各々前記第1〜第3周波数制御信号fqcnt<1:3>のうちの1ビット又は第1〜第3副周波数制御信号/fqcnt<1:3>のうちの1ビットが入力される。
【0044】
ここで、前記第1〜第3キャパシター(CAP1〜CAP3)はPMOSタイプのキャパシターとして示されているが、NMOSタイプのキャパシターを実現しても同様の動作を行うことができる。
ここで、前記第3キャパシターCAP3は前記第2キャパシターCAP2より2倍大きいキャパシタンスを有し、前記第2キャパシターCAP2は前記第1キャパシターCAP1より2倍大きいキャパシタンスを有する。
【0045】
このように構成された周波数調整部220bにおいて、前記第4周波数制御信号fqcnt<4>がハイレベルである時には前記遅延部224bの前記第1〜第3キャパシター(CAP1〜CAP3)に前記第1〜第3周波数制御信号fqcnt<1:3>が入力される。この時、前記第1〜第3周波数制御信号fqcnt<1:3>が全部ハイレベルであれば、前記遅延部224bが前記基準クロックclk_refに付与する遅延量は最小化する。その後、前記第1〜第3周波数制御信号fqcnt<1:3>それぞれの論理値が変化して、前述したように10進数に置き換えた時に7から0に変化する形態を示せば、前記遅延部224bが前記基準クロックclk_refに付与する遅延量もこのように増加するようになる。
【0046】
前記遅延部224bが前記基準クロックclk_refに付与する遅延量が最大化した後には、前記第4周波数制御信号fqcnt<4>の論理値はローレベルに変化する。これにより、前記遅延部224bの前記第1〜第3キャパシター(CAP1〜CAP3)には前記第1〜第3副周波数制御信号/fqcnt<1:3>が入力される。したがって、前記第1〜第3副周波数制御信号/fqcnt<1:3>の論理値は、10進数に置き換えた時に0から7に変化する形態を有し、それによって前記遅延部224bが前記基準クロックclk_refに付与する遅延量も減少するようになる。
【0047】
これは、前記第1〜第3キャパシター(CAP1〜CAP3)が各々前記第1〜第3周波数制御信号fqcnt<1:3>間の周波数比率と等しいキャパシタンス比率を有するために生じる現象である。
【0048】
このように、前記4ビットの周波数制御信号fqcnt<1:4>が前記遅延部224bの遅延量を周期的に増減させることによって、前記周波数調整クロックclk_adfは周波数が周期的に増減するクロックとして実現され、それによって前記DLL回路は固定的な周波数を有するクロックを利用する時より電磁干渉現象を減少させることができる。
【0049】
図11(A)は本発明の周波数調整装置を用いないDLL回路における出力クロックclk_outの集中度を示し、図11(B)は本発明の周波数調整装置を用いたDLL回路における出力クロックclk_outの集中度を示す。ここで、出力クロックclk_outの正格周期は500psecである。
【0050】
図11において、(A)は出力クロックclk_outの周期が500psecにより集中し、(B)は出力クロックclk_outの周期が500psecからより分散することを示す。(A)のように、クロックの周期が正格周期に集中する程、電磁干渉が発生する確率はより一層高まる。しかし、本発明の実現により、(B)のようにクロックの周期が正格周期から分散すれば電磁干渉の発生確率は低くなる。
【0051】
図12は従来技術と本発明を比較して実験した結果を示す。図12は時間に対するクロックのジッター(Jitter)特性を観察したものである。従来技術が適用されたDLL回路におけるクロックに比べ、本発明の周波数調整装置が実現されたDLL回路におけるクロックが多いジッターの変化量を有する。
【0052】
上述したように、本発明の周波数調整装置及びそれを含むDLL回路は、基準クロックの周波数を周期的に増減させて出力クロックが正確に正格周期を有することを防止する。よって、DLL回路及び半導体集積回路内で生じる電磁干渉を防止することができ、半導体集積回路の安定した動作を支援することができる。
【0053】
このように、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導き出されるすべての変更又は変形した形態が本発明の範囲に含まれると解釈しなければならない。
【技術分野】
【0001】
本発明は、周波数調整装置及びそれを含むDLL(Delay Locked Loop)回路に関し、より詳しくは、電磁干渉を減少させる周波数調整装置及びそれを含むDLL回路に関するものである。
【背景技術】
【0002】
一般的に、DLL回路は外部クロックを切り換えて得られた基準クロックに対し一定時間位相が先んじる内部クロックを提供するのに用いられる(例えば、特許文献1)。DLL回路は、半導体集積回路内で活用される内部クロックがクロックバッファー及び伝送ラインをによって遅延されることによって外部クロックとの位相差が生じ、それによって出力データへのアクセス時間が長くなる問題点を解決するために用いられる。DLL回路はこのように有効データ出力区間を増加させるために内部クロックの位相を外部クロックに対し所定時間先んじるように制御する機能を行う。
【0003】
一方、最近の半導体集積回路は高速化及び高集積化がますます実現されていく傾向であり、それによって電磁干渉(EMI、Electromagnetic Interference)が重要な問題として台頭している。このような電磁干渉現象は各クロック及び信号が予め設定された正確な周波数を有する程、より大きく表れる。このように半導体集積回路の動作が精密に行われるほど電磁干渉現象がより大きく表れるが、従来の技術においてはそれを解決するような技術的手段が存在しなかった。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2007−6517号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、上述した問題点を解決するために案出されたものであり、半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むDLL回路を提供することをその技術的課題とする。
【課題を解決するための手段】
【0006】
上述した技術的課題を達成するための本発明の1実施形態に係る周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。
【0007】
また、本発明のまた他の実施形態に係る周波数調整方法は、基準クロックを所定比率で分周して分周クロックを生成するステップと、前記分周クロックに応答して周期的に複数のビットの周波数制御信号の論理値を変更するステップと、前記複数のビットの周波数制御信号の論理値に対応させた遅延時間を前記基準クロックに付与するステップとを含むことを特徴とする。
【0008】
さらに、本発明のまた他の実施形態に係るDLL回路は、基準クロックの周波数を周期的に増加又は減少させて周波数調整クロックを生成する周波数調整装置;遅延制御信号に応答して前記周波数調整クロックを遅延させて遅延クロックを生成する遅延装置;前記遅延クロックの出力経路の遅延量をモデリングした遅延時間を前記遅延クロックに付与してフィードバッククロックを生成する遅延補充装置と、前記基準クロックと前記フィードバッククロックの位相を比較して位相比較信号を生成する位相比較装置と、前記位相比較信号に応答して前記遅延制御信号を生成する遅延制御装置とを含むことを特徴とする。
【発明の効果】
【0009】
以上で説明した本発明の周波数調整装置及びそれを含むDLL回路は、周期的に出力クロックの周波数を増減させることによって半導体集積回路の電磁干渉を減少させる効果がある。
また、本発明の周波数調整装置及びそれを含むDLL回路は、電磁干渉現象の発生確率を減少させて半導体集積回路のより安定した動作を支援する効果がある。
【図面の簡単な説明】
【0010】
【図1】本発明の1実施形態に係るDLL回路の構成を示すブロック図である。
【図2】図1に示した周波数調整装置の構成を示す第1例示図である。
【図3】図2に示したクロック分周部の詳細構成図である。
【図4】図2に示した周波数制御信号生成部の詳細構成図である。
【図5】図4の周波数制御信号生成部から出力される周波数制御信号の波形図である。
【図6】図2に示した周波数調整部の詳細構成図である。
【図7】図1に示した周波数調整装置の構成を示す第2例示図である。
【図8】図7に示した周波数制御信号生成部の詳細構成図である。
【図9】図8の周波数制御信号生成部から出力される周波数制御信号の波形図である。
【図10】図7に示した周波数調整部の詳細構成図である。
【図11A】本発明の1実施形態に係るDLL回路の動作を説明するための図である。
【図11B】本発明の1実施形態に係るDLL回路の動作を説明するための図である。
【図12】本発明の1実施形態に係るDLL回路の動作を説明するための図である。
【発明を実施するための形態】
【0011】
以下、添付した図面を参照して本発明の望ましい実施形態をより詳細に説明する。
【0012】
図1に示すように、本発明の1実施形態に係るDLL回路は、クロック入力バッファー10、周波数調整装置20、遅延装置30、クロックドライバー40、遅延補充装置50、位相比較装置60、及び遅延制御装置70を含む。
【0013】
前記クロック入力バッファー10は外部クロックclk_extをバッファリングして基準クロックclk_refを生成する。前記周波数調整装置20は前記基準クロックclk_refの周波数を周期的に増加又は減少させて周波数調整クロックclk_adfを生成する。前記遅延装置30は遅延制御信号dlcntに応答して前記周波数調整クロックclk_adfを遅延させて遅延クロックclk_dlyを生成する。前記クロックドライバー40は前記遅延クロックclk_dlyを駆動して出力クロックclk_outを生成する。
【0014】
前記遅延補充装置50は、前記遅延クロックclk_dlyがデータ出力バッファーまで出力される経路に存在する遅延素子の遅延値をモデリングしてそれに対応する遅延量を前記遅延クロックclk_dlyに付与することによってフィードバッククロックclk_fbを生成する。前記位相比較装置60は前記基準クロックclk_refと前記フィードバッククロックclk_fbのうちのどのクロックの位相が先んじるかに対する情報を前記位相比較信号phcmpを?用して前記遅延制御装置70に伝達する。前記遅延制御装置70は前記位相比較信号phcmpによって伝えられる情報に対応して前記遅延制御信号dlcntを生成して前記遅延装置30に伝達することによって、前記遅延装置30は前記基準クロックclk_refに付与する遅延量を制御する。
【0015】
前記遅延装置30に入力されるクロックが予め設定された周波数を正確に維持すると、前記遅延装置30及び前記DLL回路内で電磁干渉が生じる。このような電磁干渉現象は信号干渉などの副作用につながるため、その防止のために前記周波数調整装置20が備えられる。前記周波数調整装置20は前記基準クロックclk_refの周波数を周期的に増加又は減少させる。このような前記周波数調整装置20の動作によって前記遅延装置30及び前記DLL回路は電磁干渉現象を減少させることができる。
【0016】
図2に示すように、前記周波数調整装置20の第1例示としての周波数調整装置20aは、クロック分周部210a、周波数制御信号生成部220a、及び周波数調整部230aを含む。
前記クロック分周部210aは、前記基準クロックclk_refの周波数を所定比率に分周して前記分周クロックclk_divを生成する。前記基準クロックclk_refの分周比率(例えば、2分周、4分周、8分周など)は設計者によって選択される。設計者は、テストによって前記基準クロックclk_refに対する周波数を調整する最適の時間間隔を設定し、それによって前記基準クロックclk_refの分周比率を選択する。
【0017】
その後、前記周波数制御信号生成部220aは、前記分周クロックclk_divのトグル(Toggle)タイミングに同期して1ビットずつレベルが遷移する前記nビットの周波数制御信号fqcnt<1:n>を生成する。すなわち、前記nビットの周波数制御信号fqcnt<1:n>は、前記分周クロックclk_divがトグルする時ごとに1ビットの論理値が変化する。
【0018】
前記周波数調整部230aは、前記nビットの周波数制御信号fqcnt<1:n>に応答して前記基準クロックclk_refの周波数を調整して前記周波数調整クロックclk_adfを生成する。そのために、前記周波数調整部230aは前記nビットの周波数制御信号fqcnt<1:n>に応答して前記基準クロックclk_refを遅延させる。すなわち、前記周波数調整部230aは、前記nビットの周波数制御信号fqcnt<1:n>の論理値の変化により、前記基準クロックclk_refに対する遅延量を増加又は減少させる。この時、前記nビットの周波数制御信号fqcnt<1:n>は周期的に前記基準クロックclk_refに対する遅延量の増加又は減少を指示する。
【0019】
図3は、図2に示したクロック分周部の詳細構成図であって、基準クロックを2分周、4分周、8分周、及び16分周にして生成したクロックのうちのいずれか1つを分周クロックとして出力するクロック分周部を例示的で示す図である。本発明が実現しようとするクロック分周部において、分周比率及び分周によって生成されるクロックの数は図面に示す形態に限定されないことは明らかである。
【0020】
図3に示すように、前記クロック分周部210aは分周クロック生成部212a及びスイッチング部214aを含む。
前記分周クロック生成部212aは第1リセット信号rst1に応答して前記基準クロックclk_refから2分周クロックclk_div2、4分周クロックclk_div4、8分周クロックclk_div8、及び16分周クロックclk_div16を生成する。前記分周クロック生成部212aは第1分周器DIV1、第2分周器DIV2、第3分周器DIV3、及び第4分周器DIV4を含む。
【0021】
前記第1分周器DIV1は、前記第1リセット信号rst1に応答して前記基準クロックclk_refを2分周して前記2分周クロックclk_div2を生成する。前記第2分周器DIV2は、前記第1リセット信号rst1に応答して前記2分周クロックclk_div2を2分周して前記4分周クロックclk_div4を生成する。前記第3分周器DIV3は、前記第1リセット信号rst1に応答して前記4分周クロックclk_div4を2分周して前記8分周クロックclk_div8を生成する。前記第4分周器DIV4は、前記第1リセット信号rst1に応答して前記8分周クロックclk_div8を2分周して前記16分周クロックclk_div16を生成する。
【0022】
前記スイッチング部214aは、選択信号selに応答して前記基準クロックclk_ref、前記2分周クロックclk_div2、前記4分周クロックclk_div4、前記8分周クロックclk_div8、及び前記16分周クロックclk_div16のうちのいずれか1つを選択して前記分周クロックclk_divとして出力する。前記選択信号selは、テスト動作時にはテスト信号によって実現される。そして、テスト動作が終了すれば、モードレジスタ又はフューズ回路などによって人為的にそのレベルが固定される形態として実現される。前記スイッチング部214aは前記選択信号selによって制御されるマルチプレクサ回路の形態として実現可能であり、このような構成は当業者であれば容易に実施できるレベルの技術に該当する。
【0023】
図4は、図2に示した周波数制御信号生成部の詳細構成図であって、周波数制御信号は6ビットの信号として実現されることを例示的で示したものである。
図4に示すように、前記周波数制御信号生成部220aはシフト部222a及び反転部224aを含む。
【0024】
前記シフト部222aは、第2リセット信号rst2及び前記分周クロックclk_divに応答して反転フィードバック信号ivfdb及び前記6ビットの周波数制御信号fqcnt<1:6>のうちの5ビットfqcnt<1:5>をシフトして前記6ビットの周波数制御信号fqcnt<1:6>の論理値を調整する。前記シフト部222aは第1〜第6フリップフロップ(FF1〜FF6)を含む。
【0025】
前記第1フリップフロップFF1は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記反転フィードバック信号ivfdbをラッチして第1周波数制御信号fqcnt<1>を生成する。前記第2フリップフロップFF2は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記第1周波数制御信号fqcnt<1>をラッチして第2周波数制御信号fqcnt<2>を生成する。前記第3フリップフロップFF3は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記第2周波数制御信号fqcnt<2>をラッチして第3周波数制御信号fqcnt<3>を生成する。前記第4フリップフロップFF4は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記第3周波数制御信号fqcnt<3>をラッチして前記第4周波数制御信号fqcnt<4>を生成する。前記第5フリップフロップFF5は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記第4周波数制御信号fqcnt<4>をラッチして第5周波数制御信号fqcnt<5>を生成する。前記第6フリップフロップFF6は、前記第2リセット信号rst2及び前記分周クロックclk_divに応答して前記第5周波数制御信号fqcnt<5>をラッチして第6周波数制御信号fqcnt<6>を生成する。
【0026】
前記反転部224aは、前記6ビットの周波数制御信号fqcnt<1:6>のうちの第6番目ビットの信号fqcnt<6>を反転させて前記反転フィードバック信号ivfdbとして出力する。前記反転部224aは、前記第6周波数制御信号fqcnt<6>を反転させて前記反転フィードバック信号ivfdbを出力する第1インバータIV1を含む。
【0027】
初期状態において、前記6ビットの周波数制御信号fqcnt<1:6>が全部ローレベルであると仮定すれば、前記反転フィードバック信号ivfdbはハイレベルの電位を有する。その後、前記シフト部222aの前記第1〜第6フリップフロップ(FF1〜FF6)は、前記分周クロックclk_divのトグルタイミングに同期して前記ハイレベルの反転フィードバック信号ivfdbを1ビットずつシフトする。それにより、前記6ビットの周波数制御信号fqcnt<1:6>は1ビットずつそのレベルが遷移する。このような前記周波数制御信号fqcnt<1:6>の電位レベルの変化は図5に示されている。
【0028】
図5に示すように、前記分周クロックclk_divのトグルタイミングごとに前記6ビットの周波数制御信号fqcnt<1:6>は1ビットずつローレベルからハイレベルに遷移することが分かる。前記6ビットの周波数制御信号fqcnt<1:6>が全部ハイレベルになった後には、再び1ビットずつハイレベルからローレベルへのレベル遷移が起こる。すなわち、前記分周クロックclk_divのトグルタイミングごとに前記6ビットの周波数制御信号fqcnt<1:6>の論理値が1ビットずつ遷移する。このように前記6ビットの周波数制御信号fqcnt<1:6>は周期的にそのレベルが変化する。
【0029】
図6は、図2に示した周波数調整部の詳細構成図であって、6ビットの周波数制御信号fqcnt<1:6>に応答して動作する周波数調整部を例示的に示す図である。
図6に示すように、前記周波数調整部230aは、前記基準クロックclk_refを駆動して前記周波数調整クロックclk_adfを生成する駆動部232a及び前記6ビットの周波数制御信号fqcnt<1:6>に応答して前記駆動部232aの動作を遅延させる遅延部234aを含む。
【0030】
前記駆動部232aは、前記基準クロックclk_refを駆動する第2インバータIV2及び前記第2インバータIV2の出力信号を駆動して前記周波数調整クロックclk_adfを出力する第3インバータIV3を含む。
前記遅延部234aは、第1端は前記第2インバータIV2と前記第3インバータIV3との間に接続され、第2端は各々前記6ビットの周波数制御信号fqcnt<1:6>が1ビットずつ入力される第1〜第6キャパシター(CAP1〜CAP6)を含む。
【0031】
図示したように、前記第1〜第3キャパシター(CAP1〜CAP3)はPMOSタイプのキャパシターであり、前記第4〜第6キャパシター(CAP4〜CAP6)はNMOSタイプのキャパシターである。
このように構成された周波数調整部230aにおいて、前記6ビットの周波数制御信号fqcnt<1:6>が全部ローレベルである時の前記遅延部234aの遅延値はデフォルト値に設定される。この場合、遅延動作は前記第1〜第3キャパシター(CAP1〜CAP3)によってなされる。すなわち、前記周波数調整クロックclk_adfには3個のキャパシターによる遅延時間が付与される。
【0032】
その後、前記6ビットの周波数制御信号fqcnt<1:6>が1ビットずつハイレベルに遷移し始まると、前記遅延部234aの第1〜第3キャパシター(CAP1〜CAP3)は1個ずつディセーブルになる。前記6ビットの周波数制御信号fqcnt<1:6>が1ビットずつハイレベルに遷移する動作が行い続けられれば、前記遅延部234aの第4〜第6キャパシター(CAP4〜CAP6)は1個ずつイネーブルになる。その後、前記6ビットの周波数制御信号fqcnt<1:6>が再び1ビットずつローレベルに遷移すれば前記第1〜第3キャパシター(CAP1〜CAP3)は1個ずつイネーブルになり、その後前記第4〜第6キャパシター(CAP4〜CAP6)は1個ずつディセーブルになる。すなわち、前記6ビットの周波数制御信号fqcnt<1:6>が1ビットずつ周期的にレベル遷移することにより、前記遅延部234aは前記駆動部232aによって駆動される前記基準クロックclk_refに対する遅延量を周期的に増減させる。したがって、前記周波数調整クロックclk_adfは周波数が周期的に増減するクロックとして実現され、それによって前記DLL回路は固定的な周波数を有するクロックを利用する時より電磁干渉現象を減少させることができる。
【0033】
図7に示すように、前記周波数調整装置20の第2例示としての周波数調整装置20bは周波数制御信号生成部210b及び周波数調整部220bを含む。
前記周波数制御信号生成部210bは、前記基準クロックclk_refの周波数を所定分周比に分周して前記nビットの周波数制御信号fqcnt<1:n>を生成する。前記nビットの周波数制御信号fqcnt<1:n>は前記基準クロックclk_refに応答して周期的に各ビットの論理値が変化する。
【0034】
前記周波数調整部220bは、前記nビットの周波数制御信号fqcnt<1:n>に応答し、前記基準クロックclk_refの周波数を調整して前記周波数調整クロックclk_adfを生成する。このために、前記周波数調整部220bは前記nビットの周波数制御信号fqcnt<1:n>に応答して前記基準クロックclk_refを遅延させる。すなわち、前記nビットの周波数制御信号fqcnt<1:n>の論理値の変化に応じて前記基準クロックclk_refに対する遅延量を増加又は減少させる。この時、前記nビットの周波数制御信号fqcnt<1:n>は周期的に前記基準クロックclk_refに対する遅延量の増加又は減少を指示する。
【0035】
図8は、図7に示した周波数制御信号生成部の詳細構成図であって、周波数制御信号は4ビットの信号として実現されることを例示的で示す図である。
図8に示すように、前記周波数制御信号生成部210bは、第1分周部212b、第2分周部214b、第3分周部216b、及び第4分周部218bを含む。
【0036】
前記第1分周部212bは、リセット信号rstに応答して前記基準クロックclk_refを1分周して第1周波数制御信号fqcnt<1>を生成する。前記第2分周部214bは、前記リセット信号rstに応答して前記第1周波数制御信号fqcnt<1>を2分周して第2周波数制御信号fqcnt<2>を生成する。前記第3分周部216bは、前記リセット信号rstに応答して前記第2周波数制御信号fqcnt<2>を2分周して第3周波数制御信号fqcnt<3>を生成する。前記第4分周部218bは、前記リセット信号rstに応答して前記第3周波数制御信号fqcnt<3>を2分周して第4周波数制御信号fqcnt<4>を生成する。
【0037】
このような構成により、前記第1周波数制御信号fqcnt<1>は前記基準クロックclk_refと等しい周波数を有し、前記第2周波数制御信号fqcnt<2>は前記基準クロックclk_refの1/2の周波数を有するようになる。そして、前記第3周波数制御信号fqcnt<3>は前記基準クロックclk_refの1/4の周波数を有し、前記第4周波数制御信号fqcnt<4>は前記基準クロックclk_refの1/8の周波数を有するようになる。
【0038】
図9に示すように、前記基準クロックclk_refのトグルタイミングごとに前記4ビットの周波数制御信号fqcnt<1:4>の全体的な論理値が変化することが分かる。すなわち、前記第1周波数制御信号fqcnt<1>は2進数の最下位ビットで、前記第3周波数制御信号fqcnt<3>は2進数の最上位ビットであると仮定して、前記3ビットの周波数制御信号fqcnt<1:3>の全体的な論理値の変化を10進数に置き換えてみると、前記3ビットの周波数制御信号fqcnt<1:3>の論理値は繰り返し7から0に減少する形で実現される。その後、前記第4周波数制御信号fqcnt<4>は前記3ビットの周波数制御信号fqcnt<1:3>の位相を制御するための信号として活用される。
【0039】
図10は、図7に示した周波数調整部の詳細構成図であって、4ビットの周波数制御信号fqcnt<1:4>に応答して動作する周波数調整部を例示的で示す図ある。
図10に示すように、前記周波数調整部220bはスイッチング部222b及び遅延部224bを含む。
【0040】
前記スイッチング部222bは、前記第4周波数制御信号fqcnt<4>に応答して前記第1〜第3周波数制御信号fqcnt<1:3>を選択的に反転させて前記第1〜第3周波数制御信号fqcnt<1:3>又は第1〜第3副周波数制御信号/fqcnt<1:3>を出力する。前記スイッチング部222bは第1〜第6パスゲート(PG1〜PG6)及び第1〜第3インバータ(IV1〜IV3)を含む。
【0041】
前記第1〜第3パスゲート(PG1〜PG3)は、前記第4周波数制御信号fqcnt<4>がハイレベルである時、前記第1〜第3周波数制御信号fqcnt<1:3>を各々通過させる。前記第1〜第3インバータ(IV1〜IV3)は、前記第1〜第3周波数制御信号fqcnt<1:3>を各々反転させて、前記第1〜第3副周波数制御信号/fqcnt<1:3>を出力する。前記第4〜第6パスゲート(PG4〜PG6)は、前記第4周波数制御信号fqcnt<4>がローレベルである時、前記第1〜第3副周波数制御信号/fqcnt<1:3>を各々通過させる。
【0042】
前記遅延部224bは、前記第1〜第3周波数制御信号fqcnt<1:3>又は前記第1〜第3副周波数制御信号/fqcnt<1:3>に応答して前記基準クロックclk_refを遅延させる。前記遅延部224bは第4及び第5インバータ(IV4,IV5)及び第1〜第3キャパシター(CAP1〜CAP3)を含む。
【0043】
前記第4インバータIV4には前記基準クロックclk_refが入力される。前記第5インバータIV5は、前記第4インバータIV4からの出力信号を受信し、前記周波数調整クロックclk_adfを出力する。前記第1〜第3キャパシター(CAP1〜CAP3)の第1端は前記第4インバータIV4と前記第5インバータIV5との間に接続され、第2端には各々前記第1〜第3周波数制御信号fqcnt<1:3>のうちの1ビット又は第1〜第3副周波数制御信号/fqcnt<1:3>のうちの1ビットが入力される。
【0044】
ここで、前記第1〜第3キャパシター(CAP1〜CAP3)はPMOSタイプのキャパシターとして示されているが、NMOSタイプのキャパシターを実現しても同様の動作を行うことができる。
ここで、前記第3キャパシターCAP3は前記第2キャパシターCAP2より2倍大きいキャパシタンスを有し、前記第2キャパシターCAP2は前記第1キャパシターCAP1より2倍大きいキャパシタンスを有する。
【0045】
このように構成された周波数調整部220bにおいて、前記第4周波数制御信号fqcnt<4>がハイレベルである時には前記遅延部224bの前記第1〜第3キャパシター(CAP1〜CAP3)に前記第1〜第3周波数制御信号fqcnt<1:3>が入力される。この時、前記第1〜第3周波数制御信号fqcnt<1:3>が全部ハイレベルであれば、前記遅延部224bが前記基準クロックclk_refに付与する遅延量は最小化する。その後、前記第1〜第3周波数制御信号fqcnt<1:3>それぞれの論理値が変化して、前述したように10進数に置き換えた時に7から0に変化する形態を示せば、前記遅延部224bが前記基準クロックclk_refに付与する遅延量もこのように増加するようになる。
【0046】
前記遅延部224bが前記基準クロックclk_refに付与する遅延量が最大化した後には、前記第4周波数制御信号fqcnt<4>の論理値はローレベルに変化する。これにより、前記遅延部224bの前記第1〜第3キャパシター(CAP1〜CAP3)には前記第1〜第3副周波数制御信号/fqcnt<1:3>が入力される。したがって、前記第1〜第3副周波数制御信号/fqcnt<1:3>の論理値は、10進数に置き換えた時に0から7に変化する形態を有し、それによって前記遅延部224bが前記基準クロックclk_refに付与する遅延量も減少するようになる。
【0047】
これは、前記第1〜第3キャパシター(CAP1〜CAP3)が各々前記第1〜第3周波数制御信号fqcnt<1:3>間の周波数比率と等しいキャパシタンス比率を有するために生じる現象である。
【0048】
このように、前記4ビットの周波数制御信号fqcnt<1:4>が前記遅延部224bの遅延量を周期的に増減させることによって、前記周波数調整クロックclk_adfは周波数が周期的に増減するクロックとして実現され、それによって前記DLL回路は固定的な周波数を有するクロックを利用する時より電磁干渉現象を減少させることができる。
【0049】
図11(A)は本発明の周波数調整装置を用いないDLL回路における出力クロックclk_outの集中度を示し、図11(B)は本発明の周波数調整装置を用いたDLL回路における出力クロックclk_outの集中度を示す。ここで、出力クロックclk_outの正格周期は500psecである。
【0050】
図11において、(A)は出力クロックclk_outの周期が500psecにより集中し、(B)は出力クロックclk_outの周期が500psecからより分散することを示す。(A)のように、クロックの周期が正格周期に集中する程、電磁干渉が発生する確率はより一層高まる。しかし、本発明の実現により、(B)のようにクロックの周期が正格周期から分散すれば電磁干渉の発生確率は低くなる。
【0051】
図12は従来技術と本発明を比較して実験した結果を示す。図12は時間に対するクロックのジッター(Jitter)特性を観察したものである。従来技術が適用されたDLL回路におけるクロックに比べ、本発明の周波数調整装置が実現されたDLL回路におけるクロックが多いジッターの変化量を有する。
【0052】
上述したように、本発明の周波数調整装置及びそれを含むDLL回路は、基準クロックの周波数を周期的に増減させて出力クロックが正確に正格周期を有することを防止する。よって、DLL回路及び半導体集積回路内で生じる電磁干渉を防止することができ、半導体集積回路の安定した動作を支援することができる。
【0053】
このように、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導き出されるすべての変更又は変形した形態が本発明の範囲に含まれると解釈しなければならない。
【特許請求の範囲】
【請求項1】
基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部と、
前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部と
を含むことを特徴とする周波数調整装置。
【請求項2】
前記周波数制御信号生成部は、前記基準クロックに応答して周期的に各ビットの論理値が変化する前記複数のビットの周波数制御信号を生成することを特徴とする、請求項1に記載の周波数調整装置。
【請求項3】
前記周波数制御信号生成部は、
リセット信号に応答して前記基準クロックを1分周して第1周波数制御信号を生成する第1分周部と、
前記リセット信号に応答して前記第1周波数制御信号を2分周して第2周波数制御信号を生成する第2分周部と
を含むことを特徴とする、請求項2に記載の周波数調整装置。
【請求項4】
前記周波数調整部は、周期的な前記周波数制御信号の論理値の変化に対応して前記基準クロックに付与する遅延時間を周期的に増加又は減少させることを特徴とする、請求項2に記載の周波数調整装置。
【請求項5】
前記周波数調整部は、
前記複数のビットの周波数制御信号のうちの最上位ビットに応答して残りビットの前記周波数制御信号を選択的に反転させて、前記周波数制御信号又は副周波数制御信号を出力するスイッチング部と、
前記周波数制御信号又は前記副周波数制御信号に応答して前記基準クロックを遅延させる遅延部と
を含むことを特徴とする、請求項4に記載の周波数調整装置。
【請求項6】
前記遅延部は、前記複数のビットの周波数制御信号が各1ビットずつ入力される複数の遅延素子を含み、前記複数の遅延素子が有するそれぞれの遅延量に加重値が付与されることを特徴とする、請求項5に記載の周波数調整装置。
【請求項7】
基準クロックを所定比率で分周して分周クロックを生成するステップと、
前記分周クロックに応答して周期的に複数のビットの周波数制御信号の論理値を変更するステップと、
前記複数のビットの周波数制御信号の論理値に対応させた遅延時間を前記基準クロックに付与するステップと
を含むことを特徴とする周波数調整方法。
【請求項8】
前記分周クロックを生成するステップは、
リセット信号に応答して前記基準クロックからそれぞれの分周比率を有する複数の分周クロックを生成するステップと、
選択信号に応答して前記基準クロック及び前記複数の分周クロックのうちのいずれか1つを選択して出力するステップと
を含むことを特徴とする、請求項7に記載の周波数調整方法。
【請求項9】
前記選択信号は、テスト動作時にはテスト信号によって実現され、テスト動作が終了すればモードレジスタ又はフューズ回路などによってレベルが固定される形態の信号として実現されることを特徴とする、請求項8に記載の周波数調整方法。
【請求項10】
前記複数のビットの周波数制御信号の論理値を変更するステップは、
前記複数のビットの周波数制御信号のうちのいずれか1つのビットを反転させて反転フィードバック信号として出力するステップと、
リセット信号及び前記分周クロックに応答して前記反転フィードバック信号及び前記複数のビットの周波数制御信号をシフトして前記複数のビットの周波数制御信号の論理値を調整するステップと
を含むことを特徴とする、請求項7に記載の周波数調整方法。
【請求項11】
基準クロックの周波数を周期的に増加又は減少させて周波数調整クロックを生成する周波数調整装置と、
遅延制御信号に応答して前記周波数調整クロックを遅延させて遅延クロックを生成する遅延装置と、
前記遅延クロックの出力経路の遅延量をモデリングした遅延時間を前記遅延クロックに付与してフィードバッククロックを生成する遅延補充装置と、
前記基準クロックと前記フィードバッククロックの位相を比較して位相比較信号を生成する位相比較装置と、
前記位相比較信号に応答して前記遅延制御信号を生成する遅延制御装置と
を含むことを特徴とするDLL回路。
【請求項12】
前記周波数調整装置は、
前記基準クロックの周波数を分周して分周クロックを生成するクロック分周部と、
前記分周クロックに応答して1ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、
前記複数のビットの周波数制御信号に応答して前記基準クロックの周波数を調整して前記周波数調整クロックを生成する周波数調整部と
を含むことを特徴とする、請求項11に記載のDLL回路。
【請求項13】
前記周波数制御信号生成部は、前記分周クロックのトグルタイミングに同期して前記複数のビットの周波数制御信号に含まれたハイ信号の個数を周期的に増加又は減少させることを特徴とする、請求項12に記載のDLL回路。
【請求項14】
前記周波数調整部は、周期的な前記周波数制御信号の論理値の変化に対応して前記基準クロックに付与する遅延時間を周期的に増加又は減少させることを特徴とする、請求項12に記載のDLL回路。
【請求項15】
前記周波数調整装置は、
前記基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部と、
前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部と
を含むことを特徴とする、請求項11に記載のDLL回路。
【請求項16】
前記周波数制御信号生成部は、前記基準クロックに応答して周期的に各ビットの論理値が変化する前記複数のビットの周波数制御信号を生成することを特徴とする、請求項15に記載のDLL回路。
【請求項17】
前記周波数調整部は、周期的な前記周波数制御信号の論理値の変化に対応して前記基準クロックに付与する遅延時間を周期的に増加又は減少させることを特徴とする、請求項15に記載のDLL回路。
【請求項18】
外部クロックをバッファリングして前記基準クロックを生成するクロック入力バッファーをさらに含むことを特徴とする、請求項11に記載のDLL回路。
【請求項1】
基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部と、
前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部と
を含むことを特徴とする周波数調整装置。
【請求項2】
前記周波数制御信号生成部は、前記基準クロックに応答して周期的に各ビットの論理値が変化する前記複数のビットの周波数制御信号を生成することを特徴とする、請求項1に記載の周波数調整装置。
【請求項3】
前記周波数制御信号生成部は、
リセット信号に応答して前記基準クロックを1分周して第1周波数制御信号を生成する第1分周部と、
前記リセット信号に応答して前記第1周波数制御信号を2分周して第2周波数制御信号を生成する第2分周部と
を含むことを特徴とする、請求項2に記載の周波数調整装置。
【請求項4】
前記周波数調整部は、周期的な前記周波数制御信号の論理値の変化に対応して前記基準クロックに付与する遅延時間を周期的に増加又は減少させることを特徴とする、請求項2に記載の周波数調整装置。
【請求項5】
前記周波数調整部は、
前記複数のビットの周波数制御信号のうちの最上位ビットに応答して残りビットの前記周波数制御信号を選択的に反転させて、前記周波数制御信号又は副周波数制御信号を出力するスイッチング部と、
前記周波数制御信号又は前記副周波数制御信号に応答して前記基準クロックを遅延させる遅延部と
を含むことを特徴とする、請求項4に記載の周波数調整装置。
【請求項6】
前記遅延部は、前記複数のビットの周波数制御信号が各1ビットずつ入力される複数の遅延素子を含み、前記複数の遅延素子が有するそれぞれの遅延量に加重値が付与されることを特徴とする、請求項5に記載の周波数調整装置。
【請求項7】
基準クロックを所定比率で分周して分周クロックを生成するステップと、
前記分周クロックに応答して周期的に複数のビットの周波数制御信号の論理値を変更するステップと、
前記複数のビットの周波数制御信号の論理値に対応させた遅延時間を前記基準クロックに付与するステップと
を含むことを特徴とする周波数調整方法。
【請求項8】
前記分周クロックを生成するステップは、
リセット信号に応答して前記基準クロックからそれぞれの分周比率を有する複数の分周クロックを生成するステップと、
選択信号に応答して前記基準クロック及び前記複数の分周クロックのうちのいずれか1つを選択して出力するステップと
を含むことを特徴とする、請求項7に記載の周波数調整方法。
【請求項9】
前記選択信号は、テスト動作時にはテスト信号によって実現され、テスト動作が終了すればモードレジスタ又はフューズ回路などによってレベルが固定される形態の信号として実現されることを特徴とする、請求項8に記載の周波数調整方法。
【請求項10】
前記複数のビットの周波数制御信号の論理値を変更するステップは、
前記複数のビットの周波数制御信号のうちのいずれか1つのビットを反転させて反転フィードバック信号として出力するステップと、
リセット信号及び前記分周クロックに応答して前記反転フィードバック信号及び前記複数のビットの周波数制御信号をシフトして前記複数のビットの周波数制御信号の論理値を調整するステップと
を含むことを特徴とする、請求項7に記載の周波数調整方法。
【請求項11】
基準クロックの周波数を周期的に増加又は減少させて周波数調整クロックを生成する周波数調整装置と、
遅延制御信号に応答して前記周波数調整クロックを遅延させて遅延クロックを生成する遅延装置と、
前記遅延クロックの出力経路の遅延量をモデリングした遅延時間を前記遅延クロックに付与してフィードバッククロックを生成する遅延補充装置と、
前記基準クロックと前記フィードバッククロックの位相を比較して位相比較信号を生成する位相比較装置と、
前記位相比較信号に応答して前記遅延制御信号を生成する遅延制御装置と
を含むことを特徴とするDLL回路。
【請求項12】
前記周波数調整装置は、
前記基準クロックの周波数を分周して分周クロックを生成するクロック分周部と、
前記分周クロックに応答して1ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、
前記複数のビットの周波数制御信号に応答して前記基準クロックの周波数を調整して前記周波数調整クロックを生成する周波数調整部と
を含むことを特徴とする、請求項11に記載のDLL回路。
【請求項13】
前記周波数制御信号生成部は、前記分周クロックのトグルタイミングに同期して前記複数のビットの周波数制御信号に含まれたハイ信号の個数を周期的に増加又は減少させることを特徴とする、請求項12に記載のDLL回路。
【請求項14】
前記周波数調整部は、周期的な前記周波数制御信号の論理値の変化に対応して前記基準クロックに付与する遅延時間を周期的に増加又は減少させることを特徴とする、請求項12に記載のDLL回路。
【請求項15】
前記周波数調整装置は、
前記基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部と、
前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部と
を含むことを特徴とする、請求項11に記載のDLL回路。
【請求項16】
前記周波数制御信号生成部は、前記基準クロックに応答して周期的に各ビットの論理値が変化する前記複数のビットの周波数制御信号を生成することを特徴とする、請求項15に記載のDLL回路。
【請求項17】
前記周波数調整部は、周期的な前記周波数制御信号の論理値の変化に対応して前記基準クロックに付与する遅延時間を周期的に増加又は減少させることを特徴とする、請求項15に記載のDLL回路。
【請求項18】
外部クロックをバッファリングして前記基準クロックを生成するクロック入力バッファーをさらに含むことを特徴とする、請求項11に記載のDLL回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【公開番号】特開2013−78129(P2013−78129A)
【公開日】平成25年4月25日(2013.4.25)
【国際特許分類】
【出願番号】特願2012−262223(P2012−262223)
【出願日】平成24年11月30日(2012.11.30)
【分割の表示】特願2008−40598(P2008−40598)の分割
【原出願日】平成20年2月21日(2008.2.21)
【出願人】(310024033)エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】SK hynix Inc.
【住所又は居所原語表記】2091, Gyeongchung−daero,Bubal−eub,Icheon−si,Gyeonggi−do,Korea
【Fターム(参考)】
【公開日】平成25年4月25日(2013.4.25)
【国際特許分類】
【出願日】平成24年11月30日(2012.11.30)
【分割の表示】特願2008−40598(P2008−40598)の分割
【原出願日】平成20年2月21日(2008.2.21)
【出願人】(310024033)エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】SK hynix Inc.
【住所又は居所原語表記】2091, Gyeongchung−daero,Bubal−eub,Icheon−si,Gyeonggi−do,Korea
【Fターム(参考)】
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