回路、電子機器、及び画像処理装置
【課題】電子機器の省電力制御における回路規模をより小さくする一方法を提供する。
【解決手段】メモリーコントローラー及びメモリーＰＨＹにより制御されるＳＤＲＡＭと接続し、通常モード及び省電力モードで動作可能なＳｏＣは、省電力モードにおいて電源オフされるブロックＡ及び電源オフされないブロックＢを含む。ブロックＡには、調停回路が含まれる。ブロックＢには、メモリーコントローラーと、メモリーＰＨＹと、前記調停回路及び前記メモリーコントローラーの間に設けられ、省電力モード中に前記調停回路からの出力信号を所定のレベルに固定する信号レベル保持セルが含まれる。
【解決手段】メモリーコントローラー及びメモリーＰＨＹにより制御されるＳＤＲＡＭと接続し、通常モード及び省電力モードで動作可能なＳｏＣは、省電力モードにおいて電源オフされるブロックＡ及び電源オフされないブロックＢを含む。ブロックＡには、調停回路が含まれる。ブロックＢには、メモリーコントローラーと、メモリーＰＨＹと、前記調停回路及び前記メモリーコントローラーの間に設けられ、省電力モード中に前記調停回路からの出力信号を所定のレベルに固定する信号レベル保持セルが含まれる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路、電子機器、及び画像処理装置に関し、特に、省電力制御に関する。
【背景技術】
【０００２】
近年、プリンター等の画像処理装置を含む電子機器は、より省電力で動作することが要
求されている。例えば、通常の動作を行う通常モードと、一部の動作を停止した省電力モ
ードとを有する電子機器がある。省電力動作のための一方法として、例えば、電子機器の
主要な要素であるＳｏＣ（System on Chip）、ＡＳＩＣ（Application Specific Integra
ted Circuit）、ＬＳＩ（Large Scale Integration）などに設けられた複数のデバイス（
例えば、ＣＰＵ、ＲＡＭ、ＲＯＭ、各種の処理回路など）を複数のブロックに区分けし、
一部のブロックの電源をＯＦＦにする方法が知られている。
【０００３】
特許文献１には、電源制御対象ブロックを設け、当該ブロックへの電源供給を停止した
り開始したりする方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、省電力モード時に電源をＯＦＦにするブロックと電源をＯＦＦにしないブロ
ックに、上記の各種デバイスをどのように配置するかによって、電子機器の回路規模や省
電力の程度は異なってくる。
【０００６】
本発明は、電子機器の省電力制御における回路規模をより小さくする一方法を提供する
ことを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するための本発明の一態様は、メモリーコントローラー及びメモリー
ＰＨＹにより制御される外部メモリーと接続し、通常モード及び省電力モードで動作可能
な回路であって、省電力モードにおいて電源オフされる第一ブロック及び電源オフされな
い第二ブロックを含み、前記第一ブロックに、メモリーコントローラーに対するリクエス
トを調停する調停回路を備え、前記第二ブロックに、前記メモリーコントローラーと、メ
モリーＰＨＹと、前記調停回路及び前記メモリーコントローラーの間に設けられ、省電力
モード中に前記調停回路からの出力信号を所定のレベルに固定する信号レベル保持部と、
を備える、ことを特徴とする。
【０００８】
ここで、前記第一ブロックに、前記メモリーコントローラーに対するリクエストを送る
第一ＣＰＵ及び所定の処理を行う複数の処理回路を備える、ことを特徴としてもよい。
【０００９】
また、前記第二ブロックに、第二ＣＰＵを備え、前記第二ＣＰＵは、省電力モード中に
外部リクエスト又は内部リクエストの発生を監視し、外部リクエスト又は内部リクエスト
が発生した場合、通常モードへの復帰処理を開始する、ことを特徴としてもよい。
【００１０】
また、前記回路は、通常モードにおいて前記第一ブロック及び前記第二ブロックの電源
をオンし、省電力モードにおいて前記第一ブロックの電源をオフする電源供給部と接続さ
れ、前記第二ＣＰＵは、省電力モード中に外部リクエスト又は内部リクエストが発生した
場合、前記電源供給部に前記第一ブロックの電源オンを指示する、ことを特徴としてもよ
い。
【００１１】
また、前記第二ＣＰＵは、通常モードへの復帰処理の開始後、前記メモリーをセルフリ
フレッシュ状態から通常アクセス状態へ復帰させる指示を前記メモリーコントローラーに
送る、ことを特徴としてもよい。
【００１２】
また、前記第一ＣＰＵは、通常モード中に、省電力モードへの移行要求を監視し、省電
力モードへの移行要求があった場合、前記第二ＣＰＵに通知を行い、前記第二ＣＰＵは、
前記第一ＣＰＵからの通知を受けて、省電力モードへの移行処理を開始する、ことを特徴
としてもよい。
【００１３】
また、上記のいずれかの前記回路を備える電子機器であってもよい。
【００１４】
また、上記のいずれかの上記回路を備える印刷装置であってもよい。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態の一例に係るプリンターの概略構成を示すブロック図である。
【図２】本発明の一実施形態の一例に係るＳｏＣの概略構成を示すブロック図である。
【図３】本発明の一実施形態の一例に係るＳｏＣの構成要素の配置を説明するブロック図である。
【図４】本発明の一実施形態の特徴を有さないＳｏＣの構成要素の配置例を説明するブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の一実施形態の一例について、図面を参照して説明する。
【００１７】
本実施形態では、電子機器として、画像処理装置であるプリンターを例に挙げて説明す
る。もちろん、電子機器は、プリンターに限られず、例えば、複合機、コピー機、スキャ
ナーなど画像処理装置であってもよい。また、画像処理装置に限られず、他の種類の電子
機器であってもよい。
【００１８】
図１は、本発明の一実施形態の一例に係るプリンターの概略構成を示すブロック図であ
る。
【００１９】
プリンター１は、印刷データを受信して、当該印刷データに基づいて印刷媒体に印刷を
行う装置である。プリンター１は、例えば、レーザー方式のページプリンターである。も
ちろん、インクジェット方式やシリアルプリンターであってもよい。
【００２０】
プリンター１は、プリンター１を統合的に制御するコントローラー１０と、印刷媒体へ
の印刷を行う印刷エンジン６０と、各種情報の表示やユーザー操作の入力受付などを行う
操作パネル７０とを備える。プリンター１は、通常モードと省電力モードとで動作可能で
ある。
【００２１】
コントローラー１０は、ＳＤＲＡＭ４０を制御して各種プログラムによる処理を行う回
路であるＳｏＣ２０と、ＳｏＣ２０へ電源供給を行う電源供給ユニット３０と、各種プロ
グラムやデータを揮発的に記憶するＳＤＲＡＭ（Synchronous DRAM）４０と、各種プログ
ラムやデータを不揮発的に記憶するフラッシュＲＯＭなどのＲＯＭ５０とを備える。
【００２２】
本実施形態では、ＳＤＲＡＭ４０は、例えば、ＤＤＲ（Double Data Rate）−ＳＤＲＡ
Ｍである。また、ＳＤＲＡＭ４０は、セルフリフレッシュ機能を有する。ＳＤＲＡＭ４０
は高速に動作するため、後述するように、ＳＤＲＡＭ４０に対するアクセス制御は、メモ
リーコントローラーと、当該メモリーコントローラーとは分離したメモリーＰＨＹ（Phys
ical Interface）と、ＳＳＴＬ Ｉ／Ｏ（Stub Series Termination logic I/O）とによ
り実現される。
【００２３】
印刷エンジン６０は、コントローラー１０の制御の下、印刷データに基づいて印刷媒体
に印刷を行うユニットである。印刷エンジン６０は、例えば、トナーカートリッジ、感光
体ドラム、レーザー光照射機構、転写機構、紙送り機構、給排紙機構などを有するレーザ
ー方式のエンジンである。もちろん、印刷エンジン６０は、レーザー方式に限られず、イ
ンクジェット方式であってもよい。
【００２４】
操作パネル７０は、プリンター１とユーザーの入出力インターフェイスである。操作パ
ネル７０は、例えば、液晶ディスプレイ（Liquid Crystal Display）や有機ＥＬディスプ
レイ（Electro-Luminescence Display）などのディスプレイと、入力装置として機能する
タッチパネル、ハードスイッチ等を備える。
【００２５】
なお、上記のプリンター１の構成は、本願発明の特徴を説明するにあたって主要構成を
説明したのであって、上記に限られない。また、一般的なプリンターが備える他の構成を
排除するものではない。例えば、ＳｏＣ２０は、一以上のＡＳＩＣで構成されていてもよ
い。
【００２６】
図２は、本発明の一実施形態の一例に係るＳｏＣの概略構成を示すブロック図である。
【００２７】
ＳｏＣ２０は、メインＣＰＵ２０１と、処理回路２０２と、調停回路２１３と、信号レ
ベル保持セル２０４と、メモリーコントローラー２０３と、サブＣＰＵ２０５と、電源管
理回路２０６と、ネットワークＩ／Ｆ（インターフェイス）２０７と、ＵＳＢ Ｉ／Ｆ２
０８と、外部Ｉ／Ｆ２０９と、メモリーＰＨＹ２１１と、ＳＳＴＬ Ｉ／Ｏ２１２とを備
える。
【００２８】
本実施形態では、ＳｏＣ２０は、省電力モード時に電源がＯＦＦされるブロックＡと、
常時（通常モードと省電力モードにおいて）電源がＯＮされるブロックＢとを有する。Ｓ
ｏＣ２０の各デバイスは、ブロックＡとブロックＢに分離して配置されている。ブロック
Ａには、メインＣＰＵ２０１と、処理回路２０２と、調停回路２１３とが含まれる。ブロ
ックＢには、メモリーコントローラー２０３と、サブＣＰＵ２０５と、電源管理回路２０
６と、ネットワークＩ／Ｆ（インターフェイス）２０７と、ＵＳＢ Ｉ／Ｆ２０８と、外
部Ｉ／Ｆ２０９と、メモリーＰＨＹ２１１と、ＳＳＴＬ Ｉ／Ｏ２１２とが含まれる。
【００２９】
電源供給ユニット３０は、電源管理回路２０６から出力される信号に従って、ブロック
Ａに対して電源の供給を行ったり停止したりする。すなわち、電源ＯＦＦ ｅｎａｂｌｅ
信号が入力されている間は、ブロックＡへの電源を停止し、電源ＯＦＦ ｅｎａｂｌｅ信
号が停止した場合は、ブロックＡへの電源を供給する。電源供給ユニット３０は、ブロッ
クＢに対しては、通常モードにおいても省電力モードにおいても常時電源を供給する。
【００３０】
メインＣＰＵ２０１は、所定のプログラムを実行してプリンター１の主要な機能を実現
する演算装置である。メインＣＰＵ２０１は、基本的にプリンター１が通常モードの場合
に動作する。メインＣＰＵ２０１は、メモリーコントローラー２０３を介してＳＤＲＡＭ
４０にアクセスすることができる。
【００３１】
メインＣＰＵ２０１は、プリンター１が通常モードの場合に、省電力モードへの移行要
求があったか否かを監視する。例えば、ネットワークＩ／Ｆ２０７、ＵＳＢ Ｉ／Ｆ２０
８、及び外部Ｉ／Ｆ２０９のいずれからもリクエストが入力されない状態が所定時間継続
した場合に、省電力モードへ移行すべきと判定することができる。また、例えば、操作パ
ネル７０を介して省電力モードへの移行を指示するユーザーの操作があった場合に、省電
力モードへ移行すべきと判定することができる。省電力モードへの移行要求があった場合
、その旨をサブＣＰＵ２０５に通知する。
【００３２】
処理回路２０２は、所定の処理を行う回路である。処理回路２０２は、本図では一つ図
示されているが、複数個設けられている。処理回路２０２は、例えば、各種の画像処理や
データ処理などを行う回路である。処理回路２０２は、メモリーコントローラー２０３を
介してＳＤＲＡＭ４０にアクセスすることができる。
【００３３】
調停回路２１３は、メインＣＰＵ２０１及び処理回路２０２からメモリーコントローラ
ー２０３へのリクエストを調停する。
【００３４】
サブＣＰＵ２０５は、所定のプログラムを実行して、プリンター１の省電力モードに関
する機能を実現する演算装置である。サブＣＰＵ２０５は、基本的には、プリンター１が
通常モードにおいても省電力モードにおいても動作する。サブＣＰＵ２０５は、メモリー
コントローラー２０３を介してＳＤＲＡＭ４０アクセスすることができる。
【００３５】
サブＣＰＵ２０５は、メインＣＰＵ２０１から省電力モードへの移行要求に関する通知
があった場合、移行処理を開始する。すなわち、メモリーコントローラー２０３に指示し
て所定のコマンドを発行させ、ＳＤＲＡＭ４０をセルフリフレッシュ状態に移行させる。
メインＣＰＵ２０１が、ＳＤＲＡＭ４０をセルフリフレッシュ状態に移行させるようにし
てもよい。また、サブＣＰＵ２０５は、電源管理回路２０６に指示して、電源供給ユニッ
ト３０に対して電源ＯＦＦ ｅｎａｂｌｅ信号を出力させる。このようにして、プリンタ
ー１は、省電力モードに移行する。
【００３６】
また、サブＣＰＵ２０５は、プリンター１が省電力モードの間、プリンター１の外部か
らのリクエスト又はプリンター１の内部からのリクエストを監視する。外部リクエストは
、例えば、ネットワークＩ／Ｆ２０７、ＵＳＢ Ｉ／Ｆ２０８、及び外部Ｉ／Ｆ２０９の
いずれから受信される。内部リクエストは、例えば、タイマー（ブロックＡに含まれない
）による割り込みなどである。
【００３７】
リクエストが発生した場合、サブＣＰＵ２０５は、通常モードへの復帰処理を開始する
。すなわち、電源管理回路２０６に指示して、電源供給ユニット３０に対する電源ＯＦＦ
ｅｎａｂｌｅ信号の出力を停止させる。また、サブＣＰＵ２０５は、メモリーコントロ
ーラー２０３に指示して所定のコマンドを発行させ、ＳＤＲＡＭ４０をセルフリフレッシ
ュ状態から通常アクセス状態に移行させる。このようにして、プリンター１は、省電力モ
ードから通常モードに移行する（復帰する）。
【００３８】
メモリーコントローラー２０３は、ＳＤＲＡＭ４０に対するコマンド発行などを行う。
メモリーコントローラー２０３は、メインＣＰＵ２０１、処理回路２０２等のマスターか
らのリクエストを、調停回路２１３及び信号レベル保持セル２０４を介して受け付け、該
リクエストに対応するコマンドを生成し、メモリーＰＨＹ２１１に出力する。また、サブ
ＣＰＵ２０５、ネットワークＩ／Ｆ２０７、ＵＳＢ Ｉ／Ｆ２０８、外部Ｉ／Ｆ２０９等
からのリクエストを受け付け、該リクエストに対応するコマンドを生成し、メモリーＰＨ
Ｙ２１１に出力する。
【００３９】
メモリーＰＨＹ２１１は、ＳＤＲＡＭ４０に対する物理層の制御を行う。メモリーＰＨ
Ｙ２１１は、例えば、メモリーコントローラー２０３から出力された信号の位相制御、タ
イミング制御等を行ってＳＤＲＡＭ４０に出力する。
【００４０】
ＳＳＴＬ Ｉ／Ｏ２１２は、メモリーＰＨＹ２１１及びＳＤＲＡＭ４０と接続し、ＳＤ
ＲＡＭ４０に対して高速かつ低信号振幅で信号を転送するためのインターフェイス回路で
ある。
【００４１】
電源管理回路２０６は、電源供給ユニット３０に対する信号を出力する回路である。電
源管理回路２０６は、サブＣＰＵ２０５の指示に従って、電源供給ユニット３０に対する
電源ＯＦＦ ｅｎａｂｌｅ信号の出力を開始又は停止する。
【００４２】
ネットワークＩ／Ｆ２０７は、ＬＡＮ（Local Area Network）等のネットワークに接続
し、データの送受信を制御するインターフェイス回路である。ＵＳＢ Ｉ／Ｆ２０８は、
ＵＳＢホストと接続し、ＵＳＢによるデータの送受信を制御するインターフェイス回路で
ある。外部Ｉ／Ｆ２０９は、ＲＯＭ５０、操作パネル７０等の装置とのデータの送受信を
制御するインターフェイス回路である。これらの回路は、外部からのリクエストを受信し
た場合、サブＣＰＵ２０５に通知する。
【００４３】
信号レベル保持セル２０４は、省電力モード時（ブロックＡの電源ＯＦＦ時）に、ブロ
ックＡから出力される全ての信号をそれぞれ所定のレベル（ハイ又はロウ）に固定する。
本実施形態では、調停回路２１３からの出力信号は、ブロックＢの各種デバイスが誤動作
しないように、例えば、メモリーコントローラー２０３に信号が入力されないように、所
定のレベルに固定される。メモリーコントローラー２０３に信号が入力されなければ、Ｓ
ＤＲＡＭ４０がセルフリフレッシュ状態を維持できる。また、各種入出力信号は、ブロッ
クＢからブロックＡへ又は逆に電流が流れないように、それぞれ所定のレベルに固定され
る。なお、信号レベル保持セル２０４は、通常モード時には、各種入出力信号をそのまま
通す。
【００４４】
上記のＳｏＣ２０の構成は、本願発明の特徴を説明するにあたって主要構成を説明した
のであって、上記に限られない。また、一般的なＳｏＣが備える他の構成を排除するもの
ではない。例えば、ＳｏＣ２０は、一以上のデバイスを含むＡＳＩＣを有していてもよい
。
【００４５】
次に、図３及び図４を参照して、本実施形態の一例に係るＳｏＣの特徴をより明らかに
説明する。
【００４６】
以下では、ＳｏＣ内の構成要素の配置として、例えば、従来の配置（不図示）と、図３
の配置（本実施形態）と、図４の配置とを考える。なお、ここでは、主な構成要素として
、メインＣＰＵ、処理回路群、メモリーコントローラー、及びメモリーＰＨＹを例に挙げ
る。
【００４７】
従来の配置では、メインＣＰＵ、処理回路群、調停回路、メモリーコントローラー、及
びメモリーＰＨＹは、ブロックＢに配置される。図３の配置（本実施形態）では、メイン
ＣＰＵ、処理回路群、及び調停回路は、ブロックＡに配置され、メモリーコントローラー
、及びメモリーＰＨＹは、ブロックＢに配置される。図４の配置では、メインＣＰＵ、処
理回路群、調停回路、及びメモリーコントローラーは、ブロックＡに配置され、メモリー
ＰＨＹは、ブロックＢに配置される。
【００４８】
図３は、本発明の一実施形態の一例に係るＳｏＣの構成要素の配置を説明するブロック
図である。
【００４９】
図３に示すように、ブロックＡに含まれる調停回路２１３と、ブロックＢに含まれるメ
モリーコントローラー２０３との間に、信号レベル保持セル２０４が設けられる。信号レ
ベル保持セル２０４は、調停回路２１３からの出力信号に対応してセルを有する。そして
、例えば、省電力モード時にメモリーコントローラー２０３に想定外の信号が入力されな
いように、出力信号を所定のレベルに固定する。
【００５０】
ここで、調停回路２１３の出力信号は、入力を調停した後の出力であるため、メインＣ
ＰＵ２０１及び複数の処理回路２０２と調停回路２１３間の信号よりも少ない。また、調
停回路２１３の出力信号は、メインＣＰＵ２０１及び複数の処理回路２０２の数が増えて
も増加しない（あるいは増加するとしても増加量が小さくて済む）。従って、信号レベル
保持セル２０４のセルも増加しない（あるいは増加するとしても増加量が小さくて済む）
。また、調停回路２１３の出力信号は、メモリーコントローラー２０３からの各出力信号
（例えば、制御信号、データ信号、設定信号等）よりも少ない。
【００５１】
従って、図３の配置では、メインＣＰＵ２０１及び各処理回路２０２の出力信号の数に
係わらず、その数よりも少ない調停回路２１３からの出力信号の数に応じて、信号レベル
保持セルを設ければよい。そのため、図４の配置と比べて、回路規模が小さくなる。また
、メインＣＰＵ２０１、各処理回路２０２、及び調停回路２１３が、ブロックＡに配置さ
れているため、従来の配置と比べて、省電力性が高い。
【００５２】
図４は、本発明の一実施形態の特徴を有さないＳｏＣの構成要素の配置例を説明するブ
ロック図である。
【００５３】
図４に示すように、ブロックＡに含まれるメモリーコントローラー２０３と、ブロック
Ｂに含まれるメモリーＰＨＹ２１１との間に、信号レベル保持セル２０４が設けられる。
信号レベル保持セル２０４は、メモリーコントローラー２０３からの各出力信号（例えば
、制御信号、データ信号、設定信号等）に対応してセルを有する。そして、例えば、省電
力モード時にＳＤＲＡＭ４０がセルフリフレッシュ状態を維持できるように、それぞれの
出力信号を所定のレベルに固定する。
【００５４】
上述したように、メモリーコントローラー２０３の出力信号は、調停回路２１３の出力
信号よりも多い。従って、図４の配置では、図３の配置と比べて、回路規模が大きくなる
。
【００５５】
以上のことから、本実施形態では、回路規模をより小さくすることができる図３の配置
を選択している。
【００５６】
以上、本発明の一実施形態の一例について説明した。本実施形態によれば、電子機器の
省電力制御における回路規模をより小さくすることができる。また、回路規模を低減しつ
つ、省電力で動作させることができる。
【００５７】
以上の本発明の実施形態は、本発明の要旨と範囲を例示することを意図し、限定するも
のではない。多くの代替物、修正および変形例が当業者にとって明らかである。
【符号の説明】
【００５８】
１：プリンター、１０：コントローラー、２０：ＳｏＣ、３０：電源供給ユニット、４０
：ＳＤＲＡＭ、５０：ＲＯＭ、６０：印刷エンジン、７０：操作パネル、２０１：メイン
ＣＰＵ、２０２：処理回路、２０３：メモリーコントローラー、２０４：信号レベル保持
セル、２０５：サブＣＰＵ、２０６：電源管理回路、２０７：ネットワークＩ／Ｆ、２０
８：ＵＳＢ Ｉ／Ｆ、２０９：外部Ｉ／Ｆ、２１１：メモリーＰＨＹ、２１２：ＳＳＴＬ
Ｉ／Ｏ、２１３：調停回路
【技術分野】
【０００１】
本発明は、回路、電子機器、及び画像処理装置に関し、特に、省電力制御に関する。
【背景技術】
【０００２】
近年、プリンター等の画像処理装置を含む電子機器は、より省電力で動作することが要
求されている。例えば、通常の動作を行う通常モードと、一部の動作を停止した省電力モ
ードとを有する電子機器がある。省電力動作のための一方法として、例えば、電子機器の
主要な要素であるＳｏＣ（System on Chip）、ＡＳＩＣ（Application Specific Integra
ted Circuit）、ＬＳＩ（Large Scale Integration）などに設けられた複数のデバイス（
例えば、ＣＰＵ、ＲＡＭ、ＲＯＭ、各種の処理回路など）を複数のブロックに区分けし、
一部のブロックの電源をＯＦＦにする方法が知られている。
【０００３】
特許文献１には、電源制御対象ブロックを設け、当該ブロックへの電源供給を停止した
り開始したりする方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、省電力モード時に電源をＯＦＦにするブロックと電源をＯＦＦにしないブロ
ックに、上記の各種デバイスをどのように配置するかによって、電子機器の回路規模や省
電力の程度は異なってくる。
【０００６】
本発明は、電子機器の省電力制御における回路規模をより小さくする一方法を提供する
ことを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するための本発明の一態様は、メモリーコントローラー及びメモリー
ＰＨＹにより制御される外部メモリーと接続し、通常モード及び省電力モードで動作可能
な回路であって、省電力モードにおいて電源オフされる第一ブロック及び電源オフされな
い第二ブロックを含み、前記第一ブロックに、メモリーコントローラーに対するリクエス
トを調停する調停回路を備え、前記第二ブロックに、前記メモリーコントローラーと、メ
モリーＰＨＹと、前記調停回路及び前記メモリーコントローラーの間に設けられ、省電力
モード中に前記調停回路からの出力信号を所定のレベルに固定する信号レベル保持部と、
を備える、ことを特徴とする。
【０００８】
ここで、前記第一ブロックに、前記メモリーコントローラーに対するリクエストを送る
第一ＣＰＵ及び所定の処理を行う複数の処理回路を備える、ことを特徴としてもよい。
【０００９】
また、前記第二ブロックに、第二ＣＰＵを備え、前記第二ＣＰＵは、省電力モード中に
外部リクエスト又は内部リクエストの発生を監視し、外部リクエスト又は内部リクエスト
が発生した場合、通常モードへの復帰処理を開始する、ことを特徴としてもよい。
【００１０】
また、前記回路は、通常モードにおいて前記第一ブロック及び前記第二ブロックの電源
をオンし、省電力モードにおいて前記第一ブロックの電源をオフする電源供給部と接続さ
れ、前記第二ＣＰＵは、省電力モード中に外部リクエスト又は内部リクエストが発生した
場合、前記電源供給部に前記第一ブロックの電源オンを指示する、ことを特徴としてもよ
い。
【００１１】
また、前記第二ＣＰＵは、通常モードへの復帰処理の開始後、前記メモリーをセルフリ
フレッシュ状態から通常アクセス状態へ復帰させる指示を前記メモリーコントローラーに
送る、ことを特徴としてもよい。
【００１２】
また、前記第一ＣＰＵは、通常モード中に、省電力モードへの移行要求を監視し、省電
力モードへの移行要求があった場合、前記第二ＣＰＵに通知を行い、前記第二ＣＰＵは、
前記第一ＣＰＵからの通知を受けて、省電力モードへの移行処理を開始する、ことを特徴
としてもよい。
【００１３】
また、上記のいずれかの前記回路を備える電子機器であってもよい。
【００１４】
また、上記のいずれかの上記回路を備える印刷装置であってもよい。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態の一例に係るプリンターの概略構成を示すブロック図である。
【図２】本発明の一実施形態の一例に係るＳｏＣの概略構成を示すブロック図である。
【図３】本発明の一実施形態の一例に係るＳｏＣの構成要素の配置を説明するブロック図である。
【図４】本発明の一実施形態の特徴を有さないＳｏＣの構成要素の配置例を説明するブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の一実施形態の一例について、図面を参照して説明する。
【００１７】
本実施形態では、電子機器として、画像処理装置であるプリンターを例に挙げて説明す
る。もちろん、電子機器は、プリンターに限られず、例えば、複合機、コピー機、スキャ
ナーなど画像処理装置であってもよい。また、画像処理装置に限られず、他の種類の電子
機器であってもよい。
【００１８】
図１は、本発明の一実施形態の一例に係るプリンターの概略構成を示すブロック図であ
る。
【００１９】
プリンター１は、印刷データを受信して、当該印刷データに基づいて印刷媒体に印刷を
行う装置である。プリンター１は、例えば、レーザー方式のページプリンターである。も
ちろん、インクジェット方式やシリアルプリンターであってもよい。
【００２０】
プリンター１は、プリンター１を統合的に制御するコントローラー１０と、印刷媒体へ
の印刷を行う印刷エンジン６０と、各種情報の表示やユーザー操作の入力受付などを行う
操作パネル７０とを備える。プリンター１は、通常モードと省電力モードとで動作可能で
ある。
【００２１】
コントローラー１０は、ＳＤＲＡＭ４０を制御して各種プログラムによる処理を行う回
路であるＳｏＣ２０と、ＳｏＣ２０へ電源供給を行う電源供給ユニット３０と、各種プロ
グラムやデータを揮発的に記憶するＳＤＲＡＭ（Synchronous DRAM）４０と、各種プログ
ラムやデータを不揮発的に記憶するフラッシュＲＯＭなどのＲＯＭ５０とを備える。
【００２２】
本実施形態では、ＳＤＲＡＭ４０は、例えば、ＤＤＲ（Double Data Rate）−ＳＤＲＡ
Ｍである。また、ＳＤＲＡＭ４０は、セルフリフレッシュ機能を有する。ＳＤＲＡＭ４０
は高速に動作するため、後述するように、ＳＤＲＡＭ４０に対するアクセス制御は、メモ
リーコントローラーと、当該メモリーコントローラーとは分離したメモリーＰＨＹ（Phys
ical Interface）と、ＳＳＴＬ Ｉ／Ｏ（Stub Series Termination logic I/O）とによ
り実現される。
【００２３】
印刷エンジン６０は、コントローラー１０の制御の下、印刷データに基づいて印刷媒体
に印刷を行うユニットである。印刷エンジン６０は、例えば、トナーカートリッジ、感光
体ドラム、レーザー光照射機構、転写機構、紙送り機構、給排紙機構などを有するレーザ
ー方式のエンジンである。もちろん、印刷エンジン６０は、レーザー方式に限られず、イ
ンクジェット方式であってもよい。
【００２４】
操作パネル７０は、プリンター１とユーザーの入出力インターフェイスである。操作パ
ネル７０は、例えば、液晶ディスプレイ（Liquid Crystal Display）や有機ＥＬディスプ
レイ（Electro-Luminescence Display）などのディスプレイと、入力装置として機能する
タッチパネル、ハードスイッチ等を備える。
【００２５】
なお、上記のプリンター１の構成は、本願発明の特徴を説明するにあたって主要構成を
説明したのであって、上記に限られない。また、一般的なプリンターが備える他の構成を
排除するものではない。例えば、ＳｏＣ２０は、一以上のＡＳＩＣで構成されていてもよ
い。
【００２６】
図２は、本発明の一実施形態の一例に係るＳｏＣの概略構成を示すブロック図である。
【００２７】
ＳｏＣ２０は、メインＣＰＵ２０１と、処理回路２０２と、調停回路２１３と、信号レ
ベル保持セル２０４と、メモリーコントローラー２０３と、サブＣＰＵ２０５と、電源管
理回路２０６と、ネットワークＩ／Ｆ（インターフェイス）２０７と、ＵＳＢ Ｉ／Ｆ２
０８と、外部Ｉ／Ｆ２０９と、メモリーＰＨＹ２１１と、ＳＳＴＬ Ｉ／Ｏ２１２とを備
える。
【００２８】
本実施形態では、ＳｏＣ２０は、省電力モード時に電源がＯＦＦされるブロックＡと、
常時（通常モードと省電力モードにおいて）電源がＯＮされるブロックＢとを有する。Ｓ
ｏＣ２０の各デバイスは、ブロックＡとブロックＢに分離して配置されている。ブロック
Ａには、メインＣＰＵ２０１と、処理回路２０２と、調停回路２１３とが含まれる。ブロ
ックＢには、メモリーコントローラー２０３と、サブＣＰＵ２０５と、電源管理回路２０
６と、ネットワークＩ／Ｆ（インターフェイス）２０７と、ＵＳＢ Ｉ／Ｆ２０８と、外
部Ｉ／Ｆ２０９と、メモリーＰＨＹ２１１と、ＳＳＴＬ Ｉ／Ｏ２１２とが含まれる。
【００２９】
電源供給ユニット３０は、電源管理回路２０６から出力される信号に従って、ブロック
Ａに対して電源の供給を行ったり停止したりする。すなわち、電源ＯＦＦ ｅｎａｂｌｅ
信号が入力されている間は、ブロックＡへの電源を停止し、電源ＯＦＦ ｅｎａｂｌｅ信
号が停止した場合は、ブロックＡへの電源を供給する。電源供給ユニット３０は、ブロッ
クＢに対しては、通常モードにおいても省電力モードにおいても常時電源を供給する。
【００３０】
メインＣＰＵ２０１は、所定のプログラムを実行してプリンター１の主要な機能を実現
する演算装置である。メインＣＰＵ２０１は、基本的にプリンター１が通常モードの場合
に動作する。メインＣＰＵ２０１は、メモリーコントローラー２０３を介してＳＤＲＡＭ
４０にアクセスすることができる。
【００３１】
メインＣＰＵ２０１は、プリンター１が通常モードの場合に、省電力モードへの移行要
求があったか否かを監視する。例えば、ネットワークＩ／Ｆ２０７、ＵＳＢ Ｉ／Ｆ２０
８、及び外部Ｉ／Ｆ２０９のいずれからもリクエストが入力されない状態が所定時間継続
した場合に、省電力モードへ移行すべきと判定することができる。また、例えば、操作パ
ネル７０を介して省電力モードへの移行を指示するユーザーの操作があった場合に、省電
力モードへ移行すべきと判定することができる。省電力モードへの移行要求があった場合
、その旨をサブＣＰＵ２０５に通知する。
【００３２】
処理回路２０２は、所定の処理を行う回路である。処理回路２０２は、本図では一つ図
示されているが、複数個設けられている。処理回路２０２は、例えば、各種の画像処理や
データ処理などを行う回路である。処理回路２０２は、メモリーコントローラー２０３を
介してＳＤＲＡＭ４０にアクセスすることができる。
【００３３】
調停回路２１３は、メインＣＰＵ２０１及び処理回路２０２からメモリーコントローラ
ー２０３へのリクエストを調停する。
【００３４】
サブＣＰＵ２０５は、所定のプログラムを実行して、プリンター１の省電力モードに関
する機能を実現する演算装置である。サブＣＰＵ２０５は、基本的には、プリンター１が
通常モードにおいても省電力モードにおいても動作する。サブＣＰＵ２０５は、メモリー
コントローラー２０３を介してＳＤＲＡＭ４０アクセスすることができる。
【００３５】
サブＣＰＵ２０５は、メインＣＰＵ２０１から省電力モードへの移行要求に関する通知
があった場合、移行処理を開始する。すなわち、メモリーコントローラー２０３に指示し
て所定のコマンドを発行させ、ＳＤＲＡＭ４０をセルフリフレッシュ状態に移行させる。
メインＣＰＵ２０１が、ＳＤＲＡＭ４０をセルフリフレッシュ状態に移行させるようにし
てもよい。また、サブＣＰＵ２０５は、電源管理回路２０６に指示して、電源供給ユニッ
ト３０に対して電源ＯＦＦ ｅｎａｂｌｅ信号を出力させる。このようにして、プリンタ
ー１は、省電力モードに移行する。
【００３６】
また、サブＣＰＵ２０５は、プリンター１が省電力モードの間、プリンター１の外部か
らのリクエスト又はプリンター１の内部からのリクエストを監視する。外部リクエストは
、例えば、ネットワークＩ／Ｆ２０７、ＵＳＢ Ｉ／Ｆ２０８、及び外部Ｉ／Ｆ２０９の
いずれから受信される。内部リクエストは、例えば、タイマー（ブロックＡに含まれない
）による割り込みなどである。
【００３７】
リクエストが発生した場合、サブＣＰＵ２０５は、通常モードへの復帰処理を開始する
。すなわち、電源管理回路２０６に指示して、電源供給ユニット３０に対する電源ＯＦＦ
ｅｎａｂｌｅ信号の出力を停止させる。また、サブＣＰＵ２０５は、メモリーコントロ
ーラー２０３に指示して所定のコマンドを発行させ、ＳＤＲＡＭ４０をセルフリフレッシ
ュ状態から通常アクセス状態に移行させる。このようにして、プリンター１は、省電力モ
ードから通常モードに移行する（復帰する）。
【００３８】
メモリーコントローラー２０３は、ＳＤＲＡＭ４０に対するコマンド発行などを行う。
メモリーコントローラー２０３は、メインＣＰＵ２０１、処理回路２０２等のマスターか
らのリクエストを、調停回路２１３及び信号レベル保持セル２０４を介して受け付け、該
リクエストに対応するコマンドを生成し、メモリーＰＨＹ２１１に出力する。また、サブ
ＣＰＵ２０５、ネットワークＩ／Ｆ２０７、ＵＳＢ Ｉ／Ｆ２０８、外部Ｉ／Ｆ２０９等
からのリクエストを受け付け、該リクエストに対応するコマンドを生成し、メモリーＰＨ
Ｙ２１１に出力する。
【００３９】
メモリーＰＨＹ２１１は、ＳＤＲＡＭ４０に対する物理層の制御を行う。メモリーＰＨ
Ｙ２１１は、例えば、メモリーコントローラー２０３から出力された信号の位相制御、タ
イミング制御等を行ってＳＤＲＡＭ４０に出力する。
【００４０】
ＳＳＴＬ Ｉ／Ｏ２１２は、メモリーＰＨＹ２１１及びＳＤＲＡＭ４０と接続し、ＳＤ
ＲＡＭ４０に対して高速かつ低信号振幅で信号を転送するためのインターフェイス回路で
ある。
【００４１】
電源管理回路２０６は、電源供給ユニット３０に対する信号を出力する回路である。電
源管理回路２０６は、サブＣＰＵ２０５の指示に従って、電源供給ユニット３０に対する
電源ＯＦＦ ｅｎａｂｌｅ信号の出力を開始又は停止する。
【００４２】
ネットワークＩ／Ｆ２０７は、ＬＡＮ（Local Area Network）等のネットワークに接続
し、データの送受信を制御するインターフェイス回路である。ＵＳＢ Ｉ／Ｆ２０８は、
ＵＳＢホストと接続し、ＵＳＢによるデータの送受信を制御するインターフェイス回路で
ある。外部Ｉ／Ｆ２０９は、ＲＯＭ５０、操作パネル７０等の装置とのデータの送受信を
制御するインターフェイス回路である。これらの回路は、外部からのリクエストを受信し
た場合、サブＣＰＵ２０５に通知する。
【００４３】
信号レベル保持セル２０４は、省電力モード時（ブロックＡの電源ＯＦＦ時）に、ブロ
ックＡから出力される全ての信号をそれぞれ所定のレベル（ハイ又はロウ）に固定する。
本実施形態では、調停回路２１３からの出力信号は、ブロックＢの各種デバイスが誤動作
しないように、例えば、メモリーコントローラー２０３に信号が入力されないように、所
定のレベルに固定される。メモリーコントローラー２０３に信号が入力されなければ、Ｓ
ＤＲＡＭ４０がセルフリフレッシュ状態を維持できる。また、各種入出力信号は、ブロッ
クＢからブロックＡへ又は逆に電流が流れないように、それぞれ所定のレベルに固定され
る。なお、信号レベル保持セル２０４は、通常モード時には、各種入出力信号をそのまま
通す。
【００４４】
上記のＳｏＣ２０の構成は、本願発明の特徴を説明するにあたって主要構成を説明した
のであって、上記に限られない。また、一般的なＳｏＣが備える他の構成を排除するもの
ではない。例えば、ＳｏＣ２０は、一以上のデバイスを含むＡＳＩＣを有していてもよい
。
【００４５】
次に、図３及び図４を参照して、本実施形態の一例に係るＳｏＣの特徴をより明らかに
説明する。
【００４６】
以下では、ＳｏＣ内の構成要素の配置として、例えば、従来の配置（不図示）と、図３
の配置（本実施形態）と、図４の配置とを考える。なお、ここでは、主な構成要素として
、メインＣＰＵ、処理回路群、メモリーコントローラー、及びメモリーＰＨＹを例に挙げ
る。
【００４７】
従来の配置では、メインＣＰＵ、処理回路群、調停回路、メモリーコントローラー、及
びメモリーＰＨＹは、ブロックＢに配置される。図３の配置（本実施形態）では、メイン
ＣＰＵ、処理回路群、及び調停回路は、ブロックＡに配置され、メモリーコントローラー
、及びメモリーＰＨＹは、ブロックＢに配置される。図４の配置では、メインＣＰＵ、処
理回路群、調停回路、及びメモリーコントローラーは、ブロックＡに配置され、メモリー
ＰＨＹは、ブロックＢに配置される。
【００４８】
図３は、本発明の一実施形態の一例に係るＳｏＣの構成要素の配置を説明するブロック
図である。
【００４９】
図３に示すように、ブロックＡに含まれる調停回路２１３と、ブロックＢに含まれるメ
モリーコントローラー２０３との間に、信号レベル保持セル２０４が設けられる。信号レ
ベル保持セル２０４は、調停回路２１３からの出力信号に対応してセルを有する。そして
、例えば、省電力モード時にメモリーコントローラー２０３に想定外の信号が入力されな
いように、出力信号を所定のレベルに固定する。
【００５０】
ここで、調停回路２１３の出力信号は、入力を調停した後の出力であるため、メインＣ
ＰＵ２０１及び複数の処理回路２０２と調停回路２１３間の信号よりも少ない。また、調
停回路２１３の出力信号は、メインＣＰＵ２０１及び複数の処理回路２０２の数が増えて
も増加しない（あるいは増加するとしても増加量が小さくて済む）。従って、信号レベル
保持セル２０４のセルも増加しない（あるいは増加するとしても増加量が小さくて済む）
。また、調停回路２１３の出力信号は、メモリーコントローラー２０３からの各出力信号
（例えば、制御信号、データ信号、設定信号等）よりも少ない。
【００５１】
従って、図３の配置では、メインＣＰＵ２０１及び各処理回路２０２の出力信号の数に
係わらず、その数よりも少ない調停回路２１３からの出力信号の数に応じて、信号レベル
保持セルを設ければよい。そのため、図４の配置と比べて、回路規模が小さくなる。また
、メインＣＰＵ２０１、各処理回路２０２、及び調停回路２１３が、ブロックＡに配置さ
れているため、従来の配置と比べて、省電力性が高い。
【００５２】
図４は、本発明の一実施形態の特徴を有さないＳｏＣの構成要素の配置例を説明するブ
ロック図である。
【００５３】
図４に示すように、ブロックＡに含まれるメモリーコントローラー２０３と、ブロック
Ｂに含まれるメモリーＰＨＹ２１１との間に、信号レベル保持セル２０４が設けられる。
信号レベル保持セル２０４は、メモリーコントローラー２０３からの各出力信号（例えば
、制御信号、データ信号、設定信号等）に対応してセルを有する。そして、例えば、省電
力モード時にＳＤＲＡＭ４０がセルフリフレッシュ状態を維持できるように、それぞれの
出力信号を所定のレベルに固定する。
【００５４】
上述したように、メモリーコントローラー２０３の出力信号は、調停回路２１３の出力
信号よりも多い。従って、図４の配置では、図３の配置と比べて、回路規模が大きくなる
。
【００５５】
以上のことから、本実施形態では、回路規模をより小さくすることができる図３の配置
を選択している。
【００５６】
以上、本発明の一実施形態の一例について説明した。本実施形態によれば、電子機器の
省電力制御における回路規模をより小さくすることができる。また、回路規模を低減しつ
つ、省電力で動作させることができる。
【００５７】
以上の本発明の実施形態は、本発明の要旨と範囲を例示することを意図し、限定するも
のではない。多くの代替物、修正および変形例が当業者にとって明らかである。
【符号の説明】
【００５８】
１：プリンター、１０：コントローラー、２０：ＳｏＣ、３０：電源供給ユニット、４０
：ＳＤＲＡＭ、５０：ＲＯＭ、６０：印刷エンジン、７０：操作パネル、２０１：メイン
ＣＰＵ、２０２：処理回路、２０３：メモリーコントローラー、２０４：信号レベル保持
セル、２０５：サブＣＰＵ、２０６：電源管理回路、２０７：ネットワークＩ／Ｆ、２０
８：ＵＳＢ Ｉ／Ｆ、２０９：外部Ｉ／Ｆ、２１１：メモリーＰＨＹ、２１２：ＳＳＴＬ
Ｉ／Ｏ、２１３：調停回路
【特許請求の範囲】
【請求項１】
メモリーコントローラー及びメモリーＰＨＹにより制御される外部メモリーと接続し、
通常モード及び省電力モードで動作可能な回路であって、
省電力モードにおいて電源オフされる第一ブロック及び電源オフされない第二ブロック
を含み、
前記第一ブロックに、
メモリーコントローラーに対するリクエストを調停する調停回路を備え、
前記第二ブロックに、
前記メモリーコントローラーと、
メモリーＰＨＹと、
前記調停回路及び前記メモリーコントローラーの間に設けられ、省電力モード中に前記
調停回路からの出力信号を所定のレベルに固定する信号レベル保持部と、を備える、
ことを特徴とする回路。
【請求項２】
請求項１に記載の回路であって、
前記第一ブロックに、
前記メモリーコントローラーに対するリクエストを送る第一ＣＰＵ及び所定の処理を行
う複数の処理回路を備える、
ことを特徴とする回路。
【請求項３】
請求項１又は２に記載の回路であって、
前記第二ブロックに、
第二ＣＰＵを備え、
前記第二ＣＰＵは、省電力モード中に外部リクエスト又は内部リクエストの発生を監視
し、外部リクエスト又は内部リクエストが発生した場合、通常モードへの復帰処理を開始
する、
ことを特徴とする回路。
【請求項４】
請求項３に記載の回路あって、
通常モードにおいて前記第一ブロック及び前記第二ブロックの電源をオンし、省電力モ
ードにおいて前記第一ブロックの電源をオフする電源供給部と接続され、
前記第二ＣＰＵは、省電力モード中に外部リクエスト又は内部リクエストが発生した場
合、前記電源供給部に前記第一ブロックの電源オンを指示する、
ことを特徴とする回路。
【請求項５】
請求項３又は４に記載の回路であって、
前記第二ＣＰＵは、通常モードへの復帰処理の開始後、前記メモリーをセルフリフレッ
シュ状態から通常アクセス状態へ復帰させる指示を前記メモリーコントローラーに送る、
ことを特徴とする回路。
【請求項６】
請求項３〜５いずれか一項に記載の回路であって、
前記第一ＣＰＵは、通常モード中に、省電力モードへの移行要求を監視し、省電力モー
ドへの移行要求があった場合、前記第二ＣＰＵに通知を行い、
前記第二ＣＰＵは、前記第一ＣＰＵからの通知を受けて、省電力モードへの移行処理を
開始する、
ことを特徴とする回路。
【請求項７】
請求項１〜６いずれか一項に記載の前記回路を備える電子機器。
【請求項８】
請求項１〜６いずれか一項に記載の前記回路を備える印刷装置。
【請求項１】
メモリーコントローラー及びメモリーＰＨＹにより制御される外部メモリーと接続し、
通常モード及び省電力モードで動作可能な回路であって、
省電力モードにおいて電源オフされる第一ブロック及び電源オフされない第二ブロック
を含み、
前記第一ブロックに、
メモリーコントローラーに対するリクエストを調停する調停回路を備え、
前記第二ブロックに、
前記メモリーコントローラーと、
メモリーＰＨＹと、
前記調停回路及び前記メモリーコントローラーの間に設けられ、省電力モード中に前記
調停回路からの出力信号を所定のレベルに固定する信号レベル保持部と、を備える、
ことを特徴とする回路。
【請求項２】
請求項１に記載の回路であって、
前記第一ブロックに、
前記メモリーコントローラーに対するリクエストを送る第一ＣＰＵ及び所定の処理を行
う複数の処理回路を備える、
ことを特徴とする回路。
【請求項３】
請求項１又は２に記載の回路であって、
前記第二ブロックに、
第二ＣＰＵを備え、
前記第二ＣＰＵは、省電力モード中に外部リクエスト又は内部リクエストの発生を監視
し、外部リクエスト又は内部リクエストが発生した場合、通常モードへの復帰処理を開始
する、
ことを特徴とする回路。
【請求項４】
請求項３に記載の回路あって、
通常モードにおいて前記第一ブロック及び前記第二ブロックの電源をオンし、省電力モ
ードにおいて前記第一ブロックの電源をオフする電源供給部と接続され、
前記第二ＣＰＵは、省電力モード中に外部リクエスト又は内部リクエストが発生した場
合、前記電源供給部に前記第一ブロックの電源オンを指示する、
ことを特徴とする回路。
【請求項５】
請求項３又は４に記載の回路であって、
前記第二ＣＰＵは、通常モードへの復帰処理の開始後、前記メモリーをセルフリフレッ
シュ状態から通常アクセス状態へ復帰させる指示を前記メモリーコントローラーに送る、
ことを特徴とする回路。
【請求項６】
請求項３〜５いずれか一項に記載の回路であって、
前記第一ＣＰＵは、通常モード中に、省電力モードへの移行要求を監視し、省電力モー
ドへの移行要求があった場合、前記第二ＣＰＵに通知を行い、
前記第二ＣＰＵは、前記第一ＣＰＵからの通知を受けて、省電力モードへの移行処理を
開始する、
ことを特徴とする回路。
【請求項７】
請求項１〜６いずれか一項に記載の前記回路を備える電子機器。
【請求項８】
請求項１〜６いずれか一項に記載の前記回路を備える印刷装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−２２１４４４（Ｐ２０１２−２２１４４４Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８９８３０（Ｐ２０１１−８９８３０）
【出願日】平成２３年４月１４日（２０１１．４．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月１４日（２０１１．４．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]