説明

回路基板の製造方法

【課題】キャパシタを内蔵する回路基板の製造方法を提供する。
【解決手段】第一の電極となる金属層に積層された絶縁ベース材に45°以下のテーパー状の壁面を有する有底の孔を形成し、次に選択的に孔の底面から壁面にまでインクジェット工法にて誘電体を塗布し、熱硬化し、次いで導電化処理およびめっき処理を行い、第二の電極および回路パターンを形成する各工程を含む。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は回路基板の製造方法に関し、特には、キャパシタ構造を内蔵する回路基板の製造方法に関する。
【背景技術】
【0002】
近年、プリント配線板は軽量化が要求され、かつ、小型・多ピン化されたBGA(ボール・グリッド・アレイ)やPGA(ピン・グリッド・アレイ)、CSP(チップ・サイズ・パッケージ)等を搭載するため、配線の微細化及び高密度化が要求されている。しかし、配線の高密度化が進むにつれて、各配線パターンが互いに近接しているために、配線間でクロストークノイズが生じたり、また電源ラインやグランドライン等の電位が変動したりする等の問題が起こり得る。特に、高速のスイッチング動作が要求される半導体素子や電子部品等を搭載する場合は、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速にオン/オフすることでスイッチングノイズが発生し、これによって電源ライン等の電位が変動し易くなる。これは搭載する半導体素子等の動作信頼性の低下につながり、好ましくない。
【0003】
そこで、電源電圧を安定化させ、かつスイッチングノイズ等を低減させる目的で、従来から、半導体素子を搭載した半導体パッケージにチップキャパシタ等の容量素子を付設して電源ライン等を「デカップリング」することが行われている。典型的な手法としては、半導体パッケージの半導体素子等が搭載される側と同じ面又はその反対側の面に、チップキャパシタをはんだ付け等により表面実装する方法がある。
【0004】
また高機能化、高速化が求められる携帯電話、PDAなどのモバイル機器の実装に許される機器内の空間あるいは基板上の面積はますます小さくなっている。たとえば、小型化が進んでいる携帯電話向けの電子部品の一つとしてキャパシタが挙げられる。携帯電話向けの代表的な小型キャパシタには0603(0.6×0.3×0.3mm)、1005(1.0×0.5×0.5mm)等がある。従来技術の問題点としては上記以下の大きさへの小型化は実装が困難なこと、また携帯電話1台につきキャパシタが250個程度搭載されていることから部品コストおよび実装コストがかかることが挙げられる。このことから、新しい実装形態として部品を基板に内蔵することにより、新たな実装エリアや空間を確保し三次元的な実装を可能にする部品内蔵基板が開発されている。これまでにも、部品内蔵回路基板としては、抵抗、キャパシタ、インダクタンスなどの受動素子をガラスエポキシ樹脂やセラミックスなどの基材または基板に内蔵する技術開発が行われ、一部実用化されている。
また、特許文献1(P4段落番号0031)や特許文献2(P5段落番号0031)に記載のキャパシタ内蔵基板は誘電体に電着によるポリイミド等の樹脂を用いている。ポリイミドの比誘電率は約3.3であることから高周波用小型キャパシタの静電容量0.1−1pF程度を高密度に作り込むことは可能であるが工程が煩雑であり、デカップリングキャパシタに必要な0.005−0.1mF程度の容量を得るためには大面積を必要とすることから高密度化には適さない。また多層基板においては電着にて誘電体を形成できる場所が限定されてしまう。
また、特許文献3(P2段落番号0008)に記載されているキャパシタ内蔵基板は誘電体を孔に充填していることから容量を増大させるためには大面積を必要とし、高密度化には適さない。
【0005】
これらのことから、0.1−1pF程度の高周波用小型キャパシタと0.005−0.1mF程度のデカップリングキャパシタを同時に高密度に内蔵する基板を製造する方法が望まれていた。静電容量を増大させるためには、両電極間の間隔を狭くすること、すなわち誘電体を薄くすることが重要である。また、誘電体の比誘電率は大きい方が少ない面積で静電容量を大きくすることができる。
【0006】
図3は特許文献2に記載されている従来のキャパシタ内蔵基板の製造方法を示す工程図であって、先ず同図(1)に示す様に、ポリイミド等の可撓性絶縁ベース材61の両面に銅箔等の第一の導体層62、第二の導体層63を有する、所謂、両面銅張積層板64を用意し、導体層62の所要位置に開口65を形成してマスク層とする。
【0007】
次に同図(2)に示す様に、上記開口65により露出された可撓性絶縁ベース材61に対し、レーザ加工、プラズマエッチング加工、ウエットエッチング加工を施し、キャパシタを形成するための孔67と、ビアホールを形成するための孔68を形成する。
【0008】
次に、同図(3)に示す様に、ビアホールを形成するための孔68の底面に電着ポリイミドが電着しないようにマスクテープによる保護層を形成するなどして、キャパシタを形成するための孔67の穴底のみに選択的に電着樹脂69を電着する。
【0009】
次に、同図(4)に示すように、ビアホール形成部70の孔68の底面と壁面、キャパシタ形成部71を形成する孔67の底面と壁面、更には、マスク層の上面に対し導電化処理とめっき処理を施し、めっき皮膜72を形成する。
【0010】
次に同図(5)に示す様にめっき皮膜72および導体層62、導体層63に対し、エッチング手法により配線形成加工を行い、キャパシタ構造73を内蔵する両面可撓性回路基板74を得る。
【特許文献1】特開2004-235490号公報
【特許文献2】特開2004−39908号公報
【特許文献3】特開2003−304060号公報
【特許文献4】特許第3251515号公報
【特許文献5】特開2002−353629号公報
【特許文献6】特開2000−68640号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
本発明は、0.1−1pF程度の高周波用小型キャパシタと0.005−0.1mF程度のデカップリングキャパシタを同じ手法で高密度に内蔵する基板を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
上記目的達成のため、本願では、次の発明を提供する。
【0013】
本発明によれば、キャパシタを内蔵する回路基板の製造方法において、
第一の電極となる金属層に積層された絶縁ベース材に45°以下のテーパー状の壁面を有する有底の孔を形成する工程
選択的に孔の底面から壁面にまでインクジェット工法にて誘電体を塗布し、熱硬化する工程
導電化処理およびめっき処理を行い、第二の電極および回路パターンを形成する工程
a)〜c)を含むことを特徴とするキャパシタを内蔵する回路基板の製造方法が採用される。
【発明の効果】
【0014】
これらの特徴により、本発明は次のような効果を奏する。
【0015】
本発明によれば、キャパシタを内蔵する回路基板の製造方法において、
第一の電極となる金属層に積層された絶縁ベース材に45°以下のテーパー状の壁面を有する有底の孔を形成する工程
選択的に孔の底面から壁面にまでインクジェット工法にて誘電体を塗布し、熱硬化する工程
導電化処理およびめっき処理を行い、第二の電極および回路パターンを形成する工程
a)〜c)を含むことを特徴とするキャパシタを内蔵する回路基板の製造方法においてa)で形成する孔の壁面に45°以下のテーパーを持たせ、b)で塗布する誘電体を孔の壁面にまで到達させることで、キャパシタ構造部におけるショートをより確実に防止することができる。またインクジェット工法を用い高誘電体を孔底に塗布することから、任意の場所に様々な容量のキャパシタを小面積で形成することが出来る。
【0016】
この結果、0.1−1pF程度の高周波用小型キャパシタと0.005−0.1mF程度のデカップリングキャパシタを同じ手法で高密度に内蔵した回路基板を製作することが可能となる。
【発明を実施するための最良の形態】
【0017】
以下、図示の実施例を参照しながら本発明をさらに説明する。
【0018】
図1は、本発明の一実施例におけるキャパシタ構造を内蔵する回路基板の製造方法を示す製造工程図であって、先ず、同図(1)に示す様に、ポリイミド等の可撓性絶縁ベース材1の両面に銅箔等の第一の導体層2、第二の導体層3を有する、所謂、両面銅張積層板4を用意し、第一の導体層2の所要位置に通常のフォトファブリケーション手法によるエッチング手法を用いて、孔や溝を形成する部位に開口を有するメタルマスクを形成するためのレジスト層5を形成する。この工程はドライフィルムレジスト等をラミネーター等により張り合わせることが好ましい。尚、ベース材には25mm厚のポリイミドを用いた。
【0019】
次に同図(2)に示す様に、上記レジスト層5を用い、通常のフォトファブリケーション手法によるエッチング手法を用いて、孔や溝を形成する部位に開口6を有するメタルマスク7を形成する。
次に同図(3)に示す様に、上記開口6により露出された可撓性絶縁ベース材1に対しキャパシタを形成するための孔8と、ビアホールを形成するための孔9をレーザー加工手法、プラズマエッチング手法、樹脂エッチング手法等を単独および組み合わせてエッチング除去し、他方面の導体層3に達する有底のキャパシタを形成するための孔8と、ビアホールを形成するための孔9を形成する。ここでは様々な形状の孔を同時に形成し、尚且つ孔の壁面に45°以下のテーパーをつけるために特許文献4(P4段落番号0025〜P5段落番号0036)に記載の薬液処理による樹脂エッチング手法にて形成した。この場合、ポリイミドフィルムの種類によって、樹脂エッチング速度が異なることから、可撓性絶縁ベース材1の種類としてはピロメリット酸二無水物と芳香族ジアミンとの重縮合により得られるポリイミドフィルム(例えば米国デュポン社製のカプトン、鐘淵化学株式会社のアピカル)あるいはこれに類する構造の熱可塑性ポリイミド等が好適である。
【0020】
また孔の壁面を45°以下のテーパー状に加工する理由としては、次工程の誘電体を塗布する際に、ペーストをテーパー状の壁面にまで到達させることで、キャパシタ構造部におけるショートを確実に防止するためである。ベース材には25mm厚のポリイミドを用いていることから孔の壁面を45°以下のテーパー状にすることで、誘電体を塗布する際の位置ずれ許容量は±10mmであることから、インクジェット工法で十分対応することができる。ここでは上孔径と下穴径の差を40mmと設計した。
次に同図(4)に示す様に、誘電体10を孔8により露出した第二の導体層上にインクジェット工法を用いて塗布し、熱硬化させる。ここではキャパシタ構造部におけるショートを防止するために第二の導体層3上に隙間なく誘電体を描画することが必要である。そこで同図(4)に示す様に、可撓性絶縁ベース材1に形成された孔の壁面まで到達させるよう誘電体を描画した。またデカップリングキャパシタは本方式では100mm程度の面積を必要とすることから、底面はスクリーン印刷を用い、壁面部はインクジェット工法を用いることも有効である。特許文献1(P4段落番号0031)や特許文献2(P5段落番号0031)のように誘電体に電着ポリイミドを用いる場合には、ポリイミドを析出させない部分をマスクテープ等で保護しなければならないが、高誘電ペーストを用いればインクジェット工法やスクリーン印刷により任意の場所にのみ塗布することができることから、工程の簡略化を図ることが出来ると共に、誘電体の比誘電率や膜厚並び塗布面積を変える事で任意の静電容量を得ることが出来る。またインクジェット用のインクはスクリーン印刷用ペーストに比べ溶剤分が多いため熱硬化後の膜減りも多い。このことから同じ誘電率のインクを用いてもスクリーン印刷で形成した誘電体に比べインクジェットで形成した誘電体が薄くなることから、高容量のキャパシタを形成することができる。インクジェット工法での誘電体描画の際に、1度の描画では表面に1.5mm程度の凹凸ができるが、3度の描画では膜厚3.5mm程度で表面の凹凸は0.2mm程度まで小さくなる。ここではピンホールによるショートを確実に防止するために5度の描画で5mmの膜厚を形成した。
【0021】
次に同図(5)に示す様に、第一の導体層2ならびに孔8により露出した第二の導体層3上に塗布した誘電体10、ならびに孔8の壁面および孔9により露出した第二の導体層3上と孔9の壁面に対し導電化処理を行い、めっき皮膜11を形成する。
【0022】
次に同図(6)に示す様に、第一の導体層2、第二の導体層3ならびにめっき皮膜11に対しフォトファブリケーション手法によるエッチング手法を用いて、回路パターン12、13を形成することで、キャパシタ構造を内蔵する両面可撓性回路基板14を得る。
【0023】
上記実施例のキャパシタの設計例として式(1)より厚さ5mmで100mmの誘電体膜を第二の導体層上に残した場合の静電容量はおよそ0.005mFとなる。
【0024】
【数1】

ここで、C:静電容量(F)、ε0:真空の誘電率8.85×10−12(F/m)、ε:比誘電率、特許文献5(P3段落番号0015)に記載の誘電ペーストの場合約60、s:面積(m)、d:厚さ(m)。
【0025】
このサイズであれば基板に搭載するQFPなどのチップ部品の下に内蔵することが可能となるために高密度化の妨げにならない。また誘電体の厚さ、面積を変更することにより、基板上の静電容量の値を任意に制御可能である。例えば携帯電話等に用いられる高周波用小型キャパシタの静電容量は0.1−1pF程度であることから0402(0.4×0.2×0.2mm)以下の大きさに製造することが可能である。実際に誘電ペーストの厚さ5mm、φ50mmの大きさで0.2pFの静電容量を得ることが出来る。よって実装面積を大きく削減することができる。
【0026】
また、本発明では、塗布するインクにカーボン含有インクを用いることで、キャパシタ構造だけでなく抵抗素子も併せて内蔵することができる。
【0027】
また、本発明によるキャパシタ構造を内蔵する両面回路基板をコア基板とした多層基板も製作可能である。むろんビルド層にも形成可能であることから、コア基板とビルド層ともに本発明によるキャパシタ構造を内蔵する両面回路基板を用いることができる。
【0028】
図2は、本発明の他の実施例におけるキャパシタ構造を内蔵する回路基板の製造方法を示す製造工程図であって、先ず、同図(1)に示す様に、ポリイミド等の可撓性絶縁ベース材41の両面に銅箔等の第一の導体層42、第二の導体層43を有する、所謂、両面銅張積層板44を用意し、第一の導電層42の所要位置に通常のフォトファブリケーション手法によるエッチング手法を用いて、孔や溝を形成する部位に開口を有するメタルマスクを形成するためのレジスト層45を形成する。この工程はドライフィルムレジスト等をラミネーター等により張り合わせることが好ましい。尚、ベース材には25mm厚のポリイミドを用いた。
【0029】
次に同図(2)に示す様に、上記レジスト層45を用い、通常のフォトファブリケーション手法によるエッチング手法を用いて、孔や溝を形成する部位に開口46を有するメタルマスク47を形成する。
次に同図(3)に示す様に、上記開口46により露出された可撓性絶縁ベース材41に対しレーザー加工手法、プラズマエッチング手法、樹脂エッチング手法等を単独および組み合わせてエッチング除去し、他方面の導体層43に達する有底のキャパシタを形成するための孔48と、ビアホールを形成するための孔49を形成する。ここでは様々な形状の孔を同時に形成し、尚且つ孔の壁面に45°以下のテーパーをつけるために特許文献4(P4段落番号0025〜P5段落番号0036)に記載の薬液処理による樹脂エッチング手法にて形成した。この場合、ポリイミドフィルムの種類によって、樹脂エッチング速度が異なることから、可撓性絶縁ベース材1の種類としてはピロメリット酸二無水物と芳香族ジアミンとの重縮合により得られるポリイミドフィルム(例えば米国デュポン社製のカプトン、鐘淵化学株式会社のアピカル)あるいはこれに類する構造の熱可塑性ポリイミド等が好適である。
【0030】
また孔の壁面を45°以下のテーパー状に加工する理由としては、次工程の誘電体を塗布する際に、ペーストをテーパー状の壁面にまで到達させることで、キャパシタ構造部におけるショートを確実に防止するためである。ベース材には25mm厚のポリイミドを用いていることから孔の壁面を45°以下のテーパー状にすることで、誘電体を塗布する際の位置ずれ許容量は±10mmであることから、インクジェット工法で十分対応することができる。ここでは上孔径と下穴径の差を40mmと設計した。
【0031】
次に同図(4)に示す様に、誘電体50を孔48により露出した第二の導体層上にインクジェット工法を用いて塗布し、熱硬化させる。ここではキャパシタ構造部におけるショートを防止するために第二の導体層3上に隙間なく誘電体を描画することが必要である。
そこで同図(4)に示す様に、可撓性絶縁ベース材41に形成された孔の壁面まで到達させるよう誘電体を描画することとした。またデカップリングキャパシタは本方式では100mm程度の面積を必要とすることから、底面はスクリーン印刷を用い、壁面部はインクジェット工法を用いることも有効である。特許文献1(P4段落番号0031)や特許文献2(P5段落番号0031)のように誘電体に電着ポリイミドを用いる場合には、ポリイミドを析出させない部分をマスクテープ等で保護しなければならないが、高誘電ペーストを用いればインクジェット工法やスクリーン印刷により任意の場所にのみ塗布することができることから、工程の簡略化を図ることが出来ると共に、誘電体の比誘電率や膜厚並び塗布面積を変える事で任意の静電容量を得ることが出来る。またインクジェット用のインクはスクリーン印刷用ペーストに比べ溶剤分が多いため熱硬化後の膜減りも多い。このことから同じ誘電率のインクを用いてもスクリーン印刷で形成した誘電体に比べインクジェットで形成した誘電体が薄くなることから、高容量のキャパシタを形成することができる。インクジェット工法での誘電体描画の際に、1度の描画では表面に1.5mm程度の凹凸ができるが、3度の描画では膜厚3.5mm程度で表面の凹凸は0.2mm程度まで小さくなる。ここではピンホールによるショートを確実に防止するために5度の描画で5mmの膜厚を形成した。
次に同図(5)に示す様に、特許文献6(P4段落番号0013、図3)に記載の工法を用いて導電性ペースト51を全ての孔に充填し、熱硬化させる。
次に同図(6)に示す様に、導電性ペーストを研磨により第一の導体層と併せて平坦化する。
【0032】
次に同図(7)に示す様に、第一の導体層42ならび導電ペースト51に対し導電化処理を行い、めっき皮膜52を形成する。
【0033】
次に同図(8)に示す様に、第一の導体層42、第二の導体層43ならびにめっき皮膜52に対しフォトファブリケーション手法によるエッチング手法を用いて、回路パターン53、54を形成することで、キャパシタ構造を内蔵する両面可撓性回路基板55を得る。
【0034】
このように誘電体を熱硬化させた後に全ての孔や溝を導電性ペーストで充填することでキャパシタと層間接続を同時に形成することができ、熱硬化させ表面を研磨した後にめっき処理を行うことで接続信頼性を確保することができる。層間の導通をめっき処理のみで行う場合には、キャパシタ内蔵基板をコア基板とした多層基板を製作する上でビアのスタック構造が取れない部分が発生することで高密度化に限界があり、尚且つ配線部と共にビア部を充填しなければならないために層間接着剤を厚くする必要がある。しかし、本構造のようにすべての孔や溝を導電ペーストで充填し、めっきを施したキャパシタ内蔵基板をコア基板として多層基板を製作すれば、ビルド部には任意の場所にビアを形成することも可能となることから高密度化に寄与し、尚且つ配線部のみを充填することから層間接着剤を薄くすることが出来る。これは、導電性ペースト熱硬化後の研磨量やめっき厚を最適化することで、より層間接着剤の薄膜化の可能性があり、接続信頼性向上に大きく寄与する。
【図面の簡単な説明】
【0035】
【図1】本発明の一実施例におけるキャパシタ構造を内蔵する両面可撓性回路基板の製造工程図。
【図2】本発明の他の実施例におけるキャパシタ構造を内蔵する両面可撓性回路基板の製造工程図。
【図3】従来工法によるキャパシタ構造を内蔵する両面可撓性回路基板の製造工程図。
【符号の説明】
【0036】
1 可撓性絶縁ベース材
2 第一の導体層
3 第二の導体層
4 両面銅張積層板
5 レジスト層
6 開口
7 メタルマスク
8 孔
9 孔
10 誘電体
11 めっき皮膜
12 回路パターン
13 回路パターン
14 両面可撓性回路基板

【特許請求の範囲】
【請求項1】
キャパシタを内蔵する回路基板の製造方法において、
第一の電極となる金属層に積層された絶縁ベース材に45°以下のテーパー状の壁面を有する有底の孔を形成する工程
選択的に孔の底面から壁面にまでインクジェット工法にて誘電体を塗布し、熱硬化する工程
導電化処理およびめっき処理を行い、第二の電極および回路パターンを形成する工程
a)〜c)を含むことを特徴とするキャパシタを内蔵する回路基板の製造方法。

【図1】
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【図2】
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【図3】
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【公開番号】特開2007−305825(P2007−305825A)
【公開日】平成19年11月22日(2007.11.22)
【国際特許分類】
【出願番号】特願2006−133346(P2006−133346)
【出願日】平成18年5月12日(2006.5.12)
【出願人】(000230249)日本メクトロン株式会社 (216)
【Fターム(参考)】