固体撮像装置およびその製造方法
【課題】ランダムノイズを低減する。
【解決手段】固体撮像装置は、基板上に形成され、光電変換部（PD）と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備え、複数の画素内トランジスタのうちの所定の画素内トランジスタの電極、具体的には、増幅トランジスタのゲート電極のみに接続されるコンタクトの基板に平行な面の形状は、略長方形または略楕円形に形成される。本技術は、CMOSイメージセンサに適用することができる。
【解決手段】固体撮像装置は、基板上に形成され、光電変換部（PD）と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備え、複数の画素内トランジスタのうちの所定の画素内トランジスタの電極、具体的には、増幅トランジスタのゲート電極のみに接続されるコンタクトの基板に平行な面の形状は、略長方形または略楕円形に形成される。本技術は、CMOSイメージセンサに適用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置およびその製造方法に関し、特に、ランダムノイズを低減することができるようにする固体撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、固体撮像装置において、画素サイズの縮小に伴い、ランダムノイズを低減することが難しくなってきた。
【０００３】
ランダムノイズを低減するためには、増幅トランジスタにできるだけ多くの水素を供給して、ゲート酸化膜界面での電子トラップを少なくすることが行われる。
【０００４】
例えば、半導体装置において、ホットキャリアの寿命を延ばすために、ゲート上にダミーコンタクトを設けることにより、水素供給を促進させるようにしたものがある（例えば、特許文献１参照）。
【０００５】
一方、配線の自由度を低下させることなく、光の入射効率を向上させる目的で、画素内トランジスタ部分に、拡散層と画素内トランジスタのゲート電極とを接続するシェアードコンタクトを用いるようにした光電変換装置が提案されている（例えば、特許文献２参照）。
【０００６】
また、コンタクトエッチングのストッパ用に窒化膜を形成し、コンタクト領域以外の窒化膜を除去することで、水素供給を促進するようにした固体撮像装置の製造方法が提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３４３８１２号公報
【特許文献２】特開２００８−２１０８７０号公報
【特許文献３】特開２００４−１６５２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２の光電変換装置においては、シェアードコンタクトのコンタクトレイアウトは大きくなるものの、シェアードコンタクト下にサイドウォールが形成されているため、十分に水素供給を促進することができなかった。
【０００９】
また、シェアードコンタクトを用いる場合、一般的に、コンタクトホール下の一部に絶縁膜として窒化膜が用いられるが、例えば、特許文献３に開示されているように、窒化膜は水素を通さない性質を有するので、窒化膜中の水素の拡散係数は低くなってしまう。
【００１０】
一方、特許文献３の製造方法によれば、水素供給を促進することができるが、コンタクト領域以外の窒化膜を除去する必要があり、工数が増えてしまう。
【００１１】
このように、固体撮像装置において、効率的に水素供給を促進させる構成については知られていなかった。
【００１２】
本技術は、このような状況に鑑みてなされたものであり、ランダムノイズを低減することができるようにするものである。
【課題を解決するための手段】
【００１３】
本技術の第１の側面の固体撮像装置は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備え、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される。
【００１４】
前記所定の画素内トランジスタは、増幅トランジスタとすることができる。
【００１５】
前記コンタクトは、前記所定の画素内トランジスタのゲート電極のみに接続されるようにすることができる。
【００１６】
前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接しているようにすることができる。
【００１７】
前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接しているようにすることができる。
【００１８】
前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一であるようにすることができる。
【００１９】
複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極に接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の１辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の１辺の長さに等しい略楕円形であるようにすることができる。
【００２０】
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成されるようにすることができる。
【００２１】
前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられるようにすることができる。
【００２２】
前記ダミーコンタクトは、金属配線に接続されているようにすることができる。
【００２３】
前記金属配線には、０または負のバイアスが印加されるようにすることができる。
【００２４】
前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成されるようにすることができる。
【００２５】
本技術の第１の側面の固体撮像装置の製造方法は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップを含む。
【００２６】
本技術の第２の側面の固体撮像装置は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備え、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される。
【００２７】
前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられるようにすることができる。
【００２８】
前記ダミーコンタクトは、金属配線に接続されているようにすることができる。
【００２９】
前記金属配線には、０または負のバイアスが印加されるようにすることができる。
【００３０】
前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成されるようにすることができる。
【００３１】
本技術の第２の側面の固体撮像装置の製造方法は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを含む。
【００３２】
本技術の第１の側面においては、複数の画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの基板に平行な面の形状は、略長方形または略楕円形に形成される。
【００３３】
本技術の第２の側面においては、複数の画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される。
【発明の効果】
【００３４】
本技術の第１および第２の側面によれば、ランダムノイズを低減することが可能となる。
【図面の簡単な説明】
【００３５】
【図１】本技術を適用したCMOSイメージセンサの構成例を示す平面図である。
【図２】CMOSイメージセンサの第１の実施の形態の構成例を示す図である。
【図３】CMOSイメージセンサの第１の実施の形態の構成例を示す図である。
【図４】コンタクトの形状について説明する図である。
【図５】CMOSイメージセンサの第２の実施の形態の構成例を示す図である。
【図６】CMOSイメージセンサの第３の実施の形態の構成例を示す図である。
【図７】CMOSイメージセンサの第４の実施の形態の構成例を示す図である。
【図８】CMOSイメージセンサの第５の実施の形態の構成例を示す平面図である。
【図９】CMOSイメージセンサの製造処理について説明するフローチャートである。
【図１０】CMOSイメージセンサの製造処理について説明するフローチャートである。
【図１１】CMOSイメージセンサの製造処理について説明するフローチャートである。
【図１２】CMOSイメージセンサの製造工程を示す図である。
【図１３】CMOSイメージセンサの製造工程を示す図である。
【図１４】CMOSイメージセンサの製造工程を示す図である。
【図１５】CMOSイメージセンサの製造工程を示す図である。
【図１６】CMOSイメージセンサの製造工程を示す図である。
【図１７】CMOSイメージセンサの製造工程を示す図である。
【図１８】CMOSイメージセンサの製造工程を示す図である。
【図１９】CMOSイメージセンサの製造工程を示す図である。
【図２０】CMOSイメージセンサの製造工程を示す図である。
【図２１】CMOSイメージセンサの製造工程を示す図である。
【図２２】CMOSイメージセンサの製造工程を示す図である。
【図２３】CMOSイメージセンサの製造工程を示す図である。
【図２４】CMOSイメージセンサの製造工程を示す図である。
【図２５】CMOSイメージセンサの製造工程を示す図である。
【図２６】CMOSイメージセンサの製造工程を示す図である。
【図２７】CMOSイメージセンサの製造工程を示す図である。
【図２８】CMOSイメージセンサの製造工程を示す図である。
【図２９】CMOSイメージセンサの製造工程を示す図である。
【図３０】CMOSイメージセンサの製造工程を示す図である。
【図３１】CMOSイメージセンサの製造工程を示す図である。
【図３２】CMOSイメージセンサの製造工程を示す図である。
【発明を実施するための形態】
【００３６】
以下、本技術の実施の形態について図を参照して説明する。なお、説明は以下の順序で行う。
１．CMOSイメージセンサの構成例
２．第１の実施の形態
３．第２の実施の形態
４．第３の実施の形態
５．第４の実施の形態
６．第５の実施の形態
７．CMOSイメージセンサの製造工程
【００３７】
＜１．CMOSイメージセンサの構成例＞
図１は、本技術を適用した固体撮像装置としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示す平面図である。
【００３８】
図１のCMOSイメージセンサは、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子（光電変換部）と複数の画素内トランジスタを有する単位画素が行列状に２次元配列された画素アレイを備えている。
【００３９】
図１のCMOSイメージセンサにおいて、単位画素（以下、単に、画素ともいう）は、PD（Photo Diode）２１、転送トランジスタ２２、FD（Floating Diffusion）２３、リセットトランジスタ２４、増幅トランジスタ２５、選択トランジスタ２６、および垂直信号線２７から構成される。
【００４０】
ここで、単位画素は、転送トランジスタ２２、リセットトランジスタ２４、増幅トランジスタ２５、および選択トランジスタ２６の４つのトランジスタ（以下、画素内トランジスタともいう）を備える構成としたが、３つの画素内トランジスタを備える構成としてもよいし、また、FD２３や画素内トランジスタを、複数のPD２１で共有する構成としてもよい。
【００４１】
なお、図１における転送トランジスタ２２、リセットトランジスタ２４、増幅トランジスタ２５、および選択トランジスタ２６（画素内トランジスタ）は、実際には、ポリシリコンからなる、それぞれの画素内トランジスタのゲート電極を示しているが、必要に応じて、画素内トランジスタ自体を示すこととする。
【００４２】
PD２１は、被写体からの光を受光し、電荷を蓄積する。PD２１に蓄積された電荷は、PD２１に接続されている転送トランジスタ２２に転送パルス（電圧）が印加されると、転送トランジスタ２２を介してFD２３に転送されて電圧に変換される。
【００４３】
また、垂直信号線２７に接続されている選択トランジスタ２６に選択パルス（電圧）が印加されると、FD２３の電圧が信号レベルとして、増幅トランジスタ２５、選択トランジスタ２６、および垂直信号線２７を介して読み出される。
【００４４】
さらに、その後、選択パルスが印加されたままの状態で、リセットトランジスタ２４にリセットパルス（電圧）が印加されると、FD２３の電圧が所定電圧にリセットされる。そして、リセット後のFD２３の電圧がリセットレベルとして、増幅トランジスタ２５から垂直信号線を介して読み出される。
【００４５】
また、図１の単位画素には、画素内トランジスタの電極に電圧を印加するためのコンタクトＣ１乃至Ｃ６が設けられている。具体的には、コンタクトＣ１は、転送トランジスタ２１のゲート電極に接続され、コンタクトＣ２は、リセットトランジスタ２４のゲート電極に接続されている。また、コンタクトＣ３は、増幅トランジスタ２５のドレイン電極に接続され、コンタクトＣ４は、増幅トランジスタ２５のゲート電極に接続されている。なお、コンタクトＣ３は、増幅トランジスタ２５のドレイン電極と電源VDDとを接続している。そして、コンタクトＣ５は、選択トランジスタ２６のゲート電極に接続され、コンタクトＣ６は、選択トランジスタ２６のソース電極に接続されている。なお、コンタクトＣ６は、選択トランジスタ２６のソース電極と垂直信号線２７とを接続している。
【００４６】
ここで、図１の単位画素において、画素内トランジスタ（転送トランジスタ２２、リセットトランジスタ２４、増幅トランジスタ２５、および選択トランジスタ２６）に接続されるコンタクトについて、その断面（基板に対して平行な面）の形状は、略長方形または略楕円形に形成されているものとする。図１においては、コンタクトＣ３およびコンタクトＣ４の断面の形状が、略長方形または略楕円形に形成されている。なお、他のコンタクト（コンタクトＣ１，Ｃ２，Ｃ４，Ｃ５）の断面の形状は、正方形に形成されている。なお、コンタクトＣ１乃至Ｃ６は、いずれも画素内トランジスタの電極のみに接続されるものであり、いわゆるシェアードコンタクトのように、電極と拡散層（例えばFD２３等）の両方に接続されるものではない。
【００４７】
このように、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができるので、コンタクト抵抗を下げることができる。
【００４８】
また、CMOSイメージセンサにおいては、特に、増幅トランジスタ２５がランダムノイズに大きく影響するため、図１のように、増幅トランジスタ２５の電極に接続されるコンタクトの断面の形状を略長方形または略楕円形に形成することで、水素供給を促進させることができ、ランダムノイズを低減することができるようになる。
【００４９】
さらに、画素内トランジスタのゲート電極部分や拡散層には、金属による白傷を抑えるために、サリサイド技術を用いないようにする。
【００５０】
通常のコンタクトについて、サリサイド技術を用いた場合には、コンタクト抵抗はほとんど無視できるが、シリサイドがない場合には、オン電流に影響しそのコンタクト抵抗は大きくなる。例えば、90nmノードでは、シリサイドがない場合のコンタクト抵抗は、500Ω/個程度となる。一方、図１において、例えば増幅トランジスタ２５のゲート長を0.5μｍ、ゲート幅を0.3μｍとして、動作電圧を2.7Ｖとした場合のオン抵抗は、12kΩ程度となる。このように、オン抵抗に対して４，５％程度、コンタクト抵抗がオン抵抗に影響を及ぼす恐れがある。
【００５１】
そこで、サリサイド技術を用いなくとも、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができ、トランジスタの特性に対するコンタクト抵抗の影響を小さくすることが可能となる。
【００５２】
また、PD２１には十分に光を入射させる必要がある一方で、画素内トランジスタは遮光する必要があるが、コンタクトの断面の形状を略長方形または略楕円形に形成し、チャネル上に設けることで、画素内トランジスタの遮光を強化することができるようになる。
【００５３】
さらに、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができ、コンタクトがゲート電極に電気的に接続されない不良、いわゆるオープン不良を低減することができ、歩留りを上げることが可能となる。
【００５４】
＜２．第１の実施の形態＞
［断面図１］
図２は、CMOSイメージセンサの第１の実施の形態の構成例を示す第１の図である。図２の上段には、図１の増幅トランジスタ２５部分の拡大図が示されており、図２の下段には、図２の上段における直線Ｌ１での増幅トランジスタ２５部分の断面図が示されている。
【００５５】
図２の下段に示されるように、増幅トランジスタ２５部分においては、基板を構成するＰ型層５１およびＮ型層５２の上に、増幅トランジスタ２５の電極（ゲート電極）としてのポリシリコン５３が形成されている。また、基板およびポリシリコン５３の表面には、窒化膜（SiN）５４が形成されているが、コンタクトが形成される部分のみ開口されている。また、窒化膜５４の表面であって、ゲート電極としてのポリシリコン５３の側壁には、側壁酸化膜（サイドウォール）５５が形成されている。
【００５６】
図２の断面図において、コンタクト（コンタクトＣ３，Ｃ４）は、バリアメタル膜５６およびタングステン（Ｗ）５７により構成されており、その上側には、CuやAlからなる配線５８が設けられている。
【００５７】
［断面図２］
図３は、CMOSイメージセンサの第１の実施の形態の構成例を示す第２の図である。図３の上段には、図１の増幅トランジスタ２５部分の拡大図が示されており、図３の下段には、図３の上段における直線Ｌ２での増幅トランジスタ２５部分（具体的には、コンタクトＣ３）の断面図が示されている。
【００５８】
なお、図３下段の断面図において、図２下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【００５９】
酸化膜分離領域６１は、画素内トランジスタを電気的に分離している。
【００６０】
［コンタクトの基板に平行な面の形状］
ここで、図４を参照して、図２，３を参照して説明したコンタクトＣ３，Ｃ４の、基板に平行な面の形状の詳細について説明する。
【００６１】
上述したように、コンタクトＣ３，Ｃ４の、基板に平行な面の形状は、図４Ａに示されるような、４つの頂点が丸みを帯びた略長方形か、または、図４Ｂに示されるような、略楕円形に形成される。ここで、長方形の長辺の長さと短辺の長さとの比、および、楕円形の長軸の長さと短軸の長さとの比（以下、単に縦横比ともいう）は、１：１以外のいかなる比であってもよい。なお、基板上に形成されるコンタクトホールのレイアウトパターンは、実際には、４つの頂点を有する長方形とされる。
【００６２】
また、コンタクトＣ３，Ｃ４以外のコンタクトの基板に平行な面の形状が、正方形である場合には、コンタクトＣ３，Ｃ４のコンタクトの基板に平行な面の形状を、短辺の長さが正方形の１辺の長さに等しい長方形か、または、短軸の長さが正方形の１辺の長さに等しい楕円形とするようにしてもよい。
【００６３】
これにより、コンタクトＣ３，Ｃ４を形成する際、タングステン５７を堆積させる条件を他のコンタクトと同一にしてもタングステン埋め込みが容易であり、製造工程数の増加を避けることができる。
【００６４】
＜３．第２の実施の形態＞
図５は、CMOSイメージセンサの第２の実施の形態の構成例を示す図である。図５の上段には、図１の増幅トランジスタ２５部分の拡大図が示されており、図５の下段には、図５の上段における直線Ｌ３での増幅トランジスタ２５部分の断面図が示されている。
【００６５】
なお、図５下段の断面図において、図２下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【００６６】
ただし、図５の構成において、図２の構成と異なるのは、コンタクトＣ４の基板側の一部（図５下段右側のバリアメタル膜５６およびタングステン５７）が、サイドウォール５５の一部に接している点である。具体的には、図５の構成においては、窒化膜５４をポリシリコン５３表面全体で開口されるようにし、ポリシリコン５３（ゲート電極）−コンタクト（バリアメタル膜５６およびタングステン５７）間のアライメントや線幅のばらつきを考慮して、コンタクトをサイドウォール５５にかかるようにしている。
【００６７】
これにより、図２の構成と比較して、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。また、チャネル上においては、画素内トランジスタの遮光をより強化することができるので、光によるトランジスタの特性のばらつきを抑えることができるようになる。
【００６８】
＜４．第３の実施の形態＞
図６は、CMOSイメージセンサの第３の実施の形態の構成例を示す図である。図６の上段には、図１の増幅トランジスタ２５部分の拡大図が示されており、図６の下段には、図６の上段における直線Ｌ４での増幅トランジスタ２５部分（具体的には、コンタクトＣ３）の断面図が示されている。
【００６９】
なお、図６下段の断面図において、図３下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【００７０】
ただし、図６の構成において、図３の構成と異なるのは、コンタクトＣ３の基板側の一部（図６下段のバリアメタル膜５６およびタングステン５７）が、酸化膜分離領域６１の一部に接している点である。
【００７１】
これにより、図３の構成と比較して、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。また、コンタクト抵抗を下げることができるとともに、チャネル上においては、画素内トランジスタの遮光をより強化することができるので、光によるトランジスタの特性のばらつきを抑えることができるようになる。なお、第２の実施の形態のコンタクトＣ４と、本実施の形態のコンタクトＣ３とを組み合わせることにより、水素供給の促進をより強化するとともに、画素内トランジスタの遮光特性をより強化することができるのは明らかである。
【００７２】
＜５．第４の実施の形態＞
図７は、CMOSイメージセンサの第４の実施の形態の構成例を示す図である。図７Ａには、図１の増幅トランジスタ２５部分の拡大図が示されている。
【００７３】
本実施の形態においては、図７Ａに示されるように、コンタクトＣ４の基板に平行な面の形状において、略長方形または略楕円形の長手方向を、CMOSイメージセンサにおいて画素アレイを構成する複数の画素のPD２１の間に形成される素子領域（アクティブともいう）の延伸方向（図中、上下方向）と同一とする。
【００７４】
水素供給は、PD２１にとって必ずしもよい影響を与えない。結晶欠陥が多く存在する場合には、ダングリングボンドを水素で終端することにより、白傷を抑制することができるが、結晶欠陥が十分少ない場合には、図７Ｂに示されるように、PD２１の表面を形成するＰ型層（＋Ｐ）のボロンを不活性化させ、逆に白傷を増やしてしまう恐れがある。
【００７５】
そこで、図７Ａに示されるような構成をとることで、増幅トランジスタ２５に対しては、十分に水素を供給するとともに、PD２１に対しては、できるだけ水素を供給しないようにすることができる。これにより、水素供給による白傷の悪化を抑制することができるようになる。
【００７６】
＜６．第５の実施の形態＞
図８は、CMOSイメージセンサの第５の実施の形態の構成例を示す平面図である。
【００７７】
なお、図８の平面図において、図１の平面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【００７８】
すなわち、図８の平面図において、図１の平面図と異なるのは、ダミーコンタクトＣ１１乃至Ｃ１４およびポリシリコン８１を設けた点である。
【００７９】
ダミーコンタクトＣ１１乃至Ｃ１４は、電気的な接続を目的としないコンタクトである。特に、ダミーコンタクトＣ１４は、電気的な接続を目的としない電極としてのポリシリコン８１に接続されている。
【００８０】
このように、ダミーコンタクトＣ１１乃至Ｃ１４を設けることによって、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。特に、ダミーコンタクトＣ１１乃至Ｃ１４を、増幅トランジスタ２５の近傍に設けることによって、より確実に増幅トランジスタ２５への水素供給を促進させることが可能となる。
【００８１】
また、ダミーコンタクトＣ１４のように、画素内トランジスタのゲート電極上に設けるようにしてもよい。これにより、酸化膜分離領域の厚みが薄い場合に、基板とダミーコンタクトＣ１４とがショートしてしまうのを防ぐことができる。
【００８２】
さらに、ダミーコンタクトＣ１１乃至Ｃ１４に金属配線を接続し、その金属配線には、０または負のバイアスを印加するようにしてもよい。これにより、基板に対して電気的に不安定な状態を引き起こすことを避けることが可能となる。また、正のバイアスを印加した場合、ダミーコンタクトＣ１１乃至Ｃ１４下に電子が誘起され白傷が発生する恐れがあるが、０または負のバイアスを印加することによって、白傷の発生を抑制することができる。
【００８３】
なお、上述したダミーコンタクトＣ１１乃至Ｃ１４は、図２乃至図８を参照して説明した第１乃至第４の実施の形態の構成に設けるようにしてもよく、また、ダミーコンタクトＣ１１乃至Ｃ１４の断面（基板に平行な面）の形状を略長方形または略楕円形に形成するようにしてもよい。これにより、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。
【００８４】
＜７．CMOSイメージセンサの製造工程＞
次に、図９乃至図１１のフローチャートを参照して、上述したCMOSイメージセンサの製造処理について説明する。
【００８５】
ステップＳ１１において、熱酸化により、Si基板表面を保護するためのパッド酸化膜を形成し、窒化膜を堆積させる。
【００８６】
具体的には、まず、図１２Ａに示されるように、Si基板１１１表面に、例えば、厚さ約15nmのパッド酸化膜１１２を形成する。次に、LPCVD（Low Pressure Chemical Vapor Deposition）により、例えば、厚さ160nmの窒化膜１１３を堆積させる。なお、この例では、窒化膜およびパッド酸化膜の構造を形成するようにしたが、窒化膜およびポリシリコンの構造や、ａシリコン（アモルファスシリコン）およびパッド酸化膜の構造を形成するようにしてもよい。
【００８７】
ステップＳ１２において、リソグラフィを行い、図１２Ｂに示されるように、窒化膜１１３およびパッド酸化膜１１２を加工する。ここで、エッチング装置としては、RIE（Reactive Ion Etching）装置、または、ECR（Electron Cyclotron Resonance）装置等が用いられる。加工後、アッシング装置等により、レジスト除去を行う。
【００８８】
ステップＳ１３において、窒化膜マスクを用いて、トレンチエッチングを行う。エッチング装置としては、上述のRIE装置またはECR装置等が用いられる。これにより、図１２Ｃに示されるように、トレンチ１１４が形成される。トレンチ１１４の深さは、約0.3μｍとされる。その後、約800乃至900℃で、ライナー酸化膜用の熱酸化（ライナー酸化）を行う。ライナー酸化膜は、窒素を含んだ酸化膜、または、CVD酸化膜であってもよい。その膜厚は、約４乃至10nmとされる。
【００８９】
ステップＳ１４において、暗電流を抑制するために、リソグラフィを行い、画素部（PD部分）にボロン注入を行う。具体的には、10keV程度の加速エネルギーで、1e12乃至1e14cm-2のボロン（Ｂ）注入が行われる。画素内の素子分離領域周りのボロン濃度が高いほど、暗電流や寄生トランジスタの発生を抑制することができる。しかしながら、ボロン濃度が高すぎると、PDの面積が小さくなり、飽和電荷量Qsが小さくなってしまう。
【００９０】
ステップＳ１５において、図１３Ａに示されるように、トレンチ１１４（図１２Ｃ）に、HDP（High Density Plasma）酸化膜１１６を堆積させる。HDP酸化膜１１６は、SOG（Spin On Glass）等の無機、または、有機酸化膜であってもよい。その後、CMP（Chemical Mechanical Polishing）を行う。CMPは窒化膜で止める。
【００９１】
ステップＳ１６において、Si基板表面からのトレンチ酸化膜の段差を調整するために、酸化膜にウェットエッチングを行う。酸化膜エッチの膜厚は、約40nm乃至100nmとされる。その後、ホットリン酸により、図１３Ｂに示されるように、窒化膜１１３を除去する。
【００９２】
ステップＳ１７において、リソグラフィを行い、p-well注入とチャネル注入を行う。p-well注入としては、200keV程度の加速エネルギーで、約1e13cm-2のボロン（Ｂ）が注入される。チャネル注入としては、10keV乃至20keVの加速エネルギーで、約1e11乃至1e13cm-2のボロン（Ｂ）が注入される。レジスト除去後、リソグラフィを行い、n-well注入とチャネル注入を行う。n-well注入としては、200keV程度の加速エネルギーで、約1e13cm-2のリン（Ｐ）が注入される。チャネル注入としては、10keV乃至20keVの加速エネルギーで、約1e11乃至1e13cm-2のヒ素（As）が注入される。その後、レジストを除去する。このようにして、図１４Ａに示されるように、Ｐ型ウェル層とＮ型ウェル層とが形成される。
【００９３】
ステップＳ１８において、リソグラフィを行い、PD領域にイオン注入を行う。具体的には、PD領域の表面には、ボロン注入を行い、PD領域の深い領域には、AsまたはＰを用いてＮ型層（Ｎ−）を形成する。その後、レジストを除去する。
【００９４】
ステップＳ１９において、パッド酸化膜をウェットエッチングにより除去し、図１４Ｂに示される、高電圧用厚膜酸化膜１２１を形成する。高電圧用厚膜酸化膜１２１の膜厚は、電源電圧3.3Ｖ用トランジスタで約7.5nm、2.5Ｖ用トランジスタで約5.5nmとされる。
【００９５】
ステップＳ２０において、リソグラフィを行い、低電圧用トランジスタ領域に形成された厚膜酸化膜１２１を除去する。その後、レジスト除去を行い、図１４Ｂに示される、薄膜酸化膜１２２を形成する。薄膜酸化膜１２２の膜厚は、1.0Ｖ用トランジスタで約1.2乃至1.8nmとされる。
【００９６】
なお、ゲート酸化膜の材料は、熱酸化膜や、RTO（Rapid Thermal Oxidation）を用いた酸窒化膜であってもよい。また、ゲートリークを低減するために、ゲート酸化膜の材料は、Hf（ハフニウム）系やZr（ジルコニウム）系等の酸化膜を用いた高誘電体膜であってもよい。
【００９７】
ステップＳ２１において、LPCVDにより、ポリシリコンを堆積させる。
【００９８】
図１５は、CMOSイメージセンサの製造工程における画素領域および周辺（ロジック回路）領域の断面図を示している。
【００９９】
図１５の画素領域の断面図においては、Ｎ型基板上２１１上に形成されたＰ型ウェル層２１２に対して、Ｐ型層２１３−１を基板表面側に形成し、Ｎ型埋め込み層２１３−２を埋め込むことによってPDが形成される。その表面には、酸化膜２１４が形成され、素子分離領域２１５が設けられている。
【０１００】
また、図１５の周辺領域の断面図においては、Ｎ型基板上３１１上に形成されたＰ型ウェル層３１２の表面に、Ｎ型ウェル層３１３−１およびＰ型ウェル層３１３−２が形成され、その表面には、酸化膜３１４が形成され、素子分離領域３１５が設けられている。
【０１０１】
そして、ステップＳ２１においては、図１５の画素領域の断面図に示されるポリシリコン２１６、および、図１５の周辺領域の断面図に示されるポリシリコン３１６が堆積される。
【０１０２】
ポリシリコン２１６およびポリシリコン３１６の膜厚は、例えば、90nmノードでは、約150乃至200nmとされる。また、この膜厚は、加工の制御性から、一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向がある。また、ゲート空乏化（ゲート酸化膜の薄膜化に伴い、物理的なゲート酸化膜の膜厚だけでなく、ゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなり、実効的なゲート膜厚が薄くならず、トランジスタの性能が低下してしまうこと）の対策として、ポリシリコンの代わりに、SiGeを含有したポリシリコンを用いるようにしてもよい。
【０１０３】
ステップＳ２２において、リソグラフィを行い、ゲート空乏化対策として、図１６に示されるように、NMOS領域にはＰまたはAsを、また、図示はしないが、PMOS領域にはＢ、BF2、またはInを注入する。注入量は、それぞれ、約1e15乃至1e16cm-2とされる。また、不純物のゲート酸化膜直下の突き抜けを防ぐために、N2を合わせて注入するようにしてもよい。注入後、レジストRGを除去する。
【０１０４】
ステップＳ２３において、図１７Ａに示されるように、ゲート加工時のマスクとなる絶縁膜４０１を堆積させる。マスク材料としては、酸化膜または窒化膜等が用いられ、その膜厚は、約10乃至100nmとされる。次に、リソグラフィを行い、RIE装置等を用いて、マスク用絶縁膜を加工する。その後、レジストRGを除去する。さらに、RIE装置等を用いて、ゲート加工を行う。加工後、例えばマスク材料が窒化膜である場合には、ウェットエッチングにより、マスク材料を除去する。これにより、図１７Ｂに示されるように、ポリシリコンゲート４１１が形成される。
【０１０５】
ステップＳ２４において、図１８に示されるように、周辺領域に対して、PMOS領域にLDDイオン注入を行う。具体的には、リソグラフィを行い、ポケット注入およびLDDイオン注入を行う。PMOS領域へのポケット注入は、AsまたはＰで、約1e12乃至1e14cm-2の注入濃度で行われる。また、エクステンション注入は、Ｂ、BF2、またはInで、約1e13乃至1e15cm-2の注入濃度で行われる。注入後、レジストRGを除去する。
【０１０６】
ステップＳ２５において、図１９に示されるように、周辺領域に対して、NMOS領域にLDDイオン注入を行う。具体的には、リソグラフィを行い、ポケット注入およびLDDイオン注入を行う。NMOS領域へのポケット注入は、Ｂ、BF2、またはInで、約1e12乃至1e14cm-2の注入濃度で行われる。また、LDDイオン注入は、AsまたはＰで、約1e13乃至1e15cm-2の注入濃度で行われる。注入後、レジストRGを除去する。
【０１０７】
なお、ステップＳ２４およびステップＳ２５におけるポケット注入前に、注入のチャネリング抑制のために、Geを注入する等して、プリアモルファス化を行うようにしてもよい。また、エクステンション領域形成後、TED（Transient Enhanced Diffusion）等を引き起こす注入欠陥を小さくするために、800乃至900℃程度のRTA（Rapid Thermal Annealing）処理を行うようにしてもよい。
【０１０８】
ステップＳ２６において、サイドウォールを形成する。具体的には、CVDによって、図２０Ａに示されるように、酸化膜４２１を10nm程度堆積させ、図２０Ｂに示されるように、窒化膜４２２を50nm程度堆積させる。そして、RIE装置等を用いて、サイドウォールを形成する。サイドウォールの構造としては、SiO2およびSi3N4の２層構造ではなく、SiO2、Si3N4、およびSiO2の３層構造であってもよい。
【０１０９】
ステップＳ２７において、リソグラフィを行い、図２１に示されるように、周辺領域のサイドウォールを加工する。工数削減の観点から、リソグラフィを行わずに、画素領域のサイドウォールを加工するようにしてもよい。
【０１１０】
ステップＳ２８において、サイドウォール膜（SW膜）として、図２２に示されるように、例えば、酸化膜等の３層目の膜４２３を堆積させる。
【０１１１】
ステップＳ２９において、図２３に示されるように、３層目の膜４２３（SW膜）をエッチバックする。ここで、画素領域においては、エッチバックによるダメージを防ぐために窒化膜４２２でエッチバックを止める。これにより、暗電流を抑制することができる。
【０１１２】
ステップＳ３０において、図２４に示されるように、周辺領域に対して、PMOS領域にSD注入を行う。SD注入は、ＢまたはBF2で、約1e15乃至1e16cm-2の注入濃度で行われる。これにより、SD拡散層４３１が形成される。
【０１１３】
ステップＳ３１において、図２５に示されるように、周辺領域に対して、NMOS領域にSD注入を行う。SD注入は、AsまたはＰで、約1e15乃至1e16cm-2の注入濃度で行われる。これにより、SD拡散層４３２が形成される。
【０１１４】
ステップＳ３２において、図２６に示されるように、画素領域に、窒化膜４２２および酸化膜４２１をスルーして、ＢまたはBF2を注入する。注入濃度は、約1e15乃至1e16cm-2とされる。これにより、拡散層４３３が形成される。
【０１１５】
ステップＳ３３において、図２７に示されるように、画素領域に、AsまたはＰを注入する。注入濃度は、約1e15乃至1e16cm-2とされる。注入後、レジストを除去する。その後、RTA処理やSpike-RTA処理を行う装置を用いて、約800乃至1100℃で活性化アニールを行う。これにより、拡散層４３４が形成される。
【０１１６】
ステップＳ３４において、図２８に示されるように、周辺領域にシリサイド４４１を形成する。シリサイド４４１としては、CoSi2、NiSi、TiSi2、PtSi、WSi2等が用いられる。ここでは、NiSiを用いた場合について説明する。まず、スパッタリング装置を用いて、Niを約10nm堆積させる。次に、約300乃至400℃程度でアニールした後、Niをウェットエッチングする。これにより、絶縁膜以外のシリコンまたはポリシリコンの表面のみが、自己整合的にシリサイド形成される。その後、約500乃至600℃程度でアニールする。なお、画素領域は、SiNでシリサイドブロックすることで、シリサイドが形成されないようになされている。
【０１１７】
ステップＳ３５において、図２９に示されるように、SiN（層間絶縁膜４４２）を堆積させる。SiNとしては、LP-SiNまたはプラズマSiNが用いられる。層間絶縁膜４４２は、コンタクトエッチのオーバーエッチを最小限にする効果があり、エッチングダメージによる接合リークの増加を抑制することができる。コンタクトエッチにおいては、まず、層間絶縁膜４４２で止め、SiN上の酸化膜のばらつきを吸収する。次に、層間絶縁膜４４２をエッチングすることで、ゲート４１１および拡散層４３１乃至４３４の上側を開口する。層間絶縁膜４４２の膜厚は、10乃至100nmとされる。
【０１１８】
ステップＳ３６において、図３０に示されるように、酸化膜４５１をCVDによって堆積させる。酸化膜４５１としては、TEOS、PSG、BPSG、SOG等の膜が用いられ、その膜厚は、約100乃至1000nmとされる。その後、CMPを行い、平坦化させる。
【０１１９】
ステップＳ３７において、リソグラフィを行い、RIE装置等を用いて、コンタクト部（コンタクトホール）を加工する。その後、レジストを除去する。
【０１２０】
ステップＳ３８において、タングステン（Ｗ）のバリアメタル膜として、TiNまたはTiを、スパッタリングまたはCVDによって堆積させる。タングステン膜は、ストレスが大きく、シリコン酸化膜に直接堆積させると膜剥がれを引き起こす可能性があるため、図３１に示されるように、バリアメタル膜４５２を堆積させる。その後、600℃程度でアニールを行う。
【０１２１】
ステップＳ３９において、図３１に示されるように、タングステン４５３をCVDによって堆積させる。タングステン４５３の堆積には、原料ガスとしてWF6を用い、還元剤としてH2またはSiH4を用いる。このとき、コンタクトホール内ではSiNが存在しないこと、および、タングステン４５３の堆積時にH2が用いられることにより、水素供給が容易となる。
【０１２２】
また、タングステン４５３の膜厚は、約100乃至500nmとされる。ここで、コンタクトのレイアウトパターン、言い換えると、コンタクトの基板に平行な面の形状を、略長方形または略楕円形に形成することにより、タングステン４５３の膜厚を薄くすることができ、コストを下げることができる。具体的には、コンタクトのレイアウトパターンの縦横比が１：１である場合、レイアウトパターンを大きくすると、その分を埋め込むための膜厚が大きくなってしまうが、レイアウトパターンを略長方形または略楕円形に形成することで、縦横比の小さい方の辺（または軸）の分の膜厚で、タングステン４５３を埋め込むことができる。
【０１２３】
ステップＳ４０において、Ｗ（タングステン）のCMPを行い、コンタクトホールの内部のみにタングステンが埋め込まれるようにする。ここでは、CMPの代わりにエッチバックを行うようにしてもよい。
【０１２４】
ステップＳ４１において、配線層を形成する。具体的には、Alをスパッタリングにより堆積させる。なお、材料としては、Alより低抵抗のCuを用いるようにしてもよい。次に、リソグラフィを行い、RIE装置等を用いて、配線を加工する。このようにして、図３２に示される配線４５４が形成される。なお、配線層としては、１層に限らず、２層、３層、・・・と多層構造としてもよい。
【０１２５】
ステップＳ４２において、プラズマ窒化膜を堆積させ、水素アニールを行うことにより水素を供給する。その後、パッド部（電極）をリソグラフィまたはエッチングにより開口する。また、PD上に、光を集光するためのレンズや導波路を形成してもよいし、光を分光するためのカラーフィルタを設けるようにしてもよい。
【０１２６】
以上の処理によれば、画素内トランジスタの電極に接続されるコンタクトの基板に平行な面の形状を、略長方形または略楕円形に形成することができる。したがって、CMOSイメージセンサにおいて、水素供給を促進させることができ、ランダムノイズを低減することができるようになる。
【０１２７】
なお、図８を参照して説明したダミーコンタクトを、上述したCMOSイメージセンサの製造処理におけるステップＳ３７乃至ステップＳ４０において形成するようにしてもよい。
【０１２８】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２９】
さらに、本技術は以下のような構成をとることができる。
（１） 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイ
を備え、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
固体撮像装置。
（２） 前記所定の画素内トランジスタは、増幅トランジスタである
（１）に記載の固体撮像装置。
（３） 前記コンタクトは、前記所定の画素内トランジスタのゲート電極に接続される
（１）または（２）に記載の固体撮像装置。
（４） 前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接している
（３）に記載の固体撮像装置。
（５） 前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接している
（１）または（２）に記載の固体撮像装置。
（６） 前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一である
（１）乃至（３）のいずれかに記載の固体撮像装置。
（７） 複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極に接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、
前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の１辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の１辺の長さに等しい略楕円形である
（１）乃至（３）のいずれかに記載の固体撮像装置。
（８） 複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
（１）乃至（７）のいずれかに記載の固体撮像装置。
（９） 前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる
（８）に記載の固体撮像装置。
（１０） 前記ダミーコンタクトは、金属配線に接続されている
（８）または（９）に記載の固体撮像装置。
（１１） 前記金属配線には、０または負のバイアスが印加される
（１０）に記載の固体撮像装置。
（１２） 前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
（８）乃至（１０）のいずれかに記載の固体撮像装置。
（１３） 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップ
を含む固体撮像装置の製造方法。
（１４） 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイ
を備え、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
固体撮像装置。
（１５） 前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる
（１４）に記載の固体撮像装置。
（１６） 前記ダミーコンタクトは、金属配線に接続されている
（１４）または（１５）に記載の固体撮像装置。
（１７） 前記金属配線には、０または負のバイアスが印加される
（１６）に記載の固体撮像装置。
（１８） 前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
（１４）乃至（１７）のいずれかに記載の固体撮像装置。
（１９） 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを
含む固体撮像装置の製造方法。
【符号の説明】
【０１３０】
２１ PD， ２２ 転送トランジスタ， ２４ リセットトランジスタ， ２５ 増幅トランジスタ， ２６ 選択トランジスタ， Ｃ１乃至Ｃ５ コンタクト， Ｃ１１乃至Ｃ１４ ダミーコンタクト
【技術分野】
【０００１】
本技術は、固体撮像装置およびその製造方法に関し、特に、ランダムノイズを低減することができるようにする固体撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、固体撮像装置において、画素サイズの縮小に伴い、ランダムノイズを低減することが難しくなってきた。
【０００３】
ランダムノイズを低減するためには、増幅トランジスタにできるだけ多くの水素を供給して、ゲート酸化膜界面での電子トラップを少なくすることが行われる。
【０００４】
例えば、半導体装置において、ホットキャリアの寿命を延ばすために、ゲート上にダミーコンタクトを設けることにより、水素供給を促進させるようにしたものがある（例えば、特許文献１参照）。
【０００５】
一方、配線の自由度を低下させることなく、光の入射効率を向上させる目的で、画素内トランジスタ部分に、拡散層と画素内トランジスタのゲート電極とを接続するシェアードコンタクトを用いるようにした光電変換装置が提案されている（例えば、特許文献２参照）。
【０００６】
また、コンタクトエッチングのストッパ用に窒化膜を形成し、コンタクト領域以外の窒化膜を除去することで、水素供給を促進するようにした固体撮像装置の製造方法が提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３４３８１２号公報
【特許文献２】特開２００８−２１０８７０号公報
【特許文献３】特開２００４−１６５２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２の光電変換装置においては、シェアードコンタクトのコンタクトレイアウトは大きくなるものの、シェアードコンタクト下にサイドウォールが形成されているため、十分に水素供給を促進することができなかった。
【０００９】
また、シェアードコンタクトを用いる場合、一般的に、コンタクトホール下の一部に絶縁膜として窒化膜が用いられるが、例えば、特許文献３に開示されているように、窒化膜は水素を通さない性質を有するので、窒化膜中の水素の拡散係数は低くなってしまう。
【００１０】
一方、特許文献３の製造方法によれば、水素供給を促進することができるが、コンタクト領域以外の窒化膜を除去する必要があり、工数が増えてしまう。
【００１１】
このように、固体撮像装置において、効率的に水素供給を促進させる構成については知られていなかった。
【００１２】
本技術は、このような状況に鑑みてなされたものであり、ランダムノイズを低減することができるようにするものである。
【課題を解決するための手段】
【００１３】
本技術の第１の側面の固体撮像装置は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備え、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される。
【００１４】
前記所定の画素内トランジスタは、増幅トランジスタとすることができる。
【００１５】
前記コンタクトは、前記所定の画素内トランジスタのゲート電極のみに接続されるようにすることができる。
【００１６】
前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接しているようにすることができる。
【００１７】
前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接しているようにすることができる。
【００１８】
前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一であるようにすることができる。
【００１９】
複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極に接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の１辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の１辺の長さに等しい略楕円形であるようにすることができる。
【００２０】
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成されるようにすることができる。
【００２１】
前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられるようにすることができる。
【００２２】
前記ダミーコンタクトは、金属配線に接続されているようにすることができる。
【００２３】
前記金属配線には、０または負のバイアスが印加されるようにすることができる。
【００２４】
前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成されるようにすることができる。
【００２５】
本技術の第１の側面の固体撮像装置の製造方法は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップを含む。
【００２６】
本技術の第２の側面の固体撮像装置は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備え、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される。
【００２７】
前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられるようにすることができる。
【００２８】
前記ダミーコンタクトは、金属配線に接続されているようにすることができる。
【００２９】
前記金属配線には、０または負のバイアスが印加されるようにすることができる。
【００３０】
前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成されるようにすることができる。
【００３１】
本技術の第２の側面の固体撮像装置の製造方法は、基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを含む。
【００３２】
本技術の第１の側面においては、複数の画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの基板に平行な面の形状は、略長方形または略楕円形に形成される。
【００３３】
本技術の第２の側面においては、複数の画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される。
【発明の効果】
【００３４】
本技術の第１および第２の側面によれば、ランダムノイズを低減することが可能となる。
【図面の簡単な説明】
【００３５】
【図１】本技術を適用したCMOSイメージセンサの構成例を示す平面図である。
【図２】CMOSイメージセンサの第１の実施の形態の構成例を示す図である。
【図３】CMOSイメージセンサの第１の実施の形態の構成例を示す図である。
【図４】コンタクトの形状について説明する図である。
【図５】CMOSイメージセンサの第２の実施の形態の構成例を示す図である。
【図６】CMOSイメージセンサの第３の実施の形態の構成例を示す図である。
【図７】CMOSイメージセンサの第４の実施の形態の構成例を示す図である。
【図８】CMOSイメージセンサの第５の実施の形態の構成例を示す平面図である。
【図９】CMOSイメージセンサの製造処理について説明するフローチャートである。
【図１０】CMOSイメージセンサの製造処理について説明するフローチャートである。
【図１１】CMOSイメージセンサの製造処理について説明するフローチャートである。
【図１２】CMOSイメージセンサの製造工程を示す図である。
【図１３】CMOSイメージセンサの製造工程を示す図である。
【図１４】CMOSイメージセンサの製造工程を示す図である。
【図１５】CMOSイメージセンサの製造工程を示す図である。
【図１６】CMOSイメージセンサの製造工程を示す図である。
【図１７】CMOSイメージセンサの製造工程を示す図である。
【図１８】CMOSイメージセンサの製造工程を示す図である。
【図１９】CMOSイメージセンサの製造工程を示す図である。
【図２０】CMOSイメージセンサの製造工程を示す図である。
【図２１】CMOSイメージセンサの製造工程を示す図である。
【図２２】CMOSイメージセンサの製造工程を示す図である。
【図２３】CMOSイメージセンサの製造工程を示す図である。
【図２４】CMOSイメージセンサの製造工程を示す図である。
【図２５】CMOSイメージセンサの製造工程を示す図である。
【図２６】CMOSイメージセンサの製造工程を示す図である。
【図２７】CMOSイメージセンサの製造工程を示す図である。
【図２８】CMOSイメージセンサの製造工程を示す図である。
【図２９】CMOSイメージセンサの製造工程を示す図である。
【図３０】CMOSイメージセンサの製造工程を示す図である。
【図３１】CMOSイメージセンサの製造工程を示す図である。
【図３２】CMOSイメージセンサの製造工程を示す図である。
【発明を実施するための形態】
【００３６】
以下、本技術の実施の形態について図を参照して説明する。なお、説明は以下の順序で行う。
１．CMOSイメージセンサの構成例
２．第１の実施の形態
３．第２の実施の形態
４．第３の実施の形態
５．第４の実施の形態
６．第５の実施の形態
７．CMOSイメージセンサの製造工程
【００３７】
＜１．CMOSイメージセンサの構成例＞
図１は、本技術を適用した固体撮像装置としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示す平面図である。
【００３８】
図１のCMOSイメージセンサは、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子（光電変換部）と複数の画素内トランジスタを有する単位画素が行列状に２次元配列された画素アレイを備えている。
【００３９】
図１のCMOSイメージセンサにおいて、単位画素（以下、単に、画素ともいう）は、PD（Photo Diode）２１、転送トランジスタ２２、FD（Floating Diffusion）２３、リセットトランジスタ２４、増幅トランジスタ２５、選択トランジスタ２６、および垂直信号線２７から構成される。
【００４０】
ここで、単位画素は、転送トランジスタ２２、リセットトランジスタ２４、増幅トランジスタ２５、および選択トランジスタ２６の４つのトランジスタ（以下、画素内トランジスタともいう）を備える構成としたが、３つの画素内トランジスタを備える構成としてもよいし、また、FD２３や画素内トランジスタを、複数のPD２１で共有する構成としてもよい。
【００４１】
なお、図１における転送トランジスタ２２、リセットトランジスタ２４、増幅トランジスタ２５、および選択トランジスタ２６（画素内トランジスタ）は、実際には、ポリシリコンからなる、それぞれの画素内トランジスタのゲート電極を示しているが、必要に応じて、画素内トランジスタ自体を示すこととする。
【００４２】
PD２１は、被写体からの光を受光し、電荷を蓄積する。PD２１に蓄積された電荷は、PD２１に接続されている転送トランジスタ２２に転送パルス（電圧）が印加されると、転送トランジスタ２２を介してFD２３に転送されて電圧に変換される。
【００４３】
また、垂直信号線２７に接続されている選択トランジスタ２６に選択パルス（電圧）が印加されると、FD２３の電圧が信号レベルとして、増幅トランジスタ２５、選択トランジスタ２６、および垂直信号線２７を介して読み出される。
【００４４】
さらに、その後、選択パルスが印加されたままの状態で、リセットトランジスタ２４にリセットパルス（電圧）が印加されると、FD２３の電圧が所定電圧にリセットされる。そして、リセット後のFD２３の電圧がリセットレベルとして、増幅トランジスタ２５から垂直信号線を介して読み出される。
【００４５】
また、図１の単位画素には、画素内トランジスタの電極に電圧を印加するためのコンタクトＣ１乃至Ｃ６が設けられている。具体的には、コンタクトＣ１は、転送トランジスタ２１のゲート電極に接続され、コンタクトＣ２は、リセットトランジスタ２４のゲート電極に接続されている。また、コンタクトＣ３は、増幅トランジスタ２５のドレイン電極に接続され、コンタクトＣ４は、増幅トランジスタ２５のゲート電極に接続されている。なお、コンタクトＣ３は、増幅トランジスタ２５のドレイン電極と電源VDDとを接続している。そして、コンタクトＣ５は、選択トランジスタ２６のゲート電極に接続され、コンタクトＣ６は、選択トランジスタ２６のソース電極に接続されている。なお、コンタクトＣ６は、選択トランジスタ２６のソース電極と垂直信号線２７とを接続している。
【００４６】
ここで、図１の単位画素において、画素内トランジスタ（転送トランジスタ２２、リセットトランジスタ２４、増幅トランジスタ２５、および選択トランジスタ２６）に接続されるコンタクトについて、その断面（基板に対して平行な面）の形状は、略長方形または略楕円形に形成されているものとする。図１においては、コンタクトＣ３およびコンタクトＣ４の断面の形状が、略長方形または略楕円形に形成されている。なお、他のコンタクト（コンタクトＣ１，Ｃ２，Ｃ４，Ｃ５）の断面の形状は、正方形に形成されている。なお、コンタクトＣ１乃至Ｃ６は、いずれも画素内トランジスタの電極のみに接続されるものであり、いわゆるシェアードコンタクトのように、電極と拡散層（例えばFD２３等）の両方に接続されるものではない。
【００４７】
このように、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができるので、コンタクト抵抗を下げることができる。
【００４８】
また、CMOSイメージセンサにおいては、特に、増幅トランジスタ２５がランダムノイズに大きく影響するため、図１のように、増幅トランジスタ２５の電極に接続されるコンタクトの断面の形状を略長方形または略楕円形に形成することで、水素供給を促進させることができ、ランダムノイズを低減することができるようになる。
【００４９】
さらに、画素内トランジスタのゲート電極部分や拡散層には、金属による白傷を抑えるために、サリサイド技術を用いないようにする。
【００５０】
通常のコンタクトについて、サリサイド技術を用いた場合には、コンタクト抵抗はほとんど無視できるが、シリサイドがない場合には、オン電流に影響しそのコンタクト抵抗は大きくなる。例えば、90nmノードでは、シリサイドがない場合のコンタクト抵抗は、500Ω/個程度となる。一方、図１において、例えば増幅トランジスタ２５のゲート長を0.5μｍ、ゲート幅を0.3μｍとして、動作電圧を2.7Ｖとした場合のオン抵抗は、12kΩ程度となる。このように、オン抵抗に対して４，５％程度、コンタクト抵抗がオン抵抗に影響を及ぼす恐れがある。
【００５１】
そこで、サリサイド技術を用いなくとも、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができ、トランジスタの特性に対するコンタクト抵抗の影響を小さくすることが可能となる。
【００５２】
また、PD２１には十分に光を入射させる必要がある一方で、画素内トランジスタは遮光する必要があるが、コンタクトの断面の形状を略長方形または略楕円形に形成し、チャネル上に設けることで、画素内トランジスタの遮光を強化することができるようになる。
【００５３】
さらに、コンタクトの断面の形状を略長方形または略楕円形に形成することで、その断面積を大きくすることができ、コンタクトがゲート電極に電気的に接続されない不良、いわゆるオープン不良を低減することができ、歩留りを上げることが可能となる。
【００５４】
＜２．第１の実施の形態＞
［断面図１］
図２は、CMOSイメージセンサの第１の実施の形態の構成例を示す第１の図である。図２の上段には、図１の増幅トランジスタ２５部分の拡大図が示されており、図２の下段には、図２の上段における直線Ｌ１での増幅トランジスタ２５部分の断面図が示されている。
【００５５】
図２の下段に示されるように、増幅トランジスタ２５部分においては、基板を構成するＰ型層５１およびＮ型層５２の上に、増幅トランジスタ２５の電極（ゲート電極）としてのポリシリコン５３が形成されている。また、基板およびポリシリコン５３の表面には、窒化膜（SiN）５４が形成されているが、コンタクトが形成される部分のみ開口されている。また、窒化膜５４の表面であって、ゲート電極としてのポリシリコン５３の側壁には、側壁酸化膜（サイドウォール）５５が形成されている。
【００５６】
図２の断面図において、コンタクト（コンタクトＣ３，Ｃ４）は、バリアメタル膜５６およびタングステン（Ｗ）５７により構成されており、その上側には、CuやAlからなる配線５８が設けられている。
【００５７】
［断面図２］
図３は、CMOSイメージセンサの第１の実施の形態の構成例を示す第２の図である。図３の上段には、図１の増幅トランジスタ２５部分の拡大図が示されており、図３の下段には、図３の上段における直線Ｌ２での増幅トランジスタ２５部分（具体的には、コンタクトＣ３）の断面図が示されている。
【００５８】
なお、図３下段の断面図において、図２下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【００５９】
酸化膜分離領域６１は、画素内トランジスタを電気的に分離している。
【００６０】
［コンタクトの基板に平行な面の形状］
ここで、図４を参照して、図２，３を参照して説明したコンタクトＣ３，Ｃ４の、基板に平行な面の形状の詳細について説明する。
【００６１】
上述したように、コンタクトＣ３，Ｃ４の、基板に平行な面の形状は、図４Ａに示されるような、４つの頂点が丸みを帯びた略長方形か、または、図４Ｂに示されるような、略楕円形に形成される。ここで、長方形の長辺の長さと短辺の長さとの比、および、楕円形の長軸の長さと短軸の長さとの比（以下、単に縦横比ともいう）は、１：１以外のいかなる比であってもよい。なお、基板上に形成されるコンタクトホールのレイアウトパターンは、実際には、４つの頂点を有する長方形とされる。
【００６２】
また、コンタクトＣ３，Ｃ４以外のコンタクトの基板に平行な面の形状が、正方形である場合には、コンタクトＣ３，Ｃ４のコンタクトの基板に平行な面の形状を、短辺の長さが正方形の１辺の長さに等しい長方形か、または、短軸の長さが正方形の１辺の長さに等しい楕円形とするようにしてもよい。
【００６３】
これにより、コンタクトＣ３，Ｃ４を形成する際、タングステン５７を堆積させる条件を他のコンタクトと同一にしてもタングステン埋め込みが容易であり、製造工程数の増加を避けることができる。
【００６４】
＜３．第２の実施の形態＞
図５は、CMOSイメージセンサの第２の実施の形態の構成例を示す図である。図５の上段には、図１の増幅トランジスタ２５部分の拡大図が示されており、図５の下段には、図５の上段における直線Ｌ３での増幅トランジスタ２５部分の断面図が示されている。
【００６５】
なお、図５下段の断面図において、図２下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【００６６】
ただし、図５の構成において、図２の構成と異なるのは、コンタクトＣ４の基板側の一部（図５下段右側のバリアメタル膜５６およびタングステン５７）が、サイドウォール５５の一部に接している点である。具体的には、図５の構成においては、窒化膜５４をポリシリコン５３表面全体で開口されるようにし、ポリシリコン５３（ゲート電極）−コンタクト（バリアメタル膜５６およびタングステン５７）間のアライメントや線幅のばらつきを考慮して、コンタクトをサイドウォール５５にかかるようにしている。
【００６７】
これにより、図２の構成と比較して、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。また、チャネル上においては、画素内トランジスタの遮光をより強化することができるので、光によるトランジスタの特性のばらつきを抑えることができるようになる。
【００６８】
＜４．第３の実施の形態＞
図６は、CMOSイメージセンサの第３の実施の形態の構成例を示す図である。図６の上段には、図１の増幅トランジスタ２５部分の拡大図が示されており、図６の下段には、図６の上段における直線Ｌ４での増幅トランジスタ２５部分（具体的には、コンタクトＣ３）の断面図が示されている。
【００６９】
なお、図６下段の断面図において、図３下段の断面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【００７０】
ただし、図６の構成において、図３の構成と異なるのは、コンタクトＣ３の基板側の一部（図６下段のバリアメタル膜５６およびタングステン５７）が、酸化膜分離領域６１の一部に接している点である。
【００７１】
これにより、図３の構成と比較して、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。また、コンタクト抵抗を下げることができるとともに、チャネル上においては、画素内トランジスタの遮光をより強化することができるので、光によるトランジスタの特性のばらつきを抑えることができるようになる。なお、第２の実施の形態のコンタクトＣ４と、本実施の形態のコンタクトＣ３とを組み合わせることにより、水素供給の促進をより強化するとともに、画素内トランジスタの遮光特性をより強化することができるのは明らかである。
【００７２】
＜５．第４の実施の形態＞
図７は、CMOSイメージセンサの第４の実施の形態の構成例を示す図である。図７Ａには、図１の増幅トランジスタ２５部分の拡大図が示されている。
【００７３】
本実施の形態においては、図７Ａに示されるように、コンタクトＣ４の基板に平行な面の形状において、略長方形または略楕円形の長手方向を、CMOSイメージセンサにおいて画素アレイを構成する複数の画素のPD２１の間に形成される素子領域（アクティブともいう）の延伸方向（図中、上下方向）と同一とする。
【００７４】
水素供給は、PD２１にとって必ずしもよい影響を与えない。結晶欠陥が多く存在する場合には、ダングリングボンドを水素で終端することにより、白傷を抑制することができるが、結晶欠陥が十分少ない場合には、図７Ｂに示されるように、PD２１の表面を形成するＰ型層（＋Ｐ）のボロンを不活性化させ、逆に白傷を増やしてしまう恐れがある。
【００７５】
そこで、図７Ａに示されるような構成をとることで、増幅トランジスタ２５に対しては、十分に水素を供給するとともに、PD２１に対しては、できるだけ水素を供給しないようにすることができる。これにより、水素供給による白傷の悪化を抑制することができるようになる。
【００７６】
＜６．第５の実施の形態＞
図８は、CMOSイメージセンサの第５の実施の形態の構成例を示す平面図である。
【００７７】
なお、図８の平面図において、図１の平面図と同様の構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【００７８】
すなわち、図８の平面図において、図１の平面図と異なるのは、ダミーコンタクトＣ１１乃至Ｃ１４およびポリシリコン８１を設けた点である。
【００７９】
ダミーコンタクトＣ１１乃至Ｃ１４は、電気的な接続を目的としないコンタクトである。特に、ダミーコンタクトＣ１４は、電気的な接続を目的としない電極としてのポリシリコン８１に接続されている。
【００８０】
このように、ダミーコンタクトＣ１１乃至Ｃ１４を設けることによって、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。特に、ダミーコンタクトＣ１１乃至Ｃ１４を、増幅トランジスタ２５の近傍に設けることによって、より確実に増幅トランジスタ２５への水素供給を促進させることが可能となる。
【００８１】
また、ダミーコンタクトＣ１４のように、画素内トランジスタのゲート電極上に設けるようにしてもよい。これにより、酸化膜分離領域の厚みが薄い場合に、基板とダミーコンタクトＣ１４とがショートしてしまうのを防ぐことができる。
【００８２】
さらに、ダミーコンタクトＣ１１乃至Ｃ１４に金属配線を接続し、その金属配線には、０または負のバイアスを印加するようにしてもよい。これにより、基板に対して電気的に不安定な状態を引き起こすことを避けることが可能となる。また、正のバイアスを印加した場合、ダミーコンタクトＣ１１乃至Ｃ１４下に電子が誘起され白傷が発生する恐れがあるが、０または負のバイアスを印加することによって、白傷の発生を抑制することができる。
【００８３】
なお、上述したダミーコンタクトＣ１１乃至Ｃ１４は、図２乃至図８を参照して説明した第１乃至第４の実施の形態の構成に設けるようにしてもよく、また、ダミーコンタクトＣ１１乃至Ｃ１４の断面（基板に平行な面）の形状を略長方形または略楕円形に形成するようにしてもよい。これにより、より一層水素供給を促進させることができ、より効率的にランダムノイズを低減することができるようになる。
【００８４】
＜７．CMOSイメージセンサの製造工程＞
次に、図９乃至図１１のフローチャートを参照して、上述したCMOSイメージセンサの製造処理について説明する。
【００８５】
ステップＳ１１において、熱酸化により、Si基板表面を保護するためのパッド酸化膜を形成し、窒化膜を堆積させる。
【００８６】
具体的には、まず、図１２Ａに示されるように、Si基板１１１表面に、例えば、厚さ約15nmのパッド酸化膜１１２を形成する。次に、LPCVD（Low Pressure Chemical Vapor Deposition）により、例えば、厚さ160nmの窒化膜１１３を堆積させる。なお、この例では、窒化膜およびパッド酸化膜の構造を形成するようにしたが、窒化膜およびポリシリコンの構造や、ａシリコン（アモルファスシリコン）およびパッド酸化膜の構造を形成するようにしてもよい。
【００８７】
ステップＳ１２において、リソグラフィを行い、図１２Ｂに示されるように、窒化膜１１３およびパッド酸化膜１１２を加工する。ここで、エッチング装置としては、RIE（Reactive Ion Etching）装置、または、ECR（Electron Cyclotron Resonance）装置等が用いられる。加工後、アッシング装置等により、レジスト除去を行う。
【００８８】
ステップＳ１３において、窒化膜マスクを用いて、トレンチエッチングを行う。エッチング装置としては、上述のRIE装置またはECR装置等が用いられる。これにより、図１２Ｃに示されるように、トレンチ１１４が形成される。トレンチ１１４の深さは、約0.3μｍとされる。その後、約800乃至900℃で、ライナー酸化膜用の熱酸化（ライナー酸化）を行う。ライナー酸化膜は、窒素を含んだ酸化膜、または、CVD酸化膜であってもよい。その膜厚は、約４乃至10nmとされる。
【００８９】
ステップＳ１４において、暗電流を抑制するために、リソグラフィを行い、画素部（PD部分）にボロン注入を行う。具体的には、10keV程度の加速エネルギーで、1e12乃至1e14cm-2のボロン（Ｂ）注入が行われる。画素内の素子分離領域周りのボロン濃度が高いほど、暗電流や寄生トランジスタの発生を抑制することができる。しかしながら、ボロン濃度が高すぎると、PDの面積が小さくなり、飽和電荷量Qsが小さくなってしまう。
【００９０】
ステップＳ１５において、図１３Ａに示されるように、トレンチ１１４（図１２Ｃ）に、HDP（High Density Plasma）酸化膜１１６を堆積させる。HDP酸化膜１１６は、SOG（Spin On Glass）等の無機、または、有機酸化膜であってもよい。その後、CMP（Chemical Mechanical Polishing）を行う。CMPは窒化膜で止める。
【００９１】
ステップＳ１６において、Si基板表面からのトレンチ酸化膜の段差を調整するために、酸化膜にウェットエッチングを行う。酸化膜エッチの膜厚は、約40nm乃至100nmとされる。その後、ホットリン酸により、図１３Ｂに示されるように、窒化膜１１３を除去する。
【００９２】
ステップＳ１７において、リソグラフィを行い、p-well注入とチャネル注入を行う。p-well注入としては、200keV程度の加速エネルギーで、約1e13cm-2のボロン（Ｂ）が注入される。チャネル注入としては、10keV乃至20keVの加速エネルギーで、約1e11乃至1e13cm-2のボロン（Ｂ）が注入される。レジスト除去後、リソグラフィを行い、n-well注入とチャネル注入を行う。n-well注入としては、200keV程度の加速エネルギーで、約1e13cm-2のリン（Ｐ）が注入される。チャネル注入としては、10keV乃至20keVの加速エネルギーで、約1e11乃至1e13cm-2のヒ素（As）が注入される。その後、レジストを除去する。このようにして、図１４Ａに示されるように、Ｐ型ウェル層とＮ型ウェル層とが形成される。
【００９３】
ステップＳ１８において、リソグラフィを行い、PD領域にイオン注入を行う。具体的には、PD領域の表面には、ボロン注入を行い、PD領域の深い領域には、AsまたはＰを用いてＮ型層（Ｎ−）を形成する。その後、レジストを除去する。
【００９４】
ステップＳ１９において、パッド酸化膜をウェットエッチングにより除去し、図１４Ｂに示される、高電圧用厚膜酸化膜１２１を形成する。高電圧用厚膜酸化膜１２１の膜厚は、電源電圧3.3Ｖ用トランジスタで約7.5nm、2.5Ｖ用トランジスタで約5.5nmとされる。
【００９５】
ステップＳ２０において、リソグラフィを行い、低電圧用トランジスタ領域に形成された厚膜酸化膜１２１を除去する。その後、レジスト除去を行い、図１４Ｂに示される、薄膜酸化膜１２２を形成する。薄膜酸化膜１２２の膜厚は、1.0Ｖ用トランジスタで約1.2乃至1.8nmとされる。
【００９６】
なお、ゲート酸化膜の材料は、熱酸化膜や、RTO（Rapid Thermal Oxidation）を用いた酸窒化膜であってもよい。また、ゲートリークを低減するために、ゲート酸化膜の材料は、Hf（ハフニウム）系やZr（ジルコニウム）系等の酸化膜を用いた高誘電体膜であってもよい。
【００９７】
ステップＳ２１において、LPCVDにより、ポリシリコンを堆積させる。
【００９８】
図１５は、CMOSイメージセンサの製造工程における画素領域および周辺（ロジック回路）領域の断面図を示している。
【００９９】
図１５の画素領域の断面図においては、Ｎ型基板上２１１上に形成されたＰ型ウェル層２１２に対して、Ｐ型層２１３−１を基板表面側に形成し、Ｎ型埋め込み層２１３−２を埋め込むことによってPDが形成される。その表面には、酸化膜２１４が形成され、素子分離領域２１５が設けられている。
【０１００】
また、図１５の周辺領域の断面図においては、Ｎ型基板上３１１上に形成されたＰ型ウェル層３１２の表面に、Ｎ型ウェル層３１３−１およびＰ型ウェル層３１３−２が形成され、その表面には、酸化膜３１４が形成され、素子分離領域３１５が設けられている。
【０１０１】
そして、ステップＳ２１においては、図１５の画素領域の断面図に示されるポリシリコン２１６、および、図１５の周辺領域の断面図に示されるポリシリコン３１６が堆積される。
【０１０２】
ポリシリコン２１６およびポリシリコン３１６の膜厚は、例えば、90nmノードでは、約150乃至200nmとされる。また、この膜厚は、加工の制御性から、一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向がある。また、ゲート空乏化（ゲート酸化膜の薄膜化に伴い、物理的なゲート酸化膜の膜厚だけでなく、ゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなり、実効的なゲート膜厚が薄くならず、トランジスタの性能が低下してしまうこと）の対策として、ポリシリコンの代わりに、SiGeを含有したポリシリコンを用いるようにしてもよい。
【０１０３】
ステップＳ２２において、リソグラフィを行い、ゲート空乏化対策として、図１６に示されるように、NMOS領域にはＰまたはAsを、また、図示はしないが、PMOS領域にはＢ、BF2、またはInを注入する。注入量は、それぞれ、約1e15乃至1e16cm-2とされる。また、不純物のゲート酸化膜直下の突き抜けを防ぐために、N2を合わせて注入するようにしてもよい。注入後、レジストRGを除去する。
【０１０４】
ステップＳ２３において、図１７Ａに示されるように、ゲート加工時のマスクとなる絶縁膜４０１を堆積させる。マスク材料としては、酸化膜または窒化膜等が用いられ、その膜厚は、約10乃至100nmとされる。次に、リソグラフィを行い、RIE装置等を用いて、マスク用絶縁膜を加工する。その後、レジストRGを除去する。さらに、RIE装置等を用いて、ゲート加工を行う。加工後、例えばマスク材料が窒化膜である場合には、ウェットエッチングにより、マスク材料を除去する。これにより、図１７Ｂに示されるように、ポリシリコンゲート４１１が形成される。
【０１０５】
ステップＳ２４において、図１８に示されるように、周辺領域に対して、PMOS領域にLDDイオン注入を行う。具体的には、リソグラフィを行い、ポケット注入およびLDDイオン注入を行う。PMOS領域へのポケット注入は、AsまたはＰで、約1e12乃至1e14cm-2の注入濃度で行われる。また、エクステンション注入は、Ｂ、BF2、またはInで、約1e13乃至1e15cm-2の注入濃度で行われる。注入後、レジストRGを除去する。
【０１０６】
ステップＳ２５において、図１９に示されるように、周辺領域に対して、NMOS領域にLDDイオン注入を行う。具体的には、リソグラフィを行い、ポケット注入およびLDDイオン注入を行う。NMOS領域へのポケット注入は、Ｂ、BF2、またはInで、約1e12乃至1e14cm-2の注入濃度で行われる。また、LDDイオン注入は、AsまたはＰで、約1e13乃至1e15cm-2の注入濃度で行われる。注入後、レジストRGを除去する。
【０１０７】
なお、ステップＳ２４およびステップＳ２５におけるポケット注入前に、注入のチャネリング抑制のために、Geを注入する等して、プリアモルファス化を行うようにしてもよい。また、エクステンション領域形成後、TED（Transient Enhanced Diffusion）等を引き起こす注入欠陥を小さくするために、800乃至900℃程度のRTA（Rapid Thermal Annealing）処理を行うようにしてもよい。
【０１０８】
ステップＳ２６において、サイドウォールを形成する。具体的には、CVDによって、図２０Ａに示されるように、酸化膜４２１を10nm程度堆積させ、図２０Ｂに示されるように、窒化膜４２２を50nm程度堆積させる。そして、RIE装置等を用いて、サイドウォールを形成する。サイドウォールの構造としては、SiO2およびSi3N4の２層構造ではなく、SiO2、Si3N4、およびSiO2の３層構造であってもよい。
【０１０９】
ステップＳ２７において、リソグラフィを行い、図２１に示されるように、周辺領域のサイドウォールを加工する。工数削減の観点から、リソグラフィを行わずに、画素領域のサイドウォールを加工するようにしてもよい。
【０１１０】
ステップＳ２８において、サイドウォール膜（SW膜）として、図２２に示されるように、例えば、酸化膜等の３層目の膜４２３を堆積させる。
【０１１１】
ステップＳ２９において、図２３に示されるように、３層目の膜４２３（SW膜）をエッチバックする。ここで、画素領域においては、エッチバックによるダメージを防ぐために窒化膜４２２でエッチバックを止める。これにより、暗電流を抑制することができる。
【０１１２】
ステップＳ３０において、図２４に示されるように、周辺領域に対して、PMOS領域にSD注入を行う。SD注入は、ＢまたはBF2で、約1e15乃至1e16cm-2の注入濃度で行われる。これにより、SD拡散層４３１が形成される。
【０１１３】
ステップＳ３１において、図２５に示されるように、周辺領域に対して、NMOS領域にSD注入を行う。SD注入は、AsまたはＰで、約1e15乃至1e16cm-2の注入濃度で行われる。これにより、SD拡散層４３２が形成される。
【０１１４】
ステップＳ３２において、図２６に示されるように、画素領域に、窒化膜４２２および酸化膜４２１をスルーして、ＢまたはBF2を注入する。注入濃度は、約1e15乃至1e16cm-2とされる。これにより、拡散層４３３が形成される。
【０１１５】
ステップＳ３３において、図２７に示されるように、画素領域に、AsまたはＰを注入する。注入濃度は、約1e15乃至1e16cm-2とされる。注入後、レジストを除去する。その後、RTA処理やSpike-RTA処理を行う装置を用いて、約800乃至1100℃で活性化アニールを行う。これにより、拡散層４３４が形成される。
【０１１６】
ステップＳ３４において、図２８に示されるように、周辺領域にシリサイド４４１を形成する。シリサイド４４１としては、CoSi2、NiSi、TiSi2、PtSi、WSi2等が用いられる。ここでは、NiSiを用いた場合について説明する。まず、スパッタリング装置を用いて、Niを約10nm堆積させる。次に、約300乃至400℃程度でアニールした後、Niをウェットエッチングする。これにより、絶縁膜以外のシリコンまたはポリシリコンの表面のみが、自己整合的にシリサイド形成される。その後、約500乃至600℃程度でアニールする。なお、画素領域は、SiNでシリサイドブロックすることで、シリサイドが形成されないようになされている。
【０１１７】
ステップＳ３５において、図２９に示されるように、SiN（層間絶縁膜４４２）を堆積させる。SiNとしては、LP-SiNまたはプラズマSiNが用いられる。層間絶縁膜４４２は、コンタクトエッチのオーバーエッチを最小限にする効果があり、エッチングダメージによる接合リークの増加を抑制することができる。コンタクトエッチにおいては、まず、層間絶縁膜４４２で止め、SiN上の酸化膜のばらつきを吸収する。次に、層間絶縁膜４４２をエッチングすることで、ゲート４１１および拡散層４３１乃至４３４の上側を開口する。層間絶縁膜４４２の膜厚は、10乃至100nmとされる。
【０１１８】
ステップＳ３６において、図３０に示されるように、酸化膜４５１をCVDによって堆積させる。酸化膜４５１としては、TEOS、PSG、BPSG、SOG等の膜が用いられ、その膜厚は、約100乃至1000nmとされる。その後、CMPを行い、平坦化させる。
【０１１９】
ステップＳ３７において、リソグラフィを行い、RIE装置等を用いて、コンタクト部（コンタクトホール）を加工する。その後、レジストを除去する。
【０１２０】
ステップＳ３８において、タングステン（Ｗ）のバリアメタル膜として、TiNまたはTiを、スパッタリングまたはCVDによって堆積させる。タングステン膜は、ストレスが大きく、シリコン酸化膜に直接堆積させると膜剥がれを引き起こす可能性があるため、図３１に示されるように、バリアメタル膜４５２を堆積させる。その後、600℃程度でアニールを行う。
【０１２１】
ステップＳ３９において、図３１に示されるように、タングステン４５３をCVDによって堆積させる。タングステン４５３の堆積には、原料ガスとしてWF6を用い、還元剤としてH2またはSiH4を用いる。このとき、コンタクトホール内ではSiNが存在しないこと、および、タングステン４５３の堆積時にH2が用いられることにより、水素供給が容易となる。
【０１２２】
また、タングステン４５３の膜厚は、約100乃至500nmとされる。ここで、コンタクトのレイアウトパターン、言い換えると、コンタクトの基板に平行な面の形状を、略長方形または略楕円形に形成することにより、タングステン４５３の膜厚を薄くすることができ、コストを下げることができる。具体的には、コンタクトのレイアウトパターンの縦横比が１：１である場合、レイアウトパターンを大きくすると、その分を埋め込むための膜厚が大きくなってしまうが、レイアウトパターンを略長方形または略楕円形に形成することで、縦横比の小さい方の辺（または軸）の分の膜厚で、タングステン４５３を埋め込むことができる。
【０１２３】
ステップＳ４０において、Ｗ（タングステン）のCMPを行い、コンタクトホールの内部のみにタングステンが埋め込まれるようにする。ここでは、CMPの代わりにエッチバックを行うようにしてもよい。
【０１２４】
ステップＳ４１において、配線層を形成する。具体的には、Alをスパッタリングにより堆積させる。なお、材料としては、Alより低抵抗のCuを用いるようにしてもよい。次に、リソグラフィを行い、RIE装置等を用いて、配線を加工する。このようにして、図３２に示される配線４５４が形成される。なお、配線層としては、１層に限らず、２層、３層、・・・と多層構造としてもよい。
【０１２５】
ステップＳ４２において、プラズマ窒化膜を堆積させ、水素アニールを行うことにより水素を供給する。その後、パッド部（電極）をリソグラフィまたはエッチングにより開口する。また、PD上に、光を集光するためのレンズや導波路を形成してもよいし、光を分光するためのカラーフィルタを設けるようにしてもよい。
【０１２６】
以上の処理によれば、画素内トランジスタの電極に接続されるコンタクトの基板に平行な面の形状を、略長方形または略楕円形に形成することができる。したがって、CMOSイメージセンサにおいて、水素供給を促進させることができ、ランダムノイズを低減することができるようになる。
【０１２７】
なお、図８を参照して説明したダミーコンタクトを、上述したCMOSイメージセンサの製造処理におけるステップＳ３７乃至ステップＳ４０において形成するようにしてもよい。
【０１２８】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２９】
さらに、本技術は以下のような構成をとることができる。
（１） 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイ
を備え、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
固体撮像装置。
（２） 前記所定の画素内トランジスタは、増幅トランジスタである
（１）に記載の固体撮像装置。
（３） 前記コンタクトは、前記所定の画素内トランジスタのゲート電極に接続される
（１）または（２）に記載の固体撮像装置。
（４） 前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接している
（３）に記載の固体撮像装置。
（５） 前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接している
（１）または（２）に記載の固体撮像装置。
（６） 前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一である
（１）乃至（３）のいずれかに記載の固体撮像装置。
（７） 複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極に接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、
前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の１辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の１辺の長さに等しい略楕円形である
（１）乃至（３）のいずれかに記載の固体撮像装置。
（８） 複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
（１）乃至（７）のいずれかに記載の固体撮像装置。
（９） 前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる
（８）に記載の固体撮像装置。
（１０） 前記ダミーコンタクトは、金属配線に接続されている
（８）または（９）に記載の固体撮像装置。
（１１） 前記金属配線には、０または負のバイアスが印加される
（１０）に記載の固体撮像装置。
（１２） 前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
（８）乃至（１０）のいずれかに記載の固体撮像装置。
（１３） 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップ
を含む固体撮像装置の製造方法。
（１４） 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイ
を備え、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
固体撮像装置。
（１５） 前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる
（１４）に記載の固体撮像装置。
（１６） 前記ダミーコンタクトは、金属配線に接続されている
（１４）または（１５）に記載の固体撮像装置。
（１７） 前記金属配線には、０または負のバイアスが印加される
（１６）に記載の固体撮像装置。
（１８） 前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
（１４）乃至（１７）のいずれかに記載の固体撮像装置。
（１９） 基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを
含む固体撮像装置の製造方法。
【符号の説明】
【０１３０】
２１ PD， ２２ 転送トランジスタ， ２４ リセットトランジスタ， ２５ 増幅トランジスタ， ２６ 選択トランジスタ， Ｃ１乃至Ｃ５ コンタクト， Ｃ１１乃至Ｃ１４ ダミーコンタクト
【特許請求の範囲】
【請求項１】
基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイ
を備え、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
固体撮像装置。
【請求項２】
前記所定の画素内トランジスタは、増幅トランジスタである
請求項１に記載の固体撮像装置。
【請求項３】
前記コンタクトは、前記所定の画素内トランジスタのゲート電極のみに接続される
請求項１に記載の固体撮像装置。
【請求項４】
前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接している
請求項３に記載の固体撮像装置。
【請求項５】
前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接している
請求項１に記載の固体撮像装置。
【請求項６】
前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一である
請求項１に記載の固体撮像装置。
【請求項７】
複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、
前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の１辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の１辺の長さに等しい略楕円形である
請求項１に記載の固体撮像装置。
【請求項８】
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
請求項１に記載の固体撮像装置。
【請求項９】
前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる
請求項８に記載の固体撮像装置。
【請求項１０】
前記ダミーコンタクトは、金属配線に接続されている
請求項８に記載の固体撮像装置。
【請求項１１】
前記金属配線には、０または負のバイアスが印加される
請求項１０に記載の固体撮像装置。
【請求項１２】
前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
請求項８に記載の固体撮像装置。
【請求項１３】
基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップ
を含む固体撮像装置の製造方法。
【請求項１４】
基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイ
を備え、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
固体撮像装置。
【請求項１５】
前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる
請求項１４に記載の固体撮像装置。
【請求項１６】
前記ダミーコンタクトは、金属配線に接続されている
請求項１４に記載の固体撮像装置。
【請求項１７】
前記金属配線には、０または負のバイアスが印加される
請求項１６に記載の固体撮像装置。
【請求項１８】
前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
請求項１４に記載の固体撮像装置。
【請求項１９】
基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを
含む固体撮像装置の製造方法。
【請求項１】
基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイ
を備え、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
固体撮像装置。
【請求項２】
前記所定の画素内トランジスタは、増幅トランジスタである
請求項１に記載の固体撮像装置。
【請求項３】
前記コンタクトは、前記所定の画素内トランジスタのゲート電極のみに接続される
請求項１に記載の固体撮像装置。
【請求項４】
前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタの前記ゲート電極の側壁に形成されるサイドウォールに接している
請求項３に記載の固体撮像装置。
【請求項５】
前記コンタクトの前記基板側の少なくとも一部は、前記所定の画素内トランジスタを電気的に分離する領域に接している
請求項１に記載の固体撮像装置。
【請求項６】
前記コンタクトの前記基板に平行な面の形状において、略長方形または略楕円形の長手方向は、複数の前記画素の前記光電変換部の間に形成される素子領域の延伸方向と同一である
請求項１に記載の固体撮像装置。
【請求項７】
複数の前記画素内トランジスタのうちの他の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は略正方形であり、
前記所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状は、短辺の長さが前記正方形の１辺の長さに等しい略長方形か、または、短軸の長さが前記正方形の１辺の長さに等しい略楕円形である
請求項１に記載の固体撮像装置。
【請求項８】
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
請求項１に記載の固体撮像装置。
【請求項９】
前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる
請求項８に記載の固体撮像装置。
【請求項１０】
前記ダミーコンタクトは、金属配線に接続されている
請求項８に記載の固体撮像装置。
【請求項１１】
前記金属配線には、０または負のバイアスが印加される
請求項１０に記載の固体撮像装置。
【請求項１２】
前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
請求項８に記載の固体撮像装置。
【請求項１３】
基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、
複数の前記画素内トランジスタのうちの所定の画素内トランジスタの電極のみに接続されるコンタクトの前記基板に平行な面の形状を、略長方形または略楕円形に形成する形成ステップ
を含む固体撮像装置の製造方法。
【請求項１４】
基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイ
を備え、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトが形成される
固体撮像装置。
【請求項１５】
前記ダミーコンタクトは、前記画素内トランジスタのゲート電極上に設けられる
請求項１４に記載の固体撮像装置。
【請求項１６】
前記ダミーコンタクトは、金属配線に接続されている
請求項１４に記載の固体撮像装置。
【請求項１７】
前記金属配線には、０または負のバイアスが印加される
請求項１６に記載の固体撮像装置。
【請求項１８】
前記ダミーコンタクトの前記基板に平行な面の形状は、略長方形または略楕円形に形成される
請求項１４に記載の固体撮像装置。
【請求項１９】
基板上に形成され、光電変換部と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備える固体撮像装置の製造方法であって、
複数の前記画素内トランジスタの電極に接続されるコンタクト以外に、電気的に接続されないダミーコンタクトを形成する形成ステップを
含む固体撮像装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１３−８９６５２（Ｐ２０１３−８９６５２Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２６４１２（Ｐ２０１１−２２６４１２）
【出願日】平成２３年１０月１４日（２０１１．１０．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１４日（２０１１．１０．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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