埋設電極を有する浮遊隔膜構造の製造方法
【課題】導電性が皆無又はほとんど無い活性層を必要とする構造を低コストで製造可能なＭＥＭＳ構造およびその製造方法を提供する。
【解決手段】マイクロシステム又はナノシステム型デバイスは、可動部分１２０を有する第１基板１００と、第２基板２００と、第１基板及び第２基板の間に配置されている第１電極１０２及び誘電層１０１とを備えている。第１基板１００が、第１電極１０２に対して当接している導電性材料により充填されている貫通状態の縦導電経路１１１を有する。
【解決手段】マイクロシステム又はナノシステム型デバイスは、可動部分１２０を有する第１基板１００と、第２基板２００と、第１基板及び第２基板の間に配置されている第１電極１０２及び誘電層１０１とを備えている。第１基板１００が、第１電極１０２に対して当接している導電性材料により充填されている貫通状態の縦導電経路１１１を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体に関連し、具体的にはマイクロシステム又は名のシステム及びＭＥＭＳ／ＮＥＭＳ、並びに基板上に集積製造に関する。
【０００２】
本発明は、ＭＥＭＳ／ＮＥＭＳコンポーネントの製造が、ＮＥＭＳ又はＭＥＭＳ可動構造にしたがって少なくとも一組の電極を必要とする場合、及び当該可動構造の各サイドに配置されている２つの電極が電気的に接続される必要がある場合に適用されうる。
【背景技術】
【０００３】
加速計、ジャイロメータ、マイクロ光学コンポーネント及び光学通信用コンポーネントなど、ＭＥＭＳの用途は幅広い。ＭＥＭＳは、同一基板上に機械的要素及び電気的要素を集積するために用いられる。
【０００４】
ＭＥＭＳは第１基板に形成されている犠牲層を有する基板から製作される。ＳＯＩ技術、又はより単純に犠牲層の設置及び当該犠牲層上への活性層の形成により当該基板が製作される。このように製作された基板において、ＭＥＭＳコンポーネントを構成する深い溝がエッチングにより形成される。例えば、キャパシティ検出及びアクティビティ原理にしたがって動作する加速計の場合、櫛型電極又はコム（combs）と一般的に呼ばれる垂直電極が、空中に支持されている又は浮遊している振動体であって、隔膜を構成し、かつ、当該櫛型電極に対して接続されている振動体とともに設計される。当該構成は、駆動対象となるＭＥＭＳ部分の下側の犠牲層が除去されることにより可動に構成される。
【０００５】
ジャイロメータ又はマイクロメータ等のある種のＭＥＭＳは、当該ＭＥＭＳが形成されている基板の平面から外れた動きに対して敏感である。このため、ＭＥＭＳは、可動要素の上下に配置されている少なくとも一対の電極を必要とする（特許文献１参照）。
【０００６】
下側電極を有するコンポーネントには、当該電極をＭＥＭＳの残りの部分に対して接続することが困難であるという問題がある。
【０００７】
これに対する解決手法が提案されている（特許文献２参照）。下側電極及び上側電極の接触は、２つの金属、すなわち、支持部を構成する下側層及び活性層の間の第１の金属と、活性層及び上側電極を支持するキャップを構成する上側基板の間の第２の金属とが接合されることにより、下側電極と上側電極とが接合される。しかし、当該手法によれば、第１の金属の接合機能が制限される。
【０００８】
この接合機能に用いられる材質は高温に対する耐性に欠ける。接合は、コンポーネント製造処理の残りの過程における熱酸化処理等、いわゆる高温処理には適用されえない。
【０００９】
特許文献１には、活性層及び犠牲層を経て、下側電極として用いられる導電層にいたる導電経路のディープエッチングによりコンタクトを形成する手法が開示されている。この技術はコストが嵩み、コンポーネントの信頼性を損ないかねない高アスペクト比のＭＥＭＳの場合には実用及び制御が困難である。
【００１０】
そこで、第３の解決手法が提案されている（非特許文献１参照）。著者らはＭＥＭＳの複数の下側電極及び活性層を、ＭＥＭＳの下側表面を通じて直接的に接触させた。さらに彼らは、下側電極をＭＥＭＳの表面に対して接触させるための導電経路として活性層を用いた。この導電経路は、活性層におけるエッチング隔離溝によりＭＥＭＳ構造の他の部分から区分かつ隔離される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許公報 ＵＳ７０８３９９７
【特許文献２】米国特許公開公報 ＵＳ２０１０／０１９３８８４
【非特許文献】
【００１２】
【非特許文献１】Capacitive Accelerometer with Higyh Aspect ratio single crystalline Silicon Microstructure using the SOI structure with polysilicon-based interconnect technique, T.Yamamoto et al., Proceedings IEEE, Thirteenth Annual International Conference on MEMS, 2000
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、当該手法によれば、活性層に用いられる材料が制限される。活性層が接続機能を発揮する必要があることが勘案された場合、活性層がある程度の導電性を有していなくてはならないため、開示されている製造方法に適用されうるような材質の選択幅が狭められる。導電性が皆無又はほとんどない活性層を必要とするＭＥＭＳは当該手法によっては製造されえない。さらに、この方法は、隔離溝の形成が必要とされる。
【００１４】
したがって、非特許文献１の開示技術には、下側電極とＭＥＭＳ表面との導電経路として機能するために導電性活性層が必要になるという不利点がある。
【００１５】
さらに、複数の下側電極を有する当該コンポーネントの製造過程において、当該複数の下側電極はＭＥＭＳ構造自体又は上側電極に沿って整列されることが好ましい。支持基板の下側表面に形成された整列指標を用いることにより当該整列が実現される。この指標は、特許文献２に開示されているように支持基板と活性層との組み付け時の整列指標として用いられ、特許文献１に開示されているように当該組み付け技術以後の技術水準における整列技術においても用いられる。技術的に特別な工程と、基板の前面及び後面をそろえるための特別な整列装置とが必要とされるため、製品のコストが嵩むことになる。
【００１６】
非特許文献１には、エッチング溝が酸化物により充填されることが開示されている。活性層が薄肉化される際、活性層に予め形成されていた指標が露出することにより、ＭＥＭＳの上側表面に対する直接的な再整列が可能となる。
【００１７】
この方法によれば、前面／後面の整列装置を用いなくて済むという利点があるが、当該指標の形成のために実行される特別な工程を必要とする。
【課題を解決するための手段】
【００１８】
本発明のＭＥＭＳ又はＮＥＭＳ等のマイクロシステム又はナノシステム型のデバイスは、
−可動部分を有する第１基板又は中間基板と、
−第２基板又は支持基板と、
−第１基板及び第２基板の間に配置されている第１電極及び誘電層と、を備え、誘電層が、下側電極及び第１基板の間に部分的又は全体的に配置され、
−第１基板が、下側電極に対して当接している導電性材料により充填されている貫通状態の縦導電経路（vias）を有する。
【００１９】
本発明のデバイスは、第１基板を貫通する縦導電経路に対して電気的に接続する上側電極を備えていてもよい。上側電極は第１基板上に直接的に形成されてもよく、第３基板を介して第１基板に載置されていてもよい。
【００２０】
下側電極及び上側電極により、キャパシティ変化に応じて、可動部分の層の平面から外れる動きが検出可能となる。第２電極が用いられることにより検出精度が高められるものの、キャパシティ検出のためには単一の電極で十分である。
【００２１】
導電経路が、第１基板そのものではなく、導電性材料により充填されている縦導電経路を用いて構成されているので、活性層の導電性はなくてもよく又は任意でもよい。
【００２２】
よって、さまざまな種類のＭＥＭＳに対して本発明の適用のために採用可能な活性層及び基板の選択肢の幅が広がる。
【００２３】
上側電極は導電機構を用いる中間基板と組み付けられてもよく、第３基板により支持されてもよい。
【００２４】
本発明のデバイスは、下側電極及び第１基板の間に電気的コンタクトゾーンを有していてもよい。
【００２５】
第１基板は、シリコン、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、Ｇｅ若しくはＩＩＩ〜Ｖ族の半導電性材料、好ましくはドープされた半導電性材料等の単結晶半導電性材料、又はＳＯＩ（silicon on insulator）型基板により構成されてもよい。また、第１基板が基板に積み重ねられた複数の層を有していてもよい。
【００２６】
一般的に、第２基板は、他の機能を発揮するため、第１基板と同様にバルク基板又は複合基板等の支持基板である。さらに、第２基板は、表面上に誘電層（通常は酸化物）を有していてもよい。
【００２７】
誘電層は、第２基板及び下側電極層の間に形成されてもよい。
【００２８】
エッチドゾーンが下側電極層と、第２基板及び下側電極層の間の誘電層とのそれぞれに設けられてもよい。
【００２９】
エッチドゾーンは下側電極層に設けられてもよく、当該エッチドゾーンは誘電層の材料により充填されていてもよい。
【００３０】
本発明のＭＥＭＳ又はＮＥＭＳ等のマイクロシステム又はナノシステム型のデバイスの製造方法は、
−（ａ）第１基板上に、第１誘電層と、下側電極層に設けられる下側電極と、第１基板を少なくとも部分的に貫通して下側電極に接触する導電経路と、を形成する工程と、
−（ｂ）工程（ａ）の後、下側電極層及び第１誘電層が第１基板と第２基板との間に配置され、かつ、第１誘電層が下側電極及び第１基板の間に配置されるように、第１基板と第２基板とを組み付ける工程と、
−（ｃ）工程（ｂ）の後、下側電極に対面する第１基板における可動部分と、第１誘電層において可動部分の下側に位置する少なくとも一部分の削除による当該可動部分の解放部とを形成する工程と、を含んでいる。
【００３１】
本発明の方法によれば、単一の工程（ｂ）に際して、電極が形成され、かつ、ＭＥＭＳの活性層を通じた導電経路が実現される。
【００３２】
ＭＥＭＳ、特に高アスペクト比のＭＥＭＳの活性層を貫通するコンタクト形成に関する問題が解決され、コンポーネントの信頼性の向上が図られる。
【００３３】
アスペクト比は、コンポーネントの活性部分の厚さと、加速計の空隙又は櫛型電極のサイズ等、コンポーネントの最小の縦サイズとの比率により定義される。当該サイズ間の高アスペクト比とは、５以上、好ましくは１０以上であることを意味する。
【００３４】
本発明の方法は、貫通状態の導電経路に対して電気的に接続する上側電極を第１基板上に形成する工程を備えている。上側電極は、第１基板上に形成され、又は、第３基板を介して第１基板上に載置されてもよい。
【００３５】
このため、本発明の方法は、材料又は処理温度が制限されることなく、半導体分野における技術を用いるＭＥＭＳデバイスの各サイドに配置されている電極を接続するために利用されうる。
【００３６】
特に、本発明の一態様によれば、第１基板を通るパターンがエッチングされることにより工程（ｃ）が実行され、当該パターンが犠牲材料により充填され、上側電極が形成され、かつ、犠牲材料及び第１誘電層が部分的にエッチングされる。
【００３７】
犠牲層によるエッチドパターンの充填は、第２電極が平板状に載置される手段を提供する。
【００３８】
本発明の一態様によれば、第１基板を通るパターンがエッチングされることにより工程（ｃ）が再実行され、工程（ｃ）の前に導電性パッドが第１基板上に形成され、工程（ｃ）の後に当該導電性パッドに接続する上側電極が形成される。
【００３９】
導電性パッドを形成する工程は、第１基板上に犠牲材料の層を堆積させる工程と、犠牲材料の層をエッチングして第１基板の導電経路に対面するエッチドゾーンを形成する工程と、導電性パッドをエッチドゾーンに形成する工程と、を含んでいる。
【００４０】
導電性パッドが第１基板に対して選択的にエッチング可能である場合、犠牲層は形成されない。
【００４１】
上側電極は、第１基板上への載置のために第３基板を用いることにより得られる。すなわち、導電性パッドが第２電極に接続されるように、当該第２電極を有する第３基板の載置により、上側電極が形成される。
【００４２】
本発明の方法によれば、同一工程において、導電経路と、下側電極に「自己整列された」整列指標が形成される。
【００４３】
本発明の方法は、下側電極及び第１基板の間に電気コンタクトゾーンを形成する工程を含んでいてもよい。
【００４４】
本発明の方法は、第２基板及び下側電極層の間に誘電層を形成する工程を含んでいてもよい。
【００４５】
エッチドゾーンは、下側電極層と、第２基板及び下側電極層の間の誘電層とのそれぞれに設けられてもよい。
【００４６】
変形態様として、誘電層は均一であってもよく、誘電層の形成前にエッチドゾーンが下側電極層に設けられてもよい。
【００４７】
本発明の方法は、貫通状態の導電経路を形成するため、工程（ｃ）の前に第１基板を薄肉化する工程を含んでいてもよい。通常、この工程により、可動部分の厚さが定められる。
【００４８】
工程（ｃ）は、第１基板を貫通するパターンのエッチングにより実行されることが好ましい。
【００４９】
本発明の方法は、公知手法、特に比特許文献１の手法を簡易化することができる。本発明の方法により、下側製品平面（下側電極）とＭＥＭＳ表面に形成された製品平面との間の整列を修復する導電経路を形成することが可能になる。
【００５０】
本発明の方法は、工程数が少なく、特別な整列装置を必要とせず、かつ、非特許文献１の手法のように付加的工程が実行されないため、先行技術手法よりも簡易な方法である。
【図面の簡単な説明】
【００５１】
【図１】活性層の上下の２つの平行なキャパシティ電極を有するＮＥＭＳ／ＭＥＭＳ構造を示す図。
【図２Ａ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｂ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｃ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｄ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｅ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｆ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｇ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｈ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｉ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図３Ａ】図２Ａ〜図２Ｉの方法を実施するためのさまざまな工程を示す図。
【図３Ｂ】図２Ａ〜図２Ｉの方法を実施するためのさまざまな工程を示す図。
【図３Ｃ】図２Ａ〜図２Ｉの方法を実施するためのさまざまな工程を示す図。
【図３Ｄ】図２Ａ〜図２Ｉの方法を実施するためのさまざまな工程を示す図。
【図４Ａ】第２基板との組み付けに用いられる層が連続しているＭＥＭＳ又はＮＥＭＳ型デバイスの製造工程の変形例を示す図。
【図４Ｂ】第２基板との組み付けに用いられる層が連続しているＭＥＭＳ又はＮＥＭＳ型デバイスの製造工程の変形例を示す図。
【図５】可動構造を有する中間基板の簡易上面図。
【図６】ＳＯＩ基板構造を示す図。
【発明を実施するための形態】
【００５２】
まず、断面図である図１に示されているＭＥＭＳ／ＮＥＭＳ構造の実施名態について説明する。
【００５３】
以下「基板」１００、２００、３００を参照するが、適宜「層」と記載する。したがって、当該３の要素に対してこれらの用語を区別されずに用いられる。
【００５４】
図１の構造は、重ね合わせられて直接接合又は分子接合により相互に組み付けられている第１基板及び第２基板のそれぞれを構成する、２つの基板１００及び２００において形成されている。
【００５５】
理解の容易のため、図１に示されている直交座標系ｘｙｚ、すなわち、デバイスの層又は基板に対して垂直なｚ軸、並びに、ｚ軸に対して垂直でありかつ相互に垂直なｘ軸及びｙ軸を有する座標系が用いられる。
【００５６】
図１の構造は、
−ＭＥＭＳの可動部分又は活性部分が形成される第１基板又は活性層１００と、
−支持基板又は第２基板２００と、
−第１基板１００及び第２基板２００の間に配置されている下側電極１０２の組、及び、部分的に削除されることによりシステムの可動部分の下側の中空部であって、ＭＥＭＳの活性ゾーンの少なくとも一部に対面する電極１０２の上側表面により一部が構成されている中空部１０１’が形成されている犠牲層１０１と、
−下側電極層１０２及び上側電極層１０６を電気的に接続する、基板１００を貫通する導電経路１１１と、を備えている。
【００５７】
図１に示されているように、導電経路１１１はｘｙ平面において筒状断面を有するパッド等の貫通パッドの形状である。
【００５８】
当該導電経路１１１は、基板１００に形成されているＭＥＭＳの活性部分１２０の各サイドにおけるｘｙ平面において、ＭＥＭＳの可動部分の外側に配置されている。導電経路の数は可変であり、図１には活性部分１２０の両側に計２つの導電経路が示されているが、その数は任意である（又は１であってもよい）。
【００５９】
浮遊容量の発現を抑制する等のため、活性層が特定箇所で分極されるように、一又は複数の導電経路１１１’が下側電極１０２及び基板１００の間に配置されている。
【００６０】
下側電極１０２の材料は半導電性材料、好ましくはドープされたアモルファスシリコン若しくは多結晶シリコン等の半導電性材料又は金属層であってもよい。
【００６１】
活性ゾーン又は可動体１２０を構成する第１基板１００の一部は、特にｚ軸方向に変位自在である。当該変位は下側電極１０２及び上側電極１０６により検出されうる。
【００６２】
本実施形態では、キャパシティ検出システムが用いられる。例えば交流コンポーネントである場合、きわめて少量ドープされたシリコン基板に形成された抵抗隔膜が存在する。
【００６３】
図５は、可動体１２０を有する構成であって、層の平面における可動体１２０の変位を検出する手段を備えている基板１００の簡易化された上面図を示している。
【００６４】
可動体は、一又は複数の固定櫛型電極に対して相対的に変位可能な一又は複数の可動櫛型電極を備えている。
【００６５】
図５における構造は、可動体１２０には、そのサイドにおいて相互に組み付けられた静電櫛型電極が設けられている。櫛型電極５００及び５０６が固定され、櫛型電極５０４及び５０２が可動であり、可動櫛型電極５０４及び５０２が、固定櫛型電極５００及び５０６と相互に組み付けられている。可動体１２０、ひいてはデバイスの変位に由来する、固定櫛型電極とこれに対面する可動櫛型電極との間隔の変化により、検出手段により検出される。
【００６６】
一般的に、可動部分は、コンポーネントに生じた変位の検出を可能とする。
【００６７】
可動部分は、一又は複数の可動又は振動ブロックを備えていてもよい。
【００６８】
図１に示されているように、上側電極１０６の平面は基板１００上に直接的に支持されているのではなく、基板１００の上側表面と電極層１０６の下側表面との間隔を一定間隔に維持するパッド１０６’を介してパッド１１１に接続されている。
【００６９】
例えば、基板１００の厚さは、１０〜１００μｍ又は１０〜５００μｍ等、１０〜１００μｍのオーダーであってもよい。
【００７０】
基板はｘｙ平面において広がっており、ｚ軸は第１基板１００及び第２基板２００のそれぞれに対して垂直である。これが、ｘｙ平面がデバイスの平面又は基本平面と呼ばれる所以である。
【００７１】
デバイスのｚ軸方向の測定厚さは、デバイスの横幅、すなわちｘｙ平面におけるデバイスのサイズｐ及びｌと比較してきわめて小さい。例えばｐ（ｘ軸方向の測定サイズ）は１００μｍ〜数ｍｍであり、ｌ（ｙ軸方向の測定サイズ）は１００〜１００００μｍ等、数百μｍのオーダーである。
【００７２】
基板１００は半導電性材料から製造され、多結晶でもよいが、単結晶であることが好ましい。基板１００は、例えばＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ若しくはＧｅ又はＩＩＩ〜ＩＶ族の半導電性材料から製造される。半導電性材料（及び特にシリコン）は、特に上記例において、活性層における電気伝導を可能とするためにドープされていてもよい。
【００７３】
変形例として、基板１００はＳＯＩ（silicon on insulator）型基板であってもよい。図６に示されているように、ＳＯＩ型基板は、半導電性材料よりなる基板１０と、酸化物よりなる埋設層１１と、単結晶シリコンよりなる薄い半導電層１２とを備えている。この種の基板１００は、半導電層１２の単結晶の性質に由来する機能発揮のために用いられてもよい。
【００７４】
層１０１及び下側電極１０２のそれぞれが、埋設酸化物層１１及びドープされた薄いシリコン層１２のそれぞれにより部分的又は全体的に構成されている場合、ＳＯＩ基板が用いられることが好ましい。当該実施形態には、埋設酸化物層１１が例えばエッチング停止層として利用されるという利点がある。
【００７５】
付加的な導電経路の平面が形成され、付加的又は代替的に機能が活性層に追加されうるという利点もある。
【００７６】
コンポーネントの最終目的に応じて、第２基板２００は、Ｓｉ等の前記した一若しくは複数の半導電性材料、又は光透過性材料（ガラス又は結晶など）により製造されていてもよい。第２基板２００は、誘電層（図示略）により被覆されていてもよい。
【００７７】
以下、デバイスの下側部分又は上側サイドは、第２基板２００の自由表面２００’に対面する部分を意味し、デバイスの上側部分又は下側サイドは、反対側に対面する部分、すなわち電極１０６を意味する。
【００７８】
ＭＥＭＳ／ＮＥＭＳ構造の他の実施形態が、断面図である図３Ｄに示されている。
【００７９】
上側電極層３０６が基板１００に接続される方法において前記構造と相違している。導電パッドの形態の導電機構１０８により、上側電極層と基板１００を貫通する導電経路１１１とが接続されている。
【００８０】
以下に述べる製造方法は実施形態にしか過ぎず、キャパシティ検出を有するコンポーネントとは相違するコンポーネントに適用されてもよい。
【００８１】
図２Ａ〜２Ｉには、キャパシタ検出機能を平面の外側に有するＭＥＭＳ型デバイスを製造する方法の第１実施形態が示されている。
【００８２】
始まりは前記材料のうち１つからなる基板１００である（図２Ａ参照）。これは、ＭＥＭＳの活性部分が形成される基板１００である。
【００８３】
熱酸化処理法、ＣＶＤ法、プラズマＣＶＤ法（ＰＥＣＶＤ）、ＡＬＤ（atomic layer deposition）又はＩＢＤ（Ion Beam Deposition）等の方法にしたがって犠牲層を構成する誘電層１０１が基板１００に成膜又は形成される（図２Ｂ参照）。絶縁層１０１は、下側電極１０２を基板１００から絶縁する。このため、犠牲層としても用いられる誘電層の本質的機能は、電気的絶縁機能である。
【００８４】
中空部１１１，１１１’及び１１１”を第１誘電層１０１に形成し、かつ、一部の中空部を基板１００にも形成するため、フォトリトグラフィ及びエッチング処理が実行される（図２Ｃ参照）。中空部１１１は、デバイスの下側電極及び上側電極を接続する、基板１００を貫通する導電経路を形成するために用いられる。中空部１１１’は、基板１００を貫通する、整列装置に適合する整列指標（１１１’）を形成するために用いられる。当該指標は、このため下側電極に対して自己整列される。中空部１１１”は、基板１００と下側電極１０２との間にコンタクトゾーンを形成するために用いられる。
【００８５】
当該中空部１１１，１１１’及び１１１”は、ＭＥＭＳコンポーネントの厚さを超える深さになるまで一又は複数段階にわたりエッチングされる。当該深さは、例えば、高アスペクト比を有するコンポーネントについて、５〜１００μｍ又は５〜２００μｍのオーダーである。すなわち、中空部１１１及び１１１’の深さは、後述するようにシンニング（薄肉化又は薄削）の後の基板１００の厚さ以上である。
【００８６】
その後、中空部は、導電性材料１０２により充填される（図２Ｄ参照）。基板１００の上側表面に形成され、かつ、下側電極又は下側電極層を構成する導電層１０２が、当該層１０２に形成される電極の形状に応じて当該工程に際して生成され、導電性中空部と下側電極との高品質の接続が可能となる。整列指標のために用いられる中空部１１１’は、導電経路として同時に充填される。
【００８７】
下側電極の導電層の堆積方法は、蒸着法、ＣＶＤ法、プラズマＣＶＤ法又はスパッタリング法により堆積が可能である等、方法の性質に応じて選択される。ドープされたＳｉの層を堆積させるためには、半導体製造ラインにおいて用いられる大抵の手法に適合可能であり、ＭＥＭＳの設計者にとってコンポーネント完成のための工程の選択自由度が高いという理由から、ＬＰＣＶＤが適当である。
【００８８】
中空部１１１及び１１１’は、導電性材料が充填される前に絶縁される。熱酸化処理法、又はＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法若しくはＩＢＤ法等の堆積方法等により、中空部１１１及び１１１’のそれぞれの表面に被膜又は誘電性隔膜が形成されることにより絶縁被覆される。
【００８９】
そして、物理的若しくは化学的エッチング法若しくは機械−化学研磨法、又はこれらの組み合わせにより、下側電極１０２が薄肉化される。
【００９０】
図２Ｅには、下側電極の上の誘電層１０４の形成が示されている。この層１０４は、熱酸化処理法、又はＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法若しくはＩＢＤ法等の堆積方法等により形成される。誘電層１０４及びこれが形成される導電層１０２はエッチングされ、図２Ｅに示されているエッチドゾーン１０５を有する下側電極１０２の構造が形成される。エッチドゾーンの底部は、誘電層１０１の表面とほぼ同等である。
【００９１】
ＳＯＩ型基板の場合（図６参照）、表面層１２は、マイクロ又はナノシステムが形成される隔膜を構成する。ＳＯＩの誘電層１１は、縦導電経路のエッチングの停止層として利用される。
【００９２】
こうして得られた第１基板１００と第２基板２００とが、好ましくは直接接合により接合されることにより組み付けられる（図２Ｆ参照）。これにより、誘電層１０４の表面が第２基板２００に対して接触し、絶縁性又は誘電性材料が第２基板２００に形成される。誘電層によりこの組み付けが実現される。
【００９３】
第２基板２００と組み付けられた第１基板１００が、第１基板１００及び第２基板２００の相互対向面の反対側にある表面１００’から薄肉化される。当該工程により、ＭＥＭＳ／ＮＥＭＳの厚さが定まり、かつ、導電経路１１１及び整列指標１１１’が露出される。
【００９４】
薄肉化処理は、化学エッチング法、ドライエッチング法、基板のイオン注入脱離法（例えばＥＰ７６３８４９参照）、研削、及び機械化学研磨のうち一又は複数の技術が単独又は組み合わせられて用いられることにより実施される。
【００９５】
薄肉化処理後、第１基板１００及び第２基板２００の相互対向面の反対側にある上側表面から、第１基板１００が垂直にエッチングされる（図２Ｇ参照）。これは、第１基板１００を貫通し、かつ、デバイスの活性ゾーンの可動部分を形成する垂直エッチドゾーン１０７が形成されうることを意味する。エッチドゾーンの底部は、誘電層１０１の表面にほぼ一致している。
【００９６】
この処理は、ＭＥＭＳの活性部分を形成する。
【００９７】
エッチング法としては、ＲＩＥ式及び好ましくはＤＲＩＥ式のエッチングであってもよい。
【００９８】
上側電極３０６が存在しない場合、又は基板若しくはキャップ３００との組み付けが不要である場合（図３Ｄ参照）、この段階で処理が停止され、第２電極は存在しない。下側電極１０２及び上側電極３０６が、キャパシティ変化により層の平面から外れた可動部分の変位を検出可能である場合、両方の電極があったほうが検出精度は高いものの単一の電極であっても当該検出には十分である。
【００９９】
一方、上側電極の形成のために製造方法が継続されてもよい。
【０１００】
上側電極１０６は、活性層の上に形成される（図２Ｈ参照）。
【０１０１】
これが、第１基板１００の上側表面に酸化物層１０５が形成された理由である。当該層の材料は、ＭＥＭＳ構造のエッチング処理において中空部１０７に充填され、又は中空部１０７を空の状態に維持するために遮断される。
【０１０２】
上側電極１０６と導電経路１１１とを電気的に接続する準備のため、導電経路１１１の上部に開口部１０５’が形成される。導電性材料層１０６が層１０５に堆積される。層１０５の厚さは、ＭＥＭＳの活性部分の上部と上側電極１０６の下側表面との間隔を定める。
【０１０３】
貫通ゾーン１０６”を形成するため、導電層１０６が部分的にエッチングされる。これにより、上側電極１０６の構造が定まる。犠牲層１０５の湿式エッチング、乾式エッチング又は気相エッチングによる除去により、ＭＥＭＳが開口部１０６”を通じて解放される。上側電極１０６は、層１０５のエッチドゾーン１０５’に形成された導電性材料の一部を通じて導電経路１１１にのみ接続されている状態となる。
【０１０４】
交差箇所１０７における誘電性材料が、ＭＥＭＳの活性部分を支持する誘電層１０１の一部とともにエッチングされ、これにより活性部分及び下側電極層１０２の間に中空部１０１’が形成される。
【０１０５】
この結果、図２Ｉに示されているように、ＭＥＭＳの活性部分が２つのエッチドゾーン１０１’及び１０５’の間で変位可能な構造が得られる。
【０１０６】
図３Ａ〜図３Ｃには、活性層に対面する上側電極１０６ａの形成方法の他の実施形態が示されている。
【０１０７】
前記工程の途中における、図２Ｆに示されているように酸化物層１０５ａがＭＥＭＳの上側表面に形成されている状態から始められる（図３Ａ参照）。
【０１０８】
上側電極１０６ａ及び導電経路１１１の電気的接続の準備のため、開口部１０５’ａが酸化物層１０５ａに形成される。このため、開口部１０５’ａは接続パッド１１１の上に形成される。
【０１０９】
Ｇｅ等からなる導電性（又は半導電性）材料が、絶縁層及び開口部１０５’ａに堆積された上で、エッチングされることにより、酸化物層１０５ａの自由表面の上に突出している複数のコンタクトパッド１０８が形成される（図３Ｂ参照）。コンタクトパッド１０８及び酸化物層１０５ａの厚さは、第１基板１００及びＭＥＭＳの活性部分の上部と、上側電極１０６の下側表面との間隔を定める。
【０１１０】
酸化物層１０５ａ及び第１基板１００は、第１基板１００及び第２基板２００の相互対向面の反対側にある上側表面から垂直方向にエッチングされる（図３Ｃ参照）。
【０１１１】
エッチング工程により、第１基板１００のみならず下側電極１０２及びＭＥＭＳの活性ゾーンの間に位置する誘電層１０１の一部を貫通する垂直エッチドゾーン１０７が形成される。ただし、先に形成された導電経路、特に複数のコンタクトパッド１０８はそのままに維持される。誘電層１０１のエッチングにより活性ゾーンを露出させる中空部１０１’が形成される。当該中空部１０１’の底部は下側電極１０２の表面にほぼ一致する。これによりＭＥＭＳの活性部分が形成される。第１基板１００のエッチング法としては、ＲＩＥ式、好ましくはＤＲＩＥ式エッチング法が採用されてもよい。
【０１１２】
活性層の上に上側電極が形成される（図３Ｄ参照）。
【０１１３】
次に、予めエッチングされることにより上側電極層を構成する導電層３０１が表面に設けられている第３基板３００が組み付けられる。導電層は、複数のコンタクトパッド１０８の自由端部に組み付けられる。パッドに対する金属接合により当該組み付けが実行される。
【０１１４】
単一の下側電極のみで機能するコンポーネントの場合、電極３０１を有していないキャップ３００であることが好ましい。
【０１１５】
図２Ｅ〜図２Ｆに示されている前記工程の他の実施形態について説明する。
【０１１６】
図２Ｄに示されている工程後に得られた構造から始まり、電極層１０２がゾーン１０２’においてエッチングされる（図４Ａ参照）。当該エッチドゾーンの底部は誘電層１０１の上側表面とほぼ一致する。酸化物層等の絶縁層１０４が、層１０２の上側表面に形成される。絶縁層１０４の材料は、先にエッチングされて形成されたゾーン１０２’に充填される。絶縁層１０４は前述の手法のうち１つを用いて形成される。
【０１１７】
続いて、第１基板１００と第２基板に対して、好ましくは直接接合法により接合されることにより組み付けられる（図４Ｂ参照）。これにより、誘電層１０４の表面が第２基板２００に対して接触する。絶縁性又は誘電層が第２基板２００に形成された上で、当該誘電層との組み付けが実行されてもよい。
【０１１８】
当該他の実施形態において、絶縁層１０４は連続したままに維持され、エッチングされない。絶縁層１０４及び電極層１０２の両方におけるエッチドゾーン１０５の形成前に絶縁層１０４が堆積される図２Ｅの工程とは異なり、電極１０２は当該層１０４の堆積前にエッチングされる。
【０１１９】
第２基板２００に組み付けられた後、第１基板１００は図２Ｇに関して前述されたように垂直方向に沿ってエッチングされてもよい。その上で、図２Ｈ〜図２に相当する工程が実行される。当該工程については前記説明を参照されたい。
【技術分野】
【０００１】
本発明は、半導体に関連し、具体的にはマイクロシステム又は名のシステム及びＭＥＭＳ／ＮＥＭＳ、並びに基板上に集積製造に関する。
【０００２】
本発明は、ＭＥＭＳ／ＮＥＭＳコンポーネントの製造が、ＮＥＭＳ又はＭＥＭＳ可動構造にしたがって少なくとも一組の電極を必要とする場合、及び当該可動構造の各サイドに配置されている２つの電極が電気的に接続される必要がある場合に適用されうる。
【背景技術】
【０００３】
加速計、ジャイロメータ、マイクロ光学コンポーネント及び光学通信用コンポーネントなど、ＭＥＭＳの用途は幅広い。ＭＥＭＳは、同一基板上に機械的要素及び電気的要素を集積するために用いられる。
【０００４】
ＭＥＭＳは第１基板に形成されている犠牲層を有する基板から製作される。ＳＯＩ技術、又はより単純に犠牲層の設置及び当該犠牲層上への活性層の形成により当該基板が製作される。このように製作された基板において、ＭＥＭＳコンポーネントを構成する深い溝がエッチングにより形成される。例えば、キャパシティ検出及びアクティビティ原理にしたがって動作する加速計の場合、櫛型電極又はコム（combs）と一般的に呼ばれる垂直電極が、空中に支持されている又は浮遊している振動体であって、隔膜を構成し、かつ、当該櫛型電極に対して接続されている振動体とともに設計される。当該構成は、駆動対象となるＭＥＭＳ部分の下側の犠牲層が除去されることにより可動に構成される。
【０００５】
ジャイロメータ又はマイクロメータ等のある種のＭＥＭＳは、当該ＭＥＭＳが形成されている基板の平面から外れた動きに対して敏感である。このため、ＭＥＭＳは、可動要素の上下に配置されている少なくとも一対の電極を必要とする（特許文献１参照）。
【０００６】
下側電極を有するコンポーネントには、当該電極をＭＥＭＳの残りの部分に対して接続することが困難であるという問題がある。
【０００７】
これに対する解決手法が提案されている（特許文献２参照）。下側電極及び上側電極の接触は、２つの金属、すなわち、支持部を構成する下側層及び活性層の間の第１の金属と、活性層及び上側電極を支持するキャップを構成する上側基板の間の第２の金属とが接合されることにより、下側電極と上側電極とが接合される。しかし、当該手法によれば、第１の金属の接合機能が制限される。
【０００８】
この接合機能に用いられる材質は高温に対する耐性に欠ける。接合は、コンポーネント製造処理の残りの過程における熱酸化処理等、いわゆる高温処理には適用されえない。
【０００９】
特許文献１には、活性層及び犠牲層を経て、下側電極として用いられる導電層にいたる導電経路のディープエッチングによりコンタクトを形成する手法が開示されている。この技術はコストが嵩み、コンポーネントの信頼性を損ないかねない高アスペクト比のＭＥＭＳの場合には実用及び制御が困難である。
【００１０】
そこで、第３の解決手法が提案されている（非特許文献１参照）。著者らはＭＥＭＳの複数の下側電極及び活性層を、ＭＥＭＳの下側表面を通じて直接的に接触させた。さらに彼らは、下側電極をＭＥＭＳの表面に対して接触させるための導電経路として活性層を用いた。この導電経路は、活性層におけるエッチング隔離溝によりＭＥＭＳ構造の他の部分から区分かつ隔離される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許公報 ＵＳ７０８３９９７
【特許文献２】米国特許公開公報 ＵＳ２０１０／０１９３８８４
【非特許文献】
【００１２】
【非特許文献１】Capacitive Accelerometer with Higyh Aspect ratio single crystalline Silicon Microstructure using the SOI structure with polysilicon-based interconnect technique, T.Yamamoto et al., Proceedings IEEE, Thirteenth Annual International Conference on MEMS, 2000
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、当該手法によれば、活性層に用いられる材料が制限される。活性層が接続機能を発揮する必要があることが勘案された場合、活性層がある程度の導電性を有していなくてはならないため、開示されている製造方法に適用されうるような材質の選択幅が狭められる。導電性が皆無又はほとんどない活性層を必要とするＭＥＭＳは当該手法によっては製造されえない。さらに、この方法は、隔離溝の形成が必要とされる。
【００１４】
したがって、非特許文献１の開示技術には、下側電極とＭＥＭＳ表面との導電経路として機能するために導電性活性層が必要になるという不利点がある。
【００１５】
さらに、複数の下側電極を有する当該コンポーネントの製造過程において、当該複数の下側電極はＭＥＭＳ構造自体又は上側電極に沿って整列されることが好ましい。支持基板の下側表面に形成された整列指標を用いることにより当該整列が実現される。この指標は、特許文献２に開示されているように支持基板と活性層との組み付け時の整列指標として用いられ、特許文献１に開示されているように当該組み付け技術以後の技術水準における整列技術においても用いられる。技術的に特別な工程と、基板の前面及び後面をそろえるための特別な整列装置とが必要とされるため、製品のコストが嵩むことになる。
【００１６】
非特許文献１には、エッチング溝が酸化物により充填されることが開示されている。活性層が薄肉化される際、活性層に予め形成されていた指標が露出することにより、ＭＥＭＳの上側表面に対する直接的な再整列が可能となる。
【００１７】
この方法によれば、前面／後面の整列装置を用いなくて済むという利点があるが、当該指標の形成のために実行される特別な工程を必要とする。
【課題を解決するための手段】
【００１８】
本発明のＭＥＭＳ又はＮＥＭＳ等のマイクロシステム又はナノシステム型のデバイスは、
−可動部分を有する第１基板又は中間基板と、
−第２基板又は支持基板と、
−第１基板及び第２基板の間に配置されている第１電極及び誘電層と、を備え、誘電層が、下側電極及び第１基板の間に部分的又は全体的に配置され、
−第１基板が、下側電極に対して当接している導電性材料により充填されている貫通状態の縦導電経路（vias）を有する。
【００１９】
本発明のデバイスは、第１基板を貫通する縦導電経路に対して電気的に接続する上側電極を備えていてもよい。上側電極は第１基板上に直接的に形成されてもよく、第３基板を介して第１基板に載置されていてもよい。
【００２０】
下側電極及び上側電極により、キャパシティ変化に応じて、可動部分の層の平面から外れる動きが検出可能となる。第２電極が用いられることにより検出精度が高められるものの、キャパシティ検出のためには単一の電極で十分である。
【００２１】
導電経路が、第１基板そのものではなく、導電性材料により充填されている縦導電経路を用いて構成されているので、活性層の導電性はなくてもよく又は任意でもよい。
【００２２】
よって、さまざまな種類のＭＥＭＳに対して本発明の適用のために採用可能な活性層及び基板の選択肢の幅が広がる。
【００２３】
上側電極は導電機構を用いる中間基板と組み付けられてもよく、第３基板により支持されてもよい。
【００２４】
本発明のデバイスは、下側電極及び第１基板の間に電気的コンタクトゾーンを有していてもよい。
【００２５】
第１基板は、シリコン、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、Ｇｅ若しくはＩＩＩ〜Ｖ族の半導電性材料、好ましくはドープされた半導電性材料等の単結晶半導電性材料、又はＳＯＩ（silicon on insulator）型基板により構成されてもよい。また、第１基板が基板に積み重ねられた複数の層を有していてもよい。
【００２６】
一般的に、第２基板は、他の機能を発揮するため、第１基板と同様にバルク基板又は複合基板等の支持基板である。さらに、第２基板は、表面上に誘電層（通常は酸化物）を有していてもよい。
【００２７】
誘電層は、第２基板及び下側電極層の間に形成されてもよい。
【００２８】
エッチドゾーンが下側電極層と、第２基板及び下側電極層の間の誘電層とのそれぞれに設けられてもよい。
【００２９】
エッチドゾーンは下側電極層に設けられてもよく、当該エッチドゾーンは誘電層の材料により充填されていてもよい。
【００３０】
本発明のＭＥＭＳ又はＮＥＭＳ等のマイクロシステム又はナノシステム型のデバイスの製造方法は、
−（ａ）第１基板上に、第１誘電層と、下側電極層に設けられる下側電極と、第１基板を少なくとも部分的に貫通して下側電極に接触する導電経路と、を形成する工程と、
−（ｂ）工程（ａ）の後、下側電極層及び第１誘電層が第１基板と第２基板との間に配置され、かつ、第１誘電層が下側電極及び第１基板の間に配置されるように、第１基板と第２基板とを組み付ける工程と、
−（ｃ）工程（ｂ）の後、下側電極に対面する第１基板における可動部分と、第１誘電層において可動部分の下側に位置する少なくとも一部分の削除による当該可動部分の解放部とを形成する工程と、を含んでいる。
【００３１】
本発明の方法によれば、単一の工程（ｂ）に際して、電極が形成され、かつ、ＭＥＭＳの活性層を通じた導電経路が実現される。
【００３２】
ＭＥＭＳ、特に高アスペクト比のＭＥＭＳの活性層を貫通するコンタクト形成に関する問題が解決され、コンポーネントの信頼性の向上が図られる。
【００３３】
アスペクト比は、コンポーネントの活性部分の厚さと、加速計の空隙又は櫛型電極のサイズ等、コンポーネントの最小の縦サイズとの比率により定義される。当該サイズ間の高アスペクト比とは、５以上、好ましくは１０以上であることを意味する。
【００３４】
本発明の方法は、貫通状態の導電経路に対して電気的に接続する上側電極を第１基板上に形成する工程を備えている。上側電極は、第１基板上に形成され、又は、第３基板を介して第１基板上に載置されてもよい。
【００３５】
このため、本発明の方法は、材料又は処理温度が制限されることなく、半導体分野における技術を用いるＭＥＭＳデバイスの各サイドに配置されている電極を接続するために利用されうる。
【００３６】
特に、本発明の一態様によれば、第１基板を通るパターンがエッチングされることにより工程（ｃ）が実行され、当該パターンが犠牲材料により充填され、上側電極が形成され、かつ、犠牲材料及び第１誘電層が部分的にエッチングされる。
【００３７】
犠牲層によるエッチドパターンの充填は、第２電極が平板状に載置される手段を提供する。
【００３８】
本発明の一態様によれば、第１基板を通るパターンがエッチングされることにより工程（ｃ）が再実行され、工程（ｃ）の前に導電性パッドが第１基板上に形成され、工程（ｃ）の後に当該導電性パッドに接続する上側電極が形成される。
【００３９】
導電性パッドを形成する工程は、第１基板上に犠牲材料の層を堆積させる工程と、犠牲材料の層をエッチングして第１基板の導電経路に対面するエッチドゾーンを形成する工程と、導電性パッドをエッチドゾーンに形成する工程と、を含んでいる。
【００４０】
導電性パッドが第１基板に対して選択的にエッチング可能である場合、犠牲層は形成されない。
【００４１】
上側電極は、第１基板上への載置のために第３基板を用いることにより得られる。すなわち、導電性パッドが第２電極に接続されるように、当該第２電極を有する第３基板の載置により、上側電極が形成される。
【００４２】
本発明の方法によれば、同一工程において、導電経路と、下側電極に「自己整列された」整列指標が形成される。
【００４３】
本発明の方法は、下側電極及び第１基板の間に電気コンタクトゾーンを形成する工程を含んでいてもよい。
【００４４】
本発明の方法は、第２基板及び下側電極層の間に誘電層を形成する工程を含んでいてもよい。
【００４５】
エッチドゾーンは、下側電極層と、第２基板及び下側電極層の間の誘電層とのそれぞれに設けられてもよい。
【００４６】
変形態様として、誘電層は均一であってもよく、誘電層の形成前にエッチドゾーンが下側電極層に設けられてもよい。
【００４７】
本発明の方法は、貫通状態の導電経路を形成するため、工程（ｃ）の前に第１基板を薄肉化する工程を含んでいてもよい。通常、この工程により、可動部分の厚さが定められる。
【００４８】
工程（ｃ）は、第１基板を貫通するパターンのエッチングにより実行されることが好ましい。
【００４９】
本発明の方法は、公知手法、特に比特許文献１の手法を簡易化することができる。本発明の方法により、下側製品平面（下側電極）とＭＥＭＳ表面に形成された製品平面との間の整列を修復する導電経路を形成することが可能になる。
【００５０】
本発明の方法は、工程数が少なく、特別な整列装置を必要とせず、かつ、非特許文献１の手法のように付加的工程が実行されないため、先行技術手法よりも簡易な方法である。
【図面の簡単な説明】
【００５１】
【図１】活性層の上下の２つの平行なキャパシティ電極を有するＮＥＭＳ／ＭＥＭＳ構造を示す図。
【図２Ａ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｂ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｃ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｄ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｅ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｆ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｇ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｈ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図２Ｉ】第２基板との組み付けに用いられる層が中空部を有するＭＥＭＳ又はＮＥＭＳ型デバイスのさまざまな製造工程を示す図。
【図３Ａ】図２Ａ〜図２Ｉの方法を実施するためのさまざまな工程を示す図。
【図３Ｂ】図２Ａ〜図２Ｉの方法を実施するためのさまざまな工程を示す図。
【図３Ｃ】図２Ａ〜図２Ｉの方法を実施するためのさまざまな工程を示す図。
【図３Ｄ】図２Ａ〜図２Ｉの方法を実施するためのさまざまな工程を示す図。
【図４Ａ】第２基板との組み付けに用いられる層が連続しているＭＥＭＳ又はＮＥＭＳ型デバイスの製造工程の変形例を示す図。
【図４Ｂ】第２基板との組み付けに用いられる層が連続しているＭＥＭＳ又はＮＥＭＳ型デバイスの製造工程の変形例を示す図。
【図５】可動構造を有する中間基板の簡易上面図。
【図６】ＳＯＩ基板構造を示す図。
【発明を実施するための形態】
【００５２】
まず、断面図である図１に示されているＭＥＭＳ／ＮＥＭＳ構造の実施名態について説明する。
【００５３】
以下「基板」１００、２００、３００を参照するが、適宜「層」と記載する。したがって、当該３の要素に対してこれらの用語を区別されずに用いられる。
【００５４】
図１の構造は、重ね合わせられて直接接合又は分子接合により相互に組み付けられている第１基板及び第２基板のそれぞれを構成する、２つの基板１００及び２００において形成されている。
【００５５】
理解の容易のため、図１に示されている直交座標系ｘｙｚ、すなわち、デバイスの層又は基板に対して垂直なｚ軸、並びに、ｚ軸に対して垂直でありかつ相互に垂直なｘ軸及びｙ軸を有する座標系が用いられる。
【００５６】
図１の構造は、
−ＭＥＭＳの可動部分又は活性部分が形成される第１基板又は活性層１００と、
−支持基板又は第２基板２００と、
−第１基板１００及び第２基板２００の間に配置されている下側電極１０２の組、及び、部分的に削除されることによりシステムの可動部分の下側の中空部であって、ＭＥＭＳの活性ゾーンの少なくとも一部に対面する電極１０２の上側表面により一部が構成されている中空部１０１’が形成されている犠牲層１０１と、
−下側電極層１０２及び上側電極層１０６を電気的に接続する、基板１００を貫通する導電経路１１１と、を備えている。
【００５７】
図１に示されているように、導電経路１１１はｘｙ平面において筒状断面を有するパッド等の貫通パッドの形状である。
【００５８】
当該導電経路１１１は、基板１００に形成されているＭＥＭＳの活性部分１２０の各サイドにおけるｘｙ平面において、ＭＥＭＳの可動部分の外側に配置されている。導電経路の数は可変であり、図１には活性部分１２０の両側に計２つの導電経路が示されているが、その数は任意である（又は１であってもよい）。
【００５９】
浮遊容量の発現を抑制する等のため、活性層が特定箇所で分極されるように、一又は複数の導電経路１１１’が下側電極１０２及び基板１００の間に配置されている。
【００６０】
下側電極１０２の材料は半導電性材料、好ましくはドープされたアモルファスシリコン若しくは多結晶シリコン等の半導電性材料又は金属層であってもよい。
【００６１】
活性ゾーン又は可動体１２０を構成する第１基板１００の一部は、特にｚ軸方向に変位自在である。当該変位は下側電極１０２及び上側電極１０６により検出されうる。
【００６２】
本実施形態では、キャパシティ検出システムが用いられる。例えば交流コンポーネントである場合、きわめて少量ドープされたシリコン基板に形成された抵抗隔膜が存在する。
【００６３】
図５は、可動体１２０を有する構成であって、層の平面における可動体１２０の変位を検出する手段を備えている基板１００の簡易化された上面図を示している。
【００６４】
可動体は、一又は複数の固定櫛型電極に対して相対的に変位可能な一又は複数の可動櫛型電極を備えている。
【００６５】
図５における構造は、可動体１２０には、そのサイドにおいて相互に組み付けられた静電櫛型電極が設けられている。櫛型電極５００及び５０６が固定され、櫛型電極５０４及び５０２が可動であり、可動櫛型電極５０４及び５０２が、固定櫛型電極５００及び５０６と相互に組み付けられている。可動体１２０、ひいてはデバイスの変位に由来する、固定櫛型電極とこれに対面する可動櫛型電極との間隔の変化により、検出手段により検出される。
【００６６】
一般的に、可動部分は、コンポーネントに生じた変位の検出を可能とする。
【００６７】
可動部分は、一又は複数の可動又は振動ブロックを備えていてもよい。
【００６８】
図１に示されているように、上側電極１０６の平面は基板１００上に直接的に支持されているのではなく、基板１００の上側表面と電極層１０６の下側表面との間隔を一定間隔に維持するパッド１０６’を介してパッド１１１に接続されている。
【００６９】
例えば、基板１００の厚さは、１０〜１００μｍ又は１０〜５００μｍ等、１０〜１００μｍのオーダーであってもよい。
【００７０】
基板はｘｙ平面において広がっており、ｚ軸は第１基板１００及び第２基板２００のそれぞれに対して垂直である。これが、ｘｙ平面がデバイスの平面又は基本平面と呼ばれる所以である。
【００７１】
デバイスのｚ軸方向の測定厚さは、デバイスの横幅、すなわちｘｙ平面におけるデバイスのサイズｐ及びｌと比較してきわめて小さい。例えばｐ（ｘ軸方向の測定サイズ）は１００μｍ〜数ｍｍであり、ｌ（ｙ軸方向の測定サイズ）は１００〜１００００μｍ等、数百μｍのオーダーである。
【００７２】
基板１００は半導電性材料から製造され、多結晶でもよいが、単結晶であることが好ましい。基板１００は、例えばＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ若しくはＧｅ又はＩＩＩ〜ＩＶ族の半導電性材料から製造される。半導電性材料（及び特にシリコン）は、特に上記例において、活性層における電気伝導を可能とするためにドープされていてもよい。
【００７３】
変形例として、基板１００はＳＯＩ（silicon on insulator）型基板であってもよい。図６に示されているように、ＳＯＩ型基板は、半導電性材料よりなる基板１０と、酸化物よりなる埋設層１１と、単結晶シリコンよりなる薄い半導電層１２とを備えている。この種の基板１００は、半導電層１２の単結晶の性質に由来する機能発揮のために用いられてもよい。
【００７４】
層１０１及び下側電極１０２のそれぞれが、埋設酸化物層１１及びドープされた薄いシリコン層１２のそれぞれにより部分的又は全体的に構成されている場合、ＳＯＩ基板が用いられることが好ましい。当該実施形態には、埋設酸化物層１１が例えばエッチング停止層として利用されるという利点がある。
【００７５】
付加的な導電経路の平面が形成され、付加的又は代替的に機能が活性層に追加されうるという利点もある。
【００７６】
コンポーネントの最終目的に応じて、第２基板２００は、Ｓｉ等の前記した一若しくは複数の半導電性材料、又は光透過性材料（ガラス又は結晶など）により製造されていてもよい。第２基板２００は、誘電層（図示略）により被覆されていてもよい。
【００７７】
以下、デバイスの下側部分又は上側サイドは、第２基板２００の自由表面２００’に対面する部分を意味し、デバイスの上側部分又は下側サイドは、反対側に対面する部分、すなわち電極１０６を意味する。
【００７８】
ＭＥＭＳ／ＮＥＭＳ構造の他の実施形態が、断面図である図３Ｄに示されている。
【００７９】
上側電極層３０６が基板１００に接続される方法において前記構造と相違している。導電パッドの形態の導電機構１０８により、上側電極層と基板１００を貫通する導電経路１１１とが接続されている。
【００８０】
以下に述べる製造方法は実施形態にしか過ぎず、キャパシティ検出を有するコンポーネントとは相違するコンポーネントに適用されてもよい。
【００８１】
図２Ａ〜２Ｉには、キャパシタ検出機能を平面の外側に有するＭＥＭＳ型デバイスを製造する方法の第１実施形態が示されている。
【００８２】
始まりは前記材料のうち１つからなる基板１００である（図２Ａ参照）。これは、ＭＥＭＳの活性部分が形成される基板１００である。
【００８３】
熱酸化処理法、ＣＶＤ法、プラズマＣＶＤ法（ＰＥＣＶＤ）、ＡＬＤ（atomic layer deposition）又はＩＢＤ（Ion Beam Deposition）等の方法にしたがって犠牲層を構成する誘電層１０１が基板１００に成膜又は形成される（図２Ｂ参照）。絶縁層１０１は、下側電極１０２を基板１００から絶縁する。このため、犠牲層としても用いられる誘電層の本質的機能は、電気的絶縁機能である。
【００８４】
中空部１１１，１１１’及び１１１”を第１誘電層１０１に形成し、かつ、一部の中空部を基板１００にも形成するため、フォトリトグラフィ及びエッチング処理が実行される（図２Ｃ参照）。中空部１１１は、デバイスの下側電極及び上側電極を接続する、基板１００を貫通する導電経路を形成するために用いられる。中空部１１１’は、基板１００を貫通する、整列装置に適合する整列指標（１１１’）を形成するために用いられる。当該指標は、このため下側電極に対して自己整列される。中空部１１１”は、基板１００と下側電極１０２との間にコンタクトゾーンを形成するために用いられる。
【００８５】
当該中空部１１１，１１１’及び１１１”は、ＭＥＭＳコンポーネントの厚さを超える深さになるまで一又は複数段階にわたりエッチングされる。当該深さは、例えば、高アスペクト比を有するコンポーネントについて、５〜１００μｍ又は５〜２００μｍのオーダーである。すなわち、中空部１１１及び１１１’の深さは、後述するようにシンニング（薄肉化又は薄削）の後の基板１００の厚さ以上である。
【００８６】
その後、中空部は、導電性材料１０２により充填される（図２Ｄ参照）。基板１００の上側表面に形成され、かつ、下側電極又は下側電極層を構成する導電層１０２が、当該層１０２に形成される電極の形状に応じて当該工程に際して生成され、導電性中空部と下側電極との高品質の接続が可能となる。整列指標のために用いられる中空部１１１’は、導電経路として同時に充填される。
【００８７】
下側電極の導電層の堆積方法は、蒸着法、ＣＶＤ法、プラズマＣＶＤ法又はスパッタリング法により堆積が可能である等、方法の性質に応じて選択される。ドープされたＳｉの層を堆積させるためには、半導体製造ラインにおいて用いられる大抵の手法に適合可能であり、ＭＥＭＳの設計者にとってコンポーネント完成のための工程の選択自由度が高いという理由から、ＬＰＣＶＤが適当である。
【００８８】
中空部１１１及び１１１’は、導電性材料が充填される前に絶縁される。熱酸化処理法、又はＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法若しくはＩＢＤ法等の堆積方法等により、中空部１１１及び１１１’のそれぞれの表面に被膜又は誘電性隔膜が形成されることにより絶縁被覆される。
【００８９】
そして、物理的若しくは化学的エッチング法若しくは機械−化学研磨法、又はこれらの組み合わせにより、下側電極１０２が薄肉化される。
【００９０】
図２Ｅには、下側電極の上の誘電層１０４の形成が示されている。この層１０４は、熱酸化処理法、又はＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法若しくはＩＢＤ法等の堆積方法等により形成される。誘電層１０４及びこれが形成される導電層１０２はエッチングされ、図２Ｅに示されているエッチドゾーン１０５を有する下側電極１０２の構造が形成される。エッチドゾーンの底部は、誘電層１０１の表面とほぼ同等である。
【００９１】
ＳＯＩ型基板の場合（図６参照）、表面層１２は、マイクロ又はナノシステムが形成される隔膜を構成する。ＳＯＩの誘電層１１は、縦導電経路のエッチングの停止層として利用される。
【００９２】
こうして得られた第１基板１００と第２基板２００とが、好ましくは直接接合により接合されることにより組み付けられる（図２Ｆ参照）。これにより、誘電層１０４の表面が第２基板２００に対して接触し、絶縁性又は誘電性材料が第２基板２００に形成される。誘電層によりこの組み付けが実現される。
【００９３】
第２基板２００と組み付けられた第１基板１００が、第１基板１００及び第２基板２００の相互対向面の反対側にある表面１００’から薄肉化される。当該工程により、ＭＥＭＳ／ＮＥＭＳの厚さが定まり、かつ、導電経路１１１及び整列指標１１１’が露出される。
【００９４】
薄肉化処理は、化学エッチング法、ドライエッチング法、基板のイオン注入脱離法（例えばＥＰ７６３８４９参照）、研削、及び機械化学研磨のうち一又は複数の技術が単独又は組み合わせられて用いられることにより実施される。
【００９５】
薄肉化処理後、第１基板１００及び第２基板２００の相互対向面の反対側にある上側表面から、第１基板１００が垂直にエッチングされる（図２Ｇ参照）。これは、第１基板１００を貫通し、かつ、デバイスの活性ゾーンの可動部分を形成する垂直エッチドゾーン１０７が形成されうることを意味する。エッチドゾーンの底部は、誘電層１０１の表面にほぼ一致している。
【００９６】
この処理は、ＭＥＭＳの活性部分を形成する。
【００９７】
エッチング法としては、ＲＩＥ式及び好ましくはＤＲＩＥ式のエッチングであってもよい。
【００９８】
上側電極３０６が存在しない場合、又は基板若しくはキャップ３００との組み付けが不要である場合（図３Ｄ参照）、この段階で処理が停止され、第２電極は存在しない。下側電極１０２及び上側電極３０６が、キャパシティ変化により層の平面から外れた可動部分の変位を検出可能である場合、両方の電極があったほうが検出精度は高いものの単一の電極であっても当該検出には十分である。
【００９９】
一方、上側電極の形成のために製造方法が継続されてもよい。
【０１００】
上側電極１０６は、活性層の上に形成される（図２Ｈ参照）。
【０１０１】
これが、第１基板１００の上側表面に酸化物層１０５が形成された理由である。当該層の材料は、ＭＥＭＳ構造のエッチング処理において中空部１０７に充填され、又は中空部１０７を空の状態に維持するために遮断される。
【０１０２】
上側電極１０６と導電経路１１１とを電気的に接続する準備のため、導電経路１１１の上部に開口部１０５’が形成される。導電性材料層１０６が層１０５に堆積される。層１０５の厚さは、ＭＥＭＳの活性部分の上部と上側電極１０６の下側表面との間隔を定める。
【０１０３】
貫通ゾーン１０６”を形成するため、導電層１０６が部分的にエッチングされる。これにより、上側電極１０６の構造が定まる。犠牲層１０５の湿式エッチング、乾式エッチング又は気相エッチングによる除去により、ＭＥＭＳが開口部１０６”を通じて解放される。上側電極１０６は、層１０５のエッチドゾーン１０５’に形成された導電性材料の一部を通じて導電経路１１１にのみ接続されている状態となる。
【０１０４】
交差箇所１０７における誘電性材料が、ＭＥＭＳの活性部分を支持する誘電層１０１の一部とともにエッチングされ、これにより活性部分及び下側電極層１０２の間に中空部１０１’が形成される。
【０１０５】
この結果、図２Ｉに示されているように、ＭＥＭＳの活性部分が２つのエッチドゾーン１０１’及び１０５’の間で変位可能な構造が得られる。
【０１０６】
図３Ａ〜図３Ｃには、活性層に対面する上側電極１０６ａの形成方法の他の実施形態が示されている。
【０１０７】
前記工程の途中における、図２Ｆに示されているように酸化物層１０５ａがＭＥＭＳの上側表面に形成されている状態から始められる（図３Ａ参照）。
【０１０８】
上側電極１０６ａ及び導電経路１１１の電気的接続の準備のため、開口部１０５’ａが酸化物層１０５ａに形成される。このため、開口部１０５’ａは接続パッド１１１の上に形成される。
【０１０９】
Ｇｅ等からなる導電性（又は半導電性）材料が、絶縁層及び開口部１０５’ａに堆積された上で、エッチングされることにより、酸化物層１０５ａの自由表面の上に突出している複数のコンタクトパッド１０８が形成される（図３Ｂ参照）。コンタクトパッド１０８及び酸化物層１０５ａの厚さは、第１基板１００及びＭＥＭＳの活性部分の上部と、上側電極１０６の下側表面との間隔を定める。
【０１１０】
酸化物層１０５ａ及び第１基板１００は、第１基板１００及び第２基板２００の相互対向面の反対側にある上側表面から垂直方向にエッチングされる（図３Ｃ参照）。
【０１１１】
エッチング工程により、第１基板１００のみならず下側電極１０２及びＭＥＭＳの活性ゾーンの間に位置する誘電層１０１の一部を貫通する垂直エッチドゾーン１０７が形成される。ただし、先に形成された導電経路、特に複数のコンタクトパッド１０８はそのままに維持される。誘電層１０１のエッチングにより活性ゾーンを露出させる中空部１０１’が形成される。当該中空部１０１’の底部は下側電極１０２の表面にほぼ一致する。これによりＭＥＭＳの活性部分が形成される。第１基板１００のエッチング法としては、ＲＩＥ式、好ましくはＤＲＩＥ式エッチング法が採用されてもよい。
【０１１２】
活性層の上に上側電極が形成される（図３Ｄ参照）。
【０１１３】
次に、予めエッチングされることにより上側電極層を構成する導電層３０１が表面に設けられている第３基板３００が組み付けられる。導電層は、複数のコンタクトパッド１０８の自由端部に組み付けられる。パッドに対する金属接合により当該組み付けが実行される。
【０１１４】
単一の下側電極のみで機能するコンポーネントの場合、電極３０１を有していないキャップ３００であることが好ましい。
【０１１５】
図２Ｅ〜図２Ｆに示されている前記工程の他の実施形態について説明する。
【０１１６】
図２Ｄに示されている工程後に得られた構造から始まり、電極層１０２がゾーン１０２’においてエッチングされる（図４Ａ参照）。当該エッチドゾーンの底部は誘電層１０１の上側表面とほぼ一致する。酸化物層等の絶縁層１０４が、層１０２の上側表面に形成される。絶縁層１０４の材料は、先にエッチングされて形成されたゾーン１０２’に充填される。絶縁層１０４は前述の手法のうち１つを用いて形成される。
【０１１７】
続いて、第１基板１００と第２基板に対して、好ましくは直接接合法により接合されることにより組み付けられる（図４Ｂ参照）。これにより、誘電層１０４の表面が第２基板２００に対して接触する。絶縁性又は誘電層が第２基板２００に形成された上で、当該誘電層との組み付けが実行されてもよい。
【０１１８】
当該他の実施形態において、絶縁層１０４は連続したままに維持され、エッチングされない。絶縁層１０４及び電極層１０２の両方におけるエッチドゾーン１０５の形成前に絶縁層１０４が堆積される図２Ｅの工程とは異なり、電極１０２は当該層１０４の堆積前にエッチングされる。
【０１１９】
第２基板２００に組み付けられた後、第１基板１００は図２Ｇに関して前述されたように垂直方向に沿ってエッチングされてもよい。その上で、図２Ｈ〜図２に相当する工程が実行される。当該工程については前記説明を参照されたい。
【特許請求の範囲】
【請求項１】
可動部分（１２０）を有する第１基板（１００）又は中間基板と、
第２基板（２００）又は支持基板と、
前記第１基板及び前記第２基板の間に配置されている、下側電極層に形成される下側電極（１０２）を構成する第１電極及び誘電層（１０１）と、を備え、
前記誘電層が、前記下側電極及び前記第１基板の間に部分的又は全体的に配置され、前記可動部分の下側に中空部（１０１’）を形成するように前記誘電層の一部が除去され、前記中空部の底部が前記可動部分（１２０）の一部又は全部に対面している電極（１０２）の上面により形成され、
前記第１基板（１００）が、前記下側電極（１０２）に対して当接している導電性材料により充填されている貫通状態の縦導電経路を有することを特徴とするマイクロシステム又はナノシステムデバイス。
【請求項２】
請求項１記載のデバイスにおいて、
前記第１基板（１００）上に配置され、かつ、前記第１基板（１００）を貫通する前記縦導電経路に対して電気的に接続されている上側電極を構成する第２電極を備えていることを特徴とするデバイス。
【請求項３】
請求項２記載のデバイスにおいて、
前記上側電極（３０１）が、導電手段（１０８）を用いる前記中間基板（１００）の上に配置され、又は第３基板（３００）により支持されていることを特徴とするデバイス。
【請求項４】
請求項１〜３のうちいずれか１つに記載のデバイスにおいて、
前記下側電極（１０２）及び前記第１基板（１００）の間の電気的コンタクトゾーンを有することを特徴とするデバイス。
【請求項５】
請求項１〜４のうちいずれか１つに記載のデバイスにおいて、
前記第１基板（１００）が、シリコン、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、Ｇｅ若しくはＩＩＩ〜Ｖ族の半導電性材料、ドープされた半導電性材料、又はＳＯＩ（silicon on insulator）により構成されていることを特徴とするデバイス。
【請求項６】
請求項１〜４のうちいずれか１つに記載のデバイスにおいて、
前記第１基板（１００）が基板上に積み重ねられている複数の層を有することを特徴とするデバイス。
【請求項７】
請求項１〜６のうちいずれか１つに記載のデバイスにおいて、
前記第２基板（２００）と前記下側電極層（１０２）との間に誘電層（１０４）を備えていることを特徴とするデバイス。
【請求項８】
請求項７記載のデバイスにおいて、
前記下側電極層と、前記第２基板及び前記下側電極層の間の前記誘電層（１０４）とのそれぞれにおいてエッチドゾーンが設けられていることを特徴とするデバイス。
【請求項９】
請求項７又は８記載のデバイスにおいて、
前記下側電極層（１０２）において複数のエッチドゾーンが設けられ、当該エッチドゾーンが前記誘電層（１０４）の材質により充填されていることを特徴とするデバイス。
【請求項１０】
（ａ）第１基板（１００）上に、第１誘電層（１０１）と、下側電極層に設けられる下側電極としての第１電極と、導電性材料により充填されるとともに前記第１基板（１００）を貫通して前記下側電極に接触する縦導電経路（１１１）と、を形成する工程と、
（ｂ）前記下側電極層（１０２）及び前記第１誘電層（１０１）が前記第１基板と第２基板（２００）との間に配置され、かつ、前記第１誘電層（１０１）が前記下側電極及び前記第１基板の間に配置されるように、前記第１基板と前記第２基板とを組み付ける工程と、
（ｃ）前記下側電極に対面する前記第１基板における可動部分と、前記第１誘電層において前記可動部分の下側に位置する少なくとも一部分の削除による当該可動部分の解放部とを形成する工程と、を含んでいることを特徴とするマイクロシステム又はナノシステムデバイスの製造方法。
【請求項１１】
請求項１０記載の方法において、
貫通状態の導電経路（１１１）に対して電気的に接続される上側電極（１０６）（３０６）を前記第１基板上に形成することを特徴とする方法。
【請求項１２】
請求項１１記載の方法において、
前記工程（ｃ）が、前記第１基板（１００）を貫通するパターン（１０７）のエッチングにより実行され、
当該エッチドパターン（１０７）を犠牲材料（１０５）により充填する工程と、前記上側電極（１０６）を形成する工程と、前記犠牲材料（１０５）及び前記第１誘電層（１０１）を少なくとも部分的にエッチングする工程と、をさらに含んでいることを特徴とする方法。
【請求項１３】
請求項１１記載の方法において、
前記工程（ｃ）が、前記第１基板（１００）を貫通するパターン（１０７）のエッチングにより実行され、
前記工程（ｃ）の前に前記第１基板上に導電性パッドを形成する工程と、
前記工程（ｃ）の後に前記導電性パッドに接触する前記上側電極（３０６）を形成する工程と、をさらに含んでいることを特徴とする方法。
【請求項１４】
請求項１３記載の方法において、
前記導電性パッドを形成する工程が、
前記第１基板に犠牲材料の層（１０５ａ）を堆積させる工程と、
前記第１基板の導電経路に対面するエッチドゾーンを形成するために前記犠牲材料の層をエッチングする工程と、
前記エッチドゾーンに導電性パッド（１０８）を形成する工程と、を含んでいることを特徴とする方法。
【請求項１５】
請求項１３又は１４記載の方法において、
前記上側電極が、第３基板（３００）の前記第１基板への載置により形成されていることを特徴とする方法。
【請求項１６】
請求項１０〜１５のうちいずれか１つに記載の方法において、
前記下側電極（１０２）及び前記中間基板（１００）の間に電気接触ゾーンを形成する工程を備えていることを特徴とする方法。
【請求項１７】
請求項１０〜１５のうちいずれか１つに記載の方法において、
前記工程（ｂ）の前に、前記第２基板（２００）及び前記下側電極層（１０２）の間の誘電性を実現するため、第２誘電層（１０４）を形成する工程を含んでいることを特徴とする方法。
【請求項１８】
請求項１７記載の方法において、
前記エッチドゾーン（１０５）が、前記下側電極層と、前記第２基板及び前記下側電極層の間に配置されている前記第２誘電層（１０４）とのそれぞれに設けられていることを特徴とする方法。
【請求項１９】
請求項１７又は１８記載の方法において、
前記電極層がエッチングされることにより前記下側電極が形成され、エッチドゾーン（１０２’）が前記下側電極層に形成され、前記電極層のエッチング後に形成される前記第２誘電層（１０４）がエッチドゾーンを充填することを特徴とする方法。
【請求項２０】
請求項１０〜１８のうちいずれか１つに記載の方法において、
前記工程（ｃ）の前に前記導電経路を貫通させるために前記第１基板（１００）を薄肉化又は薄削する工程を含んでいることを特徴とする方法。
【請求項２１】
請求項１０〜２０のうちいずれか１つに記載の方法において、
前記工程（ｃ）が前記第１基板（１００）を貫通するパターン（１０７）のエッチングにより実行されることを特徴とする方法。
【請求項１】
可動部分（１２０）を有する第１基板（１００）又は中間基板と、
第２基板（２００）又は支持基板と、
前記第１基板及び前記第２基板の間に配置されている、下側電極層に形成される下側電極（１０２）を構成する第１電極及び誘電層（１０１）と、を備え、
前記誘電層が、前記下側電極及び前記第１基板の間に部分的又は全体的に配置され、前記可動部分の下側に中空部（１０１’）を形成するように前記誘電層の一部が除去され、前記中空部の底部が前記可動部分（１２０）の一部又は全部に対面している電極（１０２）の上面により形成され、
前記第１基板（１００）が、前記下側電極（１０２）に対して当接している導電性材料により充填されている貫通状態の縦導電経路を有することを特徴とするマイクロシステム又はナノシステムデバイス。
【請求項２】
請求項１記載のデバイスにおいて、
前記第１基板（１００）上に配置され、かつ、前記第１基板（１００）を貫通する前記縦導電経路に対して電気的に接続されている上側電極を構成する第２電極を備えていることを特徴とするデバイス。
【請求項３】
請求項２記載のデバイスにおいて、
前記上側電極（３０１）が、導電手段（１０８）を用いる前記中間基板（１００）の上に配置され、又は第３基板（３００）により支持されていることを特徴とするデバイス。
【請求項４】
請求項１〜３のうちいずれか１つに記載のデバイスにおいて、
前記下側電極（１０２）及び前記第１基板（１００）の間の電気的コンタクトゾーンを有することを特徴とするデバイス。
【請求項５】
請求項１〜４のうちいずれか１つに記載のデバイスにおいて、
前記第１基板（１００）が、シリコン、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、Ｇｅ若しくはＩＩＩ〜Ｖ族の半導電性材料、ドープされた半導電性材料、又はＳＯＩ（silicon on insulator）により構成されていることを特徴とするデバイス。
【請求項６】
請求項１〜４のうちいずれか１つに記載のデバイスにおいて、
前記第１基板（１００）が基板上に積み重ねられている複数の層を有することを特徴とするデバイス。
【請求項７】
請求項１〜６のうちいずれか１つに記載のデバイスにおいて、
前記第２基板（２００）と前記下側電極層（１０２）との間に誘電層（１０４）を備えていることを特徴とするデバイス。
【請求項８】
請求項７記載のデバイスにおいて、
前記下側電極層と、前記第２基板及び前記下側電極層の間の前記誘電層（１０４）とのそれぞれにおいてエッチドゾーンが設けられていることを特徴とするデバイス。
【請求項９】
請求項７又は８記載のデバイスにおいて、
前記下側電極層（１０２）において複数のエッチドゾーンが設けられ、当該エッチドゾーンが前記誘電層（１０４）の材質により充填されていることを特徴とするデバイス。
【請求項１０】
（ａ）第１基板（１００）上に、第１誘電層（１０１）と、下側電極層に設けられる下側電極としての第１電極と、導電性材料により充填されるとともに前記第１基板（１００）を貫通して前記下側電極に接触する縦導電経路（１１１）と、を形成する工程と、
（ｂ）前記下側電極層（１０２）及び前記第１誘電層（１０１）が前記第１基板と第２基板（２００）との間に配置され、かつ、前記第１誘電層（１０１）が前記下側電極及び前記第１基板の間に配置されるように、前記第１基板と前記第２基板とを組み付ける工程と、
（ｃ）前記下側電極に対面する前記第１基板における可動部分と、前記第１誘電層において前記可動部分の下側に位置する少なくとも一部分の削除による当該可動部分の解放部とを形成する工程と、を含んでいることを特徴とするマイクロシステム又はナノシステムデバイスの製造方法。
【請求項１１】
請求項１０記載の方法において、
貫通状態の導電経路（１１１）に対して電気的に接続される上側電極（１０６）（３０６）を前記第１基板上に形成することを特徴とする方法。
【請求項１２】
請求項１１記載の方法において、
前記工程（ｃ）が、前記第１基板（１００）を貫通するパターン（１０７）のエッチングにより実行され、
当該エッチドパターン（１０７）を犠牲材料（１０５）により充填する工程と、前記上側電極（１０６）を形成する工程と、前記犠牲材料（１０５）及び前記第１誘電層（１０１）を少なくとも部分的にエッチングする工程と、をさらに含んでいることを特徴とする方法。
【請求項１３】
請求項１１記載の方法において、
前記工程（ｃ）が、前記第１基板（１００）を貫通するパターン（１０７）のエッチングにより実行され、
前記工程（ｃ）の前に前記第１基板上に導電性パッドを形成する工程と、
前記工程（ｃ）の後に前記導電性パッドに接触する前記上側電極（３０６）を形成する工程と、をさらに含んでいることを特徴とする方法。
【請求項１４】
請求項１３記載の方法において、
前記導電性パッドを形成する工程が、
前記第１基板に犠牲材料の層（１０５ａ）を堆積させる工程と、
前記第１基板の導電経路に対面するエッチドゾーンを形成するために前記犠牲材料の層をエッチングする工程と、
前記エッチドゾーンに導電性パッド（１０８）を形成する工程と、を含んでいることを特徴とする方法。
【請求項１５】
請求項１３又は１４記載の方法において、
前記上側電極が、第３基板（３００）の前記第１基板への載置により形成されていることを特徴とする方法。
【請求項１６】
請求項１０〜１５のうちいずれか１つに記載の方法において、
前記下側電極（１０２）及び前記中間基板（１００）の間に電気接触ゾーンを形成する工程を備えていることを特徴とする方法。
【請求項１７】
請求項１０〜１５のうちいずれか１つに記載の方法において、
前記工程（ｂ）の前に、前記第２基板（２００）及び前記下側電極層（１０２）の間の誘電性を実現するため、第２誘電層（１０４）を形成する工程を含んでいることを特徴とする方法。
【請求項１８】
請求項１７記載の方法において、
前記エッチドゾーン（１０５）が、前記下側電極層と、前記第２基板及び前記下側電極層の間に配置されている前記第２誘電層（１０４）とのそれぞれに設けられていることを特徴とする方法。
【請求項１９】
請求項１７又は１８記載の方法において、
前記電極層がエッチングされることにより前記下側電極が形成され、エッチドゾーン（１０２’）が前記下側電極層に形成され、前記電極層のエッチング後に形成される前記第２誘電層（１０４）がエッチドゾーンを充填することを特徴とする方法。
【請求項２０】
請求項１０〜１８のうちいずれか１つに記載の方法において、
前記工程（ｃ）の前に前記導電経路を貫通させるために前記第１基板（１００）を薄肉化又は薄削する工程を含んでいることを特徴とする方法。
【請求項２１】
請求項１０〜２０のうちいずれか１つに記載の方法において、
前記工程（ｃ）が前記第１基板（１００）を貫通するパターン（１０７）のエッチングにより実行されることを特徴とする方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【公開番号】特開２０１３−３１９１７（Ｐ２０１３−３１９１７Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−１５５３２４（Ｐ２０１２−１５５３２４）
【出願日】平成２４年７月１１日（２０１２．７．１１）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１２−１５５３２４（Ｐ２０１２−１５５３２４）
【出願日】平成２４年７月１１日（２０１２．７．１１）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【Ｆターム（参考）】
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