基板検査装置および基板検査方法
【課題】基板上の積層構造上のパターンの欠陥を、良好な精度で検出する基板検査装置、および基板検査方法を提供する。
【解決手段】基板上の第１の層上に該第１の層と組成の異なる第２の層が積層された積層構造上に、該第２の層が一部露出するように形成されたパターンの欠陥を検査する基板検査装置であって、前記基板上に１次電子を照射する電子放出手段と、前記１次電子の照射により生成される２次電子を検出する電子検出手段と、前記電子検出手段で検出された２次電子のデータを処理するデータ処理手段と、前記１次電子の加速電圧を制御する、電圧制御手段と、を有し、前記電圧制御手段は、前記１次電子が、前記第２の層が露出した部分で前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように加速電圧を制御することを特徴とする基板検査装置。
【解決手段】基板上の第１の層上に該第１の層と組成の異なる第２の層が積層された積層構造上に、該第２の層が一部露出するように形成されたパターンの欠陥を検査する基板検査装置であって、前記基板上に１次電子を照射する電子放出手段と、前記１次電子の照射により生成される２次電子を検出する電子検出手段と、前記電子検出手段で検出された２次電子のデータを処理するデータ処理手段と、前記１次電子の加速電圧を制御する、電圧制御手段と、を有し、前記電圧制御手段は、前記１次電子が、前記第２の層が露出した部分で前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように加速電圧を制御することを特徴とする基板検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成されたパターンを検査する基板検査方法と、該検査方法を実施する基板検査装置に関する。
【背景技術】
【０００２】
半導体装置の製造過程において、基板上に形成されたパターンの検査方法については、様々な方法が提案されていた。
【０００３】
例えば、基板上に形成されたパターンに電子線を照射し、２次電子を検出することによって該パターンの欠陥を検出する、いわゆる電子線検査が提案されている。電子線検査によれば、光学的な検査にくらべてより微細な欠陥を検出することが可能であるため、近年の微細化された半導体装置のパターニングの欠陥を検出する方法として用いられている。
【特許文献１】特開２００２−２１６６９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、電子線検査においては、実際の欠陥以外のものを欠陥と検出してしまう、いわゆる疑似欠陥検出と呼ばれる現象が起こる場合がある。特に、組成の異なる層が積層されてなる積層構造上に形成されたパターンの欠陥を検出する場合、疑似欠陥検出が発生し、欠陥検出の精度が低下してしまう場合が生じていた。
【０００５】
そこで、本発明では、上記の問題を解決した、新規で有用な基板検査装置および基板検査方法を提供することを課題としている。
【０００６】
本発明の具体的な課題は、基板上の積層構造上のパターンの欠陥を、良好な精度で検出する基板検査装置、および基板検査方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、上記の課題を、
請求項１に記載したように、
基板上の、第１の層上に該第１の層と組成の異なる第２の層が積層されてなる積層構造上に、該第２の層が一部露出するように形成されたパターンの欠陥を検査する基板検査装置であって、
前記基板上に１次電子を照射する電子放出手段と、
前記１次電子の照射により生成される２次電子を検出する電子検出手段と、
前記電子検出手段で検出された２次電子の検出データを処理するデータ処理手段と、
前記１次電子の加速電圧を制御する、電圧制御手段と、を有し、
前記電圧制御手段は、露出する前記第２の層に照射される前記１次電子が、前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように加速電圧を制御することを特徴とする基板検査装置より、また、
請求項２に記載したように、
前記１次電子の加速電圧をシミュレーションにより算出する電圧算出手段をさらに有することを特徴とする請求項１記載の基板検査装置により、また、
請求項３に記載したように、
前記第１の層が無機層であり、前記第２の層が有機層であることを特徴とする請求項１または２記載の基板検査装置により、また、
請求項４に記載したように、
前記第１の層の表面が、グレイン状の凹凸形状を有することを特徴とする請求項１乃至３のうち、いずれか１項記載の基板検査装置により、また、
請求項５に記載したように、
前記第１の層が多結晶シリコンよりなることを特徴とする請求項４記載の基板検査装置により、また、
請求項６に記載したように、
前記第２の層が反射防止膜よりなり、前記パターンがフォトレジストよりなることを特徴とする請求項１乃至５のうち、いずれか１項記載の基板検査装置により、また、
請求項７に記載したように、
基板上の、第１の層上に該第１の層と組成の異なる第２の層が積層されてなる積層構造上に、該第２の層が一部露出するように形成されたパターンの欠陥を検査する基板検査方法であって、
前記基板上に１次電子を照射する電子放出工程と、
前記１次電子の照射により生成される２次電子を検出する電子検出工程と、
前記電子検出手段で検出された２次電子の検出データを処理するデータ処理工程と、を有し、
前記電子放出工程では、露出する前記第２の層に照射される前記１次電子が、前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように加速電圧が制御されることを特徴とする基板検査方法により、また、
請求項８に記載したように、
前記１次電子の加速電圧がシミュレーションにより算出されることを特徴とする請求項７記載の基板検査方法により、また、
請求項９に記載したように、
前記第１の層が無機層であり、前記第２の層が有機層であることを特徴とする請求項７または８記載の基板検査方法により、また、
請求項１０に記載したように、
前記第１の層の表面が、グレイン状の凹凸形状を有することを特徴とする請求項７乃至９のうち、いずれか１項記載の基板検査方法により、また、
請求項１１に記載したように、
前記第１の層が多結晶シリコンよりなることを特徴とする請求項１０記載の基板検査方法により、また、
請求項１２に記載したように、
前記第２の層が反射防止膜よりなり、前記パターンがフォトレジストよりなることを特徴とする請求項７乃至１１のうち、いずれか１項記載の基板検査方法により、解決する。
【発明の効果】
【０００８】
本発明によれば、基板上の積層構造上のパターンの欠陥を、良好な精度で検出する基板検査装置、および基板検査方法を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
本発明に係る基板検査装置（基板検査方法）によれば、基板上の積層構造上に形成されたパターンの欠陥を、電子線検査により、良好な精度で検出することが可能となる。例えば、組成の異なる多層構造上に形成されたパターンは、電子線検査が困難となる場合があることを本発明の発明者は見出した。以下に、本発明の発明者が見出した電子線検査における問題とその解決方法について説明する。
【００１０】
このように、電子線検査が困難となる一例として、例えば、エッチングの対象膜上に形成された、レジストパターンの検査を行う場合がある。レジストパターンの露光・現像の直後には、該レジストパターンの下層に反射防止膜（ＢＡＲＣ）が残っていることが大半である。すなわち、エッチングの対象膜と反射防止膜との積層構造上にレジストパターンが形成されることになる。このようなレジストパターンが形成される工程を含む、半導体装置の製造の例を以下に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１１】
まず、図１Ａに示す工程では、シリコンよりなる基板１上にゲート絶縁膜２を形成し、さらに該ゲート絶縁膜２上に、多結晶シリコン（ポリシリコン）よりなるゲート電極層３（第１の層）を形成する。
【００１２】
次に、図１Ｂに示す工程において、前記ゲート電極層３上に、反射防止膜（第２の層）４を形成し、該反射防止膜４上にフォトレジスト層５を形成する。
【００１３】
次に、図１Ｃに示す工程において、前記フォトレジスト層５を、いわゆるフォトリソグラフィ法により露光・現像してパターニングし、レジストパターン５Ａを形成する。ここで、前記レジスト層５が除去された領域Ａでは、前記反射防止膜４が露出することになる。
【００１４】
次に、図１Ｄに示す工程において、図１Ｃにおいて形成された前記レジストパターン５Ａをマスクにして前記反射防止膜４のエッチング、さらに前記ゲート電極層３のエッチングを行う。この結果、前記ゲート電極層３のパターニングが実施されて、ゲート電極３Ａが形成される。
【００１５】
この後の工程において、前記ゲート絶縁膜２のエッチングや、不純物の打ち込み、拡散などの公知の方法を用いた工程を経て、ＭＯＳトランジスタを形成することができる。
【００１６】
上記のトランジスタを形成する場合、例えば、上記の図１Ｃの工程の後で、前記レジストパターン５Ａのパターニングの欠陥の検出が可能となることが好ましい。しかし従来は、例えばレジストパターン５Ａをマスクにしたエッチングの後（図１Ｄ以降の工程で）検査が行われることが大半であった。
【００１７】
一方で、エッチングの不良はレジストのパターン形成の不良に起因する場合があり、レジストのパターンが形成された時点でパターニングの不良を検出することが可能となれば、より効率よくパターニングの不良を発見することが可能となる。
【００１８】
しかし、図１Ｃに示すように、組成の異なる前記ゲート電極層３と前記反射防止膜４との積層構造上に形成された、前記レジストパターン５Ａの電子線検査は、疑似欠陥検出の問題から困難となる場合があることが見出された。また、このような疑似欠陥検出の問題は、電子線検査における１次電子の加速電圧に依存することが本発明者の発明により見出された。次に、これらについて説明する。
【００１９】
図２Ａ〜図２Ｃは、図１Ｃに示した構造における、レジストパターンの電子線検査による画像（ＳＥＭ画像）を示したものである。なお、図２Ａ〜図２Ｃでは、１次電子の加速電圧が異なり、加速電圧はそれぞれ、３００ｅＶ、１０００ｅＶ、１５００ｅＶである。
【００２０】
図２Ａ〜図２Ｃを参照するに、それぞれの場合において、レジストパターンの欠陥Ｄ（レジストパターンが欠落した部分）が認められる。しかし、一方で、図２Ｂに示した、加速電圧を１０００ｅＶとした場合のみ、レジストパターンの間（反射防止膜が露出した部分）に、黒い疑似欠陥ｄｅが多数みられる。これらの疑似欠陥ｄｅが、電子線検査の検査方法（検査装置）上の問題により発生する疑似欠陥であることは、別途行った電気特性の検査により、確認されている。
【００２１】
図３は、上記の疑似欠陥の検出数と、加速電圧の関係を示した図である。図３を参照するに、加速電圧と疑似欠陥検出数には相関関係があり、所定の加速電圧の領域（例えば８００〜１０００ｅＶ程度）において特に疑似欠陥数が著しく増大していることが分かる。すなわち、上記の所定の加速電圧の領域に比べて加速電圧が低い場合や、または加速電圧が高い場合には、疑似欠陥の検出数は少なくなっている。
【００２２】
このように、所定の加速電圧において疑似欠陥の検出数が増大することは、検査対象であるパターンの下地の層の影響であることが以下の検証により明らかになった。
【００２３】
図４Ａは、ポリシリコンの表面モホロジーを示すＳＥＭ画像であり、図４Ｂは、図４Ａのポリシリコン上に反射防止膜とレジストパターンを形成した状態（図１Ｃに示した状態）のＳＥＭ画像である。
【００２４】
図４Ａを参照するに、ポリシリコンの表面モホロジーは、グレイン状の凹凸形状となっていることがわかる。この場合、ポリシリコンのＲａ表面荒さは、５．７ｎｍである。
【００２５】
また、図４Ｂを参照するに、先に説明したように、レジストパターンの間の反射防止膜には、疑似欠陥ｄｅが多数認められる。したがってこのような疑似欠陥は、下地のポリシリコンの表面モホロジーが関連していると考えられた。
【００２６】
そこで、ポリシリコンの表面モホロジーが異なる場合について、同様のパターンを形成し、電子線検査を行った。図５Ａは、図４Ａの場合と異なる表面荒さを有するポリシリコンの表面モホロジーを示すＳＥＭ画像であり、図５Ｂは、図５Ａのポリシリコン上に反射防止膜とレジストパターンを形成した状態（図１Ｃに示した状態）のＳＥＭ画像である。
【００２７】
図５Ａを参照するに、ポリシリコンの表面モホロジーは、図４Ａの場合と比べてグレイン状の凹凸形状が小さくなっている。この場合、ポリシリコンのＲａ表面荒さは、０．９ｎｍである。
【００２８】
また、図５Ｂを参照するに、本図に示す場合、図４Ａでみられたような疑似欠陥ｄｅは殆ど認められていない。したがって、図４Ｂにみられた疑似欠陥は、下地のポリシリコンの表面モホロジーが寄与していることが明らかとなった。
【００２９】
上記の結果を鑑みると、電子線検査により所定の加速電圧において疑似欠陥の検出数が著しく増大する理由は、以下のモデルによって説明される。
【００３０】
図６Ａ、図６Ｂは、図１Ｃに示した構造の電子線検査における、露出した前記反射防止膜４（図１Ｃの領域Ａ）に入射する１次電子の挙動を模式的に示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、図６Ａは、疑似欠陥検出数が多い場合（例えば上記の例で加速電圧８００ｅＶ〜１０００ｅＶ程度）を、図６Ｂは、疑似欠陥検出数が少ない場合（加速電圧が所定の値より小さい場合、または所定の値より大きい場合）を示している。
【００３１】
図６Ａを参照するに、本図に示す場合、１次電子は、前記ゲート電極層（第１の層）３と、前記反射防止膜（第２の層）４の界面近傍に多く到達する。そのため、当該第１の層で多くの１次電子が反射されると考えられる。
【００３２】
すなわち、２次電子を検出することでパターンの欠陥を検出する場合に、上記の、界面で反射した１次電子の影響を受けてしまい、これが疑似欠陥として検出されると考えられる。このような現象は、特に第１の層と第２の層の組成が異なる場合に起こると考えられ、第１の層と第２の層の密度差が大きい場合により生じやすいと考えられれる。
【００３３】
例えば、図１Ｃに示した構造においては、第１の層がポリシリコンよりなる無機物の層（無機層）であり、第２の層が反射防止膜よりなる有機物の層（有機層）である。このため、当該第２の層の密度が第１の層に比べて著しく小さく電子が透過しやすいため、上記の現象が起こりやすいと考えられる。
【００３４】
一方で、図６Ｂに示したように、１次電子の加速電圧を所定の値以下に小さくするか、または所定の値以上に大きくすると、２次電子の検出において、１次電子が第１の層と第２の層の界面近傍で反射する影響を受けることが少なくなる。
【００３５】
すなわち、１次電子の到達深さは加速電圧に依存するため、該加速電圧が疑似欠陥検出が少なくなるように制御されることが好ましい。この場合、加速電圧は、露出する第２の層（領域Ａ）に照射される１次電子が、第１の層と第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように制御されることが好ましい。この場合に、疑似欠陥検出数が少なくなり、良好な精度でパターンの欠陥検出を行うことが可能になる。
【００３６】
この場合、「界面近傍」とは、１次電子が第１の層の表面モホロジーの影響を受ける領域であり、第１の層のモホロジーの中心線を中心として、少なくとも表面荒さＲａ程度の厚みを持つものと考えられる。
【００３７】
また、この場合加速電圧の下限は、少なくとも１次電子が第１の層に浸透することが可能となる程度の電圧であり、上限は、１次電子が第２の層を透過しない程度であることが好ましい。モンテカルロシミュレーションにより、容易に算出することが可能である。
【００３８】
図７は、シミュレーションにより、図１Ｃの領域Ａにおいて、１次電子が到達する深さと、当該深さに存在する電子の割合を求めた結果を示す図である。
【００３９】
図７を参照するに、例えば、加速電圧が８００ｅＶの場合、１次電子は、第１の層と第２の層の界面近傍に多く存在することがわかる。一方で、加速電圧が３００ｅＶの場合には１次電子はその殆どが第２の層（反射防止膜、図中ＢＡＲＣと表記）の界面近傍以外の浅い部分までしか到達していないことがわかる。また、加速電圧を１５００ｅＶとした場合には、１次電子の多くは第１の層（ポリシリコン）にまで到達していることがわかる。
【００４０】
図７のシミュレーションの結果は、図２Ａ〜２Ｃ、図３に示した結果と、図６Ａ、６Ｂの疑似欠陥検出のモデルとよく一致している。
【００４１】
このように、シミュレーションにより１次電子の到達深さが算出されると、１次電子が、第１の層と第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するための加速電圧は容易にもとめられる。
【００４２】
次に、上記の原理を用いた基板検査装置、および該基板検査装置を用いた基板検査方法について説明する。
【実施例１】
【００４３】
図８は、上記の原理を用いた基板検査装置の一例である、基板検査装置１００を模式的に示した図である。
【００４４】
図８を参照するに、本実施例による基板検査装置１００は、排気手段１２０によって内部が真空排気されて減圧空間となる真空容器１０１を有している。前記真空容器１０１の内部には、検査対象となる基板１０５Ａ（図１Ｃの基板１に相当）を保持する基板保持台１０５が設置され、該基板保持台１０５に対向するように、当該基板１０５に１次電子を照射する電子放出部１０２が設置されている。
【００４５】
また、前記電子放出部１０２と前記基板保持台１０５の間には、放出された１次電子（電子線）を集束するための集束レンズ１０３と、１次電子を走査するための走査コイル１０４、およびアパーチャ１２１が設置されている。さらに、前記基板保持台１０５と前記走査コイル１０４の間には、１次電子の照射によって生成される２次電子を検出する電子検出手段１０６が設置されている。
【００４６】
また、前記電子放出部１０２には、該電子放出部１０２に電圧を印加するための電源１０７が接続されている。前記電源１０７は、基板検査装置の動作を制御する制御装置（コンピュータ）１０８のバス１１４に接続されている。また、当該制御装置１０８(バス１１４)には、前記電子検出手段１０６も接続されている。
【００４７】
前記制御装置１０８は、例えばキーボードや、または通信手段などの入力手段１０９と、モニタ画面などの表示手段１１０、前記電源１０７により印加される加速電圧を算出する電圧算出手段１１１、前記電源１０７を制御する電圧制御手段１１２、および前記電子検出手段１０６により検出された２次電子のデータを処理するデータ処理手段１１３が、バス１１４に接続された構造を有している。
【００４８】
前記電子放出手段１０２には、前記電源１０７から電圧が印加されるが、この電圧は、前記電圧算出手段１１１によって、モンテカルロシミュレーションにより算出される。当該電圧算出手段によって算出された電圧に対応して、前記電圧制御手段１１２が前記電源１０７を制御し、１次電子の加速電圧を制御する。
【００４９】
前記電子放出手段１０２から放出された電子は、検査対象である基板１０５に照射される。前記基板１０５は、例えば、図１Ｃに示した構造を有している。すなわち、基板１０５（基板１）上には積層構造が形成されている。該積層構造は、第１の層（前記ゲート電極層３）上に該第１の層と組成の異なる第２の層（前記反射防止膜４）が積層されてなる。さらに、当該積層構造上に、該第２の層が一部露出する（領域Ａ）ようにパターン（レジストパターン５Ａ）が形成されている。照射された１次電子によって生成される２次電子は、前記電子検出手段１０６によって検出され、前記データ処理手段１１３によってパターンの欠陥が検出（認識）される。
【００５０】
ここで、照射される１次電子の加速電圧は、前記電圧制御手段１１２によって制御される。この場合、当該加速電圧は、露出する前記第２の層（図１Ｃの領域Ａ）に照射される１次電子が、前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように制御される（図６Ｂに図示）。
【００５１】
この結果、先に説明したように、１次電子の当該界面近傍での反射による疑似欠陥検出の影響（図６Ａに図示）が抑制され、良好な精度でパターン（図１Ｃのレジストパターン５Ａ）の欠陥を検出することが可能となる。
【００５２】
また、この場合、前記加速電圧は、前記電圧算出手段１１１により、モンテカルロシミュレーションにより算出されるとさらに好適である。
【００５３】
図９は、上記のモンテカルロシミュレーションに用いるパラメータを示した図である。当該モンテカルロシミュレーションでは、上記の第１の層（例えばポリシリコン）の、密度Ｍ１、質量Ｓ１、および膜厚Ｔ１と、第２の層（例えば反射防止膜、ＢＡＲＣ）の密度Ｍ２、質量Ｓ２、および膜厚Ｔ２から、１次電子が前記界面近傍以外の第１の層または第２の層の中に到達するような加速電圧を算出する。
【００５４】
上記のモンテカルロシミュレーションでは、弾性散乱と非弾性散乱を繰り返しながら進行する１次電子の挙動を考慮し、所定の到達深さとなるような加速電圧をもとめることができる。
【００５５】
次に、上記の図８の基板検査装置１００を用いた基板検査方法の一例について、図１Ｃに示した構造を検査する場合を例にとって、図１０のフローチャートに基づき、説明する。なお、以下の文中では先に説明した部位には同一の参照符号を用い、説明を省略する場合がある。
【００５６】
まず、ステップ１（図中Ｓ１と表記、以下同様）において、前記入力手段１０９より、Ｍ１、Ｍ２、Ｓ１、Ｓ２、Ｔ１、Ｔ２が入力される。
【００５７】
次に、ステップ２において、前記電圧算出手段１１１によって、１次電子の加速電圧Ｖ１（ｅＶ）が算出される。この場合、前記加速電圧Ｖ１は、１次電子が、第１の層（前記ゲート電極層３）と第２の層（前記反射防止膜４）の界面近傍以外の、前記第１の層または前記第２の層の中に到達するような値となるようにシミュレーションにより算出される。
【００５８】
次に、ステップ３において、前記電子放出手段１０２から放出される１次電子の加速電圧がＶ１となるように、前記電圧制御手段１１２により、前記電源１０７が制御され、１次電子が放出されて、基板上に照射される。この場合、１次電子は、第１の層と第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達し、２次電子が生成される。
【００５９】
次に、ステップ４において、上記の１次電子に起因して生成される２次電子が、前記電子検出手段１０６によって検出される。該電子検出手段１０６によって検出された２次電子の検出データは、前記データ処理手段１１３によって処理され、前記レジストパターン５Ａの欠陥が、良好な精度で検出される。これは、先に説明したように、加速電圧が最適化されて疑似欠陥検出の影響が抑制されているためである。
【００６０】
また、上記の実施例では、ゲート電極のパターニングの場合を例にとって説明したが、本発明による基板検査装置、および基板検査方法はこれに限定されるものではない。例えば、上記の構造以外でも、組成や密度の異なる積層構造上の微細パターンの欠陥を、効率よく検出することが可能である。また、本実施例による基板検査装置、または基板検査方法では、従来の光学的な検査方法にくらべて微細なパターンの欠陥検出が可能である。例えば、本実施例による基板検査装置では、ｈｐ（ハーフピッチ）６５ｎｍ世代でのレジストパターンの、４０ｎｍの微細な欠陥を検出することが可能である。
【００６１】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００６２】
本発明によれば、基板上の積層構造上のパターンの欠陥を、良好な精度で検出する基板検査装置、および基板検査方法を提供することが可能となる。
【図面の簡単な説明】
【００６３】
【図１Ａ】半導体装置の製造方法を示す図（その１）である。
【図１Ｂ】半導体装置の製造方法を示す図（その２）である。
【図１Ｃ】半導体装置の製造方法を示す図（その３）である。
【図１Ｄ】半導体装置の製造方法を示す図（その４）である。
【図２Ａ】パターンの欠陥を可視化した図（その１）である。
【図２Ｂ】パターンの欠陥を可視化した図（その２）である。
【図２Ｃ】パターンの欠陥を可視化した図（その３）である。
【図３】加速電圧と疑似欠陥検出数の関係を示す図である。
【図４Ａ】ポリシリコンの表面モホロジーを示す図（その１）である。
【図４Ｂ】図４Ａのポリシリコン上に発生した欠陥を示す図である。
【図５Ａ】ポリシリコンの表面モホロジーを示す図（その２）である。
【図５Ｂ】図５Ａのポリシリコン上に発生した欠陥を示す図である。
【図６Ａ】欠陥検出の原理を模式的に示した図（その１）である。
【図６Ｂ】欠陥検出の原理を模式的に示した図（その２）である。
【図７】シミュレーションにより求めた１次電子到達深さ示す図である。
【図８】実施例１による基板検査装置を模式的に示す図である。
【図９】入力パラメータを示す図である。
【図１０】実施例１による基板検査方法を示す図である。
【符号の説明】
【００６４】
１ 基板
２ ゲート絶縁膜
３ ゲート電極層
３Ａ ゲート電極
４ 反射防止膜
５ フォトレジスト層
５Ａ レジストパターン
１００ 基板検査装置
１０１ 真空容器
１０２ 電子放出部
１０３ 集束レンズ
１０４ 走査コイル
１０５ 基板保持台
１０５Ａ 基板
１０６ 電子検出部
１０７ 電源
１０８ コンピュータ
１０９ 入力手段
１１０ 表示手段
１１１ 電圧算出手段
１１２ 電圧制御手段
１１３ データ処理手段
【技術分野】
【０００１】
本発明は、基板上に形成されたパターンを検査する基板検査方法と、該検査方法を実施する基板検査装置に関する。
【背景技術】
【０００２】
半導体装置の製造過程において、基板上に形成されたパターンの検査方法については、様々な方法が提案されていた。
【０００３】
例えば、基板上に形成されたパターンに電子線を照射し、２次電子を検出することによって該パターンの欠陥を検出する、いわゆる電子線検査が提案されている。電子線検査によれば、光学的な検査にくらべてより微細な欠陥を検出することが可能であるため、近年の微細化された半導体装置のパターニングの欠陥を検出する方法として用いられている。
【特許文献１】特開２００２−２１６６９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、電子線検査においては、実際の欠陥以外のものを欠陥と検出してしまう、いわゆる疑似欠陥検出と呼ばれる現象が起こる場合がある。特に、組成の異なる層が積層されてなる積層構造上に形成されたパターンの欠陥を検出する場合、疑似欠陥検出が発生し、欠陥検出の精度が低下してしまう場合が生じていた。
【０００５】
そこで、本発明では、上記の問題を解決した、新規で有用な基板検査装置および基板検査方法を提供することを課題としている。
【０００６】
本発明の具体的な課題は、基板上の積層構造上のパターンの欠陥を、良好な精度で検出する基板検査装置、および基板検査方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、上記の課題を、
請求項１に記載したように、
基板上の、第１の層上に該第１の層と組成の異なる第２の層が積層されてなる積層構造上に、該第２の層が一部露出するように形成されたパターンの欠陥を検査する基板検査装置であって、
前記基板上に１次電子を照射する電子放出手段と、
前記１次電子の照射により生成される２次電子を検出する電子検出手段と、
前記電子検出手段で検出された２次電子の検出データを処理するデータ処理手段と、
前記１次電子の加速電圧を制御する、電圧制御手段と、を有し、
前記電圧制御手段は、露出する前記第２の層に照射される前記１次電子が、前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように加速電圧を制御することを特徴とする基板検査装置より、また、
請求項２に記載したように、
前記１次電子の加速電圧をシミュレーションにより算出する電圧算出手段をさらに有することを特徴とする請求項１記載の基板検査装置により、また、
請求項３に記載したように、
前記第１の層が無機層であり、前記第２の層が有機層であることを特徴とする請求項１または２記載の基板検査装置により、また、
請求項４に記載したように、
前記第１の層の表面が、グレイン状の凹凸形状を有することを特徴とする請求項１乃至３のうち、いずれか１項記載の基板検査装置により、また、
請求項５に記載したように、
前記第１の層が多結晶シリコンよりなることを特徴とする請求項４記載の基板検査装置により、また、
請求項６に記載したように、
前記第２の層が反射防止膜よりなり、前記パターンがフォトレジストよりなることを特徴とする請求項１乃至５のうち、いずれか１項記載の基板検査装置により、また、
請求項７に記載したように、
基板上の、第１の層上に該第１の層と組成の異なる第２の層が積層されてなる積層構造上に、該第２の層が一部露出するように形成されたパターンの欠陥を検査する基板検査方法であって、
前記基板上に１次電子を照射する電子放出工程と、
前記１次電子の照射により生成される２次電子を検出する電子検出工程と、
前記電子検出手段で検出された２次電子の検出データを処理するデータ処理工程と、を有し、
前記電子放出工程では、露出する前記第２の層に照射される前記１次電子が、前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように加速電圧が制御されることを特徴とする基板検査方法により、また、
請求項８に記載したように、
前記１次電子の加速電圧がシミュレーションにより算出されることを特徴とする請求項７記載の基板検査方法により、また、
請求項９に記載したように、
前記第１の層が無機層であり、前記第２の層が有機層であることを特徴とする請求項７または８記載の基板検査方法により、また、
請求項１０に記載したように、
前記第１の層の表面が、グレイン状の凹凸形状を有することを特徴とする請求項７乃至９のうち、いずれか１項記載の基板検査方法により、また、
請求項１１に記載したように、
前記第１の層が多結晶シリコンよりなることを特徴とする請求項１０記載の基板検査方法により、また、
請求項１２に記載したように、
前記第２の層が反射防止膜よりなり、前記パターンがフォトレジストよりなることを特徴とする請求項７乃至１１のうち、いずれか１項記載の基板検査方法により、解決する。
【発明の効果】
【０００８】
本発明によれば、基板上の積層構造上のパターンの欠陥を、良好な精度で検出する基板検査装置、および基板検査方法を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
本発明に係る基板検査装置（基板検査方法）によれば、基板上の積層構造上に形成されたパターンの欠陥を、電子線検査により、良好な精度で検出することが可能となる。例えば、組成の異なる多層構造上に形成されたパターンは、電子線検査が困難となる場合があることを本発明の発明者は見出した。以下に、本発明の発明者が見出した電子線検査における問題とその解決方法について説明する。
【００１０】
このように、電子線検査が困難となる一例として、例えば、エッチングの対象膜上に形成された、レジストパターンの検査を行う場合がある。レジストパターンの露光・現像の直後には、該レジストパターンの下層に反射防止膜（ＢＡＲＣ）が残っていることが大半である。すなわち、エッチングの対象膜と反射防止膜との積層構造上にレジストパターンが形成されることになる。このようなレジストパターンが形成される工程を含む、半導体装置の製造の例を以下に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１１】
まず、図１Ａに示す工程では、シリコンよりなる基板１上にゲート絶縁膜２を形成し、さらに該ゲート絶縁膜２上に、多結晶シリコン（ポリシリコン）よりなるゲート電極層３（第１の層）を形成する。
【００１２】
次に、図１Ｂに示す工程において、前記ゲート電極層３上に、反射防止膜（第２の層）４を形成し、該反射防止膜４上にフォトレジスト層５を形成する。
【００１３】
次に、図１Ｃに示す工程において、前記フォトレジスト層５を、いわゆるフォトリソグラフィ法により露光・現像してパターニングし、レジストパターン５Ａを形成する。ここで、前記レジスト層５が除去された領域Ａでは、前記反射防止膜４が露出することになる。
【００１４】
次に、図１Ｄに示す工程において、図１Ｃにおいて形成された前記レジストパターン５Ａをマスクにして前記反射防止膜４のエッチング、さらに前記ゲート電極層３のエッチングを行う。この結果、前記ゲート電極層３のパターニングが実施されて、ゲート電極３Ａが形成される。
【００１５】
この後の工程において、前記ゲート絶縁膜２のエッチングや、不純物の打ち込み、拡散などの公知の方法を用いた工程を経て、ＭＯＳトランジスタを形成することができる。
【００１６】
上記のトランジスタを形成する場合、例えば、上記の図１Ｃの工程の後で、前記レジストパターン５Ａのパターニングの欠陥の検出が可能となることが好ましい。しかし従来は、例えばレジストパターン５Ａをマスクにしたエッチングの後（図１Ｄ以降の工程で）検査が行われることが大半であった。
【００１７】
一方で、エッチングの不良はレジストのパターン形成の不良に起因する場合があり、レジストのパターンが形成された時点でパターニングの不良を検出することが可能となれば、より効率よくパターニングの不良を発見することが可能となる。
【００１８】
しかし、図１Ｃに示すように、組成の異なる前記ゲート電極層３と前記反射防止膜４との積層構造上に形成された、前記レジストパターン５Ａの電子線検査は、疑似欠陥検出の問題から困難となる場合があることが見出された。また、このような疑似欠陥検出の問題は、電子線検査における１次電子の加速電圧に依存することが本発明者の発明により見出された。次に、これらについて説明する。
【００１９】
図２Ａ〜図２Ｃは、図１Ｃに示した構造における、レジストパターンの電子線検査による画像（ＳＥＭ画像）を示したものである。なお、図２Ａ〜図２Ｃでは、１次電子の加速電圧が異なり、加速電圧はそれぞれ、３００ｅＶ、１０００ｅＶ、１５００ｅＶである。
【００２０】
図２Ａ〜図２Ｃを参照するに、それぞれの場合において、レジストパターンの欠陥Ｄ（レジストパターンが欠落した部分）が認められる。しかし、一方で、図２Ｂに示した、加速電圧を１０００ｅＶとした場合のみ、レジストパターンの間（反射防止膜が露出した部分）に、黒い疑似欠陥ｄｅが多数みられる。これらの疑似欠陥ｄｅが、電子線検査の検査方法（検査装置）上の問題により発生する疑似欠陥であることは、別途行った電気特性の検査により、確認されている。
【００２１】
図３は、上記の疑似欠陥の検出数と、加速電圧の関係を示した図である。図３を参照するに、加速電圧と疑似欠陥検出数には相関関係があり、所定の加速電圧の領域（例えば８００〜１０００ｅＶ程度）において特に疑似欠陥数が著しく増大していることが分かる。すなわち、上記の所定の加速電圧の領域に比べて加速電圧が低い場合や、または加速電圧が高い場合には、疑似欠陥の検出数は少なくなっている。
【００２２】
このように、所定の加速電圧において疑似欠陥の検出数が増大することは、検査対象であるパターンの下地の層の影響であることが以下の検証により明らかになった。
【００２３】
図４Ａは、ポリシリコンの表面モホロジーを示すＳＥＭ画像であり、図４Ｂは、図４Ａのポリシリコン上に反射防止膜とレジストパターンを形成した状態（図１Ｃに示した状態）のＳＥＭ画像である。
【００２４】
図４Ａを参照するに、ポリシリコンの表面モホロジーは、グレイン状の凹凸形状となっていることがわかる。この場合、ポリシリコンのＲａ表面荒さは、５．７ｎｍである。
【００２５】
また、図４Ｂを参照するに、先に説明したように、レジストパターンの間の反射防止膜には、疑似欠陥ｄｅが多数認められる。したがってこのような疑似欠陥は、下地のポリシリコンの表面モホロジーが関連していると考えられた。
【００２６】
そこで、ポリシリコンの表面モホロジーが異なる場合について、同様のパターンを形成し、電子線検査を行った。図５Ａは、図４Ａの場合と異なる表面荒さを有するポリシリコンの表面モホロジーを示すＳＥＭ画像であり、図５Ｂは、図５Ａのポリシリコン上に反射防止膜とレジストパターンを形成した状態（図１Ｃに示した状態）のＳＥＭ画像である。
【００２７】
図５Ａを参照するに、ポリシリコンの表面モホロジーは、図４Ａの場合と比べてグレイン状の凹凸形状が小さくなっている。この場合、ポリシリコンのＲａ表面荒さは、０．９ｎｍである。
【００２８】
また、図５Ｂを参照するに、本図に示す場合、図４Ａでみられたような疑似欠陥ｄｅは殆ど認められていない。したがって、図４Ｂにみられた疑似欠陥は、下地のポリシリコンの表面モホロジーが寄与していることが明らかとなった。
【００２９】
上記の結果を鑑みると、電子線検査により所定の加速電圧において疑似欠陥の検出数が著しく増大する理由は、以下のモデルによって説明される。
【００３０】
図６Ａ、図６Ｂは、図１Ｃに示した構造の電子線検査における、露出した前記反射防止膜４（図１Ｃの領域Ａ）に入射する１次電子の挙動を模式的に示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、図６Ａは、疑似欠陥検出数が多い場合（例えば上記の例で加速電圧８００ｅＶ〜１０００ｅＶ程度）を、図６Ｂは、疑似欠陥検出数が少ない場合（加速電圧が所定の値より小さい場合、または所定の値より大きい場合）を示している。
【００３１】
図６Ａを参照するに、本図に示す場合、１次電子は、前記ゲート電極層（第１の層）３と、前記反射防止膜（第２の層）４の界面近傍に多く到達する。そのため、当該第１の層で多くの１次電子が反射されると考えられる。
【００３２】
すなわち、２次電子を検出することでパターンの欠陥を検出する場合に、上記の、界面で反射した１次電子の影響を受けてしまい、これが疑似欠陥として検出されると考えられる。このような現象は、特に第１の層と第２の層の組成が異なる場合に起こると考えられ、第１の層と第２の層の密度差が大きい場合により生じやすいと考えられれる。
【００３３】
例えば、図１Ｃに示した構造においては、第１の層がポリシリコンよりなる無機物の層（無機層）であり、第２の層が反射防止膜よりなる有機物の層（有機層）である。このため、当該第２の層の密度が第１の層に比べて著しく小さく電子が透過しやすいため、上記の現象が起こりやすいと考えられる。
【００３４】
一方で、図６Ｂに示したように、１次電子の加速電圧を所定の値以下に小さくするか、または所定の値以上に大きくすると、２次電子の検出において、１次電子が第１の層と第２の層の界面近傍で反射する影響を受けることが少なくなる。
【００３５】
すなわち、１次電子の到達深さは加速電圧に依存するため、該加速電圧が疑似欠陥検出が少なくなるように制御されることが好ましい。この場合、加速電圧は、露出する第２の層（領域Ａ）に照射される１次電子が、第１の層と第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように制御されることが好ましい。この場合に、疑似欠陥検出数が少なくなり、良好な精度でパターンの欠陥検出を行うことが可能になる。
【００３６】
この場合、「界面近傍」とは、１次電子が第１の層の表面モホロジーの影響を受ける領域であり、第１の層のモホロジーの中心線を中心として、少なくとも表面荒さＲａ程度の厚みを持つものと考えられる。
【００３７】
また、この場合加速電圧の下限は、少なくとも１次電子が第１の層に浸透することが可能となる程度の電圧であり、上限は、１次電子が第２の層を透過しない程度であることが好ましい。モンテカルロシミュレーションにより、容易に算出することが可能である。
【００３８】
図７は、シミュレーションにより、図１Ｃの領域Ａにおいて、１次電子が到達する深さと、当該深さに存在する電子の割合を求めた結果を示す図である。
【００３９】
図７を参照するに、例えば、加速電圧が８００ｅＶの場合、１次電子は、第１の層と第２の層の界面近傍に多く存在することがわかる。一方で、加速電圧が３００ｅＶの場合には１次電子はその殆どが第２の層（反射防止膜、図中ＢＡＲＣと表記）の界面近傍以外の浅い部分までしか到達していないことがわかる。また、加速電圧を１５００ｅＶとした場合には、１次電子の多くは第１の層（ポリシリコン）にまで到達していることがわかる。
【００４０】
図７のシミュレーションの結果は、図２Ａ〜２Ｃ、図３に示した結果と、図６Ａ、６Ｂの疑似欠陥検出のモデルとよく一致している。
【００４１】
このように、シミュレーションにより１次電子の到達深さが算出されると、１次電子が、第１の層と第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するための加速電圧は容易にもとめられる。
【００４２】
次に、上記の原理を用いた基板検査装置、および該基板検査装置を用いた基板検査方法について説明する。
【実施例１】
【００４３】
図８は、上記の原理を用いた基板検査装置の一例である、基板検査装置１００を模式的に示した図である。
【００４４】
図８を参照するに、本実施例による基板検査装置１００は、排気手段１２０によって内部が真空排気されて減圧空間となる真空容器１０１を有している。前記真空容器１０１の内部には、検査対象となる基板１０５Ａ（図１Ｃの基板１に相当）を保持する基板保持台１０５が設置され、該基板保持台１０５に対向するように、当該基板１０５に１次電子を照射する電子放出部１０２が設置されている。
【００４５】
また、前記電子放出部１０２と前記基板保持台１０５の間には、放出された１次電子（電子線）を集束するための集束レンズ１０３と、１次電子を走査するための走査コイル１０４、およびアパーチャ１２１が設置されている。さらに、前記基板保持台１０５と前記走査コイル１０４の間には、１次電子の照射によって生成される２次電子を検出する電子検出手段１０６が設置されている。
【００４６】
また、前記電子放出部１０２には、該電子放出部１０２に電圧を印加するための電源１０７が接続されている。前記電源１０７は、基板検査装置の動作を制御する制御装置（コンピュータ）１０８のバス１１４に接続されている。また、当該制御装置１０８(バス１１４)には、前記電子検出手段１０６も接続されている。
【００４７】
前記制御装置１０８は、例えばキーボードや、または通信手段などの入力手段１０９と、モニタ画面などの表示手段１１０、前記電源１０７により印加される加速電圧を算出する電圧算出手段１１１、前記電源１０７を制御する電圧制御手段１１２、および前記電子検出手段１０６により検出された２次電子のデータを処理するデータ処理手段１１３が、バス１１４に接続された構造を有している。
【００４８】
前記電子放出手段１０２には、前記電源１０７から電圧が印加されるが、この電圧は、前記電圧算出手段１１１によって、モンテカルロシミュレーションにより算出される。当該電圧算出手段によって算出された電圧に対応して、前記電圧制御手段１１２が前記電源１０７を制御し、１次電子の加速電圧を制御する。
【００４９】
前記電子放出手段１０２から放出された電子は、検査対象である基板１０５に照射される。前記基板１０５は、例えば、図１Ｃに示した構造を有している。すなわち、基板１０５（基板１）上には積層構造が形成されている。該積層構造は、第１の層（前記ゲート電極層３）上に該第１の層と組成の異なる第２の層（前記反射防止膜４）が積層されてなる。さらに、当該積層構造上に、該第２の層が一部露出する（領域Ａ）ようにパターン（レジストパターン５Ａ）が形成されている。照射された１次電子によって生成される２次電子は、前記電子検出手段１０６によって検出され、前記データ処理手段１１３によってパターンの欠陥が検出（認識）される。
【００５０】
ここで、照射される１次電子の加速電圧は、前記電圧制御手段１１２によって制御される。この場合、当該加速電圧は、露出する前記第２の層（図１Ｃの領域Ａ）に照射される１次電子が、前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように制御される（図６Ｂに図示）。
【００５１】
この結果、先に説明したように、１次電子の当該界面近傍での反射による疑似欠陥検出の影響（図６Ａに図示）が抑制され、良好な精度でパターン（図１Ｃのレジストパターン５Ａ）の欠陥を検出することが可能となる。
【００５２】
また、この場合、前記加速電圧は、前記電圧算出手段１１１により、モンテカルロシミュレーションにより算出されるとさらに好適である。
【００５３】
図９は、上記のモンテカルロシミュレーションに用いるパラメータを示した図である。当該モンテカルロシミュレーションでは、上記の第１の層（例えばポリシリコン）の、密度Ｍ１、質量Ｓ１、および膜厚Ｔ１と、第２の層（例えば反射防止膜、ＢＡＲＣ）の密度Ｍ２、質量Ｓ２、および膜厚Ｔ２から、１次電子が前記界面近傍以外の第１の層または第２の層の中に到達するような加速電圧を算出する。
【００５４】
上記のモンテカルロシミュレーションでは、弾性散乱と非弾性散乱を繰り返しながら進行する１次電子の挙動を考慮し、所定の到達深さとなるような加速電圧をもとめることができる。
【００５５】
次に、上記の図８の基板検査装置１００を用いた基板検査方法の一例について、図１Ｃに示した構造を検査する場合を例にとって、図１０のフローチャートに基づき、説明する。なお、以下の文中では先に説明した部位には同一の参照符号を用い、説明を省略する場合がある。
【００５６】
まず、ステップ１（図中Ｓ１と表記、以下同様）において、前記入力手段１０９より、Ｍ１、Ｍ２、Ｓ１、Ｓ２、Ｔ１、Ｔ２が入力される。
【００５７】
次に、ステップ２において、前記電圧算出手段１１１によって、１次電子の加速電圧Ｖ１（ｅＶ）が算出される。この場合、前記加速電圧Ｖ１は、１次電子が、第１の層（前記ゲート電極層３）と第２の層（前記反射防止膜４）の界面近傍以外の、前記第１の層または前記第２の層の中に到達するような値となるようにシミュレーションにより算出される。
【００５８】
次に、ステップ３において、前記電子放出手段１０２から放出される１次電子の加速電圧がＶ１となるように、前記電圧制御手段１１２により、前記電源１０７が制御され、１次電子が放出されて、基板上に照射される。この場合、１次電子は、第１の層と第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達し、２次電子が生成される。
【００５９】
次に、ステップ４において、上記の１次電子に起因して生成される２次電子が、前記電子検出手段１０６によって検出される。該電子検出手段１０６によって検出された２次電子の検出データは、前記データ処理手段１１３によって処理され、前記レジストパターン５Ａの欠陥が、良好な精度で検出される。これは、先に説明したように、加速電圧が最適化されて疑似欠陥検出の影響が抑制されているためである。
【００６０】
また、上記の実施例では、ゲート電極のパターニングの場合を例にとって説明したが、本発明による基板検査装置、および基板検査方法はこれに限定されるものではない。例えば、上記の構造以外でも、組成や密度の異なる積層構造上の微細パターンの欠陥を、効率よく検出することが可能である。また、本実施例による基板検査装置、または基板検査方法では、従来の光学的な検査方法にくらべて微細なパターンの欠陥検出が可能である。例えば、本実施例による基板検査装置では、ｈｐ（ハーフピッチ）６５ｎｍ世代でのレジストパターンの、４０ｎｍの微細な欠陥を検出することが可能である。
【００６１】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００６２】
本発明によれば、基板上の積層構造上のパターンの欠陥を、良好な精度で検出する基板検査装置、および基板検査方法を提供することが可能となる。
【図面の簡単な説明】
【００６３】
【図１Ａ】半導体装置の製造方法を示す図（その１）である。
【図１Ｂ】半導体装置の製造方法を示す図（その２）である。
【図１Ｃ】半導体装置の製造方法を示す図（その３）である。
【図１Ｄ】半導体装置の製造方法を示す図（その４）である。
【図２Ａ】パターンの欠陥を可視化した図（その１）である。
【図２Ｂ】パターンの欠陥を可視化した図（その２）である。
【図２Ｃ】パターンの欠陥を可視化した図（その３）である。
【図３】加速電圧と疑似欠陥検出数の関係を示す図である。
【図４Ａ】ポリシリコンの表面モホロジーを示す図（その１）である。
【図４Ｂ】図４Ａのポリシリコン上に発生した欠陥を示す図である。
【図５Ａ】ポリシリコンの表面モホロジーを示す図（その２）である。
【図５Ｂ】図５Ａのポリシリコン上に発生した欠陥を示す図である。
【図６Ａ】欠陥検出の原理を模式的に示した図（その１）である。
【図６Ｂ】欠陥検出の原理を模式的に示した図（その２）である。
【図７】シミュレーションにより求めた１次電子到達深さ示す図である。
【図８】実施例１による基板検査装置を模式的に示す図である。
【図９】入力パラメータを示す図である。
【図１０】実施例１による基板検査方法を示す図である。
【符号の説明】
【００６４】
１ 基板
２ ゲート絶縁膜
３ ゲート電極層
３Ａ ゲート電極
４ 反射防止膜
５ フォトレジスト層
５Ａ レジストパターン
１００ 基板検査装置
１０１ 真空容器
１０２ 電子放出部
１０３ 集束レンズ
１０４ 走査コイル
１０５ 基板保持台
１０５Ａ 基板
１０６ 電子検出部
１０７ 電源
１０８ コンピュータ
１０９ 入力手段
１１０ 表示手段
１１１ 電圧算出手段
１１２ 電圧制御手段
１１３ データ処理手段
【特許請求の範囲】
【請求項１】
基板上の、第１の層上に該第１の層と組成の異なる第２の層が積層されてなる積層構造上に、該第２の層が一部露出するように形成されたパターンの欠陥を検査する基板検査装置であって、
前記基板上に１次電子を照射する電子放出手段と、
前記１次電子の照射により生成される２次電子を検出する電子検出手段と、
前記電子検出手段で検出された２次電子の検出データを処理するデータ処理手段と、
前記１次電子の加速電圧を制御する、電圧制御手段と、を有し、
前記電圧制御手段は、露出する前記第２の層に照射される前記１次電子が、前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように加速電圧を制御することを特徴とする基板検査装置。
【請求項２】
前記１次電子の加速電圧をシミュレーションにより算出する電圧算出手段をさらに有することを特徴とする請求項１記載の基板検査装置。
【請求項３】
前記第１の層が無機層であり、前記第２の層が有機層であることを特徴とする請求項１または２記載の基板検査装置。
【請求項４】
前記第１の層の表面が、グレイン状の凹凸形状を有することを特徴とする請求項１乃至３のうち、いずれか１項記載の基板検査装置。
【請求項５】
前記第１の層が多結晶シリコンよりなることを特徴とする請求項４記載の基板検査装置。
【請求項６】
前記第２の層が反射防止膜よりなり、前記パターンがフォトレジストよりなることを特徴とする請求項１乃至５のうち、いずれか１項記載の基板検査装置。
【請求項７】
基板上の、第１の層上に該第１の層と組成の異なる第２の層が積層されてなる積層構造上に、該第２の層が一部露出するように形成されたパターンの欠陥を検査する基板検査方法であって、
前記基板上に１次電子を照射する電子放出工程と、
前記１次電子の照射により生成される２次電子を検出する電子検出工程と、
前記電子検出工程で検出された２次電子の検出データを処理するデータ処理工程と、を有し、
前記電子放出工程では、露出する前記第２の層に照射される前記１次電子が、前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように加速電圧が制御されることを特徴とする基板検査方法。
【請求項８】
前記１次電子の加速電圧がシミュレーションにより算出されることを特徴とする請求項７記載の基板検査方法。
【請求項９】
前記第１の層が無機層であり、前記第２の層が有機層であることを特徴とする請求項７または８記載の基板検査方法。
【請求項１０】
前記第１の層の表面が、グレイン状の凹凸形状を有することを特徴とする請求項７乃至９のうち、いずれか１項記載の基板検査方法。
【請求項１１】
前記第１の層が多結晶シリコンよりなることを特徴とする請求項１０記載の基板検査方法。
【請求項１２】
前記第２の層が反射防止膜よりなり、前記パターンがフォトレジストよりなることを特徴とする請求項７乃至１１のうち、いずれか１項記載の基板検査方法。
【請求項１】
基板上の、第１の層上に該第１の層と組成の異なる第２の層が積層されてなる積層構造上に、該第２の層が一部露出するように形成されたパターンの欠陥を検査する基板検査装置であって、
前記基板上に１次電子を照射する電子放出手段と、
前記１次電子の照射により生成される２次電子を検出する電子検出手段と、
前記電子検出手段で検出された２次電子の検出データを処理するデータ処理手段と、
前記１次電子の加速電圧を制御する、電圧制御手段と、を有し、
前記電圧制御手段は、露出する前記第２の層に照射される前記１次電子が、前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように加速電圧を制御することを特徴とする基板検査装置。
【請求項２】
前記１次電子の加速電圧をシミュレーションにより算出する電圧算出手段をさらに有することを特徴とする請求項１記載の基板検査装置。
【請求項３】
前記第１の層が無機層であり、前記第２の層が有機層であることを特徴とする請求項１または２記載の基板検査装置。
【請求項４】
前記第１の層の表面が、グレイン状の凹凸形状を有することを特徴とする請求項１乃至３のうち、いずれか１項記載の基板検査装置。
【請求項５】
前記第１の層が多結晶シリコンよりなることを特徴とする請求項４記載の基板検査装置。
【請求項６】
前記第２の層が反射防止膜よりなり、前記パターンがフォトレジストよりなることを特徴とする請求項１乃至５のうち、いずれか１項記載の基板検査装置。
【請求項７】
基板上の、第１の層上に該第１の層と組成の異なる第２の層が積層されてなる積層構造上に、該第２の層が一部露出するように形成されたパターンの欠陥を検査する基板検査方法であって、
前記基板上に１次電子を照射する電子放出工程と、
前記１次電子の照射により生成される２次電子を検出する電子検出工程と、
前記電子検出工程で検出された２次電子の検出データを処理するデータ処理工程と、を有し、
前記電子放出工程では、露出する前記第２の層に照射される前記１次電子が、前記第１の層と前記第２の層の界面近傍以外の、前記第１の層または前記第２の層の中に到達するように加速電圧が制御されることを特徴とする基板検査方法。
【請求項８】
前記１次電子の加速電圧がシミュレーションにより算出されることを特徴とする請求項７記載の基板検査方法。
【請求項９】
前記第１の層が無機層であり、前記第２の層が有機層であることを特徴とする請求項７または８記載の基板検査方法。
【請求項１０】
前記第１の層の表面が、グレイン状の凹凸形状を有することを特徴とする請求項７乃至９のうち、いずれか１項記載の基板検査方法。
【請求項１１】
前記第１の層が多結晶シリコンよりなることを特徴とする請求項１０記載の基板検査方法。
【請求項１２】
前記第２の層が反射防止膜よりなり、前記パターンがフォトレジストよりなることを特徴とする請求項７乃至１１のうち、いずれか１項記載の基板検査方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図４Ａ】
【図５Ａ】
【図５Ｂ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図４Ａ】
【図５Ａ】
【図５Ｂ】
【公開番号】特開２００７−２１８６９５（Ｐ２００７−２１８６９５Ａ）
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願番号】特願２００６−３８５２１（Ｐ２００６−３８５２１）
【出願日】平成１８年２月１５日（２００６．２．１５）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願日】平成１８年２月１５日（２００６．２．１５）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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