基板製造方法及び基板
【課題】ＣＭＰの処理時間を短縮する。
【解決手段】基板製造方法は、基板上に絶縁層を形成する工程と、絶縁層上に第１のマスクを形成する工程と、第１のマスクを介して絶縁層をエッチングすることにより絶縁層に溝を形成する工程と、第１のマスクを除去する工程と、絶縁層上及び溝の表面に第１の金属層を形成する工程と、溝の内部及び上方に第２のマスクを形成する工程と、第１の金属層上及び第２のマスクの表面に第２の金属層を形成する工程と、第２のマスク及び第２のマスクの表面に形成された第２の金属層を除去する工程と、溝の上方が開口された第３のマスクを第２の金属層上に形成する工程と、溝の内部及び上方に第３の金属層を電界めっきにより形成する工程と、第３のマスクを除去する工程と、第３の金属層を化学機械研磨により平坦化する工程と、を備える。
【解決手段】基板製造方法は、基板上に絶縁層を形成する工程と、絶縁層上に第１のマスクを形成する工程と、第１のマスクを介して絶縁層をエッチングすることにより絶縁層に溝を形成する工程と、第１のマスクを除去する工程と、絶縁層上及び溝の表面に第１の金属層を形成する工程と、溝の内部及び上方に第２のマスクを形成する工程と、第１の金属層上及び第２のマスクの表面に第２の金属層を形成する工程と、第２のマスク及び第２のマスクの表面に形成された第２の金属層を除去する工程と、溝の上方が開口された第３のマスクを第２の金属層上に形成する工程と、溝の内部及び上方に第３の金属層を電界めっきにより形成する工程と、第３のマスクを除去する工程と、第３の金属層を化学機械研磨により平坦化する工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板や基板上の絶縁層に形成された溝に埋め込まれた金属の平坦化に関する。
【背景技術】
【０００２】
半導体装置の製造において、基板上に絶縁層を形成し、絶縁層に形成された溝に金属を埋め込み、絶縁層の溝に埋め込まれた金属の表面と絶縁層の表面とを同一高さに加工（平坦化）する化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）が用いられてい
る。
【０００３】
絶縁層の溝に埋め込んだ金属よりも研磨レートが低い材料を絶縁層上に形成し、ＣＭＰ処理において、研磨レートの差を利用することにより、絶縁層の溝に埋め込んだ金属の表面の高さと、絶縁層の表面の高さとを略同一にすることが行われている。絶縁層の溝に埋め込んだ金属よりも研磨レートが低い材料はストッパ層とも呼ばれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７４３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＭＰ処理ではスラリー（研磨剤）が用いられているが、スラリーの種類によっては、スラリーを介して絶縁層の溝に埋め込んだ金属とストッパ層とが電気的に接続し、ガルバニック腐食が発生する場合がある。ガルバニック腐食は、材質の異なる金属が電気的に接続した場合、両者間の電位差により電子の移動が起こり、酸化還元電位の小さい金属が腐食することである。
【０００６】
ガルバニック腐食が発生すると、ディッシング（絶縁層の溝に埋め込んだ金属の上面中央部分付近の凹み）が発生し、絶縁層の溝に埋め込まれた金属の平坦化が困難となる。ＣＭＰ処理にディッシングの発生がほとんど見られない中性スラリーを用いた場合、ストッパ層の種類によっては、ＣＭＰ処理が遅延するという問題がある。本件は、ＣＭＰの処理時間を短縮することを目的とする。
【課題を解決するための手段】
【０００７】
本件の一観点によれば、基板製造方法は、基板上に絶縁層を形成する工程と、絶縁層上に第１のマスクを形成する工程と、第１のマスクを介して絶縁層をエッチングすることにより絶縁層に溝を形成する工程と、第１のマスクを除去する工程と、絶縁層上及び溝の表面に第１の金属層を形成する工程と、溝の内部及び上方に第２のマスクを形成する工程と、第１の金属層上及び第２のマスクの表面に第２の金属層を形成する工程と、第２のマスク及び第２のマスクの表面に形成された第２の金属層を除去する工程と、溝の上方が開口された第３のマスクを第２の金属層上に形成する工程と、溝の内部及び上方に第３の金属層を電界めっきにより形成する工程と、第３のマスクを除去する工程と、第３の金属層を化学機械研磨により平坦化する工程と、を備える。
【発明の効果】
【０００８】
本件によれば、ＣＭＰの処理時間を短縮することができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】ベタめっきを行った後、ＣＭＰ処理を行う場合の工程図（その１）である。
【図１Ｂ】ベタめっきを行った後、ＣＭＰ処理を行う場合の工程図（その２）である。
【図１Ｃ】ベタめっきを行った後、ＣＭＰ処理を行う場合の工程図（その３）である。
【図２Ａ】パターンめっきを行った後、ＣＭＰ処理を行う場合の工程図（その１）である。
【図２Ｂ】パターンめっきを行った後、ＣＭＰ処理を行う場合の工程図（その２）である。
【図２Ｃ】パターンめっきを行った後、ＣＭＰ処理を行う場合の工程図（その３）である。
【図３】本実施形態に係る基板製造方法の工程図（その１）である。
【図４】本実施形態に係る基板製造方法の工程図（その２）である。
【図５】本実施形態に係る基板製造方法の工程図（その３）である。
【図６】本実施形態に係る基板製造方法の工程図（その４）である。
【図７】本実施形態に係る基板製造方法の工程図（その５）である。
【図８】本実施形態に係る基板製造方法の工程図（その６）である。
【図９】本実施形態に係る基板製造方法の工程図（その７）である。
【図１０】本実施形態に係る基板製造方法の工程図（その８）である。
【図１１】本実施形態に係る基板製造方法の工程図（その９）である。
【図１２】本実施形態に係る基板製造方法の工程図（その１０）である。
【図１３】本実施形態に係る基板製造方法の工程図（その１１）である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して発明を実施するための形態（以下、実施形態という）を説明する。以下の実施形態の構成は例示であり、本件は、実施形態の構成に限定されない。
【００１１】
基板（又は絶縁層）に配線溝（又はビアホール）を形成し、配線溝（又はビアホール）内に金属を埋め込んで配線（又はビア）を形成するダマシンプロセスがある。ダマシンプロセスでは、めっき処理により配線溝（又はビアホール）内に金属を埋め込んでいる。めっき処理には、基板（又は絶縁層）全面を均一にめっきするベタめっきと、金属を埋め込むパターン部分のみをめっきするパターンめっきとの２種類がある。
【００１２】
図１は、ダマシンプロセスにおいて、ベタめっきを行った後、ＣＭＰ（Chemical Mechanical Polishing、化学的機械研磨）処理を行う場合の工程図である。図１Ａに示すよう
に、反応性イオンエッチング（ＲＩＥ）により、基板１上の絶縁層２に溝３が形成され、スパッタリングにより、溝３の内部を含む絶縁層２の表面にストッパ層４が形成される。図１Ｂに示すように、電界めっき処理により、溝３の内部にめっき層５が埋め込み形成されるとともに、溝３の上方及びストッパ層４の全面にめっき層５が形成される。図１Ｃに示すように、ＣＭＰ処理を行うことにより、めっき層５がストッパ層４の表面と同じ高さに平坦化される。
【００１３】
図２は、ダマシンプロセスにおいて、パターンめっきを行った後、ＣＭＰ処理を行う場合の工程図である。図２Ａに示すように、反応性イオンエッチングにより、基板１上の絶縁層２に溝３が形成され、スパッタリングにより、溝３の内部を含む絶縁層２の表面にストッパ層４が形成される。ストッパ層４上にレジスト膜を形成した後、フォトリソグラフィにより、図２Ａに示すように、溝３の上方が開口されたレジストパターン（マスクパターン）６がストッパ層４上に形成される。図２Ｂに示すように、電界めっき処理により、
溝３の内部にめっき層５が埋め込み形成されるとともに、溝３の上方にめっき層５が形成される。図２Ｃに示すように、ＣＭＰ処理を行うことにより、めっき層５がストッパ層４の表面と同じ高さに平坦化される。
【００１４】
パターンめっきは、ベタめっきに比べて、めっき面積が非常に小さいため、めっき速度が速い、めっき液の劣化が少ない等の利点があり、環境面においても有益である。すなわち、パターンめっきは、めっき処理の完了がベタめっきよりも速く、めっき液の劣化がベタめっきよりも少ない。
【００１５】
ストッパ層４にＲｕ（ルテニウム）を用いてベタめっきを行った後、ＣＭＰ平坦化を行う際、ＣＭＰ処理において仕上げ処理用スラリーを用いる場合がある。仕上げ処理用スラリーは、例えば、中性（ｐＨ７）タイプで、γ-アルミナ砥粒を含むスラリーである。ベ
タめっきを行った後、仕上げ処理用スラリーを用いてＣＭＰ処理を行った場合、ストッパ層４にＲｕを用いることでディッシングはほとんど発生しない。
【００１６】
また、ストッパ層４にＲｕを用いてパターンめっきを行った後、ＣＭＰ平坦化を行う際、ＣＭＰ処理において仕上げ処理用スラリーを用いる場合がある。パターンめっきを行った後、仕上げ処理用スラリーを用いてＣＭＰ処理を行った場合も、ストッパ層４にＲｕを用いることでディッシングはほとんど発生しない。しかし、同一膜厚のめっき層５にＣＭＰ処理を行う場合、ベタめっきを行った場合よりもパターンめっきを行った場合の方が、ＣＭＰ処理時間が３倍以上になる。
【００１７】
ベタめっきを行った後にＣＭＰ処理を行う場合、ストッパ層４であるＲｕが露出すると、研磨速度が極端に低下する現象が起こる。パターンめっきを行った後にＣＭＰ処理を行う場合、図２Ｂに示すように、ＣＭＰ処理の開始時に既にストッパ層４であるＲｕが露出している。そのため、パターンめっきを行った後にＣＭＰ処理を行う場合、ＣＭＰ処理の開始時から研磨速度が遅いと考えられ、ＣＭＰ処理時間が遅延する。
【００１８】
ストッパ層４にＲｕを用いてパターンめっきを行った後、ＣＭＰ平坦化を行う際、ＣＭＰ処理において高速処理用スラリーを用いる場合がある。高速処理用スラリーは、ＣＭＰ処理における研磨速度が速いスラリーであり、例えば、酸性（ｐＨ７未満）タイプで、α-アルミナ砥粒を含むスラリーである。パターンめっきを行った後、高速処理用スラリー
を用いてＣＭＰ処理を行った場合、平坦化対象のめっき層５とストッパ層４であるＲｕとの間でガルバニック腐食が発生する。ガルバニック腐食が発生すると、急激なディッシングが発生するため、めっき層５の平坦化が困難となる。
【００１９】
めっき処理の種類とめっき処理に用いるスラリーとの組み合わせとして、次の３種類が一般的に用いられている。
（１）ベタめっき＋仕上げ処理用スラリー
（２）パターンめっき＋仕上げ処理用スラリー
（３）ベタめっき＋高速処理用スラリー及び仕上げ処理用スラリーの２ステップ
ベタめっき＋高速処理用スラリー及び仕上げ処理用スラリーの２ステップは、ベタめっきを行った後、高速処理用スラリーを用いてＣＭＰ処理を開始し、ＣＭＰ処理が完了する前に仕上げ処理用スラリーに切り替える方法である。
【００２０】
ベタめっき＋仕上げ処理用スラリーの場合やベタめっき＋高速処理用スラリー及び仕上げ処理用スラリーの２ステップの場合、ベタめっきを用いるため、めっき処理の完了の遅延やめっき液の劣化が早い等の問題がある。パターンめっき＋仕上げ処理用スラリーの場合、ＣＭＰ処理の開始時に既にストッパ層４であるＲｕが露出しているため、ＣＭＰ処理時間の遅延が問題となる。更に、ベタめっき＋高速処理用スラリー及び仕上げ処理用スラ
リーの２ステップの場合、スラリー切り替え時期の見極めが困難になるという問題がある。
【００２１】
本実施形態に係る基板製造方法では、めっき処理において、パターンめっきを用いることにより、めっき処理の完了の遅延やめっき液の劣化を回避する。また、本実施形態に係る基板製造方法では、ストッパ層を保護する金属をストッパ層上に形成することで、ＣＭＰ処理において、スラリーを介してめっき層とストッパ層とが電気的に接続されることを回避する。
【００２２】
図３から図１３を用いて、本実施形態に係る基板製造方法の一例を説明する。図３から図１３は、本実施形態に係る基板製造方法の工程図である。
【００２３】
本実施形態に係る基板製造方法の一例においては、まず、図３に示すように、スパッタリングにより、基板１０上に絶縁層１１を形成する。例えば、基板１０は、アルチック基板である。例えば、絶縁層１１はアルミナ（Ａｌ2Ｏ3）であり、絶縁層１１の膜厚は１μｍである。次に、絶縁層１１上にレジスト膜を形成した後、フォトリソグラフィ技術によりレジスト膜を露光・現像して、図３に示すように、絶縁層１１上にレジストパターン（マスクパターン）１２を形成する。
【００２４】
次に、図４に示すように、レジストパターン１２をマスクにして、反応性イオンエッチングにより、絶縁層１１に溝（埋め込み孔）１３を形成した後、レジストパターン１２を除去する。例えば、溝１３の直径は２００ｎｍであり、溝１３の高さは４００ｎｍである。
【００２５】
そして、図５に示すように、スパッタリングにより、絶縁層１１上にストッパ層１４（第１の金属層に相当）を形成する。この場合、図５に示すように、ストッパ層１４は、溝１３の内部を含む絶縁層１１の全面に形成される。すなわち、ストッパ層１４は、絶縁層１１上及び溝１３の表面に形成される。例えば、ストッパ層１４はＲｕであり、ストッパ層１４の膜厚は５０ｎｍである。ストッパ層１４は、溝１３の内部に金属めっきを埋め込むためのめっきシード層の役割を果たす。
【００２６】
次いで、ストッパ層１４上にレジスト膜を形成した後、フォトリソグラフィ技術によりレジスト膜を露光・現像して、図６に示すように、溝１３の内部及び上方にレジストパターン（マスクパターン）１５を形成する。図６に示すように、溝１３の内部及び上方にレジストパターン１５が形成されることにより、溝１３の内部以外のストッパ層１４が露出した状態になる。
【００２７】
次に、図７に示すように、スパッタリングにより、ストッパ層１４上にバリア層１６（第２の金属層に相当）を形成する。この場合、図７に示すように、溝１３の上方に形成されたレジストパターン１５の表面にもバリア層１６が形成される。例えば、バリア層１６はＴａ（タンタル）であり、バリア層１６の膜厚は８ｎｍである。また、バリア層１６として、Ｔｉ（チタン）、Ｃｒ（クロム）、Ａｌ（アルミニウム）又はＮｉ（ニッケル）等の金属を用いてもよい。
【００２８】
そして、図８に示すように、溝１３の内部及び上方に形成されたレジストパターン１５を除去するとともに、溝１３の上方のレジストパターン１５の表面に形成されたバリア層１６を除去する（リフトオフ）。
【００２９】
次いで、バリア層１６上にレジスト膜を形成した後、フォトリソグラフィ技術によりレジスト膜を露光・現像して、図９に示すように、溝１３の上方が開口されたレジストパタ
ーン（マスクパターン）１７をバリア層１６上に形成する。
【００３０】
次に、図１０に示すように、電界めっき処理により、溝１３の内部にめっき層１８（第３の金属層に相当）を埋め込み形成するとともに、溝１３の上方にめっき層１８を形成する。例えば、めっき層１８は鉄コバルト（ＦｅＣｏ）であり、めっき層１８の膜厚は８００ｎｍである。また、めっき層１８として、ＦｅＮｉ（鉄ニッケル）等のＦｅ系合金又は銅（Ｃｕ）を用いてもよい。
【００３１】
そして、図１１に示すように、バリア層１６上に形成されたレジストパターン１７を除去する。
【００３２】
次いで、図１２に示すように、仕上げ処理用スラリーを用いてＣＭＰ処理を行うことにより、めっき層１８の平坦化を行う。ここでは、基板１０を不図示の研磨パッドに押し付ける圧力を２０ｋＰａ、回転数１００ｒｐｍの条件でＣＭＰ処理を行う。例えば、仕上げ処理用スラリーは、中性（ｐＨ７）タイプで、γ-アルミナ砥粒を含むスラリーである。
仕上げ処理用スラリーとして、バイコウスキー・ジャパン社製のＦＩＮＡＬ−３等を用いることができる。
【００３３】
図１２に示すように、ＣＭＰ処理により、溝１３の上方に形成されためっき層１８及びバリア層１６を研磨し、バリア層１６を除去するとともにめっき層１８の表面とストッパ層１４の表面とが同じ高さとなるように、めっき層１８の平坦化を行う。ＣＭＰ処理時間を制御することにより、バリア層１６を除去し、めっき層１８の表面とストッパ層１４の表面とが同じ高さとなった時点で、ＣＭＰの研磨処理を終了する。
【００３４】
仕上げ処理用スラリーとしてバイコウスキー・ジャパン社製のＦＩＮＡＬ−３を用いた場合におけるバリア層１６に対するめっき層１８の研磨選択比は、１：５０である。バリア層１６に対するめっき層１８の研磨選択比に基づいて、バリア層１６の膜厚を８ｎｍ、めっき層１８の膜厚を８００ｎｍと決定する。溝１３の高さが４００ｎｍであるので、ＣＭＰ処理により、めっき層１８の上部を４００ｎｍ研磨すれば、めっき層１８の表面とストッパ層１４の表面との高さが同じになる。バリア層１６に対するめっき層１８の研磨選択比が１：５０である場合、めっき層１８の上部を４００ｎｍ研磨した時点で、バリア層１６が８ｎｍ研磨されることになる。したがって、めっき層１８の表面とストッパ層１４の表面との高さが同じになった時点でＣＭＰの研磨処理を終了することにより、バリア層１６を除去することができる。すなわち、めっき層１８の平坦化が完了すると同時にバリア層１６を除去することができる。
【００３５】
なお、バリア層１６を除去する例を説明したが、バリア層１６を除去せずにストッパ層１４上にバリア層１６を残存させた状態で、ＣＭＰの研磨処理を終了してもよい。
【００３６】
ストッパ層１４上にバリア層１６を形成することで、ＣＭＰ処理中にストッパ層１４が露出しないため、ＣＭＰの処理時間の遅延を抑制することができる。すなわち、ストッパ層１４上にバリア層１６を形成することにより、ストッパ層１４にＲｕを用いたパターンめっきを行った後のＣＭＰの処理時間を短縮することができる。
【００３７】
上記の例では、ＣＭＰ処理において仕上げ処理用スラリーを用いる場合を説明したが、ＣＭＰ処理において高速処理用スラリーを用いてもよい。高速処理用スラリーは、ＣＭＰ処理における研磨速度が速いスラリーである。高速処理用スラリーは、例えば、酸性（ｐＨ７未満）タイプで、α-アルミナ砥粒を含むスラリーである。高速処理用スラリーとし
て、バイコウスキー・ジャパン社製のＦ−２００又はＦＳ−２００等を用いることができる。
【００３８】
ストッパ層１４上にバリア層１６を形成しない場合、ＣＭＰ処理において、高速処理用スラリーを介して、ストッパ層１４とめっき層１８とが電気的に接続し、めっき層１８にガルバニック腐食が発生する。
【００３９】
ＦｅＣｏ又はＦｅＮｉ等のＦｅ系合金の酸化還元電位は、−０．４４Ｖである。めっき層１８としてＦｅＣｏ又はＦｅＮｉ等のＦｅ系合金を用いる場合、Ｆｅ系合金の酸化還元電位よりも小さい酸化還元電位の金属をバリア層１６として用いることにより、ＣＭＰ処理におけるめっき層１８でのガルバニック腐食を抑制することができる。したがって、ＣＭＰ処理において高速処理用スラリーを用いる場合、めっき層１８がＦｅＣｏ又はＦｅＮｉ等のＦｅ系合金であれば、バリア層１６としてＴａ、Ｔｉ、Ｃｒ、Ａｌ等の金属を使用することが可能である。なお、Ｔａの酸化還元電位は、−０．８１Ｖであり、Ｔｉの酸化還元電位は、−１．７４Ｖであり、Ｃｒの酸化還元電位は、−０．９０Ｖであり、Ａｌの酸化還元電位は、−１．６７６Ｖである。
【００４０】
Ｃｕの酸化還元電位は、０．３４０Ｖである。めっき層１８としてＣｕを用いる場合、Ｃｕの酸化還元電位よりも小さい酸化還元電位の金属をバリア層１６として用いることにより、ＣＭＰ処理におけるめっき層１８でのガルバニック腐食を抑制することができる。したがって、ＣＭＰ処理において高速処理用スラリーを用いる場合、めっき層１８がＣｕであれば、バリア層１６としてＴａ、Ｔｉ、Ｃｒ、Ａｌ等の金属の他にＮｉを使用することが可能である。なお、Ｎｉの酸化還元電位は、−０．２５７Ｖである。
【００４１】
ストッパ層１４上にバリア層１６を形成しない場合には、めっき層１８でガルバニック腐食が発生することから、ＣＭＰ処理において高速処理用スラリーを用いることができなかった。ストッパ層１４上にバリア層１６を形成することにより、めっき層１８でのガルバニック腐食の発生が抑制されるため、ＣＭＰ処理において高速処理用スラリーを用いることが可能となる。
【００４２】
ここで、ＣＭＰ処理において高速処理用スラリーを用いる場合のＣＭＰ処理の完了時点について説明する。ＣＭＰ処理において高速処理用スラリーを用いる場合、ＣＭＰ処理の完了時においてストッパ層１４上にバリア層１６を残存させる。高速処理用スラリーを用いる場合、ストッパ層１４上にバリア層１６が残存していないと、ＣＭＰ処理において、高速処理用スラリーを介して、めっき層１８とストッパ層１４とが電気的に接続し、ガルバニック腐食が発生し、ディッシングが発生する。
【００４３】
図１３は、高速処理用スラリーを用いてＣＭＰ処理を行うことにより、めっき層１８の平坦化を行った場合の工程図である。図１３に示すように、高速処理用スラリーを用いたＣＭＰ処理では、ＣＭＰ処理の完了時においてストッパ層１４上にバリア層１６を残存させている。
【００４４】
バリア層１６とめっき層１８とは硬度が異なり、ＣＭＰによる研磨処理の速度に差が生じる。ＣＭＰによる研磨処理の速度差を検知し、バリア層１６の上面が研磨され始めた時点で、ＣＭＰの研磨処理を終了することにより、ストッパ層１４上にバリア層１６を残存させることが可能である。また、ＣＭＰ処理時間を制御することにより、ＣＭＰ処理の完了時においてストッパ層１４上にバリア層１６を残存させてもよい。
【００４５】
本実施形態に係る基板製造方法では、シングルダマシンプロセスにおいて、パターンめっきを行った後、ＣＭＰ処理を行う場合について説明したが、本実施形態に係る基板製造方法をデュアルダマシンプロセスに適用してもよい。
【００４６】
また、本実施形態に係る基板製造方法において、パターンめっきを行い、ＣＭＰ処理において、最初に高速処理用スラリーを用い、後に仕上げ処理用スラリーに切り替えてもよい。ＣＭＰ処理において、高速処理用スラリーから仕上げ処理用スラリーに切り替える場合、高速処理用スラリーを用いたＣＭＰ処理では、ストッパ層１４上にバリア層１６を残存させた状態でめっき層１８の研磨を停止する。そして、仕上げ処理用スラリーを用いたＣＭＰ処理では、ストッパ層１４上に残存するバリア層１６を除去するとともに、めっき層１８の表面とストッパ層１４の表面とが同じ高さとなるようにめっき層１８を平坦化する。
【００４７】
本実施形態に係る基板製造方法では、ストッパ層１４上にバリア層１６を形成するため、高速処理用スラリーを用いたＣＭＰ処理において、ストッパ層１４が研磨される前にＣＭＰ処理を一旦停止することが可能である。そのため、スラリーの切り替えを容易に行うことができる。
【００４８】
ＣＭＰ処理で仕上げ処理用スラリーを用いる場合、ストッパ層１４としてＴａやＴｉを使用すると、研磨対象であるめっき層１８との研磨選択比がそれほど大きくないため、ストッパ層１４が消滅したり、ディッシングが発生したりする。一方、ＣＭＰ処理で高速処理用スラリーを用いる場合、ＴａやＴｉと研磨対象であるめっき層１８との研磨選択比は１：１００と大きいため、ストッパ層１４としてＴａやＴｉを使用することが可能である。また、ＴａやＴｉは研磨対象であるめっき層１８との酸化還元電位の差がＲｕほど大きくないため、ガルバニック腐食が発生しにくくなる。しかし、めっきシード層としてはＲｕが最適であるため、ストッパ層１４としてＲｕを用いることが好ましい。
【符号の説明】
【００４９】
１ 基板
２ 絶縁層
３ 溝
４ ストッパ層
５ めっき層
６ レジストパターン
１０ 基板
１１ 絶縁層
１２ レジストパターン
１３ 溝
１４ ストッパ層
１５ レジストパターン
１６ バリア層
１７ レジストパターン
１８ めっき層
【技術分野】
【０００１】
本発明は、基板や基板上の絶縁層に形成された溝に埋め込まれた金属の平坦化に関する。
【背景技術】
【０００２】
半導体装置の製造において、基板上に絶縁層を形成し、絶縁層に形成された溝に金属を埋め込み、絶縁層の溝に埋め込まれた金属の表面と絶縁層の表面とを同一高さに加工（平坦化）する化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）が用いられてい
る。
【０００３】
絶縁層の溝に埋め込んだ金属よりも研磨レートが低い材料を絶縁層上に形成し、ＣＭＰ処理において、研磨レートの差を利用することにより、絶縁層の溝に埋め込んだ金属の表面の高さと、絶縁層の表面の高さとを略同一にすることが行われている。絶縁層の溝に埋め込んだ金属よりも研磨レートが低い材料はストッパ層とも呼ばれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７４３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＭＰ処理ではスラリー（研磨剤）が用いられているが、スラリーの種類によっては、スラリーを介して絶縁層の溝に埋め込んだ金属とストッパ層とが電気的に接続し、ガルバニック腐食が発生する場合がある。ガルバニック腐食は、材質の異なる金属が電気的に接続した場合、両者間の電位差により電子の移動が起こり、酸化還元電位の小さい金属が腐食することである。
【０００６】
ガルバニック腐食が発生すると、ディッシング（絶縁層の溝に埋め込んだ金属の上面中央部分付近の凹み）が発生し、絶縁層の溝に埋め込まれた金属の平坦化が困難となる。ＣＭＰ処理にディッシングの発生がほとんど見られない中性スラリーを用いた場合、ストッパ層の種類によっては、ＣＭＰ処理が遅延するという問題がある。本件は、ＣＭＰの処理時間を短縮することを目的とする。
【課題を解決するための手段】
【０００７】
本件の一観点によれば、基板製造方法は、基板上に絶縁層を形成する工程と、絶縁層上に第１のマスクを形成する工程と、第１のマスクを介して絶縁層をエッチングすることにより絶縁層に溝を形成する工程と、第１のマスクを除去する工程と、絶縁層上及び溝の表面に第１の金属層を形成する工程と、溝の内部及び上方に第２のマスクを形成する工程と、第１の金属層上及び第２のマスクの表面に第２の金属層を形成する工程と、第２のマスク及び第２のマスクの表面に形成された第２の金属層を除去する工程と、溝の上方が開口された第３のマスクを第２の金属層上に形成する工程と、溝の内部及び上方に第３の金属層を電界めっきにより形成する工程と、第３のマスクを除去する工程と、第３の金属層を化学機械研磨により平坦化する工程と、を備える。
【発明の効果】
【０００８】
本件によれば、ＣＭＰの処理時間を短縮することができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】ベタめっきを行った後、ＣＭＰ処理を行う場合の工程図（その１）である。
【図１Ｂ】ベタめっきを行った後、ＣＭＰ処理を行う場合の工程図（その２）である。
【図１Ｃ】ベタめっきを行った後、ＣＭＰ処理を行う場合の工程図（その３）である。
【図２Ａ】パターンめっきを行った後、ＣＭＰ処理を行う場合の工程図（その１）である。
【図２Ｂ】パターンめっきを行った後、ＣＭＰ処理を行う場合の工程図（その２）である。
【図２Ｃ】パターンめっきを行った後、ＣＭＰ処理を行う場合の工程図（その３）である。
【図３】本実施形態に係る基板製造方法の工程図（その１）である。
【図４】本実施形態に係る基板製造方法の工程図（その２）である。
【図５】本実施形態に係る基板製造方法の工程図（その３）である。
【図６】本実施形態に係る基板製造方法の工程図（その４）である。
【図７】本実施形態に係る基板製造方法の工程図（その５）である。
【図８】本実施形態に係る基板製造方法の工程図（その６）である。
【図９】本実施形態に係る基板製造方法の工程図（その７）である。
【図１０】本実施形態に係る基板製造方法の工程図（その８）である。
【図１１】本実施形態に係る基板製造方法の工程図（その９）である。
【図１２】本実施形態に係る基板製造方法の工程図（その１０）である。
【図１３】本実施形態に係る基板製造方法の工程図（その１１）である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して発明を実施するための形態（以下、実施形態という）を説明する。以下の実施形態の構成は例示であり、本件は、実施形態の構成に限定されない。
【００１１】
基板（又は絶縁層）に配線溝（又はビアホール）を形成し、配線溝（又はビアホール）内に金属を埋め込んで配線（又はビア）を形成するダマシンプロセスがある。ダマシンプロセスでは、めっき処理により配線溝（又はビアホール）内に金属を埋め込んでいる。めっき処理には、基板（又は絶縁層）全面を均一にめっきするベタめっきと、金属を埋め込むパターン部分のみをめっきするパターンめっきとの２種類がある。
【００１２】
図１は、ダマシンプロセスにおいて、ベタめっきを行った後、ＣＭＰ（Chemical Mechanical Polishing、化学的機械研磨）処理を行う場合の工程図である。図１Ａに示すよう
に、反応性イオンエッチング（ＲＩＥ）により、基板１上の絶縁層２に溝３が形成され、スパッタリングにより、溝３の内部を含む絶縁層２の表面にストッパ層４が形成される。図１Ｂに示すように、電界めっき処理により、溝３の内部にめっき層５が埋め込み形成されるとともに、溝３の上方及びストッパ層４の全面にめっき層５が形成される。図１Ｃに示すように、ＣＭＰ処理を行うことにより、めっき層５がストッパ層４の表面と同じ高さに平坦化される。
【００１３】
図２は、ダマシンプロセスにおいて、パターンめっきを行った後、ＣＭＰ処理を行う場合の工程図である。図２Ａに示すように、反応性イオンエッチングにより、基板１上の絶縁層２に溝３が形成され、スパッタリングにより、溝３の内部を含む絶縁層２の表面にストッパ層４が形成される。ストッパ層４上にレジスト膜を形成した後、フォトリソグラフィにより、図２Ａに示すように、溝３の上方が開口されたレジストパターン（マスクパターン）６がストッパ層４上に形成される。図２Ｂに示すように、電界めっき処理により、
溝３の内部にめっき層５が埋め込み形成されるとともに、溝３の上方にめっき層５が形成される。図２Ｃに示すように、ＣＭＰ処理を行うことにより、めっき層５がストッパ層４の表面と同じ高さに平坦化される。
【００１４】
パターンめっきは、ベタめっきに比べて、めっき面積が非常に小さいため、めっき速度が速い、めっき液の劣化が少ない等の利点があり、環境面においても有益である。すなわち、パターンめっきは、めっき処理の完了がベタめっきよりも速く、めっき液の劣化がベタめっきよりも少ない。
【００１５】
ストッパ層４にＲｕ（ルテニウム）を用いてベタめっきを行った後、ＣＭＰ平坦化を行う際、ＣＭＰ処理において仕上げ処理用スラリーを用いる場合がある。仕上げ処理用スラリーは、例えば、中性（ｐＨ７）タイプで、γ-アルミナ砥粒を含むスラリーである。ベ
タめっきを行った後、仕上げ処理用スラリーを用いてＣＭＰ処理を行った場合、ストッパ層４にＲｕを用いることでディッシングはほとんど発生しない。
【００１６】
また、ストッパ層４にＲｕを用いてパターンめっきを行った後、ＣＭＰ平坦化を行う際、ＣＭＰ処理において仕上げ処理用スラリーを用いる場合がある。パターンめっきを行った後、仕上げ処理用スラリーを用いてＣＭＰ処理を行った場合も、ストッパ層４にＲｕを用いることでディッシングはほとんど発生しない。しかし、同一膜厚のめっき層５にＣＭＰ処理を行う場合、ベタめっきを行った場合よりもパターンめっきを行った場合の方が、ＣＭＰ処理時間が３倍以上になる。
【００１７】
ベタめっきを行った後にＣＭＰ処理を行う場合、ストッパ層４であるＲｕが露出すると、研磨速度が極端に低下する現象が起こる。パターンめっきを行った後にＣＭＰ処理を行う場合、図２Ｂに示すように、ＣＭＰ処理の開始時に既にストッパ層４であるＲｕが露出している。そのため、パターンめっきを行った後にＣＭＰ処理を行う場合、ＣＭＰ処理の開始時から研磨速度が遅いと考えられ、ＣＭＰ処理時間が遅延する。
【００１８】
ストッパ層４にＲｕを用いてパターンめっきを行った後、ＣＭＰ平坦化を行う際、ＣＭＰ処理において高速処理用スラリーを用いる場合がある。高速処理用スラリーは、ＣＭＰ処理における研磨速度が速いスラリーであり、例えば、酸性（ｐＨ７未満）タイプで、α-アルミナ砥粒を含むスラリーである。パターンめっきを行った後、高速処理用スラリー
を用いてＣＭＰ処理を行った場合、平坦化対象のめっき層５とストッパ層４であるＲｕとの間でガルバニック腐食が発生する。ガルバニック腐食が発生すると、急激なディッシングが発生するため、めっき層５の平坦化が困難となる。
【００１９】
めっき処理の種類とめっき処理に用いるスラリーとの組み合わせとして、次の３種類が一般的に用いられている。
（１）ベタめっき＋仕上げ処理用スラリー
（２）パターンめっき＋仕上げ処理用スラリー
（３）ベタめっき＋高速処理用スラリー及び仕上げ処理用スラリーの２ステップ
ベタめっき＋高速処理用スラリー及び仕上げ処理用スラリーの２ステップは、ベタめっきを行った後、高速処理用スラリーを用いてＣＭＰ処理を開始し、ＣＭＰ処理が完了する前に仕上げ処理用スラリーに切り替える方法である。
【００２０】
ベタめっき＋仕上げ処理用スラリーの場合やベタめっき＋高速処理用スラリー及び仕上げ処理用スラリーの２ステップの場合、ベタめっきを用いるため、めっき処理の完了の遅延やめっき液の劣化が早い等の問題がある。パターンめっき＋仕上げ処理用スラリーの場合、ＣＭＰ処理の開始時に既にストッパ層４であるＲｕが露出しているため、ＣＭＰ処理時間の遅延が問題となる。更に、ベタめっき＋高速処理用スラリー及び仕上げ処理用スラ
リーの２ステップの場合、スラリー切り替え時期の見極めが困難になるという問題がある。
【００２１】
本実施形態に係る基板製造方法では、めっき処理において、パターンめっきを用いることにより、めっき処理の完了の遅延やめっき液の劣化を回避する。また、本実施形態に係る基板製造方法では、ストッパ層を保護する金属をストッパ層上に形成することで、ＣＭＰ処理において、スラリーを介してめっき層とストッパ層とが電気的に接続されることを回避する。
【００２２】
図３から図１３を用いて、本実施形態に係る基板製造方法の一例を説明する。図３から図１３は、本実施形態に係る基板製造方法の工程図である。
【００２３】
本実施形態に係る基板製造方法の一例においては、まず、図３に示すように、スパッタリングにより、基板１０上に絶縁層１１を形成する。例えば、基板１０は、アルチック基板である。例えば、絶縁層１１はアルミナ（Ａｌ2Ｏ3）であり、絶縁層１１の膜厚は１μｍである。次に、絶縁層１１上にレジスト膜を形成した後、フォトリソグラフィ技術によりレジスト膜を露光・現像して、図３に示すように、絶縁層１１上にレジストパターン（マスクパターン）１２を形成する。
【００２４】
次に、図４に示すように、レジストパターン１２をマスクにして、反応性イオンエッチングにより、絶縁層１１に溝（埋め込み孔）１３を形成した後、レジストパターン１２を除去する。例えば、溝１３の直径は２００ｎｍであり、溝１３の高さは４００ｎｍである。
【００２５】
そして、図５に示すように、スパッタリングにより、絶縁層１１上にストッパ層１４（第１の金属層に相当）を形成する。この場合、図５に示すように、ストッパ層１４は、溝１３の内部を含む絶縁層１１の全面に形成される。すなわち、ストッパ層１４は、絶縁層１１上及び溝１３の表面に形成される。例えば、ストッパ層１４はＲｕであり、ストッパ層１４の膜厚は５０ｎｍである。ストッパ層１４は、溝１３の内部に金属めっきを埋め込むためのめっきシード層の役割を果たす。
【００２６】
次いで、ストッパ層１４上にレジスト膜を形成した後、フォトリソグラフィ技術によりレジスト膜を露光・現像して、図６に示すように、溝１３の内部及び上方にレジストパターン（マスクパターン）１５を形成する。図６に示すように、溝１３の内部及び上方にレジストパターン１５が形成されることにより、溝１３の内部以外のストッパ層１４が露出した状態になる。
【００２７】
次に、図７に示すように、スパッタリングにより、ストッパ層１４上にバリア層１６（第２の金属層に相当）を形成する。この場合、図７に示すように、溝１３の上方に形成されたレジストパターン１５の表面にもバリア層１６が形成される。例えば、バリア層１６はＴａ（タンタル）であり、バリア層１６の膜厚は８ｎｍである。また、バリア層１６として、Ｔｉ（チタン）、Ｃｒ（クロム）、Ａｌ（アルミニウム）又はＮｉ（ニッケル）等の金属を用いてもよい。
【００２８】
そして、図８に示すように、溝１３の内部及び上方に形成されたレジストパターン１５を除去するとともに、溝１３の上方のレジストパターン１５の表面に形成されたバリア層１６を除去する（リフトオフ）。
【００２９】
次いで、バリア層１６上にレジスト膜を形成した後、フォトリソグラフィ技術によりレジスト膜を露光・現像して、図９に示すように、溝１３の上方が開口されたレジストパタ
ーン（マスクパターン）１７をバリア層１６上に形成する。
【００３０】
次に、図１０に示すように、電界めっき処理により、溝１３の内部にめっき層１８（第３の金属層に相当）を埋め込み形成するとともに、溝１３の上方にめっき層１８を形成する。例えば、めっき層１８は鉄コバルト（ＦｅＣｏ）であり、めっき層１８の膜厚は８００ｎｍである。また、めっき層１８として、ＦｅＮｉ（鉄ニッケル）等のＦｅ系合金又は銅（Ｃｕ）を用いてもよい。
【００３１】
そして、図１１に示すように、バリア層１６上に形成されたレジストパターン１７を除去する。
【００３２】
次いで、図１２に示すように、仕上げ処理用スラリーを用いてＣＭＰ処理を行うことにより、めっき層１８の平坦化を行う。ここでは、基板１０を不図示の研磨パッドに押し付ける圧力を２０ｋＰａ、回転数１００ｒｐｍの条件でＣＭＰ処理を行う。例えば、仕上げ処理用スラリーは、中性（ｐＨ７）タイプで、γ-アルミナ砥粒を含むスラリーである。
仕上げ処理用スラリーとして、バイコウスキー・ジャパン社製のＦＩＮＡＬ−３等を用いることができる。
【００３３】
図１２に示すように、ＣＭＰ処理により、溝１３の上方に形成されためっき層１８及びバリア層１６を研磨し、バリア層１６を除去するとともにめっき層１８の表面とストッパ層１４の表面とが同じ高さとなるように、めっき層１８の平坦化を行う。ＣＭＰ処理時間を制御することにより、バリア層１６を除去し、めっき層１８の表面とストッパ層１４の表面とが同じ高さとなった時点で、ＣＭＰの研磨処理を終了する。
【００３４】
仕上げ処理用スラリーとしてバイコウスキー・ジャパン社製のＦＩＮＡＬ−３を用いた場合におけるバリア層１６に対するめっき層１８の研磨選択比は、１：５０である。バリア層１６に対するめっき層１８の研磨選択比に基づいて、バリア層１６の膜厚を８ｎｍ、めっき層１８の膜厚を８００ｎｍと決定する。溝１３の高さが４００ｎｍであるので、ＣＭＰ処理により、めっき層１８の上部を４００ｎｍ研磨すれば、めっき層１８の表面とストッパ層１４の表面との高さが同じになる。バリア層１６に対するめっき層１８の研磨選択比が１：５０である場合、めっき層１８の上部を４００ｎｍ研磨した時点で、バリア層１６が８ｎｍ研磨されることになる。したがって、めっき層１８の表面とストッパ層１４の表面との高さが同じになった時点でＣＭＰの研磨処理を終了することにより、バリア層１６を除去することができる。すなわち、めっき層１８の平坦化が完了すると同時にバリア層１６を除去することができる。
【００３５】
なお、バリア層１６を除去する例を説明したが、バリア層１６を除去せずにストッパ層１４上にバリア層１６を残存させた状態で、ＣＭＰの研磨処理を終了してもよい。
【００３６】
ストッパ層１４上にバリア層１６を形成することで、ＣＭＰ処理中にストッパ層１４が露出しないため、ＣＭＰの処理時間の遅延を抑制することができる。すなわち、ストッパ層１４上にバリア層１６を形成することにより、ストッパ層１４にＲｕを用いたパターンめっきを行った後のＣＭＰの処理時間を短縮することができる。
【００３７】
上記の例では、ＣＭＰ処理において仕上げ処理用スラリーを用いる場合を説明したが、ＣＭＰ処理において高速処理用スラリーを用いてもよい。高速処理用スラリーは、ＣＭＰ処理における研磨速度が速いスラリーである。高速処理用スラリーは、例えば、酸性（ｐＨ７未満）タイプで、α-アルミナ砥粒を含むスラリーである。高速処理用スラリーとし
て、バイコウスキー・ジャパン社製のＦ−２００又はＦＳ−２００等を用いることができる。
【００３８】
ストッパ層１４上にバリア層１６を形成しない場合、ＣＭＰ処理において、高速処理用スラリーを介して、ストッパ層１４とめっき層１８とが電気的に接続し、めっき層１８にガルバニック腐食が発生する。
【００３９】
ＦｅＣｏ又はＦｅＮｉ等のＦｅ系合金の酸化還元電位は、−０．４４Ｖである。めっき層１８としてＦｅＣｏ又はＦｅＮｉ等のＦｅ系合金を用いる場合、Ｆｅ系合金の酸化還元電位よりも小さい酸化還元電位の金属をバリア層１６として用いることにより、ＣＭＰ処理におけるめっき層１８でのガルバニック腐食を抑制することができる。したがって、ＣＭＰ処理において高速処理用スラリーを用いる場合、めっき層１８がＦｅＣｏ又はＦｅＮｉ等のＦｅ系合金であれば、バリア層１６としてＴａ、Ｔｉ、Ｃｒ、Ａｌ等の金属を使用することが可能である。なお、Ｔａの酸化還元電位は、−０．８１Ｖであり、Ｔｉの酸化還元電位は、−１．７４Ｖであり、Ｃｒの酸化還元電位は、−０．９０Ｖであり、Ａｌの酸化還元電位は、−１．６７６Ｖである。
【００４０】
Ｃｕの酸化還元電位は、０．３４０Ｖである。めっき層１８としてＣｕを用いる場合、Ｃｕの酸化還元電位よりも小さい酸化還元電位の金属をバリア層１６として用いることにより、ＣＭＰ処理におけるめっき層１８でのガルバニック腐食を抑制することができる。したがって、ＣＭＰ処理において高速処理用スラリーを用いる場合、めっき層１８がＣｕであれば、バリア層１６としてＴａ、Ｔｉ、Ｃｒ、Ａｌ等の金属の他にＮｉを使用することが可能である。なお、Ｎｉの酸化還元電位は、−０．２５７Ｖである。
【００４１】
ストッパ層１４上にバリア層１６を形成しない場合には、めっき層１８でガルバニック腐食が発生することから、ＣＭＰ処理において高速処理用スラリーを用いることができなかった。ストッパ層１４上にバリア層１６を形成することにより、めっき層１８でのガルバニック腐食の発生が抑制されるため、ＣＭＰ処理において高速処理用スラリーを用いることが可能となる。
【００４２】
ここで、ＣＭＰ処理において高速処理用スラリーを用いる場合のＣＭＰ処理の完了時点について説明する。ＣＭＰ処理において高速処理用スラリーを用いる場合、ＣＭＰ処理の完了時においてストッパ層１４上にバリア層１６を残存させる。高速処理用スラリーを用いる場合、ストッパ層１４上にバリア層１６が残存していないと、ＣＭＰ処理において、高速処理用スラリーを介して、めっき層１８とストッパ層１４とが電気的に接続し、ガルバニック腐食が発生し、ディッシングが発生する。
【００４３】
図１３は、高速処理用スラリーを用いてＣＭＰ処理を行うことにより、めっき層１８の平坦化を行った場合の工程図である。図１３に示すように、高速処理用スラリーを用いたＣＭＰ処理では、ＣＭＰ処理の完了時においてストッパ層１４上にバリア層１６を残存させている。
【００４４】
バリア層１６とめっき層１８とは硬度が異なり、ＣＭＰによる研磨処理の速度に差が生じる。ＣＭＰによる研磨処理の速度差を検知し、バリア層１６の上面が研磨され始めた時点で、ＣＭＰの研磨処理を終了することにより、ストッパ層１４上にバリア層１６を残存させることが可能である。また、ＣＭＰ処理時間を制御することにより、ＣＭＰ処理の完了時においてストッパ層１４上にバリア層１６を残存させてもよい。
【００４５】
本実施形態に係る基板製造方法では、シングルダマシンプロセスにおいて、パターンめっきを行った後、ＣＭＰ処理を行う場合について説明したが、本実施形態に係る基板製造方法をデュアルダマシンプロセスに適用してもよい。
【００４６】
また、本実施形態に係る基板製造方法において、パターンめっきを行い、ＣＭＰ処理において、最初に高速処理用スラリーを用い、後に仕上げ処理用スラリーに切り替えてもよい。ＣＭＰ処理において、高速処理用スラリーから仕上げ処理用スラリーに切り替える場合、高速処理用スラリーを用いたＣＭＰ処理では、ストッパ層１４上にバリア層１６を残存させた状態でめっき層１８の研磨を停止する。そして、仕上げ処理用スラリーを用いたＣＭＰ処理では、ストッパ層１４上に残存するバリア層１６を除去するとともに、めっき層１８の表面とストッパ層１４の表面とが同じ高さとなるようにめっき層１８を平坦化する。
【００４７】
本実施形態に係る基板製造方法では、ストッパ層１４上にバリア層１６を形成するため、高速処理用スラリーを用いたＣＭＰ処理において、ストッパ層１４が研磨される前にＣＭＰ処理を一旦停止することが可能である。そのため、スラリーの切り替えを容易に行うことができる。
【００４８】
ＣＭＰ処理で仕上げ処理用スラリーを用いる場合、ストッパ層１４としてＴａやＴｉを使用すると、研磨対象であるめっき層１８との研磨選択比がそれほど大きくないため、ストッパ層１４が消滅したり、ディッシングが発生したりする。一方、ＣＭＰ処理で高速処理用スラリーを用いる場合、ＴａやＴｉと研磨対象であるめっき層１８との研磨選択比は１：１００と大きいため、ストッパ層１４としてＴａやＴｉを使用することが可能である。また、ＴａやＴｉは研磨対象であるめっき層１８との酸化還元電位の差がＲｕほど大きくないため、ガルバニック腐食が発生しにくくなる。しかし、めっきシード層としてはＲｕが最適であるため、ストッパ層１４としてＲｕを用いることが好ましい。
【符号の説明】
【００４９】
１ 基板
２ 絶縁層
３ 溝
４ ストッパ層
５ めっき層
６ レジストパターン
１０ 基板
１１ 絶縁層
１２ レジストパターン
１３ 溝
１４ ストッパ層
１５ レジストパターン
１６ バリア層
１７ レジストパターン
１８ めっき層
【特許請求の範囲】
【請求項１】
基板上に絶縁層を形成する工程と、
前記絶縁層上に第１のマスクを形成する工程と、
前記第１のマスクを介して前記絶縁層をエッチングすることにより前記絶縁層に溝を形成する工程と、
前記第１のマスクを除去する工程と、
前記絶縁層上及び前記溝の表面に第１の金属層を形成する工程と、
前記溝の内部及び上方に第２のマスクを形成する工程と、
前記第１の金属層上及び前記第２のマスクの表面に第２の金属層を形成する工程と、
前記第２のマスク及び前記第２のマスクの表面に形成された第２の金属層を除去する工程と、
前記溝の上方が開口された第３のマスクを前記第２の金属層上に形成する工程と、
前記溝の内部及び上方に第３の金属層を電界めっきにより形成する工程と、
前記第３のマスクを除去する工程と、
前記第３の金属層を化学機械研磨により平坦化する工程と、
を備えることを特徴とする基板製造方法。
【請求項２】
前記第２の金属層の酸化還元電位は、前記第３の金属層の酸化還元電位よりも小さいことを特徴とする請求項１に記載の基板製造方法。
【請求項３】
前記第２の金属層と前記第３の金属層との研磨選択比に基づいて、前記第２の金属層及び前記第３の金属層の膜厚が決定され、前記化学機械研磨を終了した時点で前記第２の金属層の除去が完了することを特徴とする請求項１に記載の基板製造方法。
【請求項４】
溝を有する絶縁層と、
前記絶縁層上及び前記溝の表面に形成された第１の金属層と、
前記溝の内部を除く前記第１の金属層上に形成された第２の金属層と、
前記溝の内部に埋め込み形成された第３の金属層と、を備え、
前記第２の金属層と前記第３の金属層とが同じ高さに平坦化されていることを特徴とする基板。
【請求項５】
前記第２の金属層の酸化還元電位は、前記第３の金属層の酸化還元電位よりも小さいことを特徴とする請求項４に記載の基板。
【請求項１】
基板上に絶縁層を形成する工程と、
前記絶縁層上に第１のマスクを形成する工程と、
前記第１のマスクを介して前記絶縁層をエッチングすることにより前記絶縁層に溝を形成する工程と、
前記第１のマスクを除去する工程と、
前記絶縁層上及び前記溝の表面に第１の金属層を形成する工程と、
前記溝の内部及び上方に第２のマスクを形成する工程と、
前記第１の金属層上及び前記第２のマスクの表面に第２の金属層を形成する工程と、
前記第２のマスク及び前記第２のマスクの表面に形成された第２の金属層を除去する工程と、
前記溝の上方が開口された第３のマスクを前記第２の金属層上に形成する工程と、
前記溝の内部及び上方に第３の金属層を電界めっきにより形成する工程と、
前記第３のマスクを除去する工程と、
前記第３の金属層を化学機械研磨により平坦化する工程と、
を備えることを特徴とする基板製造方法。
【請求項２】
前記第２の金属層の酸化還元電位は、前記第３の金属層の酸化還元電位よりも小さいことを特徴とする請求項１に記載の基板製造方法。
【請求項３】
前記第２の金属層と前記第３の金属層との研磨選択比に基づいて、前記第２の金属層及び前記第３の金属層の膜厚が決定され、前記化学機械研磨を終了した時点で前記第２の金属層の除去が完了することを特徴とする請求項１に記載の基板製造方法。
【請求項４】
溝を有する絶縁層と、
前記絶縁層上及び前記溝の表面に形成された第１の金属層と、
前記溝の内部を除く前記第１の金属層上に形成された第２の金属層と、
前記溝の内部に埋め込み形成された第３の金属層と、を備え、
前記第２の金属層と前記第３の金属層とが同じ高さに平坦化されていることを特徴とする基板。
【請求項５】
前記第２の金属層の酸化還元電位は、前記第３の金属層の酸化還元電位よりも小さいことを特徴とする請求項４に記載の基板。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−９６７０５（Ｐ２０１１−９６７０５Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２００９−２４６１９７（Ｐ２００９−２４６１９７）
【出願日】平成２１年１０月２７日（２００９．１０．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２１年１０月２７日（２００９．１０．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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