基板貫通バイアを有する半導体構造および製造方法
【課題】基板を貫通するバイアホールを与える。
【解決手段】半導体デバイス構造は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する基板を含んでなる。基板貫通バイアは基板を貫通している。デバイスは基板の第１の面上に第２の導電型の第１のドープ領域を有する。第２のドープ領域が基板貫通バイアの周りにある。第２のドープ領域は、第１の濃度よりも大きい第２の濃度にドーピングされており、第１の導電型を有する。
【解決手段】半導体デバイス構造は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する基板を含んでなる。基板貫通バイアは基板を貫通している。デバイスは基板の第１の面上に第２の導電型の第１のドープ領域を有する。第２のドープ領域が基板貫通バイアの周りにある。第２のドープ領域は、第１の濃度よりも大きい第２の濃度にドーピングされており、第１の導電型を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造一般に関する。より詳細には、基板貫通バイア（ＴＳＶ）を有する半導体構造、およびその製造方法に関する。
【背景技術】
【０００２】
現在の半導体技術では、集積回路基板の上面から集積回路基板の裏面までの接続経路を設けるために基板貫通バイアを使用することがある。これによって、集積回路への裏面接続が可能となる。例えば、基板貫通バイアは接地への裏面接続を行うために使用され得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７６３３１６５号明細書
【特許文献２】米国特許第７８８４０１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は基板貫通バイア（ＴＳＶ）を有する半導体構造およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の１つの実施形態では、裏面接地接続などに用いる、基板の上面のデバイスから基板の裏面までの経路を提供するために基板貫通バイアが使用される。このデバイスは、ＲＦまたは電力増幅用途などの高電圧用途のためのＬＤＭＯＳデバイスであってもよい。ＬＤＭＯＳデバイスは、それらの絶縁破壊電圧が高いためにこのような高電圧用途に使用されることができる。１つの実施形態では、ＬＤＯＭＳデバイスのソースに対する裏面接地接続を提供するために基板貫通バイアが使用される。１つの実施形態では、２０ボルト以上の高電圧がＬＤＭＯＳデバイスのドレインに印加される。しかしながら、デバイスのドレインに高電圧が印加されてソースが接地に接続されることによって、大きなドレイン漏れ電流が観測される場合がある。このドレイン漏れ電流は、印加されるドレイン電圧、およびＬＤＭＯＳデバイスのドレイン領域のＴＳＶに対する近接性、ならびに不純物濃度に左右される。高密度設計では、このドレイン漏れを低減するために必要とされるＬＤＭＯＳデバイスと基板貫通バイアとの間の間隔が大きすぎる。それゆえ、１つの実施形態では、基板貫通バイアと基板との間の金属−半導体接触界面の物理的特性を変化させるために、基板貫通バイアの側壁にそって高濃度ドープされた領域が形成され、その結果として、ドレイン漏れ電流が低減され、初期逆バイアスドレイン−ソース接合破壊が妨げられる。このように、現行の基板貫通バイアの間隔要件を変更する必要はない。
【０００６】
さらに、（ＬＤＭＯＳデバイスに加えて）他の種類のデバイスが（裏面接地接続のような）裏面接続のためにこれらの基板貫通バイアを使用してもよい。例えば、基板貫通バイアの側壁に沿って形成される高濃度ドープされた領域は、ＰＩＮダイオードの真性領域（「Ｉ」領域）に類似の大きな空乏領域が作成されることを可能にする。このＰＩＮ構造は、適切なカソード設計が利用される場合（このカソード設計は、基板貫通バイアの側壁に沿った高濃度ドープ領域の導電型と反対の導電型にドープされた領域を含む）、高周波数受動素子のようなさまざまな種類のデバイスのための低損失基板を形成するために利用されることができる。
【図面の簡単な説明】
【０００７】
【図１】本開示の１つの実施形態による、初期処理段階における半導体構造を示す断面図。
【図２】本発明の１つの実施形態による、図１の半導体構造の後の処理工程を示す断面図。
【図３】本発明の１つの実施形態による、図２の半導体構造の後の処理工程を示す断面図。
【図４】本発明の１つの実施形態による、図３の半導体構造の後の処理工程を示す断面図。
【図５】本発明の１つの実施形態による、図４の半導体構造の後の処理工程を示す断面図。
【図６】本発明の１つの実施形態による、図５の半導体構造の後の処理工程を示す断面図。
【図７】本発明の１つの実施形態による、図６の半導体構造の後の処理工程を示す断面図。
【図８】本発明の１つの実施形態による、図７の半導体構造の後の処理工程を示す断面図。
【図９】本発明の１つの実施形態による、図８の半導体構造の後の処理工程を示す断面図。
【図１０】本発明の１つの実施形態による、図４の半導体構造の後の処理工程を示す断面図。
【図１１】本発明の１つの実施形態による、図１０の半導体構造の後の処理工程を示す断面図。
【図１２】本発明の１つの実施形態によるＰＩＮ構造を三次元形式で示す斜視図。
【図１３】本発明の１つの実施形態による、伝送線路を有するＰＩＮ構造を三次元形式で示す斜視図。
【図１４】本発明の１つの実施形態による、インダクタコイルを有するＰＩＮ構造を三次元形式で示す斜視図。
【発明を実施するための形態】
【０００８】
本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
図１は、基板１２と、基板１２の上面の中および上に形成されるＬＤＭＯＳデバイス１６とを有する半導体構造１０の断面図を示す。なお、ＬＤＭＯＳデバイス１６はＬＤＭＯＳトランジスタとも称される場合がある。ＬＤＭＯＳデバイス１６は、基板１２の上面上に形成されるゲート１４を含み、ゲート１４は第１の側壁と、第１の側壁の反対側にある第２の側壁とを有する。ＬＤＭＯＳデバイス１６は、基板１２の上面の中に、ゲート１４の下で、ゲート１４の第２の側壁から側方に延在し、続いてゲート１４の第１の側壁から第１の方向において側方に延在するドープ領域１８を含む。ＬＤＭＯＳデバイス１６は、基板１２の上面の中に、ゲート１４の第２の側壁から第２の方向において側方に延在するドープ領域２０も含む。ＬＤＭＯＳデバイス１６は、基板１２の上面の中に、ゲート１４の第１の側壁から第１の方向において側方に延在する（かつ、ゲート１４の下には延在しない）ドープ領域２４と、基板１２の上面の中でドープ領域２４に側方に隣接するドープ領域２２も含む。ドープ領域２２および２４はドープ領域１８内に位置しており、ドープ領域１８はドープ領域２４と比較して基板１２内により深く延在しており、ドープ領域２２はドープ領域１８と比較して基板１２内により深く延在している。ＬＤＭＯＳデバイス１６は、基板１２の上面の中で、ドープ領域２０内にドープ領域２６も含む。ドープ領域２０は、ドープ領域２６と比較して基板１２内により深く延在している。ドープ領域２６は、ゲート１４の第２の側壁から側方に離間している。１つの実施形態では、当該領域はゲート１４から１〜６マイクロメートルの範囲内の距離をおいて位置している。このゲート１４からの側方の距離は、ＬＤＭＯＳデバイス１６の絶縁破壊電圧を決定する要因の１つである。ＬＤＭＯＳデバイス１６のソース領域３０はドープ領域１８および２４を含み、ゲート１４の一方の側面に対して整列しており、ＬＤＭＯＳデバイス１６のドレイン領域２８はドープ領域２０および２６を含む。ドープ領域２２はＬＤＭＯＳデバイス１６の本体接続と称される場合がある。
【０００９】
１つの実施形態では、基板１２はシリコンである。基板１２は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する。１つの実施形態では、基板１２はＰ型ドーパントによって非常に低濃度にドープされ、従ってＰ−−のバックグラウンドドーピングを有する。１つの実施形態では、ＬＤＭＯＳデバイス１６はＰ型基板内に形成されるＮ型デバイスである。この実施形態では、ドープ領域２４および２６はＮ＋の導電性を有することができ、ドープ領域１８はＰの導電性を有することができ、ドープ領域２２はＰ＋の導電性を有することができる。ドープ領域２０は、低濃度ドープドレインエクステンションまたはドリフト領域と称される場合がある。ドープ領域１８は、側方拡散ＰウェルまたはＰＨＶ領域と称される場合がある。さらに、１つの実施形態では、基板１２はＰ−−の代わりにＮ−−の導電性を有してもよい。基板１２は非常に低濃度にドープされるため、基板１２は高い抵抗率を有する。
【００１０】
図２は、層間誘電体層（ＩＬＤ）３２およびマスク層３４が形成された後の、図１の半導体構造１０の断面図を示す。１つの実施形態では、ＩＬＤ層３２は、基板１２の上面の上に一面を覆って堆積される誘電体層であり、化学機械研磨（ＣＭＰ）などによって実質的に平坦化される。マスク層３４は窒化物層のようなハードマスク層であることができ、ＩＬＤ層３２の上に一面を覆って堆積されることができる。
【００１１】
図３は、マスク層３４およびＩＬＤ層３２を貫通して開口３６が形成された後の、図２の半導体構造１０の断面図を示す。１つの実施形態では、マスク層３４の上に、パターニングフォトレジスト層のようなパターニングマスク層が形成され、パターニングマスク層を使用してエッチングが実行されて開口３６が形成される。その後、パターニングマスク層が除去される。
【００１２】
図４は、開口３６が基板１２内に延在している図３の半導体構造１０の断面図を示す。１つの実施形態では、エッチングは、基板１２の大部分を貫通して開口３６を延在させるためのマスクとしてのマスク層３４内の開口３６を使用して実行される。例えば、１つの実施形態では、開口３６は基板１２内に少なくとも７０マイクロメートル延在する。なお、開口３６は基板１２の裏面まで完全には延在しない。さらに、開口３６はＴＳＶの形成に使用されることになる開口である。
【００１３】
図５は、結果として開口３６の側壁に沿ってドープ領域４０をもたらすための傾斜イオン注入３８が実行されている、図４の半導体構造１０の断面図を示す。イオン注入領域４０は、ＴＳＶ空乏障壁領域と称される場合がある。示されている実施形態では、傾斜イオン注入３８は、開口３６の側壁内にドーパントを導入するための一連の傾斜イオン注入を含むことができる。開口３６内の深さおよびドープ領域４０の開口３６の側壁に沿った厚さは、ドーパントの種類、ドーパントのドーズ量、およびドーパントのエネルギーのようなイオン注入のパラメータに応じて決まる。１つの実施形態では、ドープ領域４０は、基板１２の上面から測定して基板１２内に少なくとも２０マイクロメートル延在する。１つの実施形態では、ドープ領域４０は、開口３６の側壁に沿った０．１〜０．２マイクロメートルの範囲内の厚さ、および、開口３６内により深く延在するテーパを有する。ドープ領域４０は、基板１２のバックグラウンドドーパント濃度よりも高いドーパント濃度を有する、高濃度ドープされたＰ型領域（例えば、Ｐ＋領域）である。例えば、ドープ領域４０のドーパント濃度は、基板１２のドーパント濃度を、百倍を上回って、または一万倍を上回って超える場合がある。１つの実施形態では、基板１２がＰ−−などである場合、ドープ領域４０はＰ＋のドーピングを有する場合がある。例えば、ホウ素のようなＰ型ドーパントが使用される。この例では、イオン注入領域４０を形成するために、８０ｋｅＶのエネルギーにおける１ｅ１５のドーズ量が垂直から７度の注入角で使用されることができる。なお、Ｐ＋ドープ領域４０が存在することによって、基板１２がＮ型ドーパントを用いて非常に低濃度にドープされる（例えば、Ｎ−−）ことも可能になり得る。
【００１４】
１つの実施形態では、傾斜イオン注入は、各ステップにおいて合計のイオン注入の一部が導入される別個のステップに分解される。各ステップの間に、ウェーハはイオン注入を開口３６の各側面に向けるように回転される。この実施形態では、ウェーハは０度のウェーハ回転において総量の四半分（１／４）を注入される。その後、ウェーハは９０度回転されて、総量のもう四半分を注入される。その後、ウェーハはさらに９０度回転されて、総量のもう四半分を注入される。その後、ウェーハはさらに９０度回転されて、総量の最後の四半分を注入される。
【００１５】
図６は、マスク層３４の上および開口３６の中に金属層４２が形成された後の、図５の半導体構造１０の断面図を示す。１つの実施形態では、金属層４２は一面を覆って堆積され、基板１２内の開口３６をマスク層３４およびＩＬＤ層３２が覆いかぶさっているため、結果として開口３６を閉じる。１つの実施形態では、金属層４２はチタン層、チタン層の上の窒化チタン層、および窒化チタン層の上のタングステン層を含む。このように、チタン層が開口３６の側壁に沿ってドープ領域４０に隣接して形成され、その後チタン層に隣接して窒化チタン層が形成され、その後窒化チタン層に隣接してタングステン層が形成される。代替的には、材料の他の堆積物が使用されてもよく、他の金属が使用されてもよい。
【００１６】
図７は、金属エッチバックが実行された後の図６の半導体構造１０の断面図を示す。金属エッチバックはマスク層３４の大部分を除去し、金属層４２によって以前に被覆された開口３６を再び開く。
【００１７】
図８は、マスク層３４の残留部分の上および開口３６の中に、金属層４２に隣接して金属層４４が形成された後の、図７の半導体構造１０の断面図を示す。１つの実施形態では、金属層４４は一面を覆って堆積され、金属層４２と同じである。例えば、金属層４４も、チタン、窒化チタン、およびタングステンから成る堆積物である。それゆえ、開口３６内で、金属層４２および金属層４４は、開口３６の両側の側壁に沿った金属層間の単一の継ぎ目を含むことができる、結合メタルフィルを形成する。
【００１８】
図９は、金属エッチバックが実行された後の図８の半導体構造１０の断面図を示す。それゆえ、金属エッチバックの後、開口３６内の金属は平坦化され、結果として初期形成のＴＳＶ４６が生じ、ドープ領域４０はＴＳＶ４６と直接接触する（ＴＳＶ４６の金属と直接接触する）。なお、ＴＳＶの形成は後続の処理が実行されるまで完了しない。例えば、ＩＬＤ３２の上に任意の数の相互接続層が形成されることができ、その相互接続層の上に最終的な保護層が形成されることができる。最終的な保護層が形成された後、処理は基板１２の裏面において継続し得る。例えば、基板１２の裏面においてＴＳＶ４６を露出させるために裏面研磨が実行される。その後、半導体構造１０を完成させるために、基板１２の裏面においてさらなる処理が実行され得る。例えば、ＴＳＶ４６は、ソース３０が基板１２の裏面において接地に結合されることを可能にする。
【００１９】
図９において示されているように、ドープ領域４０はＴＳＶ４６を取り囲み、基板１２内に十分深く延在してドレイン２８に高電圧が印加されることによってドレイン漏れ電流が導入されることを防止する。例えば、ドレイン領域（またはドリフト領域）が基板１２内に基板１２の上面からどの程度まで延在しているかを表す深さ５０は、０．５〜２マイクロメートルの範囲内にあることができ、一方で、ドープ領域４０が基板１２内でＴＳＶ４６の側壁に沿って基板１２の上面からどの程度まで延在しているかを表す深さ５２は、１０マイクロメートル以上、２０マイクロメートル以上、もしくは２５マイクロメートル以上、または３０マイクロメートル以上であることができる。１つの実施形態では、深さ５２は深さ５０の十倍以上である。１つの実施形態では、深さ５２は１０〜３０マイクロメートルである。１つの実施形態では、深さ５２は深さ５０よりも少なくとも５倍大きい。
【００２０】
１つの実施形態では、結果としてＴＳＶ４６の金属と低抗率の高い基板１２との間に高濃度ドープ領域をもたらすドープ領域４０は、ドレイン領域に高電圧が印加されてドレイン領域から空乏領域が拡散すると、電荷担体を供給するバッファ領域を形成する。それゆえ、高濃度ドープ領域４０が存在することにより、ＴＳＶ４６の抵抗接点がドレイン空乏領域からの突き抜け現象から保護され、ドープ領域４０がない場合のドレイン漏れ電流と比較してドレイン漏れ電流が低減される。ドープ領域４０の存在によってＴＳＶ４６の挙動が変化することに起因して、ドレイン漏れはＴＳＶ４６とドリフト領域２０との間の距離４８に左右されなくなる。それゆえ、ＴＳＶとデバイスとの電流間隔要件を変更する必要はない。
【００２１】
図１０は、代替の実施形態による図４の半導体構造１０の断面図を示し、パターニングマスク層３４の上および開口３６内にｉｎ−ｓｉｔｕドープ多結晶シリコン層６０が形成される。１つの実施形態では、多結晶シリコン層６０は基板１２の上に一面を覆って堆積され、それによって、開口３６の側壁に沿って生じる。多結晶シリコン層６０は、同じく開口３６の側壁に沿って高濃度ドープ領域を形成する、説明されたドープ領域４０に類似の、開口３６の側壁に沿った高濃度ドープ領域を形成する。それゆえ、開口３６内の多結晶シリコン層６０はドープ領域６０と称される場合がある。ドープ領域６０は、基板１２のドーピングと同じ導電型のドーピングを有することができるが、基板１２のドーパント濃度よりも高いドーパント濃度による高濃度ドープ領域である。例えば、ドープ領域６０のドーパント濃度は、基板１２のドーパント濃度を、百倍を上回って、または一万倍を上回って超える場合がある。１つの実施形態では、ドープ領域６０は、Ｐ＋の導電型のｉｎ ｓｉｔｕドーピングによって形成されている場合がある。例えば、ホウ素のようなＰ型ドーパントが使用されることができる。ｉｎ−ｓｉｔｕドープされた多結晶シリコンの場合、ドーパントは注入されず、多結晶シリコンの堆積中に導入される。ドーピングレベルは１ｅ１５〜１ｅ２０であることができる。さらに、この実施形態では、基板１２は代替的にＮ−−であってもよい。
【００２２】
図１１は、開口３６に金属を充填してＴＳＶ６２を形成した後の図１０の半導体構造１０の断面図を示す。なお、ＴＳＶ４６を形成するために使用された同じ処理（上記図６〜図９に記載されたステップなど）が、ここでＴＳＶ６２を形成するために繰り返されることができる。さらに、なお、ドープ領域４０によって提供される効果が、ＴＳＶ６２に沿ってドープ領域６０（ＴＳＶ６２を取り囲みＴＳＶ６２の金属と直接接触する）によっても提供される。すなわち、高濃度ドープ領域６０、ＴＳＶ６２の存在は、保護されている抵抗接点の挙動を説明し、ドレイン漏れ電流が低減される。さらに、ＴＳＶとデバイスとの電流間隔要件を変更する必要はない。
【００２３】
図１１に示される処理段階の後、処理はＩＬＤ３２の上に任意の数の相互接続層を形成することに続くことができ、その相互接続層の上に最終的な保護層が形成されることができる。最終的な保護層が形成された後、処理は基板１２の裏面において継続し得る。例えば、基板１２の裏面においてＴＳＶ６２を露出させるために裏面研磨が実行される。その後、半導体構造１０を完成させるために、基板１２の裏面においてさらなる処理が実行され得る。例えば、ＴＳＶ６２は、ソース３０が基板１２の裏面において接地に結合されることを可能にする。さらに、なお、ドープ領域４０とは異なり、ドープ領域６２はＴＳＶ６２の全長にわたって延在する。それゆえ、ドープ領域６２は、ドープ領域４０と比較して基板１２内により深く延在している。
【００２４】
図９または図１１のいずれかを参照して、周囲に高濃度ドープ領域（Ｐ＋ドープ領域４０または６０など）を有するＴＳＶは、ＰＩＮ構造のアノードを形成し、Ｎ型ドリフト領域２０がＰＩＮ構造のカソードを形成し、カソードとアノードとの間の基板１２が「Ｉ」領域に対応することに留意されたい。それゆえ、逆バイアス下で、アノードとカソードとの間の基板１２は、キャリアを一掃されることになり（従って実質的に空乏する）、それによって導電性が非常に低い領域が確立され、隣接するデバイスとの相互作用を最小限に抑えることが可能となる。このようにして、図１〜図１１のＬＤＭＯＳデバイスのドレイン漏れ電流が低減される。
【００２５】
図１２は、基板１１０と、基板１１０の上面内に形成され、基板１１０内に深く延在するＴＳＶ１０２とを含むＰＩＮ構造１００を３次元形式で示す。基板１００は、ＴＳＶ１０２を完全に取り囲みＴＳＶ１０２と接触するドープ領域１０４を含む。ＴＳＶ１０２およびドープ領域１０４は、ＴＳＶ４６およびドープ領域４０またはＴＳＶ６２およびドープ領域６０に関連して上述したものと同じように形成されることができることに留意されたい。構造１００は、ＴＳＶ１０２およびドープ領域１０４から側方に離間される、基板１１０の上面内に形成されるドープ領域１０８も含む。ドープ領域１０８は、既知のパターニングおよびドーピング技法を使用して形成されることができる。構造１００は、基板１１０の上に誘電体層１０６も含む。１つの実施形態では、基板１１０は第１の導電型および第１の濃度（Ｐ−−など）のバックグラウンドドーピングを有し、ドープ領域１０４は第１の導電型であるが基板１１０よりも濃度の高い（Ｐ＋など）ドーピングを有し、ドープ領域１０８は第１の導電型と反対の第２の導電型の（Ｎ＋など）ドーピングを有する。例えば、１つの実施形態において、ドープ領域０４のドーパント濃度は、基板１１０のドーパント濃度を、百倍を上回って、または一万倍を上回って超える。ＴＳＶ１０２を取り囲むドープ領域１０４はＰＩＮ構造のアノードを形成し、ドープ領域１０８はＰＩＮ構造のカソードを形成し、カソードとアノードとの間の基板領域はＰＩＮの真性領域に対応する。上述のように、逆バイアス下で、アノードとカソードとの間の基板１１０は完全に空乏することになり、従って誘電体として振る舞う。それゆえ、この完全に空乏した領域は、低損失の高周波数素子を形成するための強化された基板として使用されることができる。
【００２６】
例えば、１つの実施形態において、ドープ領域１０８は、上述の図１〜図１１のＬＤＭＯＳデバイス１６のドープ領域２０または２６に対応することができる。それゆえ、上記で提供された寸法およびドープ領域４０とドリフト領域２０との間の寸法の比較は、それぞれドープ領域１０４およびドープ領域１０８にも当てはまる。例えば、ドープ領域１０８は基板１１０内で基板１１０の上面から０．５〜２マイクロメートル延在することができ、ドープ領域１０４は基板１１０内でＴＳＶ１９２の側壁に沿って基板１１０の上面から１０マイクロメートル以上延在することができる。代替的に、ドープ領域１０４は基板１１０内に２０マイクロメートル以上、２５マイクロメートル以上、または３０マイクロメートル以上延在することができる。１つの実施形態では、ドープ領域１０４はドープ領域１０８よりも十倍以上基板１１０内に延在する。代替の実施形態では、Ｎ型ドープ領域がＰＩＮ構造のためのカソードを形成し、結果として完全に空乏した基板をもたらすことができるように、ＴＳＶ１０２を接地接続のために使用するＮ型ドープ領域を有する他の種類のデバイスが形成されてもよい。
【００２７】
１つの実施形態では、ドープ領域１０８は、ＴＳＶ１０２を取り囲むかまたは取り巻くように形成されることができ、（ＰＩＮ構造の完全に空乏した領域内で）ドープ領域１０４と１０８との間の基板１１０内にデバイスが形成されることができる。１つの実施形態では、ドープ領域１０８はＴＳＶ１０２の周りにリングを形成する。図１３および図１４は、ＰＩＮ構造の完全に空乏した領域の上に反応性受動素子が形成される、図１２のＰＩＮ構造１００を示す。図１３および図１４の例において、ドープ領域１０８は、ＴＳＶ１０２および反応性受動素子を取り巻いている。同様の参照符号は同様の要素を示すのに使用されていることに留意されたい。
【００２８】
図１３は、ドープ領域１０４と１０８の間で基板１１０の完全に空乏した領域の上および中に伝送線路１１２が形成されているＰＩＮ構造１００を示す。図１４は、基板１００の完全に空乏した領域の上および中にインダクタ１１４があるＰＩＮ構造１００を示す。図１４において、インダクタ１１４の第１の端子は接地に接続するためにＴＳＶ１０２に接続されている。さらに、図１４において、ドープ領域１０８はＴＳＶ１０２の周りにリングを形成し、ＴＳＶ１０２がそのリングの中心にあることができる。
【００２９】
従って、ここまでで、ＴＳＶの金属と半導体基板との間に高濃度ドープ領域を有する、改善されたＴＳＶが提供されたことが理解されるべきである。ＴＳＶを取り囲む高濃度ドープ領域と共に、反対の導電型のドープ領域がＰＩＮ構造を形成することができる。反対の導電型のドープ領域は例えば、ＬＤＭＯＳデバイスのドリフト領域、または、その中にデバイスが形成されることができる、ＴＳＶの周りのリングに対応することができる。このようにして、逆バイアス時に完全に空乏した領域が基板内に形成されることができ、従って、高電圧および高周波数用途におけるような、改善した動作が可能になる。
【００３０】
本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが理解される。
その上、本明細書および特許請求の範囲における「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態が例えば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。
【００３１】
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。例えば、ＴＳＶは任意の種類のデバイスまたはトランジスタに対して裏面接続を提供するために形成されることができる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
【００３２】
本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「１つ（“ａ” ｏｒ “ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つまたは複数の」のような前置きの語句の使用は、不定冠詞「１つの （狽＃ ｏｒ 狽≠飼）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つまたは複数の」または「少なくとも１つの」および「１つの （狽＃ ｏｒ 狽≠飼）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。
【００３３】
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。
【００３４】
以下は本発明のさまざまな実施形態である。
項目１は、半導体デバイス構造であって、第１の濃度および第１の導電型のバックグラウンドドーピングを有する基板を含み、当該基板を貫通する基板貫通バイア（ＴＳＶ）と、基板の第１の面上のデバイスであって、当該デバイスは、第２の導電型の第１のドープ領域を有する、デバイスと、ＴＳＶの周りの第２のドープ領域であって、当該第２のドープ領域は、第１の濃度よりも高い第２の濃度および第１の導電型であるドーピングを有する、第２のドープ領域とを含む、半導体デバイス構造を含む。項目２は、デバイスが、ＴＳＶに結合される側方拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタである、項目１の半導体デバイス構造を含む。項目３は、ＬＤＭＯＳトランジスタが、ＴＳＶに結合される第１の導電型の本体接続を有する、項目２の半導体デバイス構造を含む。項目４は、第２のドープ領域が、本体接続の深さを下回る、基板内のある深さまで延在する、項目３の半導体デバイス構造を含む。項目５は、第１のドープ領域が、本体接続に隣接するＬＤＭＯＳトランジスタのソースである、項目３の半導体デバイス構造を含む。項目６は、ＬＤＭＯＳトランジスタがゲートを有し、ソースがゲートの１つの側面に整列する、項目５の半導体デバイス構造を含む。項目７は、第２のドープ領域がＴＳＶと直接接触する、項目１の半導体デバイス構造を含む。項目８は、第１のドープ領域が、基板の第１の面の下で第１の深さまで延在する、ＬＤＭＯＳトランジスタのドリフト領域を含み、第２のドープ領域が基板の第１の面の下で第２の深さまで延在し、第２の深さは第１の深さよりも大きい、項目１の半導体デバイス構造を含む。項目９は、第２の深さが第１の深さの十倍以上大きい、項目８の半導体デバイス構造を含む。項目１０は、第１のドープ領域がＴＳＶを取り巻いている、項目１の半導体デバイス構造を含む。項目１１は、第２の濃度が第１の濃度の百倍よりも大きい、項目１の半導体デバイス構造を含む。項目１２は、第２の濃度が第１の濃度の一万倍よりも大きい、項目１１の半導体デバイス構造を含む。項目１３は、ＬＤＭＯＳトランジスタが、基板の第１の面の下で第１の深さまで延在するドリフト領域を有し、ドープ領域が基板の第１の面の下で第２の深さまで延在し、第２の深さは第１の深さよりも少なくとも５倍大きい、項目１２の半導体デバイス構造を含む。
【００３５】
項目１４は、半導体デバイス構造であって、半導体基板であって、当該半導体基板を第１の面から第２の面まで貫通するバイアを有する、半導体基板と、第１のドープ領域を有する第１の面上のデバイスと、バイアの周りにあって当該バイアと接触する第２のドープ領域とを含み、基板は第１の濃度のバックグラウンドドーピングレベルを有し、基板は第１の導電型を有し、第１のドープ領域は第２の導電型であるとともに基板の下で第１の深さを有し、第２のドープ領域は基板の下で第２の深さを有し、第２の深さは第１の深さよりも大きく、第２のドープ領域は第２の濃度のドーピングレベルを有し、第２の濃度は第１の濃度よりも大きい、半導体デバイス構造を含む。項目１５は、第１のドープ領域がＬＤＭＯＳデバイスのドリフト領域を含む、項目１４の半導体デバイス構造を含む。項目１６は、第１のドープ領域が第２のドープ領域を取り巻いている、項目１４の半導体デバイス構造を含む。
【００３６】
項目１７は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する半導体基板を使用して半導体デバイス構造を形成する方法であって、第２の導電型の第１のドープ領域を有する半導体基板の第１の面の中および上にデバイスを形成することであって、第２のドープ領域は第１の面の下で第１の深さを有する、形成することと、基板の第１の面と第２の面との間に延在する、基板を貫通する開口を形成することと、第２のドープ領域を形成することであって、第２のドープ領域は、第１の面から第１の深さより大きい第２の深さまで延在する開口内にあり、第１の濃度よりも大きい第２の濃度を有し、第１の導電型である、形成することと、開口に金属を充填することであって、金属は第２のドープ領域と接触する、充填することを含む、方法を含む。項目１８は、第２のドープ領域を形成することが、開口内にｉｎ−ｓｉｔｕドープ多結晶シリコンを堆積することを含む、項目１７の方法を含む。項目１９は、第２のドープ領域を形成することが、第２の深さまで開口の側壁にドーパントを付加するためのイオン注入を実行することを含む、項目１７の方法を含む。項目２０は、デバイスを形成することが、第１のドープ領域としてのドリフト領域、および開口の周りの第１の面上のリングを有する側方拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタから成る群のうちの１つを形成することを含み、リングは第１のドープ領域である、項目１７の方法を含む。
【符号の説明】
【００３７】
１０…半導体デバイス構造、１２…基板、１４…ゲート、１６…ＬＤＭＯＳデバイス、３６…基板貫通バイア。
【技術分野】
【０００１】
本発明は半導体製造一般に関する。より詳細には、基板貫通バイア（ＴＳＶ）を有する半導体構造、およびその製造方法に関する。
【背景技術】
【０００２】
現在の半導体技術では、集積回路基板の上面から集積回路基板の裏面までの接続経路を設けるために基板貫通バイアを使用することがある。これによって、集積回路への裏面接続が可能となる。例えば、基板貫通バイアは接地への裏面接続を行うために使用され得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７６３３１６５号明細書
【特許文献２】米国特許第７８８４０１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は基板貫通バイア（ＴＳＶ）を有する半導体構造およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の１つの実施形態では、裏面接地接続などに用いる、基板の上面のデバイスから基板の裏面までの経路を提供するために基板貫通バイアが使用される。このデバイスは、ＲＦまたは電力増幅用途などの高電圧用途のためのＬＤＭＯＳデバイスであってもよい。ＬＤＭＯＳデバイスは、それらの絶縁破壊電圧が高いためにこのような高電圧用途に使用されることができる。１つの実施形態では、ＬＤＯＭＳデバイスのソースに対する裏面接地接続を提供するために基板貫通バイアが使用される。１つの実施形態では、２０ボルト以上の高電圧がＬＤＭＯＳデバイスのドレインに印加される。しかしながら、デバイスのドレインに高電圧が印加されてソースが接地に接続されることによって、大きなドレイン漏れ電流が観測される場合がある。このドレイン漏れ電流は、印加されるドレイン電圧、およびＬＤＭＯＳデバイスのドレイン領域のＴＳＶに対する近接性、ならびに不純物濃度に左右される。高密度設計では、このドレイン漏れを低減するために必要とされるＬＤＭＯＳデバイスと基板貫通バイアとの間の間隔が大きすぎる。それゆえ、１つの実施形態では、基板貫通バイアと基板との間の金属−半導体接触界面の物理的特性を変化させるために、基板貫通バイアの側壁にそって高濃度ドープされた領域が形成され、その結果として、ドレイン漏れ電流が低減され、初期逆バイアスドレイン−ソース接合破壊が妨げられる。このように、現行の基板貫通バイアの間隔要件を変更する必要はない。
【０００６】
さらに、（ＬＤＭＯＳデバイスに加えて）他の種類のデバイスが（裏面接地接続のような）裏面接続のためにこれらの基板貫通バイアを使用してもよい。例えば、基板貫通バイアの側壁に沿って形成される高濃度ドープされた領域は、ＰＩＮダイオードの真性領域（「Ｉ」領域）に類似の大きな空乏領域が作成されることを可能にする。このＰＩＮ構造は、適切なカソード設計が利用される場合（このカソード設計は、基板貫通バイアの側壁に沿った高濃度ドープ領域の導電型と反対の導電型にドープされた領域を含む）、高周波数受動素子のようなさまざまな種類のデバイスのための低損失基板を形成するために利用されることができる。
【図面の簡単な説明】
【０００７】
【図１】本開示の１つの実施形態による、初期処理段階における半導体構造を示す断面図。
【図２】本発明の１つの実施形態による、図１の半導体構造の後の処理工程を示す断面図。
【図３】本発明の１つの実施形態による、図２の半導体構造の後の処理工程を示す断面図。
【図４】本発明の１つの実施形態による、図３の半導体構造の後の処理工程を示す断面図。
【図５】本発明の１つの実施形態による、図４の半導体構造の後の処理工程を示す断面図。
【図６】本発明の１つの実施形態による、図５の半導体構造の後の処理工程を示す断面図。
【図７】本発明の１つの実施形態による、図６の半導体構造の後の処理工程を示す断面図。
【図８】本発明の１つの実施形態による、図７の半導体構造の後の処理工程を示す断面図。
【図９】本発明の１つの実施形態による、図８の半導体構造の後の処理工程を示す断面図。
【図１０】本発明の１つの実施形態による、図４の半導体構造の後の処理工程を示す断面図。
【図１１】本発明の１つの実施形態による、図１０の半導体構造の後の処理工程を示す断面図。
【図１２】本発明の１つの実施形態によるＰＩＮ構造を三次元形式で示す斜視図。
【図１３】本発明の１つの実施形態による、伝送線路を有するＰＩＮ構造を三次元形式で示す斜視図。
【図１４】本発明の１つの実施形態による、インダクタコイルを有するＰＩＮ構造を三次元形式で示す斜視図。
【発明を実施するための形態】
【０００８】
本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
図１は、基板１２と、基板１２の上面の中および上に形成されるＬＤＭＯＳデバイス１６とを有する半導体構造１０の断面図を示す。なお、ＬＤＭＯＳデバイス１６はＬＤＭＯＳトランジスタとも称される場合がある。ＬＤＭＯＳデバイス１６は、基板１２の上面上に形成されるゲート１４を含み、ゲート１４は第１の側壁と、第１の側壁の反対側にある第２の側壁とを有する。ＬＤＭＯＳデバイス１６は、基板１２の上面の中に、ゲート１４の下で、ゲート１４の第２の側壁から側方に延在し、続いてゲート１４の第１の側壁から第１の方向において側方に延在するドープ領域１８を含む。ＬＤＭＯＳデバイス１６は、基板１２の上面の中に、ゲート１４の第２の側壁から第２の方向において側方に延在するドープ領域２０も含む。ＬＤＭＯＳデバイス１６は、基板１２の上面の中に、ゲート１４の第１の側壁から第１の方向において側方に延在する（かつ、ゲート１４の下には延在しない）ドープ領域２４と、基板１２の上面の中でドープ領域２４に側方に隣接するドープ領域２２も含む。ドープ領域２２および２４はドープ領域１８内に位置しており、ドープ領域１８はドープ領域２４と比較して基板１２内により深く延在しており、ドープ領域２２はドープ領域１８と比較して基板１２内により深く延在している。ＬＤＭＯＳデバイス１６は、基板１２の上面の中で、ドープ領域２０内にドープ領域２６も含む。ドープ領域２０は、ドープ領域２６と比較して基板１２内により深く延在している。ドープ領域２６は、ゲート１４の第２の側壁から側方に離間している。１つの実施形態では、当該領域はゲート１４から１〜６マイクロメートルの範囲内の距離をおいて位置している。このゲート１４からの側方の距離は、ＬＤＭＯＳデバイス１６の絶縁破壊電圧を決定する要因の１つである。ＬＤＭＯＳデバイス１６のソース領域３０はドープ領域１８および２４を含み、ゲート１４の一方の側面に対して整列しており、ＬＤＭＯＳデバイス１６のドレイン領域２８はドープ領域２０および２６を含む。ドープ領域２２はＬＤＭＯＳデバイス１６の本体接続と称される場合がある。
【０００９】
１つの実施形態では、基板１２はシリコンである。基板１２は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する。１つの実施形態では、基板１２はＰ型ドーパントによって非常に低濃度にドープされ、従ってＰ−−のバックグラウンドドーピングを有する。１つの実施形態では、ＬＤＭＯＳデバイス１６はＰ型基板内に形成されるＮ型デバイスである。この実施形態では、ドープ領域２４および２６はＮ＋の導電性を有することができ、ドープ領域１８はＰの導電性を有することができ、ドープ領域２２はＰ＋の導電性を有することができる。ドープ領域２０は、低濃度ドープドレインエクステンションまたはドリフト領域と称される場合がある。ドープ領域１８は、側方拡散ＰウェルまたはＰＨＶ領域と称される場合がある。さらに、１つの実施形態では、基板１２はＰ−−の代わりにＮ−−の導電性を有してもよい。基板１２は非常に低濃度にドープされるため、基板１２は高い抵抗率を有する。
【００１０】
図２は、層間誘電体層（ＩＬＤ）３２およびマスク層３４が形成された後の、図１の半導体構造１０の断面図を示す。１つの実施形態では、ＩＬＤ層３２は、基板１２の上面の上に一面を覆って堆積される誘電体層であり、化学機械研磨（ＣＭＰ）などによって実質的に平坦化される。マスク層３４は窒化物層のようなハードマスク層であることができ、ＩＬＤ層３２の上に一面を覆って堆積されることができる。
【００１１】
図３は、マスク層３４およびＩＬＤ層３２を貫通して開口３６が形成された後の、図２の半導体構造１０の断面図を示す。１つの実施形態では、マスク層３４の上に、パターニングフォトレジスト層のようなパターニングマスク層が形成され、パターニングマスク層を使用してエッチングが実行されて開口３６が形成される。その後、パターニングマスク層が除去される。
【００１２】
図４は、開口３６が基板１２内に延在している図３の半導体構造１０の断面図を示す。１つの実施形態では、エッチングは、基板１２の大部分を貫通して開口３６を延在させるためのマスクとしてのマスク層３４内の開口３６を使用して実行される。例えば、１つの実施形態では、開口３６は基板１２内に少なくとも７０マイクロメートル延在する。なお、開口３６は基板１２の裏面まで完全には延在しない。さらに、開口３６はＴＳＶの形成に使用されることになる開口である。
【００１３】
図５は、結果として開口３６の側壁に沿ってドープ領域４０をもたらすための傾斜イオン注入３８が実行されている、図４の半導体構造１０の断面図を示す。イオン注入領域４０は、ＴＳＶ空乏障壁領域と称される場合がある。示されている実施形態では、傾斜イオン注入３８は、開口３６の側壁内にドーパントを導入するための一連の傾斜イオン注入を含むことができる。開口３６内の深さおよびドープ領域４０の開口３６の側壁に沿った厚さは、ドーパントの種類、ドーパントのドーズ量、およびドーパントのエネルギーのようなイオン注入のパラメータに応じて決まる。１つの実施形態では、ドープ領域４０は、基板１２の上面から測定して基板１２内に少なくとも２０マイクロメートル延在する。１つの実施形態では、ドープ領域４０は、開口３６の側壁に沿った０．１〜０．２マイクロメートルの範囲内の厚さ、および、開口３６内により深く延在するテーパを有する。ドープ領域４０は、基板１２のバックグラウンドドーパント濃度よりも高いドーパント濃度を有する、高濃度ドープされたＰ型領域（例えば、Ｐ＋領域）である。例えば、ドープ領域４０のドーパント濃度は、基板１２のドーパント濃度を、百倍を上回って、または一万倍を上回って超える場合がある。１つの実施形態では、基板１２がＰ−−などである場合、ドープ領域４０はＰ＋のドーピングを有する場合がある。例えば、ホウ素のようなＰ型ドーパントが使用される。この例では、イオン注入領域４０を形成するために、８０ｋｅＶのエネルギーにおける１ｅ１５のドーズ量が垂直から７度の注入角で使用されることができる。なお、Ｐ＋ドープ領域４０が存在することによって、基板１２がＮ型ドーパントを用いて非常に低濃度にドープされる（例えば、Ｎ−−）ことも可能になり得る。
【００１４】
１つの実施形態では、傾斜イオン注入は、各ステップにおいて合計のイオン注入の一部が導入される別個のステップに分解される。各ステップの間に、ウェーハはイオン注入を開口３６の各側面に向けるように回転される。この実施形態では、ウェーハは０度のウェーハ回転において総量の四半分（１／４）を注入される。その後、ウェーハは９０度回転されて、総量のもう四半分を注入される。その後、ウェーハはさらに９０度回転されて、総量のもう四半分を注入される。その後、ウェーハはさらに９０度回転されて、総量の最後の四半分を注入される。
【００１５】
図６は、マスク層３４の上および開口３６の中に金属層４２が形成された後の、図５の半導体構造１０の断面図を示す。１つの実施形態では、金属層４２は一面を覆って堆積され、基板１２内の開口３６をマスク層３４およびＩＬＤ層３２が覆いかぶさっているため、結果として開口３６を閉じる。１つの実施形態では、金属層４２はチタン層、チタン層の上の窒化チタン層、および窒化チタン層の上のタングステン層を含む。このように、チタン層が開口３６の側壁に沿ってドープ領域４０に隣接して形成され、その後チタン層に隣接して窒化チタン層が形成され、その後窒化チタン層に隣接してタングステン層が形成される。代替的には、材料の他の堆積物が使用されてもよく、他の金属が使用されてもよい。
【００１６】
図７は、金属エッチバックが実行された後の図６の半導体構造１０の断面図を示す。金属エッチバックはマスク層３４の大部分を除去し、金属層４２によって以前に被覆された開口３６を再び開く。
【００１７】
図８は、マスク層３４の残留部分の上および開口３６の中に、金属層４２に隣接して金属層４４が形成された後の、図７の半導体構造１０の断面図を示す。１つの実施形態では、金属層４４は一面を覆って堆積され、金属層４２と同じである。例えば、金属層４４も、チタン、窒化チタン、およびタングステンから成る堆積物である。それゆえ、開口３６内で、金属層４２および金属層４４は、開口３６の両側の側壁に沿った金属層間の単一の継ぎ目を含むことができる、結合メタルフィルを形成する。
【００１８】
図９は、金属エッチバックが実行された後の図８の半導体構造１０の断面図を示す。それゆえ、金属エッチバックの後、開口３６内の金属は平坦化され、結果として初期形成のＴＳＶ４６が生じ、ドープ領域４０はＴＳＶ４６と直接接触する（ＴＳＶ４６の金属と直接接触する）。なお、ＴＳＶの形成は後続の処理が実行されるまで完了しない。例えば、ＩＬＤ３２の上に任意の数の相互接続層が形成されることができ、その相互接続層の上に最終的な保護層が形成されることができる。最終的な保護層が形成された後、処理は基板１２の裏面において継続し得る。例えば、基板１２の裏面においてＴＳＶ４６を露出させるために裏面研磨が実行される。その後、半導体構造１０を完成させるために、基板１２の裏面においてさらなる処理が実行され得る。例えば、ＴＳＶ４６は、ソース３０が基板１２の裏面において接地に結合されることを可能にする。
【００１９】
図９において示されているように、ドープ領域４０はＴＳＶ４６を取り囲み、基板１２内に十分深く延在してドレイン２８に高電圧が印加されることによってドレイン漏れ電流が導入されることを防止する。例えば、ドレイン領域（またはドリフト領域）が基板１２内に基板１２の上面からどの程度まで延在しているかを表す深さ５０は、０．５〜２マイクロメートルの範囲内にあることができ、一方で、ドープ領域４０が基板１２内でＴＳＶ４６の側壁に沿って基板１２の上面からどの程度まで延在しているかを表す深さ５２は、１０マイクロメートル以上、２０マイクロメートル以上、もしくは２５マイクロメートル以上、または３０マイクロメートル以上であることができる。１つの実施形態では、深さ５２は深さ５０の十倍以上である。１つの実施形態では、深さ５２は１０〜３０マイクロメートルである。１つの実施形態では、深さ５２は深さ５０よりも少なくとも５倍大きい。
【００２０】
１つの実施形態では、結果としてＴＳＶ４６の金属と低抗率の高い基板１２との間に高濃度ドープ領域をもたらすドープ領域４０は、ドレイン領域に高電圧が印加されてドレイン領域から空乏領域が拡散すると、電荷担体を供給するバッファ領域を形成する。それゆえ、高濃度ドープ領域４０が存在することにより、ＴＳＶ４６の抵抗接点がドレイン空乏領域からの突き抜け現象から保護され、ドープ領域４０がない場合のドレイン漏れ電流と比較してドレイン漏れ電流が低減される。ドープ領域４０の存在によってＴＳＶ４６の挙動が変化することに起因して、ドレイン漏れはＴＳＶ４６とドリフト領域２０との間の距離４８に左右されなくなる。それゆえ、ＴＳＶとデバイスとの電流間隔要件を変更する必要はない。
【００２１】
図１０は、代替の実施形態による図４の半導体構造１０の断面図を示し、パターニングマスク層３４の上および開口３６内にｉｎ−ｓｉｔｕドープ多結晶シリコン層６０が形成される。１つの実施形態では、多結晶シリコン層６０は基板１２の上に一面を覆って堆積され、それによって、開口３６の側壁に沿って生じる。多結晶シリコン層６０は、同じく開口３６の側壁に沿って高濃度ドープ領域を形成する、説明されたドープ領域４０に類似の、開口３６の側壁に沿った高濃度ドープ領域を形成する。それゆえ、開口３６内の多結晶シリコン層６０はドープ領域６０と称される場合がある。ドープ領域６０は、基板１２のドーピングと同じ導電型のドーピングを有することができるが、基板１２のドーパント濃度よりも高いドーパント濃度による高濃度ドープ領域である。例えば、ドープ領域６０のドーパント濃度は、基板１２のドーパント濃度を、百倍を上回って、または一万倍を上回って超える場合がある。１つの実施形態では、ドープ領域６０は、Ｐ＋の導電型のｉｎ ｓｉｔｕドーピングによって形成されている場合がある。例えば、ホウ素のようなＰ型ドーパントが使用されることができる。ｉｎ−ｓｉｔｕドープされた多結晶シリコンの場合、ドーパントは注入されず、多結晶シリコンの堆積中に導入される。ドーピングレベルは１ｅ１５〜１ｅ２０であることができる。さらに、この実施形態では、基板１２は代替的にＮ−−であってもよい。
【００２２】
図１１は、開口３６に金属を充填してＴＳＶ６２を形成した後の図１０の半導体構造１０の断面図を示す。なお、ＴＳＶ４６を形成するために使用された同じ処理（上記図６〜図９に記載されたステップなど）が、ここでＴＳＶ６２を形成するために繰り返されることができる。さらに、なお、ドープ領域４０によって提供される効果が、ＴＳＶ６２に沿ってドープ領域６０（ＴＳＶ６２を取り囲みＴＳＶ６２の金属と直接接触する）によっても提供される。すなわち、高濃度ドープ領域６０、ＴＳＶ６２の存在は、保護されている抵抗接点の挙動を説明し、ドレイン漏れ電流が低減される。さらに、ＴＳＶとデバイスとの電流間隔要件を変更する必要はない。
【００２３】
図１１に示される処理段階の後、処理はＩＬＤ３２の上に任意の数の相互接続層を形成することに続くことができ、その相互接続層の上に最終的な保護層が形成されることができる。最終的な保護層が形成された後、処理は基板１２の裏面において継続し得る。例えば、基板１２の裏面においてＴＳＶ６２を露出させるために裏面研磨が実行される。その後、半導体構造１０を完成させるために、基板１２の裏面においてさらなる処理が実行され得る。例えば、ＴＳＶ６２は、ソース３０が基板１２の裏面において接地に結合されることを可能にする。さらに、なお、ドープ領域４０とは異なり、ドープ領域６２はＴＳＶ６２の全長にわたって延在する。それゆえ、ドープ領域６２は、ドープ領域４０と比較して基板１２内により深く延在している。
【００２４】
図９または図１１のいずれかを参照して、周囲に高濃度ドープ領域（Ｐ＋ドープ領域４０または６０など）を有するＴＳＶは、ＰＩＮ構造のアノードを形成し、Ｎ型ドリフト領域２０がＰＩＮ構造のカソードを形成し、カソードとアノードとの間の基板１２が「Ｉ」領域に対応することに留意されたい。それゆえ、逆バイアス下で、アノードとカソードとの間の基板１２は、キャリアを一掃されることになり（従って実質的に空乏する）、それによって導電性が非常に低い領域が確立され、隣接するデバイスとの相互作用を最小限に抑えることが可能となる。このようにして、図１〜図１１のＬＤＭＯＳデバイスのドレイン漏れ電流が低減される。
【００２５】
図１２は、基板１１０と、基板１１０の上面内に形成され、基板１１０内に深く延在するＴＳＶ１０２とを含むＰＩＮ構造１００を３次元形式で示す。基板１００は、ＴＳＶ１０２を完全に取り囲みＴＳＶ１０２と接触するドープ領域１０４を含む。ＴＳＶ１０２およびドープ領域１０４は、ＴＳＶ４６およびドープ領域４０またはＴＳＶ６２およびドープ領域６０に関連して上述したものと同じように形成されることができることに留意されたい。構造１００は、ＴＳＶ１０２およびドープ領域１０４から側方に離間される、基板１１０の上面内に形成されるドープ領域１０８も含む。ドープ領域１０８は、既知のパターニングおよびドーピング技法を使用して形成されることができる。構造１００は、基板１１０の上に誘電体層１０６も含む。１つの実施形態では、基板１１０は第１の導電型および第１の濃度（Ｐ−−など）のバックグラウンドドーピングを有し、ドープ領域１０４は第１の導電型であるが基板１１０よりも濃度の高い（Ｐ＋など）ドーピングを有し、ドープ領域１０８は第１の導電型と反対の第２の導電型の（Ｎ＋など）ドーピングを有する。例えば、１つの実施形態において、ドープ領域０４のドーパント濃度は、基板１１０のドーパント濃度を、百倍を上回って、または一万倍を上回って超える。ＴＳＶ１０２を取り囲むドープ領域１０４はＰＩＮ構造のアノードを形成し、ドープ領域１０８はＰＩＮ構造のカソードを形成し、カソードとアノードとの間の基板領域はＰＩＮの真性領域に対応する。上述のように、逆バイアス下で、アノードとカソードとの間の基板１１０は完全に空乏することになり、従って誘電体として振る舞う。それゆえ、この完全に空乏した領域は、低損失の高周波数素子を形成するための強化された基板として使用されることができる。
【００２６】
例えば、１つの実施形態において、ドープ領域１０８は、上述の図１〜図１１のＬＤＭＯＳデバイス１６のドープ領域２０または２６に対応することができる。それゆえ、上記で提供された寸法およびドープ領域４０とドリフト領域２０との間の寸法の比較は、それぞれドープ領域１０４およびドープ領域１０８にも当てはまる。例えば、ドープ領域１０８は基板１１０内で基板１１０の上面から０．５〜２マイクロメートル延在することができ、ドープ領域１０４は基板１１０内でＴＳＶ１９２の側壁に沿って基板１１０の上面から１０マイクロメートル以上延在することができる。代替的に、ドープ領域１０４は基板１１０内に２０マイクロメートル以上、２５マイクロメートル以上、または３０マイクロメートル以上延在することができる。１つの実施形態では、ドープ領域１０４はドープ領域１０８よりも十倍以上基板１１０内に延在する。代替の実施形態では、Ｎ型ドープ領域がＰＩＮ構造のためのカソードを形成し、結果として完全に空乏した基板をもたらすことができるように、ＴＳＶ１０２を接地接続のために使用するＮ型ドープ領域を有する他の種類のデバイスが形成されてもよい。
【００２７】
１つの実施形態では、ドープ領域１０８は、ＴＳＶ１０２を取り囲むかまたは取り巻くように形成されることができ、（ＰＩＮ構造の完全に空乏した領域内で）ドープ領域１０４と１０８との間の基板１１０内にデバイスが形成されることができる。１つの実施形態では、ドープ領域１０８はＴＳＶ１０２の周りにリングを形成する。図１３および図１４は、ＰＩＮ構造の完全に空乏した領域の上に反応性受動素子が形成される、図１２のＰＩＮ構造１００を示す。図１３および図１４の例において、ドープ領域１０８は、ＴＳＶ１０２および反応性受動素子を取り巻いている。同様の参照符号は同様の要素を示すのに使用されていることに留意されたい。
【００２８】
図１３は、ドープ領域１０４と１０８の間で基板１１０の完全に空乏した領域の上および中に伝送線路１１２が形成されているＰＩＮ構造１００を示す。図１４は、基板１００の完全に空乏した領域の上および中にインダクタ１１４があるＰＩＮ構造１００を示す。図１４において、インダクタ１１４の第１の端子は接地に接続するためにＴＳＶ１０２に接続されている。さらに、図１４において、ドープ領域１０８はＴＳＶ１０２の周りにリングを形成し、ＴＳＶ１０２がそのリングの中心にあることができる。
【００２９】
従って、ここまでで、ＴＳＶの金属と半導体基板との間に高濃度ドープ領域を有する、改善されたＴＳＶが提供されたことが理解されるべきである。ＴＳＶを取り囲む高濃度ドープ領域と共に、反対の導電型のドープ領域がＰＩＮ構造を形成することができる。反対の導電型のドープ領域は例えば、ＬＤＭＯＳデバイスのドリフト領域、または、その中にデバイスが形成されることができる、ＴＳＶの周りのリングに対応することができる。このようにして、逆バイアス時に完全に空乏した領域が基板内に形成されることができ、従って、高電圧および高周波数用途におけるような、改善した動作が可能になる。
【００３０】
本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが理解される。
その上、本明細書および特許請求の範囲における「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態が例えば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。
【００３１】
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。例えば、ＴＳＶは任意の種類のデバイスまたはトランジスタに対して裏面接続を提供するために形成されることができる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
【００３２】
本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「１つ（“ａ” ｏｒ “ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つまたは複数の」のような前置きの語句の使用は、不定冠詞「１つの （狽＃ ｏｒ 狽≠飼）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つまたは複数の」または「少なくとも１つの」および「１つの （狽＃ ｏｒ 狽≠飼）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。
【００３３】
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。
【００３４】
以下は本発明のさまざまな実施形態である。
項目１は、半導体デバイス構造であって、第１の濃度および第１の導電型のバックグラウンドドーピングを有する基板を含み、当該基板を貫通する基板貫通バイア（ＴＳＶ）と、基板の第１の面上のデバイスであって、当該デバイスは、第２の導電型の第１のドープ領域を有する、デバイスと、ＴＳＶの周りの第２のドープ領域であって、当該第２のドープ領域は、第１の濃度よりも高い第２の濃度および第１の導電型であるドーピングを有する、第２のドープ領域とを含む、半導体デバイス構造を含む。項目２は、デバイスが、ＴＳＶに結合される側方拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタである、項目１の半導体デバイス構造を含む。項目３は、ＬＤＭＯＳトランジスタが、ＴＳＶに結合される第１の導電型の本体接続を有する、項目２の半導体デバイス構造を含む。項目４は、第２のドープ領域が、本体接続の深さを下回る、基板内のある深さまで延在する、項目３の半導体デバイス構造を含む。項目５は、第１のドープ領域が、本体接続に隣接するＬＤＭＯＳトランジスタのソースである、項目３の半導体デバイス構造を含む。項目６は、ＬＤＭＯＳトランジスタがゲートを有し、ソースがゲートの１つの側面に整列する、項目５の半導体デバイス構造を含む。項目７は、第２のドープ領域がＴＳＶと直接接触する、項目１の半導体デバイス構造を含む。項目８は、第１のドープ領域が、基板の第１の面の下で第１の深さまで延在する、ＬＤＭＯＳトランジスタのドリフト領域を含み、第２のドープ領域が基板の第１の面の下で第２の深さまで延在し、第２の深さは第１の深さよりも大きい、項目１の半導体デバイス構造を含む。項目９は、第２の深さが第１の深さの十倍以上大きい、項目８の半導体デバイス構造を含む。項目１０は、第１のドープ領域がＴＳＶを取り巻いている、項目１の半導体デバイス構造を含む。項目１１は、第２の濃度が第１の濃度の百倍よりも大きい、項目１の半導体デバイス構造を含む。項目１２は、第２の濃度が第１の濃度の一万倍よりも大きい、項目１１の半導体デバイス構造を含む。項目１３は、ＬＤＭＯＳトランジスタが、基板の第１の面の下で第１の深さまで延在するドリフト領域を有し、ドープ領域が基板の第１の面の下で第２の深さまで延在し、第２の深さは第１の深さよりも少なくとも５倍大きい、項目１２の半導体デバイス構造を含む。
【００３５】
項目１４は、半導体デバイス構造であって、半導体基板であって、当該半導体基板を第１の面から第２の面まで貫通するバイアを有する、半導体基板と、第１のドープ領域を有する第１の面上のデバイスと、バイアの周りにあって当該バイアと接触する第２のドープ領域とを含み、基板は第１の濃度のバックグラウンドドーピングレベルを有し、基板は第１の導電型を有し、第１のドープ領域は第２の導電型であるとともに基板の下で第１の深さを有し、第２のドープ領域は基板の下で第２の深さを有し、第２の深さは第１の深さよりも大きく、第２のドープ領域は第２の濃度のドーピングレベルを有し、第２の濃度は第１の濃度よりも大きい、半導体デバイス構造を含む。項目１５は、第１のドープ領域がＬＤＭＯＳデバイスのドリフト領域を含む、項目１４の半導体デバイス構造を含む。項目１６は、第１のドープ領域が第２のドープ領域を取り巻いている、項目１４の半導体デバイス構造を含む。
【００３６】
項目１７は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する半導体基板を使用して半導体デバイス構造を形成する方法であって、第２の導電型の第１のドープ領域を有する半導体基板の第１の面の中および上にデバイスを形成することであって、第２のドープ領域は第１の面の下で第１の深さを有する、形成することと、基板の第１の面と第２の面との間に延在する、基板を貫通する開口を形成することと、第２のドープ領域を形成することであって、第２のドープ領域は、第１の面から第１の深さより大きい第２の深さまで延在する開口内にあり、第１の濃度よりも大きい第２の濃度を有し、第１の導電型である、形成することと、開口に金属を充填することであって、金属は第２のドープ領域と接触する、充填することを含む、方法を含む。項目１８は、第２のドープ領域を形成することが、開口内にｉｎ−ｓｉｔｕドープ多結晶シリコンを堆積することを含む、項目１７の方法を含む。項目１９は、第２のドープ領域を形成することが、第２の深さまで開口の側壁にドーパントを付加するためのイオン注入を実行することを含む、項目１７の方法を含む。項目２０は、デバイスを形成することが、第１のドープ領域としてのドリフト領域、および開口の周りの第１の面上のリングを有する側方拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタから成る群のうちの１つを形成することを含み、リングは第１のドープ領域である、項目１７の方法を含む。
【符号の説明】
【００３７】
１０…半導体デバイス構造、１２…基板、１４…ゲート、１６…ＬＤＭＯＳデバイス、３６…基板貫通バイア。
【特許請求の範囲】
【請求項１】
第１の濃度にて第１の導電型のバックグラウンドドーピングがされている基板を含んでなる半導体デバイス構造において、
前記基板を貫通している、基板貫通バイアと、
前記基板の第１の面に設けられ、第２の導電型の第１のドープ領域を有するデバイスと、
前記基板貫通バイアの周りに設けられる第２のドープ領域とを備え、前記第２のドープ領域は前記第１の濃度よりも高い第２の濃度にて前記第１の導電型にドープされている、半導体デバイス構造。
【請求項２】
前記デバイスは前記基板貫通バイアに結合する横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタである、請求項１に記載の半導体デバイス構造。
【請求項３】
前記ＬＤＭＯＳトランジスタは前記基板貫通バイアに結合する前記第１の導電型の本体接続を有している、請求項２に記載の半導体デバイス構造。
【請求項４】
前記第２のドープ領域は前記本体接続よりも深い深さまで延伸している、請求項３に記載の半導体デバイス構造。
【請求項５】
前記第１のドープ領域は前記本体接続に隣接する前記ＬＤＭＯＳトランジスタのソース領域である、請求項３に記載の半導体デバイス構造。
【請求項６】
前記ＬＤＭＯＳトランジスタはゲートを有し、前記ソース領域は前記ゲートの片側に位置合わせされている、請求項５に記載の半導体デバイス構造。
【請求項７】
前記第２のドープ領域は前記基板貫通バイアに直接に接触する、請求項１に記載の半導体デバイス構造。
【請求項８】
前記第１のドープ領域は前記基板の前記第１の面の下方の第１の深さまで延伸する、前記ＬＤＭＯＳトランジスタのドリフト領域を備え、前記第２のドープ領域は前記基板の前記第１の面の下方の第２の深さまで延伸し、前記第２の深さは前記第１の深さよりも大きい、請求項１に記載の半導体デバイス構造。
【請求項９】
前記第２の深さは前記第１の深さの１０倍以上である、請求項８に記載の半導体デバイス構造。
【請求項１０】
前記第１のドープ領域は前記基板貫通バイアを取り囲む、請求項１に記載の半導体デバイス構造。
【請求項１１】
前記第２の濃度は前記第１の濃度の１００倍よりも高い、請求項１に記載の半導体デバイス構造。
【請求項１２】
前記第２の濃度は前記第１の濃度の１００００倍よりも高い、請求項１１に記載の半導体デバイス構造。
【請求項１３】
前記ＬＤＭＯＳトランジスタは、前記基板の前記第１の面の下方の第１の深さまで延伸するドリフト領域を備え、前記ドープ領域は前記基板の前記第１の面の下方の第２の深さまで延伸し、前記第２の深さは前記第１の深さよりも少なくとも５倍大きい、請求項１２に記載の半導体デバイス構造。
【請求項１４】
第１の面から第２の面まで貫通するバイアを有した半導体基板と、
第１の面に設けられ、第１のドープ領域を有するデバイスと、
前記バイアの周りに前記バイアに接触するように設けられた第２のドープ領域とを備えた半導体デバイス構造において、
前記基板は第１の濃度のバックグラウンドドーピングレベルを有し、
前記基板は第１の導電型を有し、
前記第１のドープ領域は前記第２の導電型を有して前記基板の表面から第１の深さまで延伸しており、
前記第２のドープ領域は前記基板から第２の深さまで延伸しており、
前記第２の深さは前記第１の深さよりも大きく、
前記第２のドープ領域は第２のドーピングレベルを有し、かつ、
前記第２の濃度は前記第１の濃度よりも高い、半導体デバイス構造。
【請求項１５】
前記第１のドープ領域はＬＤＭＯＳデバイスのドリフト領域を備える、請求項１４に記載の半導体デバイス構造。
【請求項１６】
前記第１のドープ領域は前記第２のドープ領域を取り囲む、請求項１４に記載の半導体デバイス構造。
【請求項１７】
第１の濃度にて第１の導電型をバックグラウンドドーピングしてなる半導体基板を用いた半導体デバイス構造の製造方法において、
前記半導体基板の第１の面であって、前記第１の面の下方の第１の深さまで延びる第２の導電型の第１のドープ領域を有している、前記第１の面の上、及び内部にデバイスを形成する工程と、
前記半導体基板の前記第１の面と第２の面の間に延びて前記基板を貫通する開口を形成する工程と、
第２のドープ領域を形成する工程であって、前記第２のドープ領域は前記第１の深さよりも深く前記第１の面から延びる第２の深さまで前記開口の内部に設けられ、前記第１の濃度よりも高い第２の濃度を有し、かつ、前記第１の導電型を有している、前記第２のドープ領域を形成する工程と、
前記開口に金属を充填する工程であって、前記金属は前記第２のドープ領域に接触している、前記開口に金属を充填する工程とを備える、半導体デバイス構造の製造方法。
【請求項１８】
前記第２のドープ領域を形成する工程では、前記開口にインサイチューでドープされたポリシリコンを堆積する、請求項１７に記載の方法。
【請求項１９】
前記第２のドープ領域を形成する工程では、前記開口の側壁に前記第２の深さまでドーパントを与えるためのインプランテーションを行う、請求項１７に記載の方法。
【請求項２０】
前記デバイスを形成する工程では、前記第１のドープ領域としてドリフト領域を有する横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタ、および前記第１の面にて前記開口の周りに設けられ、前記第１のドープ領域となる環からなる群から選択されるデバイスを形成する、請求項１９に記載の方法。
【請求項１】
第１の濃度にて第１の導電型のバックグラウンドドーピングがされている基板を含んでなる半導体デバイス構造において、
前記基板を貫通している、基板貫通バイアと、
前記基板の第１の面に設けられ、第２の導電型の第１のドープ領域を有するデバイスと、
前記基板貫通バイアの周りに設けられる第２のドープ領域とを備え、前記第２のドープ領域は前記第１の濃度よりも高い第２の濃度にて前記第１の導電型にドープされている、半導体デバイス構造。
【請求項２】
前記デバイスは前記基板貫通バイアに結合する横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタである、請求項１に記載の半導体デバイス構造。
【請求項３】
前記ＬＤＭＯＳトランジスタは前記基板貫通バイアに結合する前記第１の導電型の本体接続を有している、請求項２に記載の半導体デバイス構造。
【請求項４】
前記第２のドープ領域は前記本体接続よりも深い深さまで延伸している、請求項３に記載の半導体デバイス構造。
【請求項５】
前記第１のドープ領域は前記本体接続に隣接する前記ＬＤＭＯＳトランジスタのソース領域である、請求項３に記載の半導体デバイス構造。
【請求項６】
前記ＬＤＭＯＳトランジスタはゲートを有し、前記ソース領域は前記ゲートの片側に位置合わせされている、請求項５に記載の半導体デバイス構造。
【請求項７】
前記第２のドープ領域は前記基板貫通バイアに直接に接触する、請求項１に記載の半導体デバイス構造。
【請求項８】
前記第１のドープ領域は前記基板の前記第１の面の下方の第１の深さまで延伸する、前記ＬＤＭＯＳトランジスタのドリフト領域を備え、前記第２のドープ領域は前記基板の前記第１の面の下方の第２の深さまで延伸し、前記第２の深さは前記第１の深さよりも大きい、請求項１に記載の半導体デバイス構造。
【請求項９】
前記第２の深さは前記第１の深さの１０倍以上である、請求項８に記載の半導体デバイス構造。
【請求項１０】
前記第１のドープ領域は前記基板貫通バイアを取り囲む、請求項１に記載の半導体デバイス構造。
【請求項１１】
前記第２の濃度は前記第１の濃度の１００倍よりも高い、請求項１に記載の半導体デバイス構造。
【請求項１２】
前記第２の濃度は前記第１の濃度の１００００倍よりも高い、請求項１１に記載の半導体デバイス構造。
【請求項１３】
前記ＬＤＭＯＳトランジスタは、前記基板の前記第１の面の下方の第１の深さまで延伸するドリフト領域を備え、前記ドープ領域は前記基板の前記第１の面の下方の第２の深さまで延伸し、前記第２の深さは前記第１の深さよりも少なくとも５倍大きい、請求項１２に記載の半導体デバイス構造。
【請求項１４】
第１の面から第２の面まで貫通するバイアを有した半導体基板と、
第１の面に設けられ、第１のドープ領域を有するデバイスと、
前記バイアの周りに前記バイアに接触するように設けられた第２のドープ領域とを備えた半導体デバイス構造において、
前記基板は第１の濃度のバックグラウンドドーピングレベルを有し、
前記基板は第１の導電型を有し、
前記第１のドープ領域は前記第２の導電型を有して前記基板の表面から第１の深さまで延伸しており、
前記第２のドープ領域は前記基板から第２の深さまで延伸しており、
前記第２の深さは前記第１の深さよりも大きく、
前記第２のドープ領域は第２のドーピングレベルを有し、かつ、
前記第２の濃度は前記第１の濃度よりも高い、半導体デバイス構造。
【請求項１５】
前記第１のドープ領域はＬＤＭＯＳデバイスのドリフト領域を備える、請求項１４に記載の半導体デバイス構造。
【請求項１６】
前記第１のドープ領域は前記第２のドープ領域を取り囲む、請求項１４に記載の半導体デバイス構造。
【請求項１７】
第１の濃度にて第１の導電型をバックグラウンドドーピングしてなる半導体基板を用いた半導体デバイス構造の製造方法において、
前記半導体基板の第１の面であって、前記第１の面の下方の第１の深さまで延びる第２の導電型の第１のドープ領域を有している、前記第１の面の上、及び内部にデバイスを形成する工程と、
前記半導体基板の前記第１の面と第２の面の間に延びて前記基板を貫通する開口を形成する工程と、
第２のドープ領域を形成する工程であって、前記第２のドープ領域は前記第１の深さよりも深く前記第１の面から延びる第２の深さまで前記開口の内部に設けられ、前記第１の濃度よりも高い第２の濃度を有し、かつ、前記第１の導電型を有している、前記第２のドープ領域を形成する工程と、
前記開口に金属を充填する工程であって、前記金属は前記第２のドープ領域に接触している、前記開口に金属を充填する工程とを備える、半導体デバイス構造の製造方法。
【請求項１８】
前記第２のドープ領域を形成する工程では、前記開口にインサイチューでドープされたポリシリコンを堆積する、請求項１７に記載の方法。
【請求項１９】
前記第２のドープ領域を形成する工程では、前記開口の側壁に前記第２の深さまでドーパントを与えるためのインプランテーションを行う、請求項１７に記載の方法。
【請求項２０】
前記デバイスを形成する工程では、前記第１のドープ領域としてドリフト領域を有する横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタ、および前記第１の面にて前記開口の周りに設けられ、前記第１のドープ領域となる環からなる群から選択されるデバイスを形成する、請求項１９に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−９３５７９（Ｐ２０１３−９３５７９Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１２−２３４２６５（Ｐ２０１２−２３４２６５）
【出願日】平成２４年１０月２４日（２０１２．１０．２４）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２４年１０月２４日（２０１２．１０．２４）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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