説明

基準回路

【課題】電源・温度の変動に対する感度を極めて低めた効率的に設計することが可能な基準回路の提供。
【解決手段】pMOS MとpMOS MとからなりpMOS M,Mのソースが電源ノードに接続された第1電流ミラー回路と、pMOS MとpMOS Mとからなり、pMOS M,Mのドレイン側にカスコード接続された第2電流ミラー回路と、ソースが電源に接続されゲートがpMOS Mのゲートに接続されたpMOS Mと、飽和領域のnMOS M及び三極管領域のnMOS M,Mとを備え、M,M,MはMのドレインから接地にかけて直列に接続され、各々のゲートはMのドレインに共通に接続されており、MのソースはMのソース及びMのドレインとの共通接続ノードに接続されており、Mのソースは、Mのソース及びMのドレインとの共通接続ノードに接続された構成とした。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源電圧や温度に依存しない基準電流又は基準電圧を生成する基準回路に関し、特に、電源電圧が1V以下の低電力動作においても安定した電流出力又は電圧出力を得ることが可能な基準回路に関する。
【背景技術】
【0002】
近年、センサネットワークのノード装置などのような電池作動の装置の普及に伴い、アナログ回路やデジタル回路のLSIの設計要求の一つとして、サブ1V領域の超低電圧且つナノワットの超低電力での動作補償が重要となってきている。かかる超低電圧・超低電力回路に於いては、集積回路のアナログ回路要素に適切にバイアスを加えるために、超低電圧・超低電力で作動し出力が周囲温度に依存しない(または不感の)基準電流源又は基準電圧源が必要とされる。
【0003】
しかしながら、このような超低電圧・超低電力領域に於いては、電圧・電流基準回路の消費電力が数ナノワットオーダーの場合、必要とされる抵抗は非常に大きくなり、その結果、抵抗の面積は著しく増加するという新たな問題が発生する。そのため、近年は、抵抗を使用しない基準回路の研究開発が行われている。
【0004】
非特許文献3には、MOSトランジスタと1個の抵抗器Rで構成されたよく知られた基準電圧回路が記載されている(図8参照)。従来、多くの基準電圧回路では、PTAT電流を生成するためにこの回路が利用されている。しかしながら、上述したように、標準CMOSプロセスにおける抵抗Rは広いチップ面積を占め、その結果コストを引き上げる要因となることから、非特許文献1においては、非特許文献3に記載の基準電圧回路をベースとして、図9に示したような抵抗を使用しない基準電流回路が提案されている。
【0005】
図9に示したように、この基準電流回路では、抵抗は三極管領域で動作するMOSトランジスタMに置き換えられており、追加されたMOSトランジスタM1,M5は、MOSトランジスタM2のゲート電圧を生成する。
【0006】
図9の基準電流回路において、基準電流IrefはMOSトランジスタMのドレイン電流IM6をコピーしたMOSトランジスタM10のドレイン電流IM10として出力され、次式のように表される。
【0007】
【数1】

【0008】
ここで、SM1〜SM9はそれぞれMOSトランジスタM〜Mのアスペクト比(W/L比)、nは傾斜因子(slope factor)、V=kT/q(kはボルツマン定数、Tは絶対温度、qは電子電荷の絶対値)は熱電圧、k’=μox(μは電子の移動度、Coxは酸化膜容量)はトランスコンダクタンスである。
【0009】
また、非特許文献2には、図9の回路の改良版として、図10に示すような基準電流回路が提案されている。図10の基準電流回路においては、MOSトランジスタMは三極管領域、MOSトランジスタM,Mは弱反転領域で動作する。
【0010】
図10の基準電流回路において、基準電圧VrefはMOSトランジスタMのソースから出力され、次式のように表される。また、基準電流IrefはMOSトランジスタMのドレイン電流IM6をコピーしたMOSトランジスタM10のドレイン電流IM10として出力される。
【0011】
【数2】

【先行技術文献】
【非特許文献】
【0012】
【非特許文献1】H. J. Oguey and D. Aebischer, "CMOS current reference without resistance" IEEE J. Solid-State Circuits, vol. SC-32, no. 7, pp. 1 132-1 135, Jul. 1997.
【非特許文献2】E. M. Camacho-Galeano, C. Galup-Montoro, and M. C. Schneider, "A 2-nW 1.1-V self-biased current reference in CMOS technology," IEEE Tran. on Circuits and Systems-II, Vol. 52, No. 2, pp. 61-65, Feb. 2005.
【非特許文献3】E. Vittoz and J. Fellrath, "CMOS analog circuits based on weak incersion operation" IEEE J. Solid-State Circuits, vol. SC-12, pp. 224-231, June 1977.
【発明の概要】
【発明が解決しようとする課題】
【0013】
しかしながら、図8の基準電流回路は抵抗を使用しているのでナノワット級の回路に適用すると抵抗値が極めて大きくなってしまうという問題がある。
【0014】
一方、図9の基準電流回路は、電源電圧変動除去比(PSRR:power supply rejection ratio)が約10%/V程度であり、PSRRが低いという問題点がある。この回路でPSRRを改善しようとすれば、より大きな最小電源電圧のカスコード段の追加が必要とされる。
【0015】
また、図10の基準電流回路では、電源電圧の変動に対する基準電流の感度は、図9の回路に比べて比較的低く抑えられる。しかしながら、図10の基準電流回路は、基準電圧Vref及び基準電流Irefの温度依存性を常温で0にすることができない。実際、この回路は温度不感を意図したものではない。基準電圧Vref及び基準電流Irefの温度に対する感度は、Vrefについては+0.32%/℃、Irefについては+0.047%/℃となってしまう。また、実測結果では、Irefについては+0.3%/℃で更に悪くなっている(非特許文献2参照)。
【0016】
また、図10の基準電流回路においては、基準電圧Vrefとして電界効果トランジスタMのソース電圧を取り出すことも可能であるが、実際には電界効果トランジスタMのソース電圧は約0.1V程度となるため、基準電圧としては低すぎて実用的ではないという問題もある。
【0017】
そこで、本発明の目的は、電源電圧及び温度の変動に対する感度を極めて低くすることが可能であり、実用的なレベルで基準電流と基準電圧の双方を取り出すことが可能な基準回路を提供することにある。
【課題を解決するための手段】
【0018】
本発明の基準回路の第1の構成は、基準電流又は基準電圧を生成する基準回路であって、
ダイオード接続された特定の型の電界効果トランジスタMと、前記電界効果トランジスタMと同型でゲートが前記電界効果トランジスタMのゲートと共通接続された電界効果トランジスタMとからなり、前記電界効果トランジスタM,Mのソースが第1の基準ノードに接続された第1の電流ミラー回路と、
前記電界効果トランジスタMと逆型であってダイオード接続された電界効果トランジスタMと、前記電界効果トランジスタMと同型でゲートが前記電界効果トランジスタMのゲートと共通接続された電界効果トランジスタMとからなり、前記電界効果トランジスタM,Mのドレイン側に直列接続された第2の電流ミラー回路と、
前記電界効果トランジスタMと同型でソースが前記第1の基準ノードに接続されゲートが前記電界効果トランジスタMのゲートに接続された電界効果トランジスタMと、
前記電界効果トランジスタMと同型の電界効果トランジスタM,M,Mとを備え、
前記電界効果トランジスタM,M,Mは、前記電界効果トランジスタMのドレインから第2の基準ノードにかけてこの順序で直列に接続され、前記電界効果トランジスタM,Mのゲートは、前記電界効果トランジスタMのドレインに共通に接続され、前記電界効果トランジスタMのゲートは固定バイアスされており、
前記電界効果トランジスタMのソースは、前記電界効果トランジスタMのソースと前記電界効果トランジスタMのドレインとの共通接続ノードに接続されており、
前記電界効果トランジスタMのソースは、前記電界効果トランジスタMのソースと前記電界効果トランジスタMのドレインとの共通接続ノードに接続されていることを特徴とする。
【0019】
この構成によれば、基準電圧は電界効果トランジスタMのゲート電圧とMのソース電圧の差電圧として、基準電流は、第1の電流ミラー回路のダイオード接続された電界効果トランジスタMのドレイン電流のコピー電流として、実用的なレベルで取り出すことが可能となる。また、電界効果トランジスタM,Mは三極管領域で動作し、サブ1Vの超低電源電圧においても正常に動作させることが可能である。また、抵抗を使用しないためLSIに実装する場合の実装面積を小さくすることが可能である。このように基準電流と基準電圧との一方又は双方を生成する高性能な基準回路が実現ができる。
【0020】
また、後述するように、各電界効果トランジスタM,M,…,Mのアスペクト比をそれぞれSM1,SM2,…,SM9を適宜な値に調節することによって、出力される基準電圧及び基準電流の電源電圧依存性及び温度依存性を室温において略0とすることが可能となる。
【0021】
尚、基準電流を取り出す場合には、電界効果トランジスタMと同型の電界効果トランジスタを用いて、当該電界効果トランジスタのゲートを電界効果トランジスタMに接続し電流ミラーによって取り出せばよい。
【0022】
ここで、「電界効果トランジスタ」としては、通常のMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)以外にも、一般のMISFET(metal-insulator-semiconductor field-effect transistor)を使用して構成することができる。また、「特定の型」とはn型又はp型の何れかの型をいう。また、「第1の基準ノード」、「第2の基準ノード」とは、電源ノードと接地ノードのように、回路中で共通の基準として使用されている互いに異なる電圧のノードをいう。例えば、「特定の型」をp型とし、「第1の基準ノード」を電源ノード、「第2の基準ノード」を接地ノードとすることができる。尚、「第1の基準ノード」、「第2の基準ノード」は、必ずしも「電源ノード」,「接地ノード」に限定されるものではない。
【0023】
また、電界効果トランジスタMのゲートは固定バイアスされていればよく、その接続先は特に限定されない。接続先としては、例えば、電界効果トランジスタMのドレインや電界効果トランジスタMのドレイン等が挙げられる。
【0024】
本発明の基準回路の第2の構成は、前記第1の構成に於いて、前記電界効果トランジスタMのゲートは、前記電界効果トランジスタMのゲート又は前記電界効果トランジスタM,Mのゲートと接続されていることを特徴とする。
【0025】
本発明の基準回路の第3の構成は、前記第2の構成に於いて、前記電界効果トランジスタMのゲートは、前記電界効果トランジスタMのドレインと接続されており、前記各電界効果トランジスタM,M,M,M,…,Mのアスペクト比をそれぞれSM1,SM2,SM3,SM5,…,SM9、前記各電界効果トランジスタの閾値電圧温度係数をKTN、前記各電界効果トランジスタの傾斜因子をn、設計を行う基準温度をT、前記基準温度Tにおける熱電圧をVT0としたとき、各電界効果トランジスタのアスペクト比SM1,SM2,SM3,SM5,…,SM9が概略以下のような関係にあることを特徴とする。
【0026】
【数3】

【0027】
このように、各電界効果トランジスタのアスペクト比SM1,SM2,…,SM9を調整することによって、基準温度Tにおける基準電圧及び基準電流の電源電圧依存性及び温度依存性を略0とすることができる。
【0028】
ここで、「基準温度T」とは、設計の際に基準とされる温度をいい、通常は室温(300K程度)とされる。「アスペクト比」とは、電界効果トランジスタのチャネル幅Wとチャネル長Lの比W/Lをいう。「閾値電圧温度係数をKTN」とは、基準温度Tにおける電界効果トランジスタの閾値電圧Vの温度に対する1次微分係数をいう。「傾斜因子」とは、弱反転領域の電界効果トランジスタにける傾斜因子(slope factor)をいう。「熱電圧」Vとは、V=kT/q(kはボルツマン定数、Tは絶対温度、qは電子電荷の絶対値)で定義される電圧である。
【0029】
本発明の基準回路の第4の構成は、前記第1乃至3の何れか一構成に於いて、前記電界効果トランジスタMのドレインと前記電界効果トランジスタMとは、前記電界効果トランジスタMと同型の電界効果トランジスタM11を介して接続されており、前記電界効果トランジスタM11のゲートは固定バイアスされていることを特徴とする。
【0030】
この構成によれば、第1の基準ノード電圧の変動は、固定バイアスされた電界効果トランジスタM11のソース・ドレイン間電圧によって吸収され、電界効果トランジスタMのドレイン電圧は安定する。従って、前記第1の構成の基準回路よりも更に出力基準電圧VrefのPSRRを大幅に改善することができる。
【0031】
ここで、電界効果トランジスタM11のゲートは固定バイアスされていればよく、その接続先としては、例えば、電界効果トランジスタMのゲートや電界効果トランジスタMのゲート等が挙げられる。
【0032】
本発明の基準回路の第5の構成は、前記第1乃至第4の何れかの構成に於いて、前記電界効果トランジスタMと同型で、ゲートが前記電界効果トランジスタMのゲートに共通接続され、ソースが前記第1の基準ノードに接続された電界効果トランジスタM10を備えたことを特徴とする。
【0033】
この構成により、電界効果トランジスタMを流れる基準電流をコピーして、電界効果トランジスタM10のドレインから基準電流を出力することができる。
【発明の効果】
【0034】
以上のように、本発明によれば、基準電圧を、電界効果トランジスタMのドレイン電圧として、基準電流を、第1の電流ミラー回路のダイオード接続された電界効果トランジスタMのドレイン電流のコピー電流として、実用的なレベルで取り出すことが可能であり、また、サブ1Vの超低電源電圧においても正常に動作させることが可能な基準回路を提供することができる。また、抵抗を使用しないため、基準回路をLSIに実装する場合の実装面積を小さくすることが可能である。
【0035】
また、各電界効果トランジスタM,M,…,Mのアスペクト比をそれぞれSM1,SM2,…,SM9を適宜な値に調節することによって、出力される基準電圧及び基準電流の電源電圧依存性及び温度依存性を室温において略0とすることが可能な基準回路を提供することができる。
【図面の簡単な説明】
【0036】
【図1】本発明の実施例1に係る基準回路の回路図である。
【図2】電源電圧VDDが1Vの場合における、温度による基準電圧Vref及び基準電流Irefの変化を表す図である。
【図3】電源電圧VDDを0Vから2Vまで変化させた場合の図1の基準回路の出力電圧Vref及び出力電流Irefの変化を表す図である。
【図4】温度T=25℃、電源電圧VDD=1.5Vのときの出力基準電圧Vrefの電源電圧変動除去比(PSRR:power supply rejection ratio)のシミュレーション結果を表す図である。
【図5】本発明の実施例2に係る基準回路の回路図である。
【図6】本発明の実施例3に係る基準回路の回路図である。
【図7】実施例1,3に係る基準回路のPSRR特性である。
【図8】MOSトランジスタと1個の抵抗器Rで構成された従来からよく知られた基準電圧回路の構成を示す図である。
【図9】非特許文献1に記載の基準電流回路の構成を示す図である。
【図10】非特許文献2に記載の基準電流回路の構成を示す図である。
【発明を実施するための形態】
【0037】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【実施例1】
【0038】
図1は、本発明の実施例1に係る基準回路の回路図である。実施例1に係る基準回路は、n型のMOSトランジスタM,M,M,M,M及びp型のMOSトランジスタM,M,M,M10の9個のMOSFETを備えている。MOSトランジスタM,Mは弱反転領域(weak inversion region (subthreshold) region)、MOSトランジスタM,Mは三極管領域(triode region)、それ以外のMOSトランジスタM,M,M,M,M10は飽和領域(saturated region)で動作する。
【0039】
p型のMOSトランジスタMは、ダイオード接続されており、ソースが電源ノードVDDに接続されている。p型のMOSトランジスタMは、ゲートがMOSトランジスタMのゲートと共通接続され、ソースが電源ノードVDDに接続されている。このMOSトランジスタM,Mは第1の電流ミラー回路を構成する。
【0040】
n型のMOSトランジスタMは、ダイオード接続されており、ドレインがMOSトランジスタMのドレインに接続されている。n型のMOSトランジスタMは、ゲートがMOSトランジスタMのゲートと共通接続され、ドレインがMOSトランジスタMのドレインに接続されている。このMOSトランジスタM,Mは第2の電流ミラー回路を構成する。すなわち、この第2の電流ミラー回路は第1の電流ミラー回路のドレイン側に直列接続されている。
【0041】
p型のMOSトランジスタMは、ソースが電源ノードVDDに接続されゲートがMOSトランジスタMのゲートに共通接続されている。従って、MOSトランジスタM,Mも電流ミラー回路を構成する。
【0042】
n型のMOSトランジスタM,M,Mは、MOSトランジスタMのドレインから接地ノードGNDにかけてこの順序でチャネルが直列となるように接続されている。MOSトランジスタM,M,Mの各々のゲートは、MOSトランジスタMのドレインに共通に接続されいる。また、MOSトランジスタMのソースは、MOSトランジスタMのソース及びMOSトランジスタMのドレインの共通接続ノードに接続されている。MOSトランジスタMのソースは、MOSトランジスタMのソース及びMOSトランジスタMのドレインとの共通接続ノードに接続されている。
【0043】
p型のMOSトランジスタM10は、ゲートがMOSトランジスタMのゲートに共通接続され、ソースが電源ノードVDDに接続されている。従って、MOSトランジスタM,M10もカレントミラー回路を構成している。
【0044】
尚、この基準回路に於いては、MOSトランジスタMのゲート電圧VG1が基準電圧Vrefとして出力され、MOSトランジスタM10のドレイン電流IM10が基準電流Irefとして出力される。
【0045】
以上のように構成された本実施例に係る基準回路について、以下その動作を説明する。
【0046】
まず、カスコード接続された電流ミラー回路(M,M,M,M)について考える。MOSトランジスタM,Mは弱反転領域で動作するので、MOSトランジスタM,Mを流れるドレイン電流IM8,IM9は、次式により表される。
【0047】
【数4】

【0048】
ここで、Vは閾値電圧、nは閾値傾斜因子、V=kT/qは熱電圧、VGSはゲート・ソース間電圧である。また、SM8,SM9はMOSトランジスタM,Mのアスペクト比(W/L比)である。IはVGS=V,S=1のときのドレイン電流である。MOSトランジスタM,Mは電流ミラー回路を構成していることを考慮すれば、ドレイン電流IM8,IM9の間には次式のような関係が成り立つ。
【0049】
【数5】

【0050】
式(4a),(4b),(5)より、MOSトランジスタMのソース・ドレイン間電圧が次式のように得られる。
【0051】
【数6】

【0052】
ここで、SM6,SM7は、それぞれ、MOSトランジスタM,Mのアスペクト比である。図1の回路に於いて、MOSトランジスタMは飽和領域、MOSトランジスタM,Mは三極管領域にあるので、各MOSトランジスタM,M,Mのドレイン電流IM1,IM2,IM3はそれぞれ次のように表される。
【0053】
【数7】

【0054】
ここで、k’=μox(μは電子の移動度、Coxはゲート酸化膜容量)はトランスコンダクタンス(transconductance)、SM1,SM2,SM3は、それぞれMOSトランジスタM,M,Mのアスペクト比である。また、Vnet11,Vnet12は、それぞれ、図1のnet11,net12の電圧である。
【0055】
式(7a),(7b)より、次式を導くことができる。
【0056】
【数8】

【0057】
故に、式(8a)を式(7a)に代入することにより、基準電流Irefが次のように得られる。但し、SM5=SM10(即ち、IM5=IM10)とする。
【0058】
【数9】

【0059】
また、基準電圧Vrefは、次のように算出される。
【0060】
【数10】

【0061】
式(9a),(10a)より、基準電流Iref及び基準電圧Vrefは、電源電圧VDDには依存しないことが分かる。
【0062】
尚、上述の回路解析に於いて、前提として、MOSトランジスタMは飽和領域、MOSトランジスタM,Mは三極管領域で動作するものと仮定した。しかしながら、電源電圧が極端に低下すると、MOSトランジスタMはカットオフ領域(弱反転領域)で動作するようになる。そこで、回路の動作を正常な状態に保つためには、MOSトランジスタMを飽和領域に保つように電源電圧VDDを維持する必要がある。この最小電源電圧VDDminは次式により与えられる。
【0063】
【数11】

【0064】
n型MOSトランジスタの閾値電圧が0.475VのCMOS 0.18μmプロセスを用いた場合、図1の基準回路の最小電源電圧VDDminは0.8Vまで下げることが可能である。また、この電圧は、MOSトランジスタM,M,Mを飽和領域で動作させることを保証するのに十分な電圧である。
【0065】
次に、図1の基準回路が出力する基準電流Iref及び基準電圧Vrefの温度依存性について検討する。
【0066】
有効利得係数(effective gain factor)nk’は、移動度と同様に温度Tと共に変化し、次のように表される。
【0067】
【数12】

【0068】
従って、温度特性を考慮した基準電流Irefは次のように表される。
【0069】
【数13】

【0070】
式(13)を温度Tで偏微分すると、基準電流Irefの温度依存性が次のように表される。
【0071】
【数14】

【0072】
ここで、(nk’)及びVT0は室温Tにおけるパラメータとして定義した。また、mは1.5から2の間の値をとり、指数(2−m)は非常に小さな値となる。従って、基準電流Irefの温度依存性は殆ど0となることが分かる。
【0073】
次に、基準電圧Vrefについて考える。n型のMOSトランジスタの閾値電圧Vは温度に対して線形に減少し、一次近似では温度Tにおける閾値電圧V(T)は次式により表される。
【0074】
【数15】

【0075】
ここで、KTNは閾値電圧温度係数(threshold voltage temperature coefficient)である。従って、温度変化を考慮した基準電圧Vrefは次のように表すことができる。
【0076】
【数16】

【0077】
式(16)を温度により偏微分すると、次式が得られる。
【0078】
【数17】

【0079】
式(17)より、各MOSトランジスタのサイズを適宜に選択することによって、Vrefに対する温度の影響を打ち消すことが可能であることが分かる。そこで、(∂Vref/∂T)=0とおいて、式(17)を代入すると、各MOSトランジスタのサイズの関係式として次のような条件が得られる。
【0080】
【数18】

【0081】
式(18)を式(16)に代入すると、温度係数が0のときの基準電圧Vrefは次のように表される。
【0082】
【数19】

【0083】
式(13)より、基準電流IrefはMOSトランジスタMには依存しないことが分かる。一方、基準電圧Vrefについては、式(16)より、MOSトランジスタMのアスペクト比SM3に依存している。故に、図1の基準回路を設計する際には、まず、MOSトランジスタM,M,M,M,M,M,Mのサイズを適宜選択することによって、温度に不感の基準電流源Irefを設計する。そして、MOSトランジスタMのサイズのみを合わせることによって、温度に不感の基準電圧源Vrefを設計する。この方法に依れば、PTAT基準電流源Irefと温度に不感の基準電圧源Vrefとをそれぞれ独立して設計することができるため、設計を簡単に行うことが可能である。また、図1の基準回路のみによって、温度に不感の基準電流と温度に不感の基準電圧を同時に発生し提供することが可能となる。
【0084】
尚、式(18)は、MOSトランジスタの動作における種々の副次効果を無視した簡単なモデル式(理論式)を解析した結果であるため、厳密なものではない。従って、実際の設計に於いては、式(18)の条件から得られる各アスペクト比を設計の出発点として、回路シミュレーションやチップ試作をして検証し、温度依存性0となるように調整することになる。このように、アスペクト比は厳密には計算だけでは最適値を定めることはできないが、多くの場合、SM1,SM2,SM3,SM5,…,SM9の理論値からの乖離は5%以内であり、ほとんどの場合、乖離は10%以内に収まる。しかし、条件によっては、乖離が20%以内となることもある。
【0085】
最後に、図1の基準回路をCMOS 0.18μmテクノロジ(VtN+|VtP|=0.865V)を用いて設計し、回路シミュレーションを行ったので、以下にその結果を示す。
【0086】
図2は、電源電圧VDDが1Vの場合における、温度による基準電圧Vref及び基準電流Irefの変化を表す図である。温度は0℃から90℃まで変化させてシミュレーションを行った。シミュレーションの結果、出力電圧Vrefに対する温度係数は27ppm/℃であり、出力電流Irefに対する温度係数は66ppm/℃であった。従って、基準電圧Vref及び基準電流Irefの温度依存性はほぼ0であることが確認された。
【0087】
尚、図1の基準回路が出力する基準電圧Vrefの値は約0.7V程度であり、他の回路に於いて基準電圧として使いやすい値となっていることが分かる。
【0088】
図3は、電源電圧VDDを0Vから2Vまで変化させた場合の図1の基準回路の出力電圧Vref及び出力電流Irefの変化を表す図である。シミュレーション計算の結果、室温25℃において、電源電圧に対する出力電圧Vrefの感度は、0.8Vから2Vの領域では、0.66%/Vであった。また、電源電圧VDDに対する出力電流Irefの感度は、0.8Vから2Vの領域では、4.15%/Vであった。従って、この電源電圧領域では、基準電圧Vref及び基準電流Irefのの電源電圧依存性はほぼ0であることが確認された。また、使用可能な電源電圧VDDの下限は、基準電圧Vref及び基準電流Iref共に、0.8Vであった。
【0089】
図4は、温度T=25℃、電源電圧VDD=1.5Vのときの出力基準電圧Vrefの電源電圧変動除去比(PSRR:power supply rejection ratio)のシミュレーション結果を表す図である。図4より、出力電圧のPSRRは、1Hz,100Hz及び10MHzに対して、それぞれ、−50.3dB、−37.3dB及び−30.42dBであった。
【実施例2】
【0090】
図5は、本発明の実施例2に係る基準回路の回路図である。本実施例の基準回路の構成は、実施例1の構成と略同様であるが、図1の場合と異なり、MOSトランジスタMのゲートが、MOSトランジスタMのドレインではなくMOSトランジスタM,Mのゲートと共通接続されていることを特徴としている。
【0091】
このように、MOSトランジスタMのバイアス点をMOSトランジスタM,Mの共通ゲートとしても、実施例1と同様に、電源電圧や温度の変化に依存しない基準電流Iref及び基準電圧Vrefを生成する基準回路を構成することができる。
【0092】
尚、この場合も、基本的な回路の動作原理は実施例1と同じであるから、温度不感とするための各MOSトランジスタのサイズの関係式(18)が概ね成立する。
【実施例3】
【0093】
図6は、本発明の実施例3に係る基準回路の回路図である。本実施例の基準回路の構成は、基本構成は実施例1の構成と略同様であるが、MOSトランジスタMのドレイン側にn型のMOSトランジスタM11を直列に追加した点が異なっている。MOSトランジスタM11のゲートは、MOSトランジスタMのゲートに接続している。
【0094】
尚、この場合も、基本的な回路の動作原理は実施例1と同じであるから、温度不感とするための各MOSトランジスタのサイズの関係式(18)が概ね成立する。
【0095】
このように、Vrefにより固定バイアスされたMOSトランジスタM11を1個追加すると、電源電圧の変動はMOSトランジスタM11のソース・ドレイン間電圧によって吸収され、MOSトランジスタMのドレイン電圧は安定する。そのため、出力基準電圧Vrefの電源電圧変動除去比(PSRR)を大幅に改善することができる。図6(a)は図1の基本回路の出力基準電圧VrefのPSRRのシミュレーション結果、図6(b)は図5の基本回路の出力基準電圧VrefのPSRRのシミュレーション結果である。図6において、横軸は電源変動の周波数、縦軸は電源変動による出力基準電圧VrefのPSRRを表す。図6より、本実施例の基準回路は、実施例1の基本構成の基準回路に比べて出力基準電圧VrefのPSRRを約20dB程度改善することができることが分かる。
【0096】
尚、本実施例の基準回路においても、実施例2の場合と同様、MOSトランジスタMのゲートが、MOSトランジスタMのゲートではなくMOSトランジスタM,Mのゲートと共通接続する構成とすることもできる。
【0097】
また、新たに追加したMOSトランジスタM11は、ゲートが固定バイアスされていればよい。従って、MOSトランジスタM11のゲートの接続先は、MOSトランジスタMのドレインに限らず、例えば、MOSトランジスタMのドレインに接続してもよい。
【符号の説明】
【0098】
〜M11 MOSトランジスタ

【特許請求の範囲】
【請求項1】
基準電流又は基準電圧を生成する基準回路であって、
ダイオード接続された特定の型の電界効果トランジスタMと、前記電界効果トランジスタMと同型でゲートが前記電界効果トランジスタMのゲートと共通接続された電界効果トランジスタMとからなり、前記電界効果トランジスタM,Mのソースが第1の基準ノードに接続された第1の電流ミラー回路と、
前記電界効果トランジスタMと逆型であってダイオード接続された電界効果トランジスタMと、前記電界効果トランジスタMと同型でゲートが前記電界効果トランジスタMのゲートと共通接続された電界効果トランジスタMとからなり、前記電界効果トランジスタM,Mのドレイン側に直列接続された第2の電流ミラー回路と、
前記電界効果トランジスタMと同型でソースが前記第1の基準ノードに接続されゲートが前記電界効果トランジスタMのゲートに接続された電界効果トランジスタMと、
前記電界効果トランジスタMと同型の電界効果トランジスタM,M,Mとを備え、
前記電界効果トランジスタM,M,Mは、前記電界効果トランジスタMのドレインから第2の基準ノードにかけてこの順序で直列に接続され、前記電界効果トランジスタM,Mのゲートは、前記電界効果トランジスタMのドレインに共通に接続され、前記電界効果トランジスタMのゲートは固定バイアスされており、
前記電界効果トランジスタMのソースは、前記電界効果トランジスタMのソースと前記電界効果トランジスタMのドレインとの共通接続ノードに接続されており、
前記電界効果トランジスタMのソースは、前記電界効果トランジスタMのソースと前記電界効果トランジスタMのドレインとの共通接続ノードに接続されていることを特徴とする基準回路。
【請求項2】
前記電界効果トランジスタMのゲートは、前記電界効果トランジスタMのゲート又は前記電界効果トランジスタM,Mのゲートと接続されていることを特徴とする請求項1記載の基準回路。
【請求項3】
前記電界効果トランジスタMのゲートは、前記電界効果トランジスタMのドレインと接続されており、
前記各電界効果トランジスタM,M,M,M,…,Mのアスペクト比をそれぞれSM1,SM2,SM3,SM5,…,SM9、前記各電界効果トランジスタの閾値電圧温度係数をKTN、前記各電界効果トランジスタの傾斜因子をn、設計を行う基準温度をT、前記基準温度Tにおける熱電圧をVT0としたとき、各電界効果トランジスタのアスペクト比SM1,SM2,SM3,SM5,…,SM9が概略以下のような関係にあることを特徴とする請求項2に記載の基準回路。
【数1】

【請求項4】
前記電界効果トランジスタMのドレインと前記電界効果トランジスタMとは、前記電界効果トランジスタMと同型の電界効果トランジスタM11を介して接続されており、前記電界効果トランジスタM11のゲートは固定バイアスされていることを特徴とする請求項1乃至3の何れか一記載の基準回路。
【請求項5】
前記電界効果トランジスタMと同型で、ゲートが前記電界効果トランジスタMのゲートに共通接続され、ソースが前記第1の基準ノードに接続された電界効果トランジスタM10を備えたことを特徴とする請求項1乃至4の何れか一記載の基準回路。

【図1】
image rotate

【図2】
image rotate

【図3】
image rotate

【図4】
image rotate

【図5】
image rotate

【図6】
image rotate

【図7】
image rotate

【図8】
image rotate

【図9】
image rotate

【図10】
image rotate


【公開番号】特開2010−211539(P2010−211539A)
【公開日】平成22年9月24日(2010.9.24)
【国際特許分類】
【出願番号】特願2009−57165(P2009−57165)
【出願日】平成21年3月10日(2009.3.10)
【国等の委託研究の成果に係る記載事項】(出願人による申告)国等の委託研究の成果に係る特許出願(平成20年度、文部科学省、地域科学技術振興事業委託事業「知的クラスター創成事業(第II期)」、産業技術力強化法第19条の適用を受ける特許出願)
【出願人】(391043332)財団法人福岡県産業・科学技術振興財団 (53)
【出願人】(899000068)学校法人早稲田大学 (602)
【Fターム(参考)】