基準電圧回路
【課題】 デプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴとを用いた基準電圧回路において、基準電圧を低電圧化する。
【解決手段】 デプレッション型ＭＯＳＦＥＴ（Ｍ１）のソースを、主トランジスタがｎ型であるソースフォロワ１１の入力端子に接続し、ソースフォロワ１１の出力端子を主トランジスタがｐ型であるソースフォロワ１２の入力端子に接続し、ソースフォロワ１２の出力はエンハンスメント型ＭＯＳＦＥＴ（Ｍ２）のゲートに接続され、
ソースフォロワ１２の出力を抵抗分割して所定の電圧を得ることを特徴とする基準電圧回路とする。
【解決手段】 デプレッション型ＭＯＳＦＥＴ（Ｍ１）のソースを、主トランジスタがｎ型であるソースフォロワ１１の入力端子に接続し、ソースフォロワ１１の出力端子を主トランジスタがｐ型であるソースフォロワ１２の入力端子に接続し、ソースフォロワ１２の出力はエンハンスメント型ＭＯＳＦＥＴ（Ｍ２）のゲートに接続され、
ソースフォロワ１２の出力を抵抗分割して所定の電圧を得ることを特徴とする基準電圧回路とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の内部の基準電圧回路において出力電圧の低電圧化に係るものである。
【背景技術】
【０００２】
図４に従来の基準電圧回路を示す。ｎチャネルのデプレッション型ＭＯＳＦＥＴのゲートとソースを共に接続して定電流を作り出す第1のトランジスタＭ１と、
ｎチャネルのＭＯＳＦＥＴのゲートとドレインを共に接続してダイオード接続された第２のトランジスタＭ２が、第１のトランジスタＭ１のソースと第２のトランジスタＭ２のドレインが共に接続されて、電源電圧ＶDDとグランドＧＮＤ間に直列に接続されている。この回路において基準電圧ＶREFは第２のトランジスタのゲート・ソース間電圧Ｖgs2である。
【０００３】
第１のトランジスタＭ１のドレイン電流Ｉd1と第２のトランジスタＭ２のドレイン電流Ｉd2は、Ｖds＞Ｖgs−Ｖtにおいて、
Ｉd1＝β1/２（Ｖgs1−Ｖt1）2 （１）
Ｉd2＝β2/２（Ｖgs2−Ｖt2）2 （２）
である。
Ｖdsはドレイン・ソース間電圧、Ｖgsはゲート・ソース間電圧、Ｖtは閾値電圧である。Ｖgs1とＶgs2、Ｖt1とＶt2は、それぞれ第１のトランジスタＭ１と第２のトランジスタＭ２のゲート・ソース間電圧、閾値電圧である。また、β1、β2は、それぞれ第１のトランジスタＭ１と第２のトランジスタＭ２の導電係数であり、
β＝(εox/ｔox)μ(Ｗ/Ｌ)
の形で表わされる。ここで、μはキャリア移動度、εoxは酸化膜の誘電率、ｔoxは酸化膜厚、Ｗはゲート幅、Ｌはゲート長である。
（１）式と（２）式は、Ｉd1＝Ｉd2，Ｖgs1＝０，Ｖgs2＝ＶREFより、
β1（−Ｖt1）2＝β2（ＶREF−Ｖt2）2となり、
【数１】
となる。
【０００４】
同一半導体内であれば第１のトランジスタＭ１と第２のトランジスタＭ２の酸化膜の誘電率εox、酸化膜厚ｔoxは同じである。ここで更に閾値電圧Ｖt1とＶt2の温度特性がほぼ同じとなるゲート長Ｌ，ゲート幅Ｗとすれば、第１のトランジスタＭ１と第２のトランジスタＭ２の導電係数は、β1≒β2の関係となる。
第１のトランジスタＭ１の閾値電圧Ｖt1は負の値なので、基準電圧ＶREFは第１のトランジスタＭ１と第２のトランジスタＭ２の閾値電圧の絶対値の和の大きさとなる。なお、閾値電圧が温度で変化した場合は第１のトランジスタＭ１と第２のトランジスタＭ２の両方の閾値電圧は同じ方向に増減するので、閾値電圧の温度変化による基準電圧ＶREFの温度変化は極めて小さくなる。
したがって、図４に示す従来の基準電圧回路は、電源電圧に依存しない、温度依存性の小さい基準電圧ＶREFを得る。
【０００５】
近年、携帯端末等の普及に伴いバッテリーによる動作時間を延長するために、機器の動作電圧を下げて低消費電力化を低減するということが行われている。このような動作電圧の低電圧化においては低い電圧を出力する電源回路が必要であり、その電源回路を動作させる上で低い基準電圧が必要である。
【０００６】
【特許文献１】特公平４−６５５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
今後の低電圧化には更に低い基準電圧が必要だが、前記従来回路において基準電圧ＶREFは第１のトランジスタＭ１と第２のトランジスタＭ２の閾値電圧の絶対値の和でほぼ決まってしまう。このため、それより更に低い基準電圧ＶREFを得るためには普通、基準電圧ＶREFを抵抗で分割するが、Ｉd1＝Ｉd2とならないので基準電圧が変わってしまう恐れがある。この問題に対応するために回路を追加した場合は、追加した回路により基準電圧の精度が低下してしまう問題があった。
【０００８】
本発明は、温度依存度が小さく、従来の基準電圧回路と比較して低い基準電圧を得る基準電圧回路を提供すること目的とする。
【課題を解決するための手段】
【０００９】
デプレッション型ＭＯＳＦＥＴの第１のトランジスタと、エンハンスメント型ＭＯＳＦＥＴの第２のトランジスタとが、電源電圧端子間に直列に接続された基準電圧回路において、該基準電圧回路は、
前記第１のトランジスタのドレインを高電圧供給端子に接続し、
前記第２のトランジスタのソースを低電圧供給端子に接続し、
前記第１のトランジスタのソースとゲートを共に接続し、
前記第１のトランジスタのソースを第１のソースフォロワの入力に接続し、
前記第１のソースフォロワの出力を第２のソースフォロワの入力に接続し、
第２のソースフォロワの出力を前記第２のトランジスタのゲートに接続し、
第２のソースフォロワの出力から所定の基準電圧を得ることを特徴とする。
前記第１，２のソースフォロワは、ソース接地増幅であってもよい。
【発明の効果】
【００１０】
本発明によれば、電圧が１Ｖ以下の任意の基準電圧を容易に得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図示例と共に説明する。
図１は本発明の第１の実施形態を示す回路図である。
図において、ソースフォロワ１１は直列に接続された、ｎ型のエンハンスメント型ＭＯＳＦＥＴからなるトランジスタＭ１３と、ｎ型のデプレッション型ＭＯＳＦＥＴからなるトランジスタＭ１４で構成され、トランジスタＭ１３のドレインは電源電圧ＶDDに接続され、トランジスタＭ１４のソースはグランドＧＮＤに接続され、トランジスタＭ１４のゲートとソースは互いに接続されている。
ソースフォロワ１２は直列に接続された、ｎ型のデプレッション型ＭＯＳＦＥＴからなるトランジスタＭ１５と、ｐ型のエンハンスメント型ＭＯＳＦＥＴからなるトランジスタＭ１６で構成され、トランジスタＭ1５のドレインは電源電圧ＶDDに接続され、トランジスタＭ１６のドレインはグランドＧＮＤに接続され、トランジスタＭ１５のゲートとソースは互いに接続されている。
ｎ型のデプレッション型ＭＯＳＦＥＴからなる第１のトランジスタＭ１と、ｎ型のエンハンスメント型ＭＯＳＦＥＴからなる第２のトランジスタＭ２とが、電源電圧ＶDDとグランドＧＮＤ間に直列に接続され、第１のトランジスタＭ１のソースはゲートに接続されている。
第１のトランジスタＭ１のゲートはソースフォロワ１１の入力であるトランジスタＭ１３のゲートに接続され、第２のトランジスタＭ２のゲートはソースフォロワ１２の出力であるトランジスタＭ１６のソースに接続され、ソースフォロワ１１の出力であるトランジスタＭ１３のソースは、ソースフォロワ１２の入力であるトランジスタＭ１６のゲートに接続されている。
第２のトランジスタＭ２のゲートとソースフォロワ１２の出力の接続点は、分圧回路を構成する抵抗Ｒ１とＲ２に接続されている。そして抵抗Ｒ１とＲ２の共通接続点は、基準電圧ＶREF2の供給先回路（図示せず）に接続された回路構成となっている。
【００１２】
このような構成を持つ図１の回路動作は、概ね以下のようになる。
例えば、基準電圧ＶREF（第２のトランジスタＭ２のゲート電圧）が何らかの原因で所定の値より高くなろうとすると、第２のトランジスタＭ２のドレイン電圧（第１のトランジスタＭ１のゲート電圧）はそれまでの値から低くなろうとする。
第１のトランジスタＭ１のゲート電圧（ソースフォロワ１１の入力）が低くなろうとすると、ソースフォロワ１１の出力（ソースフォロワ１２の入力）は低くなろうとする。
ソースフォロワ１２の入力が低くなろうとすると、ソースフォロワ１２の出力（第２のトランジスタＭ２のゲート電圧）は低くなろうとする。
その結果、基準電圧ＶREFの元の値に戻ろうとする作用が働く。
逆に、基準電圧ＶREF（第２のトランジスタＭ２のゲート電圧）が所定の値より低くなろうとすると、第２のトランジスタＭ２のドレイン電圧（第１のトランジスタＭ１のゲート電圧）が高くなろうとする。
第１のトランジスタＭ１のゲート電圧（ソースフォロワ１１の入力）が高くなろうとすると、ソースフォロワ１１の出力（ソースフォロワ１２の入力）は高くなろうとする。
ソースフォロワ１２の入力が高くなろうとすると、ソースフォロワ１２の出力（第２のトランジスタＭ２のゲート電圧）は高くなろうとする。
その結果、基準電圧ＶREFの元の値に戻ろうとする作用が働く。
以上に説明したような回路各部に生じる動作作用により、第２のトランジスタＭ２のゲート電圧は、所定の基準電圧ＶREFに安定化される。
【００１３】
なお第１のトランジスタＭ１のゲート電圧は、第２のトランジスタＭ２のゲート電圧に対してソースフォロワ１１によりトランジスタＭ１３のゲート・ソース電圧Ｖgs13だけ低くなるようにレベルシフトされた電圧となり、ソースフォロワ１２によってトランジスタＭ１６のゲートソース間電圧Ｖgs16だけ高くなるようにレベルシフトされた電圧となる。Ｖgs13≒Ｖgs16になっていれば、第１のトランジスタＭ１のゲート電圧と第２のトランジスタＭ２のゲート電圧はほぼ同じ電圧となり、第１のトランジスタＭ１と第２のトランジスタＭ２の動作は従来例と実質的に同じとなる。ここで図１のように基準電圧ＶREF2を得るために基準電圧ＶREFを抵抗Ｒ１とＲ２で分割した場合に、抵抗Ｒ１とＲ２に電流が流れて第２のトランジスタＭ２のゲート電圧が変化しようとしても帰還制御ループにより第２のトランジスタＭ２のゲート電圧が安定された基準電圧ＶREFとなることが本発明の特徴である。
したがって、抵抗Ｒ１とＲ２の比を変えることにより、基準電圧ＶREF2を基準電圧ＶREFより低い任意の電圧値に設定することが可能である。
なお、抵抗Ｒ１とＲ２の少なくとも一方をあらかじめ複数の抵抗で構成し、それぞれの抵抗に並列にヒューズを設けた上で当該ヒューズを選択的にレーザで切断することで、基準電圧を変更することも可能である。
【００１４】
図２は、温度特性を示すグラフであり、横軸は温度であり、縦軸は電圧である。図において、特性Ａは図５に示す従来回路の場合であり、特性Ｂは図１に示す実施例において、抵抗Ｒ１とＲ２を１ＭΩとした場合である。
図２から判るように本発明の基準電圧回路の特性Ｂは、従来回路の特性Ａと同等の温度依存度であり、基準電圧は特性Ａより低くなる。
【００１５】
図３は本発明の第２の実施形態を示す回路図である。
図３に示す回路は、図１のソースフォロワ１１，１２を、ソース接地２１，２２で置換したものである。
ソース接地２１は直列に接続された、ｎ型のデプレッション型ＭＯＳＦＥＴからなるトランジスタＭ２３と、ｎ型のエンハンスメント型ＭＯＳＦＥＴからなるトランジスタＭ２４で構成され、トランジスタＭ２３のドレインは電源電圧ＶDDに接続され、トランジスタＭ２４のソースはグランドＧＮＤに接続され、トランジスタＭ２３のゲート・ソース間は互いに接続されている。
ソース接地２２は直列に接続された、ｎ型のデプレッション型ＭＯＳＦＥＴからなるトランジスタＭ２５と、ｎ型のエンハンスメント型ＭＯＳＦＥＴからなるトランジスタＭ２６で構成され、トランジスタＭ２５のドレインは電源電圧ＶDDに接続され、トランジスタＭ２６のソースはグランドＧＮＤに接続され、トランジスタＭ２５のゲート・ソース間は互いに接続されている。
【００１６】
このような構成を持つ図３の回路動作は、概ね以下のようになる。
例えば、基準電圧ＶREF（第２のトランジスタＭ２のゲート電圧）が何らかの原因で所定のより高くなろうとすると、第２のトランジスタＭ２のドレイン電圧（第１のトランジスタＭ１のゲート電圧）はそれまでの値から低くなろうとする。
第１のトランジスタＭ１のゲート電圧（ソース接地２１の入力）が低くなろうとすると、ソース接地２１の出力（ソース接地２２の入力）は高くなろうとする。
ソース接地２２の入力が高くなろうとすると、ソース接地２２の出力（第２のトランジスタＭ２のゲート電圧）は低くなろうとする。
その結果、基準電圧ＶREFの元の値に戻ろうとする作用が働く。
逆に、基準電圧ＶREF（第２のトランジスタＭ２のゲート電圧）が所定の値より低くなろうとすると、第２のトランジスタＭ２のドレイン電圧（第１のトランジスタＭ１のゲート電圧）が高くなろうとする。
第１のトランジスタＭ１のゲート電圧（ソース接地２１の入力）が高くなろうとすると、ソース接地２１の出力（ソース接地２２の入力）は低くなろうとする。
ソース接地２２の入力が低くなろうとすると、ソース接地２２の出力（第２のトランジスタＭ２のゲート電圧）は高くなろうとする。
その結果、基準電圧ＶREFの元の値に戻ろうとする作用が働く。
以上に説明したような回路各部に生じる動作作用により、第２のトランジスタＭ２のゲート電圧は、所定の基準電圧ＶREFに安定化される。
【００１７】
上述した実施形態において、第１の実施形態におけるトランジスタＭ１４とＭ１５、第２の実施形態におけるトランジスタＭ２３とＭ２５は、ＭＯＳＦＥＴトランジスタに限定されるものではなく、例えば、抵抗、ダイオードを用いてもよい。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態の例を示す回路図である。
【図２】本発明の第１の実施形態と従来例における、温度特性を示すグラフである。
【図３】本発明の第２の実施形態の例を示す回路図である。
【図４】従来の基準電圧回路を示す回路図である。
【符号の説明】
【００１９】
Ｍ２，Ｍ１３，Ｍ２４，Ｍ２６ ｎ型のエンハンスメント型ＭＯＳＦＥＴ
Ｍ１，Ｍ１４，Ｍ１５，Ｍ２３，Ｍ２５ ｎ型のデプレッション型ＭＯＳＦＥＴ
Ｍ１６ ｐ型のエンハンスメント型ＭＯＳＦＥＴ
Ｒ１，Ｒ２ 抵抗
ＧＮＤ グランド電位
ＶＤＤ 電源電位
１１，１２ ソースフォロワ
２１，２２ ソース接地
【技術分野】
【０００１】
本発明は、半導体装置の内部の基準電圧回路において出力電圧の低電圧化に係るものである。
【背景技術】
【０００２】
図４に従来の基準電圧回路を示す。ｎチャネルのデプレッション型ＭＯＳＦＥＴのゲートとソースを共に接続して定電流を作り出す第1のトランジスタＭ１と、
ｎチャネルのＭＯＳＦＥＴのゲートとドレインを共に接続してダイオード接続された第２のトランジスタＭ２が、第１のトランジスタＭ１のソースと第２のトランジスタＭ２のドレインが共に接続されて、電源電圧ＶDDとグランドＧＮＤ間に直列に接続されている。この回路において基準電圧ＶREFは第２のトランジスタのゲート・ソース間電圧Ｖgs2である。
【０００３】
第１のトランジスタＭ１のドレイン電流Ｉd1と第２のトランジスタＭ２のドレイン電流Ｉd2は、Ｖds＞Ｖgs−Ｖtにおいて、
Ｉd1＝β1/２（Ｖgs1−Ｖt1）2 （１）
Ｉd2＝β2/２（Ｖgs2−Ｖt2）2 （２）
である。
Ｖdsはドレイン・ソース間電圧、Ｖgsはゲート・ソース間電圧、Ｖtは閾値電圧である。Ｖgs1とＶgs2、Ｖt1とＶt2は、それぞれ第１のトランジスタＭ１と第２のトランジスタＭ２のゲート・ソース間電圧、閾値電圧である。また、β1、β2は、それぞれ第１のトランジスタＭ１と第２のトランジスタＭ２の導電係数であり、
β＝(εox/ｔox)μ(Ｗ/Ｌ)
の形で表わされる。ここで、μはキャリア移動度、εoxは酸化膜の誘電率、ｔoxは酸化膜厚、Ｗはゲート幅、Ｌはゲート長である。
（１）式と（２）式は、Ｉd1＝Ｉd2，Ｖgs1＝０，Ｖgs2＝ＶREFより、
β1（−Ｖt1）2＝β2（ＶREF−Ｖt2）2となり、
【数１】
となる。
【０００４】
同一半導体内であれば第１のトランジスタＭ１と第２のトランジスタＭ２の酸化膜の誘電率εox、酸化膜厚ｔoxは同じである。ここで更に閾値電圧Ｖt1とＶt2の温度特性がほぼ同じとなるゲート長Ｌ，ゲート幅Ｗとすれば、第１のトランジスタＭ１と第２のトランジスタＭ２の導電係数は、β1≒β2の関係となる。
第１のトランジスタＭ１の閾値電圧Ｖt1は負の値なので、基準電圧ＶREFは第１のトランジスタＭ１と第２のトランジスタＭ２の閾値電圧の絶対値の和の大きさとなる。なお、閾値電圧が温度で変化した場合は第１のトランジスタＭ１と第２のトランジスタＭ２の両方の閾値電圧は同じ方向に増減するので、閾値電圧の温度変化による基準電圧ＶREFの温度変化は極めて小さくなる。
したがって、図４に示す従来の基準電圧回路は、電源電圧に依存しない、温度依存性の小さい基準電圧ＶREFを得る。
【０００５】
近年、携帯端末等の普及に伴いバッテリーによる動作時間を延長するために、機器の動作電圧を下げて低消費電力化を低減するということが行われている。このような動作電圧の低電圧化においては低い電圧を出力する電源回路が必要であり、その電源回路を動作させる上で低い基準電圧が必要である。
【０００６】
【特許文献１】特公平４−６５５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
今後の低電圧化には更に低い基準電圧が必要だが、前記従来回路において基準電圧ＶREFは第１のトランジスタＭ１と第２のトランジスタＭ２の閾値電圧の絶対値の和でほぼ決まってしまう。このため、それより更に低い基準電圧ＶREFを得るためには普通、基準電圧ＶREFを抵抗で分割するが、Ｉd1＝Ｉd2とならないので基準電圧が変わってしまう恐れがある。この問題に対応するために回路を追加した場合は、追加した回路により基準電圧の精度が低下してしまう問題があった。
【０００８】
本発明は、温度依存度が小さく、従来の基準電圧回路と比較して低い基準電圧を得る基準電圧回路を提供すること目的とする。
【課題を解決するための手段】
【０００９】
デプレッション型ＭＯＳＦＥＴの第１のトランジスタと、エンハンスメント型ＭＯＳＦＥＴの第２のトランジスタとが、電源電圧端子間に直列に接続された基準電圧回路において、該基準電圧回路は、
前記第１のトランジスタのドレインを高電圧供給端子に接続し、
前記第２のトランジスタのソースを低電圧供給端子に接続し、
前記第１のトランジスタのソースとゲートを共に接続し、
前記第１のトランジスタのソースを第１のソースフォロワの入力に接続し、
前記第１のソースフォロワの出力を第２のソースフォロワの入力に接続し、
第２のソースフォロワの出力を前記第２のトランジスタのゲートに接続し、
第２のソースフォロワの出力から所定の基準電圧を得ることを特徴とする。
前記第１，２のソースフォロワは、ソース接地増幅であってもよい。
【発明の効果】
【００１０】
本発明によれば、電圧が１Ｖ以下の任意の基準電圧を容易に得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図示例と共に説明する。
図１は本発明の第１の実施形態を示す回路図である。
図において、ソースフォロワ１１は直列に接続された、ｎ型のエンハンスメント型ＭＯＳＦＥＴからなるトランジスタＭ１３と、ｎ型のデプレッション型ＭＯＳＦＥＴからなるトランジスタＭ１４で構成され、トランジスタＭ１３のドレインは電源電圧ＶDDに接続され、トランジスタＭ１４のソースはグランドＧＮＤに接続され、トランジスタＭ１４のゲートとソースは互いに接続されている。
ソースフォロワ１２は直列に接続された、ｎ型のデプレッション型ＭＯＳＦＥＴからなるトランジスタＭ１５と、ｐ型のエンハンスメント型ＭＯＳＦＥＴからなるトランジスタＭ１６で構成され、トランジスタＭ1５のドレインは電源電圧ＶDDに接続され、トランジスタＭ１６のドレインはグランドＧＮＤに接続され、トランジスタＭ１５のゲートとソースは互いに接続されている。
ｎ型のデプレッション型ＭＯＳＦＥＴからなる第１のトランジスタＭ１と、ｎ型のエンハンスメント型ＭＯＳＦＥＴからなる第２のトランジスタＭ２とが、電源電圧ＶDDとグランドＧＮＤ間に直列に接続され、第１のトランジスタＭ１のソースはゲートに接続されている。
第１のトランジスタＭ１のゲートはソースフォロワ１１の入力であるトランジスタＭ１３のゲートに接続され、第２のトランジスタＭ２のゲートはソースフォロワ１２の出力であるトランジスタＭ１６のソースに接続され、ソースフォロワ１１の出力であるトランジスタＭ１３のソースは、ソースフォロワ１２の入力であるトランジスタＭ１６のゲートに接続されている。
第２のトランジスタＭ２のゲートとソースフォロワ１２の出力の接続点は、分圧回路を構成する抵抗Ｒ１とＲ２に接続されている。そして抵抗Ｒ１とＲ２の共通接続点は、基準電圧ＶREF2の供給先回路（図示せず）に接続された回路構成となっている。
【００１２】
このような構成を持つ図１の回路動作は、概ね以下のようになる。
例えば、基準電圧ＶREF（第２のトランジスタＭ２のゲート電圧）が何らかの原因で所定の値より高くなろうとすると、第２のトランジスタＭ２のドレイン電圧（第１のトランジスタＭ１のゲート電圧）はそれまでの値から低くなろうとする。
第１のトランジスタＭ１のゲート電圧（ソースフォロワ１１の入力）が低くなろうとすると、ソースフォロワ１１の出力（ソースフォロワ１２の入力）は低くなろうとする。
ソースフォロワ１２の入力が低くなろうとすると、ソースフォロワ１２の出力（第２のトランジスタＭ２のゲート電圧）は低くなろうとする。
その結果、基準電圧ＶREFの元の値に戻ろうとする作用が働く。
逆に、基準電圧ＶREF（第２のトランジスタＭ２のゲート電圧）が所定の値より低くなろうとすると、第２のトランジスタＭ２のドレイン電圧（第１のトランジスタＭ１のゲート電圧）が高くなろうとする。
第１のトランジスタＭ１のゲート電圧（ソースフォロワ１１の入力）が高くなろうとすると、ソースフォロワ１１の出力（ソースフォロワ１２の入力）は高くなろうとする。
ソースフォロワ１２の入力が高くなろうとすると、ソースフォロワ１２の出力（第２のトランジスタＭ２のゲート電圧）は高くなろうとする。
その結果、基準電圧ＶREFの元の値に戻ろうとする作用が働く。
以上に説明したような回路各部に生じる動作作用により、第２のトランジスタＭ２のゲート電圧は、所定の基準電圧ＶREFに安定化される。
【００１３】
なお第１のトランジスタＭ１のゲート電圧は、第２のトランジスタＭ２のゲート電圧に対してソースフォロワ１１によりトランジスタＭ１３のゲート・ソース電圧Ｖgs13だけ低くなるようにレベルシフトされた電圧となり、ソースフォロワ１２によってトランジスタＭ１６のゲートソース間電圧Ｖgs16だけ高くなるようにレベルシフトされた電圧となる。Ｖgs13≒Ｖgs16になっていれば、第１のトランジスタＭ１のゲート電圧と第２のトランジスタＭ２のゲート電圧はほぼ同じ電圧となり、第１のトランジスタＭ１と第２のトランジスタＭ２の動作は従来例と実質的に同じとなる。ここで図１のように基準電圧ＶREF2を得るために基準電圧ＶREFを抵抗Ｒ１とＲ２で分割した場合に、抵抗Ｒ１とＲ２に電流が流れて第２のトランジスタＭ２のゲート電圧が変化しようとしても帰還制御ループにより第２のトランジスタＭ２のゲート電圧が安定された基準電圧ＶREFとなることが本発明の特徴である。
したがって、抵抗Ｒ１とＲ２の比を変えることにより、基準電圧ＶREF2を基準電圧ＶREFより低い任意の電圧値に設定することが可能である。
なお、抵抗Ｒ１とＲ２の少なくとも一方をあらかじめ複数の抵抗で構成し、それぞれの抵抗に並列にヒューズを設けた上で当該ヒューズを選択的にレーザで切断することで、基準電圧を変更することも可能である。
【００１４】
図２は、温度特性を示すグラフであり、横軸は温度であり、縦軸は電圧である。図において、特性Ａは図５に示す従来回路の場合であり、特性Ｂは図１に示す実施例において、抵抗Ｒ１とＲ２を１ＭΩとした場合である。
図２から判るように本発明の基準電圧回路の特性Ｂは、従来回路の特性Ａと同等の温度依存度であり、基準電圧は特性Ａより低くなる。
【００１５】
図３は本発明の第２の実施形態を示す回路図である。
図３に示す回路は、図１のソースフォロワ１１，１２を、ソース接地２１，２２で置換したものである。
ソース接地２１は直列に接続された、ｎ型のデプレッション型ＭＯＳＦＥＴからなるトランジスタＭ２３と、ｎ型のエンハンスメント型ＭＯＳＦＥＴからなるトランジスタＭ２４で構成され、トランジスタＭ２３のドレインは電源電圧ＶDDに接続され、トランジスタＭ２４のソースはグランドＧＮＤに接続され、トランジスタＭ２３のゲート・ソース間は互いに接続されている。
ソース接地２２は直列に接続された、ｎ型のデプレッション型ＭＯＳＦＥＴからなるトランジスタＭ２５と、ｎ型のエンハンスメント型ＭＯＳＦＥＴからなるトランジスタＭ２６で構成され、トランジスタＭ２５のドレインは電源電圧ＶDDに接続され、トランジスタＭ２６のソースはグランドＧＮＤに接続され、トランジスタＭ２５のゲート・ソース間は互いに接続されている。
【００１６】
このような構成を持つ図３の回路動作は、概ね以下のようになる。
例えば、基準電圧ＶREF（第２のトランジスタＭ２のゲート電圧）が何らかの原因で所定のより高くなろうとすると、第２のトランジスタＭ２のドレイン電圧（第１のトランジスタＭ１のゲート電圧）はそれまでの値から低くなろうとする。
第１のトランジスタＭ１のゲート電圧（ソース接地２１の入力）が低くなろうとすると、ソース接地２１の出力（ソース接地２２の入力）は高くなろうとする。
ソース接地２２の入力が高くなろうとすると、ソース接地２２の出力（第２のトランジスタＭ２のゲート電圧）は低くなろうとする。
その結果、基準電圧ＶREFの元の値に戻ろうとする作用が働く。
逆に、基準電圧ＶREF（第２のトランジスタＭ２のゲート電圧）が所定の値より低くなろうとすると、第２のトランジスタＭ２のドレイン電圧（第１のトランジスタＭ１のゲート電圧）が高くなろうとする。
第１のトランジスタＭ１のゲート電圧（ソース接地２１の入力）が高くなろうとすると、ソース接地２１の出力（ソース接地２２の入力）は低くなろうとする。
ソース接地２２の入力が低くなろうとすると、ソース接地２２の出力（第２のトランジスタＭ２のゲート電圧）は高くなろうとする。
その結果、基準電圧ＶREFの元の値に戻ろうとする作用が働く。
以上に説明したような回路各部に生じる動作作用により、第２のトランジスタＭ２のゲート電圧は、所定の基準電圧ＶREFに安定化される。
【００１７】
上述した実施形態において、第１の実施形態におけるトランジスタＭ１４とＭ１５、第２の実施形態におけるトランジスタＭ２３とＭ２５は、ＭＯＳＦＥＴトランジスタに限定されるものではなく、例えば、抵抗、ダイオードを用いてもよい。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態の例を示す回路図である。
【図２】本発明の第１の実施形態と従来例における、温度特性を示すグラフである。
【図３】本発明の第２の実施形態の例を示す回路図である。
【図４】従来の基準電圧回路を示す回路図である。
【符号の説明】
【００１９】
Ｍ２，Ｍ１３，Ｍ２４，Ｍ２６ ｎ型のエンハンスメント型ＭＯＳＦＥＴ
Ｍ１，Ｍ１４，Ｍ１５，Ｍ２３，Ｍ２５ ｎ型のデプレッション型ＭＯＳＦＥＴ
Ｍ１６ ｐ型のエンハンスメント型ＭＯＳＦＥＴ
Ｒ１，Ｒ２ 抵抗
ＧＮＤ グランド電位
ＶＤＤ 電源電位
１１，１２ ソースフォロワ
２１，２２ ソース接地
【特許請求の範囲】
【請求項１】
デプレッション型ＭＯＳＦＥＴの第１のトランジスタと、エンハンスメント型ＭＯＳＦＥＴの第２のトランジスタとが、電源電圧端子間に直列に接続された基準電圧回路において、該基準電圧回路は、
前記第１のトランジスタのドレインを高電圧供給端子に接続し、
前記第２のトランジスタのソースを低電圧供給端子に接続し、
前記第１のトランジスタのソースとゲートを共に接続し、
前記第１のトランジスタのソースを第１のソースフォロワの入力に接続し、
前記第１のソースフォロワの出力を第２のソースフォロワの入力に接続し、
第２のソースフォロワの出力を前記第２のトランジスタのゲートに接続し、
第２のソースフォロワの出力から所定の基準電圧を得ることを特徴とする基準電圧回路。
【請求項２】
前記第１のソースフォロワは主トランジスタにｎチャネル型のＭＯＳＦＥＴを備え、前記第２のソースフォロワは主トランジスタにｐチャネル型のＭＯＳＦＥＴを備えた
ことを特徴とする請求項１に記載の基準電圧回路。
【請求項３】
前記第１〜２のソースフォロワが、ｎチャネル型のＭＯＳＦＥＴからなるソース接地増幅器であることを特徴とする請求項１に記載の基準電圧回路。
【請求項４】
前記基準電圧回路は、第２のトランジスタのゲート電圧を複数の抵抗で分割し、該複数の抵抗の接続点から所定の基準電圧を得ることを特徴とする請求項１と３に記載の基準電圧回路。
【請求項５】
前記複数の抵抗は、トリミングにより所望の抵抗値に設定できる抵抗体を含んでいることを特徴とする請求項４に記載の基準電圧回路。
【請求項１】
デプレッション型ＭＯＳＦＥＴの第１のトランジスタと、エンハンスメント型ＭＯＳＦＥＴの第２のトランジスタとが、電源電圧端子間に直列に接続された基準電圧回路において、該基準電圧回路は、
前記第１のトランジスタのドレインを高電圧供給端子に接続し、
前記第２のトランジスタのソースを低電圧供給端子に接続し、
前記第１のトランジスタのソースとゲートを共に接続し、
前記第１のトランジスタのソースを第１のソースフォロワの入力に接続し、
前記第１のソースフォロワの出力を第２のソースフォロワの入力に接続し、
第２のソースフォロワの出力を前記第２のトランジスタのゲートに接続し、
第２のソースフォロワの出力から所定の基準電圧を得ることを特徴とする基準電圧回路。
【請求項２】
前記第１のソースフォロワは主トランジスタにｎチャネル型のＭＯＳＦＥＴを備え、前記第２のソースフォロワは主トランジスタにｐチャネル型のＭＯＳＦＥＴを備えた
ことを特徴とする請求項１に記載の基準電圧回路。
【請求項３】
前記第１〜２のソースフォロワが、ｎチャネル型のＭＯＳＦＥＴからなるソース接地増幅器であることを特徴とする請求項１に記載の基準電圧回路。
【請求項４】
前記基準電圧回路は、第２のトランジスタのゲート電圧を複数の抵抗で分割し、該複数の抵抗の接続点から所定の基準電圧を得ることを特徴とする請求項１と３に記載の基準電圧回路。
【請求項５】
前記複数の抵抗は、トリミングにより所望の抵抗値に設定できる抵抗体を含んでいることを特徴とする請求項４に記載の基準電圧回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−２９４９７８（Ｐ２００９−２９４９７８Ａ）
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願番号】特願２００８−１４８９５９（Ｐ２００８−１４８９５９）
【出願日】平成２０年６月６日（２００８．６．６）
【出願人】（５０９１２０８９４）旭化成東光パワーデバイス株式会社 (20)
【Ｆターム（参考）】
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願日】平成２０年６月６日（２００８．６．６）
【出願人】（５０９１２０８９４）旭化成東光パワーデバイス株式会社 (20)
【Ｆターム（参考）】
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