基準電圧発生回路及びそれを備えた半導体素子
【課題】バンドギャップ電圧よりも低い電源電圧で動作し、低消費電力かつ高精度の基準電圧発生回路を提供すること。
【解決手段】第１のダイオードＤａの両端と、直列に接続した第２のダイオードＤｂと第１抵抗Ｒ1との間に同じ電圧が掛かるように差動増幅回路Ａ１でフィードバックをかけ、正の温度依存性を持つ差分電圧ＶSを第２電流Ｉ2に変換する。また、第２ダイオードＤｂに第３の抵抗素子Ｒ3Aを接続し、第１のダイオードＤａに第４の抵抗素子Ｒ3Bを接続して、負の温度依存性を持つ順方向電圧を第３電流Ｉ3に変換する。そして、この第２電流Ｉ2と第３電流Ｉ3とを合成することで、温度依存性のない第１電流Ｉ1を生成する。さらに、第３の抵抗素子Ｒ3Aと第４の抵抗素子Ｒ3Bを出力ノードＮ３に接続して、第２の抵抗素子Ｒ2にＩ1＋Ｉ3×２となる電流を流して出力電圧Ｖoutを生成する。
【解決手段】第１のダイオードＤａの両端と、直列に接続した第２のダイオードＤｂと第１抵抗Ｒ1との間に同じ電圧が掛かるように差動増幅回路Ａ１でフィードバックをかけ、正の温度依存性を持つ差分電圧ＶSを第２電流Ｉ2に変換する。また、第２ダイオードＤｂに第３の抵抗素子Ｒ3Aを接続し、第１のダイオードＤａに第４の抵抗素子Ｒ3Bを接続して、負の温度依存性を持つ順方向電圧を第３電流Ｉ3に変換する。そして、この第２電流Ｉ2と第３電流Ｉ3とを合成することで、温度依存性のない第１電流Ｉ1を生成する。さらに、第３の抵抗素子Ｒ3Aと第４の抵抗素子Ｒ3Bを出力ノードＮ３に接続して、第２の抵抗素子Ｒ2にＩ1＋Ｉ3×２となる電流を流して出力電圧Ｖoutを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望の基準電圧を発生する基準電圧発生回路及びそれを備えた半導体素子に関し、特に、シリコンのバンドギャップ電圧以下の電源電圧で動作する基準電圧発生回路及びそれを備えた半導体素子に関するものである。
【背景技術】
【０００２】
半導体チップなどの半導体素子においては、内部回路を適切に動作させるために、その回路内のノードが所望の電圧になるように調整する必要があり、特にアナログ回路においては、その電圧の精度が重要となる。
【０００３】
そのため、通常、半導体素子内には、所望の基準電圧を発生する基準電圧発生回路が形成されている。
【０００４】
この基準電圧発生回路として、電流密度の異なる２つのダイオードＤａ,Ｄｂを用いて正の温度依存性を持つ電圧を取り出し、この電圧と負の温度依存性を持つＰＮ接合の順方向電圧とを適切な比率で加算することで、温度に依存しない基準電圧を生成する回路がある。
【０００５】
すなわち、電流密度の異なる２つのダイオードＤａ,Ｄｂの差分電圧ＶSが正の温度依存性を持ち、ダイオードＤａ,Ｄｂの順方向電圧ＶBEが負の温度依存性を持つことから、これらの電圧を適切な比率で加算して温度に依存しない基準電圧を生成するのである。
【０００６】
例えば、温度が上がったとき、負の温度依存性を持つ順方向電圧ＶBEの降下分の電圧をΔＶBEとし、正の温度依存性を持つ差分電圧ＶSの上昇分の電圧ΔＶSとすると、適切に比率αを調整することで、ΔＶBE＋αΔＶS＝０となる。これにより、温度依存性を持たない高精度の基準電圧を生成することができる。
【０００７】
しかしながら、９０ｎｍ以降の先端プロセスの半導体素子では、電源電圧がバンドギャップ電圧以下の電圧（例えば、１．２Ｖ）であるため、上記従来の構成では動作させることができない。
【０００８】
そこで、下記特許文献１には、電源電圧がバンドギャップ電圧以下の電圧であっても、高精度の基準電圧を生成することができる基準電圧発生回路が開示されている。
【０００９】
特許文献１の基準電圧発生回路は、正の温度依存性を持つ差分電圧ＶSを電流に変換すると共に、負の温度依存性を持つ順方向電圧ＶBEを電流に変換し、これらの電流を加算した後に、電圧に変換することで、基準電圧Ｖoutを生成するものである。
【００１０】
図４に特許文献１に記載された基準電圧発生回路１００の構成を示す。
【００１１】
ダイオードＤｂはダイオードＤａよりもエミッター面積がＮ倍（Ｎ＞１）となっており、これらに同じ電流Ｉ11Aを流したときの順方向電圧の差分電圧ＶS1は、以下の式（１０）のように表すことができる。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量、ｌｏｇは自然対数である。
ＶS1＝ｋＴ／ｑｌｏｇＮ ・・・（１０）
【００１２】
ダイオードＤｂには直列に抵抗素子Ｒ11が接続されており、２つのノードＮ１０，Ｎ１１の電圧Ｖ１０ａ，Ｖ１０ｂの電圧が等しくなるように差動増幅回路Ａ１０とＰＭＯＳトランジスタＭ11，Ｍ12を用いたフィードバックが掛かっている。
【００１３】
このようにノードＮ１０，Ｎ１１の電圧Ｖ１０ａ，Ｖ１０ｂが等しくなることから、ダイオードＤａ，Ｄｂの差分電圧ＶS1は、抵抗素子Ｒ11の両端電圧と同じ電圧となり、ダイオードＤａ，Ｄｂに流れる電流Ｉ11Aは、下記の式（１１）のように表すことができる。
Ｉ11A＝ｋＴ／（Ｒ11ｑ）ｌｏｇＮ ・・・（１１）
【００１４】
従って、ダイオードＤａ，Ｄｂに流れる電流Ｉ11Aは、温度上昇に応じて電流が増加する正の温度依存性を持つ電流であることがわかる。
【００１５】
一方、ノードＮ１０，Ｎ１１と接地ノードとの間には、同じ抵抗値Ｒ13を持つ抵抗素子Ｒ13A，Ｒ13Bがそれぞれ接続されている。これらの抵抗素子Ｒ13A，Ｒ13Bには、それぞれダイオードＤａの順方向電圧ＶBEと同じ電圧が掛かることから、これら抵抗素子Ｒ13A，Ｒ13Bに流れる電流Ｉ11Bは、以下の式（１２）のように表すことができる。
Ｉ11B＝ＶBE／Ｒ13 ・・・（１２）
【００１６】
上記式（１２）において順方向電圧ＶBEは、温度上昇に応じて電圧が低下する負の温度依存性を持つ電圧であることから、抵抗素子Ｒ13A，Ｒ13Bに流れる電流Ｉ11Bは負の温度依存性を持つ電流であることがわかる。
【００１７】
ＰＭＯＳトランジスタＭ11，Ｍ12にはこれらの電流の和Ｉ10（＝Ｉ11A＋Ｉ11B）が流れることになるため、抵抗素子Ｒ11，Ｒ13A，Ｒ13Bの抵抗値を適切に選ぶことによって、これら正と負の温度依存性を持つ電流Ｉ11A, Ｉ11Bの比率を調整することが出来る。従って、最適な比率で設計すると、温度依存性を持たない電流Ｉ10を生成することが出来ることになる。
【００１８】
そして、これと同じ電流Ｉ10をＰＭＯＳトランジスタＭ13から抵抗素子Ｒ12へ流すことで、温度依存性を持たない出力電圧Ｖoutを生成して、出力ノードＮ１２から出力することができる。
【００１９】
【特許文献１】特許第３５８６０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記特許文献１の技術では、正の温度依存性を持つ電流Ｉ11Aを生成するために、抵抗素子Ｒ13A，Ｒ13Bで余分な電流が消費されることになる。
【００２１】
一方、携帯機器などでは、シビアな低消費電力が求められており、できるだけ消費電流を削減することが望まれている。
【００２２】
そこで、本発明は、バンドギャップ電圧よりも低い電源電圧で動作し、かつ従来よりも低消費電力である高精度の基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、請求項１に記載の発明は、電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＰＮ接合と、電源ノードと接地ノードとの間に直列に接続された第２のＰＭＯＳトランジスタ、第１の抵抗素子及び第２のＰＮ接合と、電源ノードと接地ノードとの間に直列に接続された第３のＰＭＯＳトランジスタ及び第２の抵抗素子と、前記第１のＰＮ接合の特性に依存する第１の電圧及び前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、前記第１の電圧及び前記第２の電圧の差分に応じた出力電圧を前記第１、第２及び第３のＰＭＯＳトランジスタの各ゲートに供給する差動増幅回路と、を備え、さらに、前記第１のＰＭＯＳトランジスタのドレインと前記第３のＰＭＯＳトランジスタと前記第２の抵抗素子との間の出力ノードとの間に接続された第３の抵抗素子と、前記第２のＰＭＯＳトランジスタのドレインと前記出力ノードとの間に接続された第４の抵抗素子とを備えたものである。
【００２４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１の電圧は、前記第１のＰＭＯＳトランジスタと前記第１のＰＮ接合との接続点に発生する電圧とし、前記第２の電圧は、前記第２のＰＭＯＳトランジスタと前記第１の抵抗素子との接続点に発生する電圧とした。
【００２５】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記第２のＰＮ接合を、並列に接続された複数個のＰＮ接合から構成した。
【００２６】
また、請求項４に記載の発明は、請求項１又は請求項２に記載の発明において、前記第２のＰＭＯＳトランジスタを、並列に接続された複数個のＰＭＯＳトランジスタから構成し、前記第４の抵抗素子の抵抗値を前記第３の抵抗素子の抵抗値のＮ倍にし、前記第１のＰＮ接合を前記第１のＰＮ接合と同一サイズで形成した。
【００２７】
また、請求項５に記載の発明は、所定の基準電圧を発生する基準電圧発生回路を内部に備え、前記基準電圧発生回路は、電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＰＮ接合と、電源ノードと接地ノードとの間に直列に接続された第２のＰＭＯＳトランジスタ、第１の抵抗素子及び第２のＰＮ接合と、電源ノードと接地ノードとの間に直列に接続された第３のＰＭＯＳトランジスタ及び第２の抵抗素子と、前記第１のＰＮ接合の特性に依存する第１の電圧及び前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、前記第１の電圧及び前記第２の電圧の差分に応じた出力電圧を前記第１、第２及び第３のＰＭＯＳトランジスタの各ゲートに供給する差動増幅回路と、を備え、さらに、前記第１のＰＭＯＳトランジスタのドレインと前記第３のＰＭＯＳトランジスタと前記第２の抵抗素子との間の出力ノードとの間に接続された第３の抵抗素子と、前記第２のＰＭＯＳトランジスタのドレインと前記出力ノードとの間に接続された第４の抵抗素子とを備えたものである。
【発明の効果】
【００２８】
本発明によれば、バンドギャップ電圧よりも低い電源電圧で動作し、かつ従来よりも低消費電力である高精度の基準電圧発生回路を提供することができる。
【発明を実施するための最良の形態】
【００２９】
本発明の一実施形態に係る半導体素子は、バンドギャップ電圧よりも低い電源電圧で動作し、低消費電力かつ高精度の基準電圧発生回路を備えている。
【００３０】
この基準電圧発生回路は、電流密度の異なる第１のダイオードと第２のダイオードの差分電圧が正の温度依存性を持ち、第１及び第２のダイオードの順方向電圧ＶＢＥが負の温度依存性を持つことから、これらを利用して高精度の基準電圧を生成するものである。
【００３１】
そして、バンドギャップ電圧よりも低い電源電圧で動作させるために、正の温度依存性を持つ差分電圧と負の温度依存性を持つ順方向電圧との加算を直接行わずに、一旦電流に変換し、電流で加算を行った後に電圧に変換して基準電圧を生成している。
【００３２】
すなわち、第１のダイオードと、直列に接続した第２のダイオード及び第１の抵抗素子とに同じ電圧が掛かるように差動増幅回路でフィードバックをかけ、正の温度依存性を持つ差分電圧を第１のダイオード又は第２のダイオードに流れる第１電流に変換する。
【００３３】
また、第１のダイオードに第３の抵抗素子を接続し、第２のダイオードに第４抵抗素子を接続して、正の温度依存性を持つ順方向電圧を第３及び第４の抵抗素子に流れる第２電流に変換する。
【００３４】
第１の電流は正の温度依存性を持つ電流となり、第２の電流は負の温度依存性を持つ電流となるため、これらを加算することにより温度依存性を持たない第３の電流を得ることができる。そして、この第３の電流を第２の抵抗素子に流すことにより温度依存性を持たない電圧を生成している。
【００３５】
さらに、本実施形態に係る基準電圧発生回路では、基準電圧を出力する出力ノードに第３及び第４の抵抗素子を接続するようにしている。
【００３６】
上記特許文献１の技術では、第３及び第４抵抗素子である抵抗素子Ｒ13B，Ｒ13Aを接地ノードに接続するようにしていたため、消費電力が無駄になっていたが、本実施形態に係る基準電圧発生回路では、第３及び第４抵抗素子に流れる電流を第２の抵抗素子に流して基準電圧を生成するために用いている。
【００３７】
従って、消費電力を抑制することができ、携帯機器などのようにシビアな低消費電力が求められる機器に適用して低消費電力を図ることができる。
【００３８】
以下、本発明の一実施形態に係る半導体素子内に形成された基準電圧発生回路について図面を参照して具体的に説明する。図１及び図２は本発明の一実施形態に係る基準電圧発生回路の構成図である。
【００３９】
基準電圧発生回路１は、第１〜第３のＰＭＯＳトランジスタＭ1〜Ｍ3、第１及び第２のダイオードＤａ，Ｄｂ（第１のＰＮ接合及び第２のＰＮ接合の一例）、第１〜第４の抵抗素子Ｒ1，Ｒ2，Ｒ3B，Ｒ3A、差動増幅回路Ａ１とから構成される。
【００４０】
図１に示すように、第１のＰＭＯＳトランジスタＭ1と第１のダイオードＤａは直列に電源ノードと接地ノードに接続され、第２のＰＭＯＳトランジスタＭ2、第２のダイオードＤｂ及び第１の抵抗素子Ｒ1は電源ノードと接地ノードとの間に直列に接続されている。なお、第２のダイオードＤｂ及び第１の抵抗素子Ｒ1の配置は第１の抵抗素子Ｒ1を接地するのに限られず、図２に示すように第２のダイオードＤｂを接地するように配置してもよい。
【００４１】
また、第１及び第２のＰＭＯＳトランジスタＭ1，Ｍ2は、同一サイズで形成され、共に差動増幅回路Ａ１の出力電圧が入力されている。そのため、第１及び第２のＰＭＯＳトランジスタＭ1，Ｍ2は電流源として、第１のダイオードＤａ及び第２のダイオードＤｂに等しい電流Ｉ2を供給することになる。
【００４２】
また、第１のＰＭＯＳトランジスタＭ1のドレインと第１のダイオードＤａとが接続されるノードＮ１と、第２のＰＭＯＳトランジスタＭ2のドレインと第２のダイオードＤｂとが接続されるノードＮ２とが差動増幅回路Ａ１の入力ノードに接続されて、フィードバックループが形成される。そのため、ノードＮ１の電圧Ｖａ（第１の電圧）とノードＮ２の電圧Ｖｂは等しい電圧になるようにフィードバックがかかることになる。より具体的には、差動増幅回路Ａ１には、第１のダイオードＤａの特性に依存する電圧Ｖａ（第１の電圧）と第２のダイオードＤｂの特性に依存する電圧Ｖｂ（第２の電圧）が入力される。そして、差動増幅回路Ａ１は、電圧Ｖａ及び電圧Ｖｂの差分に応じた出力電圧を第１及び第２のＰＭＯＳトランジスタＭ1，Ｍ2の各ゲートに供給している。なお、差動増幅回路Ａ１は、電圧Ｖａ及び電圧Ｖｂの差分に応じた出力電圧を第３のＰＭＯＳトランジスタＭ3にも供給しており、この第３のＰＭＯＳトランジスタＭ3は第１のＰＭＯＳトランジスタＭ1と同じサイズで形成している。従って、第３のＰＭＯＳトランジスタＭ3から供給する電流は、第１及び第２のＰＭＯＳトランジスタＭ1，Ｍ2から供給する電流Ｉ1と同じである。
【００４３】
また、第２のダイオードＤｂは、第１のダイオードＤａと同じサイズのダイオードをＮ個並列接続しているため、第２のダイオードＤｂの順方向電圧は、第１のダイオードＤａの順方向電圧に対して、ｋＴ／ｑｌｏｇＮだけ電圧が小さくなる。
【００４４】
この第２のダイオードＤｂには抵抗素子Ｒ1が接続されているので、２つのダイオードＤａ，Ｄｂの順方向電圧の差分電圧ＶSは、抵抗素子Ｒ1の両端の電圧に等しくなる。すなわち、ノードＮ１の電圧ＶａとノードＮ２の電圧Ｖｂとは上述のように等しい電圧になるため、抵抗素子Ｒ1の両端電圧は第１のダイオードＤａの順方向電圧から第２のダイオードＤｂの順方向電圧を減じた電圧ＶSとなる。
【００４５】
さらに、本実施形態の基準電圧発生回路１には、ノードＮ１と出力ノードＮ３との間に接続された第４の抵抗素子Ｒ3Bと、ノードＮ２と出力ノードＮ３との間に接続された第３の抵抗素子Ｒ3Aとを備えている。この２つの抵抗素子Ｒ3AとＲ3Bとは同じ抵抗値Ｒ3である。
【００４６】
上述のように、ノードＮ１の電圧ＶａとノードＮ２の電圧Ｖｂとは等しい電圧であることから、これらの抵抗素子Ｒ3A，Ｒ3Bにかかる電圧は等しく、等しい電流Ｉ3が流れることになる。
【００４７】
第１及び第２のダイオードＤａ，Ｄｂに流れる電流Ｉ2は、共に、Ｉ1−Ｉ3となることから、以下の式（１）で表される関係が導き出せる。但し、熱電圧ＶT＝ｋＴ／ｑである。
Ｒ1×（Ｉ1−Ｉ3）＝ＶTｌｏｇ（Ｎ）・・・（１）
【００４８】
電源ノードと接地ノードとの間には、直列に第３のＰＭＯＳトランジスタＭ3と第２の抵抗素子Ｒ2とが接続されており、第３のＰＭＯＳトランジスタＭ3から第２の抵抗素子Ｒ2へ供給する電流はＩ1となる。また、第３の抵抗素子Ｒ3A，Ｒ3Bから第２の抵抗素子Ｒ2へ供給する電流はそれぞれ電流Ｉ3となる。従って、第２の抵抗素子Ｒ2に流れる電流はＩ1＋２Ｉ3となり、出力ノードＮ３の電圧Ｖoutは、以下の式（２）で表すことができる。
Ｖout＝Ｒ2×（Ｉ1＋２Ｉ3） ・・・（２）
【００４９】
さらに、第３の抵抗素子Ｒ3A，Ｒ3Bに流れる電流は電流Ｉ3であることから、ＶBEをダイオードＤａの順方向電圧とすると、次の関係式が導き出せる。
ＶBE−Ｖout＝Ｒ3×Ｉ3 ・・・（３）
【００５０】
上記式（１），（２），（３）から、電流Ｉ1，Ｉ3を消去すると、出力電圧Ｖoutは、以下の式（４）で表すことができる。
Ｖout＝３Ｒ2／(Ｒ3＋３Ｒ2){Ｒ3／(３Ｒ1)＊ＶTｌｏｇ(Ｎ)＋ＶBE} ・・・（４）
【００５１】
ここで、式（４）における波括弧｛ ｝中では熱電圧ＶTとダイオードの順方向電圧ＶBEとの和を取っている。そして、この和がシリコンのバンドギャップ電圧と等しい電圧になるとき出力電圧Ｖoutが温度依存性を持たなくなる。
【００５２】
ここでは、波括弧の外に、３Ｒ2／（Ｒ3＋３Ｒ2）が掛かっているので、実際の出力電圧Ｖoutは、シリコンのバンドギャップ電圧よりも低くすることが出来る。
【００５３】
しかも、上記特許文献１の技術では、ノードＮ１０，Ｎ１１に接続する抵抗素子Ｒ13A，Ｒ13Bを介して無駄な電流をグランドに流していたが、基準電圧発生回路１では、ノードＮ１，Ｎ２に接続する第３及び第４の抵抗素子Ｒ3A，Ｒ3Bを介して電流をグランドに流さない。すなわち、第３及び第４の抵抗素子Ｒ3A，Ｒ3Bに流れる電流Ｉ3は第２の抵抗素子Ｒ2に流れて基準電圧を生成するため用いられる。従って、本実施形態に係る基準電圧発生回路１では、上記特許文献１の技術に比べ消費電力を低減することができる。
【００５４】
ここで、基準電圧発生回路１について、実際の設計の際の留意点について説明する。
【００５５】
実際の設計においては、ＰＭＯＳトランジスタＭ1〜Ｍ3が定電流源として動作させることが重要となる。従って、ＰＭＯＳトランジスタＭ1〜Ｍ3のソース・ドレイン電圧は出来るだけ等しくなるような回路定数を選定する。
【００５６】
また、第１のダイオードＤａの順方向電圧は、−４０℃において、０．８２Ｖ程度であり、１２５℃において０．５５Ｖ程度となる。従って、温度が変化したとき、ＰＭＯＳトランジスタＭ1，Ｍ2のソース・ドレイン電圧はこの分だけ変化することになる。
【００５７】
一方、出力電圧Ｖoutは温度依存性が無い。従って、出力電圧Ｖoutは、０．８２Ｖと０．５５Ｖの中間電圧として ０．７Ｖ付近に設定することが望ましい。このとき、３Ｒ2／（Ｒ3＋３Ｒ2）を適切に選ぶことで、０．７Ｖ付近に設定することが可能である。
【００５８】
また、ＰＭＯＳトランジスタＭ1〜Ｍ3は、飽和状態で動作するよう設計することで、若干のソース・ドレイン電圧の違いがあっても、流れる電流は殆ど変化しないようにできる。
【００５９】
このように出力電圧Ｖoutを０．７Ｖ付近に設定した場合の最低動作電圧は、低温において第１のダイオードＤａの順方向電圧が０．８２Ｖと高くなったとき、ＰＭＯＳトランジスタＭ1，Ｍ2が電流源として飽和状態で動作できる限界の電圧によって決まる。従って、最悪のケースでも電源電圧が１．０Ｖ以上であればこの基準電圧発生回路１は動作することが出来る。
【００６０】
次に、図３を参照して、基準電圧発生回路１の変形例について説明する。図３は本発明の一実施形態に係る別の基準電圧発生回路１’の構成を示す図である。
【００６１】
図３に示す基準電圧発生回路１’は、第１及び第２のダイオードＤａ，Ｄｂのサイズを同一サイズとし、第２のＰＭＯＳトランジスタＭ2に流れる電流を第１のＰＭＯＳトランジスタＭ１に流れる電流の１／Ｎにしたものである。
【００６２】
第２のＰＭＯＳトランジスタＭ2に流れる電流を第１のＰＭＯＳトランジスタＭ1に流れる電流の１／Ｎにするためには、第２のＭＯＳトランジスタＭ2と同じサイズを持つＰＭＯＳトランジスタをＮ個並列接続したものを第１及び第３のＰＭＯＳトランジスタＭ1，Ｍ3とすることで実現できる。
【００６３】
基準電圧発生回路１’においても、第２のダイオードＤｂの順方向電圧は、第１のダイオードＤａの順方向電圧よりもｋＴ／ｑｌｏｇ（Ｎ）だけ小さいことは、基準電圧発生回路１の場合と同じである。これは、第２のＰＭＯＳトランジスタＭ2に流れる電流が第１のＰＭＯＳトランジスタＭ1に流れる電流の１／Ｎであるからである。
【００６４】
また、第４の抵抗素子Ｒ3Bの値は抵抗値Ｒ3のＮ倍に設定する。これにより第４の抵抗素子Ｒ3Bに流れる電流を第３の抵抗素子Ｒ3Aに流れる電流の１／Ｎ倍にすることができる。
【００６５】
そして、この基準電圧発生回路１’の出力電圧Ｖoutは、以下の式（５）のように表すことができる。
Ｖout＝
{(２Ｎ+１)Ｒ2}／{ＮＲ3+(２Ｎ+１)Ｒ2}［{Ｎ2/(２Ｎ+１)Ｒ3/Ｒ1ＶＴlog (Ｎ)+ＶBE}］
・・・（５）
【００６６】
従って、この基準電圧発生回路１’であっても基準電圧発生回路１と同様に高精度の基準電圧を発生させることが出来る。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態に係る基準電圧発生回路の構成図である。
【図２】本発明の一実施形態に係る基準電圧発生回路の構成図である。
【図３】本発明の一実施形態に係る別の基準電圧発生回路の構成図である。
【図４】従来の基準電圧発生回路の構成を示す図である。
【符号の説明】
【００６９】
１，１‘ 基準電圧発生回路
Ｍ1 第１のＰＭＯＳトランジスタ
Ｍ2 第２のＰＭＯＳトランジスタ
Ｍ3 第３のＰＭＯＳトランジスタ
Ｄａ 第１のダイオード（第１のＰＮ接合）
Ｄｂ 第２のダイオード（第２のＰＮ接合）
Ｒ1 第１の抵抗素子
Ｒ2 第２の抵抗素子
Ｒ3A，Ｒ3B 第３の抵抗素子
Ａ１ 差動増幅回路
【技術分野】
【０００１】
本発明は、所望の基準電圧を発生する基準電圧発生回路及びそれを備えた半導体素子に関し、特に、シリコンのバンドギャップ電圧以下の電源電圧で動作する基準電圧発生回路及びそれを備えた半導体素子に関するものである。
【背景技術】
【０００２】
半導体チップなどの半導体素子においては、内部回路を適切に動作させるために、その回路内のノードが所望の電圧になるように調整する必要があり、特にアナログ回路においては、その電圧の精度が重要となる。
【０００３】
そのため、通常、半導体素子内には、所望の基準電圧を発生する基準電圧発生回路が形成されている。
【０００４】
この基準電圧発生回路として、電流密度の異なる２つのダイオードＤａ,Ｄｂを用いて正の温度依存性を持つ電圧を取り出し、この電圧と負の温度依存性を持つＰＮ接合の順方向電圧とを適切な比率で加算することで、温度に依存しない基準電圧を生成する回路がある。
【０００５】
すなわち、電流密度の異なる２つのダイオードＤａ,Ｄｂの差分電圧ＶSが正の温度依存性を持ち、ダイオードＤａ,Ｄｂの順方向電圧ＶBEが負の温度依存性を持つことから、これらの電圧を適切な比率で加算して温度に依存しない基準電圧を生成するのである。
【０００６】
例えば、温度が上がったとき、負の温度依存性を持つ順方向電圧ＶBEの降下分の電圧をΔＶBEとし、正の温度依存性を持つ差分電圧ＶSの上昇分の電圧ΔＶSとすると、適切に比率αを調整することで、ΔＶBE＋αΔＶS＝０となる。これにより、温度依存性を持たない高精度の基準電圧を生成することができる。
【０００７】
しかしながら、９０ｎｍ以降の先端プロセスの半導体素子では、電源電圧がバンドギャップ電圧以下の電圧（例えば、１．２Ｖ）であるため、上記従来の構成では動作させることができない。
【０００８】
そこで、下記特許文献１には、電源電圧がバンドギャップ電圧以下の電圧であっても、高精度の基準電圧を生成することができる基準電圧発生回路が開示されている。
【０００９】
特許文献１の基準電圧発生回路は、正の温度依存性を持つ差分電圧ＶSを電流に変換すると共に、負の温度依存性を持つ順方向電圧ＶBEを電流に変換し、これらの電流を加算した後に、電圧に変換することで、基準電圧Ｖoutを生成するものである。
【００１０】
図４に特許文献１に記載された基準電圧発生回路１００の構成を示す。
【００１１】
ダイオードＤｂはダイオードＤａよりもエミッター面積がＮ倍（Ｎ＞１）となっており、これらに同じ電流Ｉ11Aを流したときの順方向電圧の差分電圧ＶS1は、以下の式（１０）のように表すことができる。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量、ｌｏｇは自然対数である。
ＶS1＝ｋＴ／ｑｌｏｇＮ ・・・（１０）
【００１２】
ダイオードＤｂには直列に抵抗素子Ｒ11が接続されており、２つのノードＮ１０，Ｎ１１の電圧Ｖ１０ａ，Ｖ１０ｂの電圧が等しくなるように差動増幅回路Ａ１０とＰＭＯＳトランジスタＭ11，Ｍ12を用いたフィードバックが掛かっている。
【００１３】
このようにノードＮ１０，Ｎ１１の電圧Ｖ１０ａ，Ｖ１０ｂが等しくなることから、ダイオードＤａ，Ｄｂの差分電圧ＶS1は、抵抗素子Ｒ11の両端電圧と同じ電圧となり、ダイオードＤａ，Ｄｂに流れる電流Ｉ11Aは、下記の式（１１）のように表すことができる。
Ｉ11A＝ｋＴ／（Ｒ11ｑ）ｌｏｇＮ ・・・（１１）
【００１４】
従って、ダイオードＤａ，Ｄｂに流れる電流Ｉ11Aは、温度上昇に応じて電流が増加する正の温度依存性を持つ電流であることがわかる。
【００１５】
一方、ノードＮ１０，Ｎ１１と接地ノードとの間には、同じ抵抗値Ｒ13を持つ抵抗素子Ｒ13A，Ｒ13Bがそれぞれ接続されている。これらの抵抗素子Ｒ13A，Ｒ13Bには、それぞれダイオードＤａの順方向電圧ＶBEと同じ電圧が掛かることから、これら抵抗素子Ｒ13A，Ｒ13Bに流れる電流Ｉ11Bは、以下の式（１２）のように表すことができる。
Ｉ11B＝ＶBE／Ｒ13 ・・・（１２）
【００１６】
上記式（１２）において順方向電圧ＶBEは、温度上昇に応じて電圧が低下する負の温度依存性を持つ電圧であることから、抵抗素子Ｒ13A，Ｒ13Bに流れる電流Ｉ11Bは負の温度依存性を持つ電流であることがわかる。
【００１７】
ＰＭＯＳトランジスタＭ11，Ｍ12にはこれらの電流の和Ｉ10（＝Ｉ11A＋Ｉ11B）が流れることになるため、抵抗素子Ｒ11，Ｒ13A，Ｒ13Bの抵抗値を適切に選ぶことによって、これら正と負の温度依存性を持つ電流Ｉ11A, Ｉ11Bの比率を調整することが出来る。従って、最適な比率で設計すると、温度依存性を持たない電流Ｉ10を生成することが出来ることになる。
【００１８】
そして、これと同じ電流Ｉ10をＰＭＯＳトランジスタＭ13から抵抗素子Ｒ12へ流すことで、温度依存性を持たない出力電圧Ｖoutを生成して、出力ノードＮ１２から出力することができる。
【００１９】
【特許文献１】特許第３５８６０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記特許文献１の技術では、正の温度依存性を持つ電流Ｉ11Aを生成するために、抵抗素子Ｒ13A，Ｒ13Bで余分な電流が消費されることになる。
【００２１】
一方、携帯機器などでは、シビアな低消費電力が求められており、できるだけ消費電流を削減することが望まれている。
【００２２】
そこで、本発明は、バンドギャップ電圧よりも低い電源電圧で動作し、かつ従来よりも低消費電力である高精度の基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、請求項１に記載の発明は、電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＰＮ接合と、電源ノードと接地ノードとの間に直列に接続された第２のＰＭＯＳトランジスタ、第１の抵抗素子及び第２のＰＮ接合と、電源ノードと接地ノードとの間に直列に接続された第３のＰＭＯＳトランジスタ及び第２の抵抗素子と、前記第１のＰＮ接合の特性に依存する第１の電圧及び前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、前記第１の電圧及び前記第２の電圧の差分に応じた出力電圧を前記第１、第２及び第３のＰＭＯＳトランジスタの各ゲートに供給する差動増幅回路と、を備え、さらに、前記第１のＰＭＯＳトランジスタのドレインと前記第３のＰＭＯＳトランジスタと前記第２の抵抗素子との間の出力ノードとの間に接続された第３の抵抗素子と、前記第２のＰＭＯＳトランジスタのドレインと前記出力ノードとの間に接続された第４の抵抗素子とを備えたものである。
【００２４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１の電圧は、前記第１のＰＭＯＳトランジスタと前記第１のＰＮ接合との接続点に発生する電圧とし、前記第２の電圧は、前記第２のＰＭＯＳトランジスタと前記第１の抵抗素子との接続点に発生する電圧とした。
【００２５】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記第２のＰＮ接合を、並列に接続された複数個のＰＮ接合から構成した。
【００２６】
また、請求項４に記載の発明は、請求項１又は請求項２に記載の発明において、前記第２のＰＭＯＳトランジスタを、並列に接続された複数個のＰＭＯＳトランジスタから構成し、前記第４の抵抗素子の抵抗値を前記第３の抵抗素子の抵抗値のＮ倍にし、前記第１のＰＮ接合を前記第１のＰＮ接合と同一サイズで形成した。
【００２７】
また、請求項５に記載の発明は、所定の基準電圧を発生する基準電圧発生回路を内部に備え、前記基準電圧発生回路は、電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＰＮ接合と、電源ノードと接地ノードとの間に直列に接続された第２のＰＭＯＳトランジスタ、第１の抵抗素子及び第２のＰＮ接合と、電源ノードと接地ノードとの間に直列に接続された第３のＰＭＯＳトランジスタ及び第２の抵抗素子と、前記第１のＰＮ接合の特性に依存する第１の電圧及び前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、前記第１の電圧及び前記第２の電圧の差分に応じた出力電圧を前記第１、第２及び第３のＰＭＯＳトランジスタの各ゲートに供給する差動増幅回路と、を備え、さらに、前記第１のＰＭＯＳトランジスタのドレインと前記第３のＰＭＯＳトランジスタと前記第２の抵抗素子との間の出力ノードとの間に接続された第３の抵抗素子と、前記第２のＰＭＯＳトランジスタのドレインと前記出力ノードとの間に接続された第４の抵抗素子とを備えたものである。
【発明の効果】
【００２８】
本発明によれば、バンドギャップ電圧よりも低い電源電圧で動作し、かつ従来よりも低消費電力である高精度の基準電圧発生回路を提供することができる。
【発明を実施するための最良の形態】
【００２９】
本発明の一実施形態に係る半導体素子は、バンドギャップ電圧よりも低い電源電圧で動作し、低消費電力かつ高精度の基準電圧発生回路を備えている。
【００３０】
この基準電圧発生回路は、電流密度の異なる第１のダイオードと第２のダイオードの差分電圧が正の温度依存性を持ち、第１及び第２のダイオードの順方向電圧ＶＢＥが負の温度依存性を持つことから、これらを利用して高精度の基準電圧を生成するものである。
【００３１】
そして、バンドギャップ電圧よりも低い電源電圧で動作させるために、正の温度依存性を持つ差分電圧と負の温度依存性を持つ順方向電圧との加算を直接行わずに、一旦電流に変換し、電流で加算を行った後に電圧に変換して基準電圧を生成している。
【００３２】
すなわち、第１のダイオードと、直列に接続した第２のダイオード及び第１の抵抗素子とに同じ電圧が掛かるように差動増幅回路でフィードバックをかけ、正の温度依存性を持つ差分電圧を第１のダイオード又は第２のダイオードに流れる第１電流に変換する。
【００３３】
また、第１のダイオードに第３の抵抗素子を接続し、第２のダイオードに第４抵抗素子を接続して、正の温度依存性を持つ順方向電圧を第３及び第４の抵抗素子に流れる第２電流に変換する。
【００３４】
第１の電流は正の温度依存性を持つ電流となり、第２の電流は負の温度依存性を持つ電流となるため、これらを加算することにより温度依存性を持たない第３の電流を得ることができる。そして、この第３の電流を第２の抵抗素子に流すことにより温度依存性を持たない電圧を生成している。
【００３５】
さらに、本実施形態に係る基準電圧発生回路では、基準電圧を出力する出力ノードに第３及び第４の抵抗素子を接続するようにしている。
【００３６】
上記特許文献１の技術では、第３及び第４抵抗素子である抵抗素子Ｒ13B，Ｒ13Aを接地ノードに接続するようにしていたため、消費電力が無駄になっていたが、本実施形態に係る基準電圧発生回路では、第３及び第４抵抗素子に流れる電流を第２の抵抗素子に流して基準電圧を生成するために用いている。
【００３７】
従って、消費電力を抑制することができ、携帯機器などのようにシビアな低消費電力が求められる機器に適用して低消費電力を図ることができる。
【００３８】
以下、本発明の一実施形態に係る半導体素子内に形成された基準電圧発生回路について図面を参照して具体的に説明する。図１及び図２は本発明の一実施形態に係る基準電圧発生回路の構成図である。
【００３９】
基準電圧発生回路１は、第１〜第３のＰＭＯＳトランジスタＭ1〜Ｍ3、第１及び第２のダイオードＤａ，Ｄｂ（第１のＰＮ接合及び第２のＰＮ接合の一例）、第１〜第４の抵抗素子Ｒ1，Ｒ2，Ｒ3B，Ｒ3A、差動増幅回路Ａ１とから構成される。
【００４０】
図１に示すように、第１のＰＭＯＳトランジスタＭ1と第１のダイオードＤａは直列に電源ノードと接地ノードに接続され、第２のＰＭＯＳトランジスタＭ2、第２のダイオードＤｂ及び第１の抵抗素子Ｒ1は電源ノードと接地ノードとの間に直列に接続されている。なお、第２のダイオードＤｂ及び第１の抵抗素子Ｒ1の配置は第１の抵抗素子Ｒ1を接地するのに限られず、図２に示すように第２のダイオードＤｂを接地するように配置してもよい。
【００４１】
また、第１及び第２のＰＭＯＳトランジスタＭ1，Ｍ2は、同一サイズで形成され、共に差動増幅回路Ａ１の出力電圧が入力されている。そのため、第１及び第２のＰＭＯＳトランジスタＭ1，Ｍ2は電流源として、第１のダイオードＤａ及び第２のダイオードＤｂに等しい電流Ｉ2を供給することになる。
【００４２】
また、第１のＰＭＯＳトランジスタＭ1のドレインと第１のダイオードＤａとが接続されるノードＮ１と、第２のＰＭＯＳトランジスタＭ2のドレインと第２のダイオードＤｂとが接続されるノードＮ２とが差動増幅回路Ａ１の入力ノードに接続されて、フィードバックループが形成される。そのため、ノードＮ１の電圧Ｖａ（第１の電圧）とノードＮ２の電圧Ｖｂは等しい電圧になるようにフィードバックがかかることになる。より具体的には、差動増幅回路Ａ１には、第１のダイオードＤａの特性に依存する電圧Ｖａ（第１の電圧）と第２のダイオードＤｂの特性に依存する電圧Ｖｂ（第２の電圧）が入力される。そして、差動増幅回路Ａ１は、電圧Ｖａ及び電圧Ｖｂの差分に応じた出力電圧を第１及び第２のＰＭＯＳトランジスタＭ1，Ｍ2の各ゲートに供給している。なお、差動増幅回路Ａ１は、電圧Ｖａ及び電圧Ｖｂの差分に応じた出力電圧を第３のＰＭＯＳトランジスタＭ3にも供給しており、この第３のＰＭＯＳトランジスタＭ3は第１のＰＭＯＳトランジスタＭ1と同じサイズで形成している。従って、第３のＰＭＯＳトランジスタＭ3から供給する電流は、第１及び第２のＰＭＯＳトランジスタＭ1，Ｍ2から供給する電流Ｉ1と同じである。
【００４３】
また、第２のダイオードＤｂは、第１のダイオードＤａと同じサイズのダイオードをＮ個並列接続しているため、第２のダイオードＤｂの順方向電圧は、第１のダイオードＤａの順方向電圧に対して、ｋＴ／ｑｌｏｇＮだけ電圧が小さくなる。
【００４４】
この第２のダイオードＤｂには抵抗素子Ｒ1が接続されているので、２つのダイオードＤａ，Ｄｂの順方向電圧の差分電圧ＶSは、抵抗素子Ｒ1の両端の電圧に等しくなる。すなわち、ノードＮ１の電圧ＶａとノードＮ２の電圧Ｖｂとは上述のように等しい電圧になるため、抵抗素子Ｒ1の両端電圧は第１のダイオードＤａの順方向電圧から第２のダイオードＤｂの順方向電圧を減じた電圧ＶSとなる。
【００４５】
さらに、本実施形態の基準電圧発生回路１には、ノードＮ１と出力ノードＮ３との間に接続された第４の抵抗素子Ｒ3Bと、ノードＮ２と出力ノードＮ３との間に接続された第３の抵抗素子Ｒ3Aとを備えている。この２つの抵抗素子Ｒ3AとＲ3Bとは同じ抵抗値Ｒ3である。
【００４６】
上述のように、ノードＮ１の電圧ＶａとノードＮ２の電圧Ｖｂとは等しい電圧であることから、これらの抵抗素子Ｒ3A，Ｒ3Bにかかる電圧は等しく、等しい電流Ｉ3が流れることになる。
【００４７】
第１及び第２のダイオードＤａ，Ｄｂに流れる電流Ｉ2は、共に、Ｉ1−Ｉ3となることから、以下の式（１）で表される関係が導き出せる。但し、熱電圧ＶT＝ｋＴ／ｑである。
Ｒ1×（Ｉ1−Ｉ3）＝ＶTｌｏｇ（Ｎ）・・・（１）
【００４８】
電源ノードと接地ノードとの間には、直列に第３のＰＭＯＳトランジスタＭ3と第２の抵抗素子Ｒ2とが接続されており、第３のＰＭＯＳトランジスタＭ3から第２の抵抗素子Ｒ2へ供給する電流はＩ1となる。また、第３の抵抗素子Ｒ3A，Ｒ3Bから第２の抵抗素子Ｒ2へ供給する電流はそれぞれ電流Ｉ3となる。従って、第２の抵抗素子Ｒ2に流れる電流はＩ1＋２Ｉ3となり、出力ノードＮ３の電圧Ｖoutは、以下の式（２）で表すことができる。
Ｖout＝Ｒ2×（Ｉ1＋２Ｉ3） ・・・（２）
【００４９】
さらに、第３の抵抗素子Ｒ3A，Ｒ3Bに流れる電流は電流Ｉ3であることから、ＶBEをダイオードＤａの順方向電圧とすると、次の関係式が導き出せる。
ＶBE−Ｖout＝Ｒ3×Ｉ3 ・・・（３）
【００５０】
上記式（１），（２），（３）から、電流Ｉ1，Ｉ3を消去すると、出力電圧Ｖoutは、以下の式（４）で表すことができる。
Ｖout＝３Ｒ2／(Ｒ3＋３Ｒ2){Ｒ3／(３Ｒ1)＊ＶTｌｏｇ(Ｎ)＋ＶBE} ・・・（４）
【００５１】
ここで、式（４）における波括弧｛ ｝中では熱電圧ＶTとダイオードの順方向電圧ＶBEとの和を取っている。そして、この和がシリコンのバンドギャップ電圧と等しい電圧になるとき出力電圧Ｖoutが温度依存性を持たなくなる。
【００５２】
ここでは、波括弧の外に、３Ｒ2／（Ｒ3＋３Ｒ2）が掛かっているので、実際の出力電圧Ｖoutは、シリコンのバンドギャップ電圧よりも低くすることが出来る。
【００５３】
しかも、上記特許文献１の技術では、ノードＮ１０，Ｎ１１に接続する抵抗素子Ｒ13A，Ｒ13Bを介して無駄な電流をグランドに流していたが、基準電圧発生回路１では、ノードＮ１，Ｎ２に接続する第３及び第４の抵抗素子Ｒ3A，Ｒ3Bを介して電流をグランドに流さない。すなわち、第３及び第４の抵抗素子Ｒ3A，Ｒ3Bに流れる電流Ｉ3は第２の抵抗素子Ｒ2に流れて基準電圧を生成するため用いられる。従って、本実施形態に係る基準電圧発生回路１では、上記特許文献１の技術に比べ消費電力を低減することができる。
【００５４】
ここで、基準電圧発生回路１について、実際の設計の際の留意点について説明する。
【００５５】
実際の設計においては、ＰＭＯＳトランジスタＭ1〜Ｍ3が定電流源として動作させることが重要となる。従って、ＰＭＯＳトランジスタＭ1〜Ｍ3のソース・ドレイン電圧は出来るだけ等しくなるような回路定数を選定する。
【００５６】
また、第１のダイオードＤａの順方向電圧は、−４０℃において、０．８２Ｖ程度であり、１２５℃において０．５５Ｖ程度となる。従って、温度が変化したとき、ＰＭＯＳトランジスタＭ1，Ｍ2のソース・ドレイン電圧はこの分だけ変化することになる。
【００５７】
一方、出力電圧Ｖoutは温度依存性が無い。従って、出力電圧Ｖoutは、０．８２Ｖと０．５５Ｖの中間電圧として ０．７Ｖ付近に設定することが望ましい。このとき、３Ｒ2／（Ｒ3＋３Ｒ2）を適切に選ぶことで、０．７Ｖ付近に設定することが可能である。
【００５８】
また、ＰＭＯＳトランジスタＭ1〜Ｍ3は、飽和状態で動作するよう設計することで、若干のソース・ドレイン電圧の違いがあっても、流れる電流は殆ど変化しないようにできる。
【００５９】
このように出力電圧Ｖoutを０．７Ｖ付近に設定した場合の最低動作電圧は、低温において第１のダイオードＤａの順方向電圧が０．８２Ｖと高くなったとき、ＰＭＯＳトランジスタＭ1，Ｍ2が電流源として飽和状態で動作できる限界の電圧によって決まる。従って、最悪のケースでも電源電圧が１．０Ｖ以上であればこの基準電圧発生回路１は動作することが出来る。
【００６０】
次に、図３を参照して、基準電圧発生回路１の変形例について説明する。図３は本発明の一実施形態に係る別の基準電圧発生回路１’の構成を示す図である。
【００６１】
図３に示す基準電圧発生回路１’は、第１及び第２のダイオードＤａ，Ｄｂのサイズを同一サイズとし、第２のＰＭＯＳトランジスタＭ2に流れる電流を第１のＰＭＯＳトランジスタＭ１に流れる電流の１／Ｎにしたものである。
【００６２】
第２のＰＭＯＳトランジスタＭ2に流れる電流を第１のＰＭＯＳトランジスタＭ1に流れる電流の１／Ｎにするためには、第２のＭＯＳトランジスタＭ2と同じサイズを持つＰＭＯＳトランジスタをＮ個並列接続したものを第１及び第３のＰＭＯＳトランジスタＭ1，Ｍ3とすることで実現できる。
【００６３】
基準電圧発生回路１’においても、第２のダイオードＤｂの順方向電圧は、第１のダイオードＤａの順方向電圧よりもｋＴ／ｑｌｏｇ（Ｎ）だけ小さいことは、基準電圧発生回路１の場合と同じである。これは、第２のＰＭＯＳトランジスタＭ2に流れる電流が第１のＰＭＯＳトランジスタＭ1に流れる電流の１／Ｎであるからである。
【００６４】
また、第４の抵抗素子Ｒ3Bの値は抵抗値Ｒ3のＮ倍に設定する。これにより第４の抵抗素子Ｒ3Bに流れる電流を第３の抵抗素子Ｒ3Aに流れる電流の１／Ｎ倍にすることができる。
【００６５】
そして、この基準電圧発生回路１’の出力電圧Ｖoutは、以下の式（５）のように表すことができる。
Ｖout＝
{(２Ｎ+１)Ｒ2}／{ＮＲ3+(２Ｎ+１)Ｒ2}［{Ｎ2/(２Ｎ+１)Ｒ3/Ｒ1ＶＴlog (Ｎ)+ＶBE}］
・・・（５）
【００６６】
従って、この基準電圧発生回路１’であっても基準電圧発生回路１と同様に高精度の基準電圧を発生させることが出来る。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態に係る基準電圧発生回路の構成図である。
【図２】本発明の一実施形態に係る基準電圧発生回路の構成図である。
【図３】本発明の一実施形態に係る別の基準電圧発生回路の構成図である。
【図４】従来の基準電圧発生回路の構成を示す図である。
【符号の説明】
【００６９】
１，１‘ 基準電圧発生回路
Ｍ1 第１のＰＭＯＳトランジスタ
Ｍ2 第２のＰＭＯＳトランジスタ
Ｍ3 第３のＰＭＯＳトランジスタ
Ｄａ 第１のダイオード（第１のＰＮ接合）
Ｄｂ 第２のダイオード（第２のＰＮ接合）
Ｒ1 第１の抵抗素子
Ｒ2 第２の抵抗素子
Ｒ3A，Ｒ3B 第３の抵抗素子
Ａ１ 差動増幅回路
【特許請求の範囲】
【請求項１】
電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＰＮ接合と、
電源ノードと接地ノードとの間に直列に接続された第２のＰＭＯＳトランジスタ、第１の抵抗素子及び第２のＰＮ接合と、
電源ノードと接地ノードとの間に直列に接続された第３のＰＭＯＳトランジスタ及び第２の抵抗素子と、
前記第１のＰＮ接合の特性に依存する第１の電圧及び前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、前記第１の電圧及び前記第２の電圧の差分に応じた出力電圧を前記第１、第２及び第３のＰＭＯＳトランジスタの各ゲートに供給する差動増幅回路と、を備え、
さらに、前記第１のＰＭＯＳトランジスタのドレインと、前記第３のＰＭＯＳトランジスタと前記第２の抵抗素子との間の出力ノードとの間に接続された第３の抵抗素子と、
前記第２のＰＭＯＳトランジスタのドレインと前記出力ノードとの間に接続された第４の抵抗素子とを備えた基準電圧発生回路。
【請求項２】
前記第１の電圧は、前記第１のＰＭＯＳトランジスタと前記第１のＰＮ接合との接続点に発生する電圧であり、前記第２の電圧は、前記第２のＰＭＯＳトランジスタと前記第１の抵抗素子との接続点に発生する電圧であることを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記第２のＰＮ接合を、並列に接続された複数個のＰＮ接合から構成した請求項１又は請求項２に記載の基準電圧発生回路。
【請求項４】
前記第２のＰＭＯＳトランジスタを、並列に接続された複数個のＰＭＯＳトランジスタから構成し、
前記第４の抵抗素子の抵抗値を前記第３の抵抗素子の抵抗値のＮ倍にし、
前記第１のＰＮ接合を前記第１のＰＮ接合と同一サイズで形成した請求項１又は請求項２に記載の基準電圧発生回路。
【請求項５】
所定の基準電圧を発生する基準電圧発生回路を内部に備え、
前記基準電圧発生回路は、
電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＰＮ接合と、
電源ノードと接地ノードとの間に直列に接続された第２のＰＭＯＳトランジスタ、第１の抵抗素子及び第２のＰＮ接合と、
電源ノードと接地ノードとの間に直列に接続された第３のＰＭＯＳトランジスタ及び第２の抵抗素子と、
前記第１のＰＮ接合の特性に依存する第１の電圧及び前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、前記第１の電圧及び前記第２の電圧の差分に応じた出力電圧を前記第１、第２及び第３のＰＭＯＳトランジスタの各ゲートに供給する差動増幅回路と、を備え、
さらに、前記第１のＰＭＯＳトランジスタのドレインと、前記第３のＰＭＯＳトランジスタと前記第２の抵抗素子との間の出力ノードとの間に接続された第３の抵抗素子と、
前記第２のＰＭＯＳトランジスタのドレインと前記出力ノードとの間に接続された第４の抵抗素子とを備えた半導体素子。
【請求項１】
電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＰＮ接合と、
電源ノードと接地ノードとの間に直列に接続された第２のＰＭＯＳトランジスタ、第１の抵抗素子及び第２のＰＮ接合と、
電源ノードと接地ノードとの間に直列に接続された第３のＰＭＯＳトランジスタ及び第２の抵抗素子と、
前記第１のＰＮ接合の特性に依存する第１の電圧及び前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、前記第１の電圧及び前記第２の電圧の差分に応じた出力電圧を前記第１、第２及び第３のＰＭＯＳトランジスタの各ゲートに供給する差動増幅回路と、を備え、
さらに、前記第１のＰＭＯＳトランジスタのドレインと、前記第３のＰＭＯＳトランジスタと前記第２の抵抗素子との間の出力ノードとの間に接続された第３の抵抗素子と、
前記第２のＰＭＯＳトランジスタのドレインと前記出力ノードとの間に接続された第４の抵抗素子とを備えた基準電圧発生回路。
【請求項２】
前記第１の電圧は、前記第１のＰＭＯＳトランジスタと前記第１のＰＮ接合との接続点に発生する電圧であり、前記第２の電圧は、前記第２のＰＭＯＳトランジスタと前記第１の抵抗素子との接続点に発生する電圧であることを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記第２のＰＮ接合を、並列に接続された複数個のＰＮ接合から構成した請求項１又は請求項２に記載の基準電圧発生回路。
【請求項４】
前記第２のＰＭＯＳトランジスタを、並列に接続された複数個のＰＭＯＳトランジスタから構成し、
前記第４の抵抗素子の抵抗値を前記第３の抵抗素子の抵抗値のＮ倍にし、
前記第１のＰＮ接合を前記第１のＰＮ接合と同一サイズで形成した請求項１又は請求項２に記載の基準電圧発生回路。
【請求項５】
所定の基準電圧を発生する基準電圧発生回路を内部に備え、
前記基準電圧発生回路は、
電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＰＮ接合と、
電源ノードと接地ノードとの間に直列に接続された第２のＰＭＯＳトランジスタ、第１の抵抗素子及び第２のＰＮ接合と、
電源ノードと接地ノードとの間に直列に接続された第３のＰＭＯＳトランジスタ及び第２の抵抗素子と、
前記第１のＰＮ接合の特性に依存する第１の電圧及び前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、前記第１の電圧及び前記第２の電圧の差分に応じた出力電圧を前記第１、第２及び第３のＰＭＯＳトランジスタの各ゲートに供給する差動増幅回路と、を備え、
さらに、前記第１のＰＭＯＳトランジスタのドレインと、前記第３のＰＭＯＳトランジスタと前記第２の抵抗素子との間の出力ノードとの間に接続された第３の抵抗素子と、
前記第２のＰＭＯＳトランジスタのドレインと前記出力ノードとの間に接続された第４の抵抗素子とを備えた半導体素子。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−３９６４８（Ｐ２０１０−３９６４８Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−２００２２８（Ｐ２００８−２００２２８）
【出願日】平成２０年８月１日（２００８．８．１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年８月１日（２００８．８．１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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