説明

多層基板及びその製造方法

【課題】フリップチップや、他の高密度で多接点なパッケージにおいて、バンプ高さ(bump height)を一層縮小し、パッケージの密度の向上ができ、パッケージの信頼度を向上させることができる、表面が平坦化された多層基板を提供する。
【解決手段】多層基板は、表面誘電層404及び少なくとも一つのパッド層402を含む。表面誘電層404は多層基板の一つの表層に設けられ、パッド層402は表面誘電層404に埋め込まれ、表面誘電層404とパッド層402は本発明の多層基板を形成する。平坦なキャリアの表面に少なくとも一つのパッド層402を形成し、またパッド層402を覆う表面誘電層404を形成して、パッド層402が表面誘電層404に埋め込まれるようにする。多層基板をキャリアの表面から分離すると、表面誘電層404とパッド層402は表面の平坦な多層基板を形成する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、多層基板及びその製造方法に関し、特に平坦な多層基板及びその製造方法に関する。
【背景技術】
【0002】
近年、いかなる電子製品の小型化も必然的な傾向であり、半導体製造工程寸法の不断の小型化に伴い、後段パッケージに関する技術も必然的に小型化の方向へ進む必要がある。従って、近年、集積回路の集積度が不断に向上する時、集積度が高い多層基板を使用してチップ又は素子に対してパッケージをして、高密度システムに組み込むことも必然な傾向である。
【0003】
図1を参照すると、従来の技術における多層基板の簡単な概略図である。いわゆる多層基板の表面は、即ち、後続にチップ又は素子とパッケージを行うために用いられる表面であり、多層基板はパッド層102と、表面誘電層104と、はんだマスク層106とを含む。パッド層102の下側はそれと電気的に接続した金属ライン層108である。従来の技術はたいていラミネート法、ビルドアップ法などによって多層基板の数層のライン層と数層の誘電層(未図示)を製造する。しかし、表面誘電層104の厚さはパッド層102、金属ライン層108の厚さに比べてかなり大きくなる。例えば、一般的に従来の多層基板のパッド層102、金属ライン層108の厚さが僅かな約数μmから約数十μmでも、表面誘電層104の厚さは約数十μmから約200μmになる。従って、パッド層102下側に金属ライン層108が存在するために、ラミネート法でも又はビルドアップ法でも多層基板を製造する時は、固定した厚さの誘電層材料で表面誘電層104を製造するため、多層基板の表面にパッド層102を形成する時、必然的に図1に示すように表面の不平坦を生み出すが、上記表面誘電層104のように厚さが約数十μmから約200μmであれば、下側金属ライン層108の厚さは約数μmから約数十μmである。誘電層の厚さは金属層よりずっと厚くて、ラミネート法又はビルドアップ法の工程中で、プロセスパラメータの調整を利用して誘電層を少し変形するようにして、表面の不平坦を補償して適切な範囲に入るようにする。
【0004】
しかしながら、集積回路の集積度が不断に向上するため、体積縮小と電気的特性の検討に基づいて、パッド層102と、金属ライン層108と、表面誘電層104との厚さも伴って減小する。信号の伝送を維持するための電気的特性から検討すると、パッド層102、金属ライン層108の厚さの減小の幅には制限があるが、表面誘電層104の厚さは大幅に減小することができて、当即に業界では更に厚さが約10μmに達する表面誘電層104の製造を試している。例えば、上記表面誘電層104の厚さは約10μmであり、下側の金属ライン層108の厚さは約数μmから約10μmである。表面誘電層104の厚さと金属ライン層108の厚さとの寸法が近づいて同じくらいになると、誘電層104を変形する上記手段は、表面の不平坦に対しての補償が足らなくなり、必然的に、さらに多層基板の表面の不平坦の問題が目立ってくる。
【0005】
図2は、従来の技術における、フリップチップ(Flip Chip)工程によってチップに対してパッケージを行うことを例とする簡単な概略図である。従来の技術によって製造した多層基板は、誘電層103と、対応する金属ライン層107-1、107-2と、表面誘電層104と、対応する金属ライン層108-1、108-2、108-3とを備える。且つ多層基板は金属ライン層108-1、108-2、108-3の上にパッド層102-1、102-2、102-3を備える。
【0006】
図2に示すように、従来のパッケージ技術はフリップチップ(Flip Chip)実装の技術を主流とするが、フリップチップ実装は、チップ110の表面を下側に向かうようにして、金属バンプ120-1、120-2、120-3を通してチップ表面の接点112-1、112-2、112-3と多層基板のパッド層102-1、102-2、102-3とを結合接続する技術である。また、多層基板パッド層102-1、102-2、102-3とチップ表面の接点112-1、112-2、112-3 (電極)との間は、必然的に一対一にマッチし、且つ極めて正確に結合しなければならない。このフリップチップ実装は、まず前記多層基板を事前にパッケージブロックに固定し、チップの上のバンプ120-1、120-2、120-3 (bump)と多層基板のパッド層102-1、102-2、102-3との位置を合わせた後、また熱圧方式でフリップチップを行う。しかしながら、必然的にチップ表面の接点112-1、112-2、112-3のバンプ120-1、120-2、120-3が全部パッド層102-1、102-2、102-3に合わせられ、且つそれと結合(Bonding)すると、フリップチップが成功したと見える。しかし多層基板の表面は、回路設計の都合で、金属ライン層108-1、108-3の下側は金属ライン層107-1、107-2を備えるが、金属ライン層108-2の下側には対応する金属層がなくて、パッド層102-2高さは他のパッド層102-1、102-3の高さより低くて、上記フリップチップを行う時、バンプ120-2がパッド層102-2とチップ表面の接点112-2とを接続できないことを引き起こす。
【0007】
なお、フリップチップだけでなく、他の高密度で多接点なパッケージ、例えば、ボール・グリッド・アレイ(BGA)パッケージ、ランド・グリッド・アレイ(LGA)及びウェハレベルパッケージ(CSP)においても、たとえ一つの金属バンプがパッド層とチップ又は素子の表面の接点とを接続できなかったら、パッケージは失敗になる。従って、多層基板の表面において、チップ110表面又は素子の表面の平坦性の要求は以前よりさらに高い。
【0008】
一般なフリップチップでバンプの高さ(bump Height)が100μmであるバンプを使用する場合、参考用の高さの許容誤差値は大略±10μm前後である。しかし、集積回路の集積度が向上するため、単位面積あたりのパッド層密度も向上し、バンプ高さ(bump Height)はさらに縮小して、高さの許容誤差値も当然にさらに小さくなる。従って、一層に多層基板の表面の平坦性(即ち、パッド層と誘電層との共平面性)、又は任意のパッド層自身の平坦性に対しての要求はさらに高くなる。一般に業界で製造する金属ライン層の厚さは概ね数十μmであり、更には数μmほど小さくて、従って多層基板の表面の平坦化が有效でなかったら、フリップチップの良率と信頼度にひどく影響する。
【0009】
従って、表面の平坦な多層基板を製造することができたら、上記フリップチップ又は他の高密度で多接点なパッケージにおいては、パッケージの信頼度を向上することができる。且つ更にバンプ高さ(bump height)を一層縮小することができて、さらに全体パッケージの密度の向上に有利である。
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明の主な目的は、パッケージに用する多層基板のパッド層と誘電層の平坦度を改善することができ、パッケージの良率と信頼度を向上して、全体パッケージの密度をさらに向上する多層基板及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【0011】
本発明の上記目的を達成するために、本発明の多層基板は表面誘電層及び少なくとも一つのパッド層を含む。表面誘電層は多層基板の一つの表層に設けられ、パッド層は表面誘電層に埋め込まれ、表面誘電層とパッド層とは多層基板を形成する。
【0012】
本発明の多層基板は、パッド層の側面と表面誘電層とが密接に接合し、且つ、パッド層の一つの表面と表面誘電層の表面とは一つの共通面を備えて、パッケージブロックに固定された多層基板のパッド層と表面誘電層の平坦度を良好にする。素子の表面とパッケージするために使用する時には、パッケージの良率と信頼度を向上する。
【0013】
本発明の上記目的を達成するために、本発明における多層基板の製造方法は平坦なキャリアの表面に少なくとも一つのパッド層を形成するステップと、パッド層を覆う表面誘電層を形成して、パッド層が表面誘電層に埋め込まれるようにするステップと、表面誘電層及びパッド層をキャリアの表面から分離し、表面誘電層とパッド層が平坦な多層基板を形成するステップとを含む。
【0014】
この平坦な多層基板を形成して、素子の表面とパッケージ、即ち、多層基板のパッド層とパッケージ素子の表面との一つの接点に対してパッケージするために使用するが、その中の前記素子はチップで、前記パッケージの型式はフリップチップ実装であることが好ましい。
【発明の効果】
【0015】
従来の技術に比べ、本発明は平坦なキャリアの表面を利用して、パッド層及び表面誘電層を形成して、パッド層が表面誘電層に埋め込まれて、一つの共通面を備えるため、本発明の多層基板表面の平坦性を向上する。集積回路の集積度の向上に伴って、バンプピッチ(bump pitch)は必然的に縮小し、バンプ高さ(bump height)も伴って縮小する必要がある。従って本発明の多層基板は後続するフリップチップ実装又は他の高密度で多接点なパッケージの時に、バンプ高さ(bump height)がさらに小さいバンプを使用することができ、同時に本発明の多層基板の表面平坦性のために、パッケージの時の多層基板とチップ又は素子の表面との間の平行距離の一致を確保することができて、パッケージの信頼度を向上し、さらに全体パッケージの密度を一層向上する。
【図面の簡単な説明】
【0016】
【図1】従来の技術における多層基板の簡単な概略図である。
【図2】従来の技術における、フリップチップ(Flip Chip)工程によってチップに対してパッケージを行うことを例とする簡単な概略図である。
【図3】本発明における多層基板の表面の簡単な概略図である。
【図4A−C】本発明における表面の平坦な多層基板を製造する方法フローチャートである。
【図5】本発明における表面の平坦な多層基板を利用して、フリップチップ(Flip Chip)プロセスを行う簡単な概略図である。
【発明を実施するための形態】
【0017】
図3は、本発明における多層基板の表面の簡単な概略図である。本発明の多層基板は少なくとも一つのパッド層302及び一つの表面誘電層304を含む。且つ、多層基板はさらにはんだマスク層306を含むことができる。パッド層302の下側は多層基板の金属ライン層308である。本発明のパッド層302は表面誘電層304に埋め込まれ、且つパッド層302の側面と表面誘電層304とが密接に接合して、両者の間の付着強度を強める。また、パッド層302の表面と表面誘電層304の表面とは一つの共通面を備え、本発明の多層基板の表面の平坦性を高め、そのため、パッド層302の表面と表面誘電層304の表面との間に段差がない。
【0018】
次いで、図4Aから図4Cは、本発明における表面の平坦な多層基板を製造する方法フローチャートである。先ず、図4Aは、本発明の製造方法において、平坦なキャリア400の表面にまずはんだマスク層401を形成した後に、パッド層402を含む複数のパッド層を形成することを示す。例えば、表面の平坦度がよいシリコンウェハをこのキャリア400として、塗布方式ではんだマスク層401を形成し、エッチング、電鋳又はリトグラフィーなどの方式ではんだマスク層401の表面にパッド層402を形成することができる。図4Bは、パッド層402などを形成した後に、パッド層402などを覆う表面誘電層404を形成して、パッド層402などが表面誘電層404に埋め込まれるようにすることを示す。さらに多層基板の設計の必要によって、表面誘電層404を形成した後、金属ライン層の予定位置で表面誘電層404を開孔することができ、図3のように金属ライン層308、及び更に多くの誘電層と、金属ライン層など(図4Bは、多層基板を製造する部分だけを示す) を形成して、多層基板の内部線路構造を完成する。図4Cは、はんだマスク層401をキャリア400の表面から分離して、上下に反転した後、またパッド層402などの位置ではんだマスク層401を開孔し、又は、はんだマスク層401は、表面誘電層404と埋め込まれたパッド層402等とがキャリア400表面から剥離して、上下に反転した後に、またパッド層402及び表面誘電層404の表面に形成することもできることを示す。それで、はんだマスク層401と、パッド層402などと、表面誘電層404とが本発明の多層基板を構成する。本発明の多層基板をキャリア400の表面から分離する方法は、例えば、犠牲層法または基板表面の付着強度減少法等が好ましい。
【0019】
従来のラミネート方式の技術と違う多層基板の製造方法は、後続するフリップチップ又は他の高密度で多接点なパッケージの信頼度を向上するように、全体パッケージの密度を向上し、多層基板は必然的に相当な平坦度を備える必要があるが、しかしながら、従来の技術はラミネート法、ビルドアップ法を使用して多層基板を製造して、多層基板の表面構造は必然的に下層の金属ライン層の影響を受けて表層に起伏を生成する。しかし、本発明は表面の平坦度がよいキャリア400を利用して、パッド層402を表面誘電層404の内に埋め込んで、平坦な表層を備えた多層基板の表面構造を製造し、ICパッケージの集積度が不断に向上しても、体積の縮小と電気的特性の検討によれば、多層基板の誘電層404の厚さは伴って減らすことになり、本発明によって製造する多層基板はやはり表面の平坦度がよい表面構造を備える。従って、後続するフリップチップ又は他の高密度で多接点なパッケージを行う時、パッケージの良率と信頼度をさらに向上することができる。
【0020】
図5を参照すると、本発明における表面の平坦な多層基板を利用して、フリップチップ(Flip Chip)プロセスを行うことを例とする簡単な概略図を図示する。フリップチップはパッド層402と表面誘電層404とを備えた多層基板を表面(はんだマスク層401を備えた面)が上側に向うようにしてパッケージブロックに固定放置する(未図示)。その後、チップ410の表面を下側に向けて、図面に示すようにバンプ420等をパッド層402等の位置に合わせた後、熱圧方式で結合(Bonding)すると、フリップチップを完成することができる。
【0021】
本発明の長所は、表面の平坦度がよいキャリア400を利用して多層基板を製造するため、図2に示す従来の技術によって製造する多層基板に比べ、平坦度の高い表面を備え、フリップチップ又は他の型式の高密度で多接点なパッケージ、例えば、ボール・グリッド・アレイ(BGA)パッケージ、ランド・グリッド・アレイ(LGA)及びウェハレベルパッケージ(CSP)においては、集積回路の集積度の向上に従って、バンプ420のピッチ(bump pitch)が必然的に縮小するため、バンプ420の高さ(bump height)もこれに伴って縮小する必要がある。本発明の多層基板を使用すれば、バンプ高さ(bump height)がさらに小さいバンプ420を使用することができ、同時に本発明の多層基板の平坦性のために、パッケージの時の多層基板の表面と素子又はチップ410表面との間の平行距離の一致を確保することができ、パッケージプロセスの時、バンプ420などがあらゆるパッド層402と素子又はチップ表面の電極(接点)412とを旨く接続することを確保して、パッケージの信頼度を向上し、更に全体パッケージの密度を一層向上することができる。
【符号の説明】
【0022】
102、102-1、102-2、102-3、302、402: パッド層
104、304: 表面誘電層
106、306、401: はんだマスク層
103: 誘電層
107-1、107-2、108、108-1、108-2、108-3: 金属ライン層
110、410: チップ
120-1、120-2、120-3: 金属バンプ
112-1、112-2、112-3: 接点
400: キャリア
404: 表面誘電層
308: 金属ライン層
420: バンプ
412: 電極

【特許請求の範囲】
【請求項1】
多層基板の製造方法であって、
平坦なキャリアの表面に少なくとも一つのパッド層を形成するステップと、
前記パッド層を覆う表面誘電層を形成して、前記パッド層が前記表面誘電層に埋め込まれるようにして、前記多層基板を形成するステップと、
前記多層基板を前記キャリアの表面から分離するステップとを含むことを特徴とする多層基板の製造方法。
【請求項2】
前記パッド層を覆う表面誘電層を形成するステップは、前記パッド層の側面と前記表面誘電層とを密接に接合することを特徴とする請求項1に記載の方法。
【請求項3】
前記パッド層を覆う前記表面誘電層を形成するステップは、前記キャリアの表面に接触する前記パッド層の表面と前記表面誘電層の表面とが一つの共通面を備えるようにすることを特徴とする請求項1に記載の方法。
【請求項4】
前記パッド層を形成するステップの前に、前記キャリアの表面にはんだマスク層を形成するステップをさらに含んで、前記多層基板が前記はんだマスク層をさらに含むことを特徴とする請求項1に記載の方法。
【請求項5】
前記多層基板を前記キャリアの表面から分離するステップは、前記はんだマスク層を前記キャリアの表面から分離することを特徴とする請求項4に記載の方法。
【請求項6】
前記はんだマスク層を前記キャリアの表面から分離するステップの後に、前記パッド層の位置で前記はんだマスク層を開孔するステップをさらに含むことを特徴とする請求項5に記載の方法。
【請求項7】
前記多層基板を前記基板の表面から分離するステップの後に、前記多層基板の表面にはんだマスク層を形成するステップをさらに含むことを特徴とする請求項1に記載の方法。
【請求項8】
前記多層基板を前記基板の表面から分離するステップの後に、前記多層基板の前記パッド層と素子の表面の接点に対してパッケージするステップをさらに含むことを特徴とする請求項1に記載の方法。

【図1】
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【図2】
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【図3】
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【図4A−C】
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【図5】
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【公開番号】特開2013−65876(P2013−65876A)
【公開日】平成25年4月11日(2013.4.11)
【国際特許分類】
【出願番号】特願2012−255910(P2012−255910)
【出願日】平成24年11月22日(2012.11.22)
【分割の表示】特願2010−515332(P2010−515332)の分割
【原出願日】平成19年7月12日(2007.7.12)
【出願人】(310003669)巨擘科技股▲ふん▼有限公司 (7)
【Fターム(参考)】