安定化回路を備える半導体装置
【課題】ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供する。
【解決手段】基板10と、基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子140と、基板上に配置され、能動素子のドレイン端子電極と出力端子との間に接続され、負性抵抗の絶対値に等しい抵抗値を有する抵抗Rと、抵抗Rに並列に接続され、高周波負性抵抗発振の発振周波数に同調するインダクタンスLとキャパシタンスCからなるタンク回路とからなる安定化回路120とを備え、安定化回路120は、発振周波数に、インダクタンスLとキャパシタンスCからなる共振周波数を同調することによって、発振周波数において、抵抗Rによって負性抵抗をキャンセルする半導体装置。
【解決手段】基板10と、基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子140と、基板上に配置され、能動素子のドレイン端子電極と出力端子との間に接続され、負性抵抗の絶対値に等しい抵抗値を有する抵抗Rと、抵抗Rに並列に接続され、高周波負性抵抗発振の発振周波数に同調するインダクタンスLとキャパシタンスCからなるタンク回路とからなる安定化回路120とを備え、安定化回路120は、発振周波数に、インダクタンスLとキャパシタンスCからなる共振周波数を同調することによって、発振周波数において、抵抗Rによって負性抵抗をキャンセルする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、安定化回路を備える半導体装置に関し、特にガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置に関する。
【背景技術】
【0002】
GaAsMESFET(Gallium Arsenide Metal Semiconductor Field Effect Transistor)、GaAspHEMT(Gallium Arsenide p channel High Electron Mobility Transistor)、InPHEMT(Indium Phosphide High Electron Mobility Transistor)などのIII−V族化合物半導体を適用するトランジスタおよび増幅回路は、ガン発振(Gunn Oscillation)として知られるドレイン側出力に現れる負性抵抗に基づく高周波発振の影響を受けることがある。このようなガン発振は、マイクロ波およびミリ波発振源して適用可能であるが、電力増幅器の安定的かつ高効率の動作にとっては、望ましくない現象である。
【0003】
このようなガン発振を抑制するための従来例に係る安定化回路の模式的平面パターン構成は、図18に示すように表される。また、図18に対応する回路構成は、図19に示すように表される(例えば、特許文献1参照。)。
【0004】
特許文献1においては、図18〜図19に示すように、抵抗RとインダクタンスLからなる並列回路を安定化回路110として、FET140のドレインと出力端子160との間に接続している。
【0005】
しかしながら、抵抗RとインダクタンスLからなる並列回路を安定化回路110として用いることは、FET140のドレイン側出力に現れる負性抵抗を除去し、負性抵抗に基づくガン発振の影響を抑制する上では、有効な方法ではない。
【0006】
インダクタンスLは、高周波信号に対しては、短絡とはならず、むしろRFチョークとして動作するからである。
【0007】
インダクタンスLの値は、ガン発振のような高周波発振周波数に対しては、むしろ非常に小さな値をとるべきである。特許文献1において開示されたようなRL並列回路を安定化回路として、FET140のドレインと出力端子160との間に接続したとしても、ガン発振に伴う負性抵抗を充分にキャンセルするために望ましい正の抵抗値を得ることは難しい。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】米国特許出願公開第2008/0007357号明細書
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の目的は、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供することにある。
【課題を解決するための手段】
【0010】
一態様によれば、基板と、前記基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子と、前記基板上に配置され、前記能動素子のドレイン端子電極と出力端子との間に接続され、前記負性抵抗の絶対値に等しい抵抗値を有する抵抗と、前記抵抗に並列に接続され、前記高周波負性抵抗発振の発振周波数に同調するインダクタンスとキャパシタンスからなるタンク回路とからなる安定化回路とを備え、前記能動素子は、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ソース端子電極に接続されたヴィアホールとを備え、前記安定化回路は、前記発振周波数に、前記インダクタンスと前記キャパシタンスからなる共振周波数を同調することによって、前記発振周波数において、前記抵抗によって前記負性抵抗をキャンセルする半導体装置が提供される。
【発明の効果】
【0011】
本発明によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供することができる。
【図面の簡単な説明】
【0012】
【図1】本発明の第1の実施の形態に係る安定化回路および安定化回路を備える半導体装置の回路構成図。
【図2】本発明の第1の実施の形態に係る安定化回路の模式的平面パターン構成図。
【図3】本発明の第1の実施の形態に係る安定化回路を備えるFETの模式的平面パターン構成図。
【図4】本発明の第2の実施の形態に係る安定化回路の模式的平面パターン構成図。
【図5】本発明の第2の実施の形態に係る安定化回路のインターディジタルキャパシタンスの構成を表す模式的鳥瞰図。
【図6】本発明の第3の実施の形態に係る安定化回路および安定化回路を備える半導体装置の回路構成図。
【図7】本発明の第4の実施の形態に係る安定化回路および安定化回路を備える半導体装置の模式的平面パターン構成図。
【図8】本発明の第4の実施の形態に係る安定化回路の抵抗の構成を表す模式的断面構造図。
【図9】本発明の第4の実施の形態に係る安定化回路のMIMキャパシタンスの構成を表す模式的断面構造図。
【図10】本発明の第5の実施の形態に係る安定化回路および安定化回路を備える半導体装置の模式的平面パターン構成図。
【図11】本発明の安定化回路を備える半導体装置において、50Ω終端抵抗のみを出力端に接続した場合のシミュレーション結果の一例。
【図12】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗Rを接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例。
【図13】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗R、インダクタンスLおよびキャパシタンスCの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例。
【図14】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗RとインダクタンスLの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例。
【図15】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗RとインダクタンスLの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合の別のシミュレーション結果の一例。
【図16】従来例の安定化回路の模式的平面パターン構成図。
【図17】図16に対応する回路構成図。
【発明を実施するための形態】
【0013】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0014】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【0015】
[第1の実施の形態]
(安定化回路)
第1の実施の形態に係る安定化回路120は、図1に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子140の主電極に接続される抵抗Rと、抵抗Rに並列に接続され、高周波負性抵抗発振の発振周波数Foscに同調するインダクタンスLとキャパシタンスCからなるタンク回路とを備える。第1の実施の形態に係る安定化回路120は、能動素子140の負性抵抗をキャンセルする。
【0016】
ここで、高周波負性抵抗発振は、例えば、ガン発振である。
【0017】
ガン発振の発振周波数Foscで共振するLC並列回路によって、無限大のリアクタンスを提供することができることから、能動素子140の主電極には、正の抵抗値を与えることが可能となる。
【0018】
これによって、第1の実施の形態に係る安定化回路120は、ガン発振の発振周波数Foscにおける負性抵抗を除去して、ガン発振を抑制することができる。
【0019】
RL並列回路に対して、キャパシタンスCを並列に追加することによって、所望のインダクタンスLの値を得るための自由度が増大する。
【0020】
このように、能動素子140の主電極と出力端子160との間にRLC並列回路を接続して、高周波ガン発振を抑制することができる。
【0021】
LCタンク回路をガン発振周波数Foscと同調するように設定することによって、ガン発振に伴う負性抵抗をキャンセルし、能動素子140の主電極には、正の抵抗値を与えることができると同時に、キャパシタンスCは、所望の信号周波数に対して、ショートとなる。
【0022】
ここで、能動素子140は、FET、HEMT、ガンダイオード(Gunn Diode)、インパットダイオード(IMPATT Diode)、タンネットダイオード(TUNNETT Diode)のいずれかで構成されていてもよい。
【0023】
さらに具体的には、能動素子140は、GaAsMESFET、GaAsHEMT、InPHEMTなどで構成されていてもよい。
【0024】
例えば、FETにおいて、ガン発振のような発振現象は、ドレインに現れる負性抵抗効果によって発生する。
【0025】
この負性抵抗効果をキャンセルするためのひとつの方策は、この負性抵抗に対して正の抵抗を追加することである。そのため、FETのドレインには、RLC並列回路を接続する。RLC並列回路において、ガン発振の発振周波数Foscに同調するように設定されたLC並列回路は、無限大のインピーダンスを発生し、RF高周波に対してオープンとなり、結果として正の抵抗Rのみが現れる。
【0026】
(平面パターン構成)
第1の実施の形態に係る安定化回路120の模式的平面パターン構成は、図2に示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rの上部に形成されたキャパシタンスCとを有する。
【0027】
キャパシタンスCは、図2に示すように、インダクタンスLに隣接して配置されていてもよい。
【0028】
また、キャパシタンスCは、図2に示すように、抵抗Rの上部に積層化されて配置されていてもよい。或いはまた、キャパシタンスCは、抵抗Rの下部に積層されて配置されていてもよい。
【0029】
或いはまた、キャパシタンスCは、図2に示すように、第1金属パターン34と、第1金属パターン34に隣接して配置された第2金属パターン36からなるインターディジタルキャパシタンス構造を備えていてもよい。
【0030】
インダクタンスLは、電極配線により形成されていてもよい。
【0031】
(半導体装置)
第1の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図1に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子140と、能動素子140の主電極に接続された抵抗Rと、抵抗Rに並列に接続され、高周波負性抵抗発振の発振周波数Foscに同調するインダクタンスLとキャパシタンスCからなるタンク回路とからなる安定化回路120とを備える。安定化回路120は、上述の通り、負性抵抗をキャンセルする。
【0032】
(FETの構成)
第1の実施の形態に係る安定化回路を備えるFET140の模式的平面パターン構成は、図3に示すように、基板10と、基板10上に配置され、それぞれ複数のフィンガーを有するゲート電極24、ソース電極20およびドレイン電極22と、基板10上に配置され、ゲート電極24、ソース電極20およびドレイン電極22ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極G1,G2,…,G4、ソース端子電極S1,S2,…,S5およびドレイン端子電極Dと、ソース端子電極S1,S2,…,S5に接続されたヴィアホールSC1,SC2,…,SC5とを備える。
【0033】
基板10上において、ゲート電極24、ソース電極20およびドレイン電極22が複数のフィンガーを有し、ゲート電極24、ソース電極20およびドレイン電極22ごとに複数のフィンガーを束ねられて、端子用電極を形成する。ゲート電極24、ソース電極20およびドレイン電極22が複数のフィンガー形状を有する部分は、図3に示すように、活性領域AAを形成する。
【0034】
図3の例では、一方の端にゲート端子電極G1,G2,…,G4、ソース端子電極S1,S2,…,S5が配置され、他方の端にドレイン端子電極Dが配置される。
【0035】
基板10の表面近傍において、ゲート電極24、ソース電極20およびドレイン電極22の下部の基板10上に活性領域AAが形成される。
【0036】
図3の例では、活性領域AA近傍のソース端子電極S1,S2,…,S5において、基板10の裏面からビア(VIA)ホールSC1,SC2,…,SC5が形成されて、基板10の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板10を貫通するVIAホールSC1,SC2,…,SC5を介して、基板10上に設けた回路素子と基板10の裏面に形成した接地導体とが電気的に接続される。
【0037】
尚、ゲート端子電極G1,G2,…,G4は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極Dも、ボンディングワイヤなどで周辺の半導体チップに接続される。
【0038】
また、基板10は、SiC基板、GaAs基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、Si基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/GaAlNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にGaNエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【0039】
第1の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【0040】
[第2の実施の形態]
第2の実施の形態に係る安定化回路120の模式的平面パターン構成は、図4に示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rに隣接して配置されたキャパシタンスCとを有する。
【0041】
キャパシタンスCは、図4に示すように、第1金属パターン34と、第1金属パターン34に隣接して配置された第2金属パターン36からなるインターディジタルキャパシタンス構造を備えている。
【0042】
インダクタンスLは、電極配線により形成されていてもよい。
【0043】
第2の実施の形態に係る安定化回路120のインターディジタルキャパシタンス構造は、例えば、図5に示すように、基板10と、基板上に配置された絶縁層32と、絶縁層32上に配置された第1金属パターン34と、第1金属パターン34に隣接して絶縁層32上に配置された第2金属パターン36からなる。第1金属パターン34および第2金属パターン36は、例えば、アルミニウム(Al)で形成され、絶縁層32は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜などで形成されている。なお、第1金属パターン34と第2金属パターン36の間は、空隙であっても良く、或いはSiO2などの絶縁層が充填されていてもよい。
【0044】
また、基板10は、SiC基板、GaAs基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、Si基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/GaAlNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にGaNエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【0045】
第2の実施の形態に係る安定化回路120を備える半導体装置の回路構成は、図1と同様であるため、説明は省略する。
【0046】
また、第2の実施の形態に係る安定化回路を備えるFETの模式的平面パターン構成は、図3と同様であるため、説明は省略する。
【0047】
第2の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【0048】
[第3の実施の形態]
(半導体装置)
第3の実施の形態においては、図6に示すように、能動素子140の他方の主電極に接続されたソースインダクタンスLsを備える。
【0049】
第3の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図6に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子140と、能動素子140の一方の主電極に接続された抵抗Rと,抵抗Rに並列に接続され,高周波負性抵抗発振の発振周波数Foscに同調するインダクタンスLとキャパシタンスCからなるタンク回路とからなる安定化回路120と、能動素子140の他方の主電極に接続されたソースインダクタンスLsとを備える。安定化回路120は、負性抵抗をキャンセルする点は、第1の実施の形態と同様である。
【0050】
第3の実施の形態において、ソースインダクタンスLsは、能動素子140のソースと接地電位との間に接続されている。安定化回路120に加えて、ソースインダクタンスLsを能動素子140のソースと接地電位との間に接続することによって、さらにガン発振などの高周波発振を抑制することができる。Lsの値としては、例えば、約0.1nH〜0.5nH程度である。
【0051】
第3の実施の形態においても、図2に示された第1の実施の形態に係る安定化回路120或いは図4に示された第2の実施の形態に係る安定化回路120と同様の平面パターン構成を適用可能である。
【0052】
また、第3の実施の形態においても、FET140の模式的平面パターン構成は、図3と同様であるため、説明は省略する。
【0053】
第3の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供することができる。
【0054】
[第4の実施の形態]
(安定化回路)
第4の実施の形態に係る安定化回路120の回路構成は、図1に示される第1の実施の形態と同様である。このため、安定化回路120の説明は省略する。
【0055】
(平面パターン構成)
第4実施の形態に係る安定化回路120の模式的平面パターン構成は、図7示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rに隣接して配置されたキャパシタンスCとを有する。
【0056】
第4の実施の形態に係る安定化回路120の抵抗Rの模式的断面構造は、図8に示すように、基板10と、基板10上に配置された抵抗膜18と、基板10上に配置された窒化膜等で形成された絶縁膜12と、絶縁膜12上に配置され、抵抗膜18とそれぞれコンタクトを取るための金属コンタクト層14aおよび14bと、金属コンタクト層14aおよび14bにそれぞれ接続された金属層16aおよび16bとを備える。絶縁膜12は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜などで形成されている。
【0057】
金属コンタクト層14aおよび14bは、例えば、ポリシリコン層で形成され、金属層16aおよび16bは、例えば、Alで形成されている。
【0058】
第4の実施の形態に係る安定化回路120のMIMキャパシタンスの構成は、図9に示すように、基板10と、基板10上に配置された第3金属パターン40と、基板10および第3金属パターン40上に配置された絶縁層32と、絶縁層32上に配置された金属コンタクト層14と、金属コンタクト層14上に配置された金属層16とを備える。MIMキャパシタンス構造は、第3金属パターン40/絶縁層32/金属コンタクト層14および金属層16から形成されている。
【0059】
インダクタンスLは、電極配線により形成されていてもよい。
【0060】
また、基板10は、SiC基板、GaAs基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、Si基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/GaAlNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にGaNエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【0061】
第4の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図1と同様に表されるため、説明は省略する。
【0062】
(FETの構成)
第4の実施の形態に係る安定化回路を備えるFET150の模式的平面パターン構成は、図7に示すように、基板上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、基板上に配置され、ゲート電極、ソース電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Gおよびソース端子電極Sと、基板上に配置され、ドレイン電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより形成したドレイン端子電極Dとを備える。
【0063】
第4の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【0064】
[第5の実施の形態]
(安定化回路)
第5の実施の形態に係る安定化回路120の回路構成は、図1に示される第1の実施の形態と同様である。このため、安定化回路120の説明は省略する。
【0065】
(平面パターン構成)
第5の実施の形態に係る安定化回路120の模式的平面パターン構成は、図10示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rに隣接して配置されたキャパシタンスCとを有する。
【0066】
キャパシタンスCは、図10に示すように、インターディジタルキャパシタンス構造を備えている。
【0067】
インダクタンスLは、電極配線により形成されていてもよい。
【0068】
第2の実施の形態に係る安定化回路120のインターディジタルキャパシタンス構造は、例えば、図5と同様に形成することができる。
【0069】
また、第5の実施の形態に係る安定化回路を備えるFETの模式的平面パターン構成は、図7と同様であるため、説明は省略する。
【0070】
また、第5の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図1と同様に表されるため、説明は省略する。
【0071】
第5の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【0072】
(シミュレーション結果)
―50Ω終端抵抗―
安定化回路を備える半導体装置において、50Ω終端抵抗のみを出力端に接続した場合のシミュレーション結果の一例を図11に示す。縦軸は、SパラメータS(2,1)のdB表示であり、横軸は周波数f(GHz)を表す。図11から明らかなように、約70GHzにおいて、発振周波数のピークが得られている。シミュレーション結果によれば、70GHzにおけるS(2,1)=0.915dB、10GHzにおけるS(2,1)=−0.828dBである。FETのドレインにおいて負性抵抗に基づく高周波発振が現れており、ドレインに現れる負性抵抗値は、約−10Ω程度である。70GHzにおいて、S(2,1)>0dBであり、ゲインを示している。
【0073】
―抵抗R―
安定化回路を備える半導体装置において、安定化回路として、抵抗R=10Ωを接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図12に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=−2.893×10-15dB、10GHzにおけるS(2,1)=−1.584dBである。
【0074】
ここで、70GHzにおける高周波発振を抑制するために、FETのドレインに対して、正の抵抗R=10Ωを接続して、ドレインに現れる負性抵抗値(約−10Ω程度)をキャンセルしたとしても、10GHzにおいて、FETのゲインが低下し、出力電力が低下する。
【0075】
―RLC並列回路―
安定化回路を備える半導体装置において、安定化回路として、抵抗R、インダクタンスLおよびキャパシタンスCの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図13に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=5.352×10-7dB、10GHzにおけるS(2,1)=−0.909dBである。70GHzにおいてのみ正の抵抗値を得るために、インダクタンスLとキャパシタンスCのLC並列回路を使用し、さらに、インダクタンスLとしては小さな値を有するものを選択する自由度を保持することで、約10GHzにおける信号周波数を導通可能となる。ここで、例えば、R=10Ω、L=0.0516nH、C=0.1pFからなるRLC並列回路を安定化回路として適用している。
【0076】
ガン発振の発振周波数Foscで共振するLC並列回路によって、無限大のリアクタンスを提供することができることから、FETのドレインには、正の抵抗値を与えることが可能となる。正の抵抗R=10Ωによって、ガン発振の発振周波数Foscにおける負性抵抗を除去して、ガン発振を抑制することができる。RL並列回路に対して、キャパシタンスCを並列に追加することによって、所望のインダクタンスLの値を得るための自由度が増大する。LCタンク回路をガン発振の発振周波数Foscと同調するように設定することによって、ガン発振に伴う負性抵抗をキャンセルし、正の抵抗値を与えることができると同時に、キャパシタンスCは、所望の信号周波数に対して、ショートとなる。
【0077】
―RL並列回路―
安定化回路を備える半導体装置において、安定化回路として、抵抗RとインダクタンスLの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図14に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=4.264×10-4dB、10GHzにおけるS(2,1)=−1.566dBである。ここで、R=10Ω、L=1nHとしている。
【0078】
安定化回路を備える半導体装置において、安定化回路として、抵抗RとインダクタンスLの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合の別のシミュレーション結果の一例を図14に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=0.144dB、10GHzにおけるS(2,1)=−0.901dBである。ここで、R=10Ω、L=0.05nHとしている。大きな値のインダクタンスLは、70GHzにおいてはオープンとして働き、正の抵抗値を与えるが、同時に10GHzにおいては、インピーダンスを発生するため、トランジスタのゲインが低下する。一方、小さな値のインダクタンスLに対しては、10GHzの信号周波数は、充分に導通可能となるが、70GHzにおいては、小さな値のインダクタンスLでは、正の抵抗値を与えるには実効的な値ではない。
【0079】
以上のシミュレーションの結果より、安定化回路として、RLC並列回路を接続することによって、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができることがわかる。
【0080】
[その他の実施の形態]
上記のように、本発明は第1〜第5の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【0081】
なお、本発明の安定化回路を備える半導体装置としては、FET、HEMTに限らず、LDMOS(Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor)やヘテロ接合バイポーラトランジスタ(HBT:Hetero-junction Bipolar Transistor)などの増幅素子、メムス(MEMS:Micro Electro Mechanical Systems)素子なども適用できることは言うまでもない。
【0082】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【0083】
本発明の安定化回路を備える半導体装置は、内部整合型電力増幅素子、電力MMIC(Monolithic Microwave Integrated Circuit)、マイクロ波電力増幅器、ミリ波電力増幅器、高周波MEMS素子などの幅広い分野に適用可能である。
【符号の説明】
【0084】
10…基板(半導体基板、半絶縁性基板SI)
12,32…絶縁層
14,14a,14b…金属コンタクト層
16a,16b…金属層
18…抵抗膜
20…ソース電極
22…ドレイン電極
24…ゲート電極
26…ソース領域
34…第1金属パターン
36…第2金属パターン
40…第3金属パターン
110…RL並列回路
120…RLC並列回路
140,150…能動素子(FET)
160…出力端子
S1,S2,…,S13…ソース端子電極
D…ドレイン端子電極
G1,G2,…,G6…ゲート端子電極
SC1,SC2,…,SC13…VIAホール
R…抵抗
L…インダクタンス
C…キャパシタンス
【技術分野】
【0001】
本発明は、安定化回路を備える半導体装置に関し、特にガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置に関する。
【背景技術】
【0002】
GaAsMESFET(Gallium Arsenide Metal Semiconductor Field Effect Transistor)、GaAspHEMT(Gallium Arsenide p channel High Electron Mobility Transistor)、InPHEMT(Indium Phosphide High Electron Mobility Transistor)などのIII−V族化合物半導体を適用するトランジスタおよび増幅回路は、ガン発振(Gunn Oscillation)として知られるドレイン側出力に現れる負性抵抗に基づく高周波発振の影響を受けることがある。このようなガン発振は、マイクロ波およびミリ波発振源して適用可能であるが、電力増幅器の安定的かつ高効率の動作にとっては、望ましくない現象である。
【0003】
このようなガン発振を抑制するための従来例に係る安定化回路の模式的平面パターン構成は、図18に示すように表される。また、図18に対応する回路構成は、図19に示すように表される(例えば、特許文献1参照。)。
【0004】
特許文献1においては、図18〜図19に示すように、抵抗RとインダクタンスLからなる並列回路を安定化回路110として、FET140のドレインと出力端子160との間に接続している。
【0005】
しかしながら、抵抗RとインダクタンスLからなる並列回路を安定化回路110として用いることは、FET140のドレイン側出力に現れる負性抵抗を除去し、負性抵抗に基づくガン発振の影響を抑制する上では、有効な方法ではない。
【0006】
インダクタンスLは、高周波信号に対しては、短絡とはならず、むしろRFチョークとして動作するからである。
【0007】
インダクタンスLの値は、ガン発振のような高周波発振周波数に対しては、むしろ非常に小さな値をとるべきである。特許文献1において開示されたようなRL並列回路を安定化回路として、FET140のドレインと出力端子160との間に接続したとしても、ガン発振に伴う負性抵抗を充分にキャンセルするために望ましい正の抵抗値を得ることは難しい。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】米国特許出願公開第2008/0007357号明細書
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の目的は、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供することにある。
【課題を解決するための手段】
【0010】
一態様によれば、基板と、前記基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子と、前記基板上に配置され、前記能動素子のドレイン端子電極と出力端子との間に接続され、前記負性抵抗の絶対値に等しい抵抗値を有する抵抗と、前記抵抗に並列に接続され、前記高周波負性抵抗発振の発振周波数に同調するインダクタンスとキャパシタンスからなるタンク回路とからなる安定化回路とを備え、前記能動素子は、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ソース端子電極に接続されたヴィアホールとを備え、前記安定化回路は、前記発振周波数に、前記インダクタンスと前記キャパシタンスからなる共振周波数を同調することによって、前記発振周波数において、前記抵抗によって前記負性抵抗をキャンセルする半導体装置が提供される。
【発明の効果】
【0011】
本発明によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供することができる。
【図面の簡単な説明】
【0012】
【図1】本発明の第1の実施の形態に係る安定化回路および安定化回路を備える半導体装置の回路構成図。
【図2】本発明の第1の実施の形態に係る安定化回路の模式的平面パターン構成図。
【図3】本発明の第1の実施の形態に係る安定化回路を備えるFETの模式的平面パターン構成図。
【図4】本発明の第2の実施の形態に係る安定化回路の模式的平面パターン構成図。
【図5】本発明の第2の実施の形態に係る安定化回路のインターディジタルキャパシタンスの構成を表す模式的鳥瞰図。
【図6】本発明の第3の実施の形態に係る安定化回路および安定化回路を備える半導体装置の回路構成図。
【図7】本発明の第4の実施の形態に係る安定化回路および安定化回路を備える半導体装置の模式的平面パターン構成図。
【図8】本発明の第4の実施の形態に係る安定化回路の抵抗の構成を表す模式的断面構造図。
【図9】本発明の第4の実施の形態に係る安定化回路のMIMキャパシタンスの構成を表す模式的断面構造図。
【図10】本発明の第5の実施の形態に係る安定化回路および安定化回路を備える半導体装置の模式的平面パターン構成図。
【図11】本発明の安定化回路を備える半導体装置において、50Ω終端抵抗のみを出力端に接続した場合のシミュレーション結果の一例。
【図12】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗Rを接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例。
【図13】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗R、インダクタンスLおよびキャパシタンスCの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例。
【図14】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗RとインダクタンスLの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例。
【図15】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗RとインダクタンスLの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合の別のシミュレーション結果の一例。
【図16】従来例の安定化回路の模式的平面パターン構成図。
【図17】図16に対応する回路構成図。
【発明を実施するための形態】
【0013】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0014】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【0015】
[第1の実施の形態]
(安定化回路)
第1の実施の形態に係る安定化回路120は、図1に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子140の主電極に接続される抵抗Rと、抵抗Rに並列に接続され、高周波負性抵抗発振の発振周波数Foscに同調するインダクタンスLとキャパシタンスCからなるタンク回路とを備える。第1の実施の形態に係る安定化回路120は、能動素子140の負性抵抗をキャンセルする。
【0016】
ここで、高周波負性抵抗発振は、例えば、ガン発振である。
【0017】
ガン発振の発振周波数Foscで共振するLC並列回路によって、無限大のリアクタンスを提供することができることから、能動素子140の主電極には、正の抵抗値を与えることが可能となる。
【0018】
これによって、第1の実施の形態に係る安定化回路120は、ガン発振の発振周波数Foscにおける負性抵抗を除去して、ガン発振を抑制することができる。
【0019】
RL並列回路に対して、キャパシタンスCを並列に追加することによって、所望のインダクタンスLの値を得るための自由度が増大する。
【0020】
このように、能動素子140の主電極と出力端子160との間にRLC並列回路を接続して、高周波ガン発振を抑制することができる。
【0021】
LCタンク回路をガン発振周波数Foscと同調するように設定することによって、ガン発振に伴う負性抵抗をキャンセルし、能動素子140の主電極には、正の抵抗値を与えることができると同時に、キャパシタンスCは、所望の信号周波数に対して、ショートとなる。
【0022】
ここで、能動素子140は、FET、HEMT、ガンダイオード(Gunn Diode)、インパットダイオード(IMPATT Diode)、タンネットダイオード(TUNNETT Diode)のいずれかで構成されていてもよい。
【0023】
さらに具体的には、能動素子140は、GaAsMESFET、GaAsHEMT、InPHEMTなどで構成されていてもよい。
【0024】
例えば、FETにおいて、ガン発振のような発振現象は、ドレインに現れる負性抵抗効果によって発生する。
【0025】
この負性抵抗効果をキャンセルするためのひとつの方策は、この負性抵抗に対して正の抵抗を追加することである。そのため、FETのドレインには、RLC並列回路を接続する。RLC並列回路において、ガン発振の発振周波数Foscに同調するように設定されたLC並列回路は、無限大のインピーダンスを発生し、RF高周波に対してオープンとなり、結果として正の抵抗Rのみが現れる。
【0026】
(平面パターン構成)
第1の実施の形態に係る安定化回路120の模式的平面パターン構成は、図2に示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rの上部に形成されたキャパシタンスCとを有する。
【0027】
キャパシタンスCは、図2に示すように、インダクタンスLに隣接して配置されていてもよい。
【0028】
また、キャパシタンスCは、図2に示すように、抵抗Rの上部に積層化されて配置されていてもよい。或いはまた、キャパシタンスCは、抵抗Rの下部に積層されて配置されていてもよい。
【0029】
或いはまた、キャパシタンスCは、図2に示すように、第1金属パターン34と、第1金属パターン34に隣接して配置された第2金属パターン36からなるインターディジタルキャパシタンス構造を備えていてもよい。
【0030】
インダクタンスLは、電極配線により形成されていてもよい。
【0031】
(半導体装置)
第1の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図1に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子140と、能動素子140の主電極に接続された抵抗Rと、抵抗Rに並列に接続され、高周波負性抵抗発振の発振周波数Foscに同調するインダクタンスLとキャパシタンスCからなるタンク回路とからなる安定化回路120とを備える。安定化回路120は、上述の通り、負性抵抗をキャンセルする。
【0032】
(FETの構成)
第1の実施の形態に係る安定化回路を備えるFET140の模式的平面パターン構成は、図3に示すように、基板10と、基板10上に配置され、それぞれ複数のフィンガーを有するゲート電極24、ソース電極20およびドレイン電極22と、基板10上に配置され、ゲート電極24、ソース電極20およびドレイン電極22ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極G1,G2,…,G4、ソース端子電極S1,S2,…,S5およびドレイン端子電極Dと、ソース端子電極S1,S2,…,S5に接続されたヴィアホールSC1,SC2,…,SC5とを備える。
【0033】
基板10上において、ゲート電極24、ソース電極20およびドレイン電極22が複数のフィンガーを有し、ゲート電極24、ソース電極20およびドレイン電極22ごとに複数のフィンガーを束ねられて、端子用電極を形成する。ゲート電極24、ソース電極20およびドレイン電極22が複数のフィンガー形状を有する部分は、図3に示すように、活性領域AAを形成する。
【0034】
図3の例では、一方の端にゲート端子電極G1,G2,…,G4、ソース端子電極S1,S2,…,S5が配置され、他方の端にドレイン端子電極Dが配置される。
【0035】
基板10の表面近傍において、ゲート電極24、ソース電極20およびドレイン電極22の下部の基板10上に活性領域AAが形成される。
【0036】
図3の例では、活性領域AA近傍のソース端子電極S1,S2,…,S5において、基板10の裏面からビア(VIA)ホールSC1,SC2,…,SC5が形成されて、基板10の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板10を貫通するVIAホールSC1,SC2,…,SC5を介して、基板10上に設けた回路素子と基板10の裏面に形成した接地導体とが電気的に接続される。
【0037】
尚、ゲート端子電極G1,G2,…,G4は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極Dも、ボンディングワイヤなどで周辺の半導体チップに接続される。
【0038】
また、基板10は、SiC基板、GaAs基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、Si基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/GaAlNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にGaNエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【0039】
第1の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【0040】
[第2の実施の形態]
第2の実施の形態に係る安定化回路120の模式的平面パターン構成は、図4に示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rに隣接して配置されたキャパシタンスCとを有する。
【0041】
キャパシタンスCは、図4に示すように、第1金属パターン34と、第1金属パターン34に隣接して配置された第2金属パターン36からなるインターディジタルキャパシタンス構造を備えている。
【0042】
インダクタンスLは、電極配線により形成されていてもよい。
【0043】
第2の実施の形態に係る安定化回路120のインターディジタルキャパシタンス構造は、例えば、図5に示すように、基板10と、基板上に配置された絶縁層32と、絶縁層32上に配置された第1金属パターン34と、第1金属パターン34に隣接して絶縁層32上に配置された第2金属パターン36からなる。第1金属パターン34および第2金属パターン36は、例えば、アルミニウム(Al)で形成され、絶縁層32は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜などで形成されている。なお、第1金属パターン34と第2金属パターン36の間は、空隙であっても良く、或いはSiO2などの絶縁層が充填されていてもよい。
【0044】
また、基板10は、SiC基板、GaAs基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、Si基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/GaAlNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にGaNエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【0045】
第2の実施の形態に係る安定化回路120を備える半導体装置の回路構成は、図1と同様であるため、説明は省略する。
【0046】
また、第2の実施の形態に係る安定化回路を備えるFETの模式的平面パターン構成は、図3と同様であるため、説明は省略する。
【0047】
第2の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【0048】
[第3の実施の形態]
(半導体装置)
第3の実施の形態においては、図6に示すように、能動素子140の他方の主電極に接続されたソースインダクタンスLsを備える。
【0049】
第3の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図6に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子140と、能動素子140の一方の主電極に接続された抵抗Rと,抵抗Rに並列に接続され,高周波負性抵抗発振の発振周波数Foscに同調するインダクタンスLとキャパシタンスCからなるタンク回路とからなる安定化回路120と、能動素子140の他方の主電極に接続されたソースインダクタンスLsとを備える。安定化回路120は、負性抵抗をキャンセルする点は、第1の実施の形態と同様である。
【0050】
第3の実施の形態において、ソースインダクタンスLsは、能動素子140のソースと接地電位との間に接続されている。安定化回路120に加えて、ソースインダクタンスLsを能動素子140のソースと接地電位との間に接続することによって、さらにガン発振などの高周波発振を抑制することができる。Lsの値としては、例えば、約0.1nH〜0.5nH程度である。
【0051】
第3の実施の形態においても、図2に示された第1の実施の形態に係る安定化回路120或いは図4に示された第2の実施の形態に係る安定化回路120と同様の平面パターン構成を適用可能である。
【0052】
また、第3の実施の形態においても、FET140の模式的平面パターン構成は、図3と同様であるため、説明は省略する。
【0053】
第3の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供することができる。
【0054】
[第4の実施の形態]
(安定化回路)
第4の実施の形態に係る安定化回路120の回路構成は、図1に示される第1の実施の形態と同様である。このため、安定化回路120の説明は省略する。
【0055】
(平面パターン構成)
第4実施の形態に係る安定化回路120の模式的平面パターン構成は、図7示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rに隣接して配置されたキャパシタンスCとを有する。
【0056】
第4の実施の形態に係る安定化回路120の抵抗Rの模式的断面構造は、図8に示すように、基板10と、基板10上に配置された抵抗膜18と、基板10上に配置された窒化膜等で形成された絶縁膜12と、絶縁膜12上に配置され、抵抗膜18とそれぞれコンタクトを取るための金属コンタクト層14aおよび14bと、金属コンタクト層14aおよび14bにそれぞれ接続された金属層16aおよび16bとを備える。絶縁膜12は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜などで形成されている。
【0057】
金属コンタクト層14aおよび14bは、例えば、ポリシリコン層で形成され、金属層16aおよび16bは、例えば、Alで形成されている。
【0058】
第4の実施の形態に係る安定化回路120のMIMキャパシタンスの構成は、図9に示すように、基板10と、基板10上に配置された第3金属パターン40と、基板10および第3金属パターン40上に配置された絶縁層32と、絶縁層32上に配置された金属コンタクト層14と、金属コンタクト層14上に配置された金属層16とを備える。MIMキャパシタンス構造は、第3金属パターン40/絶縁層32/金属コンタクト層14および金属層16から形成されている。
【0059】
インダクタンスLは、電極配線により形成されていてもよい。
【0060】
また、基板10は、SiC基板、GaAs基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、Si基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/GaAlNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にGaNエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【0061】
第4の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図1と同様に表されるため、説明は省略する。
【0062】
(FETの構成)
第4の実施の形態に係る安定化回路を備えるFET150の模式的平面パターン構成は、図7に示すように、基板上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、基板上に配置され、ゲート電極、ソース電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Gおよびソース端子電極Sと、基板上に配置され、ドレイン電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより形成したドレイン端子電極Dとを備える。
【0063】
第4の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【0064】
[第5の実施の形態]
(安定化回路)
第5の実施の形態に係る安定化回路120の回路構成は、図1に示される第1の実施の形態と同様である。このため、安定化回路120の説明は省略する。
【0065】
(平面パターン構成)
第5の実施の形態に係る安定化回路120の模式的平面パターン構成は、図10示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rに隣接して配置されたキャパシタンスCとを有する。
【0066】
キャパシタンスCは、図10に示すように、インターディジタルキャパシタンス構造を備えている。
【0067】
インダクタンスLは、電極配線により形成されていてもよい。
【0068】
第2の実施の形態に係る安定化回路120のインターディジタルキャパシタンス構造は、例えば、図5と同様に形成することができる。
【0069】
また、第5の実施の形態に係る安定化回路を備えるFETの模式的平面パターン構成は、図7と同様であるため、説明は省略する。
【0070】
また、第5の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図1と同様に表されるため、説明は省略する。
【0071】
第5の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【0072】
(シミュレーション結果)
―50Ω終端抵抗―
安定化回路を備える半導体装置において、50Ω終端抵抗のみを出力端に接続した場合のシミュレーション結果の一例を図11に示す。縦軸は、SパラメータS(2,1)のdB表示であり、横軸は周波数f(GHz)を表す。図11から明らかなように、約70GHzにおいて、発振周波数のピークが得られている。シミュレーション結果によれば、70GHzにおけるS(2,1)=0.915dB、10GHzにおけるS(2,1)=−0.828dBである。FETのドレインにおいて負性抵抗に基づく高周波発振が現れており、ドレインに現れる負性抵抗値は、約−10Ω程度である。70GHzにおいて、S(2,1)>0dBであり、ゲインを示している。
【0073】
―抵抗R―
安定化回路を備える半導体装置において、安定化回路として、抵抗R=10Ωを接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図12に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=−2.893×10-15dB、10GHzにおけるS(2,1)=−1.584dBである。
【0074】
ここで、70GHzにおける高周波発振を抑制するために、FETのドレインに対して、正の抵抗R=10Ωを接続して、ドレインに現れる負性抵抗値(約−10Ω程度)をキャンセルしたとしても、10GHzにおいて、FETのゲインが低下し、出力電力が低下する。
【0075】
―RLC並列回路―
安定化回路を備える半導体装置において、安定化回路として、抵抗R、インダクタンスLおよびキャパシタンスCの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図13に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=5.352×10-7dB、10GHzにおけるS(2,1)=−0.909dBである。70GHzにおいてのみ正の抵抗値を得るために、インダクタンスLとキャパシタンスCのLC並列回路を使用し、さらに、インダクタンスLとしては小さな値を有するものを選択する自由度を保持することで、約10GHzにおける信号周波数を導通可能となる。ここで、例えば、R=10Ω、L=0.0516nH、C=0.1pFからなるRLC並列回路を安定化回路として適用している。
【0076】
ガン発振の発振周波数Foscで共振するLC並列回路によって、無限大のリアクタンスを提供することができることから、FETのドレインには、正の抵抗値を与えることが可能となる。正の抵抗R=10Ωによって、ガン発振の発振周波数Foscにおける負性抵抗を除去して、ガン発振を抑制することができる。RL並列回路に対して、キャパシタンスCを並列に追加することによって、所望のインダクタンスLの値を得るための自由度が増大する。LCタンク回路をガン発振の発振周波数Foscと同調するように設定することによって、ガン発振に伴う負性抵抗をキャンセルし、正の抵抗値を与えることができると同時に、キャパシタンスCは、所望の信号周波数に対して、ショートとなる。
【0077】
―RL並列回路―
安定化回路を備える半導体装置において、安定化回路として、抵抗RとインダクタンスLの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図14に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=4.264×10-4dB、10GHzにおけるS(2,1)=−1.566dBである。ここで、R=10Ω、L=1nHとしている。
【0078】
安定化回路を備える半導体装置において、安定化回路として、抵抗RとインダクタンスLの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合の別のシミュレーション結果の一例を図14に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=0.144dB、10GHzにおけるS(2,1)=−0.901dBである。ここで、R=10Ω、L=0.05nHとしている。大きな値のインダクタンスLは、70GHzにおいてはオープンとして働き、正の抵抗値を与えるが、同時に10GHzにおいては、インピーダンスを発生するため、トランジスタのゲインが低下する。一方、小さな値のインダクタンスLに対しては、10GHzの信号周波数は、充分に導通可能となるが、70GHzにおいては、小さな値のインダクタンスLでは、正の抵抗値を与えるには実効的な値ではない。
【0079】
以上のシミュレーションの結果より、安定化回路として、RLC並列回路を接続することによって、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができることがわかる。
【0080】
[その他の実施の形態]
上記のように、本発明は第1〜第5の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【0081】
なお、本発明の安定化回路を備える半導体装置としては、FET、HEMTに限らず、LDMOS(Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor)やヘテロ接合バイポーラトランジスタ(HBT:Hetero-junction Bipolar Transistor)などの増幅素子、メムス(MEMS:Micro Electro Mechanical Systems)素子なども適用できることは言うまでもない。
【0082】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【0083】
本発明の安定化回路を備える半導体装置は、内部整合型電力増幅素子、電力MMIC(Monolithic Microwave Integrated Circuit)、マイクロ波電力増幅器、ミリ波電力増幅器、高周波MEMS素子などの幅広い分野に適用可能である。
【符号の説明】
【0084】
10…基板(半導体基板、半絶縁性基板SI)
12,32…絶縁層
14,14a,14b…金属コンタクト層
16a,16b…金属層
18…抵抗膜
20…ソース電極
22…ドレイン電極
24…ゲート電極
26…ソース領域
34…第1金属パターン
36…第2金属パターン
40…第3金属パターン
110…RL並列回路
120…RLC並列回路
140,150…能動素子(FET)
160…出力端子
S1,S2,…,S13…ソース端子電極
D…ドレイン端子電極
G1,G2,…,G6…ゲート端子電極
SC1,SC2,…,SC13…VIAホール
R…抵抗
L…インダクタンス
C…キャパシタンス
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子と、
前記基板上に配置され、前記能動素子のドレイン端子電極と出力端子との間に接続され、前記負性抵抗の絶対値に等しい抵抗値を有する抵抗と、前記抵抗に並列に接続され、前記高周波負性抵抗発振の発振周波数に同調するインダクタンスとキャパシタンスからなるタンク回路とからなる安定化回路と
を備え、
前記能動素子は、
それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ソース端子電極に接続されたヴィアホールと
を備え、
前記安定化回路は、前記発振周波数に、前記インダクタンスと前記キャパシタンスからなる共振周波数を同調することによって、前記発振周波数において、前記抵抗によって前記負性抵抗をキャンセルすることを特徴とする半導体装置。
【請求項2】
前記キャパシタンスは、前記インダクタンスに隣接して配置されたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記キャパシタンスは、前記抵抗の上部または下部に積層されて配置されたことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記キャパシタンスは、
第1金属層と、前記第1金属層上に配置された絶縁層と、前記絶縁層上に配置された第2金属層からなるMIMキャパシタンス構造を有することを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記キャパシタンスは、
第1金属層と、前記第1金属層に隣接して配置された第2金属層からなるインターディジタルキャパシタンス構造を有することを特徴とする請求項1に記載の半導体装置。
【請求項6】
前記能動素子の他方の主電極に接続されたソースインダクタンスを備えることを特徴とする請求項1に記載の半導体装置。
【請求項7】
前記能動素子は、電界効果トランジスタ、高電子移動度トランジスタ、ガンダイオード、インパットダイオード、トンネルダイオードのいずれかであることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
【請求項1】
基板と、
前記基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子と、
前記基板上に配置され、前記能動素子のドレイン端子電極と出力端子との間に接続され、前記負性抵抗の絶対値に等しい抵抗値を有する抵抗と、前記抵抗に並列に接続され、前記高周波負性抵抗発振の発振周波数に同調するインダクタンスとキャパシタンスからなるタンク回路とからなる安定化回路と
を備え、
前記能動素子は、
それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ソース端子電極に接続されたヴィアホールと
を備え、
前記安定化回路は、前記発振周波数に、前記インダクタンスと前記キャパシタンスからなる共振周波数を同調することによって、前記発振周波数において、前記抵抗によって前記負性抵抗をキャンセルすることを特徴とする半導体装置。
【請求項2】
前記キャパシタンスは、前記インダクタンスに隣接して配置されたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記キャパシタンスは、前記抵抗の上部または下部に積層されて配置されたことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記キャパシタンスは、
第1金属層と、前記第1金属層上に配置された絶縁層と、前記絶縁層上に配置された第2金属層からなるMIMキャパシタンス構造を有することを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記キャパシタンスは、
第1金属層と、前記第1金属層に隣接して配置された第2金属層からなるインターディジタルキャパシタンス構造を有することを特徴とする請求項1に記載の半導体装置。
【請求項6】
前記能動素子の他方の主電極に接続されたソースインダクタンスを備えることを特徴とする請求項1に記載の半導体装置。
【請求項7】
前記能動素子は、電界効果トランジスタ、高電子移動度トランジスタ、ガンダイオード、インパットダイオード、トンネルダイオードのいずれかであることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2013−70403(P2013−70403A)
【公開日】平成25年4月18日(2013.4.18)
【国際特許分類】
【出願番号】特願2012−248201(P2012−248201)
【出願日】平成24年11月12日(2012.11.12)
【分割の表示】特願2008−246652(P2008−246652)の分割
【原出願日】平成20年9月25日(2008.9.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成25年4月18日(2013.4.18)
【国際特許分類】
【出願日】平成24年11月12日(2012.11.12)
【分割の表示】特願2008−246652(P2008−246652)の分割
【原出願日】平成20年9月25日(2008.9.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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