導電性ビアの製造と充填のための方法、およびそのように形成された導電性ビア
【課題】ビアホール表面上の絶縁コーティングとビアホール内に挿入される導電材料との付着性を向上する。
【解決手段】導電性ビアを形成する方法は、一つ以上のビアホールを基板内に形成するステップを含む。ビアホールは、単一マスク、保護層、ボンドパッド、もしくは、エッチングプロセスの間にフォトマスクが除去される場合にハードマスクとして機能する、基板のその他のフィーチャで形成され得る。ビアホールは、その表面に低誘電率（低K）誘電材料を含む誘電体コーティングの付着を促進するように構成されてもよい。障壁層が各ビアホールの表面の上に形成されてもよい。種材料（seed material）を含み得るベース層は、その後のビアホールの表面上の導電材料の選択的堆積を促進するように形成されてもよい。
【解決手段】導電性ビアを形成する方法は、一つ以上のビアホールを基板内に形成するステップを含む。ビアホールは、単一マスク、保護層、ボンドパッド、もしくは、エッチングプロセスの間にフォトマスクが除去される場合にハードマスクとして機能する、基板のその他のフィーチャで形成され得る。ビアホールは、その表面に低誘電率（低K）誘電材料を含む誘電体コーティングの付着を促進するように構成されてもよい。障壁層が各ビアホールの表面の上に形成されてもよい。種材料（seed material）を含み得るベース層は、その後のビアホールの表面上の導電材料の選択的堆積を促進するように形成されてもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体素子（半導体デバイス）構成要素の導電性ビアを形成するための技術に関し、より具体的には、導電材料が、ビアが貫通する半導体素子構成要素の大部分の表面上に堆積されることなく、ビアホールの表面上に選択的に堆積される、導電性ビア形成技術に関する。本発明は、選択的に堆積された導電層を持つ導電性ビアにも関し、また、導電性ビアを含む半導体素子構成要素と、半導体素子構成要素を含む半導体素子アセンブリにも関する。
【背景技術】
【０００２】
電子産業における、止まることなく続くサイズの縮小化と止まることなく続く性能の向上という平行傾向は、サイズが縮小化し続け、フィーチャ密度が増加し続ける半導体素子、半導体素子アセンブリ、半導体素子パッケージの必要性を駆り立ててきた。こうした傾向を円滑にするために取られた一つの手法は、所定量の“有効面積（real estate）”もしくは領域において可能な限り多くの電気的接続を構成要素間に作るというものであった。この手法は、隣接する構成要素と隣接しない構成要素の両方に適用できる。
【０００３】
導電性ビアは、相互に重ねあわされているが、相互に直接隣接していない構成要素間に電気経路を提供するために使用されている。導電性ビアは、回路基板、インターポーザー、もしくは半導体素子を通って形成され得るが、そのような電気経路を提供する。導電性ビアは、通常は、基板を通って形成されるホールと、基板が半導体もしくは導電材料から形成される場合は絶縁ライニング（lining）と、開口部を貫通し絶縁ライニングにより基板から電気的に絶縁され得る導体素子とを含む。半導体素子の多くのフィーチャと同様に、導電性ビアの様々な構成要素の寸法も減少し続けている。
【０００４】
特許文献１は、半導体素子構造を通る導電性ビアを形成するプロセスの例を記載している。導電性ビアを製造するための現在の最先端のプロセスでは、ビアホールはパリレンやフッ素重合体樹脂（商標TEFLONRでE.I. du Pont de Nemours and Companyによって販売されている、ポリテトラフルオロエチレン（“PTFE”）、フッ素化エチレンプロピレン（“FEP”）、エチレン‐テトラフルオロエチレン（“ETFE”）、クロロトリフルオロエチレン（“CTFE”）、ペルフルオロアルコキシアルカン（“PFA”）を含むが限定はされない）などの低誘電率の材料で覆われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第6,841,883号（Farnworth他）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これらの、また同様の材料は、ビアホールの表面上の非常に薄い絶縁コーティングを形成するために使用され得るが、これらは、ビアホールがそれを通って形成される多くの基板の材料（例えばシリコン）や、もしくは導電性ビアを形成するためにビアホール内にその後挿入される導電材料とはうまく付着しない。
【０００７】
そのような誘電材料の低付着性は、ビアホールの形成と不動態化に複数のマスクが使用される際のずれの可能性と同様に、導電性ビアと、導電性ビアが貫通する基板との間のショートをもたらす可能性がある。
【０００８】
さらに、導電性ビアを製造するために現在使用されているプロセスのいくつかは複雑であり、半導体素子製造プロセスで幅広く使用されていない高価な材料や設備を必要とし、あるいはその他の点で好ましくない。
【０００９】
従って、一般的な半導体素子製造技術を利用しながら、最新技術の寸法と性能を持つ導電性ビアを製造するためのプロセスが必要とされる。
【課題を解決するための手段】
【００１０】
本発明は、基板を通る導電性ビアの製造、並びに、この導電性ビアを含む半導体素子構成要素、この導電性ビア、および中間体構造のための、様々な態様を含む。
【００１１】
一つ以上の導電性ビアを形成する方法は、一つ以上のビアホールを形成するステップを含む。ビアホールは、半導体素子、インターポーザー、もしくは別の半導体素子構造などの基板を完全にもしくは部分的に貫通してもよい。ビアホールは、異なる材料の層を通って形成されるビアホールの異なる部分間のずれの可能性を取り除く、単一マスクで形成されてもよい。その後、その表面に導入される材料の付着を促進するように、ビアホールが形成されもしくは引き続いて処理されてもよい。そのような処理は、粗面化されたフィーチャもしくはその表面積を増加するその他のフィーチャをビアホール表面に供給するステップを含んでもよい。
【００１２】
あるいは、そのような処理は、ビアホールの表面の材料と、その後ビアホールに導入される導電材料の一方もしくは両方に対する、低誘電率を持つ材料の付着を改良するような、一つ以上の膜を含む誘電体コーティングの形成を含んでもよい。
【００１３】
誘電体コーティングは、ビアホールに接続するボンドパッドのエッジ上に及ぶように形成されてもよく、それによって、後で製造される導電性ビアと、導電性ビアが貫通する基板の材料との間の電気的ショートの可能性が減少する。
【００１４】
また、障壁材の層もしくは膜が各ビアホールの表面上に形成されてもよい。ほんの一例として、障壁材は、導電材料と、絶縁コーティングもしくはビアホールが貫通する基板の材料との間の相互拡散を防止し得る。
【００１５】
導電材料は様々なプロセスによってビアホールに導入され得る。例えば、種材料コーティングもしくはその他の“ベース層”が形成されてもよく、必要であれば、半導体素子構造の好ましくない領域（例えば半導体素子構造の大部分の表面）から種材料を除去するようにパターニングされてもよい。種材料は、所望の位置（各ビアホールの表面上など）で導電材料の選択的成長を促進する。従って、種材料コーティングが半導体素子構造の所望部分のみを被覆すると、導電材料がビアホール内に、かつ半導体素子構造の任意の他の所望位置の上（例えばビアホールが貫通し、導電性ビアが導通するボンドパッドの上）に選択的に導入され得る。
【００１６】
さらに、その後充填材でビアホールのより完全な充填が達成されてもよい。必要であれば、導電性ビアの表面は半導体素子構成要素の一つ以上のフィーチャと同一平面にしてもよい。
【００１７】
導電性ビアが本発明の教示に従って形成されると、ビアホールのブラインドエンドにある、従って導電性ビアのブラインドエンドにある導電材料は、基板の裏面から材料を除去することによって露出され得る。半導体素子構成要素は、その後任意の適切なやり方で、一つ以上のその他の半導体素子と組み立てられてもよいし、電気的に接続されてもよい。
【００１８】
本発明のその他の特徴と利点は、次の説明、添付の図面、添付の請求項の考察を通して、当業者に明らかとなるだろう。
【００１９】
図面では、本発明の様々な態様の実施形態例が描かれる。
【図面の簡単な説明】
【００２０】
【図１】図１から３は基板を部分的に通ってビアホールを形成する技術の実施例を示す。図１、図２、図４は基板を完全に通ってビアホールを形成するプロセスの実施例を描いている。
【図２】図１から３は基板を部分的に通ってビアホールを形成する技術の実施例を示す。図１、図２、図４は基板を完全に通ってビアホールを形成するプロセスの実施例を描いている。
【図３】図１から３は基板を部分的に通ってビアホールを形成する技術の実施例を示す。
【図４】図１、図２、図４は基板を完全に通ってビアホールを形成するプロセスの実施例を描いている。
【図５】図５と６はビアホールの表面を不動態化するプロセスの実施例を描いている。
【図６】図５と６はビアホールの表面を不動態化するプロセスの実施例を描いている。
【図７】図７と８はビアホールの表面上の障壁層の製造を示す。
【図８】図７と８はビアホールの表面上の障壁層の製造を示す。
【図９】図９と１０はビアホールの表面上の種材料コーティングの形成と随意パターニングを示す。
【図１０】図９と１０はビアホールの表面上の種材料コーティングの形成と随意パターニングを示す。
【図１１】ビアホールの表面上の導電層の選択的堆積をあらわす。
【図１２】図１２から１４はビアホールの表面上の導電層を形成するのに非選択的堆積プロセスを利用する技術の実施例を示す。
【図１３】図１２から１４はビアホールの表面上の導電層を形成するのに非選択的堆積プロセスを利用する技術の実施例を示す。
【図１４】図１２から１４はビアホールの表面上の導電層を形成するのに非選択的堆積プロセスを利用する技術の実施例を示す。
【図１５】半導体素子構造のボンドパッド上に及ぶ、障壁層、種材料コーティング、もしくは導電層の少なくとも一部分の上に、電気導電性の酸化防止膜を含む半導体素子構造の描写である。
【図１６】ビアホール内に残っているボイドを誘電性充填材で充填するプロセスの例を示す。
【図１７】図１７と１８はビアホール内に残っているボイドを誘電性充填材で充填するプロセスの別の例を示す。
【図１８】図１７と１８はビアホール内に残っているボイドを誘電性充填材で充填するプロセスの別の例を示す。
【図１９】導電材料で充填されているビアホール内のボイドの描写である。
【図２０】ビアホールのブラインドエンド、もしくはその付近の導電層を露出する、基板の裏面からの材料の除去を示す。
【図２１】図２１から２４はビアホールの形成と、ビアホールの表面を誘電材料でコーティングもしくは不動態化するプロセスの実施例における動作を示す断面描写である。
【図２２】図２１から２４はビアホールの形成と、ビアホールの表面を誘電材料でコーティングもしくは不動態化するプロセスの実施例における動作を示す断面描写である。
【図２３】図２１から２４はビアホールの形成と、ビアホールの表面を誘電材料でコーティングもしくは不動態化するプロセスの実施例における動作を示す断面描写である。
【図２４】図２１から２４はビアホールの形成と、ビアホールの表面を誘電材料でコーティングもしくは不動態化するプロセスの実施例における動作を示す断面描写である。
【図２５】図２５から２７はビアホールの表面上の種材料コーティングの堆積およびパターニングの実施例を示す。
【図２６】図２５から２７はビアホールの表面上の種材料コーティングの堆積およびパターニングの実施例を示す。
【図２７】図２５から２７はビアホールの表面上の種材料コーティングの堆積およびパターニングの実施例を示す。
【図２８】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図２９】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３０】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３１】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３２】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３３】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３４】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３５】図２８から３４に示されたビアホールの表面上の、一つ以上の導電層と下位層の形成を描いている。
【図３６】図３６と３７は、それぞれ、ビアホールの表面への材料の付着を促進するために、ビアホールの表面上に粗フィーチャなどの高表面積フィーチャを形成する様、ならびに、引き続きビアホールの高表面積表面上に誘電体層を形成する様を示す。
【図３７】図３６と３７は、それぞれ、ビアホールの表面への材料の付着を促進するために、ビアホールの表面上に粗フィーチャなどの高表面積フィーチャを形成する様、ならびに、引き続きビアホールの高表面積表面上に誘電体層を形成する様を示す。
【図３８】図３８から４２は半導体素子構造にビアホールを形成するためのプロセスの別の実施例を示す。
【図３９】図３８から４２は半導体素子構造にビアホールを形成するためのプロセスの別の実施例を示す。
【図４０】図３８から４２は半導体素子構造にビアホールを形成するためのプロセスの別の実施例を示す。
【図４１】図３８から４２は半導体素子構造にビアホールを形成するためのプロセスの別の実施例を示す。
【図４２】図３８から４２は半導体素子構造にビアホールを形成するためのプロセスの別の実施例を示す。
【図４３】図４３から４６はビアホール内に銅導電性ビアを形成するためのプロセスの実施例の断面描写である。
【図４４】図４３から４６はビアホール内に銅導電性ビアを形成するためのプロセスの実施例の断面描写である。
【図４５】図４３から４６はビアホール内に銅導電性ビアを形成するためのプロセスの実施例の断面描写である。
【図４６】図４３から４６はビアホール内に銅導電性ビアを形成するためのプロセスの実施例の断面描写である。
【図４７】導電性ビアの製造後、ビアホール内に残っているボイドの中に誘電性充填剤を導入する様を描いている。
【図４８】図４８と４９はビアホール内に銅導電性ビアを製造するためのプロセスの別の例を示す。
【図４９】図４８と４９はビアホール内に銅導電性ビアを製造するためのプロセスの別の例を示す。
【図５０】図５０から５３はビアホール内にニッケル導電性ビアを製造するためのプロセスの実施例を示す略図である。
【図５１】図５０から５３はビアホール内にニッケル導電性ビアを製造するためのプロセスの実施例を示す略図である。
【図５２】図５０から５３はビアホール内にニッケル導電性ビアを製造するためのプロセスの実施例を示す略図である。
【図５３】図５０から５３はビアホール内にニッケル導電性ビアを製造するためのプロセスの実施例を示す略図である。
【図５４】図５４から５６はビアホール内にニッケル導電性ビアを形成するための別のプロセスの例を描いている。
【図５５】図５４から５６はビアホール内にニッケル導電性ビアを形成するための別のプロセスの例を描いている。
【図５６】図５４から５６はビアホール内にニッケル導電性ビアを形成するための別のプロセスの例を描いている。
【図５７】ブラインドビアホールのブラインドエンドを露出するプロセスと、導電性ビアの製造後にビアホール内に残っているボイド中に導電性充填材を導入するプロセスの例を示す。
【図５８】半導体素子構造の裏面にある導電性ビアに固定された導電性構造を示す断面図である。
【図５９】本発明の教示を組み込む半導体素子構造を含むアセンブリの略図である。
【発明を実施するための形態】
【００２１】
本発明に従う半導体素子構造10は、半導体素子（例えばダイナミックランダムアクセスメモリ（“DRAM”）、スタティックランダムアクセスメモリ（“SRAM”）、フラッシュメモリ、電気的消去・プログラム可能メモリ（“EEPROM”）、磁気ランダムアクセスメモリ（“MRAM”）などのメモリデバイス、マイクロプロセッサ、マイクロコントローラ、撮像素子、もしくは任意の他の種類の半導体素子）、半導体素子製造技術によって製造され得る別の電子部品、もしくは基板（例えばインターポーザー、回路基板など）を含んでもよいが、これらに限定されない。
【００２２】
図１が示すように、本発明に従う半導体素子構造10は、アクティブ表面（active surface）14と、アクティブ表面14と反対側の裏面13とを持つ基板12を含む。基板12は、半導体材料（例えばシリコン、ガリウムヒ素、インジウムリンなど）の完全なもしくは部分的なウェハ、“SOI”（semiconductor-on-insulator）型基板（例えば“SOG”（silicon-on-glass）、“SOS”（silicon-on-sapphire）、“SOC”（silicon-on-ceramic）など）、または、誘電体（例えばガラス、サファイア、セラミック、ポリマー、樹脂など）もしくは金属の基板さえ含んでもよい。
【００２３】
半導体素子構造10は、基板12を部分的にもしくは完全に貫通する一つ以上の導電性ビアを形成するように処理されてもよい。本発明のプロセスは、特許文献１に記載されているように、隣接する構成要素を互いに分離する前に、“ウェハレベル”もしくは“ウェハスケール”で達成されてもよい。
【００２４】
図２を参照すると、基板12を通るビアホール20（図３）の形成において、マスク40が基板12の表面（例えばアクティブ表面14）上に形成され得る。マスク40は既知のプロセスによって形成され得る。例えば、フォトレジストが基板12のアクティブ表面14上に配設され、レチクルを介して選択的に露光され、その後現像され、焼付けされ、あるいは当該技術分野で周知のようにその他の方法で処理され、フォトレジストマスクもしくは“フォトマスク”を形成してもよい。
【００２５】
マスク40のアパーチャ42は、基板12のアクティブ表面14によって支持された一つ以上の上部ボンドパッド15の一部からの材料の除去を促進するように配置され、それによって、上部ボンドパッド15を通ってビアホール20（図３）の形成が促進される。アパーチャ42は、所望の断面形状（例えば円形、正方形など）でビアホール20を形成するように構成されてもよい。
【００２６】
図３に示すように、上部ボンドパッド15、基板12、および任意の介在物質層の材料の除去に適切な一つ以上のエッチャントにアパーチャ42を通して晒される、上部ボンドパッド15と基板12の部分（例えば中心部分15c）を露出することによって、ビアホール20が上部ボンドパッド15を通って基板12内に形成され得る。ビアホール20を形成するために使用される単数もしくは複数のエッチャントは、等方性（すなわちほぼ同じ速度で全方向にエッチングする）であっても異方性（すなわち等方性ではない）であってもよいが、異方性エッチャントは高アスペクト比（すなわち高さ対幅、もしくは断面寸法の比）のビアホール20を形成するのに特に有用である。材料は、マスク40のアパーチャ42を通して、所望の深さのビアホール20が形成されるまで基板12から除去され得る。あるいは、基板12中にビアホール20を形成するのに、マスク有りもしくはマスク無しの既知のレーザードリルプロセスが使用されてもよい。
【００２７】
単一のマスク40が図３に示すプロセスで使用され得る。例えば第一のエッチャントが、アパーチャ42を通して上部ボンドパッド15の材料を除去するために使用され得る。第二のエッチャントもしくは溶媒が、マスク40の完全除去の前に、アパーチャ42を通って上部ボンドパッド15の下にあってもよい、横方向に取り囲む一つ以上の保護層17の材料（例えばホウリンケイ酸ガラス（BPSG）、ポリマーなど）を除去するために使用され得る。マスク40は、上部ボンドパッド15と保護層17がエッチングされる間、部分的にもしくは十分に除去され得るので、保護層17と上部ボンドパッド15の残存部分は、その後基板12の材料（例えばシリコン）がそれを通して除去されるマスクとしてはたらき得る。勿論、基板12の材料を除去するのに使用される単数もしくは複数のエッチャントは、上部ボンドパッド15と保護層17の材料に対して、基板12の材料に選択的である（すなわちエッチャントは上部ボンドパッド15と保護層17の材料よりも速い速度で基板12の材料を除去する）。単一のマスク40の使用は、異なる材料を貫通するビアホール20の部分のずれを防止する。
【００２８】
結果として得られるビアホール20は、図示したようにブラインドビアホールを含んでもよく、これは基板12を完全には貫通せず、従ってブラインドエンド22を含む。ブラインドビアホール20は、半導体素子構造10、もしくは半導体素子構造10を通る導電性ビアの製造の間に半導体素子構造10が支持される製造基板（図示せず）の真空ハンドリングを促進する。
【００２９】
あるいは、図４に示すように、基板12を完全に貫通するオープンビアホール20'が、マスク40のアパーチャ42を通って基板12の材料を除去することによって形成されてもよい。
【００３０】
上部ボンドパッド15、基板12、および半導体素子構造10の任意の他の材料層もしくはフィーチャの選択された位置からの材料除去を促進するために、フォトマスクがマスク40として使用される場合、材料除去プロセスが完了するとフォトマスクは除去され得る。
【００３１】
各ビアホール20、20'の表面24は、それに対する材料の付着を促進するのに十分粗いものとなり得る。そのような粗さは、ビアホール20、20'が形成される材料除去プロセスを通して、あるいはその後の処理によって実現され得る。例えば、本発明の範囲を限定することなく、ビアホール20、20'は水酸化テトラメチルアンモニウム（“TMAH”）ウェットエッチング（例えば9:1 H2O:TMAH）、NH4F（フッ化アンモニウム）、H2O2（過酸化水素）、C6H8O7（クエン酸）のウェットエッチング（例えば1:1:1 NH4F:H2O2:C6H8O7）、SF6のプラズマエッチング、深シリコン反応性イオンエッチング（“RIE”）などによって形成されてもよい。あるいは、その他のプロセスによって形成されたビアホール20、20'は、先述のエッチング技術の一つなどの適切な粗面化技術を用いて粗面化されてもよい。
【００３２】
図５を参照すると、基板12が半導体材料もしくは導電材料から形成される場合、ビアホール20の表面24は、ビアホール20内へと延びるもしくは貫通する回路に沿って電流が伝達される際の電気的ショートを防ぐ、誘電体コーティング28を形成するために、誘電材料で内張りされるかもしくは被覆されてもよい。誘電体コーティング28の厚みは、ビアホール20の表面24もしくはブラインドエンド22に対して所望の位置に、その後形成される導電性ビアを位置づけるように調整されてもよい。
【００３３】
非限定的な例として、誘電体コーティング28はパリレン、低シラン酸化物（“LSO”）（比較的低温で化学蒸着（“CVD”）によって堆積される）、パルス堆積プロセスで堆積されている、つまりパルス堆積層（“PDL”）と称される材料層（例えばアルミニウムに富む酸化物など）を含んでもよく、あるいは、誘電材料もしくは層の任意の組み合わせが、既知のプロセス（例えばスピンコーティング、スプレー、プログラムされた材料強化プロセス（例えばObject Geometries, Ltd., of Rehovot, Israel, 3D Systems Corporation of Valencia, Californiaなどから購入可能なシステムによってもたらされるもの）、CVD、熱成長、spin-on dielectric（“SOD”）技術（例えばspin-on glass（“SOG”プロセス）など））によって基板12の露出表面上に塗布もしくは堆積されてもよい。誘電体層を形成するためのプロセスの例は、U.S. Patents 6,770,923および6,541,280や、U.S. Patent Publications US2005/0006768, US2002/0137317, US2002/0137250にも開示されている。
【００３４】
必要であれば、誘電体コーティング28の一部分、例えば上部ボンドパッド15もしくはアクティブ表面14のその他の場所を覆う部分が、その後引き続いて除去されてもよい。誘電体コーティング28の様々な領域の選択的除去に適切な技術は、ドライエッチングプロセスとウェットエッチングプロセスを含むが限定はされない。例えば、誘電体コーティング28の一部分の選択的除去、もしくはパターニングにスペーサーエッチング技術が使用されてもよく、この技術では、垂直表面から材料を実質的に除去することなく、水平表面から材料を除去する方向性エネルギーを有するイオンを与える、低圧でのエッチングプロセスが行われる。このようなプロセスは、ビアホール20内から（例えば表面24から）の材料の好ましくない除去を防ぐために、時間制御されるものでも、終点検出されるものでもよい。誘電体コーティング28の領域の選択的除去のためのその他の技術は、マスク有りでもマスク無しでも（例えばソニックディスペンスプロセスによってスプレーされ得るフォトマスクなど）行われてもよく、これは実質的にビアホール20を充填し、それを通って上部ボンドパッド15が露出され、アクティブ表面14はマスクによって遮蔽されるかマスクを通って露出されるかのいずれかである。マスクが使用される際、ウェットもしくはドライ、等方性もしくは異方性エッチングプロセスが、誘電体コーティング28をパターニングするために使用されてもよい。勿論、誘電体コーティング28がパターニングされると、マスクは除去され得る（例えば既知のレジストストリップ技術によって）。別の方法として、アクティブ表面14と上部ボンドパッド15の表面から誘電体コーティング28を除去するために、化学的機械的平坦化（“CMP”）などの平坦化もしくは研磨プロセスが使用されてもよい。
【００３５】
ビアホール20の表面24上に誘電体コーティング28を形成する際、ビアホール20の表面24は最初に、酸化シリコンなどの酸化物を含む第一の付着層25で被覆され得る。第一の付着層25の酸化物は、テトラエチルオルトシリケート（“TEOS”）を用いる堆積、熱成長プロセス、もしくは低温酸化プロセスによるものを含む、任意の適切なプロセスによって形成されてもよい。第一の付着層25は、もしあるとすれば、ビアホール20の表面24の上に、さらに低い誘電率（“K”）を持つ材料の付着を促進し得る。
【００３６】
比較的低い誘電率（例えばK=2）を持つ誘電材料は、各ビアホール20の表面24の上に直接、もしくは表面24の少なくとも一部を被覆する付着層25の上に、堆積されてもよい。勿論、誘電体層26を形成するために使用されるプロセスは、誘電体層26がそれから形成される単数もしくは複数の材料や、誘電材料がその上に形成もしくは堆積される材料もしくは構造にも適合する。表面24の上に堆積され得る低誘電率（低K）の誘電材料の例は、パリレン（例えばPARYLENE HTR）、TEFLONR、ならびに、比較的薄い誘電体層26を形成するのに比較的高アスペクト比のフィーチャ上（例えばビアホール20内）に堆積され得るその他の低誘電率の誘電材料を含むが、限定はされない。
【００３７】
各ビアホール20の表面上での導電材料の付着を促進するために、任意の第二の付着層27が誘電体層26の上に形成されてもよい。第一の付着層25のように、第二の付着層27は酸化シリコンなどの酸化物を含んでもよい。付着層27を形成するために、任意の適切なプロセスが使用されてもよく、第二の付着層27の材料の堆積を含むが限定はされない（例えば第二の付着層27が酸化シリコンを含む時、TEOSを用いる）。
【００３８】
各上部ボンドパッド15の上にある、第一の付着層25（もしある場合）、誘電体層26、第二の付着層27（もしある場合）の部分は、その後形成される導電性構造と上部ボンドパッド15との間の導通を促進するために、そこから除去されてもよい。これらの層25、26、もしくは27の誘電材料の除去は、図６に示すように同時に／連続して行われてもよいし、あるいは各連続層25、26、もしくは27の形成の直後に行われてもよい。
【００３９】
層25、26、27は、以下、個別にもしくは任意の組み合わせで、“誘電体コーティング28”と称してもよい。
【００４０】
ここで図７を参照すると、障壁層29が誘電体コーティング28の上に形成され得る。障壁層29は、ビアホール20内の銅導電体と、誘電体コーティング28もしくは基板12の露出された材料との間の好ましくない反応を防ぐために特に有用である。それから障壁層29を形成し得る適切な材料は、チタン（Ti）、窒化チタン（TiN）、タンタル（Ta）、窒化タンタル（TaN）、および、銅とシリコンとシリコン含有材料との間の相互拡散とスパイキングを防ぐその他の材料を含むが、限定されない。
【００４１】
図示したように、障壁層29はいわゆる“ブランケット”堆積プロセスによって形成されてもよく、そのプロセスでは、半導体素子構造10の上部の露出表面（例えばアクティブ表面14、ビアホール20内に露出された表面など）が障壁層29の材料で被覆される。図８に描かれるように、例えば上部ボンドパッド15および障壁層29の表面29s上の、導電材料のその後の選択的堆積を促進するために、導電材料の堆積に問題がある（例えば電気的ショートを引き起こす）かあるいはその他の点で好ましくないような、半導体素子構造10もしくはその基板12の位置（例えば、アクティブ表面14）から、障壁層29の材料が除去されてもよい。好ましくない障壁材料の除去は、当該技術分野で周知のように、スペーサーエッチング、研磨もしくは平坦化技術（例えば機械的研磨、化学的機械的研磨（“CMP”）など）、もしくはその他の方法を含むが限定はされない様々な既知のプロセスによって行われてもよい。
【００４２】
ビアホール20、誘電体コーティング28、もしくは障壁層29の表面24、28s、29sはそれぞれ、図９に示すように、表面24、28s、もしくは29s上への所望の導電材料のその後の成長を促進するような種材料で、少なくとも部分的に被覆されてもよい。勿論、得られるコーティング30の種材料は、表面24、28s、もしくは29s上への一つ以上の所望の種類の導電材料の成長もしくは堆積を促進する。例えば、表面24、28s、もしくは29sが銅で覆われる時は、種材料コーティング30はそれ自身が銅を含んでもよい。銅種材料コーティングは、物理蒸着（“PVD”）プロセス（例えばスパッタリング）、もしくはCVDプロセスなどの任意の適切な堆積技術によって形成されてもよい。別の例として、任意の適切なプロセス（例えばPVD、CVDなど）が表面24、28s、もしくは29s上にアルミニウム膜を形成するために使用されてもよい。
【００４３】
コーティング30を形成するのにブランケット堆積技術が用いられる際、種材料は、その後の導電材料の堆積が望ましくない領域（例えば上部ボンドパッド15および表面24、28s、29s以外の領域）を含む、半導体素子構造10の露出表面の全てを覆ってもよい。従って、図１０に図解されるように、種材料コーティング30の部分がこれらの領域から除去されてもよい。この目的のために、既知の研磨もしくは平坦化技術を含む、任意の適切な技術が使用されてもよいが、限定されない。
【００４４】
ビアホール20が銅で充填される時、図８と１０に示すように半導体素子構造10の表面の一部から障壁層29と種材料コーティング30を別々に除去する代わりに、種材料コーティング30と障壁層29の両方を除去するために単一の除去プロセスが使用されてもよい。この単一の除去プロセスは、その後の導電材料の成長もしくは堆積が望まれる場所（例えば上部ボンドパッド15上、ビアホール20内の表面24、28s、29s（図９）上など）に障壁材料と種材料を残しながら、半導体素子構造10の単数もしくは複数の露出表面上の好ましくない場所から障壁材料と種材料を除去するのに適切な任意のプロセスを含んでもよい。除去プロセスの例としては、既知のスペーサーエッチング技術、研磨もしくは平坦化技術などを含むが限定はされない。
【００４５】
種材料コーティング30が形成されてパターニングされると、導電材料（例えば金属、導電体充填ポリマーなど）が、図１１から１４に示すように、ビアホール20の表面24上、また随意に、上部ボンドパッド15もしくはその一部分の上に導電層32を形成するために、その表面30sに選択的に堆積されてもよいし、あるいはその他の方法で適用されてもよい。非限定的な例として、既知の化学めっき（無電解めっき）、浸漬めっき、もしくは電解めっき技術が使用されてもよい。導電材料は、導電層32が所望の厚みに達するまで堆積されてもよく、この場合、ボイド34（図１１と１４）がビアホール20内に残ってもよく、あるいは、ビアホール20が完全に充填されるまで、すなわちボイドがビアホール20内に全く残らないように堆積されてもよい。
【００４６】
図１１は、種材料コーティング30上への導電層32の選択的堆積を図示する。例えば銅が、同様に銅を含む種材料コーティング30上に選択的に堆積されてもよい（例えばPac Tech GmbH of Nauen, Germanyから購入可能な化学物質で、例えば化学めっき法もしくは浸漬めっき法によって）。あるいは、アルミニウムを含む種材料コーティング30上にニッケルを含む導電層32が選択的に堆積されてもよい（例えばPac Techから購入可能な化学物質で、例えば化学めっき法もしくは浸漬めっき法によって）。
【００４７】
ビアホール20の表面24上に導電層32を形成するために導電材料を堆積する選択的技術の代わりとして、非選択的堆積プロセスが使用されてもよい。非選択的堆積プロセスによって導電層32'を形成するための方法例を図１２から１４に示す。
【００４８】
図１２では、マスク40'が既知のプロセスによってアクティブ表面14上に形成される。例えば、本発明の範囲を限定することなく、マスク40'は、アクティブ表面14上にフォトレジストを適用し、フォトレジストを選択的に露出させ、フォトレジストを現像し、未現像フォトレジストを除去し、その後フォトレジストを焼付けること、によって形成されるフォトマスクを含んでもよい。マスク40'は、基板12内に形成され、一つ以上の誘電体層もしくはコーティング（例えば、付着層25と27および誘電体層26（図５と６を参照）を限定なく含む、誘電体コーティング28もしくはその副層）で覆われ、随意に障壁層29で被覆され、かつ随意に種材料コーティング30を含むビアホール20、の上に位置調整されたアパーチャ42'を含む。上部ボンドパッド15は、それに対する所望の材料の付着を促進する単数もしくは複数の材料を含んでもよいので、アパーチャ42'は上部ボンドパッド15の全体を露出する必要はない。
【００４９】
図１３に示すように、マスク40'は、前述の層の各々における、基板12のアクティブ表面14の上部ボンドパッド15を持たない領域の上にある部分から、その後形成される導電層32'の一部を物理的に分離するので、種材料コーティング30、任意の障壁層（図示せず）、および誘電体コーティング28における、アクティブ表面14の上部ボンドパッド15を持たない領域の上にある部分は、導電層32'の形成の前に除去される必要がない。
【００５０】
導電層32'は、PVD、CVD、電解めっき、化学めっき、浸漬めっき技術を含むが限定はされない任意の適切なプロセスによって形成されてもよい。そのような堆積もしくはめっきプロセスは、マスク40'のアパーチャ42'を通って露出された種材料コーティング30の表面上に、また堆積プロセスが選択的でないときはマスク40'の露出表面上に、導電層32'を形成するために使用されてもよい。非限定的な例として、ニッケルを含む導電層32'が銅を含む種材料コーティング30上に形成されてもよい。ニッケルは、電解めっき、化学めっき、もしくは浸漬めっきプロセスなどの任意の適切なプロセスによって、アパーチャ42'を通って露出された種材料コーティング30の部分とマスク40'上に堆積されてもよい。
【００５１】
その後、図１４に描かれるように、マスク40'は適切なプロセスによって除去され得る。フォトマスクの例を続けて、任意の適切なマスク‐ストリッププロセスが利用されてもよい。マスク40'（図１３）は半導体素子構造10'から除去されるので、その前にマスク40'の上にあった導電層32'のいずれの部分も、半導体素子構造10'から“リフトオフ”される。
【００５２】
種材料コーティング30もしくは障壁層29の好ましくない部分が半導体素子構造10'の露出表面から（例えばアクティブ表面14の上部ボンドパッド15を持たない領域から）事前に除去されていない場合、マスク40'の除去後、これらの層もしくはコーティングの一つ以上を除去するために適切なプロセスが使用されてもよい。これらの層もしくはコーティングの除去のための前述の技術に加えて、導電層32'の材料の上の層もしくはコーティングの材料に対する選択性を持つ除去プロセス（例えば適切なプロセスにおけるウェットもしくはドライエッチャントの使用）が利用されてもよい。
【００５３】
随意に、図１５に描かれるように、導電層32、種材料コーティング30、もしくは障壁層29のいずれかが上部ボンドパッド15上に及び、かつ導電層32の材料、種材料コーティング30、もしくは障壁層29が、その後に導電要素（例えばボンドワイヤ、はんだボール、リード、テープによる自動ボンディング（“TAB”）基板の導電要素など）を上部ボンドパッド15に固定するプロセスと適合しない酸化物を形成する場合、電気的に導電性の酸化防止コーティング39が、導電層32、種材料コーティング30、もしくは障壁層29上に形成されてもよい。酸化防止コーティング39は、例えばアルミニウム、金、プラチナ、もしくは導電層32の材料と適合する任意のその他の耐酸化性材料を含んでもよい。酸化防止コーティング39は、選択的堆積プロセス（例えば化学めっきもしくは浸漬めっき）で形成されてもよいし、あるいは非選択的堆積プロセス（例えばCVD、PVDなど）で形成されてもよい。非選択的堆積プロセスが使用される場合は、酸化防止コーティング39は既知のプロセス（例えばマスク＆エッチングプロセス、マスク＆リフトオフプロセスなど）によってパターニングされてもよい。
【００５４】
図１６を参照すると、導電層32、32'の形成後、ボイド34がビアホール20内に残る場合は、充填材35がボイド34の中に導入されてもよい。充填材35は、導電層32、32'を形成するのに使用されるのと同じ種類の材料（例えば金属）、もしくは導電層32、32'の材料と適合する材料（例えば別の金属、合金、導電性ポリマー、導体充填ポリマーなど）などの導電材料、もしくは誘電材料（例えばポリマー）を含んでもよい。液体状態の充填材35（例えば溶融金属、加熱熱可塑性ポリマー、未硬化ポリマーなど）が任意の適切なプロセスによってボイド34の中に導入されてもよい。例えば、充填材35が機械的にボイド34に押し込まれる、既知の“埋め戻し（バックフィリング）”プロセスが使用されてもよい。あるいは、ベント（図示せず）がビアホール20のブラインドエンド22と基板12の裏面13の間に形成されている場合、充填材35は、毛管現象によって、もしくは陰圧（例えば真空）下でボイド34の中に引き込まれてもよいし、または陽圧下でボイド34の中に押し込まれてもよい。
【００５５】
図１７に示すように、バンプ37'が誘電性充填材35によって形成されてもよいが、そのようなバンプ37'は、導電性構造が上部ボンドパッド15に固定されて上部ボンドパッド15との適切な電気的導通を確立するのを、妨げる可能性がある。従って、図１８に図示するように、誘電性のバンプ37'は上部ボンドパッド15の表面上から除去されてもよく、従って誘電性充填材35は、各上部ボンドパッド15の表面15sと同一平面、もしくは実質的に同一平面上にある上面35sを有してもよい。
【００５６】
あるいは、図１９に描かれるように、導電性のビア38は、ボイド34を導電材料で充填することによって完成され得る。図示された実施例では、導電性充填材36（例えばすず／鉛（Pb/Sn）はんだなどのはんだ、銅／すず／銀（Cu/Sn/Ag）、すず／銅（Sn/Cu）、すず／銀（Sn/Ag）、もしくは金／すず（Au/Sn）合金などの、いわゆる“無鉛はんだ”）、もしくはその他の適切な導電材料）が、ボイド34を充填するために、また随意に上部ボンドパッド15上にバンプ37を形成するために、ボイド34の中に導入されてもよい。
【００５７】
さらに別の方法として、ボイド34は導電性ビア38内に残ってもよく、その中に誘電材料もしくは導電材料を導入することによって生じ得るストレス（例えば熱膨張率の不一致、電気伝導率もしくは電気抵抗率の不一致など）を避ける。
【００５８】
図２０に図示するように、ビアホール20のブラインドエンド22、従って導電性ビア38のブラインドエンド22（図１９）は、基板12の裏面13から材料を除去することによって基板12の裏面13を通って露出されてもよい。勿論、ブラインドエンド22を露出するのに任意の適切な技術が使用されてもよい。例えば、ブラインドエンド22（図１６と１９を参照）に位置する導電層32の底部33が図示されるように露出されるまで、あるいは、導電性ビア38の様々な層の部分的なもしくは全ての断面が露出されるまで、基板12の裏面13から材料を除去するのに、いわゆる“裏面研削”プロセスが使用されてもよい。各導電性ビア38の導電層32の露出された底部33は、半導体素子構造10の底部ボンドパッド16を形成する。
【００５９】
導電性ビア38の底端に大きなボンドパッドを形成するために、また、その他のボンドパッドの位置へと横方向にのびる導電性のトレース、およびその他のフィーチャを要望どおり形成するためにも、裏面13は不動態化するように引き続いて処理されてもよい。
【００６０】
以下の実施例は、半導体素子構成要素に及ぶ、もしくは貫通する導電性のビアの様々な実施形態を形成するために使用され得るプロセスの様々な実施例を説明する。
【実施例１】
【００６１】
図２１から２７を参照すると、基板12にビアホール20を形成し、その表面24を絶縁もしくは不動態化するために使用され得るプロセスの例が記載されている。
【００６２】
図２１では、ビアホール20が基板12に形成される。ビアホール20は、基板12を部分的にのみ貫通するように描かれており、従って当該技術分野で“ブラインドビアホール”として知られているが、ビアホール20はその代わりに基板12を完全に貫通してもよい。ビアホール20は任意の適切なプロセスによって形成されてもよく、この任意の適切なプロセスは、それを通って一つ以上のエッチャントが選択的に基板12の材料を除去するマスクの使用によるもの、レーザー切断技術によるもの、もしくは当該技術分野で周知のその他の方法を含むが、限定されない。
【００６３】
図２１から２７は、集積回路もしくはボンドパッドを含まない基板12の“ブラインド”領域を貫通する導電性ビアを形成するのに有用な実施例１のプロセスを描いているが、これらのプロセスは、基板12のブラインド領域もしくはアクティブ領域のいずれかの上に位置するボンドパッドを貫通する導電性ビアを形成するために使用されてもよい。
【００６４】
図２２に示すように、第一の付着層25がビアホール20の表面24上、および基板12のアクティブ表面14上に形成される。付着層25は、堆積プロセスなど（例えばパルスレーヤー堆積（“PLD”）（PDLを形成する）、CVD、原子層堆積（“ALD”）、LSOを形成するためのプロセスなど）の任意の適切なプロセスによって形成されてもよく、2000年12月26日のZhangに発行されたU.S. Patent 6,165,808に開示されているような、低温酸化プロセスによる熱酸化物として形成されてもよい。
【００６５】
その後、図２３に描かれるように、第一の付着層25の上に、パリレン、TEFLONRなどの低誘電率の誘電材料を含む層26を堆積するために既知のプロセスが使用される。それから誘電体層26が形成される単数もしくは複数の材料の低誘電率のために、誘電体層26は比較的薄くてもよく、比較的大きなアスペクト比のビアホール20の形成を促進し、従って、基板12上に含まれ得る導電性ビアの、基板のアクティブ表面14もしくは裏面13上の所定領域あたりのポテンシャル密度が増加する。
【００６６】
それから誘電体層26が形成される材料は、多くの導電材料にうまく付着しない可能性があるので、誘電体層26の材料とその後堆積される材料の両方に付着する材料から形成された別の第二の付着層27が、図２４に示すように誘電体層26の上に形成されてもよい。第二の付着層27は誘電材料（例えば酸化シリコン）を含み、適切なPLDもしくはLSO技術などの既知のプロセスによって形成されてもよい。
【００６７】
次に、図２５に示すように、“種材料コーティング30”もしくは“金属マスク”とも称されることがある導電層が第二の付着層27の上に形成される。この実施例１では、種材料コーティング30は第二の付着層27の上にタングステンを堆積することによって形成される。タングステンは、その後ビアホール20の表面24の上にニッケルを形成するのを促進するのに役立つ。
【００６８】
図２６に図示するように、基板12のアクティブ表面14の上にある種材料コーティング30の部分が除去される。これらの部分は、いわゆる“スペーサーエッチング”技術の使用を含む任意の適切なプロセスによって除去されてもよく、これはビアホール20内にある種材料コーティング30の重要な部分は除去しない。
【００６９】
その後、図２７に描かれるように、第二の付着層２７の露出部分（すなわち基板12のアクティブ表面14を覆っている部分）が除去される。再度、選択的ウェットエッチングなどの任意の適切な除去プロセスが使用されてもよい（すなわちエッチャントは種材料コーティング30に対して第二の付着層27の材料に選択性を持つ）。従って、種材料コーティング30は、第二の付着層27の露出部分を除去しながら、ビアホール20の表面24を覆う第二の付着層27の部分の除去を妨げる“金属マスク”としてはたらく。
【００７０】
基板12のアクティブ表面14を覆う誘電体層26の部分も除去されてもよい。再度、誘電体層26の材料を除去するのに任意の適切なプロセスが使用され得る。例えば、誘電体層26がパリレンもしくはTEFLONから形成される際は、既知のいわゆる“プラズマストリップ”プロセスが利用されてもよい。
【００７１】
誘電体層26の所望の部分が除去されると、基板12のアクティブ表面14を覆う第一の付着層25の部分が除去され得る。第一の付着層25のこれらの部分を除去するために任意の適切なプロセスが使用されてもよく、基板12のアクティブ表面14に存在する単数もしくは複数の材料に対する選択性を持つ、第一の付着層25の材料を除去するウェットエッチャントを含むウェットエッチャントの使用を含むが、限定はされない。
【実施例２】
【００７２】
図２８から３５は基板12にビアホール20を形成し、ビアホール20の表面24を絶縁もしくは不動態化するために使用され得るプロセスの別の実施例を図解する。
【００７３】
図２８では、ビアホール20が基板12に形成される。
【００７４】
図２９に示すように、第一の付着層25がビアホール20の表面24上と基板12のアクティブ表面14上に形成される。基板12のアクティブ表面14を覆う第一の付着層25の部分は、図３０に示すようにその後直ちに除去される。
【００７５】
次に、図３１に図示するように、低誘電率の誘電材料を含む層26が、第一の付着層25の残存部分の上と、アクティブ表面14の上に堆積される。その後、図３２に描かれるようにアクティブ表面14を覆う誘電体層26の部分が除去される。
【００７６】
図３３に示すようにその後第二の付着層27が形成される。図３４に示すように、誘電体層26に隣接する第二の付着層27の部分は残るが、アクティブ表面14を覆う第二の付着層27の部分はその後除去される。
【００７７】
その後、図３５に示すように、導電層32と任意の下位層が形成されてもよい。図１６から１９を参照して上述したように、その後、ビアホール20内に残っているいずれかのボイド34が充填されてもよい。
【００７８】
図２８から３５は、集積回路もしくはボンドパッドを含まない基板12の“ブラインド”領域を通って延びる導電性ビアの形成に有用な実施例２のプロセスを描いているが、これらのプロセスは、基板12のブラインド領域もしくはアクティブ領域のいずれかの上にあるボンドパッドを貫通する導電性ビアを形成するために使用されてもよい。
【実施例３】
【００７９】
実施例１と２で説明した工程を踏まえるビアホール形成と絶縁技術の別の実施例では、図３６に示すように、第一の付着層が省略されてもよく、ビアホール20の表面24を粗面化するプロセスで置き換えられてもよい。表面24は、例えばビアホール20を形成するのに使用される単数もしくは複数のプロセスによって粗面化されてもよい。あるいは、表面24の粗さを増すために別のエッチングプロセスが使用されてもよい。図３７に示すように、表面24の粗さは、誘電体層26もしくは誘電体コーティング28が表面24で基板12の材料へ直接付着するのを促進する。
【実施例４】
【００８０】
図３８から４２は、基板12によって支持された上部ボンドパッド15を通るビアホール20（図４２）の形成を図示している。ビアホール20を形成するのにマスク＆エッチング技術が使用される際、一連のエッチングプロセスが使用され得る。これは、上部ボンドパッド15の材料が、下にある誘電体保護層17の部分の材料と、保護層17がその上にある基板12の材料とは異なるためであり、これらの材料を除去するのに異なるエッチャントが必要となることがある。
【００８１】
図３９では、マスク40が基板12のアクティブ表面14の上に形成される。アクティブ表面14上のフォトマスクの形成を含む、任意の適切なマスキングプロセスが使用されてもよい。マスク40のアパーチャ42は、上部ボンドパッド15の部分からの材料の除去を促進するために配置される。アパーチャ42は、上部ボンドパッド15の中心から材料が除去され得るように、あるいは上部ボンドパッド15の中心からずれた位置から材料の除去が起こるように、配置されてもよい。
【００８２】
図４０に示すように、上部ボンドパッド15の材料が除去される。上部ボンドパッド15の材料の除去は、単一エッチング、もしくは、複数の導電層を除去するのに必要であれば、複数のエッチングで行われてもよい。除去プロセスは、等方性もしくは異方性のいずれかであってもよいし、ウェットもしくはドライのいずれかであってもよい。
【００８３】
上部ボンドパッド15の下にある保護層17の部分が上部ボンドパッド15を通って露出されると、保護層17の材料の除去に適切な材料除去プロセスが、図４１に図示されるように行われる。この保護層17の除去プロセスは、等方性もしくは異方性、ウェットもしくはドライであってもよい。
【００８４】
図４２に図示するように、必要であれば、その後の処理の間に保護層17の材料の除去を防ぐために、フォトマスクなどの別のマスク40''がアクティブ表面14上に形成されてもよい。
【００８５】
上部ボンドパッド15と保護層17の開口部20'を通って、かつマスク40''のアパーチャ42''を通って露出された基板12の部分は、開口部20'が基板12中へと延びるように、従ってその中にビアホール20を形成するように、エッチャントに晒され得る。エッチャントは等方性エッチャントもしくは異方性エッチャントであってもよいし、ウェットエッチャントもしくはドライエッチャントであってもよいが、異方性エッチャントの使用が、得られるビアホール20のアスペクト比を最大化し得ることに注目すべきである。
【００８６】
ビアホール20が形成されると、当該技術分野で周知のように、基板12上に残っているいずれのレジストもそこから除去され得る（例えば適切なレジストストリッププロセスを用いて）。実施例３で説明したように、各ビアホール20の表面24の表面積が増加してもよく、実施例１と２で説明したように、各ビアホール20の表面24の上に誘電体コーティング28（図３８から４２では図示せず）が形成されてもよい。
【００８７】
あるいは、ビアホール20はその他の既知のプロセス（例えばレーザーアブレーション）によって形成されてもよい。
【００８８】
実施例５から８は、ビアホール20内に導電層を形成するための様々な技術と工程を説明する。
【実施例５】
【００８９】
ここで図４３から４７を参照すると、銅導電要素を含む導電性ビアを形成するためのプロセスの例が記載されている。
【００９０】
ビアホール20が形成されると、図４３に図示するように、表面24の上に誘電体コーティング28を形成するために、その表面24は誘電材料の一つ以上の層で覆われ得る。実施例１〜３に開示されたようなプロセスは、誘電材料でビアホール20の表面24を覆うために使用されてもよく、任意の他の適切な技術が使用されてもよい。
【００９１】
図４４に描かれるように、銅障壁層29''（例えばTa、TaN、Ti、TiNなど）（例えば厚さ約150Å）がその後形成されてもよい。銅障壁層29''は誘電体コーティング28の上にあり、その後形成される銅導電要素と、誘電体コーティング28もしくは基板12の単数もしくは複数の材料との間の好ましくない相互拡散を防止する。銅障壁層29''を形成するのに使用され得る材料の例は、窒化チタン、窒化タンタル、タンタルなどを含むが限定されない。銅とシリコン含有材料との間の障壁としてはたらく、これらのおよびその他の材料は、既知のプロセス（例えばCVD）によって堆積されてもよい。
【００９２】
基板12のアクティブ表面14の上にある銅障壁層29''の部分はその後除去される。銅障壁層29''のこれらの部分を除去するのに既知のプロセスが使用されてもよく、スペーサーエッチングプロセス、マスク＆エッチングプロセスを含むが限定はされない。除去後、使用された除去プロセスの種類に少なくとも一部依存して、銅障壁層29''の部分がビアホール20内に残り、随意に上部ボンドパッド15の上に残る。
【００９３】
図４５では、銅の種材料コーティング30''（例えば厚さ約2,000Å）が、上部ボンドパッド15上、基板12のアクティブ表面14の上、およびビアホール20内に残っている銅障壁層29''の部分上に形成される。種材料コーティング30''の銅は、CVDおよびPVDプロセスを含む既知のプロセスによって堆積されてもよい。
【００９４】
種材料コーティング30''の銅を堆積するのに、ブランケット堆積プロセスが使用される際は、基板12のアクティブ表面14の上にある種材料コーティング30''の部分は、アクティブ表面14にわたる電気的ショートを防ぐために除去される（例えば導電性ビア間、または導電性ビアと、ボンドパッド、もしくはアクティブ表面14に露出されたその他の電気的導電性構造との間の位置で）。種材料コーティング30''のこれらの部分は、当該技術分野で周知のように、スペーサーエッチングもしくはその他の方法で、既知の平坦化もしくは研磨プロセス（例えば機械的研磨、化学的機械的研磨など）によるものを含む任意の適切なプロセスによって除去されてもよい。
【００９５】
次に図４６に示すように、銅を含む導電層32''（例えば厚さ約1μm）が、種材料コーティング30''の残りの部分の上に形成される。導電層32''は、基板12のその他の領域もしくはそれによって支持されるフィーチャを覆うことなく、種材料コーティング30''上に選択的に形成され得る。例えば、Pac Techから購入可能な化学物質などの既知の化学めっき、浸漬めっき、もしくは電解めっき技術が、導電層32''の銅を選択的に堆積するために使用されてもよい。
【実施例６】
【００９６】
実施例５の工程は、図４８と４９に示すようにいくらか修正されてもよい。図４８では、種材料コーティング30'''がその上に形成されるので、障壁層29'''が完全にそのまま残っている。図４９に示すように、種材料コーティング30'''が形成されると、ビアホール20内もしくは上部ボンドパッド15の上に位置していない、種材料コーティング30'''と障壁層29'''の両方の領域が除去される。種材料コーティング30'''および障壁層29'''のこれらの部分は、任意の適切な単数もしくは複数のプロセスによって除去されてもよく、研磨技術（例えばCMP）、スペーサーエッチングなどの使用を含むが限定はされない。
【実施例７】
【００９７】
次に図５０から５３を見ると、ビアホール20内にニッケル導電素子を形成するための実施形態例が記載されている。
【００９８】
図５０は基板のアクティブ表面14によって支持された上部ボンドパッド15を持つ基板12を示す。化学めっき、浸漬めっき、もしくは電解めっき技術などの既知の技術によって、上部ボンドパッド15上にニッケル膜15'がめっきされる。その後、実施例１〜４で説明したような適切なプロセスによって、ビアホール20が上部ボンドパッド15を通って基板12中に形成される。
【００９９】
その後、図５１に示すように、誘電体コーティング28''''が、ビアホール20の表面24の上、ニッケル膜15'上、および基板12のアクティブ表面14上に形成される。誘電体コーティング28''''は一つ（例えばPLDもしくはLSOによって形成された酸化膜）もしくはそれ以上（例えば実施例１と２で説明された、非シリコン含有低誘電率材料から形成される誘電体層と、一つ以上の任意の付着層）の層を含んでもよい。とりわけ、誘電体コーティング28''''は、その後の堆積プロセスの前に、エッチングもしくはその他の方法で選択的に除去される必要がない。随意に、障壁層29（図示せず）が誘電体コーティング28''''の上に形成されてもよい。
【０１００】
その後誘電体コーティング28''''の上に種材料コーティング30''''が形成される。種材料コーティング30''''は銅を含んでもよく、CVDもしくはPVD技術などの既知のプロセスによって誘電体コーティング28''''上に形成される。フォトマスクなどのマスク40''''が、その後種材料コーティング30''''の上に形成されてもよい。マスク40''''は、ビアホール20への材料の導入を促進するために、しかし上部ボンドパッド15とアクティブ表面14の残りの部分の上にある種材料コーティング30''''の部分のそのような材料への露出を防ぐために、各ビアホール20に相対的に配置されたアパーチャ42''''を含む。
【０１０１】
図５２が図示するように、マスク40''''の形成後、導電層32''''（例えば約3μmから約5μmの厚さを持つ）をその上に形成するために、各アパーチャ42''''を通って露出された種材料コーティング30''''の部分上にニッケルがめっきされる。ニッケルめっきは、化学
めっき技術、浸漬めっき技術、電解めっき技術を含むが限定はされない、任意の適切なプロセスによって行われてもよい。図示されたように、マスク40''''は導電層32''''の範囲を制限する。導電層32''''が形成されると、マスク40''''は当該技術分野で既知の技術によって除去されてもよい。マスク40''''上に残っているいずれのニッケルも、マスク40''''が除去されるとリフトオフされる。
【０１０２】
図５３に示すように、導電層32''''は、その後種材料コーティング30''''の露出部分の除去のためのマスクとしてはたらくことがあり、また種材料コーティング30''''のこれらの部分が除去されると、誘電体コーティング28''''のその後露出される部分の除去のためのマスクとしてはたらくことがある。そのような除去は、種材料コーティング30''''の銅もしくはその他の材料、あるいは誘電体コーティング28''''の単数もしくは複数の材料を除去する、導電層32''''のニッケルに対する選択性を持つ一つ以上のエッチャントの使用によって行ってもよい。
【実施例８】
【０１０３】
導電性ビアのニッケル導電要素の形成のための別の技術が図５４から５６を参照して説明される。
【０１０４】
ビアホール20が基板12のアクティブ表面14に（例えば描かれるようにアクティブ表面14によって支持された上部ボンドパッド15を通って）形成された後、また誘電体コーティング28がビアホール20の表面24の上に（例えば実施例１と２で説明されたプロセスによって）形成された後、図５４に示すように、アルミニウム膜30'''''を含むベース層が、アクティブ表面14、上部ボンドパッド15、誘電体コーティング28の上に形成される。アルミニウムは電気抵抗が低く、アルミニウム膜は容易に形成されパターニングされるので、アルミニウムの使用は好ましい。アルミニウム膜30'''''は、CVDおよびPVD技術の使用を限定なく含む、既知のプロセスによって形成されてもよい。これらのプロセスは、上部ボンドパッド15の露出領域の上に、および比較的深い（すなわち高アスペクト比の）ビアホール20の表面24の上に、均一かつコンフォーマルにアルミニウムをコーティングするために使用され得る。
【０１０５】
ブランケット堆積プロセスがアルミニウム膜30'''''を形成するのに使用される際は、図５５が描くように、基板12のアクティブ表面14上（例えば描かれるように保護層17上）に位置する膜の部分が除去される。そのような除去は、例えばスペーサーエッチングもしくは研磨プロセスで、適切な技術によって行われてもよい。
【０１０６】
図５６を参照すると、アルミニウム膜30'''''の残存部分がニッケルで覆われてもよい。ニッケルはアルミニウム膜30'''''の上に導電層32'''''を形成する。導電層32'''''を形成するのに任意の適切なニッケル堆積プロセスが使用されてもよいが、導電層32'''''が、化学めっき、浸漬めっき、もしくは電解めっきプロセスなどの選択的堆積プロセスによって形成される場合は、得られる導電層32'''''は種材料コーティング30'''''の露出部分と、上部ボンドパッド15の残存部分のみを覆うことになり、その後の材料除去プロセスは必要ない。さらに、そのような処理が使用される際は、ニッケルは上部ボンドパッド15と、ビアホール20の表面24の上の両方に、別々にというよりもむしろ同時に適用され得る。
【０１０７】
導電層32'''''は上部ボンドパッド15の上にも延び得るので、導電層32'''''の形成の前に上部ボンドパッド15をニッケルもしくは任意のその他の導電材料でめっきする必要はない。
【実施例９】
【０１０８】
各ビアホール20内の導電性フィーチャ（例えば種材料コーティング30'''''、導電層32'''''、導電性充填材36（例えば、すず／鉛（Pb/Sn）はんだ、銅／すず／銀（Cu/Sn/Ag）、すず／銅（Sn/Cu）、すず／銀（Sn/Ag）、もしくは金／すず（Au/Sn）合金などのいわゆる“無鉛はんだ”、などのはんだ）、もしくはその他の適切な導電材料など）は、基板12を通る導電性ビア38を形成する。これらのフィーチャが基板12の裏面13に露出される際は、図５７に図示されるように、これらは基板12の裏面13で底部ボンドパッド16を形成する。
【０１０９】
ブラインドビアホール20が形成されて充填される際は、各ビアホール20のブラインドエンド22は、任意の適切なプロセスによって基板12の裏面13を通って露出されてもよい。例えば、裏面13から材料を除去し、ビアホール20もしくはその中の構造を裏面13に露出するために、既知の裏面研削技術もしくはエッチングプロセスが使用されてもよい。
【実施例１０】
【０１１０】
続けて図５７を参照すると、ビアホール20内に残っているボイド34（図５６）が、溶解金属もしくは合金（例えばはんだ）などの導電性充填材36で充填されてもよい。導電性充填材36は任意の適切なプロセス（例えばはんだ浴（in a bath）、ウェーブはんだ装置（in a wave solder apparatus）など）によって基板12の表面13、14に適用されてもよく、ボイド34の充填を可能にし得る。導電性充填材36は、例えば毛管現象によってボイド34中に引き込まれてもよい。あるいは、導電性充填材36は、陰圧、陽圧、もしくは機械力の下でビアホール20内に押し込まれてもよい。
【０１１１】
示されるように、導電性バンプ37が上部ボンドパッド15上に残ってもよい。あるいは、もしくはさらに、導電性バンプは基板12の裏面13に対して突き出ることもできる。好ましい場合は、導電性バンプ37は既知のプロセスによって（例えば適切なエッチングプロセスによって）除去されてもよい。
【実施例１１】
【０１１２】
あるいは、図４７に示すように、ビアホール20内に残っているいずれのボイド34（図４６）も、電気的に非導電性の、もしくは誘電性の充填材35のプラグで充填されてもよい。非限定的な例として、液体（例えば溶解、未硬化など）の誘電性充填材35が、任意の適切な技術（例えばスピンオンプロセス、スプレーなど）によって基板12のアクティブ表面14に適用されてもよく、ボイド34を少なくとも部分的に充填するために、受動的にもしくは能動的に（例えば圧力もしくは力の下で）ボイド34に導入されてもよい。
【０１１３】
必要であれば、もしくは好ましければ、過剰な誘電性充填材35は、基板12の表面13、14の一つもしくは両方、同様にその上の任意のフィーチャ（例えば上部ボンドパッド１5）から（例えば適切な溶媒もしくはエッチャントで）除去されてもよい。
【実施例１２】
【０１１４】
次に図５８を見ると、外部導電要素50を底部ボンドパッド16に固定することによって、導電性ビア38、従ってその対応する上部ボンドパッド15および回路（例えば半導体素子構造10が半導体素子である場合、半導体素子の集積回路）で、上部ボンドパッド15と導通する電気的導通が確立されてもよい。外部導電要素50は、ほんの一例として、図示された導電材料（例えば金属、はんだなどの合金、導電性ポリマー、導電体充填ポリマーなど）のボールもしくはバンプ、導電性ピン、ピラー、もしくはカラム、または、誘電体膜の厚みに、もしくはz軸に沿ってのみのびている導電性フィラメントを持つ誘電体膜を含む、いわゆるz軸導電性膜を含む。
【０１１５】
外部導電要素50は、別の電子構成要素に半導体素子構造10を電気的に接続するために使用されてもよい。例えば、図５９に示すように、半導体素子構造100のコンタクト（例えば底部ボンドパッド16）は別の半導体素子構成要素110の対応するコンタクト112と並んでもよく、それからコンタクト（例えば底部ボンドパッド16）とその対応するコンタクト112は相互に固定され、外部導電要素50と電気的に導通する。半導体素子構造100の対向表面上の別のコンタクト（例えば上部ボンドパッド15）の存在は、描かれた半導体素子構成要素120などの別の電子構成要素を、半導体素子構造100の上に配置、もしくは“スタッキング”することを促進し、上部半導体素子構成要素120のコンタクト122は中間半導体素子構造100の対応するコンタクト（例えば上部ボンドパッド15）と並び、かつ電気的に導通する状態で（例えば導電性バンプ37で）固定される。
【０１１６】
本発明に従う半導体素子構造100が使用され得るアセンブリのその他の実施例は、電子デバイスとして特許文献１に記載され、その電子デバイスの中に半導体素子構造100が組み込まれ得る。
【０１１７】
前述の説明は多くの詳述を含むが、これらは本発明の範囲を限定するものとは解釈されるべきではなく、目下好ましい実施形態のいくつかの説明を提供するに過ぎない。同様に、本発明のその他の実施形態は、本発明の趣旨もしくは範囲から逸脱することなく考案され得る。異なる実施形態からの特徴は組み合わせて利用されてもよい。従って本発明の範囲は、前述の説明によってではなく、添付の請求項とその法的均等物によってのみ示され限定される。従って、請求項の意味および範囲内に含まれる、本明細書で開示される本発明への追加、削除、修正の全てが包含される。
【符号の説明】
【０１１８】
10 半導体素子構造
12 基板
13 裏面
14 アクティブ表面
15 上部ボンドパッド
16 底部ボンドパッド
17 保護層
20 ビアホール
22 ブラインドエンド
24 表面
25 第一の付着層
26 誘電体層
27 第二の付着層
28 誘電体コーティング
29 障壁層
30 コーティング（種材料）
32 導電層
34 ボイド
35 充填材
36 導電性充填材
37 バンプ
38 導電性ビア
39 酸化防止コーティング
40 マスク
42 アパーチャ
50 外部導電要素
100 半導体素子構造
110 半導体素子構成要素
112 コンタクト
120 上部半導体素子構成要素
122 コンタクト
【技術分野】
【０００１】
本発明は、概して半導体素子（半導体デバイス）構成要素の導電性ビアを形成するための技術に関し、より具体的には、導電材料が、ビアが貫通する半導体素子構成要素の大部分の表面上に堆積されることなく、ビアホールの表面上に選択的に堆積される、導電性ビア形成技術に関する。本発明は、選択的に堆積された導電層を持つ導電性ビアにも関し、また、導電性ビアを含む半導体素子構成要素と、半導体素子構成要素を含む半導体素子アセンブリにも関する。
【背景技術】
【０００２】
電子産業における、止まることなく続くサイズの縮小化と止まることなく続く性能の向上という平行傾向は、サイズが縮小化し続け、フィーチャ密度が増加し続ける半導体素子、半導体素子アセンブリ、半導体素子パッケージの必要性を駆り立ててきた。こうした傾向を円滑にするために取られた一つの手法は、所定量の“有効面積（real estate）”もしくは領域において可能な限り多くの電気的接続を構成要素間に作るというものであった。この手法は、隣接する構成要素と隣接しない構成要素の両方に適用できる。
【０００３】
導電性ビアは、相互に重ねあわされているが、相互に直接隣接していない構成要素間に電気経路を提供するために使用されている。導電性ビアは、回路基板、インターポーザー、もしくは半導体素子を通って形成され得るが、そのような電気経路を提供する。導電性ビアは、通常は、基板を通って形成されるホールと、基板が半導体もしくは導電材料から形成される場合は絶縁ライニング（lining）と、開口部を貫通し絶縁ライニングにより基板から電気的に絶縁され得る導体素子とを含む。半導体素子の多くのフィーチャと同様に、導電性ビアの様々な構成要素の寸法も減少し続けている。
【０００４】
特許文献１は、半導体素子構造を通る導電性ビアを形成するプロセスの例を記載している。導電性ビアを製造するための現在の最先端のプロセスでは、ビアホールはパリレンやフッ素重合体樹脂（商標TEFLONRでE.I. du Pont de Nemours and Companyによって販売されている、ポリテトラフルオロエチレン（“PTFE”）、フッ素化エチレンプロピレン（“FEP”）、エチレン‐テトラフルオロエチレン（“ETFE”）、クロロトリフルオロエチレン（“CTFE”）、ペルフルオロアルコキシアルカン（“PFA”）を含むが限定はされない）などの低誘電率の材料で覆われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第6,841,883号（Farnworth他）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これらの、また同様の材料は、ビアホールの表面上の非常に薄い絶縁コーティングを形成するために使用され得るが、これらは、ビアホールがそれを通って形成される多くの基板の材料（例えばシリコン）や、もしくは導電性ビアを形成するためにビアホール内にその後挿入される導電材料とはうまく付着しない。
【０００７】
そのような誘電材料の低付着性は、ビアホールの形成と不動態化に複数のマスクが使用される際のずれの可能性と同様に、導電性ビアと、導電性ビアが貫通する基板との間のショートをもたらす可能性がある。
【０００８】
さらに、導電性ビアを製造するために現在使用されているプロセスのいくつかは複雑であり、半導体素子製造プロセスで幅広く使用されていない高価な材料や設備を必要とし、あるいはその他の点で好ましくない。
【０００９】
従って、一般的な半導体素子製造技術を利用しながら、最新技術の寸法と性能を持つ導電性ビアを製造するためのプロセスが必要とされる。
【課題を解決するための手段】
【００１０】
本発明は、基板を通る導電性ビアの製造、並びに、この導電性ビアを含む半導体素子構成要素、この導電性ビア、および中間体構造のための、様々な態様を含む。
【００１１】
一つ以上の導電性ビアを形成する方法は、一つ以上のビアホールを形成するステップを含む。ビアホールは、半導体素子、インターポーザー、もしくは別の半導体素子構造などの基板を完全にもしくは部分的に貫通してもよい。ビアホールは、異なる材料の層を通って形成されるビアホールの異なる部分間のずれの可能性を取り除く、単一マスクで形成されてもよい。その後、その表面に導入される材料の付着を促進するように、ビアホールが形成されもしくは引き続いて処理されてもよい。そのような処理は、粗面化されたフィーチャもしくはその表面積を増加するその他のフィーチャをビアホール表面に供給するステップを含んでもよい。
【００１２】
あるいは、そのような処理は、ビアホールの表面の材料と、その後ビアホールに導入される導電材料の一方もしくは両方に対する、低誘電率を持つ材料の付着を改良するような、一つ以上の膜を含む誘電体コーティングの形成を含んでもよい。
【００１３】
誘電体コーティングは、ビアホールに接続するボンドパッドのエッジ上に及ぶように形成されてもよく、それによって、後で製造される導電性ビアと、導電性ビアが貫通する基板の材料との間の電気的ショートの可能性が減少する。
【００１４】
また、障壁材の層もしくは膜が各ビアホールの表面上に形成されてもよい。ほんの一例として、障壁材は、導電材料と、絶縁コーティングもしくはビアホールが貫通する基板の材料との間の相互拡散を防止し得る。
【００１５】
導電材料は様々なプロセスによってビアホールに導入され得る。例えば、種材料コーティングもしくはその他の“ベース層”が形成されてもよく、必要であれば、半導体素子構造の好ましくない領域（例えば半導体素子構造の大部分の表面）から種材料を除去するようにパターニングされてもよい。種材料は、所望の位置（各ビアホールの表面上など）で導電材料の選択的成長を促進する。従って、種材料コーティングが半導体素子構造の所望部分のみを被覆すると、導電材料がビアホール内に、かつ半導体素子構造の任意の他の所望位置の上（例えばビアホールが貫通し、導電性ビアが導通するボンドパッドの上）に選択的に導入され得る。
【００１６】
さらに、その後充填材でビアホールのより完全な充填が達成されてもよい。必要であれば、導電性ビアの表面は半導体素子構成要素の一つ以上のフィーチャと同一平面にしてもよい。
【００１７】
導電性ビアが本発明の教示に従って形成されると、ビアホールのブラインドエンドにある、従って導電性ビアのブラインドエンドにある導電材料は、基板の裏面から材料を除去することによって露出され得る。半導体素子構成要素は、その後任意の適切なやり方で、一つ以上のその他の半導体素子と組み立てられてもよいし、電気的に接続されてもよい。
【００１８】
本発明のその他の特徴と利点は、次の説明、添付の図面、添付の請求項の考察を通して、当業者に明らかとなるだろう。
【００１９】
図面では、本発明の様々な態様の実施形態例が描かれる。
【図面の簡単な説明】
【００２０】
【図１】図１から３は基板を部分的に通ってビアホールを形成する技術の実施例を示す。図１、図２、図４は基板を完全に通ってビアホールを形成するプロセスの実施例を描いている。
【図２】図１から３は基板を部分的に通ってビアホールを形成する技術の実施例を示す。図１、図２、図４は基板を完全に通ってビアホールを形成するプロセスの実施例を描いている。
【図３】図１から３は基板を部分的に通ってビアホールを形成する技術の実施例を示す。
【図４】図１、図２、図４は基板を完全に通ってビアホールを形成するプロセスの実施例を描いている。
【図５】図５と６はビアホールの表面を不動態化するプロセスの実施例を描いている。
【図６】図５と６はビアホールの表面を不動態化するプロセスの実施例を描いている。
【図７】図７と８はビアホールの表面上の障壁層の製造を示す。
【図８】図７と８はビアホールの表面上の障壁層の製造を示す。
【図９】図９と１０はビアホールの表面上の種材料コーティングの形成と随意パターニングを示す。
【図１０】図９と１０はビアホールの表面上の種材料コーティングの形成と随意パターニングを示す。
【図１１】ビアホールの表面上の導電層の選択的堆積をあらわす。
【図１２】図１２から１４はビアホールの表面上の導電層を形成するのに非選択的堆積プロセスを利用する技術の実施例を示す。
【図１３】図１２から１４はビアホールの表面上の導電層を形成するのに非選択的堆積プロセスを利用する技術の実施例を示す。
【図１４】図１２から１４はビアホールの表面上の導電層を形成するのに非選択的堆積プロセスを利用する技術の実施例を示す。
【図１５】半導体素子構造のボンドパッド上に及ぶ、障壁層、種材料コーティング、もしくは導電層の少なくとも一部分の上に、電気導電性の酸化防止膜を含む半導体素子構造の描写である。
【図１６】ビアホール内に残っているボイドを誘電性充填材で充填するプロセスの例を示す。
【図１７】図１７と１８はビアホール内に残っているボイドを誘電性充填材で充填するプロセスの別の例を示す。
【図１８】図１７と１８はビアホール内に残っているボイドを誘電性充填材で充填するプロセスの別の例を示す。
【図１９】導電材料で充填されているビアホール内のボイドの描写である。
【図２０】ビアホールのブラインドエンド、もしくはその付近の導電層を露出する、基板の裏面からの材料の除去を示す。
【図２１】図２１から２４はビアホールの形成と、ビアホールの表面を誘電材料でコーティングもしくは不動態化するプロセスの実施例における動作を示す断面描写である。
【図２２】図２１から２４はビアホールの形成と、ビアホールの表面を誘電材料でコーティングもしくは不動態化するプロセスの実施例における動作を示す断面描写である。
【図２３】図２１から２４はビアホールの形成と、ビアホールの表面を誘電材料でコーティングもしくは不動態化するプロセスの実施例における動作を示す断面描写である。
【図２４】図２１から２４はビアホールの形成と、ビアホールの表面を誘電材料でコーティングもしくは不動態化するプロセスの実施例における動作を示す断面描写である。
【図２５】図２５から２７はビアホールの表面上の種材料コーティングの堆積およびパターニングの実施例を示す。
【図２６】図２５から２７はビアホールの表面上の種材料コーティングの堆積およびパターニングの実施例を示す。
【図２７】図２５から２７はビアホールの表面上の種材料コーティングの堆積およびパターニングの実施例を示す。
【図２８】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図２９】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３０】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３１】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３２】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３３】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３４】図２８から３４はビアホールの形成と、ビアホールの表面を誘電材料で覆うプロセスの別の実施例の断面描写である。
【図３５】図２８から３４に示されたビアホールの表面上の、一つ以上の導電層と下位層の形成を描いている。
【図３６】図３６と３７は、それぞれ、ビアホールの表面への材料の付着を促進するために、ビアホールの表面上に粗フィーチャなどの高表面積フィーチャを形成する様、ならびに、引き続きビアホールの高表面積表面上に誘電体層を形成する様を示す。
【図３７】図３６と３７は、それぞれ、ビアホールの表面への材料の付着を促進するために、ビアホールの表面上に粗フィーチャなどの高表面積フィーチャを形成する様、ならびに、引き続きビアホールの高表面積表面上に誘電体層を形成する様を示す。
【図３８】図３８から４２は半導体素子構造にビアホールを形成するためのプロセスの別の実施例を示す。
【図３９】図３８から４２は半導体素子構造にビアホールを形成するためのプロセスの別の実施例を示す。
【図４０】図３８から４２は半導体素子構造にビアホールを形成するためのプロセスの別の実施例を示す。
【図４１】図３８から４２は半導体素子構造にビアホールを形成するためのプロセスの別の実施例を示す。
【図４２】図３８から４２は半導体素子構造にビアホールを形成するためのプロセスの別の実施例を示す。
【図４３】図４３から４６はビアホール内に銅導電性ビアを形成するためのプロセスの実施例の断面描写である。
【図４４】図４３から４６はビアホール内に銅導電性ビアを形成するためのプロセスの実施例の断面描写である。
【図４５】図４３から４６はビアホール内に銅導電性ビアを形成するためのプロセスの実施例の断面描写である。
【図４６】図４３から４６はビアホール内に銅導電性ビアを形成するためのプロセスの実施例の断面描写である。
【図４７】導電性ビアの製造後、ビアホール内に残っているボイドの中に誘電性充填剤を導入する様を描いている。
【図４８】図４８と４９はビアホール内に銅導電性ビアを製造するためのプロセスの別の例を示す。
【図４９】図４８と４９はビアホール内に銅導電性ビアを製造するためのプロセスの別の例を示す。
【図５０】図５０から５３はビアホール内にニッケル導電性ビアを製造するためのプロセスの実施例を示す略図である。
【図５１】図５０から５３はビアホール内にニッケル導電性ビアを製造するためのプロセスの実施例を示す略図である。
【図５２】図５０から５３はビアホール内にニッケル導電性ビアを製造するためのプロセスの実施例を示す略図である。
【図５３】図５０から５３はビアホール内にニッケル導電性ビアを製造するためのプロセスの実施例を示す略図である。
【図５４】図５４から５６はビアホール内にニッケル導電性ビアを形成するための別のプロセスの例を描いている。
【図５５】図５４から５６はビアホール内にニッケル導電性ビアを形成するための別のプロセスの例を描いている。
【図５６】図５４から５６はビアホール内にニッケル導電性ビアを形成するための別のプロセスの例を描いている。
【図５７】ブラインドビアホールのブラインドエンドを露出するプロセスと、導電性ビアの製造後にビアホール内に残っているボイド中に導電性充填材を導入するプロセスの例を示す。
【図５８】半導体素子構造の裏面にある導電性ビアに固定された導電性構造を示す断面図である。
【図５９】本発明の教示を組み込む半導体素子構造を含むアセンブリの略図である。
【発明を実施するための形態】
【００２１】
本発明に従う半導体素子構造10は、半導体素子（例えばダイナミックランダムアクセスメモリ（“DRAM”）、スタティックランダムアクセスメモリ（“SRAM”）、フラッシュメモリ、電気的消去・プログラム可能メモリ（“EEPROM”）、磁気ランダムアクセスメモリ（“MRAM”）などのメモリデバイス、マイクロプロセッサ、マイクロコントローラ、撮像素子、もしくは任意の他の種類の半導体素子）、半導体素子製造技術によって製造され得る別の電子部品、もしくは基板（例えばインターポーザー、回路基板など）を含んでもよいが、これらに限定されない。
【００２２】
図１が示すように、本発明に従う半導体素子構造10は、アクティブ表面（active surface）14と、アクティブ表面14と反対側の裏面13とを持つ基板12を含む。基板12は、半導体材料（例えばシリコン、ガリウムヒ素、インジウムリンなど）の完全なもしくは部分的なウェハ、“SOI”（semiconductor-on-insulator）型基板（例えば“SOG”（silicon-on-glass）、“SOS”（silicon-on-sapphire）、“SOC”（silicon-on-ceramic）など）、または、誘電体（例えばガラス、サファイア、セラミック、ポリマー、樹脂など）もしくは金属の基板さえ含んでもよい。
【００２３】
半導体素子構造10は、基板12を部分的にもしくは完全に貫通する一つ以上の導電性ビアを形成するように処理されてもよい。本発明のプロセスは、特許文献１に記載されているように、隣接する構成要素を互いに分離する前に、“ウェハレベル”もしくは“ウェハスケール”で達成されてもよい。
【００２４】
図２を参照すると、基板12を通るビアホール20（図３）の形成において、マスク40が基板12の表面（例えばアクティブ表面14）上に形成され得る。マスク40は既知のプロセスによって形成され得る。例えば、フォトレジストが基板12のアクティブ表面14上に配設され、レチクルを介して選択的に露光され、その後現像され、焼付けされ、あるいは当該技術分野で周知のようにその他の方法で処理され、フォトレジストマスクもしくは“フォトマスク”を形成してもよい。
【００２５】
マスク40のアパーチャ42は、基板12のアクティブ表面14によって支持された一つ以上の上部ボンドパッド15の一部からの材料の除去を促進するように配置され、それによって、上部ボンドパッド15を通ってビアホール20（図３）の形成が促進される。アパーチャ42は、所望の断面形状（例えば円形、正方形など）でビアホール20を形成するように構成されてもよい。
【００２６】
図３に示すように、上部ボンドパッド15、基板12、および任意の介在物質層の材料の除去に適切な一つ以上のエッチャントにアパーチャ42を通して晒される、上部ボンドパッド15と基板12の部分（例えば中心部分15c）を露出することによって、ビアホール20が上部ボンドパッド15を通って基板12内に形成され得る。ビアホール20を形成するために使用される単数もしくは複数のエッチャントは、等方性（すなわちほぼ同じ速度で全方向にエッチングする）であっても異方性（すなわち等方性ではない）であってもよいが、異方性エッチャントは高アスペクト比（すなわち高さ対幅、もしくは断面寸法の比）のビアホール20を形成するのに特に有用である。材料は、マスク40のアパーチャ42を通して、所望の深さのビアホール20が形成されるまで基板12から除去され得る。あるいは、基板12中にビアホール20を形成するのに、マスク有りもしくはマスク無しの既知のレーザードリルプロセスが使用されてもよい。
【００２７】
単一のマスク40が図３に示すプロセスで使用され得る。例えば第一のエッチャントが、アパーチャ42を通して上部ボンドパッド15の材料を除去するために使用され得る。第二のエッチャントもしくは溶媒が、マスク40の完全除去の前に、アパーチャ42を通って上部ボンドパッド15の下にあってもよい、横方向に取り囲む一つ以上の保護層17の材料（例えばホウリンケイ酸ガラス（BPSG）、ポリマーなど）を除去するために使用され得る。マスク40は、上部ボンドパッド15と保護層17がエッチングされる間、部分的にもしくは十分に除去され得るので、保護層17と上部ボンドパッド15の残存部分は、その後基板12の材料（例えばシリコン）がそれを通して除去されるマスクとしてはたらき得る。勿論、基板12の材料を除去するのに使用される単数もしくは複数のエッチャントは、上部ボンドパッド15と保護層17の材料に対して、基板12の材料に選択的である（すなわちエッチャントは上部ボンドパッド15と保護層17の材料よりも速い速度で基板12の材料を除去する）。単一のマスク40の使用は、異なる材料を貫通するビアホール20の部分のずれを防止する。
【００２８】
結果として得られるビアホール20は、図示したようにブラインドビアホールを含んでもよく、これは基板12を完全には貫通せず、従ってブラインドエンド22を含む。ブラインドビアホール20は、半導体素子構造10、もしくは半導体素子構造10を通る導電性ビアの製造の間に半導体素子構造10が支持される製造基板（図示せず）の真空ハンドリングを促進する。
【００２９】
あるいは、図４に示すように、基板12を完全に貫通するオープンビアホール20'が、マスク40のアパーチャ42を通って基板12の材料を除去することによって形成されてもよい。
【００３０】
上部ボンドパッド15、基板12、および半導体素子構造10の任意の他の材料層もしくはフィーチャの選択された位置からの材料除去を促進するために、フォトマスクがマスク40として使用される場合、材料除去プロセスが完了するとフォトマスクは除去され得る。
【００３１】
各ビアホール20、20'の表面24は、それに対する材料の付着を促進するのに十分粗いものとなり得る。そのような粗さは、ビアホール20、20'が形成される材料除去プロセスを通して、あるいはその後の処理によって実現され得る。例えば、本発明の範囲を限定することなく、ビアホール20、20'は水酸化テトラメチルアンモニウム（“TMAH”）ウェットエッチング（例えば9:1 H2O:TMAH）、NH4F（フッ化アンモニウム）、H2O2（過酸化水素）、C6H8O7（クエン酸）のウェットエッチング（例えば1:1:1 NH4F:H2O2:C6H8O7）、SF6のプラズマエッチング、深シリコン反応性イオンエッチング（“RIE”）などによって形成されてもよい。あるいは、その他のプロセスによって形成されたビアホール20、20'は、先述のエッチング技術の一つなどの適切な粗面化技術を用いて粗面化されてもよい。
【００３２】
図５を参照すると、基板12が半導体材料もしくは導電材料から形成される場合、ビアホール20の表面24は、ビアホール20内へと延びるもしくは貫通する回路に沿って電流が伝達される際の電気的ショートを防ぐ、誘電体コーティング28を形成するために、誘電材料で内張りされるかもしくは被覆されてもよい。誘電体コーティング28の厚みは、ビアホール20の表面24もしくはブラインドエンド22に対して所望の位置に、その後形成される導電性ビアを位置づけるように調整されてもよい。
【００３３】
非限定的な例として、誘電体コーティング28はパリレン、低シラン酸化物（“LSO”）（比較的低温で化学蒸着（“CVD”）によって堆積される）、パルス堆積プロセスで堆積されている、つまりパルス堆積層（“PDL”）と称される材料層（例えばアルミニウムに富む酸化物など）を含んでもよく、あるいは、誘電材料もしくは層の任意の組み合わせが、既知のプロセス（例えばスピンコーティング、スプレー、プログラムされた材料強化プロセス（例えばObject Geometries, Ltd., of Rehovot, Israel, 3D Systems Corporation of Valencia, Californiaなどから購入可能なシステムによってもたらされるもの）、CVD、熱成長、spin-on dielectric（“SOD”）技術（例えばspin-on glass（“SOG”プロセス）など））によって基板12の露出表面上に塗布もしくは堆積されてもよい。誘電体層を形成するためのプロセスの例は、U.S. Patents 6,770,923および6,541,280や、U.S. Patent Publications US2005/0006768, US2002/0137317, US2002/0137250にも開示されている。
【００３４】
必要であれば、誘電体コーティング28の一部分、例えば上部ボンドパッド15もしくはアクティブ表面14のその他の場所を覆う部分が、その後引き続いて除去されてもよい。誘電体コーティング28の様々な領域の選択的除去に適切な技術は、ドライエッチングプロセスとウェットエッチングプロセスを含むが限定はされない。例えば、誘電体コーティング28の一部分の選択的除去、もしくはパターニングにスペーサーエッチング技術が使用されてもよく、この技術では、垂直表面から材料を実質的に除去することなく、水平表面から材料を除去する方向性エネルギーを有するイオンを与える、低圧でのエッチングプロセスが行われる。このようなプロセスは、ビアホール20内から（例えば表面24から）の材料の好ましくない除去を防ぐために、時間制御されるものでも、終点検出されるものでもよい。誘電体コーティング28の領域の選択的除去のためのその他の技術は、マスク有りでもマスク無しでも（例えばソニックディスペンスプロセスによってスプレーされ得るフォトマスクなど）行われてもよく、これは実質的にビアホール20を充填し、それを通って上部ボンドパッド15が露出され、アクティブ表面14はマスクによって遮蔽されるかマスクを通って露出されるかのいずれかである。マスクが使用される際、ウェットもしくはドライ、等方性もしくは異方性エッチングプロセスが、誘電体コーティング28をパターニングするために使用されてもよい。勿論、誘電体コーティング28がパターニングされると、マスクは除去され得る（例えば既知のレジストストリップ技術によって）。別の方法として、アクティブ表面14と上部ボンドパッド15の表面から誘電体コーティング28を除去するために、化学的機械的平坦化（“CMP”）などの平坦化もしくは研磨プロセスが使用されてもよい。
【００３５】
ビアホール20の表面24上に誘電体コーティング28を形成する際、ビアホール20の表面24は最初に、酸化シリコンなどの酸化物を含む第一の付着層25で被覆され得る。第一の付着層25の酸化物は、テトラエチルオルトシリケート（“TEOS”）を用いる堆積、熱成長プロセス、もしくは低温酸化プロセスによるものを含む、任意の適切なプロセスによって形成されてもよい。第一の付着層25は、もしあるとすれば、ビアホール20の表面24の上に、さらに低い誘電率（“K”）を持つ材料の付着を促進し得る。
【００３６】
比較的低い誘電率（例えばK=2）を持つ誘電材料は、各ビアホール20の表面24の上に直接、もしくは表面24の少なくとも一部を被覆する付着層25の上に、堆積されてもよい。勿論、誘電体層26を形成するために使用されるプロセスは、誘電体層26がそれから形成される単数もしくは複数の材料や、誘電材料がその上に形成もしくは堆積される材料もしくは構造にも適合する。表面24の上に堆積され得る低誘電率（低K）の誘電材料の例は、パリレン（例えばPARYLENE HTR）、TEFLONR、ならびに、比較的薄い誘電体層26を形成するのに比較的高アスペクト比のフィーチャ上（例えばビアホール20内）に堆積され得るその他の低誘電率の誘電材料を含むが、限定はされない。
【００３７】
各ビアホール20の表面上での導電材料の付着を促進するために、任意の第二の付着層27が誘電体層26の上に形成されてもよい。第一の付着層25のように、第二の付着層27は酸化シリコンなどの酸化物を含んでもよい。付着層27を形成するために、任意の適切なプロセスが使用されてもよく、第二の付着層27の材料の堆積を含むが限定はされない（例えば第二の付着層27が酸化シリコンを含む時、TEOSを用いる）。
【００３８】
各上部ボンドパッド15の上にある、第一の付着層25（もしある場合）、誘電体層26、第二の付着層27（もしある場合）の部分は、その後形成される導電性構造と上部ボンドパッド15との間の導通を促進するために、そこから除去されてもよい。これらの層25、26、もしくは27の誘電材料の除去は、図６に示すように同時に／連続して行われてもよいし、あるいは各連続層25、26、もしくは27の形成の直後に行われてもよい。
【００３９】
層25、26、27は、以下、個別にもしくは任意の組み合わせで、“誘電体コーティング28”と称してもよい。
【００４０】
ここで図７を参照すると、障壁層29が誘電体コーティング28の上に形成され得る。障壁層29は、ビアホール20内の銅導電体と、誘電体コーティング28もしくは基板12の露出された材料との間の好ましくない反応を防ぐために特に有用である。それから障壁層29を形成し得る適切な材料は、チタン（Ti）、窒化チタン（TiN）、タンタル（Ta）、窒化タンタル（TaN）、および、銅とシリコンとシリコン含有材料との間の相互拡散とスパイキングを防ぐその他の材料を含むが、限定されない。
【００４１】
図示したように、障壁層29はいわゆる“ブランケット”堆積プロセスによって形成されてもよく、そのプロセスでは、半導体素子構造10の上部の露出表面（例えばアクティブ表面14、ビアホール20内に露出された表面など）が障壁層29の材料で被覆される。図８に描かれるように、例えば上部ボンドパッド15および障壁層29の表面29s上の、導電材料のその後の選択的堆積を促進するために、導電材料の堆積に問題がある（例えば電気的ショートを引き起こす）かあるいはその他の点で好ましくないような、半導体素子構造10もしくはその基板12の位置（例えば、アクティブ表面14）から、障壁層29の材料が除去されてもよい。好ましくない障壁材料の除去は、当該技術分野で周知のように、スペーサーエッチング、研磨もしくは平坦化技術（例えば機械的研磨、化学的機械的研磨（“CMP”）など）、もしくはその他の方法を含むが限定はされない様々な既知のプロセスによって行われてもよい。
【００４２】
ビアホール20、誘電体コーティング28、もしくは障壁層29の表面24、28s、29sはそれぞれ、図９に示すように、表面24、28s、もしくは29s上への所望の導電材料のその後の成長を促進するような種材料で、少なくとも部分的に被覆されてもよい。勿論、得られるコーティング30の種材料は、表面24、28s、もしくは29s上への一つ以上の所望の種類の導電材料の成長もしくは堆積を促進する。例えば、表面24、28s、もしくは29sが銅で覆われる時は、種材料コーティング30はそれ自身が銅を含んでもよい。銅種材料コーティングは、物理蒸着（“PVD”）プロセス（例えばスパッタリング）、もしくはCVDプロセスなどの任意の適切な堆積技術によって形成されてもよい。別の例として、任意の適切なプロセス（例えばPVD、CVDなど）が表面24、28s、もしくは29s上にアルミニウム膜を形成するために使用されてもよい。
【００４３】
コーティング30を形成するのにブランケット堆積技術が用いられる際、種材料は、その後の導電材料の堆積が望ましくない領域（例えば上部ボンドパッド15および表面24、28s、29s以外の領域）を含む、半導体素子構造10の露出表面の全てを覆ってもよい。従って、図１０に図解されるように、種材料コーティング30の部分がこれらの領域から除去されてもよい。この目的のために、既知の研磨もしくは平坦化技術を含む、任意の適切な技術が使用されてもよいが、限定されない。
【００４４】
ビアホール20が銅で充填される時、図８と１０に示すように半導体素子構造10の表面の一部から障壁層29と種材料コーティング30を別々に除去する代わりに、種材料コーティング30と障壁層29の両方を除去するために単一の除去プロセスが使用されてもよい。この単一の除去プロセスは、その後の導電材料の成長もしくは堆積が望まれる場所（例えば上部ボンドパッド15上、ビアホール20内の表面24、28s、29s（図９）上など）に障壁材料と種材料を残しながら、半導体素子構造10の単数もしくは複数の露出表面上の好ましくない場所から障壁材料と種材料を除去するのに適切な任意のプロセスを含んでもよい。除去プロセスの例としては、既知のスペーサーエッチング技術、研磨もしくは平坦化技術などを含むが限定はされない。
【００４５】
種材料コーティング30が形成されてパターニングされると、導電材料（例えば金属、導電体充填ポリマーなど）が、図１１から１４に示すように、ビアホール20の表面24上、また随意に、上部ボンドパッド15もしくはその一部分の上に導電層32を形成するために、その表面30sに選択的に堆積されてもよいし、あるいはその他の方法で適用されてもよい。非限定的な例として、既知の化学めっき（無電解めっき）、浸漬めっき、もしくは電解めっき技術が使用されてもよい。導電材料は、導電層32が所望の厚みに達するまで堆積されてもよく、この場合、ボイド34（図１１と１４）がビアホール20内に残ってもよく、あるいは、ビアホール20が完全に充填されるまで、すなわちボイドがビアホール20内に全く残らないように堆積されてもよい。
【００４６】
図１１は、種材料コーティング30上への導電層32の選択的堆積を図示する。例えば銅が、同様に銅を含む種材料コーティング30上に選択的に堆積されてもよい（例えばPac Tech GmbH of Nauen, Germanyから購入可能な化学物質で、例えば化学めっき法もしくは浸漬めっき法によって）。あるいは、アルミニウムを含む種材料コーティング30上にニッケルを含む導電層32が選択的に堆積されてもよい（例えばPac Techから購入可能な化学物質で、例えば化学めっき法もしくは浸漬めっき法によって）。
【００４７】
ビアホール20の表面24上に導電層32を形成するために導電材料を堆積する選択的技術の代わりとして、非選択的堆積プロセスが使用されてもよい。非選択的堆積プロセスによって導電層32'を形成するための方法例を図１２から１４に示す。
【００４８】
図１２では、マスク40'が既知のプロセスによってアクティブ表面14上に形成される。例えば、本発明の範囲を限定することなく、マスク40'は、アクティブ表面14上にフォトレジストを適用し、フォトレジストを選択的に露出させ、フォトレジストを現像し、未現像フォトレジストを除去し、その後フォトレジストを焼付けること、によって形成されるフォトマスクを含んでもよい。マスク40'は、基板12内に形成され、一つ以上の誘電体層もしくはコーティング（例えば、付着層25と27および誘電体層26（図５と６を参照）を限定なく含む、誘電体コーティング28もしくはその副層）で覆われ、随意に障壁層29で被覆され、かつ随意に種材料コーティング30を含むビアホール20、の上に位置調整されたアパーチャ42'を含む。上部ボンドパッド15は、それに対する所望の材料の付着を促進する単数もしくは複数の材料を含んでもよいので、アパーチャ42'は上部ボンドパッド15の全体を露出する必要はない。
【００４９】
図１３に示すように、マスク40'は、前述の層の各々における、基板12のアクティブ表面14の上部ボンドパッド15を持たない領域の上にある部分から、その後形成される導電層32'の一部を物理的に分離するので、種材料コーティング30、任意の障壁層（図示せず）、および誘電体コーティング28における、アクティブ表面14の上部ボンドパッド15を持たない領域の上にある部分は、導電層32'の形成の前に除去される必要がない。
【００５０】
導電層32'は、PVD、CVD、電解めっき、化学めっき、浸漬めっき技術を含むが限定はされない任意の適切なプロセスによって形成されてもよい。そのような堆積もしくはめっきプロセスは、マスク40'のアパーチャ42'を通って露出された種材料コーティング30の表面上に、また堆積プロセスが選択的でないときはマスク40'の露出表面上に、導電層32'を形成するために使用されてもよい。非限定的な例として、ニッケルを含む導電層32'が銅を含む種材料コーティング30上に形成されてもよい。ニッケルは、電解めっき、化学めっき、もしくは浸漬めっきプロセスなどの任意の適切なプロセスによって、アパーチャ42'を通って露出された種材料コーティング30の部分とマスク40'上に堆積されてもよい。
【００５１】
その後、図１４に描かれるように、マスク40'は適切なプロセスによって除去され得る。フォトマスクの例を続けて、任意の適切なマスク‐ストリッププロセスが利用されてもよい。マスク40'（図１３）は半導体素子構造10'から除去されるので、その前にマスク40'の上にあった導電層32'のいずれの部分も、半導体素子構造10'から“リフトオフ”される。
【００５２】
種材料コーティング30もしくは障壁層29の好ましくない部分が半導体素子構造10'の露出表面から（例えばアクティブ表面14の上部ボンドパッド15を持たない領域から）事前に除去されていない場合、マスク40'の除去後、これらの層もしくはコーティングの一つ以上を除去するために適切なプロセスが使用されてもよい。これらの層もしくはコーティングの除去のための前述の技術に加えて、導電層32'の材料の上の層もしくはコーティングの材料に対する選択性を持つ除去プロセス（例えば適切なプロセスにおけるウェットもしくはドライエッチャントの使用）が利用されてもよい。
【００５３】
随意に、図１５に描かれるように、導電層32、種材料コーティング30、もしくは障壁層29のいずれかが上部ボンドパッド15上に及び、かつ導電層32の材料、種材料コーティング30、もしくは障壁層29が、その後に導電要素（例えばボンドワイヤ、はんだボール、リード、テープによる自動ボンディング（“TAB”）基板の導電要素など）を上部ボンドパッド15に固定するプロセスと適合しない酸化物を形成する場合、電気的に導電性の酸化防止コーティング39が、導電層32、種材料コーティング30、もしくは障壁層29上に形成されてもよい。酸化防止コーティング39は、例えばアルミニウム、金、プラチナ、もしくは導電層32の材料と適合する任意のその他の耐酸化性材料を含んでもよい。酸化防止コーティング39は、選択的堆積プロセス（例えば化学めっきもしくは浸漬めっき）で形成されてもよいし、あるいは非選択的堆積プロセス（例えばCVD、PVDなど）で形成されてもよい。非選択的堆積プロセスが使用される場合は、酸化防止コーティング39は既知のプロセス（例えばマスク＆エッチングプロセス、マスク＆リフトオフプロセスなど）によってパターニングされてもよい。
【００５４】
図１６を参照すると、導電層32、32'の形成後、ボイド34がビアホール20内に残る場合は、充填材35がボイド34の中に導入されてもよい。充填材35は、導電層32、32'を形成するのに使用されるのと同じ種類の材料（例えば金属）、もしくは導電層32、32'の材料と適合する材料（例えば別の金属、合金、導電性ポリマー、導体充填ポリマーなど）などの導電材料、もしくは誘電材料（例えばポリマー）を含んでもよい。液体状態の充填材35（例えば溶融金属、加熱熱可塑性ポリマー、未硬化ポリマーなど）が任意の適切なプロセスによってボイド34の中に導入されてもよい。例えば、充填材35が機械的にボイド34に押し込まれる、既知の“埋め戻し（バックフィリング）”プロセスが使用されてもよい。あるいは、ベント（図示せず）がビアホール20のブラインドエンド22と基板12の裏面13の間に形成されている場合、充填材35は、毛管現象によって、もしくは陰圧（例えば真空）下でボイド34の中に引き込まれてもよいし、または陽圧下でボイド34の中に押し込まれてもよい。
【００５５】
図１７に示すように、バンプ37'が誘電性充填材35によって形成されてもよいが、そのようなバンプ37'は、導電性構造が上部ボンドパッド15に固定されて上部ボンドパッド15との適切な電気的導通を確立するのを、妨げる可能性がある。従って、図１８に図示するように、誘電性のバンプ37'は上部ボンドパッド15の表面上から除去されてもよく、従って誘電性充填材35は、各上部ボンドパッド15の表面15sと同一平面、もしくは実質的に同一平面上にある上面35sを有してもよい。
【００５６】
あるいは、図１９に描かれるように、導電性のビア38は、ボイド34を導電材料で充填することによって完成され得る。図示された実施例では、導電性充填材36（例えばすず／鉛（Pb/Sn）はんだなどのはんだ、銅／すず／銀（Cu/Sn/Ag）、すず／銅（Sn/Cu）、すず／銀（Sn/Ag）、もしくは金／すず（Au/Sn）合金などの、いわゆる“無鉛はんだ”）、もしくはその他の適切な導電材料）が、ボイド34を充填するために、また随意に上部ボンドパッド15上にバンプ37を形成するために、ボイド34の中に導入されてもよい。
【００５７】
さらに別の方法として、ボイド34は導電性ビア38内に残ってもよく、その中に誘電材料もしくは導電材料を導入することによって生じ得るストレス（例えば熱膨張率の不一致、電気伝導率もしくは電気抵抗率の不一致など）を避ける。
【００５８】
図２０に図示するように、ビアホール20のブラインドエンド22、従って導電性ビア38のブラインドエンド22（図１９）は、基板12の裏面13から材料を除去することによって基板12の裏面13を通って露出されてもよい。勿論、ブラインドエンド22を露出するのに任意の適切な技術が使用されてもよい。例えば、ブラインドエンド22（図１６と１９を参照）に位置する導電層32の底部33が図示されるように露出されるまで、あるいは、導電性ビア38の様々な層の部分的なもしくは全ての断面が露出されるまで、基板12の裏面13から材料を除去するのに、いわゆる“裏面研削”プロセスが使用されてもよい。各導電性ビア38の導電層32の露出された底部33は、半導体素子構造10の底部ボンドパッド16を形成する。
【００５９】
導電性ビア38の底端に大きなボンドパッドを形成するために、また、その他のボンドパッドの位置へと横方向にのびる導電性のトレース、およびその他のフィーチャを要望どおり形成するためにも、裏面13は不動態化するように引き続いて処理されてもよい。
【００６０】
以下の実施例は、半導体素子構成要素に及ぶ、もしくは貫通する導電性のビアの様々な実施形態を形成するために使用され得るプロセスの様々な実施例を説明する。
【実施例１】
【００６１】
図２１から２７を参照すると、基板12にビアホール20を形成し、その表面24を絶縁もしくは不動態化するために使用され得るプロセスの例が記載されている。
【００６２】
図２１では、ビアホール20が基板12に形成される。ビアホール20は、基板12を部分的にのみ貫通するように描かれており、従って当該技術分野で“ブラインドビアホール”として知られているが、ビアホール20はその代わりに基板12を完全に貫通してもよい。ビアホール20は任意の適切なプロセスによって形成されてもよく、この任意の適切なプロセスは、それを通って一つ以上のエッチャントが選択的に基板12の材料を除去するマスクの使用によるもの、レーザー切断技術によるもの、もしくは当該技術分野で周知のその他の方法を含むが、限定されない。
【００６３】
図２１から２７は、集積回路もしくはボンドパッドを含まない基板12の“ブラインド”領域を貫通する導電性ビアを形成するのに有用な実施例１のプロセスを描いているが、これらのプロセスは、基板12のブラインド領域もしくはアクティブ領域のいずれかの上に位置するボンドパッドを貫通する導電性ビアを形成するために使用されてもよい。
【００６４】
図２２に示すように、第一の付着層25がビアホール20の表面24上、および基板12のアクティブ表面14上に形成される。付着層25は、堆積プロセスなど（例えばパルスレーヤー堆積（“PLD”）（PDLを形成する）、CVD、原子層堆積（“ALD”）、LSOを形成するためのプロセスなど）の任意の適切なプロセスによって形成されてもよく、2000年12月26日のZhangに発行されたU.S. Patent 6,165,808に開示されているような、低温酸化プロセスによる熱酸化物として形成されてもよい。
【００６５】
その後、図２３に描かれるように、第一の付着層25の上に、パリレン、TEFLONRなどの低誘電率の誘電材料を含む層26を堆積するために既知のプロセスが使用される。それから誘電体層26が形成される単数もしくは複数の材料の低誘電率のために、誘電体層26は比較的薄くてもよく、比較的大きなアスペクト比のビアホール20の形成を促進し、従って、基板12上に含まれ得る導電性ビアの、基板のアクティブ表面14もしくは裏面13上の所定領域あたりのポテンシャル密度が増加する。
【００６６】
それから誘電体層26が形成される材料は、多くの導電材料にうまく付着しない可能性があるので、誘電体層26の材料とその後堆積される材料の両方に付着する材料から形成された別の第二の付着層27が、図２４に示すように誘電体層26の上に形成されてもよい。第二の付着層27は誘電材料（例えば酸化シリコン）を含み、適切なPLDもしくはLSO技術などの既知のプロセスによって形成されてもよい。
【００６７】
次に、図２５に示すように、“種材料コーティング30”もしくは“金属マスク”とも称されることがある導電層が第二の付着層27の上に形成される。この実施例１では、種材料コーティング30は第二の付着層27の上にタングステンを堆積することによって形成される。タングステンは、その後ビアホール20の表面24の上にニッケルを形成するのを促進するのに役立つ。
【００６８】
図２６に図示するように、基板12のアクティブ表面14の上にある種材料コーティング30の部分が除去される。これらの部分は、いわゆる“スペーサーエッチング”技術の使用を含む任意の適切なプロセスによって除去されてもよく、これはビアホール20内にある種材料コーティング30の重要な部分は除去しない。
【００６９】
その後、図２７に描かれるように、第二の付着層２７の露出部分（すなわち基板12のアクティブ表面14を覆っている部分）が除去される。再度、選択的ウェットエッチングなどの任意の適切な除去プロセスが使用されてもよい（すなわちエッチャントは種材料コーティング30に対して第二の付着層27の材料に選択性を持つ）。従って、種材料コーティング30は、第二の付着層27の露出部分を除去しながら、ビアホール20の表面24を覆う第二の付着層27の部分の除去を妨げる“金属マスク”としてはたらく。
【００７０】
基板12のアクティブ表面14を覆う誘電体層26の部分も除去されてもよい。再度、誘電体層26の材料を除去するのに任意の適切なプロセスが使用され得る。例えば、誘電体層26がパリレンもしくはTEFLONから形成される際は、既知のいわゆる“プラズマストリップ”プロセスが利用されてもよい。
【００７１】
誘電体層26の所望の部分が除去されると、基板12のアクティブ表面14を覆う第一の付着層25の部分が除去され得る。第一の付着層25のこれらの部分を除去するために任意の適切なプロセスが使用されてもよく、基板12のアクティブ表面14に存在する単数もしくは複数の材料に対する選択性を持つ、第一の付着層25の材料を除去するウェットエッチャントを含むウェットエッチャントの使用を含むが、限定はされない。
【実施例２】
【００７２】
図２８から３５は基板12にビアホール20を形成し、ビアホール20の表面24を絶縁もしくは不動態化するために使用され得るプロセスの別の実施例を図解する。
【００７３】
図２８では、ビアホール20が基板12に形成される。
【００７４】
図２９に示すように、第一の付着層25がビアホール20の表面24上と基板12のアクティブ表面14上に形成される。基板12のアクティブ表面14を覆う第一の付着層25の部分は、図３０に示すようにその後直ちに除去される。
【００７５】
次に、図３１に図示するように、低誘電率の誘電材料を含む層26が、第一の付着層25の残存部分の上と、アクティブ表面14の上に堆積される。その後、図３２に描かれるようにアクティブ表面14を覆う誘電体層26の部分が除去される。
【００７６】
図３３に示すようにその後第二の付着層27が形成される。図３４に示すように、誘電体層26に隣接する第二の付着層27の部分は残るが、アクティブ表面14を覆う第二の付着層27の部分はその後除去される。
【００７７】
その後、図３５に示すように、導電層32と任意の下位層が形成されてもよい。図１６から１９を参照して上述したように、その後、ビアホール20内に残っているいずれかのボイド34が充填されてもよい。
【００７８】
図２８から３５は、集積回路もしくはボンドパッドを含まない基板12の“ブラインド”領域を通って延びる導電性ビアの形成に有用な実施例２のプロセスを描いているが、これらのプロセスは、基板12のブラインド領域もしくはアクティブ領域のいずれかの上にあるボンドパッドを貫通する導電性ビアを形成するために使用されてもよい。
【実施例３】
【００７９】
実施例１と２で説明した工程を踏まえるビアホール形成と絶縁技術の別の実施例では、図３６に示すように、第一の付着層が省略されてもよく、ビアホール20の表面24を粗面化するプロセスで置き換えられてもよい。表面24は、例えばビアホール20を形成するのに使用される単数もしくは複数のプロセスによって粗面化されてもよい。あるいは、表面24の粗さを増すために別のエッチングプロセスが使用されてもよい。図３７に示すように、表面24の粗さは、誘電体層26もしくは誘電体コーティング28が表面24で基板12の材料へ直接付着するのを促進する。
【実施例４】
【００８０】
図３８から４２は、基板12によって支持された上部ボンドパッド15を通るビアホール20（図４２）の形成を図示している。ビアホール20を形成するのにマスク＆エッチング技術が使用される際、一連のエッチングプロセスが使用され得る。これは、上部ボンドパッド15の材料が、下にある誘電体保護層17の部分の材料と、保護層17がその上にある基板12の材料とは異なるためであり、これらの材料を除去するのに異なるエッチャントが必要となることがある。
【００８１】
図３９では、マスク40が基板12のアクティブ表面14の上に形成される。アクティブ表面14上のフォトマスクの形成を含む、任意の適切なマスキングプロセスが使用されてもよい。マスク40のアパーチャ42は、上部ボンドパッド15の部分からの材料の除去を促進するために配置される。アパーチャ42は、上部ボンドパッド15の中心から材料が除去され得るように、あるいは上部ボンドパッド15の中心からずれた位置から材料の除去が起こるように、配置されてもよい。
【００８２】
図４０に示すように、上部ボンドパッド15の材料が除去される。上部ボンドパッド15の材料の除去は、単一エッチング、もしくは、複数の導電層を除去するのに必要であれば、複数のエッチングで行われてもよい。除去プロセスは、等方性もしくは異方性のいずれかであってもよいし、ウェットもしくはドライのいずれかであってもよい。
【００８３】
上部ボンドパッド15の下にある保護層17の部分が上部ボンドパッド15を通って露出されると、保護層17の材料の除去に適切な材料除去プロセスが、図４１に図示されるように行われる。この保護層17の除去プロセスは、等方性もしくは異方性、ウェットもしくはドライであってもよい。
【００８４】
図４２に図示するように、必要であれば、その後の処理の間に保護層17の材料の除去を防ぐために、フォトマスクなどの別のマスク40''がアクティブ表面14上に形成されてもよい。
【００８５】
上部ボンドパッド15と保護層17の開口部20'を通って、かつマスク40''のアパーチャ42''を通って露出された基板12の部分は、開口部20'が基板12中へと延びるように、従ってその中にビアホール20を形成するように、エッチャントに晒され得る。エッチャントは等方性エッチャントもしくは異方性エッチャントであってもよいし、ウェットエッチャントもしくはドライエッチャントであってもよいが、異方性エッチャントの使用が、得られるビアホール20のアスペクト比を最大化し得ることに注目すべきである。
【００８６】
ビアホール20が形成されると、当該技術分野で周知のように、基板12上に残っているいずれのレジストもそこから除去され得る（例えば適切なレジストストリッププロセスを用いて）。実施例３で説明したように、各ビアホール20の表面24の表面積が増加してもよく、実施例１と２で説明したように、各ビアホール20の表面24の上に誘電体コーティング28（図３８から４２では図示せず）が形成されてもよい。
【００８７】
あるいは、ビアホール20はその他の既知のプロセス（例えばレーザーアブレーション）によって形成されてもよい。
【００８８】
実施例５から８は、ビアホール20内に導電層を形成するための様々な技術と工程を説明する。
【実施例５】
【００８９】
ここで図４３から４７を参照すると、銅導電要素を含む導電性ビアを形成するためのプロセスの例が記載されている。
【００９０】
ビアホール20が形成されると、図４３に図示するように、表面24の上に誘電体コーティング28を形成するために、その表面24は誘電材料の一つ以上の層で覆われ得る。実施例１〜３に開示されたようなプロセスは、誘電材料でビアホール20の表面24を覆うために使用されてもよく、任意の他の適切な技術が使用されてもよい。
【００９１】
図４４に描かれるように、銅障壁層29''（例えばTa、TaN、Ti、TiNなど）（例えば厚さ約150Å）がその後形成されてもよい。銅障壁層29''は誘電体コーティング28の上にあり、その後形成される銅導電要素と、誘電体コーティング28もしくは基板12の単数もしくは複数の材料との間の好ましくない相互拡散を防止する。銅障壁層29''を形成するのに使用され得る材料の例は、窒化チタン、窒化タンタル、タンタルなどを含むが限定されない。銅とシリコン含有材料との間の障壁としてはたらく、これらのおよびその他の材料は、既知のプロセス（例えばCVD）によって堆積されてもよい。
【００９２】
基板12のアクティブ表面14の上にある銅障壁層29''の部分はその後除去される。銅障壁層29''のこれらの部分を除去するのに既知のプロセスが使用されてもよく、スペーサーエッチングプロセス、マスク＆エッチングプロセスを含むが限定はされない。除去後、使用された除去プロセスの種類に少なくとも一部依存して、銅障壁層29''の部分がビアホール20内に残り、随意に上部ボンドパッド15の上に残る。
【００９３】
図４５では、銅の種材料コーティング30''（例えば厚さ約2,000Å）が、上部ボンドパッド15上、基板12のアクティブ表面14の上、およびビアホール20内に残っている銅障壁層29''の部分上に形成される。種材料コーティング30''の銅は、CVDおよびPVDプロセスを含む既知のプロセスによって堆積されてもよい。
【００９４】
種材料コーティング30''の銅を堆積するのに、ブランケット堆積プロセスが使用される際は、基板12のアクティブ表面14の上にある種材料コーティング30''の部分は、アクティブ表面14にわたる電気的ショートを防ぐために除去される（例えば導電性ビア間、または導電性ビアと、ボンドパッド、もしくはアクティブ表面14に露出されたその他の電気的導電性構造との間の位置で）。種材料コーティング30''のこれらの部分は、当該技術分野で周知のように、スペーサーエッチングもしくはその他の方法で、既知の平坦化もしくは研磨プロセス（例えば機械的研磨、化学的機械的研磨など）によるものを含む任意の適切なプロセスによって除去されてもよい。
【００９５】
次に図４６に示すように、銅を含む導電層32''（例えば厚さ約1μm）が、種材料コーティング30''の残りの部分の上に形成される。導電層32''は、基板12のその他の領域もしくはそれによって支持されるフィーチャを覆うことなく、種材料コーティング30''上に選択的に形成され得る。例えば、Pac Techから購入可能な化学物質などの既知の化学めっき、浸漬めっき、もしくは電解めっき技術が、導電層32''の銅を選択的に堆積するために使用されてもよい。
【実施例６】
【００９６】
実施例５の工程は、図４８と４９に示すようにいくらか修正されてもよい。図４８では、種材料コーティング30'''がその上に形成されるので、障壁層29'''が完全にそのまま残っている。図４９に示すように、種材料コーティング30'''が形成されると、ビアホール20内もしくは上部ボンドパッド15の上に位置していない、種材料コーティング30'''と障壁層29'''の両方の領域が除去される。種材料コーティング30'''および障壁層29'''のこれらの部分は、任意の適切な単数もしくは複数のプロセスによって除去されてもよく、研磨技術（例えばCMP）、スペーサーエッチングなどの使用を含むが限定はされない。
【実施例７】
【００９７】
次に図５０から５３を見ると、ビアホール20内にニッケル導電素子を形成するための実施形態例が記載されている。
【００９８】
図５０は基板のアクティブ表面14によって支持された上部ボンドパッド15を持つ基板12を示す。化学めっき、浸漬めっき、もしくは電解めっき技術などの既知の技術によって、上部ボンドパッド15上にニッケル膜15'がめっきされる。その後、実施例１〜４で説明したような適切なプロセスによって、ビアホール20が上部ボンドパッド15を通って基板12中に形成される。
【００９９】
その後、図５１に示すように、誘電体コーティング28''''が、ビアホール20の表面24の上、ニッケル膜15'上、および基板12のアクティブ表面14上に形成される。誘電体コーティング28''''は一つ（例えばPLDもしくはLSOによって形成された酸化膜）もしくはそれ以上（例えば実施例１と２で説明された、非シリコン含有低誘電率材料から形成される誘電体層と、一つ以上の任意の付着層）の層を含んでもよい。とりわけ、誘電体コーティング28''''は、その後の堆積プロセスの前に、エッチングもしくはその他の方法で選択的に除去される必要がない。随意に、障壁層29（図示せず）が誘電体コーティング28''''の上に形成されてもよい。
【０１００】
その後誘電体コーティング28''''の上に種材料コーティング30''''が形成される。種材料コーティング30''''は銅を含んでもよく、CVDもしくはPVD技術などの既知のプロセスによって誘電体コーティング28''''上に形成される。フォトマスクなどのマスク40''''が、その後種材料コーティング30''''の上に形成されてもよい。マスク40''''は、ビアホール20への材料の導入を促進するために、しかし上部ボンドパッド15とアクティブ表面14の残りの部分の上にある種材料コーティング30''''の部分のそのような材料への露出を防ぐために、各ビアホール20に相対的に配置されたアパーチャ42''''を含む。
【０１０１】
図５２が図示するように、マスク40''''の形成後、導電層32''''（例えば約3μmから約5μmの厚さを持つ）をその上に形成するために、各アパーチャ42''''を通って露出された種材料コーティング30''''の部分上にニッケルがめっきされる。ニッケルめっきは、化学
めっき技術、浸漬めっき技術、電解めっき技術を含むが限定はされない、任意の適切なプロセスによって行われてもよい。図示されたように、マスク40''''は導電層32''''の範囲を制限する。導電層32''''が形成されると、マスク40''''は当該技術分野で既知の技術によって除去されてもよい。マスク40''''上に残っているいずれのニッケルも、マスク40''''が除去されるとリフトオフされる。
【０１０２】
図５３に示すように、導電層32''''は、その後種材料コーティング30''''の露出部分の除去のためのマスクとしてはたらくことがあり、また種材料コーティング30''''のこれらの部分が除去されると、誘電体コーティング28''''のその後露出される部分の除去のためのマスクとしてはたらくことがある。そのような除去は、種材料コーティング30''''の銅もしくはその他の材料、あるいは誘電体コーティング28''''の単数もしくは複数の材料を除去する、導電層32''''のニッケルに対する選択性を持つ一つ以上のエッチャントの使用によって行ってもよい。
【実施例８】
【０１０３】
導電性ビアのニッケル導電要素の形成のための別の技術が図５４から５６を参照して説明される。
【０１０４】
ビアホール20が基板12のアクティブ表面14に（例えば描かれるようにアクティブ表面14によって支持された上部ボンドパッド15を通って）形成された後、また誘電体コーティング28がビアホール20の表面24の上に（例えば実施例１と２で説明されたプロセスによって）形成された後、図５４に示すように、アルミニウム膜30'''''を含むベース層が、アクティブ表面14、上部ボンドパッド15、誘電体コーティング28の上に形成される。アルミニウムは電気抵抗が低く、アルミニウム膜は容易に形成されパターニングされるので、アルミニウムの使用は好ましい。アルミニウム膜30'''''は、CVDおよびPVD技術の使用を限定なく含む、既知のプロセスによって形成されてもよい。これらのプロセスは、上部ボンドパッド15の露出領域の上に、および比較的深い（すなわち高アスペクト比の）ビアホール20の表面24の上に、均一かつコンフォーマルにアルミニウムをコーティングするために使用され得る。
【０１０５】
ブランケット堆積プロセスがアルミニウム膜30'''''を形成するのに使用される際は、図５５が描くように、基板12のアクティブ表面14上（例えば描かれるように保護層17上）に位置する膜の部分が除去される。そのような除去は、例えばスペーサーエッチングもしくは研磨プロセスで、適切な技術によって行われてもよい。
【０１０６】
図５６を参照すると、アルミニウム膜30'''''の残存部分がニッケルで覆われてもよい。ニッケルはアルミニウム膜30'''''の上に導電層32'''''を形成する。導電層32'''''を形成するのに任意の適切なニッケル堆積プロセスが使用されてもよいが、導電層32'''''が、化学めっき、浸漬めっき、もしくは電解めっきプロセスなどの選択的堆積プロセスによって形成される場合は、得られる導電層32'''''は種材料コーティング30'''''の露出部分と、上部ボンドパッド15の残存部分のみを覆うことになり、その後の材料除去プロセスは必要ない。さらに、そのような処理が使用される際は、ニッケルは上部ボンドパッド15と、ビアホール20の表面24の上の両方に、別々にというよりもむしろ同時に適用され得る。
【０１０７】
導電層32'''''は上部ボンドパッド15の上にも延び得るので、導電層32'''''の形成の前に上部ボンドパッド15をニッケルもしくは任意のその他の導電材料でめっきする必要はない。
【実施例９】
【０１０８】
各ビアホール20内の導電性フィーチャ（例えば種材料コーティング30'''''、導電層32'''''、導電性充填材36（例えば、すず／鉛（Pb/Sn）はんだ、銅／すず／銀（Cu/Sn/Ag）、すず／銅（Sn/Cu）、すず／銀（Sn/Ag）、もしくは金／すず（Au/Sn）合金などのいわゆる“無鉛はんだ”、などのはんだ）、もしくはその他の適切な導電材料など）は、基板12を通る導電性ビア38を形成する。これらのフィーチャが基板12の裏面13に露出される際は、図５７に図示されるように、これらは基板12の裏面13で底部ボンドパッド16を形成する。
【０１０９】
ブラインドビアホール20が形成されて充填される際は、各ビアホール20のブラインドエンド22は、任意の適切なプロセスによって基板12の裏面13を通って露出されてもよい。例えば、裏面13から材料を除去し、ビアホール20もしくはその中の構造を裏面13に露出するために、既知の裏面研削技術もしくはエッチングプロセスが使用されてもよい。
【実施例１０】
【０１１０】
続けて図５７を参照すると、ビアホール20内に残っているボイド34（図５６）が、溶解金属もしくは合金（例えばはんだ）などの導電性充填材36で充填されてもよい。導電性充填材36は任意の適切なプロセス（例えばはんだ浴（in a bath）、ウェーブはんだ装置（in a wave solder apparatus）など）によって基板12の表面13、14に適用されてもよく、ボイド34の充填を可能にし得る。導電性充填材36は、例えば毛管現象によってボイド34中に引き込まれてもよい。あるいは、導電性充填材36は、陰圧、陽圧、もしくは機械力の下でビアホール20内に押し込まれてもよい。
【０１１１】
示されるように、導電性バンプ37が上部ボンドパッド15上に残ってもよい。あるいは、もしくはさらに、導電性バンプは基板12の裏面13に対して突き出ることもできる。好ましい場合は、導電性バンプ37は既知のプロセスによって（例えば適切なエッチングプロセスによって）除去されてもよい。
【実施例１１】
【０１１２】
あるいは、図４７に示すように、ビアホール20内に残っているいずれのボイド34（図４６）も、電気的に非導電性の、もしくは誘電性の充填材35のプラグで充填されてもよい。非限定的な例として、液体（例えば溶解、未硬化など）の誘電性充填材35が、任意の適切な技術（例えばスピンオンプロセス、スプレーなど）によって基板12のアクティブ表面14に適用されてもよく、ボイド34を少なくとも部分的に充填するために、受動的にもしくは能動的に（例えば圧力もしくは力の下で）ボイド34に導入されてもよい。
【０１１３】
必要であれば、もしくは好ましければ、過剰な誘電性充填材35は、基板12の表面13、14の一つもしくは両方、同様にその上の任意のフィーチャ（例えば上部ボンドパッド１5）から（例えば適切な溶媒もしくはエッチャントで）除去されてもよい。
【実施例１２】
【０１１４】
次に図５８を見ると、外部導電要素50を底部ボンドパッド16に固定することによって、導電性ビア38、従ってその対応する上部ボンドパッド15および回路（例えば半導体素子構造10が半導体素子である場合、半導体素子の集積回路）で、上部ボンドパッド15と導通する電気的導通が確立されてもよい。外部導電要素50は、ほんの一例として、図示された導電材料（例えば金属、はんだなどの合金、導電性ポリマー、導電体充填ポリマーなど）のボールもしくはバンプ、導電性ピン、ピラー、もしくはカラム、または、誘電体膜の厚みに、もしくはz軸に沿ってのみのびている導電性フィラメントを持つ誘電体膜を含む、いわゆるz軸導電性膜を含む。
【０１１５】
外部導電要素50は、別の電子構成要素に半導体素子構造10を電気的に接続するために使用されてもよい。例えば、図５９に示すように、半導体素子構造100のコンタクト（例えば底部ボンドパッド16）は別の半導体素子構成要素110の対応するコンタクト112と並んでもよく、それからコンタクト（例えば底部ボンドパッド16）とその対応するコンタクト112は相互に固定され、外部導電要素50と電気的に導通する。半導体素子構造100の対向表面上の別のコンタクト（例えば上部ボンドパッド15）の存在は、描かれた半導体素子構成要素120などの別の電子構成要素を、半導体素子構造100の上に配置、もしくは“スタッキング”することを促進し、上部半導体素子構成要素120のコンタクト122は中間半導体素子構造100の対応するコンタクト（例えば上部ボンドパッド15）と並び、かつ電気的に導通する状態で（例えば導電性バンプ37で）固定される。
【０１１６】
本発明に従う半導体素子構造100が使用され得るアセンブリのその他の実施例は、電子デバイスとして特許文献１に記載され、その電子デバイスの中に半導体素子構造100が組み込まれ得る。
【０１１７】
前述の説明は多くの詳述を含むが、これらは本発明の範囲を限定するものとは解釈されるべきではなく、目下好ましい実施形態のいくつかの説明を提供するに過ぎない。同様に、本発明のその他の実施形態は、本発明の趣旨もしくは範囲から逸脱することなく考案され得る。異なる実施形態からの特徴は組み合わせて利用されてもよい。従って本発明の範囲は、前述の説明によってではなく、添付の請求項とその法的均等物によってのみ示され限定される。従って、請求項の意味および範囲内に含まれる、本明細書で開示される本発明への追加、削除、修正の全てが包含される。
【符号の説明】
【０１１８】
10 半導体素子構造
12 基板
13 裏面
14 アクティブ表面
15 上部ボンドパッド
16 底部ボンドパッド
17 保護層
20 ビアホール
22 ブラインドエンド
24 表面
25 第一の付着層
26 誘電体層
27 第二の付着層
28 誘電体コーティング
29 障壁層
30 コーティング（種材料）
32 導電層
34 ボイド
35 充填材
36 導電性充填材
37 バンプ
38 導電性ビア
39 酸化防止コーティング
40 マスク
42 アパーチャ
50 外部導電要素
100 半導体素子構造
110 半導体素子構成要素
112 コンタクト
120 上部半導体素子構成要素
122 コンタクト
【特許請求の範囲】
【請求項１】
基板と、
前記基板を通って部分的に延びる少なくとも１つのビアホールと、
前記少なくとも１つのビアホールの表面上を覆う誘電体コーティングと、
を含む、半導体デバイス構造であって、
前記誘電体コーティングは、
少なくとも１つの付着材料と、
前記少なくとも１つの付着材料とは異なり、且つ、約２の誘電率（Ｋ）を有する誘電体材料と、
を含む、半導体デバイス構造。
【請求項２】
前記誘電体コーティングの前記少なくとも１つの付着材料が酸化物を含む、請求項１記載の半導体デバイス構造。
【請求項３】
前記少なくとも１つの付着材料が、前記少なくとも１つのビアホールの表面と接触している、請求項１記載の半導体デバイス構造。
【請求項４】
前記誘電体材料が前記少なくとも１つの付着材料を覆っている、請求項３記載の半導体デバイス構造。
【請求項５】
前記誘電体材料とは異なり且つ前記誘電体材料を覆う他の付着材料を更に含む、請求項４記載の半導体デバイス構造。
【請求項６】
前記少なくとも１つの付着材料が前記誘電体材料を覆っている、請求項１記載の半導体デバイス構造。
【請求項７】
前記少なくとも１つのビアホールが、前記基板によって担持されたボンドパッドを通って延びている、請求項１記載の半導体デバイス構造。
【請求項８】
前記誘電体コーティングが、前記少なくとも１つのビアホールと連続した前記ボンドパッドの縁の少なくとも一部分上へ延びている、請求項７記載の半導体デバイス構造。
【請求項９】
半導体材料を含む基板と、
前記基板の半導体材料を通って少なくとも部分的に延びる少なくとも１つのビアホールと、
前記少なくとも１つのビアホールの表面上を覆う誘電体コーティングであって、少なくとも１つの付着材料と、前記少なくとも１つの付着材料とは異なる誘電体材料と、を含む誘電体コーティングと、
前記少なくとも１つのビアホールの前記表面上を覆う前記誘電体コーティングの少なくとも一部分上の種材料と、
前記種材料とは異なり且つ前記種材料を覆う導電性材料と、
を含む半導体デバイス構造。
【請求項１０】
前記誘電体コーティングが低Ｋ誘電体材料を含む、請求項９記載の半導体デバイス構造。
【請求項１１】
前記種材料と、前記少なくとも１つのビアホールの前記表面の少なくとも前記一部分との間の障壁層を更に含む、請求項９記載の半導体デバイス構造。
【請求項１２】
前記障壁層が、チタン、窒化チタン、タンタル、及び窒化タンタルのうちの少なくとも１つを含む、請求項１１記載の半導体デバイス構造。
【請求項１３】
前記導電性材料が銅を含む、請求項９記載の半導体デバイス構造。
【請求項１４】
前記種材料がアルミニウムを含む、請求項９記載の半導体デバイス構造。
【請求項１５】
前記少なくとも１つのビアホールが、前記基板によって担持されたボンドパッドを通って延びている、請求項９記載の半導体デバイス構造。
【請求項１６】
前記ボンドパッドが、メッキされていないボンドパッドを含む、請求項１５記載の半導体デバイス構造。
【請求項１７】
前記種材料が前記メッキされていないボンドパッドの表面と接触している、請求項１６記載の半導体デバイス構造。
【請求項１８】
前記導電性材料がニッケルを含む、請求項１４記載の半導体デバイス構造。
【請求項１９】
前記導電性材料の互いに反対側の表面の間にボイドを更に含む、請求項９記載の半導体デバイス構造。
【請求項２０】
前記ボイド内にポリマー誘電体充填材を更に含む、請求項１９記載の半導体デバイス構造。
【請求項２１】
前記ポリマー誘電体充填材の表面が、前記基板の表面と実質的に同一平面上にある、請求項２０記載の半導体デバイス構造。
【請求項２２】
前記誘電体コーティング上を覆うアルミニウム材料を更に含む、請求項９記載の半導体デバイス構造。
【請求項２３】
基板と、
前記基板を通って少なくとも部分的に延びる少なくとも１つのビアホールと、
前記少なくとも１つのビアホールの表面の少なくとも一部分上の種材料と、
前記種材料とは異なり且つ前記種材料を覆う導電性材料と、
前記導電性材料の互いに反対側の表面の間のボイドと、
前記ボイド内のポリマー誘電体充填材と、
を含む半導体デバイス構造。
【請求項２４】
前記ポリマー誘電体充填材の表面が前記基板の表面と実質的に同一平面上にある、請求項２３記載の半導体デバイス構造。
【請求項２５】
半導体デバイス構成要素の導電性ビアを形成する方法であって、
半導体デバイス構造の基板のアクディブ表面から、前記基板を部分的に通るビアホールを形成するステップと、
少なくとも前記ビアホールの表面上を覆う誘電体材料を形成するステップと、
少なくとも前記誘電体材料上を覆う障壁材料を形成するステップと、
少なくとも前記障壁材料上を覆う種材料を形成するステップと、
前記ビアホールに隣接する前記アクティブ表面の領域から前記障壁材料を除去するステップと、
露出された種材料上に導電性材料を形成するステップと、
前記基板の裏側に前記ビアホール内の導電性材料を露出させるステップであって、少なくとも、前記ビアホールの底面から誘電体材料を除去するのに十分なレベルであって、且つ、前記基板の前記裏側と前記ビアホール内の露出された導電性材料とを実質的に同一平面にするのに十分なレベルまで、前記基板の厚さを前記基板の裏側から薄くすることにより、前記基板の前記裏側に前記ビアホール内の導電性材料を露出させるステップと、
を含む方法。
【請求項２６】
少なくとも前記ビアホールの表面上を覆う前記誘電体材料を形成するステップが、
少なくとも前記ビアホールの表面上に、付着力のある第１の付着材料を形成するステップと、
前記第１の付着材料上に誘電体材料を形成するステップと、
前記誘電体材料上に第２の付着材料を形成するステップと、
を更に含む、請求項２５記載の方法。
【請求項２７】
前記第１の付着材料を形成するステップ及び前記第２の付着材料を形成するステップの各々が、酸化物を形成するステップを含む、請求項２６記載の方法。
【請求項２８】
前記誘電体材料を形成するステップが、低Ｋ誘電体を含む誘電体材料を形成するステップを含む、請求項２６記載の方法。
【請求項２９】
前記誘電体材料を形成するステップが、前記ビアホールと連続するボンドパッド上へ延びるように前記誘電体材料を形成するステップを更に含み、かつ、前記ボンドパッド及び前記アクティブ表面の少なくとも一部分から前記誘電体材料を除去するステップを更に含む、請求項２５記載の方法。
【請求項３０】
前記誘電体材料を除去するステップが、方向性エネルギーを有するイオンを与える低圧スペーサエッチング、マスクを用いたウェットエッチング、マスクを用いたドライエッチング、機械研摩、及び化学機械研摩のうちの１つを用いて、前記ビアホール内から誘電体材料を実質的に除去することなしに、前記ボンドパッド及び前記アクティブ表面の前記少なくとも一部分から材料を除去するステップを含む、請求項２９記載の方法。
【請求項３１】
前記ビアホールに隣接する前記アクティブ表面の領域から前記障壁材料を除去するステップが、方向性エネルギーを有するイオンを与える低圧スペーサエッチング、機械研摩、及び化学機械研摩のうちの１つを用いて、前記ビアホール内から障壁材料を実質的に除去することなしに、前記ビアホールに隣接する前記アクティブ表面の領域から材料を除去するステップを更に含む、請求項２５記載の方法。
【請求項３２】
前記導電性材料を形成するステップが、前記ビアホール内にボイドを残しておくステップを更に含む、請求項２５記載の方法。
【請求項３３】
前記導電性材料を形成するステップの後に、前記ビアホール内の前記ボイドを、流動可能な充填材料で充填するステップと、前記ボイド内の前記流動可能な充填材料を凝固させるステップと、を更に含む、請求項３２記載の方法。
【請求項３４】
前記ボイドを充填するステップが、毛管現象、陰圧、陽圧、及び機械力のうちの１つを用いて、前記ボイド内に前記流動可能な充填材料を導入するステップを含む、請求項３３記載の方法。
【請求項３５】
前記充填するステップが、前記ボイドを誘電体充填材料で充填するステップを含む、請求項３３記載の方法。
【請求項３６】
前記凝固された誘電体充填材料の表面を、前記半導体デバイス構造の表面にある隣接する構造又はフィーチャの表面と同一平面にするステップを更に含む、請求項３５記載の方法。
【請求項３７】
前記充填するステップが、前記ボイドを導電性充填材料で充填するステップを含む、請求項３３記載の方法。
【請求項３８】
前記充填するステップが、はんだ材料で前記ボイドを充填して、前記半導体デバイス構造の前記アクティブ表面から突出する導電性バンプを形成するステップを含む、請求項３７記載の方法。
【請求項３９】
前記障壁を形成するステップが、チタン、窒化チタン、タンタル、及び窒化タンタルのうちの少なくとも１つを含む層を形成するステップを含む、請求項２５記載の方法。
【請求項４０】
露出された種材料上に導電性材料を形成するステップが、銅の種材料上に銅を堆積するステップを含む、請求項２５記載の方法。
【請求項４１】
銅を堆積するステップが、無電解めっき、浸漬めっき、又は電解めっきを含む、請求項４０記載の方法。
【請求項４２】
露出された種材料上に導電性材料を形成するステップが、銅及びアルミニウムのうちの一方を含んだ種材料上にニッケルを堆積するステップを含む、請求項２５記載の方法。
【請求項４３】
ニッケルを堆積するステップが、無電解めっき、浸漬めっき、又は電解めっきを含む、請求項４２記載の方法。
【請求項４４】
前記基板の前記裏側にある前記ビアホール内の前記導電性材料に外部導電性要素を固定するステップを更に含む、請求項２５記載の方法。
【請求項４５】
露出された種材料上に導電性材料を形成するステップが、導電性材料が形成されるべき場所ではない前記アクティブ表面の領域から種材料を除去するステップを含む、請求項２５記載の方法。
【請求項４６】
導電性材料が形成されるべき場所ではない前記アクティブ表面の領域から種材料を除去するステップが、方向性エネルギーを有するイオンを与える低圧スペーサエッチング、機械研摩、及び化学機械研摩のうちの１つを用いて、前記ビアホール内から障壁材料を実質的に除去することなしに、導電性材料が形成されるべき場所ではない前記アクティブ表面の領域から材料を除去するステップを含む、請求項２５記載の方法。
【請求項４７】
露出された種材料上に導電性材料を形成するステップが、導電性材料が形成されるべき場所ではない前記基板の領域上の種材料をマスクするステップを含む、請求項２５記載の方法。
【請求項４８】
前記基板の厚さを前記基板の前記裏側から薄くするステップが、少なくとも前記ビアホール内の前記導電性材料を露出するのに十分なだけ、前記基板を裏面研摩するステップを含む、請求項２５記載の方法。
【請求項１】
基板と、
前記基板を通って部分的に延びる少なくとも１つのビアホールと、
前記少なくとも１つのビアホールの表面上を覆う誘電体コーティングと、
を含む、半導体デバイス構造であって、
前記誘電体コーティングは、
少なくとも１つの付着材料と、
前記少なくとも１つの付着材料とは異なり、且つ、約２の誘電率（Ｋ）を有する誘電体材料と、
を含む、半導体デバイス構造。
【請求項２】
前記誘電体コーティングの前記少なくとも１つの付着材料が酸化物を含む、請求項１記載の半導体デバイス構造。
【請求項３】
前記少なくとも１つの付着材料が、前記少なくとも１つのビアホールの表面と接触している、請求項１記載の半導体デバイス構造。
【請求項４】
前記誘電体材料が前記少なくとも１つの付着材料を覆っている、請求項３記載の半導体デバイス構造。
【請求項５】
前記誘電体材料とは異なり且つ前記誘電体材料を覆う他の付着材料を更に含む、請求項４記載の半導体デバイス構造。
【請求項６】
前記少なくとも１つの付着材料が前記誘電体材料を覆っている、請求項１記載の半導体デバイス構造。
【請求項７】
前記少なくとも１つのビアホールが、前記基板によって担持されたボンドパッドを通って延びている、請求項１記載の半導体デバイス構造。
【請求項８】
前記誘電体コーティングが、前記少なくとも１つのビアホールと連続した前記ボンドパッドの縁の少なくとも一部分上へ延びている、請求項７記載の半導体デバイス構造。
【請求項９】
半導体材料を含む基板と、
前記基板の半導体材料を通って少なくとも部分的に延びる少なくとも１つのビアホールと、
前記少なくとも１つのビアホールの表面上を覆う誘電体コーティングであって、少なくとも１つの付着材料と、前記少なくとも１つの付着材料とは異なる誘電体材料と、を含む誘電体コーティングと、
前記少なくとも１つのビアホールの前記表面上を覆う前記誘電体コーティングの少なくとも一部分上の種材料と、
前記種材料とは異なり且つ前記種材料を覆う導電性材料と、
を含む半導体デバイス構造。
【請求項１０】
前記誘電体コーティングが低Ｋ誘電体材料を含む、請求項９記載の半導体デバイス構造。
【請求項１１】
前記種材料と、前記少なくとも１つのビアホールの前記表面の少なくとも前記一部分との間の障壁層を更に含む、請求項９記載の半導体デバイス構造。
【請求項１２】
前記障壁層が、チタン、窒化チタン、タンタル、及び窒化タンタルのうちの少なくとも１つを含む、請求項１１記載の半導体デバイス構造。
【請求項１３】
前記導電性材料が銅を含む、請求項９記載の半導体デバイス構造。
【請求項１４】
前記種材料がアルミニウムを含む、請求項９記載の半導体デバイス構造。
【請求項１５】
前記少なくとも１つのビアホールが、前記基板によって担持されたボンドパッドを通って延びている、請求項９記載の半導体デバイス構造。
【請求項１６】
前記ボンドパッドが、メッキされていないボンドパッドを含む、請求項１５記載の半導体デバイス構造。
【請求項１７】
前記種材料が前記メッキされていないボンドパッドの表面と接触している、請求項１６記載の半導体デバイス構造。
【請求項１８】
前記導電性材料がニッケルを含む、請求項１４記載の半導体デバイス構造。
【請求項１９】
前記導電性材料の互いに反対側の表面の間にボイドを更に含む、請求項９記載の半導体デバイス構造。
【請求項２０】
前記ボイド内にポリマー誘電体充填材を更に含む、請求項１９記載の半導体デバイス構造。
【請求項２１】
前記ポリマー誘電体充填材の表面が、前記基板の表面と実質的に同一平面上にある、請求項２０記載の半導体デバイス構造。
【請求項２２】
前記誘電体コーティング上を覆うアルミニウム材料を更に含む、請求項９記載の半導体デバイス構造。
【請求項２３】
基板と、
前記基板を通って少なくとも部分的に延びる少なくとも１つのビアホールと、
前記少なくとも１つのビアホールの表面の少なくとも一部分上の種材料と、
前記種材料とは異なり且つ前記種材料を覆う導電性材料と、
前記導電性材料の互いに反対側の表面の間のボイドと、
前記ボイド内のポリマー誘電体充填材と、
を含む半導体デバイス構造。
【請求項２４】
前記ポリマー誘電体充填材の表面が前記基板の表面と実質的に同一平面上にある、請求項２３記載の半導体デバイス構造。
【請求項２５】
半導体デバイス構成要素の導電性ビアを形成する方法であって、
半導体デバイス構造の基板のアクディブ表面から、前記基板を部分的に通るビアホールを形成するステップと、
少なくとも前記ビアホールの表面上を覆う誘電体材料を形成するステップと、
少なくとも前記誘電体材料上を覆う障壁材料を形成するステップと、
少なくとも前記障壁材料上を覆う種材料を形成するステップと、
前記ビアホールに隣接する前記アクティブ表面の領域から前記障壁材料を除去するステップと、
露出された種材料上に導電性材料を形成するステップと、
前記基板の裏側に前記ビアホール内の導電性材料を露出させるステップであって、少なくとも、前記ビアホールの底面から誘電体材料を除去するのに十分なレベルであって、且つ、前記基板の前記裏側と前記ビアホール内の露出された導電性材料とを実質的に同一平面にするのに十分なレベルまで、前記基板の厚さを前記基板の裏側から薄くすることにより、前記基板の前記裏側に前記ビアホール内の導電性材料を露出させるステップと、
を含む方法。
【請求項２６】
少なくとも前記ビアホールの表面上を覆う前記誘電体材料を形成するステップが、
少なくとも前記ビアホールの表面上に、付着力のある第１の付着材料を形成するステップと、
前記第１の付着材料上に誘電体材料を形成するステップと、
前記誘電体材料上に第２の付着材料を形成するステップと、
を更に含む、請求項２５記載の方法。
【請求項２７】
前記第１の付着材料を形成するステップ及び前記第２の付着材料を形成するステップの各々が、酸化物を形成するステップを含む、請求項２６記載の方法。
【請求項２８】
前記誘電体材料を形成するステップが、低Ｋ誘電体を含む誘電体材料を形成するステップを含む、請求項２６記載の方法。
【請求項２９】
前記誘電体材料を形成するステップが、前記ビアホールと連続するボンドパッド上へ延びるように前記誘電体材料を形成するステップを更に含み、かつ、前記ボンドパッド及び前記アクティブ表面の少なくとも一部分から前記誘電体材料を除去するステップを更に含む、請求項２５記載の方法。
【請求項３０】
前記誘電体材料を除去するステップが、方向性エネルギーを有するイオンを与える低圧スペーサエッチング、マスクを用いたウェットエッチング、マスクを用いたドライエッチング、機械研摩、及び化学機械研摩のうちの１つを用いて、前記ビアホール内から誘電体材料を実質的に除去することなしに、前記ボンドパッド及び前記アクティブ表面の前記少なくとも一部分から材料を除去するステップを含む、請求項２９記載の方法。
【請求項３１】
前記ビアホールに隣接する前記アクティブ表面の領域から前記障壁材料を除去するステップが、方向性エネルギーを有するイオンを与える低圧スペーサエッチング、機械研摩、及び化学機械研摩のうちの１つを用いて、前記ビアホール内から障壁材料を実質的に除去することなしに、前記ビアホールに隣接する前記アクティブ表面の領域から材料を除去するステップを更に含む、請求項２５記載の方法。
【請求項３２】
前記導電性材料を形成するステップが、前記ビアホール内にボイドを残しておくステップを更に含む、請求項２５記載の方法。
【請求項３３】
前記導電性材料を形成するステップの後に、前記ビアホール内の前記ボイドを、流動可能な充填材料で充填するステップと、前記ボイド内の前記流動可能な充填材料を凝固させるステップと、を更に含む、請求項３２記載の方法。
【請求項３４】
前記ボイドを充填するステップが、毛管現象、陰圧、陽圧、及び機械力のうちの１つを用いて、前記ボイド内に前記流動可能な充填材料を導入するステップを含む、請求項３３記載の方法。
【請求項３５】
前記充填するステップが、前記ボイドを誘電体充填材料で充填するステップを含む、請求項３３記載の方法。
【請求項３６】
前記凝固された誘電体充填材料の表面を、前記半導体デバイス構造の表面にある隣接する構造又はフィーチャの表面と同一平面にするステップを更に含む、請求項３５記載の方法。
【請求項３７】
前記充填するステップが、前記ボイドを導電性充填材料で充填するステップを含む、請求項３３記載の方法。
【請求項３８】
前記充填するステップが、はんだ材料で前記ボイドを充填して、前記半導体デバイス構造の前記アクティブ表面から突出する導電性バンプを形成するステップを含む、請求項３７記載の方法。
【請求項３９】
前記障壁を形成するステップが、チタン、窒化チタン、タンタル、及び窒化タンタルのうちの少なくとも１つを含む層を形成するステップを含む、請求項２５記載の方法。
【請求項４０】
露出された種材料上に導電性材料を形成するステップが、銅の種材料上に銅を堆積するステップを含む、請求項２５記載の方法。
【請求項４１】
銅を堆積するステップが、無電解めっき、浸漬めっき、又は電解めっきを含む、請求項４０記載の方法。
【請求項４２】
露出された種材料上に導電性材料を形成するステップが、銅及びアルミニウムのうちの一方を含んだ種材料上にニッケルを堆積するステップを含む、請求項２５記載の方法。
【請求項４３】
ニッケルを堆積するステップが、無電解めっき、浸漬めっき、又は電解めっきを含む、請求項４２記載の方法。
【請求項４４】
前記基板の前記裏側にある前記ビアホール内の前記導電性材料に外部導電性要素を固定するステップを更に含む、請求項２５記載の方法。
【請求項４５】
露出された種材料上に導電性材料を形成するステップが、導電性材料が形成されるべき場所ではない前記アクティブ表面の領域から種材料を除去するステップを含む、請求項２５記載の方法。
【請求項４６】
導電性材料が形成されるべき場所ではない前記アクティブ表面の領域から種材料を除去するステップが、方向性エネルギーを有するイオンを与える低圧スペーサエッチング、機械研摩、及び化学機械研摩のうちの１つを用いて、前記ビアホール内から障壁材料を実質的に除去することなしに、導電性材料が形成されるべき場所ではない前記アクティブ表面の領域から材料を除去するステップを含む、請求項２５記載の方法。
【請求項４７】
露出された種材料上に導電性材料を形成するステップが、導電性材料が形成されるべき場所ではない前記基板の領域上の種材料をマスクするステップを含む、請求項２５記載の方法。
【請求項４８】
前記基板の厚さを前記基板の前記裏側から薄くするステップが、少なくとも前記ビアホール内の前記導電性材料を露出するのに十分なだけ、前記基板を裏面研摩するステップを含む、請求項２５記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【公開番号】特開２０１２−２３８８６２（Ｐ２０１２−２３８８６２Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−１５１２６３（Ｐ２０１２−１５１２６３）
【出願日】平成２４年７月５日（２０１２．７．５）
【分割の表示】特願２００８−５５３２６９（Ｐ２００８−５５３２６９）の分割
【原出願日】平成１９年１月２６日（２００７．１．２６）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２４年７月５日（２０１２．７．５）
【分割の表示】特願２００８−５５３２６９（Ｐ２００８−５５３２６９）の分割
【原出願日】平成１９年１月２６日（２００７．１．２６）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
[ Back to top ]