小数部の入出力位相に基づいたデジタル位相同期ループ動作
【課題】デジタルＰＬＬ（ＤＰＬＬ）は、入出力位相の小数部に基づいて動作を提供する。
【解決手段】ＤＰＬＬは、入力位相を得るために少なくとも１つの入力信号を蓄積し、例えばタイムデジタルコンバータ（ＴＤＣ）を使用して、発振器からの発振信号と参照信号との間の位相差に基づいて出力位相の小数部を決定する。ＤＰＬＬは、入力位相の小数部および出力位相の小数部に基づいて位相エラーを決定する。その後、ＤＰＬＬは、位相エラーに基づいて発振器のための制御信号を生成する。別の態様では、合成されたアキュムレータを含むＤＰＬＬは、参照信号に基づいて、発振信号サイクルの数のトラッキングを保持することにより粗い出力位相を決定する。
【解決手段】ＤＰＬＬは、入力位相を得るために少なくとも１つの入力信号を蓄積し、例えばタイムデジタルコンバータ（ＴＤＣ）を使用して、発振器からの発振信号と参照信号との間の位相差に基づいて出力位相の小数部を決定する。ＤＰＬＬは、入力位相の小数部および出力位相の小数部に基づいて位相エラーを決定する。その後、ＤＰＬＬは、位相エラーに基づいて発振器のための制御信号を生成する。別の態様では、合成されたアキュムレータを含むＤＰＬＬは、参照信号に基づいて、発振信号サイクルの数のトラッキングを保持することにより粗い出力位相を決定する。
【発明の詳細な説明】
【分野】
【０００１】
現在の開示は、エレクトロニクス、さらに、特にデジタル位相同期ループに一般に関係がある。
【背景】
【０００２】
位相同期ループ(ＰＬＬ)は、多くのエレクトロニクス回路の不可欠な部分であり、通信回路において特に重要である。例えば、デジタル回路は、同期回路（synchronous circuit）をトリガするためにクロック信号を使用する、例えば、フリップフロップである。送信機と受信機は、局部発振器(ＬＯ)の信号を周波数アップコンバーション（upconversion）およびダウンコンバーション（downconversion）にそれぞれ使用する。無線通信システムのための無線デバイス(例えば、携帯電話)は、一般的に、送信機および受信機のためのデジタル回路およびＬＯ信号にクロック信号を使用する。クロックおよびＬＯ信号は発振器で生成される。そして、それらの周波数はＰＬＬでしばしばコントロールされる。
【０００３】
ＰＬＬは、一般的に、発振器からの発振信号の周波数および／または位相を調節するために使われた様々な回路ブロックを含む。これらの回路ブロックは、比較的大量の電力を消費するかもしれない。それは携帯電話のような携帯機器には不適当かもしれない。したがって、パフォーマンスを犠牲にせずに、ＰＬＬの消費電力を低減するためのテクニックに関する技術が必要である。
【概要】
【０００４】
よいパフォーマンスおよび低い消費電力を有しているデジタルＰＬＬ（ＤＰＬＬ）は、ここに記述される。ＤＰＬＬは、アナログ回路でよりむしろデジタルでインプリメントされた回路ブロックを備えたＰＬＬである。デジタルインプリメーションは、低コスト、少ない回路面積のような特定の利点を備えてもよい。
【０００５】
１つの態様では、ＤＰＬＬは入出力位相の小数部（fractional portion）に基づいて動作してもよい。ＤＰＬＬは、入力位相を得るために、少なくとも１つの入力信号（それは変調信号を含んでもよい）を蓄積してもよい。ＤＰＬＬは、例えば、タイムデジタルコンバータ（ＴＤＣ）を使用して、発振器からの発振信号と参照信号との間の位相差に基づいた出力位相の小数部を決定してもよい。その後、ＤＰＬＬは、入力位相の小数部および出力位相の小数部に基づいた位相エラーを決定してもよい。小数部は、発振信号の１つのサイクルの範囲を有してもよい。１つのデザインでは、ＤＰＬＬは、出力位相の小数部と入力位相の小数部との間の位相差を決定してもよい。その後、結果の位相エラーが所定範囲内（例えば、マイナス２分の１発振サイクルからプラス２分の１発振サイクルまで）であるように、ＤＰＬＬは、必要に応じて、位相差から所定値（例えば、１発振サイクル）を加えてもよい、または、所定値を引いてもよい。ＤＰＬＬは、位相エラーに基づいた発振器に関する制御信号を生成してもよい。
【０００６】
別の態様では、ＤＰＬＬは合成されたアキュムレータおよびＴＤＣを含んでいてもよい。合成されたアキュムレータは、発振信号のサイクル数のトラッキングを保持することにより、粗い（coarse）出力位相を決定してもよい。合成されたアキュムレータは、発振信号の周波数より低い周波数を持っている参照信号に基づいて更新されてもよい。ＴＤＣは、発振信号と参照信号との間の位相差に基づいて細かい（fine）出力位相を決定してもよい。ＤＰＬＬは、粗い出力位相、細かい出力位相および入力位相に基づいて、発振器のための制御信号を生成してもよい。
【０００７】
開示の種々の態様および特徴は、さらに詳細に下に記述される。
【図面の簡単な説明】
【０００８】
【図１】図１は、ＤＰＬＬのブロック図を示す。
【図２】図２は、ＴＤＣに関する入力に対する出力のプロットを示す。
【図３】図３は、小数入出力位相に基づいて動作するＤＰＬＬのブロック図を示す。
【図４】図４は、合成されたアキュムレータの動作を示す。
【図５】図５は、合成されたアキュムレータを備えたＤＰＬＬのブロック図を示す。
【図６】図６は、合成されたアキュムレータを備えた位相検出器のブロック図を示す。
【図７】図７は、ＴＤＣの概略図を示す。
【図８】図８は、合成されたアキュムレータを備えた別のＤＰＬＬのブロック図を示す。
【図９】図９は、通信デバイスのブロック図を示す。
【図１０】図１０は、発振器をコントロールするプロセスを示す。
【図１１】図１１は、発振器をコントロールする別のプロセスを示す。
【詳細な説明】
【０００９】
図１は、ＤＰＬＬ１００のデザインのブロック図を示す。ＤＰＬＬ１００内では、アナログ加算器１１０は、通信のために使用された周波数チャネルの中心周波数に対する静的な値で変調信号Ｍ（ｔ）を受け取りそして合計する。入力アキュムレータ１１２は、アナログ加算器１１０の出力を蓄積し、入力位相Ｐ（ｔ）を提供する。蓄積は、基本的に周波数を位相に変換する。入力アキュムレータ１１２は、参照信号によって引き起こされる。それは、ｆｒｅｆの固定周波数を持っていてもよい。ＤＰＬＬ１００内の様々な回路ブロックおよび信号も参照信号で更新される。また、ｔは参照信号のためのインデックスである。
【００１０】
無線周波数（ＲＦ）アキュムレータ１２２は、各発振サイクルの１つ（それは制御発振器１１８からの発振信号の１つのサイクルである）によってインクリメントする。ラッチ１２４は、参照信号が引き金となって起きた時、ＲＦアキュムレータ１２２の出力をラッチし、そして、粗い／整数部の出力位相Ａ（ｔ）を提供する。ＴＤＣ１３０は、発振信号と参照信号を受け取り、参照信号が引き金となって起きた時、発振信号の位相を決定し、発振信号と参照信号との間の細かい／小数部の位相差を示すＴＤＣ出力Ｆ（ｔ）を提供する。ＴＤＣ１３０は、ＤＰＬＬ１００のための小数位相センサをインプリメントする。アナログ加算器１２６は、粗い出力位相Ａ（ｔ）およびＴＤＣ出力Ｆ（ｔ）を受け取りそして合計し、そして、出力位相Ｂ（ｔ）の予測であるフィードバック位相Ｚ（ｔ）を提供する。
【００１１】
アナログ加算器１１４は、入力位相Ｐ（ｔ）からフィードバック位相Ｚ（ｔ）を受け取りそして引き、位相エラーＥ（ｔ）を提供する。ループフィルタ１１６は、位相エラーをフィルタし、発振器１１８に制御信号Ｓ（ｔ）を供給する。ループフィルタ１１６は、ＤＰＬＬ１００のループ・ダイナミクスをセットする。制御信号は、発振信号の位相が変調の位相に続くように、発振器１１８の周波数を調節する。制御信号は、例えば、８、１２、１６、２０、２４、またはそれ以上のビットの分解能である、分解能の任意の適切なビット数を有してもよい。
【００１２】
発振器１１８は、デジタル制御発振器（ＤＣＯ）、電圧制御発振器（ＶＣＯ）、電流制御発振器（ＩＣＯ）、または周波数を制御信号によって調節することができるいくつかの他のタイプの発振器であってもよい。発振器１１８は、ＤＰＬＬ１００が使用されるアプリケーションによって決定されてもよいｆｏｓｃの公称周波数（nominal frequency）で動作してもよい。例えば、ＤＰＬＬ１００は無線通信デバイスに使用されてもよい。また、ｆｏｓｃは何百ものメガヘルツ（ＭＨｚ）またはわずかのギガヘルツ（ＧＨｚ）かもしれない。参照信号は、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償水晶発振器（ＴＣＸＯ）または正確な周波数を持っているいくつかの他のタイプの発振器に基づいて生成されてもよい。参照信号の周波数は、発振信号の周波数よりはるかに低くあってもよい。例えば、ｆｒｅｆは１０ＭＨｚであってもよく、ｆｏｓｃは数ＧＨｚであってもよい。
【００１３】
入力位相Ｐ（ｔ）、出力位相Ｂ（ｔ）およびフィードバック位相Ｚ（ｔ）は、発振サイクルのユニットで与えられてもよい。図１で示されたデザインにおいて、ＤＰＬＬ１００のフィードバック経路は、（ｉ）発振サイクルの整数で与えられる粗い出力位相を測定するためのＲＦアキュムレータ１２２、および（ｉｉ）１つの発振サイクルの小数によって与えられる細かい出力位相を測定するためのＴＤＣ１３０、を含んでいる。ＲＦアキュムレータ１２２およびＴＤＣ１３０のコンビネーションは、ＲＦアキュムレータ１２２からの粗い／整数部およびＴＤＣ１３０からの細かい／小数部を含んでいるトータルの出力位相Ｂ（ｔ）を測定する。ここにある記述において、「細かい（fine）」と「小数（fractional）」の用語は交換可能に使用される、そして「粗い（coarse）」と「整数（integer）」も交換可能に使用される。出力位相の予測であるフィードバック位相Ｚ（ｔ）は、ループフィルタ１１６のための位相エラーを得るために、入力位相から引かれる。
【００１４】
ＤＰＬＬ１００の中のブロックはすべて、ＲＦアキュムレータ１２２を除いて、参照信号に基づいて動作されてもよい。ＲＦアキュムレータ１２２は、発振信号に基づいて動作する。それは、参照信号より周波数において何倍も高いかもしれない。従って、ＲＦアキュムレータ１２２は、ＤＰＬＬ１００のトータル消費電力の大きな小数（例えば、およそ５０％）に関与するかもしれない。したがって、バッテリー電源を節約するために、ＲＦアキュムレータ１２２を備えたＤＰＬＬ１００をターンオフする動作は望ましいかもしれない。
【００１５】
参照信号の１サイクルである１つの基準サイクルにおいて、トータル出力位相θｔｏｔａｌは次のように与えられてもよい。
【数１】
【００１６】
トータル出力位相は、発振サイクルのユニットで与えられ、整数部θｉｎｔおよび小数部θｆｒａｃに分割されてもよい。整数部θｉｎｔは、発振サイクルの整数または２πラジアンの整数倍で与えられてもよい。小数部θｆｒａｃは、１発振サイクルの小数によってまたは０から２πラジアンの範囲内で与えられてもよい。整数部θｉｎｔおよび小数部θｆｒａｃは、以下のように与えられてもよい。
【数２】
【数３】
【００１７】
ＲＦアキュムレータ１２２は、基準サイクル内の発振サイクルの数の決定により、出力位相の整数部を決定してもよい。ＴＤＣ１３０は、参照信号の位相に対する発振信号の位相の比較により、出力位相の小数部を決定してもよい。
【００１８】
図２は、ＴＤＣ１３０の入力に対する出力のプロットを示す。水平軸は出力位相Ｂ（ｔ）を示す。それはＴＤＣ１３０への入力である。垂直軸は、ＴＤＣ出力Ｆ（ｔ）を示す。水平および垂直軸の両方については、１発振サイクルは２πに等しい。図２に示されるように、ＴＤＣ１３０は、入力に対する不連続な出力を有する。ＴＤＣ出力Ｆ（ｔ）は、０から２πまでの出力位相Ｂ（ｔ）と等しい。その後、Ｂ（ｔ）＝２πの時、０にラップアラウンドする。その後、２πから４πまでのＢ（ｔ）で直線的に増加する。その後、Ｂ（ｔ）＝４πの時、０にラップアラウンドする、など。
【００１９】
ＴＤＣ出力での不連続は、ＤＰＬＬが適切に動作するために取り組まれるべきである。これらの不連続に取り組む方法の１つは、出力位相Ｂ（ｔ）が２πを超える回数の跡を追うために、ＲＦアキュムレータ１２２を使用することである。そのとき、ＲＦアキュムレータ１２２の出力は、不連続を避ける０から２πまでの動作範囲を制限するために、２πの整数倍で、ＴＤＣ出力に加えられてもよい。しかしながら、ＲＦアキュムレータ１２２は、その高い動作周波数のために多くの電流を消費してもよい。
【００２０】
図２に示されるように、ＴＤＣ出力はすべての２πをジャンプするが、連続的な位相跳躍間、２πの範囲を超えて連続する。出力位相の変化率が制限された場合、それらが生じるとともに、ＴＤＣ出力での位相跳躍は確認されて説明されてもよい。例えば、Ｍ（ｔ）＝０のため、ＤＰＬＬ１００は調節されていないかもしれない。Ｐ（ｔ）はすべてのｔのための小数部がない。初期条件は、Ｅ（０）＝０のため、Ｆ（０）＝０、Ａ（０）＝Ｐ（０）でもよい。ＤＰＬＬがロックされるので、制御信号Ｓ（ｔ）は一定値を有してもよい。出力位相がわずかに（例えば、０．１ラジアンによって）増加する場合、そのとき、ＴＤＣ１３０はこの位相を測定し、補償信号（例えば、Ｅ（ｔ）＝−０．１ラジアン）を提供するだろう。しかしながら、出力位相Ｂ（ｔ）がわずかに（例えば、−０．１ラジアンによって）減少する場合、そのとき、ＴＤＣ１３０は大きな値（例えば、２π−０．１ラジアン）を出力するだろう。そのとき、位相エラーは、１発振サイクル毎に間違われるだろう。それは、逆に、ＤＰＬＬのパフォーマンスに影響を与えるかもしれない。
【００２１】
しかしながら、出力位相の変化率が制限された場合、基準サイクル内のＴＤＣ出力のどんな大規模な変更も、位相跳躍に起因してもよい。そのとき、１発振サイクルは、正確な位相値を得るために、ＴＤＣ出力に追加され、または、ＴＤＣ出力から引かれてもよい。上記の例で、ＴＤＣ出力のための２π−０．１ラジアンの大きな値は、位相跳躍に起因されてもよい。２πは、この値から引かれてもよい。−０．１ラジアンは、正確なＴＤＣ出力値として提供されてもよい。
【００２２】
一態様では、ＤＰＬＬは、ＲＦアキュムレータを使用せずに、ＴＤＣからの出力位相の小数および入力位相の小数部に基づいて操作される。各基準サイクルでは、ＴＤＣ出力は、入力位相の小数部から以下のように引かれてもよい。
【数４】
【００２３】
ここで、Ｐｆ（ｔ）は、入力位相の小数部で、０から２πまでの範囲である。Ｄ（ｔ）は、入力位相の小数部と出力位相の小数部であるＴＤＣ出力との間の差である。
【００２４】
入力位相の変化率および出力位相の変化率は、制限されていると仮定されてもよい。また、位相エラーは、各基準サイクルの−πからπの範囲内にあると仮定されてもよい。位相エラーは、以下のように決定されてもよい。
【数５】
【００２５】
方程式（５）は、Ｄ（ｔ）が＋πおよび−πのしきい値と比較されたデザインを示す。Ｄ（ｔ）は、他のしきい値と比較されてもよい。
【００２６】
方程式（５）に示されるように、位相差がπより大きいまたはπより小さい場合、位相跳躍は生じたと仮定される。この場合、２πは、合成の位相エラーがゼロ近くであるように、位相差から追加されるかまたは引かれてもよい。
図３は、もっぱら入力位相および出力位相の小数部に基づいて動作するＤＰＬＬ３００のデザインのブロック図を示す。ＤＰＬＬ３００内では、図１でアナログ加算器１１０および入力アキュムレータ１１２に関して上述されるように、アナログ加算器３１０および入力アキュムレータ３１２は、動作し、そして、入力位相Ｐ（ｔ）を提供する。ユニット３１３は、入力位相を受け取り、小数部Ｐｆ（ｔ）を提供する。ＴＤＣ３３０は、制御発振器３１８からの発振信号および参照信号を受け取り、発振信号と参照信号との間の細かい／小数位相差を示すＴＤＣ出力Ｆ（ｔ）を提供する。アナログ加算器３１４は、小数入力位相Ｐｆ（ｔ）からＴＤＣ出力Ｆ（ｔ）を引き、そして、位相差Ｄ（ｔ）を提供する。ユニット３１５は、位相差を受け取り、例えば、方程式（５）に示されるように、位相エラーＥ（ｔ）を決定する。ループフィルタ３１６は、位相エラーをフィルタし、発振器３１８に制御信号Ｓ（ｔ）を供給する。
【００２７】
１つのデザインでは、ＲＦアキュムレータは、変調信号のために発振器３１８をロックするために最初に使用されてもよい。（図３中で示されない）ロック検出器は、例えば、位相エラーの大きさの観察によって、ＤＰＬＬ３００がロックしたかどうか判断してもよい。ＤＰＬＬ３００がロックした後、ＲＦアキュムレータはディセーブルになってもよい。また、入力位相および出力位相の小数部だけが、ＤＰＬＬを操作するために使用されてもよい。
【００２８】
別の態様では、合成されたアキュムレータは、粗い／整数出力位相を決定するために使用されてもよい。合成されたアキュムレータは、発振信号の代わりに参照信号に基づいて動作し、したがって、ＲＦアキュムレータより非常に少ない電力を消費してもよい。
【００２９】
図４は、合成されたアキュムレータでＤＰＬＬの動作を例証する。図４中で示される例で、発振信号の周波数は、参照信号の周波数の３．２５倍である。また、３．２５の周波数制御ワード（ＦＣＷ）は、図１中のチャネル周波数として提供されてもよい。簡単にするために、ＤＰＬＬは、発振信号と参照信号の立ち上がりエッジに基づいて、ロックされ引き起こされると仮定される。
【００３０】
発振信号は、図４の一番上の第１のラインで示される。また、参照信号は、第２のラインで示される。ＲＦアキュムレータの出力は、第３のラインで示される。ＲＦアキュムレータは、発振信号の各立ち上がりエッジの一つによって増加し、それらが生じるとき、発振サイクルのトラックをキープする。ＲＦアキュムレータの出力は、参照信号の各立ち上がりエッジでラッチされる。また、ラッチされた値のそれぞれは、第３のラインで円内に示される。ラッチされた値のそれぞれは、最も近い整数値へ発振サイクルの数を切り捨てることにより得られる。例えば、図４中に参照信号の第１および第２の立ち上がりエッジの間に３．２５の発振サイクルがある。そして、ＲＦアキュムレータの出力は、端数が切り捨てられた３．２５に等しい、３である。図４中で示される例で、基準サイクル毎に３．２５の発振サイクルがある。また、ラッチされた値は、０、３、６、９、１３などである。
【００３１】
理想的なＴＤＣの出力は、第４のラインで示される。ＴＤＣは、端数を切り捨てる機能によって見落とされた出力位相の小数部を測定する。小数部は、参照信号の立ち上がりエッジと発振信号の最も近い前の立ち上がりエッジとの間の差に等しい。ＴＤＣは、参照信号の各立ち上がりエッジのために０と１．０の間の小数値を供給する。図４に示されるように、ＴＤＣの出力は周期的である。フィードバック位相は、ＴＤＣからの細かい／小数部およびＲＦアキュムレータからの粗い／整数部を加えることにより得られてもよい。
整数インクリメントＮ（ｔ）と呼ばれる、１つの基準サイクル当たりの発振サイクルの端数を切り捨てた数は、第５のラインで示される。参照信号の各立ち上がりエッジについては、Ｎ（ｔ）は、現在のラッチされた値と先のラッチされた値の間の差に等しい。図４中で示される例で、Ｎ（ｔ）は、３、３、３、４、３、３、３、４、３などのシーケンスである。Ｎ（ｔ）は、３．２５の平均値を持っており、ＴＤＣ出力と同じ方法で周期的である。更に、Ｎ（ｔ）は、たった２つの可能な整数値しか持っていない。それは、ＤＰＬＬがロックした後、図４中で示される例において３と４である。ＤＰＬＬがナローバンド周波数変調で適用される場合さえ、２つの整数値間のこのトグリングは真実である。３つの整数値間でトグルするために、周波数変調は基準周波数ｆｒｅｆより大きい必要があるだろう。その結果、付加的な十分な発振サイクルは、基準サイクル内に適合することができる。一般的には、ピーク変調周波数は、基準周波数のほんの少しである。例えば、ピーク変調周波数は、ほとんどＭＨｚではないかもしれない。一方、基準周波数は、１０ＭＨｚかもしれない。この場合、Ｎ（ｔ）は、２つの可能な整数値しかない。
【００３２】
Ｎ（ｔ）が２つの可能な整数値しか取得できない場合、発振器周波数ｆｏｓｃで動作するＲＦアキュムレータの使用なしでＮ（ｔ）を決定することは可能かもしれない。これは、ＤＰＬＬが変調される場合さえ、１つの基準サイクル当たりの少量だけによって位相エラーが変わるという事実の開発により達成されてもよい。例えば、４ＧＨｚの発振器を備えたローバンドＥＤＧＥおよびＤＰＬＬ出力の４倍のディビジョンのために、ピーク周波数変調はおよそ３ＭＨｚかもしれない。基準周波数は、およそ５７ＭＨｚかもしれない。また、１つの基準サイクル当たりの入力位相の最大の変更は、基準サイクルのおよそ０．３ラジアンまたは約５％かもしれない。したがって、変調は、２π位相跳躍を不明瞭にしない。ＤＰＬＬの操作は、本質的に不変である。
【００３３】
Ｎ（ｔ）は、以下のようにＲＦアキュムレータを使用せずに決定されてもよい。各基準サイクルまたは最新間隔ｔについては、Ｎ（ｔ）の正確な値は、Ｎ（ｔ）のための２つの仮説の評価により決定されてもよい。第１の仮説ａは、Ｎ（ｔ）が２つの値の中でより小さい場合のためである。それは、ＮＬとして表示され、図４で示される例のために３に等しい。第２の仮説ｂは、Ｎ（ｔ）が２つの値の中でより大きい場合のためである。それは、ＮＨとして表示され、図４で示される例のために４に等しい。より小さな位相エラー大きさを提供する仮説は、選択されてもよい。また、正確な仮説のためのＮＬまたはＮＨは、発振サイクルの数のランニングカウントを格納するレジスタを更新するために使用されてもよい。このレジスタは、粗い出力位相Ｃ（ｔ）を提供する。それは、発振サイクルの整数の中で与えられる。
【００３４】
２つの仮説ａおよびｂは、以下のように評価されてもよい。レジスタは、例えば、ＤＰＬＬがロックした後、入力位相Ｐ（ｔ）の整数部に基づいて、初期化されてもよい。図４で示される例で、レジスタはゼロにするために初期化される。参照信号の第２の立ち上がりエッジで、仮説ａは、Ｚａ（１）＝３＋０＋０．２５＝３．２５の仮定された出力位相を有する。ここで、３は仮説ａのためのＮＬ値であり、０はレジスタからの粗い出力位相Ｃ（１）であり、０．２５はＴＤＣ出力値である。仮説ｂは、Ｚｂ（１）＝４＋０＋０．２５＝４．２５の仮定された出力位相を有する。ここで、４は仮説ｂのためのＮＨ値である。２つの仮説用の仮定された出力位相Ｚａ（１）およびＺｂ（１）は、入力位相Ｐ（１）＝３．２５と比較される。Ｚａ（１）はＺｂ（１）よりＰ（１）に接近しているので、仮説ａは正確な仮説である。その後、レジスタは３ずつ更新される。それは、正確な仮説ａのためのＮＬ値で、３の粗い出力位相を格納する。
【００３５】
参照信号の第３の立ち上がりエッジにおいて、仮説ａは、Ｚａ（２）＝３＋３＋０．５＝６．５の仮定された出力位相を有する。ここで、１つ目の３は仮説ａのためのＮＬ値であり、２つ目の３はレジスタからの粗い出力位相Ｃ（２）であり、０．５はＴＤＣ出力値である。仮説ｂは、Ｚｂ（２）＝４＋３＋０．５＝７．５の仮定された出力位相を有する。ここで、４は仮説ｂのためのＮＨ値である。２つの仮説用の仮定された出力位相Ｚａ（２）およびＺｂ（２）は、入力位相Ｐ（２）＝６．５と比較される。Ｚａ（２）はＺｂ（２）よりＰ（２）に接近しているので、仮説ａは正確な仮説である。その後、レジスタは３ずつ更新される。それは、正確な仮説ａのためのＮＬ値であり、６の粗い出力位相を格納する。同じ処理は、個々の後の基準サイクルのために繰り返されてもよい。
【００３６】
一般に、Ｎ（ｔ）のための２つの可能な整数値は以下のように決定されてもよい。
【数６】
【００３７】
ここで、ＮＬは、Ｎ（ｔ）のための２つの可能な整数値の中でより小さい。ＮＨは、Ｎ（ｔ）のための２つの可能な整数値の中でより大きい。
仮説ａおよびｂのための仮定された出力相は、以下のように決定されてもよい。
【数７】
【数８】
【００３８】
ここで、Ｃ（ｔ）は、基準サイクルｔの中の粗い出力位相である。Ｚａ（ｔ）は、基準サイクルｔの中の仮説ａのための仮定された出力位相である。Ｚｂ（ｔ）は、基準サイクルｔの中の仮説ｂのための仮定された出力位相である。
【００３９】
仮説ａおよびｂのための仮定された位相エラーは、以下のように決定されてもよい。
【数９】
【数１０】
【００４０】
ここで、Ｅａ（ｔ）は、基準サイクルｔの中の仮説ａのための仮定された位相エラーである。Ｅｂ（ｔ）は、基準サイクルｔの中の仮説ｂのための仮定された位相エラーである。
粗い出力位相、以下のように更新されてもよい。
【数１１】
【００４１】
基準サイクルｔの中の位相エラーＥ（ｔ）は、以下のように決定されてもよい。
【数１２】
【００４２】
方程式（１２）からの位相エラーは、ＤＰＬＬの中のループフィルタに提供されてもよい。
【００４３】
方程式（６）から（１２）で示されるように、与えられた基準サイクルの中でＮ（ｔ）の２つの可能な整数値間で選ぶために、２つの仮説ａおよびｂは評価されてもよい。入力位相に近い仮定された出力位相を有する、または、小さな位相エラーの大きさと等しい仮説が選択されてもよい。
【００４４】
図５は、合成されたアキュムレータを備えたＤＰＬＬ５００のデザインのブロック図を示す。ＤＰＬＬ５００の内では、図１中のアナログ加算器１１０および入力アキュムレータ１１２に関して上述されるように、アナログ加算器５１０および入力アキュムレータ５１２は動作し、入力位相Ｐ（ｔ）を提供する。
【００４５】
ＴＤＣ５３０は、制御発振器５１８からの発振信号および参照信号を受け取り、発振信号と参照信号との間の位相差を示すＴＤＣ出力Ｆ（ｔ）を提供する。位相検出器５２０は、発振信号、ＴＤＣ出力および入力位相を受け取り、第１の位相エラーＥ１（ｔ）を生成する。位相検出器５２０は、図１中のＲＦアキュムレータ１２２、ラッチ１２４およびアナログ加算器１１４と１２６に関して上述されるように動作する、ＲＦアキュムレータ５２２、ラッチ５２４およびアナログ加算器５２６を含んでいる。位相検出器５２０は、モード信号によってイネーブル（enable）になってもよいしディセーブル（disable）になってもよい。位相検出器５４０は、チャネル周波数、参照信号、ＴＤＣ出力および入力位相を受け取り、第２の位相エラーＥ２（ｔ）を生成する。位相検出器５４０は、合成されたアキュムレータを含んでおり、下記に述べられるようにインプリメントされてもよい。位相検出器５４０は、モード信号によってイネーブルになってもよいしディセーブルになってもよい。位相検出器５２０または５４０の一方は、任意の所定のモーメントでイネーブルになってもよい。また、他方の位相検出器は、バッテリー電源を保存するためにディセーブルになってもよい。
【００４６】
マルチプレクサ（Ｍｕｘ）５１４は、位相検出器５２０および５４０のそれぞれから２つの位相エラーＥ１（ｔ）およびＥ２（ｔ）、モード信号を受け取り、位相エラーＥ（ｔ）を提供する。マルチプレクサ５１４は、位相検出器５２０がイネーブルになる場合に、位相エラーＥ（ｔ）として第１の位相エラーＥ１（ｔ）を提供し、位相検出器５４０がイネーブルになる場合に、位相エラーＥ（ｔ）として第２の位相エラーＥ２（ｔ）を提供する。ループフィルタ５１６は、位相エラーＥ（ｔ）をフィルタし、発振器５１８に制御信号Ｓ（ｔ）を供給する。
【００４７】
１つのデザインでは、位相検出器５２０は、最初にイネーブルになり、変調信号への発振器５１８をロックするために使用されてもよい。ＤＰＬＬ５００がロックした後、位相検出器５２０はディセーブルになってもよく、位相検出器５４０はイネーブルになってもよい。ロック検出器５５０は、位相検出器５２０から第１の位相エラーＥ１（ｔ）を受け取り、ＤＰＬＬ５００がロックしたかどうか判断する。これは、第１の位相エラーＥ１（ｔ）の大きさの観察により達成されてもよい。それは、ＤＰＬＬ５００がロックされない場合、最初に大きいかもしれないし、ＤＰＬＬ５００がロックされる場合、小さいかもしれない。ロック検出器５５０は、ＤＰＬＬがロックされる場合にある論理値（例えば「１」）またはＤＰＬＬがロックされない場合に他の論理値（例えば「０」）にセットされてもよいロックインジケータを提供する。モードセレクタ５５２は、ロックインジケータおよび図５中で示されない可能な他の入力を受け取り、モード信号を提供する。例えば、モードセレクタ５５２は、位相検出器５４０をイネーブルにし、ＤＰＬＬがロックされたらすぐにまたは後で位相検出器５２０をディセーブルにしてもよい。位相検出器５２０および５４０の両方は、ＲＦアキュムレータ５２２のスイッチを切る前に、期間のために同時にイネーブルになってもよい。ロックの損失が検知される場合（例えば、ＤＰＬＬ５００へ致命的な妨害のために）は常にまたは他の理由の場合、モードセレクタ５５２は再度位相検出器５２０もイネーブルにしてもよい。ＤＰＬＬがロックされない場合に、（図３中で示されない）ＲＦアキュムレータの出力を備えた位相エラーを生成するために、ロック検出器５５０およびモードセレクタ５５２も、図３中でＤＰＬＬ３００のために使用されてもよい。
図６は、図５中の位相検出器５４０のデザインのブロック図を示す。このデザインでは、位相検出器５４０は、合成されたアキュムレータ６１０、仮説評価ユニット（hypotheses evaluation unit）６２０およびラウンディングユニット（rounding unit）６３０を含んでいる。ラウンディングユニット６３０は、チャネル周波数を受け取り、Ｎ（ｔ）のための２つの可能な整数値を決定してもよい。それは、ＮＬおよびＮＨである。または、ユニット６３０は、図５中のラッチ５２４から粗い出力位相Ａ（ｔ）を受け取ってもよい。ＤＰＬＬ５００がロックされ、位相検出器５２０がイネーブルになる場合、粗い出力位相Ａ（ｔ）は、ＮＬおよびＮＨの間でトグルすべきである。したがって、ユニット６３０は、ＤＰＬＬ５００がロックした後、粗い出力位相Ａ（ｔ）の値に基づいて、ＮＬおよびＮＨを決定してもよい。
【００４８】
合成されたアキュムレータ６１０は、発振サイクルの数のトラッキングを保持するが、発振信号の代わりに参照信号に基づいて動作する。これは、ＤＰＬＬ５００のための消費電力を非常に低減してもよい。合成されたアキュムレータ６１０は、レジスタ６１２、アナログ加算器６１４およびマルチプレクサ６１６を含んでいる。レジスタ６１２は、発振サイクルの整数中の現在の粗い出力位相Ｃ（ｔ）を格納する。マルチプレクサ６１６は、ＮＬおよびＮＨ、仮説が正確な／勝利の仮説かを示すセレクト信号を受け取る。各基準サイクルでは、マルチプレクサ６１６は、仮説ａが正確な仮説である場合にＮＬを提供し、仮説ｂが正確な仮説である場合にＮＨを提供する。アナログ加算器６１４は、レジスタ６１２からの現在の粗い出力位相Ｃ（ｔ）およびマルチプレクサ６１６の出力を合計し、最新の粗い出力位相Ｃ（ｔ＋１）を提供する。それは、レジスタ６１２に格納される。レジスタ６１２、アナログ加算器６１４およびマルチプレクサ６１６は、方程式（１１）でインプリメントする。
【００４９】
ユニット６２０は、各基準サイクル中の２つの仮説ａおよびｂを評価し、正確な仮説を示すセレクト信号と同様に位相エラーＥ２（ｔ）を提供する。方程式（７）で示されるように、ユニット６２０内では、アナログ加算器６２２ａは、レジスタ６１２からの粗い出力位相Ｃ（ｔ）、ＴＤＣ出力Ｆ（ｔ）およびＮＬを受け取り、合計し、仮説ａのために仮定された出力位相Ｚａ（ｔ）を供給する。方程式（９）で示されるように、アナログ加算器６２４ａは、入力位相Ｐ（ｔ）から仮定された出力位相Ｚａ（ｔ）を引き、仮説ａのために仮定された位相エラーＥａ（ｔ）を供給する。同様に、方程式（８）で示されるように、アナログ加算器６２２ｂは、粗い出力位相Ｃ（ｔ）、ＴＤＣ出力Ｆ（ｔ）およびＮＨを受け取り、合計し、仮説ｂに仮定された出力位相Ｚｂ（ｔ）を供給する。方程式（１０）で示されるように、アナログ加算器６２４ｂは、入力位相Ｐ（ｔ）から仮定された出力位相Ｚｂ（ｔ）を引き、仮説ｂに仮定された位相エラーＥｂ（ｔ）を供給する。
【００５０】
セレクタ６２６は、２つの仮説のために仮定された位相エラーＥａ（ｔ）およびＥｂ（ｔ）を受け取り、２つの仮定された位相エラーの小さな大きさを決定する。方程式（１２）で示されるように、セレクタ６２６は、位相検出器５４０からの位相エラーＥ２（ｔ）として小さな大きさで仮定された位相エラーに供給する。セレクタ６２６は、セレクト信号も提供する。それは、小さな仮定された位相エラー大きさを生産する正確な仮説を示す。
【００５１】
図４および６は、ＲＦアキュムレータ出力を、例えば、３．２５から３まで下がる、６．５から６まで下がるなど切り捨てたデザインを示す。この場合、ＴＤＣ出力Ｆ（ｔ）は、各仮説のために粗い出力位相Ｃ（ｔ）に加えられる。別のデザインでは、ＲＦアキュムレータ出力は、例えば、３．２５から４まで上がる、６．５〜７まで上がるなど、切り上げられる。この場合、ＴＤＣ出力Ｆ（ｔ）は、（図中で示されない）各仮説のために粗い出力位相Ｃ（ｔ）から引かれる。一般に、仮説は、合成されたアキュムレータがどのように更新されるかと一致するやり方で評価されてもよい。
【００５２】
図６は、２つの整数値ＮＬおよびＮＨがＤＰＬＬ５００の通常動作の間に可能な場合用の合成されたアキュムレータ６１０および仮説評価ユニット６２０のデザイン例を示す。Ｎ（ｔ）は、例えば、広帯域の変調またはＤＰＬＬ５００が初めにパワーアップするために、２つを超える可能な整数値を有してもよい。広帯域の変調による大規模な周波数差は、合成されたアキュムレータからの粗い出力位相に補正率（correction factor）を適用することにより補正されてもよい。一般に、１つの仮説は、Ｎ（ｔ）の個々の可能な整数値のために評価されてもよい。最も小さな位相エラーを備えた仮説は、選択されてもよい。合成されたアキュムレータは、選択された仮説のためにＮ（ｔ）値に基づいて更新されてもよい。
１つのデザインでは、例えば、図５に示されるように、ＤＰＬＬは、発振周波数で動作するＲＦアキュムレータと、基準周波数で動作する合成されたアキュムレータとの両方を含んでいる。図５に関して上述されるように、ＲＦアキュムレータは、動作の最初に使用されてもよい。ＤＰＬＬがロックした後、合成されたアキュムレータは、通常動作の間に使用されてもよい。
【００５３】
別のデザインでは、ＤＰＬＬは、基準周波数で動作する合成されたアキュムレータだけを含んでいる。オペレーションの最初で、さらに（例えば、３、４または恐らくより多くの）仮説は、Ｎ（ｔ）のより多くの可能な値のために評価されてもよい。ＤＰＬＬがロックした後、少数（例えば２つ）の仮説がより少数の可能なＮ（ｔ）値のために評価されてもよい。選択的に、同じ数の仮説（例えば２つの仮説）は、オペレーションの最初におよび通常動作の間に評価されてもよい。ループ帯域幅は、可能なＮ（ｔ）値の制限された数を備えたＤＰＬＬのために、希望の獲得パフォーマンスを達成するために選択されてもよい。
【００５４】
図５中のＤＰＬＬ５００は、図３中のＤＰＬＬ３００と等価なやり方で動作してもよい。ＤＰＬＬ５００がロックされる場合、仮定された位相の整数部（それは合成されたアキュムレータ６１０からの粗い出力位相Ｃ（ｔ）である）は、入力位相の整数部と一致するべきである。これらの２つの整数部は、図６中のアナログ加算器６２４ａおよび６２４ｂによってキャンセルされるだろう。小数部間の違いだけは、位相エラーＥ２（ｔ）の中で提供されるだろう。
【００５５】
図７は、図５中のＴＤＣ５３０のデザインの概略図を示す。ＴＤＣ５３０は、参照信号の位相に対する発振信号の位相を比較し、分解能の多数の（Ｂ）ビットで検出された位相差を提供する。
【００５６】
ＴＤＣ５３０は、２Ｂの遅延素子７１０ａから７１０ｚ、２ＢのＤフリップフロップ７１２ａから７１２ｚ、およびサーモメータバイナリコンバータ７１４を含んでいる。遅延素子７１０ａから７１０ｚは、発振信号を受け取る遅延要素７１０ａと連続して結合される。各遅延要素７１０は、希望の遅延分解能を得るためにインバーターおよび／または他のタイプの論理素子でインプリメントされてもよい。遅延素子７１０ａから７１０ｚは、およそ１発振サイクルの合計遅延を提供する。例えば、発振周波数ｆｏｓｃが４ＧＨｚである場合、１発振サイクルは２５０ピコセカンド（ｐｓ）である。各遅延要素７１０は、約２５０／２Ｂｐｓの遅れを提供する。
【００５７】
Ｄフリップフロップ７１２ａから７１２ｚは、遅延素子７１０ａから７１０ｚの出力にそれぞれつながれたそれらのＤ入力と、参照信号を受け取るそれらのクロック入力を有する。各Ｄフリップフロップ７１２は、関連する遅延要素７１０からの出力信号をサンプリングし、コンバータ７１４にサンプリングされた出力を供給する。ロジックロウのＤフリップフロップの数に対してロジックハイのＤフリップフロップの数は、発振信号と参照信号との間の位相差を示す。この位相差は、１／２Ｂ発振サイクルの分解能を有する。コンバータ７１４は、Ｄフリップフロップ７１２ａから７１２ｚからの２Ｂの出力を受け取り、これらの２Ｂの出力をＢビット２進値に変換し、細かい／小数出力位相としてＢビット２進値を提供する。
【００５８】
一般に、ＴＤＣ５３０は、分解能のビットの任意数でデザインされてもよい。例えば、Ｂは、希望の遅延分解能、集積回路（ＩＣ）プロセスなどにおいて利用可能な最小の遅延に応じて、８以上かもしれない。希望の遅延分解能は、ＤＰＬＬ５００が使用されるアプリケーションに依存してもよい。
【００５９】
ＤＰＬＬは、様々なアプリケーションに使用されてもよい。例えば、ＤＰＬＬは、周波数合成器が希望の周波数で発振信号を生成するために使用されてもよい。この場合、変調信号Ｍ（ｔ）は、省略されるか、またはゼロにセットされてもよい。ＤＰＬＬは、ポーラモジュレータ、クアドラチュアモジュレータ、位相変調器、周波数変調器、復調器などに使用されてもよい。モジュレータについては、変調信号の帯域幅は、ＤＰＬＬの閉じたループ帯域幅より大きくてもよい。ＤＰＬＬは、変調信号の広い帯域幅に対応するデザインでもよい。
【００６０】
図８は、広帯域変調を支援するＤＰＬＬ３０２のデザインのブロック図を示す。ＤＰＬＬ３０２は、図３中のＤＰＬＬ３００のブロックをすべて含んでいる。ＤＰＬＬ３０２は、スケーリングユニット３２０およびアナログ加算器３１７をさらに含んでいる。
【００６１】
ＤＰＬＬ３０２は、高帯域変調を達成するために２ポイントまたはデュアルポートの変調をインプリメントする。変調信号Ｍ（ｔ）は、ローパス変調パスおよびハイパス変調パスの両方に提供されてもよい。ローパス変調パスでは、アナログ加算器３１０および入力アキュムレータ３１２は、変調信号Ｍ（ｔ）上で動作し、入力位相Ｐ（ｔ）を提供する。入力アキュムレータ３１２による蓄積は、本質的に周波数を位相に変換する。ハイパス変調パスでは、スケーリングユニット３２０は、利得ｇ（ｔ）で変調信号Ｍ（ｔ）を受け取り、スケールし、第２の変調信号Ｘ（ｔ）を提供する。アナログ加算器３１７は、ループフィルタ３１６の出力と発振器３１８の入力との間で連結される。アナログ加算器３１７は、ループフィルタ３１６からのフィルタされた位相エラー信号およびスケーリングユニット３２０からの第２の変調信号Ｘ（ｔ）を合計し、発振器３１８のために制御信号Ｓ（ｔ）を供給する。
【００６２】
変調信号の帯域幅は、ＤＰＬＬ３０２が使用されるアプリケーションによって決定されてもよく、ＤＰＬＬの閉じたループ帯域幅より広くてもよい。ＤＰＬＬ３０２の中のローパス変調パスの帯域幅は、ループフィルタ３１６によって決定され、希望のノイズ・フィルタリングおよびループ・ダイナミクスを達成するために、比較的狭い（例えば、１００ｋＨｚ未満）かもしれない。個別のハイパスおよびローパス変調パスによって変調信号Ｍ（ｔ）を適用することによって、ＤＰＬＬ３０２は、ＤＰＬＬの閉じたループ帯域幅より広い信号の帯域幅を備えた発振器３１８を変調することができる。
【００６３】
簡単にするために、図３、５および８は、ＤＰＬＬ３００、５００および５０２の機能的ブロックをそれぞれ示す。特定の詳細は、明瞭さのために省略される。例えば、遅延は、これらのＤＰＬＬ内の様々な信号を適切な時間で調整するために、ＤＰＬＬ３００、３０２および５００の内の適切な場所に挿入されてもよい。
【００６４】
図３、５および８は、変調するＤＰＬＬのいくつかのデザイン例を示す。変調するＤＰＬＬは、他のデザインでインプリメントされてもよい。それらのうちのいくらかは、２００５年６月２１日に提出された「PHASE LOCKED LOOP HAVING A FORWARD GAIN ADAPTATION MODULE」とタイトルをつけられた米国特許６，９０９，３３１号に記述される。米国特許６，９０９，３３１号に記述されるように、ハイパス変調パス用の利得ｇ（ｔ）が決定されてもよい。
【００６５】
図３、５および８の中のＤＰＬＬ３００、５００および３０２のそれぞれのために、出力位相中の連続性は、発振器への妨害によってアップセットされるかもしれない。そのような妨害は、電源の故障、他のループなどからの誤った結合などから起こるかもしれない。一般に、基準サイクル当たりのピーク出力位相シフトの大きさが基準サイクルの２分の１未満である場合（通常はその場合であろう）、妨害は面倒ではない。したがって、これらのＤＰＬＬは、強健なパフォーマンスを提供することができてもよい。
【００６６】
図９は、ここに記述されたＤＰＬＬを使用する通信デバイス９００のデザインのブロック図を示す。デバイス９００は、無線通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、無線モデム、コードレス電話機、無線ステーション、ブルートゥースデバイスなどで使用されてもよい。デバイス９００は、符号分割多元接続（ＣＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交ＦＤＭＡ（ＯＦＤＭＡ）システム、無線ローカルエリアネットワーク（ＷＬＡＮ）などのような様々な無線通信方式に使用されてもよい。デバイス９００は、ｃｄｍａ２０００、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）などのようなＣＤＭＡ無線技術をサポートしてもよい。デバイス９００は、さらにグローバル移動体通信システム（ＧＳＭ（登録商標））のようなＴＤＭＡ無線技術をサポートしてもよい。これらの様々なシステムと無線の技術は、技術で知られている。
【００６７】
デバイス９００内では、データプロセッサ９１０は、シンボルを得るためにデータを処理（例えば、符号化および変調）してもよい。プロセッサ９１０は、合成された貴重なサンプルを得るために通信用に使われた無線技術に従って、シンボル上で他の処理（例えば、スプリーディング、スクランブルなど）を実行してもよい。プロセッサ９１０は、各合成された貴重なサンプルの実数部分を含む同相（inphase）データ信号Ｉ（ｔ）と、各合成された貴重なサンプルの虚数部分を含む直交（quadrature）データ信号Ｑ（ｔ）と、を提供してもよい。クアドラチュアポーラコンバータ９２０は、Ｉ（ｔ）およびＱ（ｔ）データ信号を受け取ってもよく、各合成された貴重なサンプルをデカルト座標から極座標に変換し、エンベロープ信号Ｙ（ｔ）および位相信号θ（ｔ）を提供する。
【００６８】
エンベロープパスでは、マルチプライヤ９２２は、所望の出力電力レベルを得るために、エンベロープ信号に利得Ｇを掛けてもよい。遅延ユニット９２４は、エンベロープ信号と位相信号を調整する時間にプログラム可能な遅延量を供給してもよい。フィルタ９２６は、適切なフィルタ応答を備えた遅延エンベロープ信号をフィルタしてもよい。デジタル−アナログ変換器（ＤＡＣ）９２８は、フィルタされたエンベロープ信号をアナログに変換し、出力エンベロープ信号を提供してもよい。電力増幅器（ＰＡ）９５４の利得は、振幅変調を達成するために出力エンベロープ信号によって変えられてもよい。
【００６９】
位相パスでは、微分器９３０は、位相信号（ｔ）を微分し、変調信号Ｍ（ｔ）を提供してもよい。それは、Ｉ（ｔ）およびＱ（ｔ）データ信号の周波数成分を含んでいてもよい。ＤＰＬＬ９４０は、変調信号Ｍ（ｔ）を受け取り、ＤＣＯ９５０のために制御信号Ｓ（ｔ）を生成してもよい。ＤＰＬＬ９４０は、図３中のＤＰＬＬ３００、図５の中のＤＰＬＬ５００、または図８中のＤＰＬＬ３０２でインプリメントされてもよい。ＤＣＯ９５０は、変調信号によって変調される位相変調信号を生成してもよい。増幅器（Ａｍｐ）９５２は、位相変調信号を増幅してもよい。ＰＡ９５４は、出力エンベロープ信号に基づいて増幅器９５２の出力をさらに増幅してもよく、変調された位相と振幅の両方があるＲＦ出力信号を提供する。
【００７０】
コントローラ／プロセッサ９６０は、データプロセッサ９１０およびデバイス９００内の他のブロックのオペレーションをコントロールしてもよい。メモリ９６２は、コントローラ／プロセッサ９６０および／または他のブロックのために、データとプログラムコードを格納してもよい。
【００７１】
デバイス９００中の様々なブロックは、デジタルでインプリメントされてもよい。例えば、プロセッサ９１０からフィルタ９２６、微分器９３０、ＤＰＬＬ９４０およびコントローラ／プロセッサ９６０は、デジタルシグナルプロセッサ（ＤＳＰ）、縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ、中央処理装置（ＣＰＵ）などの１つ以上で、インプリメントされてもよい。デジタルブロックは、特定用途向け集積回路（ＡＳＩＣ）および／または他の集積回路（ＩＣ）の１つ以上で、インプリメントされてもよい。デバイス９００中の残りのブロックは、アナログ回路でインプリメントされてもよい。ＤＣＯ９５０、増幅器９５２および／またはＰＡ９５４の一部は、ＲＦ ＩＣ（ＲＦＩＣ）、アナログＩＣ、混合信号ＩＣなどの１つ以上で、インプリメントされてもよい。
【００７２】
図１０は、発振器、例えば、ＤＣＯ、ＶＣＯなどをコントロールするためのプロセス１０００のデザインを示す。入力位相を得るために、変調信号を含んでもよい少なくとも１つの入力信号は、蓄積されてもよい（ブロック１０１２）。発振信号と参照信号との間の位相差は、発振信号のための出力位相の小数部を得るために、（例えばＴＤＣ）で決定されてもよい（ブロック１０１４）。
【００７３】
位相エラーは、入力位相の小数部および出力位相の小数部にのみ基づいて決定されてもよい（ブロック１０１６）。小数部は、発振信号の１サイクルの範囲を有してもよい。ブロック１０１６については、出力位相の小数部と入力位相の小数との間の位相差は、決定されてもよい。それが第１の値（例えば、マイナス２分の１発振サイクル）未満である場合、所定値（例えば、１発振サイクル）は位相差に加えられてもよい。それが第２の値（例えば、プラス２分の１発振サイクル）より大きい場合、所定値は位相差から引かれてもよい。所定値を加えるまたは引いた後の位相差がもしあれば、位相エラーとして提供されてもよい。発振器のための制御信号は、位相エラーに基づいて生成されてもよい（ブロック１０１８）。
【００７４】
出力位相の整数部は、（例えば、ＲＦアキュムレータで）発振信号のサイクル数のトラッキングを保持することにより決定されてもよい。位相エラーは、ロックされなかった場合、入力位相の整数および小数部、および出力位相の整数および小数部に基づいて決定されてもよい。位相エラーは、ロックされた場合、入力位相の小数部および出力位相の小数部にのみ基づいて決定されてもよい。
【００７５】
図１１は、発振器、例えば、ＤＣＯ、ＶＣＯなどをコントロールするためのプロセス１１００のデザインを示す。粗い出力位相Ｃ（ｔ）は、発振信号の周波数より低い周波数を持っている参照信号に基づいて、発振器から発振信号のサイクル数のトラッキングを追うことによって、（例えば、合成されたアキュムレータで）決定されてもよい（ブロック１１１２）。細かい出力位相Ｆ（ｔ）は、発振信号と参照信号との間の位相差に基づいて、例えばＴＤＣで、決定されてもよい（ブロック１１１４）。位相エラーＥ（ｔ）は、粗い出力位相、細かい出力位相および入力位相Ｐ（ｔ）に基づいて、決定されてもよい（ブロック１１１６）。発振器のための制御信号Ｓ（ｔ）は、位相エラーに基づいて生成されてもよい（ブロック１１１８）。
【００７６】
ブロック１１１２については、粗い出力位相は、各最新間隔、例えば、各基準サイクルの第１の整数値ＮＬまたは第２の整数値ＮＨのいずれかによって更新されてもよい。第１および第２の整数値は、例えば、方程式（６）に示されるように、発振信号の周波数および参照信号の周波数に基づいて決定された連続する整数値でもよい。２つの仮説は、第１および第２の整数値、粗い出力位相、細かい出力位相および入力位相に基づいて、各最新間隔の第１および第２の整数値のために評価されてもよい。粗い出力位相は、２つの仮説の評価の結果に基づいて、第１または第２の整数値によって更新されてもよい。例えば、第１の仮定された出力位相Ｚａ（ｔ）は、第１の整数値、粗い出力位相および細かい出力位相に基づいて決定されてもよい。第２の仮定された出力位相Ｚｂ（ｔ）は、第２の整数値、粗い出力位相および細かい出力位相に基づいて決定されてもよい。粗い出力位相は、（ｉ）第１の仮定された出力位相が第２の仮定された出力位相より入力位相に接近している場合は、第１の整数値によって、または、（ｉｉ）他の方法の場合は、第２の整数値によって、更新されてもよい。
【００７７】
粗い出力位相Ａ（ｔ）は、例えば、オペレーションの最初で、第１の持続時間の発振信号に基づいて、発振信号のサイクル数のトラッキングを保持することにより決定されてもよい。粗い出力位相Ｃ（ｔ）は、例えば、ロックが達成された後、第２の持続時間の参照信号に基づいて、発振信号のサイクル数のトラッキングを保持することにより決定されてもよい。
【００７８】
ここに記述されたＤＰＬＬは、様々な手段によってインプリメントされてもよい。例えば、ＤＰＬＬは、ハードウェア、ファームウェア、ソフトウェアまたはそれらのコンビネーションでインプリメントされてもよい。ハードウェアインプリメンテーションについては、ＤＰＬＬ内のブロックは、ＤＳＰ、デジタル信号処理装置（ＤＳＰＤ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、他の電子ユニットまたはここに記述した機能を実行するためにデザインされたデジタル回路、コンピュータ、またはそれらのコンビネーションの１つ以上で、インプリメントされてもよい。
【００７９】
ＤＰＬＬは、ＩＣ、アナログＩＣ、デジタルＩＣ、ＲＦＩＣ、混合信号（mixed-signal）ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、電子デバイスなどで、インプリメントされてもよい。ＤＰＬＬは、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（Ｎ−ＭＯＳ）、ＰチャネルＭＯＳ（Ｐ−ＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、砒化ガリウムなど（ＧａＡｓ）のような様々なＩＣプロセス技術で作り上げられてもよい。
【００８０】
ファームウェアおよび／またはソフトウェアインプリメンテーションについては、ＤＰＬＬ内のブロックは、ここに記述された機能を実行するコード（例えば、手順、機能、モジュール、インストラクションなど）でインプリメントされてもよい。一般に、ファームウェアおよび／またはソフトウェアコードを明確に具体化するどんなコンピュータ／プロセッサ判読可能な媒体は、ここに記述された技術をインプリメントするのに使用されてもよい。例えば、ファームウェアおよび／またはソフトウェアコードは、メモリ（例えば、図９中のメモリ９６２）に格納されてもよく、プロセッサ（例えば、プロセッサ９６０）によって実行されてもよい。メモリは、プロセッサ内またはプロセッサの外部でインプリメントされてもよい。ファームウェアおよび／またはソフトウェアコードは、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラム可能な読み取り専用メモリ（ＰＲＯＭ）、電気的消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、フロッピー（登録商標）ディスク、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）、磁気または光データ記憶デバイスなどのようなコンピュータ／プロセッサ判読可能な媒体に格納されてもよい。コードは、１つ以上のコンピュータ／プロセッサによって実行可能にされてもよく、コンピュータ／プロセッサ（ｓ）にここに記述された機能の特定の態様を実行させてもよい。
【００８１】
ここに記述されたＤＰＬＬをインプリメントする装置は、スタンドアロンデバイスかもしれないし、または大型デバイスの一部かもしれない。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／またはインストラクションを格納するためのメモリＩＣを含んでもよい１つ以上のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれてもよいモジュール、（ｖｉ）受信機、携帯電話、無線デバイス、ハンドセット、または移動体ユニット、（ｖｉｉ）その他、であってもよい。
【００８２】
開示の前の記述は、どんな当業者でも開示を実施または使用することを可能にするために提供される。開示への様々な変更は、当業者に容易に明白であろう。ここに定義された一般的な本質は、開示の範囲から外れずに、他の変化に適用されてもよい。したがって、その開示は、ここで記述した例およびデザインに制限されることは意図されず、ここに開示された本質および新しい特徴と一致する最も広い範囲を与えられる。
【分野】
【０００１】
現在の開示は、エレクトロニクス、さらに、特にデジタル位相同期ループに一般に関係がある。
【背景】
【０００２】
位相同期ループ(ＰＬＬ)は、多くのエレクトロニクス回路の不可欠な部分であり、通信回路において特に重要である。例えば、デジタル回路は、同期回路（synchronous circuit）をトリガするためにクロック信号を使用する、例えば、フリップフロップである。送信機と受信機は、局部発振器(ＬＯ)の信号を周波数アップコンバーション（upconversion）およびダウンコンバーション（downconversion）にそれぞれ使用する。無線通信システムのための無線デバイス(例えば、携帯電話)は、一般的に、送信機および受信機のためのデジタル回路およびＬＯ信号にクロック信号を使用する。クロックおよびＬＯ信号は発振器で生成される。そして、それらの周波数はＰＬＬでしばしばコントロールされる。
【０００３】
ＰＬＬは、一般的に、発振器からの発振信号の周波数および／または位相を調節するために使われた様々な回路ブロックを含む。これらの回路ブロックは、比較的大量の電力を消費するかもしれない。それは携帯電話のような携帯機器には不適当かもしれない。したがって、パフォーマンスを犠牲にせずに、ＰＬＬの消費電力を低減するためのテクニックに関する技術が必要である。
【概要】
【０００４】
よいパフォーマンスおよび低い消費電力を有しているデジタルＰＬＬ（ＤＰＬＬ）は、ここに記述される。ＤＰＬＬは、アナログ回路でよりむしろデジタルでインプリメントされた回路ブロックを備えたＰＬＬである。デジタルインプリメーションは、低コスト、少ない回路面積のような特定の利点を備えてもよい。
【０００５】
１つの態様では、ＤＰＬＬは入出力位相の小数部（fractional portion）に基づいて動作してもよい。ＤＰＬＬは、入力位相を得るために、少なくとも１つの入力信号（それは変調信号を含んでもよい）を蓄積してもよい。ＤＰＬＬは、例えば、タイムデジタルコンバータ（ＴＤＣ）を使用して、発振器からの発振信号と参照信号との間の位相差に基づいた出力位相の小数部を決定してもよい。その後、ＤＰＬＬは、入力位相の小数部および出力位相の小数部に基づいた位相エラーを決定してもよい。小数部は、発振信号の１つのサイクルの範囲を有してもよい。１つのデザインでは、ＤＰＬＬは、出力位相の小数部と入力位相の小数部との間の位相差を決定してもよい。その後、結果の位相エラーが所定範囲内（例えば、マイナス２分の１発振サイクルからプラス２分の１発振サイクルまで）であるように、ＤＰＬＬは、必要に応じて、位相差から所定値（例えば、１発振サイクル）を加えてもよい、または、所定値を引いてもよい。ＤＰＬＬは、位相エラーに基づいた発振器に関する制御信号を生成してもよい。
【０００６】
別の態様では、ＤＰＬＬは合成されたアキュムレータおよびＴＤＣを含んでいてもよい。合成されたアキュムレータは、発振信号のサイクル数のトラッキングを保持することにより、粗い（coarse）出力位相を決定してもよい。合成されたアキュムレータは、発振信号の周波数より低い周波数を持っている参照信号に基づいて更新されてもよい。ＴＤＣは、発振信号と参照信号との間の位相差に基づいて細かい（fine）出力位相を決定してもよい。ＤＰＬＬは、粗い出力位相、細かい出力位相および入力位相に基づいて、発振器のための制御信号を生成してもよい。
【０００７】
開示の種々の態様および特徴は、さらに詳細に下に記述される。
【図面の簡単な説明】
【０００８】
【図１】図１は、ＤＰＬＬのブロック図を示す。
【図２】図２は、ＴＤＣに関する入力に対する出力のプロットを示す。
【図３】図３は、小数入出力位相に基づいて動作するＤＰＬＬのブロック図を示す。
【図４】図４は、合成されたアキュムレータの動作を示す。
【図５】図５は、合成されたアキュムレータを備えたＤＰＬＬのブロック図を示す。
【図６】図６は、合成されたアキュムレータを備えた位相検出器のブロック図を示す。
【図７】図７は、ＴＤＣの概略図を示す。
【図８】図８は、合成されたアキュムレータを備えた別のＤＰＬＬのブロック図を示す。
【図９】図９は、通信デバイスのブロック図を示す。
【図１０】図１０は、発振器をコントロールするプロセスを示す。
【図１１】図１１は、発振器をコントロールする別のプロセスを示す。
【詳細な説明】
【０００９】
図１は、ＤＰＬＬ１００のデザインのブロック図を示す。ＤＰＬＬ１００内では、アナログ加算器１１０は、通信のために使用された周波数チャネルの中心周波数に対する静的な値で変調信号Ｍ（ｔ）を受け取りそして合計する。入力アキュムレータ１１２は、アナログ加算器１１０の出力を蓄積し、入力位相Ｐ（ｔ）を提供する。蓄積は、基本的に周波数を位相に変換する。入力アキュムレータ１１２は、参照信号によって引き起こされる。それは、ｆｒｅｆの固定周波数を持っていてもよい。ＤＰＬＬ１００内の様々な回路ブロックおよび信号も参照信号で更新される。また、ｔは参照信号のためのインデックスである。
【００１０】
無線周波数（ＲＦ）アキュムレータ１２２は、各発振サイクルの１つ（それは制御発振器１１８からの発振信号の１つのサイクルである）によってインクリメントする。ラッチ１２４は、参照信号が引き金となって起きた時、ＲＦアキュムレータ１２２の出力をラッチし、そして、粗い／整数部の出力位相Ａ（ｔ）を提供する。ＴＤＣ１３０は、発振信号と参照信号を受け取り、参照信号が引き金となって起きた時、発振信号の位相を決定し、発振信号と参照信号との間の細かい／小数部の位相差を示すＴＤＣ出力Ｆ（ｔ）を提供する。ＴＤＣ１３０は、ＤＰＬＬ１００のための小数位相センサをインプリメントする。アナログ加算器１２６は、粗い出力位相Ａ（ｔ）およびＴＤＣ出力Ｆ（ｔ）を受け取りそして合計し、そして、出力位相Ｂ（ｔ）の予測であるフィードバック位相Ｚ（ｔ）を提供する。
【００１１】
アナログ加算器１１４は、入力位相Ｐ（ｔ）からフィードバック位相Ｚ（ｔ）を受け取りそして引き、位相エラーＥ（ｔ）を提供する。ループフィルタ１１６は、位相エラーをフィルタし、発振器１１８に制御信号Ｓ（ｔ）を供給する。ループフィルタ１１６は、ＤＰＬＬ１００のループ・ダイナミクスをセットする。制御信号は、発振信号の位相が変調の位相に続くように、発振器１１８の周波数を調節する。制御信号は、例えば、８、１２、１６、２０、２４、またはそれ以上のビットの分解能である、分解能の任意の適切なビット数を有してもよい。
【００１２】
発振器１１８は、デジタル制御発振器（ＤＣＯ）、電圧制御発振器（ＶＣＯ）、電流制御発振器（ＩＣＯ）、または周波数を制御信号によって調節することができるいくつかの他のタイプの発振器であってもよい。発振器１１８は、ＤＰＬＬ１００が使用されるアプリケーションによって決定されてもよいｆｏｓｃの公称周波数（nominal frequency）で動作してもよい。例えば、ＤＰＬＬ１００は無線通信デバイスに使用されてもよい。また、ｆｏｓｃは何百ものメガヘルツ（ＭＨｚ）またはわずかのギガヘルツ（ＧＨｚ）かもしれない。参照信号は、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償水晶発振器（ＴＣＸＯ）または正確な周波数を持っているいくつかの他のタイプの発振器に基づいて生成されてもよい。参照信号の周波数は、発振信号の周波数よりはるかに低くあってもよい。例えば、ｆｒｅｆは１０ＭＨｚであってもよく、ｆｏｓｃは数ＧＨｚであってもよい。
【００１３】
入力位相Ｐ（ｔ）、出力位相Ｂ（ｔ）およびフィードバック位相Ｚ（ｔ）は、発振サイクルのユニットで与えられてもよい。図１で示されたデザインにおいて、ＤＰＬＬ１００のフィードバック経路は、（ｉ）発振サイクルの整数で与えられる粗い出力位相を測定するためのＲＦアキュムレータ１２２、および（ｉｉ）１つの発振サイクルの小数によって与えられる細かい出力位相を測定するためのＴＤＣ１３０、を含んでいる。ＲＦアキュムレータ１２２およびＴＤＣ１３０のコンビネーションは、ＲＦアキュムレータ１２２からの粗い／整数部およびＴＤＣ１３０からの細かい／小数部を含んでいるトータルの出力位相Ｂ（ｔ）を測定する。ここにある記述において、「細かい（fine）」と「小数（fractional）」の用語は交換可能に使用される、そして「粗い（coarse）」と「整数（integer）」も交換可能に使用される。出力位相の予測であるフィードバック位相Ｚ（ｔ）は、ループフィルタ１１６のための位相エラーを得るために、入力位相から引かれる。
【００１４】
ＤＰＬＬ１００の中のブロックはすべて、ＲＦアキュムレータ１２２を除いて、参照信号に基づいて動作されてもよい。ＲＦアキュムレータ１２２は、発振信号に基づいて動作する。それは、参照信号より周波数において何倍も高いかもしれない。従って、ＲＦアキュムレータ１２２は、ＤＰＬＬ１００のトータル消費電力の大きな小数（例えば、およそ５０％）に関与するかもしれない。したがって、バッテリー電源を節約するために、ＲＦアキュムレータ１２２を備えたＤＰＬＬ１００をターンオフする動作は望ましいかもしれない。
【００１５】
参照信号の１サイクルである１つの基準サイクルにおいて、トータル出力位相θｔｏｔａｌは次のように与えられてもよい。
【数１】
【００１６】
トータル出力位相は、発振サイクルのユニットで与えられ、整数部θｉｎｔおよび小数部θｆｒａｃに分割されてもよい。整数部θｉｎｔは、発振サイクルの整数または２πラジアンの整数倍で与えられてもよい。小数部θｆｒａｃは、１発振サイクルの小数によってまたは０から２πラジアンの範囲内で与えられてもよい。整数部θｉｎｔおよび小数部θｆｒａｃは、以下のように与えられてもよい。
【数２】
【数３】
【００１７】
ＲＦアキュムレータ１２２は、基準サイクル内の発振サイクルの数の決定により、出力位相の整数部を決定してもよい。ＴＤＣ１３０は、参照信号の位相に対する発振信号の位相の比較により、出力位相の小数部を決定してもよい。
【００１８】
図２は、ＴＤＣ１３０の入力に対する出力のプロットを示す。水平軸は出力位相Ｂ（ｔ）を示す。それはＴＤＣ１３０への入力である。垂直軸は、ＴＤＣ出力Ｆ（ｔ）を示す。水平および垂直軸の両方については、１発振サイクルは２πに等しい。図２に示されるように、ＴＤＣ１３０は、入力に対する不連続な出力を有する。ＴＤＣ出力Ｆ（ｔ）は、０から２πまでの出力位相Ｂ（ｔ）と等しい。その後、Ｂ（ｔ）＝２πの時、０にラップアラウンドする。その後、２πから４πまでのＢ（ｔ）で直線的に増加する。その後、Ｂ（ｔ）＝４πの時、０にラップアラウンドする、など。
【００１９】
ＴＤＣ出力での不連続は、ＤＰＬＬが適切に動作するために取り組まれるべきである。これらの不連続に取り組む方法の１つは、出力位相Ｂ（ｔ）が２πを超える回数の跡を追うために、ＲＦアキュムレータ１２２を使用することである。そのとき、ＲＦアキュムレータ１２２の出力は、不連続を避ける０から２πまでの動作範囲を制限するために、２πの整数倍で、ＴＤＣ出力に加えられてもよい。しかしながら、ＲＦアキュムレータ１２２は、その高い動作周波数のために多くの電流を消費してもよい。
【００２０】
図２に示されるように、ＴＤＣ出力はすべての２πをジャンプするが、連続的な位相跳躍間、２πの範囲を超えて連続する。出力位相の変化率が制限された場合、それらが生じるとともに、ＴＤＣ出力での位相跳躍は確認されて説明されてもよい。例えば、Ｍ（ｔ）＝０のため、ＤＰＬＬ１００は調節されていないかもしれない。Ｐ（ｔ）はすべてのｔのための小数部がない。初期条件は、Ｅ（０）＝０のため、Ｆ（０）＝０、Ａ（０）＝Ｐ（０）でもよい。ＤＰＬＬがロックされるので、制御信号Ｓ（ｔ）は一定値を有してもよい。出力位相がわずかに（例えば、０．１ラジアンによって）増加する場合、そのとき、ＴＤＣ１３０はこの位相を測定し、補償信号（例えば、Ｅ（ｔ）＝−０．１ラジアン）を提供するだろう。しかしながら、出力位相Ｂ（ｔ）がわずかに（例えば、−０．１ラジアンによって）減少する場合、そのとき、ＴＤＣ１３０は大きな値（例えば、２π−０．１ラジアン）を出力するだろう。そのとき、位相エラーは、１発振サイクル毎に間違われるだろう。それは、逆に、ＤＰＬＬのパフォーマンスに影響を与えるかもしれない。
【００２１】
しかしながら、出力位相の変化率が制限された場合、基準サイクル内のＴＤＣ出力のどんな大規模な変更も、位相跳躍に起因してもよい。そのとき、１発振サイクルは、正確な位相値を得るために、ＴＤＣ出力に追加され、または、ＴＤＣ出力から引かれてもよい。上記の例で、ＴＤＣ出力のための２π−０．１ラジアンの大きな値は、位相跳躍に起因されてもよい。２πは、この値から引かれてもよい。−０．１ラジアンは、正確なＴＤＣ出力値として提供されてもよい。
【００２２】
一態様では、ＤＰＬＬは、ＲＦアキュムレータを使用せずに、ＴＤＣからの出力位相の小数および入力位相の小数部に基づいて操作される。各基準サイクルでは、ＴＤＣ出力は、入力位相の小数部から以下のように引かれてもよい。
【数４】
【００２３】
ここで、Ｐｆ（ｔ）は、入力位相の小数部で、０から２πまでの範囲である。Ｄ（ｔ）は、入力位相の小数部と出力位相の小数部であるＴＤＣ出力との間の差である。
【００２４】
入力位相の変化率および出力位相の変化率は、制限されていると仮定されてもよい。また、位相エラーは、各基準サイクルの−πからπの範囲内にあると仮定されてもよい。位相エラーは、以下のように決定されてもよい。
【数５】
【００２５】
方程式（５）は、Ｄ（ｔ）が＋πおよび−πのしきい値と比較されたデザインを示す。Ｄ（ｔ）は、他のしきい値と比較されてもよい。
【００２６】
方程式（５）に示されるように、位相差がπより大きいまたはπより小さい場合、位相跳躍は生じたと仮定される。この場合、２πは、合成の位相エラーがゼロ近くであるように、位相差から追加されるかまたは引かれてもよい。
図３は、もっぱら入力位相および出力位相の小数部に基づいて動作するＤＰＬＬ３００のデザインのブロック図を示す。ＤＰＬＬ３００内では、図１でアナログ加算器１１０および入力アキュムレータ１１２に関して上述されるように、アナログ加算器３１０および入力アキュムレータ３１２は、動作し、そして、入力位相Ｐ（ｔ）を提供する。ユニット３１３は、入力位相を受け取り、小数部Ｐｆ（ｔ）を提供する。ＴＤＣ３３０は、制御発振器３１８からの発振信号および参照信号を受け取り、発振信号と参照信号との間の細かい／小数位相差を示すＴＤＣ出力Ｆ（ｔ）を提供する。アナログ加算器３１４は、小数入力位相Ｐｆ（ｔ）からＴＤＣ出力Ｆ（ｔ）を引き、そして、位相差Ｄ（ｔ）を提供する。ユニット３１５は、位相差を受け取り、例えば、方程式（５）に示されるように、位相エラーＥ（ｔ）を決定する。ループフィルタ３１６は、位相エラーをフィルタし、発振器３１８に制御信号Ｓ（ｔ）を供給する。
【００２７】
１つのデザインでは、ＲＦアキュムレータは、変調信号のために発振器３１８をロックするために最初に使用されてもよい。（図３中で示されない）ロック検出器は、例えば、位相エラーの大きさの観察によって、ＤＰＬＬ３００がロックしたかどうか判断してもよい。ＤＰＬＬ３００がロックした後、ＲＦアキュムレータはディセーブルになってもよい。また、入力位相および出力位相の小数部だけが、ＤＰＬＬを操作するために使用されてもよい。
【００２８】
別の態様では、合成されたアキュムレータは、粗い／整数出力位相を決定するために使用されてもよい。合成されたアキュムレータは、発振信号の代わりに参照信号に基づいて動作し、したがって、ＲＦアキュムレータより非常に少ない電力を消費してもよい。
【００２９】
図４は、合成されたアキュムレータでＤＰＬＬの動作を例証する。図４中で示される例で、発振信号の周波数は、参照信号の周波数の３．２５倍である。また、３．２５の周波数制御ワード（ＦＣＷ）は、図１中のチャネル周波数として提供されてもよい。簡単にするために、ＤＰＬＬは、発振信号と参照信号の立ち上がりエッジに基づいて、ロックされ引き起こされると仮定される。
【００３０】
発振信号は、図４の一番上の第１のラインで示される。また、参照信号は、第２のラインで示される。ＲＦアキュムレータの出力は、第３のラインで示される。ＲＦアキュムレータは、発振信号の各立ち上がりエッジの一つによって増加し、それらが生じるとき、発振サイクルのトラックをキープする。ＲＦアキュムレータの出力は、参照信号の各立ち上がりエッジでラッチされる。また、ラッチされた値のそれぞれは、第３のラインで円内に示される。ラッチされた値のそれぞれは、最も近い整数値へ発振サイクルの数を切り捨てることにより得られる。例えば、図４中に参照信号の第１および第２の立ち上がりエッジの間に３．２５の発振サイクルがある。そして、ＲＦアキュムレータの出力は、端数が切り捨てられた３．２５に等しい、３である。図４中で示される例で、基準サイクル毎に３．２５の発振サイクルがある。また、ラッチされた値は、０、３、６、９、１３などである。
【００３１】
理想的なＴＤＣの出力は、第４のラインで示される。ＴＤＣは、端数を切り捨てる機能によって見落とされた出力位相の小数部を測定する。小数部は、参照信号の立ち上がりエッジと発振信号の最も近い前の立ち上がりエッジとの間の差に等しい。ＴＤＣは、参照信号の各立ち上がりエッジのために０と１．０の間の小数値を供給する。図４に示されるように、ＴＤＣの出力は周期的である。フィードバック位相は、ＴＤＣからの細かい／小数部およびＲＦアキュムレータからの粗い／整数部を加えることにより得られてもよい。
整数インクリメントＮ（ｔ）と呼ばれる、１つの基準サイクル当たりの発振サイクルの端数を切り捨てた数は、第５のラインで示される。参照信号の各立ち上がりエッジについては、Ｎ（ｔ）は、現在のラッチされた値と先のラッチされた値の間の差に等しい。図４中で示される例で、Ｎ（ｔ）は、３、３、３、４、３、３、３、４、３などのシーケンスである。Ｎ（ｔ）は、３．２５の平均値を持っており、ＴＤＣ出力と同じ方法で周期的である。更に、Ｎ（ｔ）は、たった２つの可能な整数値しか持っていない。それは、ＤＰＬＬがロックした後、図４中で示される例において３と４である。ＤＰＬＬがナローバンド周波数変調で適用される場合さえ、２つの整数値間のこのトグリングは真実である。３つの整数値間でトグルするために、周波数変調は基準周波数ｆｒｅｆより大きい必要があるだろう。その結果、付加的な十分な発振サイクルは、基準サイクル内に適合することができる。一般的には、ピーク変調周波数は、基準周波数のほんの少しである。例えば、ピーク変調周波数は、ほとんどＭＨｚではないかもしれない。一方、基準周波数は、１０ＭＨｚかもしれない。この場合、Ｎ（ｔ）は、２つの可能な整数値しかない。
【００３２】
Ｎ（ｔ）が２つの可能な整数値しか取得できない場合、発振器周波数ｆｏｓｃで動作するＲＦアキュムレータの使用なしでＮ（ｔ）を決定することは可能かもしれない。これは、ＤＰＬＬが変調される場合さえ、１つの基準サイクル当たりの少量だけによって位相エラーが変わるという事実の開発により達成されてもよい。例えば、４ＧＨｚの発振器を備えたローバンドＥＤＧＥおよびＤＰＬＬ出力の４倍のディビジョンのために、ピーク周波数変調はおよそ３ＭＨｚかもしれない。基準周波数は、およそ５７ＭＨｚかもしれない。また、１つの基準サイクル当たりの入力位相の最大の変更は、基準サイクルのおよそ０．３ラジアンまたは約５％かもしれない。したがって、変調は、２π位相跳躍を不明瞭にしない。ＤＰＬＬの操作は、本質的に不変である。
【００３３】
Ｎ（ｔ）は、以下のようにＲＦアキュムレータを使用せずに決定されてもよい。各基準サイクルまたは最新間隔ｔについては、Ｎ（ｔ）の正確な値は、Ｎ（ｔ）のための２つの仮説の評価により決定されてもよい。第１の仮説ａは、Ｎ（ｔ）が２つの値の中でより小さい場合のためである。それは、ＮＬとして表示され、図４で示される例のために３に等しい。第２の仮説ｂは、Ｎ（ｔ）が２つの値の中でより大きい場合のためである。それは、ＮＨとして表示され、図４で示される例のために４に等しい。より小さな位相エラー大きさを提供する仮説は、選択されてもよい。また、正確な仮説のためのＮＬまたはＮＨは、発振サイクルの数のランニングカウントを格納するレジスタを更新するために使用されてもよい。このレジスタは、粗い出力位相Ｃ（ｔ）を提供する。それは、発振サイクルの整数の中で与えられる。
【００３４】
２つの仮説ａおよびｂは、以下のように評価されてもよい。レジスタは、例えば、ＤＰＬＬがロックした後、入力位相Ｐ（ｔ）の整数部に基づいて、初期化されてもよい。図４で示される例で、レジスタはゼロにするために初期化される。参照信号の第２の立ち上がりエッジで、仮説ａは、Ｚａ（１）＝３＋０＋０．２５＝３．２５の仮定された出力位相を有する。ここで、３は仮説ａのためのＮＬ値であり、０はレジスタからの粗い出力位相Ｃ（１）であり、０．２５はＴＤＣ出力値である。仮説ｂは、Ｚｂ（１）＝４＋０＋０．２５＝４．２５の仮定された出力位相を有する。ここで、４は仮説ｂのためのＮＨ値である。２つの仮説用の仮定された出力位相Ｚａ（１）およびＺｂ（１）は、入力位相Ｐ（１）＝３．２５と比較される。Ｚａ（１）はＺｂ（１）よりＰ（１）に接近しているので、仮説ａは正確な仮説である。その後、レジスタは３ずつ更新される。それは、正確な仮説ａのためのＮＬ値で、３の粗い出力位相を格納する。
【００３５】
参照信号の第３の立ち上がりエッジにおいて、仮説ａは、Ｚａ（２）＝３＋３＋０．５＝６．５の仮定された出力位相を有する。ここで、１つ目の３は仮説ａのためのＮＬ値であり、２つ目の３はレジスタからの粗い出力位相Ｃ（２）であり、０．５はＴＤＣ出力値である。仮説ｂは、Ｚｂ（２）＝４＋３＋０．５＝７．５の仮定された出力位相を有する。ここで、４は仮説ｂのためのＮＨ値である。２つの仮説用の仮定された出力位相Ｚａ（２）およびＺｂ（２）は、入力位相Ｐ（２）＝６．５と比較される。Ｚａ（２）はＺｂ（２）よりＰ（２）に接近しているので、仮説ａは正確な仮説である。その後、レジスタは３ずつ更新される。それは、正確な仮説ａのためのＮＬ値であり、６の粗い出力位相を格納する。同じ処理は、個々の後の基準サイクルのために繰り返されてもよい。
【００３６】
一般に、Ｎ（ｔ）のための２つの可能な整数値は以下のように決定されてもよい。
【数６】
【００３７】
ここで、ＮＬは、Ｎ（ｔ）のための２つの可能な整数値の中でより小さい。ＮＨは、Ｎ（ｔ）のための２つの可能な整数値の中でより大きい。
仮説ａおよびｂのための仮定された出力相は、以下のように決定されてもよい。
【数７】
【数８】
【００３８】
ここで、Ｃ（ｔ）は、基準サイクルｔの中の粗い出力位相である。Ｚａ（ｔ）は、基準サイクルｔの中の仮説ａのための仮定された出力位相である。Ｚｂ（ｔ）は、基準サイクルｔの中の仮説ｂのための仮定された出力位相である。
【００３９】
仮説ａおよびｂのための仮定された位相エラーは、以下のように決定されてもよい。
【数９】
【数１０】
【００４０】
ここで、Ｅａ（ｔ）は、基準サイクルｔの中の仮説ａのための仮定された位相エラーである。Ｅｂ（ｔ）は、基準サイクルｔの中の仮説ｂのための仮定された位相エラーである。
粗い出力位相、以下のように更新されてもよい。
【数１１】
【００４１】
基準サイクルｔの中の位相エラーＥ（ｔ）は、以下のように決定されてもよい。
【数１２】
【００４２】
方程式（１２）からの位相エラーは、ＤＰＬＬの中のループフィルタに提供されてもよい。
【００４３】
方程式（６）から（１２）で示されるように、与えられた基準サイクルの中でＮ（ｔ）の２つの可能な整数値間で選ぶために、２つの仮説ａおよびｂは評価されてもよい。入力位相に近い仮定された出力位相を有する、または、小さな位相エラーの大きさと等しい仮説が選択されてもよい。
【００４４】
図５は、合成されたアキュムレータを備えたＤＰＬＬ５００のデザインのブロック図を示す。ＤＰＬＬ５００の内では、図１中のアナログ加算器１１０および入力アキュムレータ１１２に関して上述されるように、アナログ加算器５１０および入力アキュムレータ５１２は動作し、入力位相Ｐ（ｔ）を提供する。
【００４５】
ＴＤＣ５３０は、制御発振器５１８からの発振信号および参照信号を受け取り、発振信号と参照信号との間の位相差を示すＴＤＣ出力Ｆ（ｔ）を提供する。位相検出器５２０は、発振信号、ＴＤＣ出力および入力位相を受け取り、第１の位相エラーＥ１（ｔ）を生成する。位相検出器５２０は、図１中のＲＦアキュムレータ１２２、ラッチ１２４およびアナログ加算器１１４と１２６に関して上述されるように動作する、ＲＦアキュムレータ５２２、ラッチ５２４およびアナログ加算器５２６を含んでいる。位相検出器５２０は、モード信号によってイネーブル（enable）になってもよいしディセーブル（disable）になってもよい。位相検出器５４０は、チャネル周波数、参照信号、ＴＤＣ出力および入力位相を受け取り、第２の位相エラーＥ２（ｔ）を生成する。位相検出器５４０は、合成されたアキュムレータを含んでおり、下記に述べられるようにインプリメントされてもよい。位相検出器５４０は、モード信号によってイネーブルになってもよいしディセーブルになってもよい。位相検出器５２０または５４０の一方は、任意の所定のモーメントでイネーブルになってもよい。また、他方の位相検出器は、バッテリー電源を保存するためにディセーブルになってもよい。
【００４６】
マルチプレクサ（Ｍｕｘ）５１４は、位相検出器５２０および５４０のそれぞれから２つの位相エラーＥ１（ｔ）およびＥ２（ｔ）、モード信号を受け取り、位相エラーＥ（ｔ）を提供する。マルチプレクサ５１４は、位相検出器５２０がイネーブルになる場合に、位相エラーＥ（ｔ）として第１の位相エラーＥ１（ｔ）を提供し、位相検出器５４０がイネーブルになる場合に、位相エラーＥ（ｔ）として第２の位相エラーＥ２（ｔ）を提供する。ループフィルタ５１６は、位相エラーＥ（ｔ）をフィルタし、発振器５１８に制御信号Ｓ（ｔ）を供給する。
【００４７】
１つのデザインでは、位相検出器５２０は、最初にイネーブルになり、変調信号への発振器５１８をロックするために使用されてもよい。ＤＰＬＬ５００がロックした後、位相検出器５２０はディセーブルになってもよく、位相検出器５４０はイネーブルになってもよい。ロック検出器５５０は、位相検出器５２０から第１の位相エラーＥ１（ｔ）を受け取り、ＤＰＬＬ５００がロックしたかどうか判断する。これは、第１の位相エラーＥ１（ｔ）の大きさの観察により達成されてもよい。それは、ＤＰＬＬ５００がロックされない場合、最初に大きいかもしれないし、ＤＰＬＬ５００がロックされる場合、小さいかもしれない。ロック検出器５５０は、ＤＰＬＬがロックされる場合にある論理値（例えば「１」）またはＤＰＬＬがロックされない場合に他の論理値（例えば「０」）にセットされてもよいロックインジケータを提供する。モードセレクタ５５２は、ロックインジケータおよび図５中で示されない可能な他の入力を受け取り、モード信号を提供する。例えば、モードセレクタ５５２は、位相検出器５４０をイネーブルにし、ＤＰＬＬがロックされたらすぐにまたは後で位相検出器５２０をディセーブルにしてもよい。位相検出器５２０および５４０の両方は、ＲＦアキュムレータ５２２のスイッチを切る前に、期間のために同時にイネーブルになってもよい。ロックの損失が検知される場合（例えば、ＤＰＬＬ５００へ致命的な妨害のために）は常にまたは他の理由の場合、モードセレクタ５５２は再度位相検出器５２０もイネーブルにしてもよい。ＤＰＬＬがロックされない場合に、（図３中で示されない）ＲＦアキュムレータの出力を備えた位相エラーを生成するために、ロック検出器５５０およびモードセレクタ５５２も、図３中でＤＰＬＬ３００のために使用されてもよい。
図６は、図５中の位相検出器５４０のデザインのブロック図を示す。このデザインでは、位相検出器５４０は、合成されたアキュムレータ６１０、仮説評価ユニット（hypotheses evaluation unit）６２０およびラウンディングユニット（rounding unit）６３０を含んでいる。ラウンディングユニット６３０は、チャネル周波数を受け取り、Ｎ（ｔ）のための２つの可能な整数値を決定してもよい。それは、ＮＬおよびＮＨである。または、ユニット６３０は、図５中のラッチ５２４から粗い出力位相Ａ（ｔ）を受け取ってもよい。ＤＰＬＬ５００がロックされ、位相検出器５２０がイネーブルになる場合、粗い出力位相Ａ（ｔ）は、ＮＬおよびＮＨの間でトグルすべきである。したがって、ユニット６３０は、ＤＰＬＬ５００がロックした後、粗い出力位相Ａ（ｔ）の値に基づいて、ＮＬおよびＮＨを決定してもよい。
【００４８】
合成されたアキュムレータ６１０は、発振サイクルの数のトラッキングを保持するが、発振信号の代わりに参照信号に基づいて動作する。これは、ＤＰＬＬ５００のための消費電力を非常に低減してもよい。合成されたアキュムレータ６１０は、レジスタ６１２、アナログ加算器６１４およびマルチプレクサ６１６を含んでいる。レジスタ６１２は、発振サイクルの整数中の現在の粗い出力位相Ｃ（ｔ）を格納する。マルチプレクサ６１６は、ＮＬおよびＮＨ、仮説が正確な／勝利の仮説かを示すセレクト信号を受け取る。各基準サイクルでは、マルチプレクサ６１６は、仮説ａが正確な仮説である場合にＮＬを提供し、仮説ｂが正確な仮説である場合にＮＨを提供する。アナログ加算器６１４は、レジスタ６１２からの現在の粗い出力位相Ｃ（ｔ）およびマルチプレクサ６１６の出力を合計し、最新の粗い出力位相Ｃ（ｔ＋１）を提供する。それは、レジスタ６１２に格納される。レジスタ６１２、アナログ加算器６１４およびマルチプレクサ６１６は、方程式（１１）でインプリメントする。
【００４９】
ユニット６２０は、各基準サイクル中の２つの仮説ａおよびｂを評価し、正確な仮説を示すセレクト信号と同様に位相エラーＥ２（ｔ）を提供する。方程式（７）で示されるように、ユニット６２０内では、アナログ加算器６２２ａは、レジスタ６１２からの粗い出力位相Ｃ（ｔ）、ＴＤＣ出力Ｆ（ｔ）およびＮＬを受け取り、合計し、仮説ａのために仮定された出力位相Ｚａ（ｔ）を供給する。方程式（９）で示されるように、アナログ加算器６２４ａは、入力位相Ｐ（ｔ）から仮定された出力位相Ｚａ（ｔ）を引き、仮説ａのために仮定された位相エラーＥａ（ｔ）を供給する。同様に、方程式（８）で示されるように、アナログ加算器６２２ｂは、粗い出力位相Ｃ（ｔ）、ＴＤＣ出力Ｆ（ｔ）およびＮＨを受け取り、合計し、仮説ｂに仮定された出力位相Ｚｂ（ｔ）を供給する。方程式（１０）で示されるように、アナログ加算器６２４ｂは、入力位相Ｐ（ｔ）から仮定された出力位相Ｚｂ（ｔ）を引き、仮説ｂに仮定された位相エラーＥｂ（ｔ）を供給する。
【００５０】
セレクタ６２６は、２つの仮説のために仮定された位相エラーＥａ（ｔ）およびＥｂ（ｔ）を受け取り、２つの仮定された位相エラーの小さな大きさを決定する。方程式（１２）で示されるように、セレクタ６２６は、位相検出器５４０からの位相エラーＥ２（ｔ）として小さな大きさで仮定された位相エラーに供給する。セレクタ６２６は、セレクト信号も提供する。それは、小さな仮定された位相エラー大きさを生産する正確な仮説を示す。
【００５１】
図４および６は、ＲＦアキュムレータ出力を、例えば、３．２５から３まで下がる、６．５から６まで下がるなど切り捨てたデザインを示す。この場合、ＴＤＣ出力Ｆ（ｔ）は、各仮説のために粗い出力位相Ｃ（ｔ）に加えられる。別のデザインでは、ＲＦアキュムレータ出力は、例えば、３．２５から４まで上がる、６．５〜７まで上がるなど、切り上げられる。この場合、ＴＤＣ出力Ｆ（ｔ）は、（図中で示されない）各仮説のために粗い出力位相Ｃ（ｔ）から引かれる。一般に、仮説は、合成されたアキュムレータがどのように更新されるかと一致するやり方で評価されてもよい。
【００５２】
図６は、２つの整数値ＮＬおよびＮＨがＤＰＬＬ５００の通常動作の間に可能な場合用の合成されたアキュムレータ６１０および仮説評価ユニット６２０のデザイン例を示す。Ｎ（ｔ）は、例えば、広帯域の変調またはＤＰＬＬ５００が初めにパワーアップするために、２つを超える可能な整数値を有してもよい。広帯域の変調による大規模な周波数差は、合成されたアキュムレータからの粗い出力位相に補正率（correction factor）を適用することにより補正されてもよい。一般に、１つの仮説は、Ｎ（ｔ）の個々の可能な整数値のために評価されてもよい。最も小さな位相エラーを備えた仮説は、選択されてもよい。合成されたアキュムレータは、選択された仮説のためにＮ（ｔ）値に基づいて更新されてもよい。
１つのデザインでは、例えば、図５に示されるように、ＤＰＬＬは、発振周波数で動作するＲＦアキュムレータと、基準周波数で動作する合成されたアキュムレータとの両方を含んでいる。図５に関して上述されるように、ＲＦアキュムレータは、動作の最初に使用されてもよい。ＤＰＬＬがロックした後、合成されたアキュムレータは、通常動作の間に使用されてもよい。
【００５３】
別のデザインでは、ＤＰＬＬは、基準周波数で動作する合成されたアキュムレータだけを含んでいる。オペレーションの最初で、さらに（例えば、３、４または恐らくより多くの）仮説は、Ｎ（ｔ）のより多くの可能な値のために評価されてもよい。ＤＰＬＬがロックした後、少数（例えば２つ）の仮説がより少数の可能なＮ（ｔ）値のために評価されてもよい。選択的に、同じ数の仮説（例えば２つの仮説）は、オペレーションの最初におよび通常動作の間に評価されてもよい。ループ帯域幅は、可能なＮ（ｔ）値の制限された数を備えたＤＰＬＬのために、希望の獲得パフォーマンスを達成するために選択されてもよい。
【００５４】
図５中のＤＰＬＬ５００は、図３中のＤＰＬＬ３００と等価なやり方で動作してもよい。ＤＰＬＬ５００がロックされる場合、仮定された位相の整数部（それは合成されたアキュムレータ６１０からの粗い出力位相Ｃ（ｔ）である）は、入力位相の整数部と一致するべきである。これらの２つの整数部は、図６中のアナログ加算器６２４ａおよび６２４ｂによってキャンセルされるだろう。小数部間の違いだけは、位相エラーＥ２（ｔ）の中で提供されるだろう。
【００５５】
図７は、図５中のＴＤＣ５３０のデザインの概略図を示す。ＴＤＣ５３０は、参照信号の位相に対する発振信号の位相を比較し、分解能の多数の（Ｂ）ビットで検出された位相差を提供する。
【００５６】
ＴＤＣ５３０は、２Ｂの遅延素子７１０ａから７１０ｚ、２ＢのＤフリップフロップ７１２ａから７１２ｚ、およびサーモメータバイナリコンバータ７１４を含んでいる。遅延素子７１０ａから７１０ｚは、発振信号を受け取る遅延要素７１０ａと連続して結合される。各遅延要素７１０は、希望の遅延分解能を得るためにインバーターおよび／または他のタイプの論理素子でインプリメントされてもよい。遅延素子７１０ａから７１０ｚは、およそ１発振サイクルの合計遅延を提供する。例えば、発振周波数ｆｏｓｃが４ＧＨｚである場合、１発振サイクルは２５０ピコセカンド（ｐｓ）である。各遅延要素７１０は、約２５０／２Ｂｐｓの遅れを提供する。
【００５７】
Ｄフリップフロップ７１２ａから７１２ｚは、遅延素子７１０ａから７１０ｚの出力にそれぞれつながれたそれらのＤ入力と、参照信号を受け取るそれらのクロック入力を有する。各Ｄフリップフロップ７１２は、関連する遅延要素７１０からの出力信号をサンプリングし、コンバータ７１４にサンプリングされた出力を供給する。ロジックロウのＤフリップフロップの数に対してロジックハイのＤフリップフロップの数は、発振信号と参照信号との間の位相差を示す。この位相差は、１／２Ｂ発振サイクルの分解能を有する。コンバータ７１４は、Ｄフリップフロップ７１２ａから７１２ｚからの２Ｂの出力を受け取り、これらの２Ｂの出力をＢビット２進値に変換し、細かい／小数出力位相としてＢビット２進値を提供する。
【００５８】
一般に、ＴＤＣ５３０は、分解能のビットの任意数でデザインされてもよい。例えば、Ｂは、希望の遅延分解能、集積回路（ＩＣ）プロセスなどにおいて利用可能な最小の遅延に応じて、８以上かもしれない。希望の遅延分解能は、ＤＰＬＬ５００が使用されるアプリケーションに依存してもよい。
【００５９】
ＤＰＬＬは、様々なアプリケーションに使用されてもよい。例えば、ＤＰＬＬは、周波数合成器が希望の周波数で発振信号を生成するために使用されてもよい。この場合、変調信号Ｍ（ｔ）は、省略されるか、またはゼロにセットされてもよい。ＤＰＬＬは、ポーラモジュレータ、クアドラチュアモジュレータ、位相変調器、周波数変調器、復調器などに使用されてもよい。モジュレータについては、変調信号の帯域幅は、ＤＰＬＬの閉じたループ帯域幅より大きくてもよい。ＤＰＬＬは、変調信号の広い帯域幅に対応するデザインでもよい。
【００６０】
図８は、広帯域変調を支援するＤＰＬＬ３０２のデザインのブロック図を示す。ＤＰＬＬ３０２は、図３中のＤＰＬＬ３００のブロックをすべて含んでいる。ＤＰＬＬ３０２は、スケーリングユニット３２０およびアナログ加算器３１７をさらに含んでいる。
【００６１】
ＤＰＬＬ３０２は、高帯域変調を達成するために２ポイントまたはデュアルポートの変調をインプリメントする。変調信号Ｍ（ｔ）は、ローパス変調パスおよびハイパス変調パスの両方に提供されてもよい。ローパス変調パスでは、アナログ加算器３１０および入力アキュムレータ３１２は、変調信号Ｍ（ｔ）上で動作し、入力位相Ｐ（ｔ）を提供する。入力アキュムレータ３１２による蓄積は、本質的に周波数を位相に変換する。ハイパス変調パスでは、スケーリングユニット３２０は、利得ｇ（ｔ）で変調信号Ｍ（ｔ）を受け取り、スケールし、第２の変調信号Ｘ（ｔ）を提供する。アナログ加算器３１７は、ループフィルタ３１６の出力と発振器３１８の入力との間で連結される。アナログ加算器３１７は、ループフィルタ３１６からのフィルタされた位相エラー信号およびスケーリングユニット３２０からの第２の変調信号Ｘ（ｔ）を合計し、発振器３１８のために制御信号Ｓ（ｔ）を供給する。
【００６２】
変調信号の帯域幅は、ＤＰＬＬ３０２が使用されるアプリケーションによって決定されてもよく、ＤＰＬＬの閉じたループ帯域幅より広くてもよい。ＤＰＬＬ３０２の中のローパス変調パスの帯域幅は、ループフィルタ３１６によって決定され、希望のノイズ・フィルタリングおよびループ・ダイナミクスを達成するために、比較的狭い（例えば、１００ｋＨｚ未満）かもしれない。個別のハイパスおよびローパス変調パスによって変調信号Ｍ（ｔ）を適用することによって、ＤＰＬＬ３０２は、ＤＰＬＬの閉じたループ帯域幅より広い信号の帯域幅を備えた発振器３１８を変調することができる。
【００６３】
簡単にするために、図３、５および８は、ＤＰＬＬ３００、５００および５０２の機能的ブロックをそれぞれ示す。特定の詳細は、明瞭さのために省略される。例えば、遅延は、これらのＤＰＬＬ内の様々な信号を適切な時間で調整するために、ＤＰＬＬ３００、３０２および５００の内の適切な場所に挿入されてもよい。
【００６４】
図３、５および８は、変調するＤＰＬＬのいくつかのデザイン例を示す。変調するＤＰＬＬは、他のデザインでインプリメントされてもよい。それらのうちのいくらかは、２００５年６月２１日に提出された「PHASE LOCKED LOOP HAVING A FORWARD GAIN ADAPTATION MODULE」とタイトルをつけられた米国特許６，９０９，３３１号に記述される。米国特許６，９０９，３３１号に記述されるように、ハイパス変調パス用の利得ｇ（ｔ）が決定されてもよい。
【００６５】
図３、５および８の中のＤＰＬＬ３００、５００および３０２のそれぞれのために、出力位相中の連続性は、発振器への妨害によってアップセットされるかもしれない。そのような妨害は、電源の故障、他のループなどからの誤った結合などから起こるかもしれない。一般に、基準サイクル当たりのピーク出力位相シフトの大きさが基準サイクルの２分の１未満である場合（通常はその場合であろう）、妨害は面倒ではない。したがって、これらのＤＰＬＬは、強健なパフォーマンスを提供することができてもよい。
【００６６】
図９は、ここに記述されたＤＰＬＬを使用する通信デバイス９００のデザインのブロック図を示す。デバイス９００は、無線通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、無線モデム、コードレス電話機、無線ステーション、ブルートゥースデバイスなどで使用されてもよい。デバイス９００は、符号分割多元接続（ＣＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交ＦＤＭＡ（ＯＦＤＭＡ）システム、無線ローカルエリアネットワーク（ＷＬＡＮ）などのような様々な無線通信方式に使用されてもよい。デバイス９００は、ｃｄｍａ２０００、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）などのようなＣＤＭＡ無線技術をサポートしてもよい。デバイス９００は、さらにグローバル移動体通信システム（ＧＳＭ（登録商標））のようなＴＤＭＡ無線技術をサポートしてもよい。これらの様々なシステムと無線の技術は、技術で知られている。
【００６７】
デバイス９００内では、データプロセッサ９１０は、シンボルを得るためにデータを処理（例えば、符号化および変調）してもよい。プロセッサ９１０は、合成された貴重なサンプルを得るために通信用に使われた無線技術に従って、シンボル上で他の処理（例えば、スプリーディング、スクランブルなど）を実行してもよい。プロセッサ９１０は、各合成された貴重なサンプルの実数部分を含む同相（inphase）データ信号Ｉ（ｔ）と、各合成された貴重なサンプルの虚数部分を含む直交（quadrature）データ信号Ｑ（ｔ）と、を提供してもよい。クアドラチュアポーラコンバータ９２０は、Ｉ（ｔ）およびＱ（ｔ）データ信号を受け取ってもよく、各合成された貴重なサンプルをデカルト座標から極座標に変換し、エンベロープ信号Ｙ（ｔ）および位相信号θ（ｔ）を提供する。
【００６８】
エンベロープパスでは、マルチプライヤ９２２は、所望の出力電力レベルを得るために、エンベロープ信号に利得Ｇを掛けてもよい。遅延ユニット９２４は、エンベロープ信号と位相信号を調整する時間にプログラム可能な遅延量を供給してもよい。フィルタ９２６は、適切なフィルタ応答を備えた遅延エンベロープ信号をフィルタしてもよい。デジタル−アナログ変換器（ＤＡＣ）９２８は、フィルタされたエンベロープ信号をアナログに変換し、出力エンベロープ信号を提供してもよい。電力増幅器（ＰＡ）９５４の利得は、振幅変調を達成するために出力エンベロープ信号によって変えられてもよい。
【００６９】
位相パスでは、微分器９３０は、位相信号（ｔ）を微分し、変調信号Ｍ（ｔ）を提供してもよい。それは、Ｉ（ｔ）およびＱ（ｔ）データ信号の周波数成分を含んでいてもよい。ＤＰＬＬ９４０は、変調信号Ｍ（ｔ）を受け取り、ＤＣＯ９５０のために制御信号Ｓ（ｔ）を生成してもよい。ＤＰＬＬ９４０は、図３中のＤＰＬＬ３００、図５の中のＤＰＬＬ５００、または図８中のＤＰＬＬ３０２でインプリメントされてもよい。ＤＣＯ９５０は、変調信号によって変調される位相変調信号を生成してもよい。増幅器（Ａｍｐ）９５２は、位相変調信号を増幅してもよい。ＰＡ９５４は、出力エンベロープ信号に基づいて増幅器９５２の出力をさらに増幅してもよく、変調された位相と振幅の両方があるＲＦ出力信号を提供する。
【００７０】
コントローラ／プロセッサ９６０は、データプロセッサ９１０およびデバイス９００内の他のブロックのオペレーションをコントロールしてもよい。メモリ９６２は、コントローラ／プロセッサ９６０および／または他のブロックのために、データとプログラムコードを格納してもよい。
【００７１】
デバイス９００中の様々なブロックは、デジタルでインプリメントされてもよい。例えば、プロセッサ９１０からフィルタ９２６、微分器９３０、ＤＰＬＬ９４０およびコントローラ／プロセッサ９６０は、デジタルシグナルプロセッサ（ＤＳＰ）、縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ、中央処理装置（ＣＰＵ）などの１つ以上で、インプリメントされてもよい。デジタルブロックは、特定用途向け集積回路（ＡＳＩＣ）および／または他の集積回路（ＩＣ）の１つ以上で、インプリメントされてもよい。デバイス９００中の残りのブロックは、アナログ回路でインプリメントされてもよい。ＤＣＯ９５０、増幅器９５２および／またはＰＡ９５４の一部は、ＲＦ ＩＣ（ＲＦＩＣ）、アナログＩＣ、混合信号ＩＣなどの１つ以上で、インプリメントされてもよい。
【００７２】
図１０は、発振器、例えば、ＤＣＯ、ＶＣＯなどをコントロールするためのプロセス１０００のデザインを示す。入力位相を得るために、変調信号を含んでもよい少なくとも１つの入力信号は、蓄積されてもよい（ブロック１０１２）。発振信号と参照信号との間の位相差は、発振信号のための出力位相の小数部を得るために、（例えばＴＤＣ）で決定されてもよい（ブロック１０１４）。
【００７３】
位相エラーは、入力位相の小数部および出力位相の小数部にのみ基づいて決定されてもよい（ブロック１０１６）。小数部は、発振信号の１サイクルの範囲を有してもよい。ブロック１０１６については、出力位相の小数部と入力位相の小数との間の位相差は、決定されてもよい。それが第１の値（例えば、マイナス２分の１発振サイクル）未満である場合、所定値（例えば、１発振サイクル）は位相差に加えられてもよい。それが第２の値（例えば、プラス２分の１発振サイクル）より大きい場合、所定値は位相差から引かれてもよい。所定値を加えるまたは引いた後の位相差がもしあれば、位相エラーとして提供されてもよい。発振器のための制御信号は、位相エラーに基づいて生成されてもよい（ブロック１０１８）。
【００７４】
出力位相の整数部は、（例えば、ＲＦアキュムレータで）発振信号のサイクル数のトラッキングを保持することにより決定されてもよい。位相エラーは、ロックされなかった場合、入力位相の整数および小数部、および出力位相の整数および小数部に基づいて決定されてもよい。位相エラーは、ロックされた場合、入力位相の小数部および出力位相の小数部にのみ基づいて決定されてもよい。
【００７５】
図１１は、発振器、例えば、ＤＣＯ、ＶＣＯなどをコントロールするためのプロセス１１００のデザインを示す。粗い出力位相Ｃ（ｔ）は、発振信号の周波数より低い周波数を持っている参照信号に基づいて、発振器から発振信号のサイクル数のトラッキングを追うことによって、（例えば、合成されたアキュムレータで）決定されてもよい（ブロック１１１２）。細かい出力位相Ｆ（ｔ）は、発振信号と参照信号との間の位相差に基づいて、例えばＴＤＣで、決定されてもよい（ブロック１１１４）。位相エラーＥ（ｔ）は、粗い出力位相、細かい出力位相および入力位相Ｐ（ｔ）に基づいて、決定されてもよい（ブロック１１１６）。発振器のための制御信号Ｓ（ｔ）は、位相エラーに基づいて生成されてもよい（ブロック１１１８）。
【００７６】
ブロック１１１２については、粗い出力位相は、各最新間隔、例えば、各基準サイクルの第１の整数値ＮＬまたは第２の整数値ＮＨのいずれかによって更新されてもよい。第１および第２の整数値は、例えば、方程式（６）に示されるように、発振信号の周波数および参照信号の周波数に基づいて決定された連続する整数値でもよい。２つの仮説は、第１および第２の整数値、粗い出力位相、細かい出力位相および入力位相に基づいて、各最新間隔の第１および第２の整数値のために評価されてもよい。粗い出力位相は、２つの仮説の評価の結果に基づいて、第１または第２の整数値によって更新されてもよい。例えば、第１の仮定された出力位相Ｚａ（ｔ）は、第１の整数値、粗い出力位相および細かい出力位相に基づいて決定されてもよい。第２の仮定された出力位相Ｚｂ（ｔ）は、第２の整数値、粗い出力位相および細かい出力位相に基づいて決定されてもよい。粗い出力位相は、（ｉ）第１の仮定された出力位相が第２の仮定された出力位相より入力位相に接近している場合は、第１の整数値によって、または、（ｉｉ）他の方法の場合は、第２の整数値によって、更新されてもよい。
【００７７】
粗い出力位相Ａ（ｔ）は、例えば、オペレーションの最初で、第１の持続時間の発振信号に基づいて、発振信号のサイクル数のトラッキングを保持することにより決定されてもよい。粗い出力位相Ｃ（ｔ）は、例えば、ロックが達成された後、第２の持続時間の参照信号に基づいて、発振信号のサイクル数のトラッキングを保持することにより決定されてもよい。
【００７８】
ここに記述されたＤＰＬＬは、様々な手段によってインプリメントされてもよい。例えば、ＤＰＬＬは、ハードウェア、ファームウェア、ソフトウェアまたはそれらのコンビネーションでインプリメントされてもよい。ハードウェアインプリメンテーションについては、ＤＰＬＬ内のブロックは、ＤＳＰ、デジタル信号処理装置（ＤＳＰＤ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、他の電子ユニットまたはここに記述した機能を実行するためにデザインされたデジタル回路、コンピュータ、またはそれらのコンビネーションの１つ以上で、インプリメントされてもよい。
【００７９】
ＤＰＬＬは、ＩＣ、アナログＩＣ、デジタルＩＣ、ＲＦＩＣ、混合信号（mixed-signal）ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、電子デバイスなどで、インプリメントされてもよい。ＤＰＬＬは、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（Ｎ−ＭＯＳ）、ＰチャネルＭＯＳ（Ｐ−ＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、砒化ガリウムなど（ＧａＡｓ）のような様々なＩＣプロセス技術で作り上げられてもよい。
【００８０】
ファームウェアおよび／またはソフトウェアインプリメンテーションについては、ＤＰＬＬ内のブロックは、ここに記述された機能を実行するコード（例えば、手順、機能、モジュール、インストラクションなど）でインプリメントされてもよい。一般に、ファームウェアおよび／またはソフトウェアコードを明確に具体化するどんなコンピュータ／プロセッサ判読可能な媒体は、ここに記述された技術をインプリメントするのに使用されてもよい。例えば、ファームウェアおよび／またはソフトウェアコードは、メモリ（例えば、図９中のメモリ９６２）に格納されてもよく、プロセッサ（例えば、プロセッサ９６０）によって実行されてもよい。メモリは、プロセッサ内またはプロセッサの外部でインプリメントされてもよい。ファームウェアおよび／またはソフトウェアコードは、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラム可能な読み取り専用メモリ（ＰＲＯＭ）、電気的消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、フロッピー（登録商標）ディスク、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）、磁気または光データ記憶デバイスなどのようなコンピュータ／プロセッサ判読可能な媒体に格納されてもよい。コードは、１つ以上のコンピュータ／プロセッサによって実行可能にされてもよく、コンピュータ／プロセッサ（ｓ）にここに記述された機能の特定の態様を実行させてもよい。
【００８１】
ここに記述されたＤＰＬＬをインプリメントする装置は、スタンドアロンデバイスかもしれないし、または大型デバイスの一部かもしれない。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／またはインストラクションを格納するためのメモリＩＣを含んでもよい１つ以上のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれてもよいモジュール、（ｖｉ）受信機、携帯電話、無線デバイス、ハンドセット、または移動体ユニット、（ｖｉｉ）その他、であってもよい。
【００８２】
開示の前の記述は、どんな当業者でも開示を実施または使用することを可能にするために提供される。開示への様々な変更は、当業者に容易に明白であろう。ここに定義された一般的な本質は、開示の範囲から外れずに、他の変化に適用されてもよい。したがって、その開示は、ここで記述した例およびデザインに制限されることは意図されず、ここに開示された本質および新しい特徴と一致する最も広い範囲を与えられる。
【特許請求の範囲】
【請求項１】
発振器からの発振信号を受け取り、入力位相の小数部および出力位相の小数部のみに基づいて位相エラーを決定し、前記位相エラーに基づいて前記発振器のための制御信号を生成するように構成されたデジタル位相同期ループ（ＤＰＬＬ）と、
を具備する装置。
【請求項２】
請求項１の装置であって、前記入力位相の前記小数部および前記出力位相の前記小数部は、前記発振信号の１サイクルの範囲をそれぞれ有する。
【請求項３】
請求項１の装置であって、前記ＤＰＬＬは、前記発振信号と参照信号との間の位相差を決定し、前記出力位相の前記小数部として前記位相差を提供するように構成されたタイムデジタルコンバータ（ＴＤＣ）を具備する。
【請求項４】
請求項１の装置であって、前記ＤＰＬＬは、
前記入力位相を得るための少なくとも１つの入力信号を蓄積するように構成されたアキュムレータと、
前記入力位相を受け取り、前記入力位相の前記小数部を提供するように構成されたユニットと、
を具備する。
【請求項５】
請求項４の装置であって、前記少なくとも１つの入力信号は、変調信号を具備する。
【請求項６】
請求項１の装置であって、前記ＤＰＬＬは、前記出力位相の前記小数部と前記入力位相の前記小数部との間の位相差を決定し、前記位相差が第１の値未満である場合は前記位相差に所定値を加え、前記位相差が第２の値より大きい場合は前記位相差から前記所定値を引き、前記位相エラーがある場合は前記所定値を加えるまたは引いた後に前記位相差を提供するように構成される。
【請求項７】
請求項６の装置であって、前記所定値は前記発振信号の１サイクルに相当し、前記第１の値は前記発振信号のマイナス２分の１サイクルに相当し、前記第２の値は前記発振信号のプラス２分の１サイクルに相当する。
【請求項８】
請求項１の装置であって、前記ＤＰＬＬは、
前記発振信号のサイクル数のトラッキングを保持することによって前記出力位相の整数部を決定するように構成された無線周波数（ＲＦ）アキュムレータを具備し、
前記ＤＰＬＬは、前記ＤＰＬＬがロックされない場合は、前記入力位相の前記整数部および小数部、前記出力位相の前記整数部および前記小数部に基づいて前記位相エラーを決定し、前記ＤＰＬＬがロックされる場合は、前記入力位相の前記小数部および前記出力位相の前記小数部にのみ基づいて前記位相エラーを決定するように構成される。
【請求項９】
発振器からの発振信号のために入力位相の小数部および出力位相の小数部にのみ基づいて位相エラーを決定することと、
前記位相エラーに基づいて前記発振器のために制御信号を生成することと、前記入力位相の前記小数部および前記出力位相の前記小数部は前記発振信号の１サイクルの範囲をそれぞれ有する、
を具備する方法。
【請求項１０】
請求項９の方法であって、
前記発振信号と参照信号との間の位相差に基づいて前記出力位相の前記小数部を決定することと、
をさらに具備する。
【請求項１１】
請求項９の方法であって、前記位相エラーを決定することは、
前記出力位相の前記小数部と前記入力位相の前記小数部との間の位相差を決定することと、
前記位相差が第１の値未満である場合は、前記位相差に所定値を加えることと、
前記位相差が第２の値より大きい場合は、前記位相差から所定値を引くことと、
前記位相エラーがある場合は前記所定値を加えるまたは引いた後に前記位相差を提供することと、
を具備する。
【請求項１２】
請求項９の方法であって、
前記発振信号のサイクル数のトラッキングを保持することによって前記出力位相の整数部を決定することと、
ロックされない場合は、前記入力位相の前記整数部および小数部、前記出力位相の前記整数部および前記小数部に基づいて前記位相エラーを決定することと、
ロックされる場合は、前記入力位相の前記小数部および前記出力位相の前記小数部にのみ基づいて前記位相エラーを決定することと、
をさらに具備する。
【請求項１３】
発振器からの発振信号のために入力位相の小数部および出力位相の小数部にのみ基づいて位相エラーを決定する手段と、
前記位相エラーに基づいて前記発振器のために制御信号を生成する手段と、前記入力位相の前記小数部および前記出力位相の前記小数部は前記発振信号の１サイクルの範囲をそれぞれ有する、
を具備する装置。
【請求項１４】
請求項１３の装置であって、
前記発振信号と参照信号との間の位相差に基づいて前記出力位相の前記小数部を決定する手段と、
をさらに具備する。
【請求項１５】
請求項１３の装置であって、前記位相エラーを決定する手段は、
前記出力位相の前記小数部と前記入力位相の前記小数部との間の位相差を決定する手段と、
前記位相差が第１の値未満である場合は、前記位相差に所定値を加える手段と、
前記位相差が第２の値より大きい場合は、前記位相差から所定値を引く手段と、
前記位相エラーがある場合は前記所定値を加えるまたは引いた後に前記位相差を提供する手段と、
を具備する。
【請求項１６】
請求項１３の装置であって、
前記発振信号のサイクル数のトラッキングを保持することによって前記出力位相の整数部を決定する手段と、
ロックされない場合は、前記入力位相の前記整数部および小数部、前記出力位相の前記整数部および前記小数部に基づいて前記位相エラーを決定する手段と、
ロックされる場合は、前記入力位相の前記小数部および前記出力位相の前記小数部にのみ基づいて前記位相エラーを決定する手段と、
をさらに具備する。
【請求項１７】
コンピュータ可読媒体を具備するコンピュータプログラムプロダクトであって、
前記コンピュータ可読媒体は、
少なくとも１つのコンピュータに、発振器からの発振信号のために入力位相の小数部および出力位相の小数部にのみ基づいて位相エラーを決定させるためのコードと、
前記少なくとも１つのコンピュータに、前記位相エラーに基づいて前記発振器のために制御信号を生成させるためのコードと、前記入力位相の前記小数部および前記出力位相の前記小数部は前記発振信号の１サイクルの範囲をそれぞれ有する、
を具備する。
【請求項１８】
発振器からの発振信号および参照信号を受け取り、前記発振器のための制御信号を生成するように構成されたデジタル位相同期ループ（ＤＰＬＬ）と、
を具備する装置であって、
前記ＤＰＬＬは、前記発振信号のサイクル数のトラッキングを保持することによって粗い出力位相を決定するように構成された合成されたアキュムレータを具備し、
前記合成されたアキュムレータは、前記発振信号の周波数より低い周波数を有する前記参照信号に基づいて更新される。
【請求項１９】
請求項１８の装置であって、前記合成されたアキュムレータは、各最新間隔で第１の整数値または第２の整数値によって更新され、前記第１のまたは前記第２の整数値は、前記発振信号の前記周波数および前記参照信号の前記周波数によって決定された連続する整数値である。
【請求項２０】
請求項１９の装置であって、前記ＤＰＬＬは、各最新間隔で第１および第２の整数値のための２つの仮説を評価し、前記２つの仮説の評価の結果に基づいて各最新間隔で第１または第２の整数値によって前記合成されたアキュムレータを更新するために指示を提供するように構成された評価ユニットをさらに具備する。
【請求項２１】
請求項２０の装置であって、前記ＤＰＬＬは、前記発振信号と前記参照信号との間の位相差に基づいて細かい出力位相を決定するように構成されたタイムデジタルコンバータ（ＴＤＣ）をさらに具備し、
前記評価ユニットは、第１および第２の整数値、前記粗い出力位相、前記細かい出力位相および前記入力位相に基づいて前記２つの仮説を評価するように構成される。
【請求項２２】
請求項２１の装置であって、前記評価ユニットは、前記第１の整数値、前記粗い出力位相および前記細かい出力位相に基づいて第１の仮定された出力位相を決定し、前記第２の整数値、前記粗い出力位相および前記細かい出力位相に基づいて第２の仮定された出力位相を決定し、前記第１の仮定された出力位相が前記第２の仮定された出力位相より前記入力位相に接近している場合に前記第１の整数値によってまたは別の前記第２の整数値によって前記合成されたアキュムレータを更新するために指示を提供するように構成される。
【請求項２３】
請求項２１の装置であって、前記評価ユニットは、前記第１の整数値、前記粗い出力位相、前記細かい出力位相および前記入力位相に基づいて第１の仮定された位相エラーを決定し、前記第２の整数値、前記粗い出力位相、前記細かい出力位相および前記入力位相に基づいて第２の仮定された位相エラーを決定し、前記第１の仮定された位相エラーの大きさが前記第２の仮定された位相の大きさより小さい場合に前記第１の整数値によってまたは別の前記第２の整数値によって前記合成されたアキュムレータを更新するために指示を提供するように構成される。
【請求項２４】
請求項１８の装置であって、前記ＤＰＬＬは、
前記発振信号のサイクル数のトラッキングを保持することによって前記粗い出力位相を決定するように構成された無線周波数（ＲＦ）アキュムレータと、前記ＲＦアキュムレータは前記発振信号に基づいて操作される、
をさらに具備する。
【請求項２５】
請求項２４の装置であって、前記ＲＦアキュムレータは、第１の持続時間の間イネーブルにされ、第２の持続時間の間ディセーブルにされ、前記合成されたアキュムレータは、前記第２の持続時間の間イネーブルにされる。
【請求項２６】
請求項２４の装置であって、前記ＤＰＬＬは、前記ＤＰＬＬがロックされるかどうかを決定するように構成されたロック検出器をさらに具備し、
前記ＲＦアキュムレータは、前記ＤＰＬＬがロックされない場合にイネーブルにされ、
前記合成されたアキュムレータは、前記ＤＰＬＬがロックした後にイネーブルにされる。
【請求項２７】
発振信号の周波数より低い周波数を有する参照信号に基づいて、発振器からの前記発振信号のサイクル数のトラッキングを保持することにより、粗い出力位相を決定することと、
前記粗い出力位相および入力位相に基づいて位相エラーを決定することと、
前記位相エラーに基づいて前記発振器のために制御信号の生成することと、
を具備する方法。
【請求項１】
発振器からの発振信号を受け取り、入力位相の小数部および出力位相の小数部のみに基づいて位相エラーを決定し、前記位相エラーに基づいて前記発振器のための制御信号を生成するように構成されたデジタル位相同期ループ（ＤＰＬＬ）と、
を具備する装置。
【請求項２】
請求項１の装置であって、前記入力位相の前記小数部および前記出力位相の前記小数部は、前記発振信号の１サイクルの範囲をそれぞれ有する。
【請求項３】
請求項１の装置であって、前記ＤＰＬＬは、前記発振信号と参照信号との間の位相差を決定し、前記出力位相の前記小数部として前記位相差を提供するように構成されたタイムデジタルコンバータ（ＴＤＣ）を具備する。
【請求項４】
請求項１の装置であって、前記ＤＰＬＬは、
前記入力位相を得るための少なくとも１つの入力信号を蓄積するように構成されたアキュムレータと、
前記入力位相を受け取り、前記入力位相の前記小数部を提供するように構成されたユニットと、
を具備する。
【請求項５】
請求項４の装置であって、前記少なくとも１つの入力信号は、変調信号を具備する。
【請求項６】
請求項１の装置であって、前記ＤＰＬＬは、前記出力位相の前記小数部と前記入力位相の前記小数部との間の位相差を決定し、前記位相差が第１の値未満である場合は前記位相差に所定値を加え、前記位相差が第２の値より大きい場合は前記位相差から前記所定値を引き、前記位相エラーがある場合は前記所定値を加えるまたは引いた後に前記位相差を提供するように構成される。
【請求項７】
請求項６の装置であって、前記所定値は前記発振信号の１サイクルに相当し、前記第１の値は前記発振信号のマイナス２分の１サイクルに相当し、前記第２の値は前記発振信号のプラス２分の１サイクルに相当する。
【請求項８】
請求項１の装置であって、前記ＤＰＬＬは、
前記発振信号のサイクル数のトラッキングを保持することによって前記出力位相の整数部を決定するように構成された無線周波数（ＲＦ）アキュムレータを具備し、
前記ＤＰＬＬは、前記ＤＰＬＬがロックされない場合は、前記入力位相の前記整数部および小数部、前記出力位相の前記整数部および前記小数部に基づいて前記位相エラーを決定し、前記ＤＰＬＬがロックされる場合は、前記入力位相の前記小数部および前記出力位相の前記小数部にのみ基づいて前記位相エラーを決定するように構成される。
【請求項９】
発振器からの発振信号のために入力位相の小数部および出力位相の小数部にのみ基づいて位相エラーを決定することと、
前記位相エラーに基づいて前記発振器のために制御信号を生成することと、前記入力位相の前記小数部および前記出力位相の前記小数部は前記発振信号の１サイクルの範囲をそれぞれ有する、
を具備する方法。
【請求項１０】
請求項９の方法であって、
前記発振信号と参照信号との間の位相差に基づいて前記出力位相の前記小数部を決定することと、
をさらに具備する。
【請求項１１】
請求項９の方法であって、前記位相エラーを決定することは、
前記出力位相の前記小数部と前記入力位相の前記小数部との間の位相差を決定することと、
前記位相差が第１の値未満である場合は、前記位相差に所定値を加えることと、
前記位相差が第２の値より大きい場合は、前記位相差から所定値を引くことと、
前記位相エラーがある場合は前記所定値を加えるまたは引いた後に前記位相差を提供することと、
を具備する。
【請求項１２】
請求項９の方法であって、
前記発振信号のサイクル数のトラッキングを保持することによって前記出力位相の整数部を決定することと、
ロックされない場合は、前記入力位相の前記整数部および小数部、前記出力位相の前記整数部および前記小数部に基づいて前記位相エラーを決定することと、
ロックされる場合は、前記入力位相の前記小数部および前記出力位相の前記小数部にのみ基づいて前記位相エラーを決定することと、
をさらに具備する。
【請求項１３】
発振器からの発振信号のために入力位相の小数部および出力位相の小数部にのみ基づいて位相エラーを決定する手段と、
前記位相エラーに基づいて前記発振器のために制御信号を生成する手段と、前記入力位相の前記小数部および前記出力位相の前記小数部は前記発振信号の１サイクルの範囲をそれぞれ有する、
を具備する装置。
【請求項１４】
請求項１３の装置であって、
前記発振信号と参照信号との間の位相差に基づいて前記出力位相の前記小数部を決定する手段と、
をさらに具備する。
【請求項１５】
請求項１３の装置であって、前記位相エラーを決定する手段は、
前記出力位相の前記小数部と前記入力位相の前記小数部との間の位相差を決定する手段と、
前記位相差が第１の値未満である場合は、前記位相差に所定値を加える手段と、
前記位相差が第２の値より大きい場合は、前記位相差から所定値を引く手段と、
前記位相エラーがある場合は前記所定値を加えるまたは引いた後に前記位相差を提供する手段と、
を具備する。
【請求項１６】
請求項１３の装置であって、
前記発振信号のサイクル数のトラッキングを保持することによって前記出力位相の整数部を決定する手段と、
ロックされない場合は、前記入力位相の前記整数部および小数部、前記出力位相の前記整数部および前記小数部に基づいて前記位相エラーを決定する手段と、
ロックされる場合は、前記入力位相の前記小数部および前記出力位相の前記小数部にのみ基づいて前記位相エラーを決定する手段と、
をさらに具備する。
【請求項１７】
コンピュータ可読媒体を具備するコンピュータプログラムプロダクトであって、
前記コンピュータ可読媒体は、
少なくとも１つのコンピュータに、発振器からの発振信号のために入力位相の小数部および出力位相の小数部にのみ基づいて位相エラーを決定させるためのコードと、
前記少なくとも１つのコンピュータに、前記位相エラーに基づいて前記発振器のために制御信号を生成させるためのコードと、前記入力位相の前記小数部および前記出力位相の前記小数部は前記発振信号の１サイクルの範囲をそれぞれ有する、
を具備する。
【請求項１８】
発振器からの発振信号および参照信号を受け取り、前記発振器のための制御信号を生成するように構成されたデジタル位相同期ループ（ＤＰＬＬ）と、
を具備する装置であって、
前記ＤＰＬＬは、前記発振信号のサイクル数のトラッキングを保持することによって粗い出力位相を決定するように構成された合成されたアキュムレータを具備し、
前記合成されたアキュムレータは、前記発振信号の周波数より低い周波数を有する前記参照信号に基づいて更新される。
【請求項１９】
請求項１８の装置であって、前記合成されたアキュムレータは、各最新間隔で第１の整数値または第２の整数値によって更新され、前記第１のまたは前記第２の整数値は、前記発振信号の前記周波数および前記参照信号の前記周波数によって決定された連続する整数値である。
【請求項２０】
請求項１９の装置であって、前記ＤＰＬＬは、各最新間隔で第１および第２の整数値のための２つの仮説を評価し、前記２つの仮説の評価の結果に基づいて各最新間隔で第１または第２の整数値によって前記合成されたアキュムレータを更新するために指示を提供するように構成された評価ユニットをさらに具備する。
【請求項２１】
請求項２０の装置であって、前記ＤＰＬＬは、前記発振信号と前記参照信号との間の位相差に基づいて細かい出力位相を決定するように構成されたタイムデジタルコンバータ（ＴＤＣ）をさらに具備し、
前記評価ユニットは、第１および第２の整数値、前記粗い出力位相、前記細かい出力位相および前記入力位相に基づいて前記２つの仮説を評価するように構成される。
【請求項２２】
請求項２１の装置であって、前記評価ユニットは、前記第１の整数値、前記粗い出力位相および前記細かい出力位相に基づいて第１の仮定された出力位相を決定し、前記第２の整数値、前記粗い出力位相および前記細かい出力位相に基づいて第２の仮定された出力位相を決定し、前記第１の仮定された出力位相が前記第２の仮定された出力位相より前記入力位相に接近している場合に前記第１の整数値によってまたは別の前記第２の整数値によって前記合成されたアキュムレータを更新するために指示を提供するように構成される。
【請求項２３】
請求項２１の装置であって、前記評価ユニットは、前記第１の整数値、前記粗い出力位相、前記細かい出力位相および前記入力位相に基づいて第１の仮定された位相エラーを決定し、前記第２の整数値、前記粗い出力位相、前記細かい出力位相および前記入力位相に基づいて第２の仮定された位相エラーを決定し、前記第１の仮定された位相エラーの大きさが前記第２の仮定された位相の大きさより小さい場合に前記第１の整数値によってまたは別の前記第２の整数値によって前記合成されたアキュムレータを更新するために指示を提供するように構成される。
【請求項２４】
請求項１８の装置であって、前記ＤＰＬＬは、
前記発振信号のサイクル数のトラッキングを保持することによって前記粗い出力位相を決定するように構成された無線周波数（ＲＦ）アキュムレータと、前記ＲＦアキュムレータは前記発振信号に基づいて操作される、
をさらに具備する。
【請求項２５】
請求項２４の装置であって、前記ＲＦアキュムレータは、第１の持続時間の間イネーブルにされ、第２の持続時間の間ディセーブルにされ、前記合成されたアキュムレータは、前記第２の持続時間の間イネーブルにされる。
【請求項２６】
請求項２４の装置であって、前記ＤＰＬＬは、前記ＤＰＬＬがロックされるかどうかを決定するように構成されたロック検出器をさらに具備し、
前記ＲＦアキュムレータは、前記ＤＰＬＬがロックされない場合にイネーブルにされ、
前記合成されたアキュムレータは、前記ＤＰＬＬがロックした後にイネーブルにされる。
【請求項２７】
発振信号の周波数より低い周波数を有する参照信号に基づいて、発振器からの前記発振信号のサイクル数のトラッキングを保持することにより、粗い出力位相を決定することと、
前記粗い出力位相および入力位相に基づいて位相エラーを決定することと、
前記位相エラーに基づいて前記発振器のために制御信号の生成することと、
を具備する方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２５７２６９（Ｐ２０１２−２５７２６９Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−１５８９８０（Ｐ２０１２−１５８９８０）
【出願日】平成２４年７月１７日（２０１２．７．１７）
【分割の表示】特願２０１０−５３６２１０（Ｐ２０１０−５３６２１０）の分割
【原出願日】平成２０年１１月２９日（２００８．１１．２９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１５８９８０（Ｐ２０１２−１５８９８０）
【出願日】平成２４年７月１７日（２０１２．７．１７）
【分割の表示】特願２０１０−５３６２１０（Ｐ２０１０−５３６２１０）の分割
【原出願日】平成２０年１１月２９日（２００８．１１．２９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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