局部発振器
【課題】消費電力を増大させることなく、TDCレスが可能な局部発振器を提供することを目的とする。
【解決手段】発振器制御ワードに応じた発振周波数のN倍の周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をN分周して、2N相のクロックを出力する分周器と、前記クロックを前記参照信号でラッチして、第1位相情報として出力する第1のフリップと、前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、前記クロックを遅延参照信号でラッチして、第2位相情報として出力する第2のフリップフロップと、前記可変遅延回路の遅延量を制御する遅延制御手段と、前記1および第2の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、発振器整数位相と前記発振器分数位相とを加算し、加算値を第3位相情報として出力する加算器とを備えている。
【解決手段】発振器制御ワードに応じた発振周波数のN倍の周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をN分周して、2N相のクロックを出力する分周器と、前記クロックを前記参照信号でラッチして、第1位相情報として出力する第1のフリップと、前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、前記クロックを遅延参照信号でラッチして、第2位相情報として出力する第2のフリップフロップと、前記可変遅延回路の遅延量を制御する遅延制御手段と、前記1および第2の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、発振器整数位相と前記発振器分数位相とを加算し、加算値を第3位相情報として出力する加算器とを備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、局部発振器に関するものである。
【背景技術】
【0002】
近年、無線LAN機器等の無線通信装置では、PLL(Phase Locked Loop)回路の制御信号をすべてデジタル化したADPLL(All Digital PLL)回路が用いられている。ADPLL回路は、アナログ回路をデジタル回路に置換しているため、プロセスの進歩により省スペース化、省電力化が可能となる。
【0003】
ADPLL回路は、デジタルループフィルタ、デジタル制御発振器(DCO:Digitally-Controlled Oscillator)、カウンタ、及び時間デジタル変換器(TDC:Time-to-Digital Converter)を備える。カウンタはDCOの出力CKVをカウントし、DCOの出力CKVで同期化した参照信号に基づいてカウント値を出力する。TDCは、参照信号REFに同期して、DCOの出力の1周期以下の位相差を取り出す。カウント値と位相差とを加算した値と、位相制御信号との比較結果(差分)がデジタルループフィルタに与えられる。DCOの発振周波数は、デジタルループフィルタの出力に基づいて制御される。
【0004】
上記ADPLLでは、離散化の影響を低減しつつ出力CKVの位相雑音特性を向上させるためには、上述のTDCが不可欠である。かかるTDCでは、一般的に高分解能な位相情報を得るために遅延素子を利用した回路が用いられることが多いが、その遅延量は一定でなくデジタル回路で利用できる値にするため、得られた遅延情報を発振周波数の1周期に対して規格化する必要がある(例えば、非特許文献1参照)。
【0005】
しかしながら、規格化回路を備えたTDCは消費電力および面積が大きくなるため、TDCを使用しないで、ADPLLを構成することが望まれる。非特許文献2では、TDCレスのADPLLが提案されており、リングオシレータを用いたTDC統合型のADPLLにおいて、LC発信器の遅延段数を増やすことで、発振周波数を変えることなく、微細な位相情報を生成する方法を提案している。
【0006】
しかしながら、非特許文献2のように、LC発信器と分周器の構成では、必要とする位相間隔に対して、発信周波数を上げていく必要があり、より微細な位相間隔を得るためだけに発振周波数を上げることは、消費電力が増大するという問題が発生する。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】Robert Bogdan Staszewski,et.al, 「All-Digital PLL and Transmitter for Mobile Phones」,IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO. 12,DECEMBER 2005
【非特許文献2】Werner Grollitsch, Roberto Nonis, Nicola Da Dalt 「26.6 A 1.4psrms-Period-Jitter TDC-Less Fractional-N Digital PLL with Digitally Controlled Ring Oscillator in 65nm CMOS」,2010 IEEE International Solid-State Circuits Conference
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、消費電力を増大させることなく、TDCレスが可能な局部発振器を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様によれば、発振器制御ワードに応じた発振周波数のN倍の周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をN分周して、2N相のクロックを出力する分周器と、前記クロックをカウントし、参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、前記クロックを前記参照信号でラッチして、第1位相情報として出力する第1のフリップと、前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、前記クロックを遅延参照信号でラッチして、第2位相情報として出力する第2のフリップフロップと、前記可変遅延回路の遅延量を制御する遅延制御手段と、前記1および第2の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第3位相情報として出力する加算器と、前記デジタル制御発振器の発振周波数を設定するための参照位相と前記第3位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、を備えた局部発振器が提供される。
【発明の効果】
【0010】
本発明によれば、消費電力を増大させることなく、TDCレスが可能な局部発振器を提供することが可能となる。
【図面の簡単な説明】
【0011】
【図1】図1は、本実施の形態に係るTDCレスのADPLLの概略構成例を示している。
【図2】図2は、4分周器の構成例を示す図である。
【図3】図3は、4分周器のタイミングチャートの一例を示す図である。
【図4】図4は、TD[7:0]、TD[7:4]、φRFfの関係を示す図である。
【図5】図5は、4倍分周出力とπ/8補間を説明するための図である。
【図6】図6は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。
【図7】図7は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。
【図8】図8は、遅延参照信号REFdの遅延量を、参照信号REFに対して、4分周器のCK周期の3π/8とした場合を示す図である。
【図9】図9は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。
【図10】図10は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。
【図11】図11は、REFの遅延量と位相出力の関係を視覚的に示した図である。
【図12】図12は、コントローラの構成例を示す図である。
【図13】図13は、TD−PD変換テーブルの一例を示す図である。
【図14】図14は、遅延制御値DCを説明するための図である。
【図15】図15は、実施の形態2に係るADPLLの構成例を示す図である。
【図16】図16は、遅延コントローラの構成例を示す図である。
【図17】図17は、図16において、遅延ループとしてDLL(Delay Locked Loop)を用いた構成とした図である。
【図18】図18は、図16において、4分周器10のCK周期のπ/8の遅延量を生成する場合を示す図である。
【図19】図19は、遅延コンローラのタイミングチャートの一例を示す図である。
【図20】図20は、実施の形態3にかかるAPLLの構成を示す図である。
【図21】図21は、2分周器の構成を示す図である。
【図22】図22は、2分周器のイミングチャートの一例を示す図である。
【図23】図23は、TD[7:0]、TD[7:4]、φRFfの関係を示す図である。
【図24】図24は、実施の形態4に係るADPLLの要部構成例を示す図である。
【図25】図25は、実施の形態5に係るADPLLの要部構成例を示す図である。
【図26】図26は、実施の形態6に係るADPLLの構成例を示す図である。
【発明を実施するための形態】
【0012】
以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
【0013】
(実施の形態1)
図1は、本実施の形態に係るTDCレスのADPLLの概略構成例を示している。本実施の形態に係るADPLLは、図1に示すように、DCO1、カウンタ2と、フリップフロップ3と、コントローラ4(Data Converter & Delay Controller)4と、アキュムレータ(累算器)5、加算器6と、減算器7と、デジタルフィルタ8と、ゲイン補正器9と、4分周器10と、フリップフロップ11,12と、可変遅延回路13とを備えている。本実施の形態では、TDCの機能を、コントローラ4、フリップフロップ11,12,および可変遅延回路13で実現している。
【0014】
DCO1は、発振器制御ワードOTW(Oscillator Tuning Word)により離散的に発振周波数が制御可能な発振器であり、発振器制御ワードOTWに応じた発振周波数Fcを4倍して、発振信号CKV(Oscillator Output Signal)として出力する。DCO1は、例えば複数の(MOS)バラクタを2値制御することによって実現される。4分周器10は、発振信号CKVを4分周したCK[7:0]を出力する。
【0015】
フリップフロップ3は、4分周器10のCK[7]をクロック入力として、参照信号REF(Reference Signal)の値をラッチして、カウンタ2に出力する。すなわち、フリップフロップ3の出力は、CK[7」で同期化された参照信号FEFとなる。
【0016】
カウンタ2は、4分周器のCK[7]が与えられるアキュムレータ2aを有する。カウンタ2は、フリップフロップ3の出力信号がクロックとして与えられ、このクロックに同期して、アキュムレータ2aのカウント値を発振器整数位相φRFi(Integer Oscillator Phase Data)として、加算器6に出力する。したがって、CK[7]は、発振器位相信号の基準位相となる。
【0017】
フリッププロップ11は、参照信号REFをクロック入力として、4分周器10のCK[7:0]の値をラッチして、サーモメータ位相情報(第1の位相情報)TD[7:0]をコントローラ4に出力する。
【0018】
可変遅延回路13は、コントローラ4からの遅延制御値DCにより遅延量が設定され、設定された遅延量で参照信号REFを遅延させた遅延参照信号REFdをクロックとしてフリップフロップ12に出力する。フリップフロップ12は、遅延参照信号FEFdをクロック入力として、4分周器10のCK[7:0]の値をラッチして、遅延サーモメータ位相情報(第2の位相情報)TDd[7:0]をコントローラ4に出力する。
【0019】
コントローラ4は、遅延制御値DCにより可変遅延回路13の遅延量を設定する。また、コントローラ4は、TD[7:0]、TDd[7:0]をデータ変換して、発振器分数位相φRFf(Fractional Oscillator Phase Data)を加算器6に出力する。
【0020】
加算器6は、カウンタ2から出力されるφRFiと、コントローラ4から出力されるφRFfとを加算して、発振器位相φRF(Oscillator Phase Data:第3の位相情報)を減算器7に出力する。
【0021】
アキュムレータ5は、周波数制御ワードFCW(Frequency Command Word)を参照信号FEFで規格化した値を積分し、積分値を位相制御信号φREF(Reference Phase Data)として減算器7に出力する。減算器7は、φREFと、加算器6から入力されるφRFとの差分を算出し、位相誤差φe(Phase error data)としてデジタルフィルタ8へ出力する。
【0022】
デジタルフィルタ8は、ローパスフィルタとして動作し、与えられたφeを平滑化して、規格化された発振器制御値NTW(Normalized Tuning Word)としてゲイン補正器9に出力する。
【0023】
ゲイン補正器9は、デジタルフィルタ8の出力値に、係数Kを乗算してOTWを出力する。係数Kを乗算することで、DCO1が持つ制御値に対する周波数利得分が補正される。
【0024】
4分周器10の出力周波数FcがFCWで設定される値より高く(又は低く)なった場合、減算器7で算出されたφeに基づき、デジタルフィルタ8及びゲイン補正器9により、発振周波数を下げる(上げる)よう制御するOTWが出力される。このようにしてDCO1の発振周波数が一定となるような制御が行われる。
【0025】
図2は、4分周器10の構成例を示す図である。図3は、4分周器10のタイミングチャートの一例を示す図である。図4は、TD[7:0]、TD[7:4]、φRFfの関係を示す図である。4分周器10は、図2に示すように、バッファ22−1〜22−8と、4段直列に接続したラッチ21−1〜22−4とを備えている。
【0026】
上述したように、DCO1は、出力周波数Fcの4倍の周波数で発振しており、4分周器10は、図3に示すように、各差動信号CKVP(CKV)、CKVN(CKVの反転)よりCKVを4分周した8相の信号CK[7]〜CK[0]を出力する。仮に、CK[7]を位相基準すると、CK[6:0]は、CK[7]を起点として、π/4ずつの位相遷移を表していることになる。ここで、CK[7:0]を参照信号REF(参照信号REFの立ち上がりエッジ)を用いてある時刻に取り出すと(図3の波線)、信号が「1」から「0」に変化するところが参照信号REFに対するCKの相対的な位相情報となる。
【0027】
この場合のTD[7:0]、TD[7:4]、φRFfの位相の関係は、4分周器10のCK[7]を基準とした時、図4に示す関係となる。また、CK「7:4]/CK[3:0]は、差動の関係にあるので、上位4ビットだけで同じ出力を得ることができる。
【0028】
このように、4分周器10の位相情報を用いることで、従来のADPLLのTDCで発振器の周期で得られたデータの規格化を行う必要がなくなる。また、TDCのデータとして4分周器10の出力を利用しているために、TDCに相当する回路を設ける必要がなくなり、TDC出力の演算回路、TDC回路そのものに相当する面積と消費電力の削減が可能となる。
【0029】
図5は、4分周出力とπ/8補間を説明するための図であり、図3に、遅延参照信号REFdを追加したものである。図6および図7は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。図5において、遅延参照信号REFdの遅延量を、参照信号REFに対して、4分周器10のCK周期のπ/8としている。これにより、8相の位相情報の中間値を得ることができる。すなわち、参照信号REFをこのようにずらすことで、CKをπ/8進めた時刻において、遅延無しの参照信号REFで見るのと同じになるので、中間位相の位相状態を知ることができる(データが等しく無い時に中間位相となる)。この遅延参照信号REFdは、可変遅延回路13で参照信号REFを4分周器10のCK周期のπ/8遅延させることで生成することができる。
いる。
【0030】
図5では、遅延参照信号REFdの遅延量を、参照信号REFに対して、4分周器10のCK周期のπ/8としているが、3π/8としてもよい。図8は、遅延参照信号REFdの遅延量を、参照信号REFに対して、4分周器10のCK周期の3π/8とした場合を示している。図9および図10は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。
【0031】
遅延参照信号REFdを、参照信号REFに対して、4分周器10のCK周期の3π/8ずらすことは、CKを3π/8進めた時刻において遅延無しの参照信号REFに同期しているのと同じになる。結果として、CKに対して1位相分(π/4)のオフセットを持った中間の位相状態を得ることができる。オフセット分を補整して位相情報を作り出すことで上記と同じ効果を得ることができる。これにより、4分周器10のもつ位相情報間隔がCMOSインバータの遅延量よりも小さい条件でも中間位相を再現することが可能となり、単純なInverter遅延を用いたTDCよりも高分解能の位相情報を得ることが可能となる。なお、3位相(3π/4)を2分割することで中間位相を得られない場合は、奇数段間隔を2分割することで同様の動作が可能となる。
【0032】
図11は、REFの遅延量と位相出力の関係を視覚的に示した図である。図11において、仮に、DCO1の発振周期が参照信号REFのN+0.125倍だったとすると、小数点以下の位相情報は2πを基準として、参照信号REFの間隔当たりπ/8ずつ増加していくことになるので、得られた位相情報PD(TDをデータ変換したもの)と遅延位相情報PDd(TDdをデータ変換したもの)の情報から上記のような軌跡を辿る。仮に、遅延が予定していたよりも小さいとすると、本来あるべき時刻で発生するべきものが観測できなくなるので、出力結果は実際の時刻よりも後で観察されることになる。また、予定していたよりも大きければ逆のことが起きる。このことから、中間位相を作るためには、DCO1の任意の出力状態において、PD=PDと、PD≒PDdの発生確率が1対1になれがよいことがわかる。
【0033】
図12は、コントローラ4の構成例を示す図である。コントローラ4は、TD to PDコンバータ31と、TDd to PDdコンバータ32と、判定部33と、出力部34と、減算器35とを備えている。TD to PDコンバータ31は、図14に示すテーブルを使用して、TDをPDに変換する。TDd to PDdコンバータ32は、同様に、図13に示すテーブルを使用して、TDdをPDdに変換する(図14において、TD=TDd、PD=PDd)。
【0034】
判定部33は、遅延制御値DCの調整処理を行う。この遅延制御値DCの調整処理は、電源投入時等の所定のタイミングで実行される。遅延制御値DCの調整処理では、判定部33は、遅延制御値DCを最小値に設定し、Dinit=Average(PDd−PD)とする。Dinit>1.5の場合、DCtarget=2.5/PDoffset=2とし、1.5≧Dinit>0.5の場合、DCtarget=1.5/PDoffset=1とし、0.5≧Dinitの場合、DCtarget=0.5/PDoffset=0とする。そして、Average(PDd−PD)>DCtargetの場合は、この場合のDCを遅延制御値として設定して終了する。Average(PDd−PD)>DCtargetでない場合、DC=DC+1として、Average(PDd−PD)>DCtargetとなるまで、同じ処理を繰り返す。
【0035】
すなわち、遅延を最小にして遅延有り無しの位相データの差分の平均値を算出する。その値が1.5以上であれば、遅延量は3π/8を実現できないので、遅延量の目標を5π/8とする。0.5以下であればπ/8を実現できるので、目標をπ/8とする。こうして、目標とした遅延量に向かって遅延を少しずつ増加させて、所望の遅延量を超えた時点で遅延量が確定する。
【0036】
減算器35では、PDdからコントローラ4から出力されるオフセットデータPDoffsetが減算されたPDd0が出力部34に出力される。判定部34は、PD=PDd0の場合、φRFf=基準位相{PD、1’b0}が出力され、PD≒PDdの場合、φRFf=中間位相{PD、1’b1}が出力される。PDとPDd0は、適切な遅延制御値DCの条件下でπ/8だけずれたものとなる。判定部34の代わりに、(PD+PDd0)/2の演算を行っても同様の結果を得ることができる。
【0037】
図14は、遅延制御値DCを説明するための図である。図14に示すように、遅延制御値DCは、REFとREFdの遅延量Dと比例関係にある。
【0038】
以上説明したように、実施の形態1によれば、OTWに応じたFcのN倍の周波数のCKVを出力するDCO1と、CKVを4分周して、8相のクロックCKを出力する4分周器10と、CKをカウントし、REFに基づいてカウント値をφRfiとして出力するカウンタ2と、CKをREFでラッチして、TD(第1位相情報)として出力するフリップ11と、参照信号REFを遅延させて、遅延参照信号REFdとして出力する可変遅延回路13と、CKを遅延参照信号でラッチして、TDd(第2位相情報)として出力するフリップフロップ12と、可変遅延回路13の遅延量を制御するとともに、TD、TDdに基づいて、発振器整数位相φRFfを出力するコントローラ4とを備えているので、
消費電力を増大させることなく、TDCレスが可能な局部発振器を提供することが可能となる。
【0039】
また、実施の形態1によれば、可変遅延回路13の遅延量を、8相のクロックの最小間隔π/4の2分の1であるπ/8または3π/8にすることとしたので、高精度な発振器分数位相RFfを出力することが可能となる。
【0040】
(実施の形態2)
図15は、実施の形態2に係るADPLLの構成例を示す図である。実施の形態2に係るADPLLは、実施の形態1のコンローラ4を、遅延コントローラ41とデータコンバータ42に分離した構成となっている。
【0041】
データコンバータ42は、実施の形態1のコントローラ4と同様に、フリップフロップ11,12からTD[7:0]、TDd[7:0]が入力され、φRFfを加算器6に出力する。遅延コントローラ41は、4分周器10から入力されるCK[7:0]に基づいて、可変遅延回路13に、その遅延量を設定するための遅延制御値DCを出力する。
【0042】
図16は、遅延コントローラ41の構成例を示す図である。図16において、遅延コントローラ41は、直列に接続された2つの遅延素子51,52と、フリップフロップ53と、設定部54とを備えている。遅延素子51、52は、4分周器10から入力されるCK[7]を遅延制御量DCだけそれぞれ遅延させて、CKd[7]をフリップフリップ53に出力する。フリップフロップ53は、CKd[7]を4分周器10から入力されるCK[4]でラッチして、FHを設定部54に出力する。
【0043】
設定部54は、3つ離れた位相出力間(CK[7]、CK[4])で遅延素子51,52を2つ挟んで信号の遅い早いを判定している。最初に遅延量を最小に設定し、FH=0の場合は、終了し、FH=0でない場合には、DC=DC+1に設定する。最初に遅延量を最小として遅延が増えてくると、クロックCK[4]が来てもCKd[7]が到達していない状態が発生するのでその時の出力がFH=0となる。この時の2遅延素子51,52で発振周期に対して6π/8の遅延となっているので、同様の遅延をREFに与えると、3π/8の遅延量を持った遅延参照信号REFdを発生することができる。この方法により、CKの周波数が高く、通常の遅延素子でπ/8を作り出すことができない時に、π/4のオフセットつきのデータとしてCK出力の中間の位相情報を持った出力を取り出すことができるようになる。
【0044】
図17は、図16において、遅延ループとしてDLL(Delay Locked Loop)を用いた構成としたものであり、フリップフロップ53の代わりに位相検出器63を使用し、判定部54の代わりにDLL64を使用した構成となっている。
【0045】
図18は、図16の遅延コントローラ41において、4分周器10のCK周期のπ/8の遅延量を生成する場合を示している。図18では、フリップフロップ53のクロック入力をCK[6]としている以外は、図16と同様である。図19は、遅延コンローラ41のタイミングチャートの一例を示している。同図において、Case1は、クロックCK[6]がCKd[7]よりも遅く到達した場合(FH=1)、Case2は、クロックCK[6]がCKd[7]よりも早く到達した場合(FH=0)を示している。
【0046】
(実施の形態3)
実施の形態3では、DCO1が2倍発振(Fc×2)する場合に、分周器で8相の位相情報を得ることが可能な構成について説明する。図20は、実施の形態3にかかるAPLLの構成を示す図、図21は、図20の2分周器71の構成を示す図、図22は、図20の2分周器71のイミングチャートの一例を示す図である。図23は、TD[7:0]、TD[7:4]、φRFfの関係を示す図である。
【0047】
図20において、図15のフリップフロップ12,可変遅延回路13,遅延コントローラ41を削除した構成となっている。DCO1は、発振器制御ワードOTWに応じた周波数信号Fcを2倍して、発振信号CKV(Oscillator Output Signal)として出力する。2分周器10は、CKVを1/2に分周したCK[7:0]を出力する。データコンバータ42は、フリップフロップ11から入力されるTD[7:0]をφRFiにデータ変換して加算器6に出力する。
【0048】
図21に示す2分周器71は、図16に示す分周器において、4段直列に接続したフリップフロップ21−1〜22−4のうち、隣り合わないフリップフロップ21−2、22−4のクロック入力をショートさせることで、DCO1の発振周波数が2倍のときでも8相の位相情報を得ることが可能となっている。図22に示すように、CKVがFc×2の場合でも、発振周波数Fcを8分割した8相の信号CK[7]〜CK[0]が出力される。
【0049】
以上説明したように、実施の形態3によれば、4つの接続されたラッチの隣り合わない2つのクロック入力をショートすることでDCO1の発振周波数が2倍のときでも8相の位相情報を得ることが可能となる。
【0050】
(実施の形態4)
実施の形態1では、位相情報を8分割した場合について説明したが、実施の形態4では、M分割に拡張した場合について説明する。図24は、実施の形態4に係るADPLLの要部構成例を示す図である。図24において、デジタルフィルタ8,ゲイン補正器9,DCO1の図示を省略している。
【0051】
各位相データの出力確率をそれぞれ1/(M+1)となるように制御することで、4分周器10の位相データを(M+1)分割した位相情報を取り出すことが可能となり、M分割したものを生成することができる。
【0052】
N分周器94は、DCO1の入力に同期して、2N相の位相情報CK[2N−1:0]を出力する。フリップフロップ95は、N分周器94のCK[2N−1]をクロック入力として、参照信号FEFの値をラッチして、カウンタ93に出力する。カウンタ93は、N分周器94のCK[2N−1]をカウントし、フリップフロップ95から入力されるクロックに同期してカウント値をφRFiとして、加算器92に出力する。
【0053】
コントローラ91は、N分周器94のCK[2N−1:0]の隣り合う位相間隔をM分割することが可能となっており、M−1個の可変遅延回路97に遅延制御値DCをそれぞれ出力する。M−1個のフリップフロップ96には、データとしてN分周器94のCK[2N−1:0]が入力され、また、M−1個の可変遅延回路98から参照信号REFに対してπ/MxN〜(M−1)×π/MxNの遅延量をもった遅延参照信号REFdがそれぞれ入力する。これにより、分周器の位相分解能を補完して等価的にM倍の分解能に引き上げることが可能となる。
【0054】
(実施の形態5)
実施の形態2では、位相情報を8分割した場合について説明したが、実施の形態5では、実施の形態2をM分割に拡張した場合について説明する。図25は、実施の形態5に係るADPLLの要部構成例を示す図である。図25において、デジタルフィルタ8,ゲイン補正器9,DCO1の図示を省略しており、図24と同等機能を有する部位には同一符号を付している。
【0055】
図25に示すADPLLは、実施の形態2をM分割補間に拡張したものを示している。
遅延コントローラ102は、M−1段の可変遅延回路97の遅延量を設定する。M−1段の可変遅延回路97で遅延させることで、分周器出力の位相データをM分割した位相情報を作りだすことが可能となる。M段の可変遅延回路を組むとM段の補間が可能となる。
【0056】
(実施の形態6)
実施の形態6は、N倍発振器とN倍分周器を用いた場合の構成である。図26は、実施の形態6に係るADPLLの構成例を示している。図26において、DCO1は、外部制御信号OTWに応じた発振周波数FcをN倍して、発振信号CKV(Oscillator Output Signal)として出力する。N分周器111は、CKVをN分周したCK[2N−1:0]を出力する。図26に示すADPLLは、図15のフリップフロップ12,可変遅延回路13,遅延コントローラ41を削除した構成となっており、必要最小限の構成となっている。
【符号の説明】
【0057】
1 DCO、2 カウンタ、3 フリップフロップ、4 コントローラ、5 アキュムレータ(累算器)、6 加算器、7 減算器、8 デジタルフィルタ、9 ゲイン補正器、10 4分周器、11,12 フリップフロップ、13 可変遅延回路
【技術分野】
【0001】
本発明は、局部発振器に関するものである。
【背景技術】
【0002】
近年、無線LAN機器等の無線通信装置では、PLL(Phase Locked Loop)回路の制御信号をすべてデジタル化したADPLL(All Digital PLL)回路が用いられている。ADPLL回路は、アナログ回路をデジタル回路に置換しているため、プロセスの進歩により省スペース化、省電力化が可能となる。
【0003】
ADPLL回路は、デジタルループフィルタ、デジタル制御発振器(DCO:Digitally-Controlled Oscillator)、カウンタ、及び時間デジタル変換器(TDC:Time-to-Digital Converter)を備える。カウンタはDCOの出力CKVをカウントし、DCOの出力CKVで同期化した参照信号に基づいてカウント値を出力する。TDCは、参照信号REFに同期して、DCOの出力の1周期以下の位相差を取り出す。カウント値と位相差とを加算した値と、位相制御信号との比較結果(差分)がデジタルループフィルタに与えられる。DCOの発振周波数は、デジタルループフィルタの出力に基づいて制御される。
【0004】
上記ADPLLでは、離散化の影響を低減しつつ出力CKVの位相雑音特性を向上させるためには、上述のTDCが不可欠である。かかるTDCでは、一般的に高分解能な位相情報を得るために遅延素子を利用した回路が用いられることが多いが、その遅延量は一定でなくデジタル回路で利用できる値にするため、得られた遅延情報を発振周波数の1周期に対して規格化する必要がある(例えば、非特許文献1参照)。
【0005】
しかしながら、規格化回路を備えたTDCは消費電力および面積が大きくなるため、TDCを使用しないで、ADPLLを構成することが望まれる。非特許文献2では、TDCレスのADPLLが提案されており、リングオシレータを用いたTDC統合型のADPLLにおいて、LC発信器の遅延段数を増やすことで、発振周波数を変えることなく、微細な位相情報を生成する方法を提案している。
【0006】
しかしながら、非特許文献2のように、LC発信器と分周器の構成では、必要とする位相間隔に対して、発信周波数を上げていく必要があり、より微細な位相間隔を得るためだけに発振周波数を上げることは、消費電力が増大するという問題が発生する。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】Robert Bogdan Staszewski,et.al, 「All-Digital PLL and Transmitter for Mobile Phones」,IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO. 12,DECEMBER 2005
【非特許文献2】Werner Grollitsch, Roberto Nonis, Nicola Da Dalt 「26.6 A 1.4psrms-Period-Jitter TDC-Less Fractional-N Digital PLL with Digitally Controlled Ring Oscillator in 65nm CMOS」,2010 IEEE International Solid-State Circuits Conference
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、消費電力を増大させることなく、TDCレスが可能な局部発振器を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様によれば、発振器制御ワードに応じた発振周波数のN倍の周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をN分周して、2N相のクロックを出力する分周器と、前記クロックをカウントし、参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、前記クロックを前記参照信号でラッチして、第1位相情報として出力する第1のフリップと、前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、前記クロックを遅延参照信号でラッチして、第2位相情報として出力する第2のフリップフロップと、前記可変遅延回路の遅延量を制御する遅延制御手段と、前記1および第2の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第3位相情報として出力する加算器と、前記デジタル制御発振器の発振周波数を設定するための参照位相と前記第3位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、を備えた局部発振器が提供される。
【発明の効果】
【0010】
本発明によれば、消費電力を増大させることなく、TDCレスが可能な局部発振器を提供することが可能となる。
【図面の簡単な説明】
【0011】
【図1】図1は、本実施の形態に係るTDCレスのADPLLの概略構成例を示している。
【図2】図2は、4分周器の構成例を示す図である。
【図3】図3は、4分周器のタイミングチャートの一例を示す図である。
【図4】図4は、TD[7:0]、TD[7:4]、φRFfの関係を示す図である。
【図5】図5は、4倍分周出力とπ/8補間を説明するための図である。
【図6】図6は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。
【図7】図7は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。
【図8】図8は、遅延参照信号REFdの遅延量を、参照信号REFに対して、4分周器のCK周期の3π/8とした場合を示す図である。
【図9】図9は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。
【図10】図10は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。
【図11】図11は、REFの遅延量と位相出力の関係を視覚的に示した図である。
【図12】図12は、コントローラの構成例を示す図である。
【図13】図13は、TD−PD変換テーブルの一例を示す図である。
【図14】図14は、遅延制御値DCを説明するための図である。
【図15】図15は、実施の形態2に係るADPLLの構成例を示す図である。
【図16】図16は、遅延コントローラの構成例を示す図である。
【図17】図17は、図16において、遅延ループとしてDLL(Delay Locked Loop)を用いた構成とした図である。
【図18】図18は、図16において、4分周器10のCK周期のπ/8の遅延量を生成する場合を示す図である。
【図19】図19は、遅延コンローラのタイミングチャートの一例を示す図である。
【図20】図20は、実施の形態3にかかるAPLLの構成を示す図である。
【図21】図21は、2分周器の構成を示す図である。
【図22】図22は、2分周器のイミングチャートの一例を示す図である。
【図23】図23は、TD[7:0]、TD[7:4]、φRFfの関係を示す図である。
【図24】図24は、実施の形態4に係るADPLLの要部構成例を示す図である。
【図25】図25は、実施の形態5に係るADPLLの要部構成例を示す図である。
【図26】図26は、実施の形態6に係るADPLLの構成例を示す図である。
【発明を実施するための形態】
【0012】
以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
【0013】
(実施の形態1)
図1は、本実施の形態に係るTDCレスのADPLLの概略構成例を示している。本実施の形態に係るADPLLは、図1に示すように、DCO1、カウンタ2と、フリップフロップ3と、コントローラ4(Data Converter & Delay Controller)4と、アキュムレータ(累算器)5、加算器6と、減算器7と、デジタルフィルタ8と、ゲイン補正器9と、4分周器10と、フリップフロップ11,12と、可変遅延回路13とを備えている。本実施の形態では、TDCの機能を、コントローラ4、フリップフロップ11,12,および可変遅延回路13で実現している。
【0014】
DCO1は、発振器制御ワードOTW(Oscillator Tuning Word)により離散的に発振周波数が制御可能な発振器であり、発振器制御ワードOTWに応じた発振周波数Fcを4倍して、発振信号CKV(Oscillator Output Signal)として出力する。DCO1は、例えば複数の(MOS)バラクタを2値制御することによって実現される。4分周器10は、発振信号CKVを4分周したCK[7:0]を出力する。
【0015】
フリップフロップ3は、4分周器10のCK[7]をクロック入力として、参照信号REF(Reference Signal)の値をラッチして、カウンタ2に出力する。すなわち、フリップフロップ3の出力は、CK[7」で同期化された参照信号FEFとなる。
【0016】
カウンタ2は、4分周器のCK[7]が与えられるアキュムレータ2aを有する。カウンタ2は、フリップフロップ3の出力信号がクロックとして与えられ、このクロックに同期して、アキュムレータ2aのカウント値を発振器整数位相φRFi(Integer Oscillator Phase Data)として、加算器6に出力する。したがって、CK[7]は、発振器位相信号の基準位相となる。
【0017】
フリッププロップ11は、参照信号REFをクロック入力として、4分周器10のCK[7:0]の値をラッチして、サーモメータ位相情報(第1の位相情報)TD[7:0]をコントローラ4に出力する。
【0018】
可変遅延回路13は、コントローラ4からの遅延制御値DCにより遅延量が設定され、設定された遅延量で参照信号REFを遅延させた遅延参照信号REFdをクロックとしてフリップフロップ12に出力する。フリップフロップ12は、遅延参照信号FEFdをクロック入力として、4分周器10のCK[7:0]の値をラッチして、遅延サーモメータ位相情報(第2の位相情報)TDd[7:0]をコントローラ4に出力する。
【0019】
コントローラ4は、遅延制御値DCにより可変遅延回路13の遅延量を設定する。また、コントローラ4は、TD[7:0]、TDd[7:0]をデータ変換して、発振器分数位相φRFf(Fractional Oscillator Phase Data)を加算器6に出力する。
【0020】
加算器6は、カウンタ2から出力されるφRFiと、コントローラ4から出力されるφRFfとを加算して、発振器位相φRF(Oscillator Phase Data:第3の位相情報)を減算器7に出力する。
【0021】
アキュムレータ5は、周波数制御ワードFCW(Frequency Command Word)を参照信号FEFで規格化した値を積分し、積分値を位相制御信号φREF(Reference Phase Data)として減算器7に出力する。減算器7は、φREFと、加算器6から入力されるφRFとの差分を算出し、位相誤差φe(Phase error data)としてデジタルフィルタ8へ出力する。
【0022】
デジタルフィルタ8は、ローパスフィルタとして動作し、与えられたφeを平滑化して、規格化された発振器制御値NTW(Normalized Tuning Word)としてゲイン補正器9に出力する。
【0023】
ゲイン補正器9は、デジタルフィルタ8の出力値に、係数Kを乗算してOTWを出力する。係数Kを乗算することで、DCO1が持つ制御値に対する周波数利得分が補正される。
【0024】
4分周器10の出力周波数FcがFCWで設定される値より高く(又は低く)なった場合、減算器7で算出されたφeに基づき、デジタルフィルタ8及びゲイン補正器9により、発振周波数を下げる(上げる)よう制御するOTWが出力される。このようにしてDCO1の発振周波数が一定となるような制御が行われる。
【0025】
図2は、4分周器10の構成例を示す図である。図3は、4分周器10のタイミングチャートの一例を示す図である。図4は、TD[7:0]、TD[7:4]、φRFfの関係を示す図である。4分周器10は、図2に示すように、バッファ22−1〜22−8と、4段直列に接続したラッチ21−1〜22−4とを備えている。
【0026】
上述したように、DCO1は、出力周波数Fcの4倍の周波数で発振しており、4分周器10は、図3に示すように、各差動信号CKVP(CKV)、CKVN(CKVの反転)よりCKVを4分周した8相の信号CK[7]〜CK[0]を出力する。仮に、CK[7]を位相基準すると、CK[6:0]は、CK[7]を起点として、π/4ずつの位相遷移を表していることになる。ここで、CK[7:0]を参照信号REF(参照信号REFの立ち上がりエッジ)を用いてある時刻に取り出すと(図3の波線)、信号が「1」から「0」に変化するところが参照信号REFに対するCKの相対的な位相情報となる。
【0027】
この場合のTD[7:0]、TD[7:4]、φRFfの位相の関係は、4分周器10のCK[7]を基準とした時、図4に示す関係となる。また、CK「7:4]/CK[3:0]は、差動の関係にあるので、上位4ビットだけで同じ出力を得ることができる。
【0028】
このように、4分周器10の位相情報を用いることで、従来のADPLLのTDCで発振器の周期で得られたデータの規格化を行う必要がなくなる。また、TDCのデータとして4分周器10の出力を利用しているために、TDCに相当する回路を設ける必要がなくなり、TDC出力の演算回路、TDC回路そのものに相当する面積と消費電力の削減が可能となる。
【0029】
図5は、4分周出力とπ/8補間を説明するための図であり、図3に、遅延参照信号REFdを追加したものである。図6および図7は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。図5において、遅延参照信号REFdの遅延量を、参照信号REFに対して、4分周器10のCK周期のπ/8としている。これにより、8相の位相情報の中間値を得ることができる。すなわち、参照信号REFをこのようにずらすことで、CKをπ/8進めた時刻において、遅延無しの参照信号REFで見るのと同じになるので、中間位相の位相状態を知ることができる(データが等しく無い時に中間位相となる)。この遅延参照信号REFdは、可変遅延回路13で参照信号REFを4分周器10のCK周期のπ/8遅延させることで生成することができる。
いる。
【0030】
図5では、遅延参照信号REFdの遅延量を、参照信号REFに対して、4分周器10のCK周期のπ/8としているが、3π/8としてもよい。図8は、遅延参照信号REFdの遅延量を、参照信号REFに対して、4分周器10のCK周期の3π/8とした場合を示している。図9および図10は、TD[7:0]、TDd[7:0]、φRFfの関係を示す図である。
【0031】
遅延参照信号REFdを、参照信号REFに対して、4分周器10のCK周期の3π/8ずらすことは、CKを3π/8進めた時刻において遅延無しの参照信号REFに同期しているのと同じになる。結果として、CKに対して1位相分(π/4)のオフセットを持った中間の位相状態を得ることができる。オフセット分を補整して位相情報を作り出すことで上記と同じ効果を得ることができる。これにより、4分周器10のもつ位相情報間隔がCMOSインバータの遅延量よりも小さい条件でも中間位相を再現することが可能となり、単純なInverter遅延を用いたTDCよりも高分解能の位相情報を得ることが可能となる。なお、3位相(3π/4)を2分割することで中間位相を得られない場合は、奇数段間隔を2分割することで同様の動作が可能となる。
【0032】
図11は、REFの遅延量と位相出力の関係を視覚的に示した図である。図11において、仮に、DCO1の発振周期が参照信号REFのN+0.125倍だったとすると、小数点以下の位相情報は2πを基準として、参照信号REFの間隔当たりπ/8ずつ増加していくことになるので、得られた位相情報PD(TDをデータ変換したもの)と遅延位相情報PDd(TDdをデータ変換したもの)の情報から上記のような軌跡を辿る。仮に、遅延が予定していたよりも小さいとすると、本来あるべき時刻で発生するべきものが観測できなくなるので、出力結果は実際の時刻よりも後で観察されることになる。また、予定していたよりも大きければ逆のことが起きる。このことから、中間位相を作るためには、DCO1の任意の出力状態において、PD=PDと、PD≒PDdの発生確率が1対1になれがよいことがわかる。
【0033】
図12は、コントローラ4の構成例を示す図である。コントローラ4は、TD to PDコンバータ31と、TDd to PDdコンバータ32と、判定部33と、出力部34と、減算器35とを備えている。TD to PDコンバータ31は、図14に示すテーブルを使用して、TDをPDに変換する。TDd to PDdコンバータ32は、同様に、図13に示すテーブルを使用して、TDdをPDdに変換する(図14において、TD=TDd、PD=PDd)。
【0034】
判定部33は、遅延制御値DCの調整処理を行う。この遅延制御値DCの調整処理は、電源投入時等の所定のタイミングで実行される。遅延制御値DCの調整処理では、判定部33は、遅延制御値DCを最小値に設定し、Dinit=Average(PDd−PD)とする。Dinit>1.5の場合、DCtarget=2.5/PDoffset=2とし、1.5≧Dinit>0.5の場合、DCtarget=1.5/PDoffset=1とし、0.5≧Dinitの場合、DCtarget=0.5/PDoffset=0とする。そして、Average(PDd−PD)>DCtargetの場合は、この場合のDCを遅延制御値として設定して終了する。Average(PDd−PD)>DCtargetでない場合、DC=DC+1として、Average(PDd−PD)>DCtargetとなるまで、同じ処理を繰り返す。
【0035】
すなわち、遅延を最小にして遅延有り無しの位相データの差分の平均値を算出する。その値が1.5以上であれば、遅延量は3π/8を実現できないので、遅延量の目標を5π/8とする。0.5以下であればπ/8を実現できるので、目標をπ/8とする。こうして、目標とした遅延量に向かって遅延を少しずつ増加させて、所望の遅延量を超えた時点で遅延量が確定する。
【0036】
減算器35では、PDdからコントローラ4から出力されるオフセットデータPDoffsetが減算されたPDd0が出力部34に出力される。判定部34は、PD=PDd0の場合、φRFf=基準位相{PD、1’b0}が出力され、PD≒PDdの場合、φRFf=中間位相{PD、1’b1}が出力される。PDとPDd0は、適切な遅延制御値DCの条件下でπ/8だけずれたものとなる。判定部34の代わりに、(PD+PDd0)/2の演算を行っても同様の結果を得ることができる。
【0037】
図14は、遅延制御値DCを説明するための図である。図14に示すように、遅延制御値DCは、REFとREFdの遅延量Dと比例関係にある。
【0038】
以上説明したように、実施の形態1によれば、OTWに応じたFcのN倍の周波数のCKVを出力するDCO1と、CKVを4分周して、8相のクロックCKを出力する4分周器10と、CKをカウントし、REFに基づいてカウント値をφRfiとして出力するカウンタ2と、CKをREFでラッチして、TD(第1位相情報)として出力するフリップ11と、参照信号REFを遅延させて、遅延参照信号REFdとして出力する可変遅延回路13と、CKを遅延参照信号でラッチして、TDd(第2位相情報)として出力するフリップフロップ12と、可変遅延回路13の遅延量を制御するとともに、TD、TDdに基づいて、発振器整数位相φRFfを出力するコントローラ4とを備えているので、
消費電力を増大させることなく、TDCレスが可能な局部発振器を提供することが可能となる。
【0039】
また、実施の形態1によれば、可変遅延回路13の遅延量を、8相のクロックの最小間隔π/4の2分の1であるπ/8または3π/8にすることとしたので、高精度な発振器分数位相RFfを出力することが可能となる。
【0040】
(実施の形態2)
図15は、実施の形態2に係るADPLLの構成例を示す図である。実施の形態2に係るADPLLは、実施の形態1のコンローラ4を、遅延コントローラ41とデータコンバータ42に分離した構成となっている。
【0041】
データコンバータ42は、実施の形態1のコントローラ4と同様に、フリップフロップ11,12からTD[7:0]、TDd[7:0]が入力され、φRFfを加算器6に出力する。遅延コントローラ41は、4分周器10から入力されるCK[7:0]に基づいて、可変遅延回路13に、その遅延量を設定するための遅延制御値DCを出力する。
【0042】
図16は、遅延コントローラ41の構成例を示す図である。図16において、遅延コントローラ41は、直列に接続された2つの遅延素子51,52と、フリップフロップ53と、設定部54とを備えている。遅延素子51、52は、4分周器10から入力されるCK[7]を遅延制御量DCだけそれぞれ遅延させて、CKd[7]をフリップフリップ53に出力する。フリップフロップ53は、CKd[7]を4分周器10から入力されるCK[4]でラッチして、FHを設定部54に出力する。
【0043】
設定部54は、3つ離れた位相出力間(CK[7]、CK[4])で遅延素子51,52を2つ挟んで信号の遅い早いを判定している。最初に遅延量を最小に設定し、FH=0の場合は、終了し、FH=0でない場合には、DC=DC+1に設定する。最初に遅延量を最小として遅延が増えてくると、クロックCK[4]が来てもCKd[7]が到達していない状態が発生するのでその時の出力がFH=0となる。この時の2遅延素子51,52で発振周期に対して6π/8の遅延となっているので、同様の遅延をREFに与えると、3π/8の遅延量を持った遅延参照信号REFdを発生することができる。この方法により、CKの周波数が高く、通常の遅延素子でπ/8を作り出すことができない時に、π/4のオフセットつきのデータとしてCK出力の中間の位相情報を持った出力を取り出すことができるようになる。
【0044】
図17は、図16において、遅延ループとしてDLL(Delay Locked Loop)を用いた構成としたものであり、フリップフロップ53の代わりに位相検出器63を使用し、判定部54の代わりにDLL64を使用した構成となっている。
【0045】
図18は、図16の遅延コントローラ41において、4分周器10のCK周期のπ/8の遅延量を生成する場合を示している。図18では、フリップフロップ53のクロック入力をCK[6]としている以外は、図16と同様である。図19は、遅延コンローラ41のタイミングチャートの一例を示している。同図において、Case1は、クロックCK[6]がCKd[7]よりも遅く到達した場合(FH=1)、Case2は、クロックCK[6]がCKd[7]よりも早く到達した場合(FH=0)を示している。
【0046】
(実施の形態3)
実施の形態3では、DCO1が2倍発振(Fc×2)する場合に、分周器で8相の位相情報を得ることが可能な構成について説明する。図20は、実施の形態3にかかるAPLLの構成を示す図、図21は、図20の2分周器71の構成を示す図、図22は、図20の2分周器71のイミングチャートの一例を示す図である。図23は、TD[7:0]、TD[7:4]、φRFfの関係を示す図である。
【0047】
図20において、図15のフリップフロップ12,可変遅延回路13,遅延コントローラ41を削除した構成となっている。DCO1は、発振器制御ワードOTWに応じた周波数信号Fcを2倍して、発振信号CKV(Oscillator Output Signal)として出力する。2分周器10は、CKVを1/2に分周したCK[7:0]を出力する。データコンバータ42は、フリップフロップ11から入力されるTD[7:0]をφRFiにデータ変換して加算器6に出力する。
【0048】
図21に示す2分周器71は、図16に示す分周器において、4段直列に接続したフリップフロップ21−1〜22−4のうち、隣り合わないフリップフロップ21−2、22−4のクロック入力をショートさせることで、DCO1の発振周波数が2倍のときでも8相の位相情報を得ることが可能となっている。図22に示すように、CKVがFc×2の場合でも、発振周波数Fcを8分割した8相の信号CK[7]〜CK[0]が出力される。
【0049】
以上説明したように、実施の形態3によれば、4つの接続されたラッチの隣り合わない2つのクロック入力をショートすることでDCO1の発振周波数が2倍のときでも8相の位相情報を得ることが可能となる。
【0050】
(実施の形態4)
実施の形態1では、位相情報を8分割した場合について説明したが、実施の形態4では、M分割に拡張した場合について説明する。図24は、実施の形態4に係るADPLLの要部構成例を示す図である。図24において、デジタルフィルタ8,ゲイン補正器9,DCO1の図示を省略している。
【0051】
各位相データの出力確率をそれぞれ1/(M+1)となるように制御することで、4分周器10の位相データを(M+1)分割した位相情報を取り出すことが可能となり、M分割したものを生成することができる。
【0052】
N分周器94は、DCO1の入力に同期して、2N相の位相情報CK[2N−1:0]を出力する。フリップフロップ95は、N分周器94のCK[2N−1]をクロック入力として、参照信号FEFの値をラッチして、カウンタ93に出力する。カウンタ93は、N分周器94のCK[2N−1]をカウントし、フリップフロップ95から入力されるクロックに同期してカウント値をφRFiとして、加算器92に出力する。
【0053】
コントローラ91は、N分周器94のCK[2N−1:0]の隣り合う位相間隔をM分割することが可能となっており、M−1個の可変遅延回路97に遅延制御値DCをそれぞれ出力する。M−1個のフリップフロップ96には、データとしてN分周器94のCK[2N−1:0]が入力され、また、M−1個の可変遅延回路98から参照信号REFに対してπ/MxN〜(M−1)×π/MxNの遅延量をもった遅延参照信号REFdがそれぞれ入力する。これにより、分周器の位相分解能を補完して等価的にM倍の分解能に引き上げることが可能となる。
【0054】
(実施の形態5)
実施の形態2では、位相情報を8分割した場合について説明したが、実施の形態5では、実施の形態2をM分割に拡張した場合について説明する。図25は、実施の形態5に係るADPLLの要部構成例を示す図である。図25において、デジタルフィルタ8,ゲイン補正器9,DCO1の図示を省略しており、図24と同等機能を有する部位には同一符号を付している。
【0055】
図25に示すADPLLは、実施の形態2をM分割補間に拡張したものを示している。
遅延コントローラ102は、M−1段の可変遅延回路97の遅延量を設定する。M−1段の可変遅延回路97で遅延させることで、分周器出力の位相データをM分割した位相情報を作りだすことが可能となる。M段の可変遅延回路を組むとM段の補間が可能となる。
【0056】
(実施の形態6)
実施の形態6は、N倍発振器とN倍分周器を用いた場合の構成である。図26は、実施の形態6に係るADPLLの構成例を示している。図26において、DCO1は、外部制御信号OTWに応じた発振周波数FcをN倍して、発振信号CKV(Oscillator Output Signal)として出力する。N分周器111は、CKVをN分周したCK[2N−1:0]を出力する。図26に示すADPLLは、図15のフリップフロップ12,可変遅延回路13,遅延コントローラ41を削除した構成となっており、必要最小限の構成となっている。
【符号の説明】
【0057】
1 DCO、2 カウンタ、3 フリップフロップ、4 コントローラ、5 アキュムレータ(累算器)、6 加算器、7 減算器、8 デジタルフィルタ、9 ゲイン補正器、10 4分周器、11,12 フリップフロップ、13 可変遅延回路
【特許請求の範囲】
【請求項1】
発振器制御ワードに応じた発振周波数のN倍の周波数の発振信号を出力するデジタル制御発振器と、
前記発振信号をN分周して、2N相のクロックを出力する分周器と、
前記クロックをカウントし、参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、
前記クロックを前記参照信号でラッチして、第1位相情報として出力する第1のフリップと、
前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、
前記クロックを遅延参照信号でラッチして、第2位相情報として出力する第2のフリップフロップと、
前記可変遅延回路の遅延量を制御する遅延制御手段と、
前記1および第2の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、
前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第3位相情報として出力する加算器と、
前記デジタル制御発振器の発振周波数を設定するための参照位相と前記第3位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、
を備えたことを特徴とする局部発振器。
【請求項2】
前記遅延制御手段は、前記可変遅延回路の遅延量を、前記2N相のクロックの最小間隔の2分の1に設定することを特徴とする局部発振器。
【請求項1】
発振器制御ワードに応じた発振周波数のN倍の周波数の発振信号を出力するデジタル制御発振器と、
前記発振信号をN分周して、2N相のクロックを出力する分周器と、
前記クロックをカウントし、参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、
前記クロックを前記参照信号でラッチして、第1位相情報として出力する第1のフリップと、
前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、
前記クロックを遅延参照信号でラッチして、第2位相情報として出力する第2のフリップフロップと、
前記可変遅延回路の遅延量を制御する遅延制御手段と、
前記1および第2の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、
前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第3位相情報として出力する加算器と、
前記デジタル制御発振器の発振周波数を設定するための参照位相と前記第3位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、
を備えたことを特徴とする局部発振器。
【請求項2】
前記遅延制御手段は、前記可変遅延回路の遅延量を、前記2N相のクロックの最小間隔の2分の1に設定することを特徴とする局部発振器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【公開番号】特開2011−205328(P2011−205328A)
【公開日】平成23年10月13日(2011.10.13)
【国際特許分類】
【出願番号】特願2010−69757(P2010−69757)
【出願日】平成22年3月25日(2010.3.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年10月13日(2011.10.13)
【国際特許分類】
【出願日】平成22年3月25日(2010.3.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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