強誘電体メモリ装置およびその製造方法
【課題】酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単で製造方法が容易な強誘電体メモリ装置およびその製造方法を提供する。
【解決手段】プラグ電極24に接続された導電性バリア膜1と、導電性バリア膜1上に配置され、導電性バリア膜1を介してプラグ電極24に接続された下部電極2と、下部電極2上に配置された強誘電体膜3と、強誘電体膜3上に配置された上部電極4と、上部電極4上に配置された導電性水素バリア膜5と、導電性水素バリア膜5上に配置され、導電性水素バリア膜5を介して上部電極4に接続されたVIA電極26と、導電性水素バリア膜5上、および導電性バリア膜1,下部電極2、強誘電体膜3,上部電極4,および導電性水素バリア膜5の側壁上に配置された絶縁性水素バリア膜6とを備える。
【解決手段】プラグ電極24に接続された導電性バリア膜1と、導電性バリア膜1上に配置され、導電性バリア膜1を介してプラグ電極24に接続された下部電極2と、下部電極2上に配置された強誘電体膜3と、強誘電体膜3上に配置された上部電極4と、上部電極4上に配置された導電性水素バリア膜5と、導電性水素バリア膜5上に配置され、導電性水素バリア膜5を介して上部電極4に接続されたVIA電極26と、導電性水素バリア膜5上、および導電性バリア膜1,下部電極2、強誘電体膜3,上部電極4,および導電性水素バリア膜5の側壁上に配置された絶縁性水素バリア膜6とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、強誘電体メモリ装置およびその製造方法に関し、特に、強誘電体キャパシタに酸素バリア性能および水素バリア性能を有する強誘電体メモリ装置およびその製造方法に関する。
【背景技術】
【0002】
電極間に強誘電体膜を配置した構成のキャパシタ(以下において、「強誘電体キャパシタ」という。)が、ディスプレイデバイス等の画素や、不揮発性メモリ等のメモリセルを構成するキャパシタとして利用されている。強誘電体キャパシタに使用される強誘電体には、残留分極が大きく、抗電界が小さい角形比に優れたヒステリシスを有する材料が用いられる。具体的には、例えばランタンドープジルコン酸チタン酸鉛(PLZT)膜等の強誘電体膜を上部電極と下部電極との間に配置した構造の強誘電体キャパシタが採用されている。
【0003】
強誘電体メモリは、強誘電体キャパシタが有するヒステリシス特性を用いることで、記憶データの不揮発性(例えば、約10年程度の保持性能)と、例えば、約数10ns程度の高速データ書込み性能という優れた特性を実現している。
【0004】
従来の強誘電体キャパシタ積層構造は、図13に示すように、下部電極102と、下部電極102上に配置された強誘電体膜103と、強誘電体膜103上に配置された上部電極104とを備える。下部電極102とプラグ電極124間には、導電性バリア膜101が形成され、上部電極104上には、VIA電極126が形成される。導電性バリア膜101/下部電極102/強誘電体膜103/上部電極104の積層構造の側壁部および上部電極104上には、絶縁性水素バリア膜106が形成される。
【0005】
従来の強誘電体メモリセルにおいては、導電性バリア膜101/下部電極102/強誘電体膜103/上部電極104からなる強誘電体キャパシタ積層構造の周囲においてVIA電極126と上部電極104の界面には、水素バリア膜がない構造となっている。これは、従来の強誘電体メモリセルにおいては、強誘電体キャパシタの面積に比べ、VIA電極126の面積の割合が小さかったため、水素バリア性能については、あまり問題とはならなかったためである。
【0006】
しかしながら、加工ルールが微細になり、強誘電体キャパシタの面積に比べ、VIA電極126の面積の割合が増加すると、VIA電極126の材料としてタングステン(W)や銅(Cu)を適用する必要がある。
【0007】
特に、WをVIA電極126やプラグ電極として使用する場合、高アスペクト比のコンタクトホールやVIAホールをW電極で埋め込む微細プロセスによる電極形成工程においては、化学的気相堆積(CVD:Chemical Vapor Deposition)法によって、原料ガスの六フッ化タングステン(WF6)を水素やシランで還元する方法が使用されている。
【0008】
このとき、水素バリア膜が存在しない従来例の構造では、強誘電体膜103も還元されてしまうという問題点がある。
【0009】
Wをプラグ電極124として使用する場合、導電性バリア膜101として酸素バリア性を有する材料を使用す必要がある。例えば、イリジウム(Ir)や、窒化チタン(TiN)系の材料が酸素バリア膜として使用されている。Irや、TiN系の材料を用いる場合、酸素バリア性が低いため、膜厚を厚くする、埋め込み構造を形成するなどの工夫がなされているが、工程数が増加するという欠点がある。また、IrTa膜を下部電極保護のための導電性バリア膜101として適用する構造は既に提案されている(例えば、特許文献1参照。)。
【0010】
また、絶縁性水素バリア膜106として、絶縁体であるアルミナ(Al2O3)膜を側壁部に形成する構造は既に提案されている(例えば、特許文献2参照。)。
【特許文献1】特開2002−141483号公報(第1図、表1、第6〜7頁)
【特許文献2】特開2006−73560号公報(第1図、第7〜8頁)
【発明の開示】
【発明が解決しようとする課題】
【0011】
従来IrTa膜の酸素バリア性能については知られていたが、水素バリア性能については、見出されていなかった。本発明者らは、アモルファス金属としてのIrxTa1-x(0<x<1)膜の水素バリア性能を実験的に確認し、IrxTa1-x(0<x<1)膜を導電性酸素バリア膜としてのみならず導電性水素バリア膜としても適用可能であることを見出した。
【0012】
本発明の目的は、酸素バリア性と水素バリア性を有し、強誘電体キャパシタの積層構造が簡単化され、かつ製造方法の容易な強誘電体メモリ装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0013】
上記目的を達成するための本発明の一態様によれば、第1電極と、前記第1電極に接続された導電性バリア膜と、前記導電性バリア膜上に配置され、前記導電性バリア膜を介して前記第1電極に接続された下部電極と、前記下部電極上に配置された強誘電体膜と、前記強誘電体膜上に配置された上部電極と、前記上部電極上に配置された導電性水素バリア膜と、前記導電性水素バリア膜上に配置され、前記導電性水素バリア膜を介して前記上部電極に接続された第2電極と、前記導電性水素バリア膜上、および前記導電性バリア膜,前記強誘電体膜,前記上部電極,および前記導電性水素バリア膜の側壁上に配置された絶縁性水素バリア膜とを備える強誘電体メモリ装置が提供される。
【0014】
本発明の他の態様によれば、第1電極を形成する工程と、前記第1電極上に導電性バリア膜を形成する工程と、前記導電性バリア膜上に下部電極を形成する工程と、前記下部電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程と、前記上部電極上に導電性水素バリア膜を形成する工程と、前記導電性水素バリア膜上、および前記導電性バリア膜,前記強誘電体膜,前記上部電極,および前記導電性水素バリア膜の側壁上に絶縁性水素バリア膜を形成する工程と、前記導電性水素バリア膜上に第2電極を形成する工程とを有する強誘電体メモリ装置の製造方法が提供される。
【発明の効果】
【0015】
本発明によれば、酸素バリア性と水素バリア性を有し、強誘電体キャパシタの積層構造が簡単化され、かつ製造方法の容易な強誘電体メモリ装置およびその製造方法が提供される。
【発明を実施するための最良の形態】
【0016】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0017】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【0018】
[第1の実施の形態]
(強誘電体メモリ装置)
本発明の第1の実施の形態に係る強誘電体メモリ装置の模式的断面構造は、図1に示すように表され、強誘電体キャパシタ積層構造8の拡大された模式的断面構造は、図2に示すように表される。
【0019】
第1の実施の形態に係る強誘電体メモリ装置は、図1および図2に示すように、半導体基板10上に形成され、プラグ電極24と、プラグ電極24に接続された導電性バリア膜1と、導電性バリア膜1上に配置され、導電性バリア膜1を介してプラグ電極24に接続された下部電極2と、下部電極2上に配置された強誘電体膜3と、強誘電体膜3上に配置された上部電極4と、上部電極4上に配置された導電性水素バリア膜5と、導電性水素バリア膜5上に配置され、導電性水素バリア膜5を介して上部電極4に接続されたVIA電極26と、導電性水素バリア膜5上、および導電性水素バリア膜5,上部電極4,強誘電体膜3,下部電極2,および導電性バリア膜1の側壁上に配置された絶縁性水素バリア膜6とを備える。
【0020】
半導体基板10上には、金属−酸化物−半導体電界効果トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)からなるメモリセルトランジスタが形成される。
【0021】
半導体基板10はp型半導体で形成され、素子分離領域14によって電気的に素子分離された活性領域が形成される。活性領域内には、図1に示すように、n+拡散領域で形成されたソース領域またはドレイン領域(S/D領域)12とS/D領域13が配置され、さらにS/D領域12とS/D領域13が対向するn+(12,13)p(10)接合面にn-高抵抗領域16が配置され、n+(12,13)n-(16)p(10)接合が形成され、S/D領域12、S/D領域13近傍のリーク電流の低減と耐圧を保持している。
【0022】
S/D領域12とS/D領域13間の半導体基板10上にはゲート絶縁膜18が配置され、ゲート絶縁膜18上にはゲート電極20が配置され、ゲート電極20上にはキャップ絶縁膜22が配置され、さらにゲート絶縁膜18,ゲート電極20およびキャップ絶縁膜22の側壁部には側壁絶縁膜19が配置される。
【0023】
S/D領域13上には、プラグ電極25が配置され、プラグ電極25は、M1電極28およびVIA電極29を介して、ビット線BLに接続されるM2電極30に接続されている。
【0024】
S/D領域12上には、プラグ電極24を介して強誘電体キャパシタ積層構造8が形成される。
【0025】
強誘電体キャパシタ積層構造8上には、VIA電極26を介して、強誘電体メモリのプレート線PLに接続されるM1電極27が配置される。
【0026】
領域41,42,43は層間絶縁膜を表し、各電極間を分離している。
【0027】
図1において、ビット線BLに接続されるM2電極30上には層間絶縁膜44が配置され、層間絶縁膜44上にはM3電極32が埋め込まれた層間絶縁膜45が配置され、層間絶縁膜45上にはM4電極34が埋め込まれた層間絶縁膜46が配置されている。なお、本実施形態では、M1電極〜M4電極の4層メタルの構造を示すが、これに限るものではなく、例えば、3層、5層メタルであってもよい。メタルの層数は、例えば配線規模によって適切なものを選べばよい。
【0028】
このようなM1電極27〜M4電極34間は、所定のコンタクト部分において、例えば、メタルダマシン構造によって、VIA電極を介して接続される。
【0029】
図1には、S/D領域13を共通領域とするMOSFETからなるメモリセルトランジスタが2個配置されている。S/D領域13はビット線BLに接続されるM2電極30に接続され、S/D領域12は、強誘電体キャパシタ積層構造8によって形成される強誘電体キャパシタを介してプレート線27に接続されている。結果として、ビット線BLに接続されるM2電極30を共通配線とする1T−1C方式の強誘電体メモリセルが2個形成されている。
【0030】
図1に示す構成において、MOSFET領域および各層間絶縁膜41〜46を介するM1電極27,28〜M4電極34の形成は、微細化シリコンプロセスと同様であるため、製造方法の説明は省略する。強誘電体キャパシタ積層構造8の部分は、本実施の形態に係る強誘電体メモリ装置の特徴的な構造であるため、その部分の詳細な製造方法については後述する。
【0031】
導電性バリア膜1は、IrxTa1-x (0<x<1)で形成可能である。特に、アモルファス金属で形成される。IrxTa1-x(0<x<1)中のイリジウムの組成比xは、例えば、約0.3程度以上約0.5程度以下である。
【0032】
下部電極2としては、白金(Pt)、Ir、ルテニウム酸ストロンチウム(SRO)などが採用可能である。導電性バリア膜1はプラグ電極24の酸化を防止しつつ、プラグ電極24と下部電極2との導通を確保するために必要な層であり、本実施の形態に適用するスタック構造の強誘電体キャパシタ積層構造8には必須の層である。
【0033】
強誘電体膜3は、電界が印加されなくなった後も電界を加えた時に生じた分極状態が保持され、外部からの電界の方向により分極の向きが変わる材料で、特に、残留分極が大きく、且つ抗電界が小さい角形比に優れたヒステリシスを有する材料が採用可能である。具体的には、例えば、ジルコン酸チタン酸鉛(PZT)膜、ランタンドープジルコン酸チタン酸鉛(PLZT)膜、チタン酸ストロンチウムバリウム(BST)膜、タンタル酸ストロンチウムビスマス(SBT)膜、ニオブ酸ストロンチウムバリウム(SBN)膜、ニオブ酸リチウム(LiNbO3)膜、チタン酸バリウム(TiBaO3)膜、ランタンストロンチウムカッパーオキサイド(LSCO)膜、リン酸二水素カリウム(KDP)膜、ニオブ酸タンタルカリウム(KTN)膜、マグネシウムニオブ酸チタン酸鉛(PMN−PT)系セラミクス膜、亜鉛ニオブ酸チタン酸鉛(PZN−PT)系セラミクス膜などが採用可能である。
【0034】
上部電極4としては、Pt、Ir、酸化イリジウム(IrOy)、SRO膜、或いはITO膜、酸化亜鉛(ZnO)膜などの透明電極が採用可能である。
【0035】
導電性水素バリア膜5は、IrxTa1-x(0<x<1)からなる。特に、アモルファス金属で形成される。IrxTa1-x(0<x<1)中のイリジウムの組成比xは、例えば、約0.3程度以上約0.5程度以下である。
【0036】
導電性水素バリア膜5は、配線工程、VIA電極26に限らずその後のVIA電極の形成工程時に発生する水素から、強誘電体膜3を保護するため、および上部電極4とVIA電極26との導通を確保するためには必要な層である。
【0037】
絶縁性水素バリア膜6としては、アルミナ(Al2O3)膜、窒化膜(Si3N4)またはこれらの多層膜などが採用可能である。絶縁性水素バリア膜6は、上部電極4と下部電極2の絶縁を保ちつつ、強誘電体膜3を、配線工程、VIA電極26に限らずその後のVIA電極の形成工程時に発生する水素から、保護するために必要な層である。
【0038】
半導体基板10には、例えばシリコン(Si)、ガリウム砒素(GaAs)、ガリウムリン(GaP)、ガリウムナイトライド(GaN)、シリコンカーバイド(SiC)などが採用可能である。なお、半導体基板10の代わりにサファイア基板、石英基板、シリコンオンインスレータ(SOI:Silicon On Insulator)基板などを適用することもできる。
【0039】
(メモリマトリックスの回路構成例)
本発明の第1の実施の形態に係る強誘電体メモリ装置のメモリマトリックス構成の回路構成は、図3に示すように表される。図3の一本のビット線BLに沿って配置される2個の強誘電体メモリセル200が、図1の素子断面構造に対応する。
【0040】
図3に示す誘電体メモリ装置のメモリマトリックス構成は、列方向に配列された複数のビット線BL1、BL2、…と、このビット線BL1、BL2、,…と直交する行方向に配列された複数のワード線WL1、WL2、…を有する。ビット線BL1、BL2、…のいずれかとワード線WL1、WL2、…のいずれかによってそれぞれ制御される強誘電体メモリセル200が、列方向と行方向にマトリックス状に配置される。
【0041】
強誘電体メモリセル200は、図3に示すように、直列に接続されたメモリセルトランジスタ(QM )201と強誘電体キャパシタ(CF)202を備える。強誘電体メモリセル200の書き込みや読み出しは、メモリセルトランジスタ201によって制御される。メモリセルトランジスタ201のゲート電極及びドレイン電極はそれぞれワード線WL1、WL2、…およびビット線BL1、BL2、…に接続され、ソース電極は強誘電体キャパシタ202の一方の電極に接続される。強誘電体キャパシタ202の他方の電極はプレート線に接続される。例えば、強誘電体キャパシタ202のプレート線に接続される電極を、各強誘電体メモリセル200の上部電極4とすることができる。
【0042】
強誘電体メモリセル200では、強誘電体膜3の分極現象を利用してデータの記憶保持が行われる。つまり、外部電界を取り去っても強誘電体膜3の分極状態は保持されるため、電源の供給が停止しても各強誘電体メモリセル200に記憶されたデータが消失することがない。そのため、強誘電体メモリセル200は、不揮発性メモリとして動作する。
【0043】
なお、上記の説明では強誘電体メモリセル200が1つのメモリセルトランジスタ201と1つの強誘電体キャパシタ202で構成される1T−1C方式の構成例を示したが、これ以外の構成であってもよい。例えば、強誘電体メモリセルが2つのメモリセルトランジスタQMと2つの強誘電体キャパシタCFで構成される2T−2C方式の構成例の場合であってもよい。また、メモリセルトランジスタQMのゲートキャパシタとして強誘電体キャパシタCFを有する1T方式の構成例を採用してもよい。
【0044】
(強誘電体メモリ装置の製造方法)
本実施の形態に係る強誘電体メモリ装置の製造方法は、図4〜図8に示すように、プラグ電極24を形成する工程と、プラグ電極24上に導電性バリア膜1を形成する工程と、導電性バリア膜1上に下部電極2を形成する工程と、下部電極2上に強誘電体膜3を形成する工程と、強誘電体膜3上に上部電極4を形成する工程と、上部電極4上に導電性水素バリア膜5を形成する工程と、導電性水素バリア膜5上、および導電性バリア膜1,下部電極2,強誘電体膜3,上部電極4,および導電性水素バリア膜5の側壁上に絶縁性水素バリア膜6を形成する工程と、導電性水素バリア膜5上にVIA電極26を形成する工程とを有する。
【0045】
本実施の形態に係る強誘電体メモリ装置の製造方法を図4〜図8を用いて以下に詳細に説明する。
【0046】
(a)まず、図4に示すように、半導体基板10上にメモリセルトランジスタとなるMOSFETを形成後、例えば、CVD絶縁膜、TEOS膜などによって、層間絶縁膜41を堆積し、プラグ電極24を形成する。プラグ電極24の材料としては、メモリセルトランジスタの微細化とともに、例えばWなどが適用される。
【0047】
ここで、プラグ電極24をWプラグ(W-plug)で形成する工程について説明する。層間絶縁膜41に対して高アスペクト比のコンタクトホールを形成後、このコンタクトホールをW電極で埋め込む際、原料ガスのWF6をH2,SiH4などで還元する。
【0048】
H2還元の場合の反応は、WF6+3H2→W+6HFで表される。また、SiH4還元の場合の反応は、2WF6+3SiH4→2W+3SiF4+6H2で表される。したがって、強誘電体キャパシタ積層構造8において水素バリア性能がないと強誘電体膜3も還元される。
【0049】
なお、MOSFETの形成工程については、通常のシリコン微細化プロセスを適用可能である。例えば素子分離領域14は、シャロートレンチアイソレーション(STI:Shallow Trench Isolation)技術によって形成される。ゲート絶縁膜18は、熱酸化工程によって形成される。S/D領域12、S/D領域13、および高抵抗領域16は、砒素若しくはリンのイオン注入技術若しくは拡散工程によって形成される。ゲート電極20は、例えば、ポリシリコン形成技術によって形成される。S/D領域12、S/D領域13、およびゲート電極20に対する電極形成工程においては、微細化コンタクトを形成するためのW,モリブデン(Mo),コバルト(Co)などのシリサイド技術を適用することも可能である。側壁絶縁膜19およびキャップ絶縁膜22に対しては、CVD酸化膜、CVD窒化膜などの堆積技術を適用する。MOSFETの製造工程はここでは説明を省略する。
【0050】
(b)次に、図5に示すように、層間絶縁膜41およびプラグ電極24の表面上に全面に、導電性バリア膜1を形成する。導電性バリア膜1は、IrxTa1-x からなる。特に、アモルファス金属で形成する。IrxTa1-x中のイリジウムの組成比xは、例えば、約0.3程度以上約0.5程度以下である。アモルファス金属で形成されるIrxTa1-x 膜は、水素バリア性能を有するため、この後にプラグ電極やVIA電極をW電極として形成する際の水素バリア膜となる。その結果、強誘電体膜3の保護膜となり得る。また、アモルファス金属で形成されるIrxTa1-x (0<x<1)膜は酸素バリア性能も有するため、W電極が酸化されてしまうことを防止できる。
【0051】
(c)次に、図5に示すように、導電性バリア膜1上に全面に、下部電極2を形成する。下部電極2は、例えば、Pt、Ir、SROなどを、約数10nm〜約100nm程度の膜厚でスパッタ法等により形成する。
【0052】
詳細には、下部電極2を2層構造で形成してもよい。例えば、導電性バリア膜1に接して、IrTa膜をスパッタ法で形成し、その後IrTa膜上にIr膜を同様にスパッタ法で形成する。各層の膜厚は、数10nm〜100nm程度である。
【0053】
(d)次に、図5に示すように、下部電極2上に全面に、強誘電体膜3を形成する。例えば、PZT、PLZT膜、BST膜、SBT膜、SBN膜、LiNbO3膜、TiBaO3膜、LSCO膜、KDP膜、KTN膜、PMN−PT系セラミクス膜、PZN−PT系セラミクス膜などを、スパッタ法、MOCVD法、ゾルゲル法などによって形成する。具体的には、例えばMOCVD法等を用いて、PLZT膜を約数10〜約100nm程度の膜厚で形成する。
【0054】
(e)次に、図5に示すように、強誘電体膜3上に全面に、上部電極4を形成する。上部電極4としては、Pt、Ir、酸化イリジウム(IrOy)、SRO膜、或いはITO膜、ZnO膜などの透明電極を、約200nm程度の膜厚でスパッタ法等により形成する。
【0055】
詳細には、上部電極4を2層構造で形成してもよい。例えば、強誘電体膜3に接して、IrO2膜をスパッタ法で形成し、その後IrO2膜上にIr膜を同様にスパッタ法で形成する。各層の膜厚は、数10nm〜100nm程度である。
【0056】
(f)次に、図5に示すように、上部電極4上に全面に導電性水素バリア膜5を形成する。導電性水素バリア膜5は、IrxTa1-x(0<x<1)からなる。特に、アモルファス金属で形成される。IrxTa1-x(0<x<1)中のイリジウムの組成比xは、例えば、約0.3程度以上約0.5程度以下である。アモルファス金属で形成されるIrxTa1-x (0<x<1)膜は、水素バリア性能を有するため、プラグ電極やVIA電極をH2還元によってW電極で形成する際の水素バリア膜となる。その結果、強誘電体膜3の保護膜となり得る。また、アモルファス金属で形成されるIrxTa1-x 膜は酸素バリア性能も有するため、W電極が酸化されてしまうことを防止できる。
【0057】
(g)次に、図6に示すように、導電性水素バリア膜5上にフォトレジスト膜を塗布後、フォトリソグラフィ技術により、強誘電体キャパシタの形成領域を画定し、導電性水素バリア膜5、上部電極4、強誘電体膜3、下部電極2、および導電性バリア膜1をドライエッチングにより選択的にエッチングする。各層のドライエッチングにおいては、エッチングのガス系を切り替えて実施することが有効である。エッチングガス系としては、例えば塩素系或いは臭素系などのハロゲン系ガスやアルゴン(Ar)系のガスを用いることができる。具体的には、PLZTに対しては、例えばC4F8ガス、CF4ガス、Arガスを適用することができる。ITOに対しては、例えばArガス、Cl2ガス、Ptに対しては、C4F8ガス、CF4ガス、Arガス、或いはCl2ガスを適用することができる。
【0058】
(h)次に、図7に示すように、デバイス表面の全面に絶縁性水素バリア膜6を形成後、フォトリソグラフィとエッチング技術により、導電性水素バリア膜5上、および導電性バリア膜1,下部電極2,強誘電体膜3,上部電極4,および導電性水素バリア膜5の側壁上、および層間絶縁膜41上の一部に絶縁性水素バリア膜6を形成する。絶縁性水素バリア膜6としては、Al2O3膜、Si3N4膜またはこれらの多層膜などをCVDまたはスパッタ法により、厚さ約数10nm〜約数100nm程度に形成する。
【0059】
(i)次に、図7に示すように、デバイス表面の全面に層間絶縁膜42を形成する。層間絶縁膜42としては、酸化膜、窒化膜などをCVDにより形成する。ここで層間絶縁膜42の形成後、化学的機械的研磨(CMP:Chemical Mechanical Polishing)技術により平坦化する工程を適用してもよい。
【0060】
(j)次に、図8に示すように、層間絶縁膜42の形成後、VIA電極26を形成する。VIA電極26の材料としては、メモリセルトランジスタの微細化とともに、例えばW、Cuなどが適用される。
【0061】
ここで、VIA電極26をWプラグ(W-plug)で形成する工程については、上記の工程(a)と同様であるため、説明は省略する。
【0062】
本実施の形態に係る強誘電体メモリ装置の製造方法において、導電性バリア膜としてIrTa膜を成膜した場合のX線ロッキング曲線を図9に示す。縦軸は相対強度(任意単位)、横軸はX線回折におけるブラック角θの2倍の角度2θ(°)である。
【0063】
組成がIr0.45Ta0.55の場合は、成膜後および酸素雰囲気中の650℃でのアニ−ル後のいずれも、結晶化を示すピークが観測されず、アモルファスのままであることがわかる。一方、Ir0.6Ta0.4の場合には、成膜後に結晶化を示すピークが観測されており、さらにアニ−ル後でもピークが維持され、結晶化されたままであることがわかる。
【0064】
IrxTa1-x(0<x<1)膜のシート抵抗(Ω/□)とIr/(Ir+Ta)比xの関係は、図10(a)に示すように表される。また、図10(a)の測定に用いたサンプルの模式的断面構造は、図10(b)に示すように表される。Ir/(Ir+Ta)比xの値が、約0.5より大きい場合には、結晶化され、したがって酸素雰囲気中でアニ−ルした場合には、酸化される。一方、Ir/(Ir+Ta)比xの値が、約0.5より小さい場合には、IrxTa1-x(0<x<1)膜はアモルファスのままである。しかも650℃で酸素雰囲気中でアニ−ルした場合には、シート抵抗(Ω/□)の値にあまり変化は観測されないが、700℃酸素雰囲気中でアニ−ルした場合には、シート抵抗(Ω/□)のグラフ形状は大きく変化している。しかしながら、700℃酸素雰囲気中でアニ−ルしても、Ir/(Ir+Ta)比xの値が、約0.4程度以上約0.45程度以下の場合には、シート抵抗(Ω/□)の値にあまり変化は観測されない。700℃酸素雰囲気中でアニ−ルした場合でも、IrxTa1-x(0<x<1)膜下のWが酸化されず、IrxTa1-x(0<x<1)膜の酸素バリア性が確認されている。
【0065】
水素シンター後のIrTa膜中の水素分布のSIMS分析結果を図11(a)に示す。また、図11(a)の測定に用いたサンプルの模式的断面構造を図11(b)に示す。Ir/IrTa構造の表面側から測った深さ方向が約120nm程度までのIr中では、SIMSの2次イオン強度(counts/sec)が増加するが、IrTa中ではSIMSの2次イオン強度(counts/sec)に変化がない。このことより、Ir/IrTa界面において水素をブロックしていることがわかる。したがって、IrTa膜は、水素バリア膜としても機能することが観測された。
【0066】
本実施の形態に係る強誘電体メモリ装置の製造方法工程におけるM1〜M4電極の形成工程後に、強誘電体膜3の残留分極量を測定した結果を図12に示す。縦軸は、規格化した残留分極量であり、M1電極の形成工程前において測定した強誘電体膜3の残留分極量を1としている。図1に示すようなM1電極〜M4電極の形成工程後においても、強誘電体膜3の残留分極量の低下はあまり観測されていない。このことから、本実施の形態に係る強誘電体メモリ装置における強誘電体キャパシタ積層構造は水素バリア性および酸素バリア性をともに有することがわかる。
【0067】
本実施の形態によれば、酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単化され、かつ製造方法の容易な強誘電体メモリ装置およびその製造方法が提供される。
【0068】
[その他の実施の形態]
上記のように、本発明は第1の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【0069】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【0070】
本発明の強誘電体メモリ装置は、不揮発性メモリ、LSI混載(エンベデッド)メモリ、圧電デバイス、ディスプレイデバイス、光通信用スイッチ、光変調器、レーザプリンタ、複写機、ホログラフィックメモリの光変調器、光演算装置、暗号化回路など幅広い分野に適用可能である。
【図面の簡単な説明】
【0071】
【図1】本発明の第1の実施の形態に係る強誘電体メモリ装置の模式的断面構造図。
【図2】本発明の第1の実施の形態に係る強誘電体メモリ装置の強誘電体キャパシタの拡大された模式的断面構造図。
【図3】本発明の第1の実施の形態に係る強誘電体メモリ装置のメモリマトリックス構成の回路構成図。
【図4】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図5】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図6】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図7】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図8】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図9】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法において、導電性バリア膜としてIrTa膜を成膜した場合のX線ロッキング曲線であって、アニ−ル前後でIr0.45Ta0.55がアモルファスであることを説明する図。
【図10】(a)IrTa膜のシート抵抗とIr/(Ir+Ta)組成比との関係、(b)(a)の測定に用いたサンプルの模式的断面構造図。
【図11】(a)水素シンター後のIrTa膜中の水素分布のSIMS分析結果であって、IrTa膜が水素バリア膜としても機能することの説明図、(b)(a)の測定に用いたサンプルの模式的断面構造図。
【図12】配線工程と規格化した残留分極量との関係。
【図13】従来の強誘電体キャパシタの拡大された模式的断面構造図。
【符号の説明】
【0072】
1…導電性バリア膜
2…下部電極
3…強誘電体膜
4…上部電極
5…導電性水素バリア膜
6…絶縁性水素バリア膜
8…強誘電体キャパシタ積層構造
10…半導体基板
12,13…ソース領域またはレイン領域(S/D領域)
14…素子分離領域(STI)
16…高抵抗領域
18…ゲート絶縁膜
19…側壁絶縁膜
20…ゲート電極
22…キャップ絶縁膜
24,25…プラグ電極
26,29…VIA電極
27,28…M1電極
30…M2電極
32…M3電極
34…M4電極
41,42,43,44,45,46…層間絶縁膜
200…強誘電体メモリセル
201…メモリセルトランジスタ(QM)
202…強誘電体キャパシタ(CF)
BL,BL1,BL2,…ビット線
WL,WL1,WL2,…ワード線
【技術分野】
【0001】
本発明は、強誘電体メモリ装置およびその製造方法に関し、特に、強誘電体キャパシタに酸素バリア性能および水素バリア性能を有する強誘電体メモリ装置およびその製造方法に関する。
【背景技術】
【0002】
電極間に強誘電体膜を配置した構成のキャパシタ(以下において、「強誘電体キャパシタ」という。)が、ディスプレイデバイス等の画素や、不揮発性メモリ等のメモリセルを構成するキャパシタとして利用されている。強誘電体キャパシタに使用される強誘電体には、残留分極が大きく、抗電界が小さい角形比に優れたヒステリシスを有する材料が用いられる。具体的には、例えばランタンドープジルコン酸チタン酸鉛(PLZT)膜等の強誘電体膜を上部電極と下部電極との間に配置した構造の強誘電体キャパシタが採用されている。
【0003】
強誘電体メモリは、強誘電体キャパシタが有するヒステリシス特性を用いることで、記憶データの不揮発性(例えば、約10年程度の保持性能)と、例えば、約数10ns程度の高速データ書込み性能という優れた特性を実現している。
【0004】
従来の強誘電体キャパシタ積層構造は、図13に示すように、下部電極102と、下部電極102上に配置された強誘電体膜103と、強誘電体膜103上に配置された上部電極104とを備える。下部電極102とプラグ電極124間には、導電性バリア膜101が形成され、上部電極104上には、VIA電極126が形成される。導電性バリア膜101/下部電極102/強誘電体膜103/上部電極104の積層構造の側壁部および上部電極104上には、絶縁性水素バリア膜106が形成される。
【0005】
従来の強誘電体メモリセルにおいては、導電性バリア膜101/下部電極102/強誘電体膜103/上部電極104からなる強誘電体キャパシタ積層構造の周囲においてVIA電極126と上部電極104の界面には、水素バリア膜がない構造となっている。これは、従来の強誘電体メモリセルにおいては、強誘電体キャパシタの面積に比べ、VIA電極126の面積の割合が小さかったため、水素バリア性能については、あまり問題とはならなかったためである。
【0006】
しかしながら、加工ルールが微細になり、強誘電体キャパシタの面積に比べ、VIA電極126の面積の割合が増加すると、VIA電極126の材料としてタングステン(W)や銅(Cu)を適用する必要がある。
【0007】
特に、WをVIA電極126やプラグ電極として使用する場合、高アスペクト比のコンタクトホールやVIAホールをW電極で埋め込む微細プロセスによる電極形成工程においては、化学的気相堆積(CVD:Chemical Vapor Deposition)法によって、原料ガスの六フッ化タングステン(WF6)を水素やシランで還元する方法が使用されている。
【0008】
このとき、水素バリア膜が存在しない従来例の構造では、強誘電体膜103も還元されてしまうという問題点がある。
【0009】
Wをプラグ電極124として使用する場合、導電性バリア膜101として酸素バリア性を有する材料を使用す必要がある。例えば、イリジウム(Ir)や、窒化チタン(TiN)系の材料が酸素バリア膜として使用されている。Irや、TiN系の材料を用いる場合、酸素バリア性が低いため、膜厚を厚くする、埋め込み構造を形成するなどの工夫がなされているが、工程数が増加するという欠点がある。また、IrTa膜を下部電極保護のための導電性バリア膜101として適用する構造は既に提案されている(例えば、特許文献1参照。)。
【0010】
また、絶縁性水素バリア膜106として、絶縁体であるアルミナ(Al2O3)膜を側壁部に形成する構造は既に提案されている(例えば、特許文献2参照。)。
【特許文献1】特開2002−141483号公報(第1図、表1、第6〜7頁)
【特許文献2】特開2006−73560号公報(第1図、第7〜8頁)
【発明の開示】
【発明が解決しようとする課題】
【0011】
従来IrTa膜の酸素バリア性能については知られていたが、水素バリア性能については、見出されていなかった。本発明者らは、アモルファス金属としてのIrxTa1-x(0<x<1)膜の水素バリア性能を実験的に確認し、IrxTa1-x(0<x<1)膜を導電性酸素バリア膜としてのみならず導電性水素バリア膜としても適用可能であることを見出した。
【0012】
本発明の目的は、酸素バリア性と水素バリア性を有し、強誘電体キャパシタの積層構造が簡単化され、かつ製造方法の容易な強誘電体メモリ装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0013】
上記目的を達成するための本発明の一態様によれば、第1電極と、前記第1電極に接続された導電性バリア膜と、前記導電性バリア膜上に配置され、前記導電性バリア膜を介して前記第1電極に接続された下部電極と、前記下部電極上に配置された強誘電体膜と、前記強誘電体膜上に配置された上部電極と、前記上部電極上に配置された導電性水素バリア膜と、前記導電性水素バリア膜上に配置され、前記導電性水素バリア膜を介して前記上部電極に接続された第2電極と、前記導電性水素バリア膜上、および前記導電性バリア膜,前記強誘電体膜,前記上部電極,および前記導電性水素バリア膜の側壁上に配置された絶縁性水素バリア膜とを備える強誘電体メモリ装置が提供される。
【0014】
本発明の他の態様によれば、第1電極を形成する工程と、前記第1電極上に導電性バリア膜を形成する工程と、前記導電性バリア膜上に下部電極を形成する工程と、前記下部電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程と、前記上部電極上に導電性水素バリア膜を形成する工程と、前記導電性水素バリア膜上、および前記導電性バリア膜,前記強誘電体膜,前記上部電極,および前記導電性水素バリア膜の側壁上に絶縁性水素バリア膜を形成する工程と、前記導電性水素バリア膜上に第2電極を形成する工程とを有する強誘電体メモリ装置の製造方法が提供される。
【発明の効果】
【0015】
本発明によれば、酸素バリア性と水素バリア性を有し、強誘電体キャパシタの積層構造が簡単化され、かつ製造方法の容易な強誘電体メモリ装置およびその製造方法が提供される。
【発明を実施するための最良の形態】
【0016】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0017】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【0018】
[第1の実施の形態]
(強誘電体メモリ装置)
本発明の第1の実施の形態に係る強誘電体メモリ装置の模式的断面構造は、図1に示すように表され、強誘電体キャパシタ積層構造8の拡大された模式的断面構造は、図2に示すように表される。
【0019】
第1の実施の形態に係る強誘電体メモリ装置は、図1および図2に示すように、半導体基板10上に形成され、プラグ電極24と、プラグ電極24に接続された導電性バリア膜1と、導電性バリア膜1上に配置され、導電性バリア膜1を介してプラグ電極24に接続された下部電極2と、下部電極2上に配置された強誘電体膜3と、強誘電体膜3上に配置された上部電極4と、上部電極4上に配置された導電性水素バリア膜5と、導電性水素バリア膜5上に配置され、導電性水素バリア膜5を介して上部電極4に接続されたVIA電極26と、導電性水素バリア膜5上、および導電性水素バリア膜5,上部電極4,強誘電体膜3,下部電極2,および導電性バリア膜1の側壁上に配置された絶縁性水素バリア膜6とを備える。
【0020】
半導体基板10上には、金属−酸化物−半導体電界効果トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)からなるメモリセルトランジスタが形成される。
【0021】
半導体基板10はp型半導体で形成され、素子分離領域14によって電気的に素子分離された活性領域が形成される。活性領域内には、図1に示すように、n+拡散領域で形成されたソース領域またはドレイン領域(S/D領域)12とS/D領域13が配置され、さらにS/D領域12とS/D領域13が対向するn+(12,13)p(10)接合面にn-高抵抗領域16が配置され、n+(12,13)n-(16)p(10)接合が形成され、S/D領域12、S/D領域13近傍のリーク電流の低減と耐圧を保持している。
【0022】
S/D領域12とS/D領域13間の半導体基板10上にはゲート絶縁膜18が配置され、ゲート絶縁膜18上にはゲート電極20が配置され、ゲート電極20上にはキャップ絶縁膜22が配置され、さらにゲート絶縁膜18,ゲート電極20およびキャップ絶縁膜22の側壁部には側壁絶縁膜19が配置される。
【0023】
S/D領域13上には、プラグ電極25が配置され、プラグ電極25は、M1電極28およびVIA電極29を介して、ビット線BLに接続されるM2電極30に接続されている。
【0024】
S/D領域12上には、プラグ電極24を介して強誘電体キャパシタ積層構造8が形成される。
【0025】
強誘電体キャパシタ積層構造8上には、VIA電極26を介して、強誘電体メモリのプレート線PLに接続されるM1電極27が配置される。
【0026】
領域41,42,43は層間絶縁膜を表し、各電極間を分離している。
【0027】
図1において、ビット線BLに接続されるM2電極30上には層間絶縁膜44が配置され、層間絶縁膜44上にはM3電極32が埋め込まれた層間絶縁膜45が配置され、層間絶縁膜45上にはM4電極34が埋め込まれた層間絶縁膜46が配置されている。なお、本実施形態では、M1電極〜M4電極の4層メタルの構造を示すが、これに限るものではなく、例えば、3層、5層メタルであってもよい。メタルの層数は、例えば配線規模によって適切なものを選べばよい。
【0028】
このようなM1電極27〜M4電極34間は、所定のコンタクト部分において、例えば、メタルダマシン構造によって、VIA電極を介して接続される。
【0029】
図1には、S/D領域13を共通領域とするMOSFETからなるメモリセルトランジスタが2個配置されている。S/D領域13はビット線BLに接続されるM2電極30に接続され、S/D領域12は、強誘電体キャパシタ積層構造8によって形成される強誘電体キャパシタを介してプレート線27に接続されている。結果として、ビット線BLに接続されるM2電極30を共通配線とする1T−1C方式の強誘電体メモリセルが2個形成されている。
【0030】
図1に示す構成において、MOSFET領域および各層間絶縁膜41〜46を介するM1電極27,28〜M4電極34の形成は、微細化シリコンプロセスと同様であるため、製造方法の説明は省略する。強誘電体キャパシタ積層構造8の部分は、本実施の形態に係る強誘電体メモリ装置の特徴的な構造であるため、その部分の詳細な製造方法については後述する。
【0031】
導電性バリア膜1は、IrxTa1-x (0<x<1)で形成可能である。特に、アモルファス金属で形成される。IrxTa1-x(0<x<1)中のイリジウムの組成比xは、例えば、約0.3程度以上約0.5程度以下である。
【0032】
下部電極2としては、白金(Pt)、Ir、ルテニウム酸ストロンチウム(SRO)などが採用可能である。導電性バリア膜1はプラグ電極24の酸化を防止しつつ、プラグ電極24と下部電極2との導通を確保するために必要な層であり、本実施の形態に適用するスタック構造の強誘電体キャパシタ積層構造8には必須の層である。
【0033】
強誘電体膜3は、電界が印加されなくなった後も電界を加えた時に生じた分極状態が保持され、外部からの電界の方向により分極の向きが変わる材料で、特に、残留分極が大きく、且つ抗電界が小さい角形比に優れたヒステリシスを有する材料が採用可能である。具体的には、例えば、ジルコン酸チタン酸鉛(PZT)膜、ランタンドープジルコン酸チタン酸鉛(PLZT)膜、チタン酸ストロンチウムバリウム(BST)膜、タンタル酸ストロンチウムビスマス(SBT)膜、ニオブ酸ストロンチウムバリウム(SBN)膜、ニオブ酸リチウム(LiNbO3)膜、チタン酸バリウム(TiBaO3)膜、ランタンストロンチウムカッパーオキサイド(LSCO)膜、リン酸二水素カリウム(KDP)膜、ニオブ酸タンタルカリウム(KTN)膜、マグネシウムニオブ酸チタン酸鉛(PMN−PT)系セラミクス膜、亜鉛ニオブ酸チタン酸鉛(PZN−PT)系セラミクス膜などが採用可能である。
【0034】
上部電極4としては、Pt、Ir、酸化イリジウム(IrOy)、SRO膜、或いはITO膜、酸化亜鉛(ZnO)膜などの透明電極が採用可能である。
【0035】
導電性水素バリア膜5は、IrxTa1-x(0<x<1)からなる。特に、アモルファス金属で形成される。IrxTa1-x(0<x<1)中のイリジウムの組成比xは、例えば、約0.3程度以上約0.5程度以下である。
【0036】
導電性水素バリア膜5は、配線工程、VIA電極26に限らずその後のVIA電極の形成工程時に発生する水素から、強誘電体膜3を保護するため、および上部電極4とVIA電極26との導通を確保するためには必要な層である。
【0037】
絶縁性水素バリア膜6としては、アルミナ(Al2O3)膜、窒化膜(Si3N4)またはこれらの多層膜などが採用可能である。絶縁性水素バリア膜6は、上部電極4と下部電極2の絶縁を保ちつつ、強誘電体膜3を、配線工程、VIA電極26に限らずその後のVIA電極の形成工程時に発生する水素から、保護するために必要な層である。
【0038】
半導体基板10には、例えばシリコン(Si)、ガリウム砒素(GaAs)、ガリウムリン(GaP)、ガリウムナイトライド(GaN)、シリコンカーバイド(SiC)などが採用可能である。なお、半導体基板10の代わりにサファイア基板、石英基板、シリコンオンインスレータ(SOI:Silicon On Insulator)基板などを適用することもできる。
【0039】
(メモリマトリックスの回路構成例)
本発明の第1の実施の形態に係る強誘電体メモリ装置のメモリマトリックス構成の回路構成は、図3に示すように表される。図3の一本のビット線BLに沿って配置される2個の強誘電体メモリセル200が、図1の素子断面構造に対応する。
【0040】
図3に示す誘電体メモリ装置のメモリマトリックス構成は、列方向に配列された複数のビット線BL1、BL2、…と、このビット線BL1、BL2、,…と直交する行方向に配列された複数のワード線WL1、WL2、…を有する。ビット線BL1、BL2、…のいずれかとワード線WL1、WL2、…のいずれかによってそれぞれ制御される強誘電体メモリセル200が、列方向と行方向にマトリックス状に配置される。
【0041】
強誘電体メモリセル200は、図3に示すように、直列に接続されたメモリセルトランジスタ(QM )201と強誘電体キャパシタ(CF)202を備える。強誘電体メモリセル200の書き込みや読み出しは、メモリセルトランジスタ201によって制御される。メモリセルトランジスタ201のゲート電極及びドレイン電極はそれぞれワード線WL1、WL2、…およびビット線BL1、BL2、…に接続され、ソース電極は強誘電体キャパシタ202の一方の電極に接続される。強誘電体キャパシタ202の他方の電極はプレート線に接続される。例えば、強誘電体キャパシタ202のプレート線に接続される電極を、各強誘電体メモリセル200の上部電極4とすることができる。
【0042】
強誘電体メモリセル200では、強誘電体膜3の分極現象を利用してデータの記憶保持が行われる。つまり、外部電界を取り去っても強誘電体膜3の分極状態は保持されるため、電源の供給が停止しても各強誘電体メモリセル200に記憶されたデータが消失することがない。そのため、強誘電体メモリセル200は、不揮発性メモリとして動作する。
【0043】
なお、上記の説明では強誘電体メモリセル200が1つのメモリセルトランジスタ201と1つの強誘電体キャパシタ202で構成される1T−1C方式の構成例を示したが、これ以外の構成であってもよい。例えば、強誘電体メモリセルが2つのメモリセルトランジスタQMと2つの強誘電体キャパシタCFで構成される2T−2C方式の構成例の場合であってもよい。また、メモリセルトランジスタQMのゲートキャパシタとして強誘電体キャパシタCFを有する1T方式の構成例を採用してもよい。
【0044】
(強誘電体メモリ装置の製造方法)
本実施の形態に係る強誘電体メモリ装置の製造方法は、図4〜図8に示すように、プラグ電極24を形成する工程と、プラグ電極24上に導電性バリア膜1を形成する工程と、導電性バリア膜1上に下部電極2を形成する工程と、下部電極2上に強誘電体膜3を形成する工程と、強誘電体膜3上に上部電極4を形成する工程と、上部電極4上に導電性水素バリア膜5を形成する工程と、導電性水素バリア膜5上、および導電性バリア膜1,下部電極2,強誘電体膜3,上部電極4,および導電性水素バリア膜5の側壁上に絶縁性水素バリア膜6を形成する工程と、導電性水素バリア膜5上にVIA電極26を形成する工程とを有する。
【0045】
本実施の形態に係る強誘電体メモリ装置の製造方法を図4〜図8を用いて以下に詳細に説明する。
【0046】
(a)まず、図4に示すように、半導体基板10上にメモリセルトランジスタとなるMOSFETを形成後、例えば、CVD絶縁膜、TEOS膜などによって、層間絶縁膜41を堆積し、プラグ電極24を形成する。プラグ電極24の材料としては、メモリセルトランジスタの微細化とともに、例えばWなどが適用される。
【0047】
ここで、プラグ電極24をWプラグ(W-plug)で形成する工程について説明する。層間絶縁膜41に対して高アスペクト比のコンタクトホールを形成後、このコンタクトホールをW電極で埋め込む際、原料ガスのWF6をH2,SiH4などで還元する。
【0048】
H2還元の場合の反応は、WF6+3H2→W+6HFで表される。また、SiH4還元の場合の反応は、2WF6+3SiH4→2W+3SiF4+6H2で表される。したがって、強誘電体キャパシタ積層構造8において水素バリア性能がないと強誘電体膜3も還元される。
【0049】
なお、MOSFETの形成工程については、通常のシリコン微細化プロセスを適用可能である。例えば素子分離領域14は、シャロートレンチアイソレーション(STI:Shallow Trench Isolation)技術によって形成される。ゲート絶縁膜18は、熱酸化工程によって形成される。S/D領域12、S/D領域13、および高抵抗領域16は、砒素若しくはリンのイオン注入技術若しくは拡散工程によって形成される。ゲート電極20は、例えば、ポリシリコン形成技術によって形成される。S/D領域12、S/D領域13、およびゲート電極20に対する電極形成工程においては、微細化コンタクトを形成するためのW,モリブデン(Mo),コバルト(Co)などのシリサイド技術を適用することも可能である。側壁絶縁膜19およびキャップ絶縁膜22に対しては、CVD酸化膜、CVD窒化膜などの堆積技術を適用する。MOSFETの製造工程はここでは説明を省略する。
【0050】
(b)次に、図5に示すように、層間絶縁膜41およびプラグ電極24の表面上に全面に、導電性バリア膜1を形成する。導電性バリア膜1は、IrxTa1-x からなる。特に、アモルファス金属で形成する。IrxTa1-x中のイリジウムの組成比xは、例えば、約0.3程度以上約0.5程度以下である。アモルファス金属で形成されるIrxTa1-x 膜は、水素バリア性能を有するため、この後にプラグ電極やVIA電極をW電極として形成する際の水素バリア膜となる。その結果、強誘電体膜3の保護膜となり得る。また、アモルファス金属で形成されるIrxTa1-x (0<x<1)膜は酸素バリア性能も有するため、W電極が酸化されてしまうことを防止できる。
【0051】
(c)次に、図5に示すように、導電性バリア膜1上に全面に、下部電極2を形成する。下部電極2は、例えば、Pt、Ir、SROなどを、約数10nm〜約100nm程度の膜厚でスパッタ法等により形成する。
【0052】
詳細には、下部電極2を2層構造で形成してもよい。例えば、導電性バリア膜1に接して、IrTa膜をスパッタ法で形成し、その後IrTa膜上にIr膜を同様にスパッタ法で形成する。各層の膜厚は、数10nm〜100nm程度である。
【0053】
(d)次に、図5に示すように、下部電極2上に全面に、強誘電体膜3を形成する。例えば、PZT、PLZT膜、BST膜、SBT膜、SBN膜、LiNbO3膜、TiBaO3膜、LSCO膜、KDP膜、KTN膜、PMN−PT系セラミクス膜、PZN−PT系セラミクス膜などを、スパッタ法、MOCVD法、ゾルゲル法などによって形成する。具体的には、例えばMOCVD法等を用いて、PLZT膜を約数10〜約100nm程度の膜厚で形成する。
【0054】
(e)次に、図5に示すように、強誘電体膜3上に全面に、上部電極4を形成する。上部電極4としては、Pt、Ir、酸化イリジウム(IrOy)、SRO膜、或いはITO膜、ZnO膜などの透明電極を、約200nm程度の膜厚でスパッタ法等により形成する。
【0055】
詳細には、上部電極4を2層構造で形成してもよい。例えば、強誘電体膜3に接して、IrO2膜をスパッタ法で形成し、その後IrO2膜上にIr膜を同様にスパッタ法で形成する。各層の膜厚は、数10nm〜100nm程度である。
【0056】
(f)次に、図5に示すように、上部電極4上に全面に導電性水素バリア膜5を形成する。導電性水素バリア膜5は、IrxTa1-x(0<x<1)からなる。特に、アモルファス金属で形成される。IrxTa1-x(0<x<1)中のイリジウムの組成比xは、例えば、約0.3程度以上約0.5程度以下である。アモルファス金属で形成されるIrxTa1-x (0<x<1)膜は、水素バリア性能を有するため、プラグ電極やVIA電極をH2還元によってW電極で形成する際の水素バリア膜となる。その結果、強誘電体膜3の保護膜となり得る。また、アモルファス金属で形成されるIrxTa1-x 膜は酸素バリア性能も有するため、W電極が酸化されてしまうことを防止できる。
【0057】
(g)次に、図6に示すように、導電性水素バリア膜5上にフォトレジスト膜を塗布後、フォトリソグラフィ技術により、強誘電体キャパシタの形成領域を画定し、導電性水素バリア膜5、上部電極4、強誘電体膜3、下部電極2、および導電性バリア膜1をドライエッチングにより選択的にエッチングする。各層のドライエッチングにおいては、エッチングのガス系を切り替えて実施することが有効である。エッチングガス系としては、例えば塩素系或いは臭素系などのハロゲン系ガスやアルゴン(Ar)系のガスを用いることができる。具体的には、PLZTに対しては、例えばC4F8ガス、CF4ガス、Arガスを適用することができる。ITOに対しては、例えばArガス、Cl2ガス、Ptに対しては、C4F8ガス、CF4ガス、Arガス、或いはCl2ガスを適用することができる。
【0058】
(h)次に、図7に示すように、デバイス表面の全面に絶縁性水素バリア膜6を形成後、フォトリソグラフィとエッチング技術により、導電性水素バリア膜5上、および導電性バリア膜1,下部電極2,強誘電体膜3,上部電極4,および導電性水素バリア膜5の側壁上、および層間絶縁膜41上の一部に絶縁性水素バリア膜6を形成する。絶縁性水素バリア膜6としては、Al2O3膜、Si3N4膜またはこれらの多層膜などをCVDまたはスパッタ法により、厚さ約数10nm〜約数100nm程度に形成する。
【0059】
(i)次に、図7に示すように、デバイス表面の全面に層間絶縁膜42を形成する。層間絶縁膜42としては、酸化膜、窒化膜などをCVDにより形成する。ここで層間絶縁膜42の形成後、化学的機械的研磨(CMP:Chemical Mechanical Polishing)技術により平坦化する工程を適用してもよい。
【0060】
(j)次に、図8に示すように、層間絶縁膜42の形成後、VIA電極26を形成する。VIA電極26の材料としては、メモリセルトランジスタの微細化とともに、例えばW、Cuなどが適用される。
【0061】
ここで、VIA電極26をWプラグ(W-plug)で形成する工程については、上記の工程(a)と同様であるため、説明は省略する。
【0062】
本実施の形態に係る強誘電体メモリ装置の製造方法において、導電性バリア膜としてIrTa膜を成膜した場合のX線ロッキング曲線を図9に示す。縦軸は相対強度(任意単位)、横軸はX線回折におけるブラック角θの2倍の角度2θ(°)である。
【0063】
組成がIr0.45Ta0.55の場合は、成膜後および酸素雰囲気中の650℃でのアニ−ル後のいずれも、結晶化を示すピークが観測されず、アモルファスのままであることがわかる。一方、Ir0.6Ta0.4の場合には、成膜後に結晶化を示すピークが観測されており、さらにアニ−ル後でもピークが維持され、結晶化されたままであることがわかる。
【0064】
IrxTa1-x(0<x<1)膜のシート抵抗(Ω/□)とIr/(Ir+Ta)比xの関係は、図10(a)に示すように表される。また、図10(a)の測定に用いたサンプルの模式的断面構造は、図10(b)に示すように表される。Ir/(Ir+Ta)比xの値が、約0.5より大きい場合には、結晶化され、したがって酸素雰囲気中でアニ−ルした場合には、酸化される。一方、Ir/(Ir+Ta)比xの値が、約0.5より小さい場合には、IrxTa1-x(0<x<1)膜はアモルファスのままである。しかも650℃で酸素雰囲気中でアニ−ルした場合には、シート抵抗(Ω/□)の値にあまり変化は観測されないが、700℃酸素雰囲気中でアニ−ルした場合には、シート抵抗(Ω/□)のグラフ形状は大きく変化している。しかしながら、700℃酸素雰囲気中でアニ−ルしても、Ir/(Ir+Ta)比xの値が、約0.4程度以上約0.45程度以下の場合には、シート抵抗(Ω/□)の値にあまり変化は観測されない。700℃酸素雰囲気中でアニ−ルした場合でも、IrxTa1-x(0<x<1)膜下のWが酸化されず、IrxTa1-x(0<x<1)膜の酸素バリア性が確認されている。
【0065】
水素シンター後のIrTa膜中の水素分布のSIMS分析結果を図11(a)に示す。また、図11(a)の測定に用いたサンプルの模式的断面構造を図11(b)に示す。Ir/IrTa構造の表面側から測った深さ方向が約120nm程度までのIr中では、SIMSの2次イオン強度(counts/sec)が増加するが、IrTa中ではSIMSの2次イオン強度(counts/sec)に変化がない。このことより、Ir/IrTa界面において水素をブロックしていることがわかる。したがって、IrTa膜は、水素バリア膜としても機能することが観測された。
【0066】
本実施の形態に係る強誘電体メモリ装置の製造方法工程におけるM1〜M4電極の形成工程後に、強誘電体膜3の残留分極量を測定した結果を図12に示す。縦軸は、規格化した残留分極量であり、M1電極の形成工程前において測定した強誘電体膜3の残留分極量を1としている。図1に示すようなM1電極〜M4電極の形成工程後においても、強誘電体膜3の残留分極量の低下はあまり観測されていない。このことから、本実施の形態に係る強誘電体メモリ装置における強誘電体キャパシタ積層構造は水素バリア性および酸素バリア性をともに有することがわかる。
【0067】
本実施の形態によれば、酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単化され、かつ製造方法の容易な強誘電体メモリ装置およびその製造方法が提供される。
【0068】
[その他の実施の形態]
上記のように、本発明は第1の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【0069】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【0070】
本発明の強誘電体メモリ装置は、不揮発性メモリ、LSI混載(エンベデッド)メモリ、圧電デバイス、ディスプレイデバイス、光通信用スイッチ、光変調器、レーザプリンタ、複写機、ホログラフィックメモリの光変調器、光演算装置、暗号化回路など幅広い分野に適用可能である。
【図面の簡単な説明】
【0071】
【図1】本発明の第1の実施の形態に係る強誘電体メモリ装置の模式的断面構造図。
【図2】本発明の第1の実施の形態に係る強誘電体メモリ装置の強誘電体キャパシタの拡大された模式的断面構造図。
【図3】本発明の第1の実施の形態に係る強誘電体メモリ装置のメモリマトリックス構成の回路構成図。
【図4】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図5】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図6】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図7】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図8】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図9】本発明の第1の実施の形態に係る強誘電体メモリ装置の製造方法において、導電性バリア膜としてIrTa膜を成膜した場合のX線ロッキング曲線であって、アニ−ル前後でIr0.45Ta0.55がアモルファスであることを説明する図。
【図10】(a)IrTa膜のシート抵抗とIr/(Ir+Ta)組成比との関係、(b)(a)の測定に用いたサンプルの模式的断面構造図。
【図11】(a)水素シンター後のIrTa膜中の水素分布のSIMS分析結果であって、IrTa膜が水素バリア膜としても機能することの説明図、(b)(a)の測定に用いたサンプルの模式的断面構造図。
【図12】配線工程と規格化した残留分極量との関係。
【図13】従来の強誘電体キャパシタの拡大された模式的断面構造図。
【符号の説明】
【0072】
1…導電性バリア膜
2…下部電極
3…強誘電体膜
4…上部電極
5…導電性水素バリア膜
6…絶縁性水素バリア膜
8…強誘電体キャパシタ積層構造
10…半導体基板
12,13…ソース領域またはレイン領域(S/D領域)
14…素子分離領域(STI)
16…高抵抗領域
18…ゲート絶縁膜
19…側壁絶縁膜
20…ゲート電極
22…キャップ絶縁膜
24,25…プラグ電極
26,29…VIA電極
27,28…M1電極
30…M2電極
32…M3電極
34…M4電極
41,42,43,44,45,46…層間絶縁膜
200…強誘電体メモリセル
201…メモリセルトランジスタ(QM)
202…強誘電体キャパシタ(CF)
BL,BL1,BL2,…ビット線
WL,WL1,WL2,…ワード線
【特許請求の範囲】
【請求項1】
第1電極と、
前記第1電極上に配置された導電性バリア膜と、
前記導電性バリア膜上に配置され、前記導電性バリア膜を介して前記第1電極に接続された下部電極と、
前記下部電極上に配置された強誘電体膜と、
前記強誘電体膜上に配置された上部電極と、
前記上部電極上に配置された導電性水素バリア膜と、
前記導電性水素バリア膜上に配置され、前記導電性水素バリア膜を介して前記上部電極に接続された第2電極と、
前記導電性水素バリア膜上、および前記導電性バリア膜,前記下部電極,前記強誘電体膜,前記上部電極,および前記導電性水素バリア膜の側壁上に配置された絶縁性水素バリア膜
とを備えることを特徴とする強誘電体メモリ装置。
【請求項2】
前記導電性バリア膜は、IrxTa1-x (0<x<1)からなることを特徴とする請求項1に記載の強誘電体メモリ装置。
【請求項3】
前記導電性水素バリア膜は、IrxTa1-x(0<x<1)からなることを特徴とする請求項1または2に記載の強誘電体メモリ装置。
【請求項4】
前記導電性バリア膜は、IrxTa1-x (0<x<1)からなるアモルファス金属で形成されたことを特徴とする請求項1に記載の強誘電体メモリ装置。
【請求項5】
前記導電性水素バリア膜は、IrxTa1-x(0<x<1)からなるアモルファス金属で形成されたことを特徴とする請求項1に記載の強誘電体メモリ装置。
【請求項6】
前記IrxTa1-x(0<x<1)中のイリジウムの組成比xは、0.3以上0.5以下であることを特徴とする請求項2〜5のいずれかに記載の強誘電体メモリ装置。
【請求項7】
前記強誘電体膜は、PZT、PLZT、BST、SBT、LiNbO3、SBN、TiBaO3、LSCO、KDP、KTN、PMN−PT系セラミクス膜、PZN−PT系セラミクス膜のいずれか1種で形成されることを特徴とする請求項1〜6のいずれかに記載の強誘電体メモリ装置。
【請求項8】
前記絶縁性水素バリア膜は、Al2O3、Si3N4またはこれらの多層膜で形成されることを特徴とする請求項1〜7のいずれかに記載の強誘電体メモリ装置。
【請求項9】
前記下部電極は、Pt、Ir、SROのいずれか1種で形成されることを特徴とする請求項1〜8のいずれかに記載の強誘電体メモリ装置。
【請求項10】
前記上部電極は、Pt、Ir、酸化イリジウム、ITO、ZnO、SROのいずれか1種で形成されることを特徴とする請求項1〜9のいずれかに記載の強誘電体メモリ装置。
【請求項11】
第1電極を形成する工程と、
前記第1電極上に導電性バリア膜を形成する工程と、
前記導電性バリア膜上に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記上部電極上に導電性水素バリア膜を形成する工程と、
前記導電性水素バリア膜上、および前記導電性バリア膜,前記下部電極,前記強誘電体膜,前記上部電極,および前記導電性水素バリア膜の側壁上に絶縁性水素バリア膜を形成する工程と、
前記導電性水素バリア膜上に第2電極を形成する工程と
を有することを特徴とする強誘電体メモリ装置の製造方法。
【請求項12】
前記導電性バリア膜は、IrxTa1-x (0<x<1)からなることを特徴とする請求項11に記載の強誘電体メモリ装置の製造方法。
【請求項13】
前記導電性水素バリア膜は、IrxTa1-x(0<x<1)からなることを特徴とする請求項11または12に記載の強誘電体メモリ装置の製造方法。
【請求項14】
前記導電性バリア膜は、IrxTa1-x (0<x<1)からなるアモルファス金属で形成されたことを特徴とする請求項11に記載の強誘電体メモリ装置の製造方法。
【請求項15】
前記導電性水素バリア膜は、IrxTa1-x(0<x<1)からなるアモルファス金属で形成されたことを特徴とする請求項11に記載の強誘電体メモリ装置の製造方法。
【請求項16】
前記IrxTa1-x(0<x<1)中のイリジウムの組成比xは、0.3以上0.5以下であることを特徴とする請求項12〜15のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項17】
前記強誘電体膜は、PZT、PLZT、BST、SBT、LiNbO3、SBN、TiBaO3、LSCO、KDP、KTN、PMN−PT系セラミクス膜、PZN−PT系セラミクス膜のいずれか1種で形成されることを特徴とする請求項11〜16のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項18】
前記絶縁性水素バリア膜は、Al2O3、Si3N4またはこれらの多層膜で形成されることを特徴とする請求項11〜17のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項19】
前記下部電極は、Pt、Ir、SROのいずれか1種で形成されることを特徴とする請求項11〜18のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項20】
前記上部電極は、Pt、Ir、酸化イリジウム、ITO、ZnO、SROのいずれか1種で形成されることを特徴とする請求項11〜19のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項1】
第1電極と、
前記第1電極上に配置された導電性バリア膜と、
前記導電性バリア膜上に配置され、前記導電性バリア膜を介して前記第1電極に接続された下部電極と、
前記下部電極上に配置された強誘電体膜と、
前記強誘電体膜上に配置された上部電極と、
前記上部電極上に配置された導電性水素バリア膜と、
前記導電性水素バリア膜上に配置され、前記導電性水素バリア膜を介して前記上部電極に接続された第2電極と、
前記導電性水素バリア膜上、および前記導電性バリア膜,前記下部電極,前記強誘電体膜,前記上部電極,および前記導電性水素バリア膜の側壁上に配置された絶縁性水素バリア膜
とを備えることを特徴とする強誘電体メモリ装置。
【請求項2】
前記導電性バリア膜は、IrxTa1-x (0<x<1)からなることを特徴とする請求項1に記載の強誘電体メモリ装置。
【請求項3】
前記導電性水素バリア膜は、IrxTa1-x(0<x<1)からなることを特徴とする請求項1または2に記載の強誘電体メモリ装置。
【請求項4】
前記導電性バリア膜は、IrxTa1-x (0<x<1)からなるアモルファス金属で形成されたことを特徴とする請求項1に記載の強誘電体メモリ装置。
【請求項5】
前記導電性水素バリア膜は、IrxTa1-x(0<x<1)からなるアモルファス金属で形成されたことを特徴とする請求項1に記載の強誘電体メモリ装置。
【請求項6】
前記IrxTa1-x(0<x<1)中のイリジウムの組成比xは、0.3以上0.5以下であることを特徴とする請求項2〜5のいずれかに記載の強誘電体メモリ装置。
【請求項7】
前記強誘電体膜は、PZT、PLZT、BST、SBT、LiNbO3、SBN、TiBaO3、LSCO、KDP、KTN、PMN−PT系セラミクス膜、PZN−PT系セラミクス膜のいずれか1種で形成されることを特徴とする請求項1〜6のいずれかに記載の強誘電体メモリ装置。
【請求項8】
前記絶縁性水素バリア膜は、Al2O3、Si3N4またはこれらの多層膜で形成されることを特徴とする請求項1〜7のいずれかに記載の強誘電体メモリ装置。
【請求項9】
前記下部電極は、Pt、Ir、SROのいずれか1種で形成されることを特徴とする請求項1〜8のいずれかに記載の強誘電体メモリ装置。
【請求項10】
前記上部電極は、Pt、Ir、酸化イリジウム、ITO、ZnO、SROのいずれか1種で形成されることを特徴とする請求項1〜9のいずれかに記載の強誘電体メモリ装置。
【請求項11】
第1電極を形成する工程と、
前記第1電極上に導電性バリア膜を形成する工程と、
前記導電性バリア膜上に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記上部電極上に導電性水素バリア膜を形成する工程と、
前記導電性水素バリア膜上、および前記導電性バリア膜,前記下部電極,前記強誘電体膜,前記上部電極,および前記導電性水素バリア膜の側壁上に絶縁性水素バリア膜を形成する工程と、
前記導電性水素バリア膜上に第2電極を形成する工程と
を有することを特徴とする強誘電体メモリ装置の製造方法。
【請求項12】
前記導電性バリア膜は、IrxTa1-x (0<x<1)からなることを特徴とする請求項11に記載の強誘電体メモリ装置の製造方法。
【請求項13】
前記導電性水素バリア膜は、IrxTa1-x(0<x<1)からなることを特徴とする請求項11または12に記載の強誘電体メモリ装置の製造方法。
【請求項14】
前記導電性バリア膜は、IrxTa1-x (0<x<1)からなるアモルファス金属で形成されたことを特徴とする請求項11に記載の強誘電体メモリ装置の製造方法。
【請求項15】
前記導電性水素バリア膜は、IrxTa1-x(0<x<1)からなるアモルファス金属で形成されたことを特徴とする請求項11に記載の強誘電体メモリ装置の製造方法。
【請求項16】
前記IrxTa1-x(0<x<1)中のイリジウムの組成比xは、0.3以上0.5以下であることを特徴とする請求項12〜15のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項17】
前記強誘電体膜は、PZT、PLZT、BST、SBT、LiNbO3、SBN、TiBaO3、LSCO、KDP、KTN、PMN−PT系セラミクス膜、PZN−PT系セラミクス膜のいずれか1種で形成されることを特徴とする請求項11〜16のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項18】
前記絶縁性水素バリア膜は、Al2O3、Si3N4またはこれらの多層膜で形成されることを特徴とする請求項11〜17のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項19】
前記下部電極は、Pt、Ir、SROのいずれか1種で形成されることを特徴とする請求項11〜18のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項20】
前記上部電極は、Pt、Ir、酸化イリジウム、ITO、ZnO、SROのいずれか1種で形成されることを特徴とする請求項11〜19のいずれかに記載の強誘電体メモリ装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−272319(P2009−272319A)
【公開日】平成21年11月19日(2009.11.19)
【国際特許分類】
【出願番号】特願2008−118753(P2008−118753)
【出願日】平成20年4月30日(2008.4.30)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
【公開日】平成21年11月19日(2009.11.19)
【国際特許分類】
【出願日】平成20年4月30日(2008.4.30)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
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