説明

情報処理装置およびメモリカートリッジシステム

【構成】 高速プロセサ12は、メモリカートリッジに記憶されたゲームプログラムを処理する。このとき、電源制御ルーチンが実行され、チャージポンプ回路24cに含まれるキャパシタC4およびC5が充放電を繰り返す。高速プロセサ12に異常が発生し、電源制御ルーチンが適切に実行されなくなると、抵抗R10の一方端と基準電位面との電位差Vcが上昇する。この電位差Vcが閾値を超えると、電源オン/オフ制御回路24bによって安定化電圧の供給が停止され、高速プロセサ12を含むシステム全体がオフされる。
【効果】 メモリカートリッジの抜き取りによって高速プロセサが暴走したような場合に、内部メモリのデータが破壊されるのを防止することができる。

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、情報処理装置またはメモリカートリッジシステムに関し、たとえば、家庭用ゲーム装置または家庭用カラオケ装置に適用され、メモリカートリッジが装着されたとき、当該メモリカートリッジに記憶されたプログラムを処理する、情報処理装置またはメモリカートリッジシステムに関する。
【0002】この発明はまた、このような情報処理装置またはメモリカートリッジシステムに適用される、メモリカートリッジに関する。
【0003】
【従来技術】従来の情報処理装置としては、プロセサの暴走によるトラブルを防止するために、いわゆるウォッチドッグタイマを設け、異常が検出されると直ちにプロセサをリセットするものがあった。
【0004】
【発明が解決しようとする課題】しかし、従来技術では、プロセサがリセットされるだけで電源は投入されまままであるため、リセットの後、プロセサは再起動されていた。このため、着脱自在なメモリカートリッジに記憶されたプログラムを処理するような情報処理装置では、メモリカートリッジの抜き取りによるプロセサの暴走時に内部メモリのデータが破壊されるおそれがあった。
【0005】つまり、暴走時にプロセサをリセットしても、メモリカートリッジは抜き取られたままであるため、プロセサはリセット後の再起動によって再び暴走してしまう。すると、プロセサはリセットおよび暴走を繰り返してしまい、情報処理装置内部の書き換え可能な不揮発性メモリまたは電源バックアップのメモリに格納されたデータが、暴走時の異常処理によって破壊されてしまう。
【0006】それゆえに、この発明の主たる目的は、プロセサの暴走によってデータが破壊されるのを防止することができる、情報処理装置を提供することである。
【0007】この発明の他の目的は、プロセサの暴走によってデータが破壊されるのを防止することができる、メモリカートリッジシステムを提供することである。
【0008】この発明のその他の目的は、プロセサの暴走によってデータが破壊されるのを防止することができる、メモリカートリッジを提供することである。
【0009】この発明のさらにその他の目的は、プロセサの暴走によってデータが破壊されるのを防止することができる、家庭用ゲーム装置を提供することである。
【0010】この発明の他の目的は、プロセサの暴走によってデータが破壊されるのを防止することができる、家庭用カラオケ装置を提供することである。
【0011】
【課題を解決するための手段】第1の発明は、プログラムメモリを有するメモリカートリッジの装着時にプログラムメモリに接続されるシステムバス、およびシステムバスに接続されるかつプログラムメモリに記憶されたプログラムを処理するプロセサを備える情報処理装置において、プロセサの異常を検出する検出手段、および異常が検出されたときプロセサへの電源の供給を停止する停止手段をさらに備えることを特徴とする、情報処理装置である。
【0012】第2の発明は、プログラムメモリを有するメモリカートリッジ、およびメモリカートリッジの装着時にプログラムメモリと接続されるかつプログラムメモリに記憶されたプログラムを処理するプロセサを備えるメモリカートリッジシステムにおいて、パルス信号に応答して充放電を繰り返すキャパシタ、およびキャパシタの充電電圧が所定条件を満たさないときプロセサへの電源の供給を停止する停止手段をさらに備え、プログラムは、パルス信号のレベルを所定期間毎に変化させてキャパシタの充電電圧を所定条件内で維持するレベル制御プログラムを含むことを特徴とする、メモリカートリッジシステムである。
【0013】第3の発明は、キャパシタの充電電圧が所定条件を満たさないときプロセサへの電源の供給を停止する情報処理装置に着脱自在に装着されるかつプロセサに実行させるプログラムを記憶するメモリカートリッジであって、プログラムは、キャパシタを所定期間毎に充放電させてキャパシタの充電電圧を所定条件内で維持するキャパシタ制御プログラムを含む、メモリカートリッジである。
【0014】第4の発明は、プログラムメモリを有するメモリカートリッジの装着時にプログラムメモリに接続されるシステムバス、およびシステムバスに接続されるかつプログラムメモリに記憶されたゲームプログラムを処理するプロセサを備える家庭用ゲーム装置において、プロセサの異常を検出する検出手段、および異常が検出されたときプロセサへの電源の供給を停止する停止手段をさらに備えることを特徴とする、家庭用ゲーム装置である。
【0015】第5の発明は、プログラムメモリを有するメモリカートリッジの装着時にプログラムメモリに接続されるシステムバス、およびシステムバスに接続されるかつプログラムメモリに記憶されたカラオケプログラムを処理するプロセサを備える家庭用カラオケ装置において、プロセサの異常を検出する検出手段、および異常が検出されたときプロセサへの電源の供給を停止する停止手段をさらに備えることを特徴とする、家庭用カラオケ装置である。
【0016】
【作用】第1の発明においては、メモリカートリッジが装着されると、メモリカートリッジ内のプログラムメモリがシステムバスを介してプロセサと接続される。プログラムメモリに記憶されたプログラムは、プロセサによって処理される。処理の途中でプロセサの異常が検出手段によって検出されると、停止手段がプロセサへの電源の供給を停止する。プロセサへの電源の供給が停止されることで、プログラムの処理もまた停止される。
【0017】プロセサがプログラムに基づいてパルス信号を発生し、検出手段に含まれる充放電手段がパルス信号に応答して充放電を繰り返す場合、停止手段は、充放電手段の充電電圧が所定条件を満たさないとき電源の供給を停止する。
【0018】好ましくは、パルス信号は、レベルが所定期間毎にローレベルとハイレベルとの間で変化する信号であり、充放電手段は、第1キャパシタおよび第2キャパシタを含む。第1キャパシタは、パルス信号がローレベルのとき電荷を放電し、パルス信号がハイレベルのとき電荷を充電する。一方、第2キャパシタは、パルス信号がローレベルのとき電荷を充電し、パルス信号がハイレベルのとき電荷を放電する。そして、停止手段は、第1キャパシタおよび第2キャパシタの少なくとも一方の充電電圧が所定値を超えたとき、プロセサへの電源の供給を停止する。
【0019】指示手段によってプロセサのリセットを指示する場合、放電経路は、この指示に応答して有効化され、充放電手段に充電された電荷を放電する。
【0020】第2の発明においては、メモリカートリッジが装着されると、メモリカートリッジのプログラムメモリがプロセサと接続され、プログラムメモリに記憶されたプログラムがプロセサによって処理される。処理されるプログラムには、パルス信号のレベルを所定期間毎に変化させるレベル制御プログラムが含まれる。キャパシタは、レベル制御プログラムによってレベル制御されたパルス信号に応答して充放電を繰り返す。キャパシタの充電電圧が所定条件を満たさなくなると、プロセサへの電源の供給が停止手段によって停止される。つまり、プロセサの異常によってパルス信号が適切にレベル制御されなくなると、キャパシタの充電電圧が所定条件を満たさなくなり、この結果、プロセサへの電源の供給が停止される。
【0021】第3の発明においては、情報処理装置は、キャパシタの充電電圧が所定条件を満たさないとき、プロセサへの電源の供給を停止する。メモリカートリッジは、このような情報処理装置に着脱自在に装着され、装着時にプロセサにプログラムを実行させる。このプログラムには、キャパシタを所定期間毎に充放電させるキャパシタ制御プログラムが含まれる。プロセサの異常によってキャパシタ制御プログラムが適切に処理されず、キャパシタの充電電圧が所定条件を満たさなくなると、プロセサへの電源の供給が停止される。
【0022】第4の発明においては、メモリカートリッジが装着されると、メモリカートリッジ内のプログラムメモリがシステムバスを介してプロセサと接続される。プログラムメモリに記憶されたゲームプログラムは、プロセサによって処理される。処理の途中でプロセサの異常は検出手段によって検出されると、停止手段がプロセサへの電源の供給を停止する。
【0023】第5の発明においては、メモリカートリッジが装着されると、メモリカートリッジ内のプログラムメモリがシステムバスを介してプロセサと接続される。プログラムメモリに記憶されたカラオケプログラムは、プロセサによって処理される。処理の途中でプロセサの異常は検出手段によって検出されると、停止手段がプロセサへの電源の供給を停止する。
【0024】
【発明の効果】これらの発明によれば、プロセサの異常が検出されるか、プロセサの異常によってキャパシタの充電電圧が所定条件を満たさなくなると、プロセサへの電源の供給が停止される。つまり、プロセサがリセットされるのではなく、電源の供給が停止される。このため、メモリカートリッジの抜き取りによってプロセサに異常が生じたとき、プロセサに格納されているあるいはプロセサに接続されたままのメモリのデータが破壊されることはない。
【0025】この発明の上述の目的,その他の目的,特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【0026】
【実施例】図1を参照して、この実施例の家庭用ゲーム装置10は、ゲームプログラムを処理する高速プロセサ12を含む。高速プロセサ12は、システムバス14を介して、本体に内蔵されたROM16ならびにメモリカートリッジ18に内蔵されたROM20に接続される。メモリカートリッジ18は着脱自在であり、ROM20は、メモリカートリッジ18が家庭用ゲーム装置10に装着されたときだけシステムバス14と接続される。なお、ROM20にはゲームプログラムが記憶されており、ROM16には効果音やゲーム画像を生成するための音声データおよび映像データが記憶されている。
【0027】メモリカートリッジ18が装着された状態で電源スイッチ36がオンされると、対応するキー入力信号がキー入力装置22から電源制御回路24に与えられる。すると、電源制御回路24は、バッテリ28またはAC/DCコンバータ26から出力された直流電圧に基づいて、安定化された3.3Vの定電圧を生成する。これによって、高速プロセサ12を含むシステム全体が起動する。高速プロセサ12は、ゲームキー38の操作に対応するキー入力信号をキー入力装置22から取り込み、ROM20に記憶されたゲームプログラムを処理する。そして、ROM16に記憶された音声データまたは映像データに基づいて、効果音データやゲーム画像データを生成する。生成された効果音データおよびゲーム画像データは、音声出力端子32および映像出力端子34から外部に出力される。なお、SRAM12aはバッテリ28によってバックアップされた内部メモリであり、このメモリにはゲームプログラムの処理によって生成されたデータ(たとえば獲得アイテム情報)が格納される。
【0028】リセットキー40が操作されると、対応するキー入力信号がキー入力装置22からリセット回路30のスイッチSW1に与えられ、スイッチSW1はオフ状態からオン状態に移行する。スイッチSW1がオフ状態のときは、電源Vccから抵抗R1を介して供給された電荷がキャパシタC1に蓄積され、キャパシタC1の端子電圧は所定値を示す。一方、スイッチSW1がオン状態となると、キャパシタC1の端子電圧は基準電位(0V)まで低下する。高速プロセサ12は、キャパシタC1の端子電圧をリセット端子から取り込み、端子電圧が所定値であれば処理を継続するが、端子電圧が基準電位まで低下すると処理をリセットする。リセットによって、ゲームプログラムの処理は先頭から再開される。
【0029】ゲームプログラムには、所定期間おきの割り込みに応答して処理される電源制御ルーチンが含まれており、高速プロセサ12は、この電源制御ルーチンに基づいて制御パルスを出力ポートから出力する。電源制御回路24は、制御パルスが正しく出力される限り電力の供給を継続するが、高速プロセサ12の異常によって電源制御ルーチンが適切に処理されず、制御パルスが正常に出力されなくなると、電源の供給を停止する。電源の供給が停止されることで、高速プロセサ12を含むシステム全体がオフ状態となる。
【0030】なお、上述のリセットの期間中は、電源制御回路24に含まれる後述の電源オン/オフ回路24bは動作しない。つまり、電源制御回路24は、リセット操作によって電力の供給を停止することはない。
【0031】電源制御回路24は、具体的には図2に示すように構成される。バッテリ28またはAC/DCコンバータ26から出力された直流電圧は、プラス入力端子S1に印加される。マイナス入力端子S2は基準電位面に接続され、プラス入力端子S1はキャパシタC2を介して基準電位面と接続されるとともに、電源スイッチに連動するスイッチSW2を介して抵抗R3の一方端と接続される。抵抗R3の他方端はダイオードD1のアノードと接続され、ダイオードD1のカソードはダイオードD2のカソードおよび抵抗R4の一方端と接続される。ダイオードD2のアノードは出力電圧制御回路24aを形成するトランジスタT3のコレクタと接続され、抵抗R4の他方端は、アノードが基準電位面と接続されたツェナーダイオードZDのカソード,出力電圧制御回路24aを形成するトランジスタT2のベースおよび電源オン/オフ制御回路24bを形成するトランジスタT5のコレクタと接続される。
【0032】トランジスタT2およびT3のエミッタは、抵抗R5を介して基準電位面と接続され、トランジスタT2およびT3のコレクタは、トランジスタT1のベースおよびコレクタとそれぞれ接続される。また、トランジスタT3のベースは、抵抗R7を介して基準電位面と接続されるとともに、抵抗R6を介してトランジスタT1のコレクタと接続される。トランジスタT1のエミッタはプラス入力端子S1と接続され、トランジスタT1のコレクタはプラス出力端子S3と接続され、そしてトランジスタT1のベース・エミッタ間には抵抗R2が介挿される。プラス出力端子S3はキャパシタC3を介して基準電位面と接続され、マイナス出力端子S4は直接的に基準電位面と接続される。
【0033】トランジスタT5のエミッタは基準電位面と接続され、トランジスタT5のベースはトランジスタT4のコレクタと接続される。トランジスタT4のベースはトランジスタT5のコレクタと接続され、トランジスタT4のエミッタはチャージポンプ回路24cを形成する抵抗R10の一方端と接続される。トランジスタT4のエミッタは、リセット回路30を形成するキャパシタC1および抵抗R1の接続点にも接続される。
【0034】抵抗R10の他方端は、キャパシタC5を介して基準電位面と接続されるとともに、抵抗R9を介して電源Vccと接続される。ここで、電源Vccは、プラス出力端子S3から供給される安定化された定電圧電源である。抵抗R10の他方端はダイオードD4のアノードとも接続され、ダイオードD4のカソードは、ダイードD3のアノードおよびキャパシタC4の一方端と接続される。ダイオードD4のカソードは電源Vccと接続され、キャパシタC4の他方端は抵抗R8を介して高速プロセサ18の出力ポートと接続される。
【0035】高速プロセサ12は、図3に示す電源制御ルーチンを所定期間毎の割り込みに応答して実行する。まずステップS1でカウンタ(図示せず)のカウント値を検出し、検出したカウント値が所定値に等しいかどうかをステップS3で判別する。ここでカウント値<所定値であれば、ステップS15でカウント値をインクリメントしてからメインルーチンに復帰する。一方、カウント値=所定値であれば、ステップS5でカウント値をリセットしてからステップS7で出力ポートの現在のステータスを検出し、続くステップS9で検出ステータスを判別する。そして、検出ステータスがハイレベルであれば、ステップS11で出力ポートのステータスをローレベルに変更してからステップS15に進むが、検出ステータスがローレベルであれば、ステップS13で出力ポートのステータスをローレベルに変更してからステップS15に進む。ステップS15では、上述のようにカウント値をインクリメントし、この処理を終えるとメインルーチンに復帰する。このような処理が行なわれることで、所定期間毎にレベルが切り換わる制御パルスが、出力ポートから出力される。
【0036】電源スイッチ36がオンされると、これに連動して図2に示すスイッチSW2がオンされる。このときツェナーダイオードZDのカソードに印加される直流電圧はツェナー電圧よりも高く、プラス入力端子S1に印加された直流電圧に基づく直流電流は、スイッチSW2,抵抗R3,ダイオードD1,抵抗R4およびツェナーダイオードZDを経て基準電位面に流れ込む。トランジスタT2のベースにはツェナー電圧つまり定電圧が印加され、これによってトランジスタT2およびT1がオンされる。トランジスタT1のコレクタ電圧は抵抗R6およびR7によって分圧され、抵抗7の端子電圧によってトランジスタT3がオンされる。
【0037】トランジスタT2およびT3を導通する電流量は、各々のベースに印加された直流電圧によって規定される。トランジスタT1のコレクタからの出力電圧が3.3Vを超えると、抵抗R6およびR7からなる分圧回路によって生成され、トランジスタT3のベースに印加されている電圧が、規定値を超える。これによって、トランジスタT3のコレクタ・エミッタ間に流れる電流が増大し、抵抗R5の両端に発生する電位差が大きくなる。トランジスタT2のベースに印加されている電圧はツェナーダイオードZDによって一定に保たれているので、トランジスタT2のベース・エミッタ間に流れる電流が減少する。
【0038】これによって、トランジスタT2のコレクタ・エミッタ間に流れる電流が減少し、またトランジスタT1のエミッタ・コレクタ間に流れる電流も減少する。したがって、トランジスタT1のコレクタから出力される電圧も減少する。同様に、トランジスタT1のコレクタからの出力電圧が3.3Vを下回ると、この出力電圧制御回路24aは、トランジスタT1のコレクタから出力される電圧を増大させる方向に働く。このようにして、出力端子S3−S4間では3.3Vの定電圧が維持される。
【0039】なお、キャパシタC2およびC3は、それぞれ非安定化電源入力および安定化電源出力の電圧を平滑化するものである。
【0040】高速プロセサ12は、電源スイッチ36の投入に応答して上述の電源制御ルーチンを実行し、所定期間おきにレベルが変化する制御パルスを出力ポートから出力する。制御パルスがローレベルのときは、電源Vccに基づいてキャパシタC5に充電された電荷が放電され、ダイオードD4を介してキャパシタC4に充電される。制御パルスがローレベルからハイレベルに変化すると、抵抗R9を経た電荷がキャパシタC5に充電されるとともに、キャパシタC4に充電された電荷がダイオードD3を経て電源Vccに向けて放電される。制御パルスがレベル変化を繰り返す間は、電荷は以上のような充放電を繰り返し、トランジスタT4のエミッタと基準電位面との間の電位差Vcが所定の閾値を超えることはない。
【0041】しかし、高速プロセサ12の異常によって電源制御ルーチンが適切に処理されず、制御パルスがローレベルまたはハイレベルを取り続けると、上述の電位差Vcが閾値を超えてしまう。つまり、制御パルスがローレベルを維持すると、キャパシタC4およびC5が平衡状態に達した後は、キャパシタC5およびC4の両方が充電され、電位差Vcは数1に従って上昇する。これによって、電位差Vcが閾値を超える。
【0042】
【数1】Vc=e-t/((C4+C5)・R9)一方、制御パルスがハイレベルを維持したときは、キャパシタC5の充電が継続され、電位差Vcは数2に従って上昇する。これによって、電位差Vcが閾値を超える。
【0043】
【数2】Vc=e-t/(C4・R9)所定の閾値は、ツェナー電圧VZDおよびトランジスタT4のベース・エミッタ間電圧VBEの和(VZD+VBE)に相当する。電位差Vcがこの閾値を超えると、トランジスタT4がオンし、さらにはトランジスタT5がオンする。すると、抵抗R4を経た直流電流は、ツェナーダイオードZDの代わりにトランジスタT5を導通し、ツェナーダイオードZDは定常状態に戻る。トランジスタT5がオンされるとトランジスタT1〜T3はオフされ、プラス出力端子S3からの安定化電圧の出力が停止される。これによって、高速プロセサ12を含むシステム全体がオフされる。
【0044】高速プロセサ12が電源制御ルーチンを適切に実行しているときにリセットキー40が操作されると、これに連動してスイッチSW1がオンされる。すると、抵抗R10の一方端が基準電位面に接続され、キャパシタC5の電荷はスイッチSW1を介して基準電位面に放電される。このため、リセットキー40が押された後、電位差Vcが閾値を超えることはなく、プラス出力端子S3からの安定化電圧の出力が停止されることもない。高速プロセサ12は、リセットの後、ゲームプログラムの処理を再開する。
【0045】以上の説明から分かるように、メモリカートリッジ18が装着されると、ROM20がシステムバス14を介して高速プロセサ12と接続される。ROM20に記憶されたプログラムは、高速プロセサ12によって処理される。処理の途中で高速プロセサ12が暴走すると、チャージポンプ回路24cを形成する抵抗R10の一方端と基準電位面の間の電位差Vcが上昇し、これによってトランジスタT4およびT5がオンされる。すると、トランジスタT2ひいてはトランジスタT1がオフされ、これによって高速プロセサ12を含むシステム全体への電源の供給が停止される。高速プロセサ12への電源の供給が停止されることで、プログラムの処理もまた停止される。
【0046】高速プロセサ12によって処理されるプログラムには、電源制御ルーチン(キャパシタ制御プログラム)が含まれる。この電源制御ルーチンによって、所定期間毎にレベルが変化する制御パルスが高速プロセサ12の出力ポートから出力される。キャパシタC4およびC5は、このような制御パルスに応答して充放電を繰り返す。高速プロセサ12が暴走することで制御パルスがハイレベルまたはローレベルに安定すると、キャパシタC5への充電が継続され、これによって上述の電位差が上昇する。これによって、電位差Vcが所定値を超えると高速プロセサ12を含むシステム全体への電源の供給が停止される。
【0047】このように、高速プロセサ12に異常が生じると高速プロセサ12への電源の供給を停止するようにしたため、メモリカートリッジ18の抜き取りによって高速プロセサ12が暴走したような場合に、SRAM12aのデータが破壊されることはない。
【0048】なお、この実施例では、家庭用ゲーム装置を用いて説明したが、この発明は、家庭用カラオケ装置にも適用できる。この場合、本体に内蔵されたROM16には、カラオケ音楽データ(基本音源)およびカラオケ画像データ(タイトル画面,基本背景画面)が記憶され、メモリカートリッジに内蔵されたROM20には、カラオケプログラム(音楽再生制御用,映像再生制御用)および複数曲分の楽譜データが記憶される。また、ゲームキー38の代わりに曲番切換キーが設けられる。オペレータが曲番切換キーを操作すれば、所望の楽曲の音声データが音声出力端子32から出力され、歌詞を含む映像データが映像出力端子34から出力される。
【図面の簡単な説明】
【図1】この発明の一実施例を示すブロック図である。
【図2】電源制御回路の構成を示す回路図である。
【図3】電源制御ルーチンを示すフロー図である。
【符号の説明】
10…家庭用ゲーム装置
12…高速プロセサ
14…システムバス
16…本体内蔵ROM
18…メモリカートリッジ
20…カートリッジROM
22…キー入力装置
24…電源制御回路
30…リセット回路

【特許請求の範囲】
【請求項1】プログラムメモリを有するメモリカートリッジの装着時に前記プログラムメモリに接続されるシステムバス、および前記システムバスに接続されるかつ前記プログラムメモリに記憶されたプログラムを処理するプロセサを備える情報処理装置において、前記プロセサの異常を検出する検出手段、および前記異常が検出されたとき前記プロセサへの電源の供給を停止する停止手段をさらに備えることを特徴とする、情報処理装置。
【請求項2】前記プロセサは前記プログラムに基づいてパルス信号を発生し、前記検出手段は前記パルス信号に応答して充放電を繰り返す充放電手段を含み、前記停止手段は前記充放電手段の充電電圧が所定条件を満たさないとき前記電源の供給を停止する、請求項1記載の情報処理装置。
【請求項3】前記パルス信号はレベルが所定期間毎にローレベルとハイレベルとの間で変化する信号であり、前記充放電手段は、前記パルス信号が前記ローレベルのとき電荷を放電し、前記パルス信号が前記ハイレベルのとき前記電荷を充電する第1キャパシタ、および前記パルス信号が前記ローレベルのとき前記電荷を充電し、前記パルス信号が前記ハイレベルのとき前記電荷を放電する第2キャパシタを含み、前記停止手段は前記第1キャパシタおよび前記第2キャパシタの少なくとも一方の充電電圧が所定値を超えたとき前記電源の供給を停止する、請求項2記載の情報処理装置。
【請求項4】前記プロセサのリセットを指示する指示手段、および前記指示手段の指示に応答して有効化されるかつ前記充放電手段に充電された電荷を放電する放電経路をさらに備える、請求項1ないし3のいずれかに記載の情報処理装置。
【請求項5】プログラムメモリを有するメモリカートリッジ、および前記メモリカートリッジの装着時に前記プログラムメモリと接続されるかつ前記プログラムメモリに記憶されたプログラムを処理するプロセサを備えるメモリカートリッジシステムにおいて、パルス信号に応答して充放電を繰り返すキャパシタ、および前記キャパシタの充電電圧が所定条件を満たさないとき前記プロセサへの電源の供給を停止する停止手段をさらに備え、前記プログラムは、前記パルス信号のレベルを所定期間毎に変化させて前記キャパシタの充電電圧を前記所定条件内で維持するレベル制御プログラムを含むことを特徴とする、メモリカートリッジシステム。
【請求項6】キャパシタの充電電圧が所定条件を満たさないときプロセサへの電源の供給を停止する情報処理装置に着脱自在に装着されるかつ前記プロセサに実行させるプログラムを記憶するメモリカートリッジであって、前記プログラムは、前記キャパシタを所定期間毎に充放電させて前記キャパシタの充電電圧を前記所定条件内で維持するキャパシタ制御プログラムを含む、メモリカートリッジ。
【請求項7】プログラムメモリを有するメモリカートリッジの装着時に前記プログラムメモリに接続されるシステムバス、および前記システムバスに接続されるかつ前記プログラムメモリに記憶されたゲームプログラムを処理するプロセサを備える家庭用ゲーム装置において、前記プロセサの異常を検出する検出手段、および前記異常が検出されたとき前記プロセサへの電源の供給を停止する停止手段をさらに備えることを特徴とする、家庭用ゲーム装置。
【請求項8】プログラムメモリを有するメモリカートリッジの装着時に前記プログラムメモリに接続されるシステムバス、および前記システムバスに接続されるかつ前記プログラムメモリに記憶されたカラオケプログラムを処理するプロセサを備える家庭用カラオケ装置において、前記プロセサの異常を検出する検出手段、および前記異常が検出されたとき前記プロセサへの電源の供給を停止する停止手段をさらに備えることを特徴とする、家庭用カラオケ装置。

【図1】
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【図2】
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【図3】
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【公開番号】特開2002−132390(P2002−132390A)
【公開日】平成14年5月10日(2002.5.10)
【国際特許分類】
【出願番号】特願2000−318944(P2000−318944)
【出願日】平成12年10月19日(2000.10.19)
【出願人】(396025861)新世代株式会社 (138)
【Fターム(参考)】