情報処理装置及び記憶部検査方法
【課題】ＣＰＵの運用中においても、記憶部の検査のためにＣＰＵによるソフトウェアのデータ処理を一時停止させることがなく、記憶部の異常の有無をチェックすることができる情報処理装置及び記憶部検査方法を提供する。
【解決手段】ＣＰＵ１とは独立に設置された記憶制御部２は、ＣＰＵ１から書き込みようの処理データと書き込み先の記憶部３の指定アドレスを受け、検査用データを指定アドレスに書き込み、それを読み出す。記憶制御部２が備えるデータチェック部２０は、検査用データと読み出されたデータとを比較し、一致するかどうかを判定する。一致しなければ指定アドレスに異常があると判定し、その旨をＣＰＵ１に通知し、一致すれば、記憶制御部は処理データを指定アドレスに書き込む。
【解決手段】ＣＰＵ１とは独立に設置された記憶制御部２は、ＣＰＵ１から書き込みようの処理データと書き込み先の記憶部３の指定アドレスを受け、検査用データを指定アドレスに書き込み、それを読み出す。記憶制御部２が備えるデータチェック部２０は、検査用データと読み出されたデータとを比較し、一致するかどうかを判定する。一致しなければ指定アドレスに異常があると判定し、その旨をＣＰＵ１に通知し、一致すれば、記憶制御部は処理データを指定アドレスに書き込む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置及び記憶部検査方法に関する。
【背景技術】
【０００２】
コンピュータの中央演算処理装置すなわちＣＰＵ（Central Processing Unit；演算処理装置と呼ぶ）がリアルタイムでデータ処理に使用するワークメモリ等の記憶部は、通常、起動時の初期処理段階において、正常であるか否かを検査するようになっている。しかしながら、コンピュータの連続動作時間が長い場合には、発熱、セグメンテーション等の内部要因、又は放射線等の外部要因により、ワークメモリの一部に不良が発生することがある。
【０００３】
このため、ＣＰＵは、ソフトウェアのデータ処理を一時停止させて、記憶部検査処理に遷移させるか、あるいは、記憶部検査用の他のソフトウェアを起動させて、ワークメモリが正常であるか否かを検査する。
【０００４】
例えば、特許文献１には、ＣＰＵによってメモリテストプログラムを実行することが開示されている。特許文献１によれば、メモリ部の不良が検出されたときは、ＣＰＵは、不良のアドレスをラッチ回路に保持した後、システムバスをメモリ部から切り離し、冗長回路とメモリ部とを接続させる。冗長回路は、メモリ部に検査用データを書き込んで、再度メモリ部の検査を行う。ＣＰＵは、再度の検査の結果によって最終的にメモリ部が不良か否かを判断するようになっている。
【０００５】
また、特許文献２には、ＣＰＵが実行するソフトウェアによってメモリ検査を行うことが開示されている。特許文献２によれば、メモリ領域を所定数の領域（ページ）に分割して、ページごとの使用状況及び検査状況のデータ構造を表の形式でメモリ装置に格納している。ＣＰＵは、データ処理に必要なメモリ領域が要求されると、対応するページ数を求めて、そのページ数の領域の検査を行うようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０６−２０２９６１号公報
【特許文献２】特開平０６−２８２４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１及び特許文献２に開示された技術によれば、ＣＰＵは、記憶部の検査のためにソフトウェアのデータ処理を一時停止させなければならず、全体のデータ処理に遅延が生じるという課題がある。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、ＣＰＵの運用中においても、記憶部の検査のためにＣＰＵによるソフトウェアのデータ処理を一時停止させることなく、記憶部の異常の有無をチェックすることができる情報処理装置及び記憶部検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述の目的を達成するために、本発明の第１の観点に係る情報処理装置は、
演算処理装置と、
該演算処理装置での処理により得られた処理データを記憶する第１記憶部と、
前記演算処理装置から独立して設置され、前記第１記憶部の書き込み先アドレスを指定する指定アドレス及び前記処理データを前記演算処理装置から受信し、前記第１記憶部の前記指定アドレスに前記処理データを書き込む制御を行う記憶制御部と、を備え、
該記憶制御部は、
あらかじめ設定された検査用データと他のデータとをハードウェアとして比較して一致するかどうかの判定を行い、一致しないという判定が得られたとき、前記第１記憶部の前記指定アドレスに係る領域が異常である旨を前記演算処理装置に通知するデータチェック部を備え、
前記書き込み用データを前記第１記憶部に書き込む前に、前記検査用データを前記第１記憶部の前記指定アドレスに書き込み、その書き込み後に前記第１記憶部の前記指定アドレスから読み出したデータを、前記データチェック部に送り、該データチェック部により前記読み出したデータが前記検査用データと一致するという判定が得られたとき、前記処理データを前記第１記憶部の前記指定アドレスに書き込む、
ことを特徴とする。
【００１０】
上述の目的を達成するために、本発明の第２の観点に係る記憶部検査方法は、
演算処理装置とは独立に設置された記憶制御部で、
演算処理装置からデータの書き込み先である記憶部の指定アドレス及びその指定アドレスに書き込むべき処理データを受信する受信ステップと、
前記記憶部の前記指定アドレスに、あらかじめ設定された検査用データを書き込み、その書き込み後に前記記憶部の前記指定アドレスからデータを読み出す検査用データ書き込み読み出しステップと、
前記検査用データと、前記読み出されたデータとが一致するか否かを判定する判定ステップと、
該判定ステップで前記検査用データと前記読み出されたデータとが一致するという判定が得られたとき、前記処理データを前記記憶部の前記指定アドレスに書き込む書込ステップと、
前記検査用データと前記読み出されたデータとが一致しないという判定が得られたとき、前記指定アドレスに係る前記記憶部のエリアが異常である旨を前記演算処理装置に通知する異常通知ステップと、を実行する、
ことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ＣＰＵの運用中においても、記憶部の検査のためにＣＰＵによるソフトウェアのデータ処理を一時停止させることなく、記憶部の異常の有無をチェックすることができる情報処理装置及び記憶部検査方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る情報処理装置の構成を示すブロック図である。
【図２】実施形態に係る情報処理装置の詳細な構成を示すブロック図である。
【図３】実施形態に係る情報処理装置のデータ書き込み処理Ａを示すフローチャートである。
【図４】実施形態に係る情報処理装置のより詳細なデータ書き込み処理Ａ’を示すフローチャートである。
【図５】実施形態の変形例に係る情報処理装置の構成を示すブロック図である。
【図６】実施形態の変形例に係る情報処理装置のデータ書き込み処理Ｂを示すフローチャートである。
【発明を実施するための形態】
【００１３】
図１に、本発明の実施形態に係る情報処理装置１０（例えば、コンピュータ）の構成を示す。図１において、この情報処理装置１０は、ＣＰＵ１、記憶制御部２、及び第１記憶部３を備えている。
【００１４】
ＣＰＵ１は、ソフトウェアのプログラムを記憶したＲＯＭ等の不揮発性メモリ、キャッシュメモリ等の内部メモリからプログラムをワークメモリ３に読み出して実行することにより各種のデータ生成や各種装置の監視／制御等のソフトウェア処理を行う演算処理装置である。ＣＰＵ１は、ソフトウェア処理の中間生成データ、最終生成データ、装置の監視／制御データ等（以下では簡単のため処理データと呼ぶ）を記憶制御部２の監視下で所謂ワークメモリである第１記憶部３に格納しながらソフトウェア処理を行うとともに、記憶制御部２から第１記憶部３の異常が通知された場合は、これを受けて別途定める処理を行う。
【００１５】
記憶制御部２は、ＣＰＵとワークメモリとプログラムを格納するメモリとを備え、ＣＰＵがこのプログラムをワークメモリに読み出して実行することにより以下の機能を実現する。記憶制御部２は、ＣＰＵ１とは独立のハードウェアで構成され、ＣＰＵバス３０によってＣＰＵ１と接続されるとともに、バス４０により第１記憶部３と接続される。記憶制御部２は、ＣＰＵバス３０を介してＣＰＵ１から入力した処理データと第１記憶部３の指定アドレス情報とに基づき、バス４０を介して第１記憶部３の指定アドレスに処理データを書き込む。なお、記憶制御部２は、処理データの書き込みに先立ち、記憶部３の指定アドレスの異常の有無を判定するデータチェック部２０を機能構成要素として備える。
【００１６】
データチェック部２０は、信号線５０によってＣＰＵ１と接続され、記憶部３の指定アドレスの異常の有無を判定して、判定結果が異常有りの場合は、その旨を、信号線５０を介してＣＰＵ１に通知する。この通知により、処理データの扱いはＣＰＵ１の判断にゆだねられる。判定結果が異常なしの場合は、記憶制御部２は処理データを指定アドレスに書き込む。記憶制御部２がＣＰＵ１とは独立のハードウェアで構成されているため、記憶制御部２による上記処理の間、ＣＰＵ１は平行して他の処理を実行することができる。
【００１７】
データチェック部２０による判定は、次の処理による。記憶制御部２は、判定に使用される検査用データを第１記憶部３の指定アドレスに書き込み、書き込んだ後、書き込んだデータを第１記憶部３の同じ指定アドレスから読み出す。データチェック部２０は、読み出したデータと検査用データとが一致するかどうかを判定する。両データが一致しないの場合、データチェック部２０は信号線５０を介してＣＰＵ１に第１記憶部３の指定アドレスに係る領域が異常である旨を通知する。なお、信号線５０を２本（２ビット）で構成し、両データが一致したときは、第１記憶部３の指定アドレスに係る領域が正常である旨をＣＰＵ１に通知するようにしてもよい。
【００１８】
検査用データはあらかじめ決められており、記憶制御部２が備える、図示を省略した所定の記憶部に格納され、記憶制御部２のＣＰＵはこれを読み出して利用する。又は、プログラムに組み込まれていても良い。詳細については後述する。
【００１９】
図２に記憶制御部２のより詳細な構成を示す。記憶制御部２は、アドレス制御部２１、アクセス制御部２２、及びデータ制御部２３を備えている。なお、図には明示していないが、ＣＰＵバス３０は、アドレスバス、データバス、及び制御バスで構成されている。アドレスバスはアドレス制御部２１に接続され、データバスはデータ制御部２３に接続され、制御バスはアクセス制御部２２に接続されている。なお、記憶制御部２と第１記憶部３とを結ぶバス４０はアドレスバス４１、データバス４３、及び制御バス４２で構成されている。
【００２０】
アドレス制御部２１は、アドレスバス４１によって第１記憶部３に接続され、ＣＰＵバス３０のアドレスバスを介してＣＰＵ１から入力される指定アドレスに関するアドレスの情報に基づき、所定の処理を行って、第１記憶部３の指定アドレスを生成し、アドレスバス４１を介して台１記憶部３に出力し該当するアドレスを指定する。所定の処理とは、例えば、ＣＰＵバス３０から入力されたアドレス信号のレベル調整、位相調整、波形整形等である。なお、第１記憶部３への指定アドレスの出力は、後述するアクセス制御部２２により通知されたアクセス条件に従って実行される。
【００２１】
アクセス制御部２２は、ＣＰＵバス３０の制御バスを介して入力されるＣＰＵ１の転送属性信号から、ＣＰＵ１の第１記憶部３へのアクセスを監視し、第１記憶部３に対する制御信号を生成して制御バス４２によって第１記憶部３に入力することによりＣＰＵ１の第１記憶部３へのアクセス可否を制御する。同時に、アクセス制御部２２はアドレス制御部２１及びデータ制御部２３に対してアクセス条件（読み出しアクセス又は書き込みアクセスの条件）を通知する。
【００２２】
データ制御部２３は、データバス４３によって第１記憶部３と接続され、ＣＰＵバス３０のデータバスを介してＣＰＵ１と第１記憶部３との間のデータ送信の中継を行い、第１記憶部３にＣＰＵ１から送信されたデータを、第１記憶部３の、アドレス制御部２１で指定された指定アドレスに格納する。なお、第１記憶部３へのデータの格納は、アクセス制御部２２によりデータ制御部２３に通知されたアクセス条件に従って実行される。データチェック部２０はデータ制御部２３に含まれる。
【００２３】
第１記憶部３は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリで構成されている。第１記憶部３は、ＣＰＵ１により記憶制御部２を介して制御され、例えば、リアルタイムで処理するデータやプログラムを一時的に記憶するプロセッサ用ワークメモリを構成する。
【００２４】
次に、実施形態に係る情報処理装置１０によるＣＰＵ１から第１記憶部３へのデータ書き込みに関する動作について、図３に示すデータ書き込み処理Ａのフローチャートに基づいて説明する。
【００２５】
ＣＰＵ１は、第１記憶部３に記憶させる処理データがあると、処理データと第１記憶部３のどのアドレスに処理データを書き込むかを示す指定アドレスとをＣＰＵバス３０を介して記憶制御部２に出力する。記憶制御部２は、ＣＰＵバス３０を介して指定アドレスと処理データを入力する（ステップＳ１）。
【００２６】
記憶制御部２は、入力された指定アドレスの情報に基づき、第１記憶部３の該当するアドレスを指定アドレスとして指定する。記憶制御部２は、指定アドレスに検査用データを書き込み、書き込んだ後、同じ指定アドレスから書き込まれたデータを読み出す（ステップＳ２）。より詳しく説明すると、ＣＰＵ１から入力された指定アドレスの情報に基づき、アドレス制御部２１は第１記憶部３に対する指定アドレスを生成し、アクセス制御部２２のアクセス可の条件に従って、データ制御部２３によって指定アドレスに検査用データを書き込む。検査用データを書き込んだ後、記憶制御部２は、アドレス制御部２１によって指定アドレスを生成し、データ制御部２３によって指定アドレスからデータを読み出す。
【００２７】
データを読み出した後、データ制御部２３のデータチェック部２０は、読み出されたデータが検査用データと一致するかどうかを判定する（ステップＳ３）。検査用データの全ビットと読み出したデータの全ビットとを対応するビット毎に比較して全ビットが一致する場合に一致すると判定し、１ビットでも一致しない場合は一致しないと判定する。
【００２８】
読み出されたデータが検査用データと一致する場合（ステップＳ３；ＹＥＳ）、記憶制御部２は、アドレス制御部２１によって指定アドレスを生成し、データ制御部２３によって指定アドレスにＣＰＵ１から入力された処理データを書き込む（ステップＳ４）。これによりこの処理データに関する第１記憶部３への書き込み処理は終了する。
【００２９】
読み出されたデータが検査用データと一致しない場合（ステップＳ３；ＮＯ）、データチェック部２０は、第１記憶部３の指定アドレスの領域が異常である旨をＣＰＵ１に通知する（ステップＳ５）。これによりこの処理データに関する第１記憶部３への書き込み処理は終了する。
【００３０】
検査用データによる判定をより具体的に示すデータ書き込み処理Ａ’のフローチャートを図４に示す。図４中、図３のステップ番号と同じ番号を付したステップは図３の場合と同じ内容である。両者を比べて異なるのは図３のステップＳ２が図４ではステップＳ２１とＳ２２に分割され、図３のステップＳ３が図４ではステップＳ３１とＳ３２に分割されている点である。図４のステップＳ２１とＳ２２は、それぞれ図３のステップＳ２の「検査用データ」を「検査用データＡ」及び「検査用データＢ」とし、図４のステップＳ３１とＳ３２は、それぞれ図３のステップＳ３の「検査用データ」を「検査用データＡ」及び「検査用データＢ」としている。従って、検査用データＡ、Ｂを一組の検査用データとすると、図４は図４と等しくなる。
【００３１】
ここで、検査用データＡとＢとは、例えば０と１とで構成される所定のビットパターンのデータを検査用データＡとすると、検査用データＡのビットパターン中、０を１に、１を０にして形成されるビットパターンのデータを検査用データＢとする。このビットパターンのデータのビット長は第１記憶部３の各アドレスのビット長に対応したものとする。最も簡単な例は検査用データＡを全ビット１としたデータ、検査用データＢを全ビット０としたデータとすることである。もちろんこの逆にしてもよい。
【００３２】
このように構成された１組の検査用データを用いて既に説明した判定を実施すると、指定アドレスの記憶領域を構成する全ビットについて、０と１に関する反転可能性を確認することになる。従ってこのような一組の検査用データを使用することで第１記憶部３の指定アドレスの領域の異常の有無を判定することができる。
【００３３】
このように、情報処理装置１０は、ＣＰＵ１から独立した記憶制御部３を備え、記憶制御部３はデータチェック部２０を備えることにより、ＣＰＵ１が処理データを第１記憶部に書き込む場合に、ＣＰＵ１の運用中においても、第１記憶部３の異常の有無の検査のためにＣＰＵ１のソフトウェアのデータ処理を一時停止させることがなく、第１記憶部３の異常の有無を指定アドレス単位でチェックすることができる。従って、ＣＰＵ１の処理の遅延なく処理の第１記憶部３の異常に起因した誤動作を防止することができる。また、第１記憶部３を検査する記憶制御部２をハードウェアで構成したので、第１記憶部３の各アドレスの領域を高速で検査することができる。特に、ＣＰＵ１から入力されるデータのビット数が固定長（Ｎビット）である場合には、ゲートアレイ等でＮビット入力のＡＮＤ回路及びＮビット入力のＯＲ回路を構成し、全ビット１はＡＮＤ回路によって、全ビット０はＯＲ回路によって、検査用データを構成し、指定アドレスの第１記憶部３の正常性を高速で検査することができる。検査用データが任意のビットパターンの場合であってもＡＮＤ回路とＯＲ回路で構成することが可能である。
【００３４】
次に、実施形態の変形例について、図５を参照して説明する。図５は、変形例に係る情報処理装置１０の構成を示すブロック図である。図５において、図１に示した実施形態１の構成と同じものは、同一の符号で表しその説明は省略する。異なる点は、記憶制御部２が、第２記憶部２４を備えていることである。
【００３５】
第２記憶部２４は、不揮発性メモリで構成され、データチェック部２０に接続されている。データチェック部２０は、第１記憶部３の指定アドレスに係る領域が異常である旨をＣＰＵ１に通知すると共に、その情報を第２記憶部２４に入力し記憶させる。第２記憶部２４は、データチェック部２０から入力された情報、すなわち、指定アドレスに係る第１記憶部３の指定アドレスに係る領域が異常である旨の情報を記憶する。
【００３６】
図６は、図５の情報処理装置１０におけるデータ書き込み処理Ｂを示すフローチャートである。図６において、図３に示したデータ書き込み処理Ａを示すフローチャートと異なるのは、新たに追加されたステップＳ６の処理である。ステップＳ１からステップＳ５までは、図３に示したものと同じであるので、重複する説明は省略する。なお、図６は図４に示すデータ書き込み処理Ａ’にステップＳ６を同じ位置に付加したものとして変更してもよい。
【００３７】
図６において、データチェック部２０は、ステップＳ５において、第１記憶部３の指定アドレスに係る領域が異常である旨をＣＰＵ１に通知した後、異常と判定された指定アドレスを第２記憶部２４に入力して記憶させる（ステップＳ６）。これによりこの処理データに関する第１記憶部３への書き込み処理は終了する。
【００３８】
以上のように、実施形態の変形例に係る情報処理装置１０において、記憶制御部２は、第１記憶部３の指定アドレスに書き込んだデータと、その書き込み後に第１記憶部３の指定アドレスから読み出したデータとが不一致である場合には、第１記憶部３の指定アドレスに係る領域が異常である旨の情報を記憶する第２記憶部２２を有する。
【００３９】
したがって、上記実施形態と同様の効果を奏することができるとともに、第２記憶部２４への記録により、異常が検出された指定アドレスの情報を運用中に確認できる。さらに、後日、第１記憶部３の異常に起因した障害調査が必要になった場合に、有益な情報が第２記憶部２４から得られる。特に、記憶部の異常には永久的な故障と、例えば放射線等の入射により一時的にビット反転が生じた一時的な異常とがある。異常の情報を記録しておくことにより両差の識別が可能となり、異常の生じたアドレスの扱いを決定する際のデータとして利用することができる。
【００４０】
他の変形例として、データチェック部２０内に、第１記憶部３に書き込む検査用データＡ、Ｂをアドレスとする不揮発性記憶部を設けて、特定のデータＡをそのアドレスに格納し、他のアドレスにはデータＡとは異なるデータＢを格納する。第１記憶部３から読み出したデータを不揮発性記憶部にアドレスとして入力し、そのアドレスから読み出されるデータＣがデータＡと等しいかどうかによって第１記憶部３の異常の有無を判定することも可能である。この場合、各ビットの照合をする必要がないので、第１記憶部の指定アドレスの領域の異常の有無を高速で判定することができる。
【００４１】
なお、本発明は上記各実施形態に記載した内容に限定されるものではない。上記実施形態及び変形例の技術的範囲に含まれうる他の実施形態及び変形例についても、本発明の範囲に属する。
【００４２】
例えば、記憶制御部２は、指定アドレスに書き込んだデータとその指定アドレスから読み出したデータとが一致しない場合には、同じデータ容量の正常な他のアドレスを検索して、第１記憶部３の指定アドレスに係る領域が異常である旨をＣＰＵ１に通知すると共に、検索した他の正常なアドレスを候補アドレスとしてＣＰＵ１に通知するようにしてもよい。例えば、２本（２ビット）の信号線５０において、（０，１）は、データ書き込みが完了した旨の通知、（１，０）は、第１記憶部３の指定アドレスの領域が異常である旨の通知、（１，１）は、正常な候補アドレスの通知とする。
【００４３】
図３、４、６に示すフローチャートは情報処理装置１０の記憶制御部２で実行する内容である。記憶制御部２はＣＰＵと記憶部を備えておりコンピュータと考えることができる。従って図３、４、６に示すフローチャートはコンピュータの実行するプログラムの内容と考えても良い。このプログラムは記憶制御部２の有する図示していない記憶部に格納され、そこから読み出されてＣＰＵがこれを実行することにより図３、４、６のそれぞれのフローチャートを実行する。なお、このプログラムは記憶部に格納されているものに限らない。記憶制御部２が記録媒体読み取り装置を備え、コンピュータ読み取り可能な記録媒体に記録されたプログラムを記録媒体読み取り装置を使って読み出してダウンロードしてもよいし、例えば通信装置を使ってインターネットなどを経由して外部サーバからダウンロードしてもよい。
【００４４】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【００４５】
（付記１）
演算処理装置と、
該演算処理装置での処理により得られた処理データを記憶する第１記憶部と、
前記演算処理装置から独立して設置され、前記第１記憶部の書き込み先アドレスを指定する指定アドレス及び前記処理データを前記演算処理装置から受信し、前記第１記憶部の前記指定アドレスに前記処理データを書き込む制御を行う記憶制御部と、を備え、
該記憶制御部は、
あらかじめ設定された検査用データと他のデータとをハードウェアとして比較して一致するかどうかの判定を行い、一致しないという判定が得られたとき、前記第１記憶部の前記指定アドレスに係る領域が異常である旨を前記演算処理装置に通知するデータチェック部を備え、
前記書き込み用データを前記第１記憶部に書き込む前に、前記検査用データを前記第１記憶部の前記指定アドレスに書き込み、その書き込み後に前記第１記憶部の前記指定アドレスから読み出したデータを、前記データチェック部に送り、該データチェック部により前記読み出したデータが前記検査用データと一致するという判定が得られたとき、前記処理データを前記第１記憶部の前記指定アドレスに書き込む、
ことを特徴とする情報処理装置。
【００４６】
（付記２）
前記検査用データは、０及び１を組み合わせた所定のビットパターンのデータと、該ビットパターンの０及び１を逆にしたビットパターンのデータとで構成される一組のビットパターンのデータであり、
前記記憶制御部は、前記一組のビットパターンのデータのそれぞれに対して前記指定アドレスへの書き込みと読み出しを実施し、その読み出した結果を前記データチェック部に送り、
前記データチェック部は、前記一組のビットパターンのデータのそれぞれを検査用データとしたときの前記データチェック部での前記判定を予備判定として実施し、前記一組のビットパターンのデータそれぞれに対して一致するという予備判定結果が得られる場合に、前記一致するという判定とし、前記ビットパターンのデータのいずれかに対して一致しないという予備判定結果が得られる場合に、前記一致しないという判定とする、
ことを特徴とする付記１に記載の情報処理装置。
【００４７】
（付記３）
前記記憶制御部は、
前記検査用データを構成する前記一組のビットパターンのデータのそれぞれにより表される数値Ａ、Ｂをアドレスを示す数値として、該アドレスのそれぞれに対応して特定のデータＡ、Ｂを格納し、他のアドレスには異なるデータＣを格納した他の記憶部を更に備え、
前記読み出した結果により表される数値Ｃ、Ｄに対応する、前記他の記憶部のアドレスから対応するデータＣ、Ｄを読み出し、
前記データチェック部は、データＡとＣ、及びデータＢとＣとを比較して一致するかどうかを判定する、
ことを特徴とする付記２に記載の情報処理装置。
【００４８】
（付記４）
前記記憶制御部は、第２記憶部を更に備え、
前記データチェック部による前記判定の結果が前記一致しないという判定の場合に、前記第１記憶部の前記指定アドレスに係る領域に異常がある旨の情報を前記第２記憶部に記憶する、
ことを特徴とする付記１乃至３のいずれか１つに記載の情報処理装置。
【００４９】
（付記５）
演算処理装置とは独立に設置された記憶制御部で、
演算処理装置からデータの書き込み先である記憶部の指定アドレス及びその指定アドレスに書き込むべき処理データを受信する受信ステップと、
前記記憶部の前記指定アドレスに、あらかじめ設定された検査用データを書き込み、その書き込み後に前記記憶部の前記指定アドレスからデータを読み出す検査用データ書き込み読み出しステップと、
前記検査用データと、前記読み出されたデータとが一致するか否かを判定する判定ステップと、
該判定ステップで前記検査用データと前記読み出されたデータとが一致するという判定が得られたとき、前記処理データを前記記憶部の前記指定アドレスに書き込む書込ステップと、
前記検査用データと前記読み出されたデータとが一致しないという判定が得られたとき、前記指定アドレスに係る前記記憶部のエリアが異常である旨を前記演算処理装置に通知する異常通知ステップと、を実行する、
ことを特徴とする記憶部検査方法。
【産業上の利用可能性】
【００５０】
本発明の情報処理装置、メモリ検査方法及びプログラムは、ＣＰＵ等のプロセッサ用のワークメモリを備えたパーソナルコンピュータ、ワークステーション、メインフレームその他の全てのコンピュータに利用することができる。
【符号の説明】
【００５１】
１ ＣＰＵ（演算処理装置）
２ 記憶制御部
３ 第１記憶部
１０ 情報処理装置
２０ データチェック部
２１ アドレス制御部
２２ アクセス制御部
２３ データ制御部
２４ 第２記憶部
【技術分野】
【０００１】
本発明は、情報処理装置及び記憶部検査方法に関する。
【背景技術】
【０００２】
コンピュータの中央演算処理装置すなわちＣＰＵ（Central Processing Unit；演算処理装置と呼ぶ）がリアルタイムでデータ処理に使用するワークメモリ等の記憶部は、通常、起動時の初期処理段階において、正常であるか否かを検査するようになっている。しかしながら、コンピュータの連続動作時間が長い場合には、発熱、セグメンテーション等の内部要因、又は放射線等の外部要因により、ワークメモリの一部に不良が発生することがある。
【０００３】
このため、ＣＰＵは、ソフトウェアのデータ処理を一時停止させて、記憶部検査処理に遷移させるか、あるいは、記憶部検査用の他のソフトウェアを起動させて、ワークメモリが正常であるか否かを検査する。
【０００４】
例えば、特許文献１には、ＣＰＵによってメモリテストプログラムを実行することが開示されている。特許文献１によれば、メモリ部の不良が検出されたときは、ＣＰＵは、不良のアドレスをラッチ回路に保持した後、システムバスをメモリ部から切り離し、冗長回路とメモリ部とを接続させる。冗長回路は、メモリ部に検査用データを書き込んで、再度メモリ部の検査を行う。ＣＰＵは、再度の検査の結果によって最終的にメモリ部が不良か否かを判断するようになっている。
【０００５】
また、特許文献２には、ＣＰＵが実行するソフトウェアによってメモリ検査を行うことが開示されている。特許文献２によれば、メモリ領域を所定数の領域（ページ）に分割して、ページごとの使用状況及び検査状況のデータ構造を表の形式でメモリ装置に格納している。ＣＰＵは、データ処理に必要なメモリ領域が要求されると、対応するページ数を求めて、そのページ数の領域の検査を行うようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０６−２０２９６１号公報
【特許文献２】特開平０６−２８２４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１及び特許文献２に開示された技術によれば、ＣＰＵは、記憶部の検査のためにソフトウェアのデータ処理を一時停止させなければならず、全体のデータ処理に遅延が生じるという課題がある。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、ＣＰＵの運用中においても、記憶部の検査のためにＣＰＵによるソフトウェアのデータ処理を一時停止させることなく、記憶部の異常の有無をチェックすることができる情報処理装置及び記憶部検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述の目的を達成するために、本発明の第１の観点に係る情報処理装置は、
演算処理装置と、
該演算処理装置での処理により得られた処理データを記憶する第１記憶部と、
前記演算処理装置から独立して設置され、前記第１記憶部の書き込み先アドレスを指定する指定アドレス及び前記処理データを前記演算処理装置から受信し、前記第１記憶部の前記指定アドレスに前記処理データを書き込む制御を行う記憶制御部と、を備え、
該記憶制御部は、
あらかじめ設定された検査用データと他のデータとをハードウェアとして比較して一致するかどうかの判定を行い、一致しないという判定が得られたとき、前記第１記憶部の前記指定アドレスに係る領域が異常である旨を前記演算処理装置に通知するデータチェック部を備え、
前記書き込み用データを前記第１記憶部に書き込む前に、前記検査用データを前記第１記憶部の前記指定アドレスに書き込み、その書き込み後に前記第１記憶部の前記指定アドレスから読み出したデータを、前記データチェック部に送り、該データチェック部により前記読み出したデータが前記検査用データと一致するという判定が得られたとき、前記処理データを前記第１記憶部の前記指定アドレスに書き込む、
ことを特徴とする。
【００１０】
上述の目的を達成するために、本発明の第２の観点に係る記憶部検査方法は、
演算処理装置とは独立に設置された記憶制御部で、
演算処理装置からデータの書き込み先である記憶部の指定アドレス及びその指定アドレスに書き込むべき処理データを受信する受信ステップと、
前記記憶部の前記指定アドレスに、あらかじめ設定された検査用データを書き込み、その書き込み後に前記記憶部の前記指定アドレスからデータを読み出す検査用データ書き込み読み出しステップと、
前記検査用データと、前記読み出されたデータとが一致するか否かを判定する判定ステップと、
該判定ステップで前記検査用データと前記読み出されたデータとが一致するという判定が得られたとき、前記処理データを前記記憶部の前記指定アドレスに書き込む書込ステップと、
前記検査用データと前記読み出されたデータとが一致しないという判定が得られたとき、前記指定アドレスに係る前記記憶部のエリアが異常である旨を前記演算処理装置に通知する異常通知ステップと、を実行する、
ことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ＣＰＵの運用中においても、記憶部の検査のためにＣＰＵによるソフトウェアのデータ処理を一時停止させることなく、記憶部の異常の有無をチェックすることができる情報処理装置及び記憶部検査方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る情報処理装置の構成を示すブロック図である。
【図２】実施形態に係る情報処理装置の詳細な構成を示すブロック図である。
【図３】実施形態に係る情報処理装置のデータ書き込み処理Ａを示すフローチャートである。
【図４】実施形態に係る情報処理装置のより詳細なデータ書き込み処理Ａ’を示すフローチャートである。
【図５】実施形態の変形例に係る情報処理装置の構成を示すブロック図である。
【図６】実施形態の変形例に係る情報処理装置のデータ書き込み処理Ｂを示すフローチャートである。
【発明を実施するための形態】
【００１３】
図１に、本発明の実施形態に係る情報処理装置１０（例えば、コンピュータ）の構成を示す。図１において、この情報処理装置１０は、ＣＰＵ１、記憶制御部２、及び第１記憶部３を備えている。
【００１４】
ＣＰＵ１は、ソフトウェアのプログラムを記憶したＲＯＭ等の不揮発性メモリ、キャッシュメモリ等の内部メモリからプログラムをワークメモリ３に読み出して実行することにより各種のデータ生成や各種装置の監視／制御等のソフトウェア処理を行う演算処理装置である。ＣＰＵ１は、ソフトウェア処理の中間生成データ、最終生成データ、装置の監視／制御データ等（以下では簡単のため処理データと呼ぶ）を記憶制御部２の監視下で所謂ワークメモリである第１記憶部３に格納しながらソフトウェア処理を行うとともに、記憶制御部２から第１記憶部３の異常が通知された場合は、これを受けて別途定める処理を行う。
【００１５】
記憶制御部２は、ＣＰＵとワークメモリとプログラムを格納するメモリとを備え、ＣＰＵがこのプログラムをワークメモリに読み出して実行することにより以下の機能を実現する。記憶制御部２は、ＣＰＵ１とは独立のハードウェアで構成され、ＣＰＵバス３０によってＣＰＵ１と接続されるとともに、バス４０により第１記憶部３と接続される。記憶制御部２は、ＣＰＵバス３０を介してＣＰＵ１から入力した処理データと第１記憶部３の指定アドレス情報とに基づき、バス４０を介して第１記憶部３の指定アドレスに処理データを書き込む。なお、記憶制御部２は、処理データの書き込みに先立ち、記憶部３の指定アドレスの異常の有無を判定するデータチェック部２０を機能構成要素として備える。
【００１６】
データチェック部２０は、信号線５０によってＣＰＵ１と接続され、記憶部３の指定アドレスの異常の有無を判定して、判定結果が異常有りの場合は、その旨を、信号線５０を介してＣＰＵ１に通知する。この通知により、処理データの扱いはＣＰＵ１の判断にゆだねられる。判定結果が異常なしの場合は、記憶制御部２は処理データを指定アドレスに書き込む。記憶制御部２がＣＰＵ１とは独立のハードウェアで構成されているため、記憶制御部２による上記処理の間、ＣＰＵ１は平行して他の処理を実行することができる。
【００１７】
データチェック部２０による判定は、次の処理による。記憶制御部２は、判定に使用される検査用データを第１記憶部３の指定アドレスに書き込み、書き込んだ後、書き込んだデータを第１記憶部３の同じ指定アドレスから読み出す。データチェック部２０は、読み出したデータと検査用データとが一致するかどうかを判定する。両データが一致しないの場合、データチェック部２０は信号線５０を介してＣＰＵ１に第１記憶部３の指定アドレスに係る領域が異常である旨を通知する。なお、信号線５０を２本（２ビット）で構成し、両データが一致したときは、第１記憶部３の指定アドレスに係る領域が正常である旨をＣＰＵ１に通知するようにしてもよい。
【００１８】
検査用データはあらかじめ決められており、記憶制御部２が備える、図示を省略した所定の記憶部に格納され、記憶制御部２のＣＰＵはこれを読み出して利用する。又は、プログラムに組み込まれていても良い。詳細については後述する。
【００１９】
図２に記憶制御部２のより詳細な構成を示す。記憶制御部２は、アドレス制御部２１、アクセス制御部２２、及びデータ制御部２３を備えている。なお、図には明示していないが、ＣＰＵバス３０は、アドレスバス、データバス、及び制御バスで構成されている。アドレスバスはアドレス制御部２１に接続され、データバスはデータ制御部２３に接続され、制御バスはアクセス制御部２２に接続されている。なお、記憶制御部２と第１記憶部３とを結ぶバス４０はアドレスバス４１、データバス４３、及び制御バス４２で構成されている。
【００２０】
アドレス制御部２１は、アドレスバス４１によって第１記憶部３に接続され、ＣＰＵバス３０のアドレスバスを介してＣＰＵ１から入力される指定アドレスに関するアドレスの情報に基づき、所定の処理を行って、第１記憶部３の指定アドレスを生成し、アドレスバス４１を介して台１記憶部３に出力し該当するアドレスを指定する。所定の処理とは、例えば、ＣＰＵバス３０から入力されたアドレス信号のレベル調整、位相調整、波形整形等である。なお、第１記憶部３への指定アドレスの出力は、後述するアクセス制御部２２により通知されたアクセス条件に従って実行される。
【００２１】
アクセス制御部２２は、ＣＰＵバス３０の制御バスを介して入力されるＣＰＵ１の転送属性信号から、ＣＰＵ１の第１記憶部３へのアクセスを監視し、第１記憶部３に対する制御信号を生成して制御バス４２によって第１記憶部３に入力することによりＣＰＵ１の第１記憶部３へのアクセス可否を制御する。同時に、アクセス制御部２２はアドレス制御部２１及びデータ制御部２３に対してアクセス条件（読み出しアクセス又は書き込みアクセスの条件）を通知する。
【００２２】
データ制御部２３は、データバス４３によって第１記憶部３と接続され、ＣＰＵバス３０のデータバスを介してＣＰＵ１と第１記憶部３との間のデータ送信の中継を行い、第１記憶部３にＣＰＵ１から送信されたデータを、第１記憶部３の、アドレス制御部２１で指定された指定アドレスに格納する。なお、第１記憶部３へのデータの格納は、アクセス制御部２２によりデータ制御部２３に通知されたアクセス条件に従って実行される。データチェック部２０はデータ制御部２３に含まれる。
【００２３】
第１記憶部３は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリで構成されている。第１記憶部３は、ＣＰＵ１により記憶制御部２を介して制御され、例えば、リアルタイムで処理するデータやプログラムを一時的に記憶するプロセッサ用ワークメモリを構成する。
【００２４】
次に、実施形態に係る情報処理装置１０によるＣＰＵ１から第１記憶部３へのデータ書き込みに関する動作について、図３に示すデータ書き込み処理Ａのフローチャートに基づいて説明する。
【００２５】
ＣＰＵ１は、第１記憶部３に記憶させる処理データがあると、処理データと第１記憶部３のどのアドレスに処理データを書き込むかを示す指定アドレスとをＣＰＵバス３０を介して記憶制御部２に出力する。記憶制御部２は、ＣＰＵバス３０を介して指定アドレスと処理データを入力する（ステップＳ１）。
【００２６】
記憶制御部２は、入力された指定アドレスの情報に基づき、第１記憶部３の該当するアドレスを指定アドレスとして指定する。記憶制御部２は、指定アドレスに検査用データを書き込み、書き込んだ後、同じ指定アドレスから書き込まれたデータを読み出す（ステップＳ２）。より詳しく説明すると、ＣＰＵ１から入力された指定アドレスの情報に基づき、アドレス制御部２１は第１記憶部３に対する指定アドレスを生成し、アクセス制御部２２のアクセス可の条件に従って、データ制御部２３によって指定アドレスに検査用データを書き込む。検査用データを書き込んだ後、記憶制御部２は、アドレス制御部２１によって指定アドレスを生成し、データ制御部２３によって指定アドレスからデータを読み出す。
【００２７】
データを読み出した後、データ制御部２３のデータチェック部２０は、読み出されたデータが検査用データと一致するかどうかを判定する（ステップＳ３）。検査用データの全ビットと読み出したデータの全ビットとを対応するビット毎に比較して全ビットが一致する場合に一致すると判定し、１ビットでも一致しない場合は一致しないと判定する。
【００２８】
読み出されたデータが検査用データと一致する場合（ステップＳ３；ＹＥＳ）、記憶制御部２は、アドレス制御部２１によって指定アドレスを生成し、データ制御部２３によって指定アドレスにＣＰＵ１から入力された処理データを書き込む（ステップＳ４）。これによりこの処理データに関する第１記憶部３への書き込み処理は終了する。
【００２９】
読み出されたデータが検査用データと一致しない場合（ステップＳ３；ＮＯ）、データチェック部２０は、第１記憶部３の指定アドレスの領域が異常である旨をＣＰＵ１に通知する（ステップＳ５）。これによりこの処理データに関する第１記憶部３への書き込み処理は終了する。
【００３０】
検査用データによる判定をより具体的に示すデータ書き込み処理Ａ’のフローチャートを図４に示す。図４中、図３のステップ番号と同じ番号を付したステップは図３の場合と同じ内容である。両者を比べて異なるのは図３のステップＳ２が図４ではステップＳ２１とＳ２２に分割され、図３のステップＳ３が図４ではステップＳ３１とＳ３２に分割されている点である。図４のステップＳ２１とＳ２２は、それぞれ図３のステップＳ２の「検査用データ」を「検査用データＡ」及び「検査用データＢ」とし、図４のステップＳ３１とＳ３２は、それぞれ図３のステップＳ３の「検査用データ」を「検査用データＡ」及び「検査用データＢ」としている。従って、検査用データＡ、Ｂを一組の検査用データとすると、図４は図４と等しくなる。
【００３１】
ここで、検査用データＡとＢとは、例えば０と１とで構成される所定のビットパターンのデータを検査用データＡとすると、検査用データＡのビットパターン中、０を１に、１を０にして形成されるビットパターンのデータを検査用データＢとする。このビットパターンのデータのビット長は第１記憶部３の各アドレスのビット長に対応したものとする。最も簡単な例は検査用データＡを全ビット１としたデータ、検査用データＢを全ビット０としたデータとすることである。もちろんこの逆にしてもよい。
【００３２】
このように構成された１組の検査用データを用いて既に説明した判定を実施すると、指定アドレスの記憶領域を構成する全ビットについて、０と１に関する反転可能性を確認することになる。従ってこのような一組の検査用データを使用することで第１記憶部３の指定アドレスの領域の異常の有無を判定することができる。
【００３３】
このように、情報処理装置１０は、ＣＰＵ１から独立した記憶制御部３を備え、記憶制御部３はデータチェック部２０を備えることにより、ＣＰＵ１が処理データを第１記憶部に書き込む場合に、ＣＰＵ１の運用中においても、第１記憶部３の異常の有無の検査のためにＣＰＵ１のソフトウェアのデータ処理を一時停止させることがなく、第１記憶部３の異常の有無を指定アドレス単位でチェックすることができる。従って、ＣＰＵ１の処理の遅延なく処理の第１記憶部３の異常に起因した誤動作を防止することができる。また、第１記憶部３を検査する記憶制御部２をハードウェアで構成したので、第１記憶部３の各アドレスの領域を高速で検査することができる。特に、ＣＰＵ１から入力されるデータのビット数が固定長（Ｎビット）である場合には、ゲートアレイ等でＮビット入力のＡＮＤ回路及びＮビット入力のＯＲ回路を構成し、全ビット１はＡＮＤ回路によって、全ビット０はＯＲ回路によって、検査用データを構成し、指定アドレスの第１記憶部３の正常性を高速で検査することができる。検査用データが任意のビットパターンの場合であってもＡＮＤ回路とＯＲ回路で構成することが可能である。
【００３４】
次に、実施形態の変形例について、図５を参照して説明する。図５は、変形例に係る情報処理装置１０の構成を示すブロック図である。図５において、図１に示した実施形態１の構成と同じものは、同一の符号で表しその説明は省略する。異なる点は、記憶制御部２が、第２記憶部２４を備えていることである。
【００３５】
第２記憶部２４は、不揮発性メモリで構成され、データチェック部２０に接続されている。データチェック部２０は、第１記憶部３の指定アドレスに係る領域が異常である旨をＣＰＵ１に通知すると共に、その情報を第２記憶部２４に入力し記憶させる。第２記憶部２４は、データチェック部２０から入力された情報、すなわち、指定アドレスに係る第１記憶部３の指定アドレスに係る領域が異常である旨の情報を記憶する。
【００３６】
図６は、図５の情報処理装置１０におけるデータ書き込み処理Ｂを示すフローチャートである。図６において、図３に示したデータ書き込み処理Ａを示すフローチャートと異なるのは、新たに追加されたステップＳ６の処理である。ステップＳ１からステップＳ５までは、図３に示したものと同じであるので、重複する説明は省略する。なお、図６は図４に示すデータ書き込み処理Ａ’にステップＳ６を同じ位置に付加したものとして変更してもよい。
【００３７】
図６において、データチェック部２０は、ステップＳ５において、第１記憶部３の指定アドレスに係る領域が異常である旨をＣＰＵ１に通知した後、異常と判定された指定アドレスを第２記憶部２４に入力して記憶させる（ステップＳ６）。これによりこの処理データに関する第１記憶部３への書き込み処理は終了する。
【００３８】
以上のように、実施形態の変形例に係る情報処理装置１０において、記憶制御部２は、第１記憶部３の指定アドレスに書き込んだデータと、その書き込み後に第１記憶部３の指定アドレスから読み出したデータとが不一致である場合には、第１記憶部３の指定アドレスに係る領域が異常である旨の情報を記憶する第２記憶部２２を有する。
【００３９】
したがって、上記実施形態と同様の効果を奏することができるとともに、第２記憶部２４への記録により、異常が検出された指定アドレスの情報を運用中に確認できる。さらに、後日、第１記憶部３の異常に起因した障害調査が必要になった場合に、有益な情報が第２記憶部２４から得られる。特に、記憶部の異常には永久的な故障と、例えば放射線等の入射により一時的にビット反転が生じた一時的な異常とがある。異常の情報を記録しておくことにより両差の識別が可能となり、異常の生じたアドレスの扱いを決定する際のデータとして利用することができる。
【００４０】
他の変形例として、データチェック部２０内に、第１記憶部３に書き込む検査用データＡ、Ｂをアドレスとする不揮発性記憶部を設けて、特定のデータＡをそのアドレスに格納し、他のアドレスにはデータＡとは異なるデータＢを格納する。第１記憶部３から読み出したデータを不揮発性記憶部にアドレスとして入力し、そのアドレスから読み出されるデータＣがデータＡと等しいかどうかによって第１記憶部３の異常の有無を判定することも可能である。この場合、各ビットの照合をする必要がないので、第１記憶部の指定アドレスの領域の異常の有無を高速で判定することができる。
【００４１】
なお、本発明は上記各実施形態に記載した内容に限定されるものではない。上記実施形態及び変形例の技術的範囲に含まれうる他の実施形態及び変形例についても、本発明の範囲に属する。
【００４２】
例えば、記憶制御部２は、指定アドレスに書き込んだデータとその指定アドレスから読み出したデータとが一致しない場合には、同じデータ容量の正常な他のアドレスを検索して、第１記憶部３の指定アドレスに係る領域が異常である旨をＣＰＵ１に通知すると共に、検索した他の正常なアドレスを候補アドレスとしてＣＰＵ１に通知するようにしてもよい。例えば、２本（２ビット）の信号線５０において、（０，１）は、データ書き込みが完了した旨の通知、（１，０）は、第１記憶部３の指定アドレスの領域が異常である旨の通知、（１，１）は、正常な候補アドレスの通知とする。
【００４３】
図３、４、６に示すフローチャートは情報処理装置１０の記憶制御部２で実行する内容である。記憶制御部２はＣＰＵと記憶部を備えておりコンピュータと考えることができる。従って図３、４、６に示すフローチャートはコンピュータの実行するプログラムの内容と考えても良い。このプログラムは記憶制御部２の有する図示していない記憶部に格納され、そこから読み出されてＣＰＵがこれを実行することにより図３、４、６のそれぞれのフローチャートを実行する。なお、このプログラムは記憶部に格納されているものに限らない。記憶制御部２が記録媒体読み取り装置を備え、コンピュータ読み取り可能な記録媒体に記録されたプログラムを記録媒体読み取り装置を使って読み出してダウンロードしてもよいし、例えば通信装置を使ってインターネットなどを経由して外部サーバからダウンロードしてもよい。
【００４４】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【００４５】
（付記１）
演算処理装置と、
該演算処理装置での処理により得られた処理データを記憶する第１記憶部と、
前記演算処理装置から独立して設置され、前記第１記憶部の書き込み先アドレスを指定する指定アドレス及び前記処理データを前記演算処理装置から受信し、前記第１記憶部の前記指定アドレスに前記処理データを書き込む制御を行う記憶制御部と、を備え、
該記憶制御部は、
あらかじめ設定された検査用データと他のデータとをハードウェアとして比較して一致するかどうかの判定を行い、一致しないという判定が得られたとき、前記第１記憶部の前記指定アドレスに係る領域が異常である旨を前記演算処理装置に通知するデータチェック部を備え、
前記書き込み用データを前記第１記憶部に書き込む前に、前記検査用データを前記第１記憶部の前記指定アドレスに書き込み、その書き込み後に前記第１記憶部の前記指定アドレスから読み出したデータを、前記データチェック部に送り、該データチェック部により前記読み出したデータが前記検査用データと一致するという判定が得られたとき、前記処理データを前記第１記憶部の前記指定アドレスに書き込む、
ことを特徴とする情報処理装置。
【００４６】
（付記２）
前記検査用データは、０及び１を組み合わせた所定のビットパターンのデータと、該ビットパターンの０及び１を逆にしたビットパターンのデータとで構成される一組のビットパターンのデータであり、
前記記憶制御部は、前記一組のビットパターンのデータのそれぞれに対して前記指定アドレスへの書き込みと読み出しを実施し、その読み出した結果を前記データチェック部に送り、
前記データチェック部は、前記一組のビットパターンのデータのそれぞれを検査用データとしたときの前記データチェック部での前記判定を予備判定として実施し、前記一組のビットパターンのデータそれぞれに対して一致するという予備判定結果が得られる場合に、前記一致するという判定とし、前記ビットパターンのデータのいずれかに対して一致しないという予備判定結果が得られる場合に、前記一致しないという判定とする、
ことを特徴とする付記１に記載の情報処理装置。
【００４７】
（付記３）
前記記憶制御部は、
前記検査用データを構成する前記一組のビットパターンのデータのそれぞれにより表される数値Ａ、Ｂをアドレスを示す数値として、該アドレスのそれぞれに対応して特定のデータＡ、Ｂを格納し、他のアドレスには異なるデータＣを格納した他の記憶部を更に備え、
前記読み出した結果により表される数値Ｃ、Ｄに対応する、前記他の記憶部のアドレスから対応するデータＣ、Ｄを読み出し、
前記データチェック部は、データＡとＣ、及びデータＢとＣとを比較して一致するかどうかを判定する、
ことを特徴とする付記２に記載の情報処理装置。
【００４８】
（付記４）
前記記憶制御部は、第２記憶部を更に備え、
前記データチェック部による前記判定の結果が前記一致しないという判定の場合に、前記第１記憶部の前記指定アドレスに係る領域に異常がある旨の情報を前記第２記憶部に記憶する、
ことを特徴とする付記１乃至３のいずれか１つに記載の情報処理装置。
【００４９】
（付記５）
演算処理装置とは独立に設置された記憶制御部で、
演算処理装置からデータの書き込み先である記憶部の指定アドレス及びその指定アドレスに書き込むべき処理データを受信する受信ステップと、
前記記憶部の前記指定アドレスに、あらかじめ設定された検査用データを書き込み、その書き込み後に前記記憶部の前記指定アドレスからデータを読み出す検査用データ書き込み読み出しステップと、
前記検査用データと、前記読み出されたデータとが一致するか否かを判定する判定ステップと、
該判定ステップで前記検査用データと前記読み出されたデータとが一致するという判定が得られたとき、前記処理データを前記記憶部の前記指定アドレスに書き込む書込ステップと、
前記検査用データと前記読み出されたデータとが一致しないという判定が得られたとき、前記指定アドレスに係る前記記憶部のエリアが異常である旨を前記演算処理装置に通知する異常通知ステップと、を実行する、
ことを特徴とする記憶部検査方法。
【産業上の利用可能性】
【００５０】
本発明の情報処理装置、メモリ検査方法及びプログラムは、ＣＰＵ等のプロセッサ用のワークメモリを備えたパーソナルコンピュータ、ワークステーション、メインフレームその他の全てのコンピュータに利用することができる。
【符号の説明】
【００５１】
１ ＣＰＵ（演算処理装置）
２ 記憶制御部
３ 第１記憶部
１０ 情報処理装置
２０ データチェック部
２１ アドレス制御部
２２ アクセス制御部
２３ データ制御部
２４ 第２記憶部
【特許請求の範囲】
【請求項１】
演算処理装置と、
該演算処理装置での処理により得られた処理データを記憶する第１記憶部と、
前記演算処理装置から独立して設置され、前記第１記憶部の書き込み先アドレスを指定する指定アドレス及び前記処理データを前記演算処理装置から受信し、前記第１記憶部の前記指定アドレスに前記処理データを書き込む制御を行う記憶制御部と、を備え、
該記憶制御部は、
あらかじめ設定された検査用データと他のデータとをハードウェアとして比較して一致するかどうかの判定を行い、一致しないという判定が得られたとき、前記第１記憶部の前記指定アドレスに係る領域が異常である旨を前記演算処理装置に通知するデータチェック部を備え、
前記書き込み用データを前記第１記憶部に書き込む前に、前記検査用データを前記第１記憶部の前記指定アドレスに書き込み、その書き込み後に前記第１記憶部の前記指定アドレスから読み出したデータを、前記データチェック部に送り、該データチェック部により前記読み出したデータが前記検査用データと一致するという判定が得られたとき、前記処理データを前記第１記憶部の前記指定アドレスに書き込む、
ことを特徴とする情報処理装置。
【請求項２】
前記検査用データは、０及び１を組み合わせた所定のビットパターンのデータと、該ビットパターンの０及び１を逆にしたビットパターンのデータとで構成される一組のビットパターンのデータであり、
前記記憶制御部は、前記一組のビットパターンのデータのそれぞれに対して前記指定アドレスへの書き込みと読み出しを実施し、その読み出した結果を前記データチェック部に送り、
前記データチェック部は、前記一組のビットパターンのデータのそれぞれを検査用データとしたときの前記データチェック部での前記判定を予備判定として実施し、前記一組のビットパターンのデータそれぞれに対して一致するという予備判定結果が得られる場合に、前記一致するという判定とし、前記ビットパターンのデータのいずれかに対して一致しないという予備判定結果が得られる場合に、前記一致しないという判定とする、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記記憶制御部は、
前記検査用データを構成する前記一組のビットパターンのデータのそれぞれにより表される数値Ａ、Ｂをアドレスを示す数値として、該アドレスのそれぞれに対応して特定のデータＡ、Ｂを格納し、他のアドレスには異なるデータＣを格納した他の記憶部を更に備え、
前記読み出した結果により表される数値Ｃ、Ｄに対応する、前記他の記憶部のアドレスから対応するデータＣ、Ｄを読み出し、
前記データチェック部は、データＡとＣ、及びデータＢとＣとを比較して一致するかどうかを判定する、
ことを特徴とする請求項２に記載の情報処理装置。
【請求項４】
前記記憶制御部は、第２記憶部を更に備え、
前記データチェック部による前記判定の結果が前記一致しないという判定の場合に、前記第１記憶部の前記指定アドレスに係る領域に異常がある旨の情報を前記第２記憶部に記憶する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
【請求項５】
演算処理装置とは独立に設置された記憶制御部で、
演算処理装置からデータの書き込み先である記憶部の指定アドレス及びその指定アドレスに書き込むべき処理データを受信する受信ステップと、
前記記憶部の前記指定アドレスに、あらかじめ設定された検査用データを書き込み、その書き込み後に前記記憶部の前記指定アドレスからデータを読み出す検査用データ書き込み読み出しステップと、
前記検査用データと、前記読み出されたデータとが一致するか否かを判定する判定ステップと、
該判定ステップで前記検査用データと前記読み出されたデータとが一致するという判定が得られたとき、前記処理データを前記記憶部の前記指定アドレスに書き込む書込ステップと、
前記検査用データと前記読み出されたデータとが一致しないという判定が得られたとき、前記指定アドレスに係る前記記憶部のエリアが異常である旨を前記演算処理装置に通知する異常通知ステップと、を実行する、
ことを特徴とする記憶部検査方法。
【請求項１】
演算処理装置と、
該演算処理装置での処理により得られた処理データを記憶する第１記憶部と、
前記演算処理装置から独立して設置され、前記第１記憶部の書き込み先アドレスを指定する指定アドレス及び前記処理データを前記演算処理装置から受信し、前記第１記憶部の前記指定アドレスに前記処理データを書き込む制御を行う記憶制御部と、を備え、
該記憶制御部は、
あらかじめ設定された検査用データと他のデータとをハードウェアとして比較して一致するかどうかの判定を行い、一致しないという判定が得られたとき、前記第１記憶部の前記指定アドレスに係る領域が異常である旨を前記演算処理装置に通知するデータチェック部を備え、
前記書き込み用データを前記第１記憶部に書き込む前に、前記検査用データを前記第１記憶部の前記指定アドレスに書き込み、その書き込み後に前記第１記憶部の前記指定アドレスから読み出したデータを、前記データチェック部に送り、該データチェック部により前記読み出したデータが前記検査用データと一致するという判定が得られたとき、前記処理データを前記第１記憶部の前記指定アドレスに書き込む、
ことを特徴とする情報処理装置。
【請求項２】
前記検査用データは、０及び１を組み合わせた所定のビットパターンのデータと、該ビットパターンの０及び１を逆にしたビットパターンのデータとで構成される一組のビットパターンのデータであり、
前記記憶制御部は、前記一組のビットパターンのデータのそれぞれに対して前記指定アドレスへの書き込みと読み出しを実施し、その読み出した結果を前記データチェック部に送り、
前記データチェック部は、前記一組のビットパターンのデータのそれぞれを検査用データとしたときの前記データチェック部での前記判定を予備判定として実施し、前記一組のビットパターンのデータそれぞれに対して一致するという予備判定結果が得られる場合に、前記一致するという判定とし、前記ビットパターンのデータのいずれかに対して一致しないという予備判定結果が得られる場合に、前記一致しないという判定とする、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記記憶制御部は、
前記検査用データを構成する前記一組のビットパターンのデータのそれぞれにより表される数値Ａ、Ｂをアドレスを示す数値として、該アドレスのそれぞれに対応して特定のデータＡ、Ｂを格納し、他のアドレスには異なるデータＣを格納した他の記憶部を更に備え、
前記読み出した結果により表される数値Ｃ、Ｄに対応する、前記他の記憶部のアドレスから対応するデータＣ、Ｄを読み出し、
前記データチェック部は、データＡとＣ、及びデータＢとＣとを比較して一致するかどうかを判定する、
ことを特徴とする請求項２に記載の情報処理装置。
【請求項４】
前記記憶制御部は、第２記憶部を更に備え、
前記データチェック部による前記判定の結果が前記一致しないという判定の場合に、前記第１記憶部の前記指定アドレスに係る領域に異常がある旨の情報を前記第２記憶部に記憶する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
【請求項５】
演算処理装置とは独立に設置された記憶制御部で、
演算処理装置からデータの書き込み先である記憶部の指定アドレス及びその指定アドレスに書き込むべき処理データを受信する受信ステップと、
前記記憶部の前記指定アドレスに、あらかじめ設定された検査用データを書き込み、その書き込み後に前記記憶部の前記指定アドレスからデータを読み出す検査用データ書き込み読み出しステップと、
前記検査用データと、前記読み出されたデータとが一致するか否かを判定する判定ステップと、
該判定ステップで前記検査用データと前記読み出されたデータとが一致するという判定が得られたとき、前記処理データを前記記憶部の前記指定アドレスに書き込む書込ステップと、
前記検査用データと前記読み出されたデータとが一致しないという判定が得られたとき、前記指定アドレスに係る前記記憶部のエリアが異常である旨を前記演算処理装置に通知する異常通知ステップと、を実行する、
ことを特徴とする記憶部検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−７３２８３（Ｐ２０１３−７３２８３Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２０９９５０（Ｐ２０１１−２０９９５０）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（３９００１０１７９）埼玉日本電気株式会社 (1,228)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（３９００１０１７９）埼玉日本電気株式会社 (1,228)
【Ｆターム（参考）】
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