説明

情報記憶装置、情報記憶方法、及び電子機器

【課題】情報の暗号化及び複合化のための鍵情報をより効率よく記憶すること。
【解決手段】暗号回路41,42は、バッファ制御部20とメモリ制御部51,52との間に備えられ、ユーザデータを暗号化及び複合化する。暗号化及び複合化の処理は、暗号処理部201,211で実行される。暗号処理部201,211は、暗号化及び複合化に用いられる鍵情報を、鍵情報I/F部202,212を介して調停部60から取得する。調停部60の通信部251,252は、鍵情報I/F部202,212から通知された情報を管理部260に通知する。管理部260は鍵情報記憶部120から、適切な鍵情報を読み出して、通信部251,252から鍵情報I/F部202,212を介して、それぞれの暗号回路41,42へ読み出した鍵情報を出力する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、情報の暗号化及び復号化に用いられる鍵情報を記憶する情報記憶装置、情報記憶方法、及び電子機器に関する。
【背景技術】
【0002】
近年、SSD(Solid State Drive)に代表される情報記憶装置では、情報を記憶するための不揮発性の記憶媒体として、NANDフラッシュメモリが利用されている。NANDフラッシュメモリは容量が数十[Mbyte]の半導体チップとして集積されている。SSDでは、このような半導体チップが複数備えられて数百[Mbyte]の総容量が実現されている。また、NANDフラッシュメモリに対する情報の書き込み又は情報の消去は、所定容量単位で制御される。
【0003】
情報記憶装置では、暗号化された情報が記憶媒体に記憶され、記憶媒体から読み出された暗号化情報は復号化される。情報の暗号化及び復号化で同じ鍵情報が利用されることで、暗号化された情報の復号化が可能となる。SSDでは、記憶媒体である複数の半導体チップに対応して、これらの半導体チップとの情報送受のための複数のインターフェースICが備えられている。それぞれのインターフェースICは、適切な鍵情報を利用して、対応する半導体チップに対する情報の暗号化又は復号化を並行して行う。
【0004】
すなわちSSDでは、情報の暗号化又は復号化を実行する複数のインターフェースICにより複数の鍵情報が並行して利用されることがあった。また、複数の暗号処理ブロックが備えられる暗号化システムにおいて、複数の暗号処理ブロックが、暗号化及び複合化のための鍵情報をそれぞれ個別に記憶していた。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平9−252294号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところが従来は、暗号化及び複合化のために共通の鍵情報が利用される場合であっても、暗号処理を実行する複数のブロックは鍵情報をそれぞれ個別に記憶していた。すなわち従来は、情報の暗号化及び複合化のための鍵情報が効率よく記憶されていなかった。
【0007】
そこで、本発明は上述した課題を解決するために、情報の暗号化及び複合化のための鍵情報をより効率よく記憶することができる情報記憶装置、情報記憶方法、及び電子機を提供することを目的とする。
【課題を解決するための手段】
【0008】
本実施形態は上述した課題を解決するため、暗号化した暗号化情報を記憶し、前記記憶した暗号化情報を読み出される不揮発性の複数のメモリと、前記複数のメモリそれぞれに対応すると共に、前記複数のメモリが記憶する情報を暗号化、及び、前記複数のメモリから読み出された暗号化情報を複合化する複数の暗号処理手段と、前記複数の暗号処理手段が前記記憶する情報を暗号化及び前記読み出された暗号化情報を複合化するときに利用する複数の鍵情報を一括して記憶させる記憶処理手段と、を具備する情報記憶装置を提供する。
【図面の簡単な説明】
【0009】
【図1】本実施形態に係る情報記憶装置としてのSSDを備える電子機器の構成を示すブロック図。
【図2】複数の鍵情報を一括して管理する鍵情報管理処理を実行する複数のブロックからなるシステム構成図。
【図3】管理部で管理される鍵情報の一例を示す図。
【図4】鍵情報管理処理の動作におけるタイミングチャート。
【発明を実施するための形態】
【0010】
以下、本実施形態について図面を用いて説明する。
図1は、本実施形態に係る情報記憶装置としてのSSD(Solid State Device)1を備える電子機器2の構成を示すブロック図である。電子機器2は、さらにホスト装置150を備えている。SSD1は、通信媒体(ホストI/F)5を介してホスト装置150と接続され、ホスト装置150の記憶モジュールとして機能する。ホストI/F5は、ホスト装置150とSSD1とを接続し、ホスト装置150とSSD1との間のデータ及びコマンドの送受に係る通信に利用される。例えば、電子機器2は、パーソナルコンピュータであり、ホスト装置150は、パーソナルコンピュータに備えられるCPU(Central Processing Unit)である。
【0011】
本実施形態に係るSSD1は、NANDフラッシュメモリに代表される半導体メモリを不揮発性の記憶媒体として備える。SSD1は、ホスト装置150の制御に係るプログラム情報やユーザデータ等を書き換え可能に記憶する。SSD1は、SED(Self Encrypting Drive)として機能し、AES(Advanced Encryption Standard)等の暗号化方式により暗号化した状態で情報を記憶する。
【0012】
情報記憶装置1は、コントローラ100、複数のメモリ111,112,…で構成される主記憶部110、及び不揮発性メモリである鍵情報記憶部120を備えている。コントローラ100は、ホストI/F制御部10、バッファ制御部20、バッファメモリ21、MPU30、フラッシュメモリ31、SRAM32、暗号回路41,42,…、メモリ制御部51,52,…、及び調停部60を備えている。
【0013】
ホストI/F制御部10は、ホストI/F5を介したホスト装置150との間の通信を制御する。ホストI/F制御部10は、ホスト装置150から受信された命令やユーザデータをMPU30又はバッファ制御部20に出力する。またホストI/F制御部10は、バッファ制御部20から入力されたユーザデータや、MPU30からの応答通知(命令の実行完了を示す通知など)をホスト装置150に送信する。
【0014】
バッファ制御部20は、MPU30により制御されて、ホストI/F制御部10から入力されるユーザデータをバッファメモリ21へ書き込み、ホストI/F制御部10へ出力されるユーザデータをバッファメモリ21から読み出す。またバッファ制御部20は、MPU30により制御されて、暗号回路41,42,…へ出力されるユーザデータをバッファメモリ21から読み出し、暗号回路41,42,…から入力されるユーザデータをバッファメモリ21へ書き込む。
【0015】
バッファメモリ21は、ホストI/F制御部10と暗号回路41,42,…との間でやりとりするユーザデータを、バッファ制御部20の制御により一時的に記憶する。
【0016】
MPU30は、SSD1の各ブロックを統括的に制御し、ホストI/F制御部10がホスト装置150から命令を受けた場合に、この命令に従った制御を行う。例えばMPU30は、ホスト装置150からの命令に従って、主記憶部110へのユーザデータの書き込みや主記憶部110からのユーザデータの読み出しに必要な処理の実行を、バッファ制御部20、暗号回路41,42,…、及びメモリ制御部51,52,…へ指示する。またMPU30は、暗号回路41,42,…で利用される鍵情報を更新し、更新した鍵情報を調停部60へ出力する。
【0017】
フラッシュメモリ31は、不揮発性の記憶媒体であって、MPU30が実行するプログラムや各種設定情報等を書き換え可能に記憶する。SRAM32は、揮発性の記憶媒体であって、MPU30の作業領域として機能し、各種の処理時においてスタックやバッファ等として機能する。
【0018】
暗号回路41,42,…は、バッファ制御部20から入力されたユーザデータを暗号化し、暗号化ユーザデータをそれぞれに対応するメモリ制御部51,52,…へ出力する。また暗号回路41,42,…は、それぞれに対応するメモリ制御部51,52,…から入力された暗号化ユーザデータを復号化し、復号化ユーザデータをバッファ制御部20へ出力する。暗号回路41,42,…は、調停部60に対して要求して得られた鍵情報に基づいて暗号鍵を生成し、生成した暗号鍵を用いてユーザデータを暗号化、又は、暗号化ユーザデータを複合化する。さらに暗号回路41,42,…は、MPU30によって鍵情報が更新された場合、更新された鍵情報を通知される。なお暗号回路41,42,…は、ハードウェア又はソフトウェア(プログラム)モジュールとして構成されてよい。
【0019】
メモリ制御部51,52,…は、FIFOバッファやECC処理部を備え、例えばNANDフラッシュメモリで構成される主記憶部110との間での情報の送受信を制御する。メモリ制御部51,52,…は、それぞれに対応する暗号回路41,42,…から入力された暗号化ユーザデータを、それぞれに対応するメモリ111,112,…へ送信して記憶させる。またメモリ制御部51,52,…は、それぞれに対応するメモリ111,112,…から読み出した暗号化ユーザデータを受信し、それぞれに対応する暗号回路41,42,…へ出力する。
【0020】
調停部60は、暗号回路41,42,…の何れかから要求された鍵情報を鍵情報記憶部120から読み出し、要求した暗号回路41,42,…へ読み出した鍵情報を出力する。また調停部60は、MPU30によって鍵情報が更新された場合、更新された鍵情報を通知され、この鍵情報を鍵情報記憶部120に記憶させる。調停部60は、鍵情報を所定条件で管理して鍵情報記憶部120に記憶させる。
【0021】
本実施形態に係るコントローラ100は、これら複数のブロックを利用して、ホスト装置150と主記憶部110との間でのユーザデータの暗号化及び複合化の動作を制御する。すなわち本実施形態に係るユーザデータの暗号化及び複合化の動作において、鍵情報記憶部120に一括して記憶される鍵情報は、調停部60により、暗号回路41,42,…の何れかに適切に出力される。
【0022】
鍵情報記憶部120は、暗号回路41,42,…で実行されるユーザデータの暗号化及び複合化の動作で利用される鍵情報を記憶する不揮発性メモリである。鍵情報記憶部120は、コントローラ100の内部に設けられてもよい。この場合でも、鍵情報記憶部120は、暗号回路41,42,…それぞれに分割されるのではなく、暗号回路41,42,…で利用される全ての鍵情報を一括して記憶するように構成される。
【0023】
主記憶部110は、NANDフラッシュメモリである複数のメモリ111,112,…で構成される。SSD1において、メモリ111,112,…は、それぞれの容量が数十[Mbyte]の半導体チップの態様である。SSD1では、このような半導体チップとしてのメモリ111,112,…が複数備えられて数百[Mbyte]の総容量が実現される。
【0024】
このような構成により、本実施形態に係るSSD1では、複数のメモリ111,112,…に対する暗号化ユーザデータの書き込み又は読み出しが並行して実行される。同様に、各暗号化ユーザデータに対する暗号化又は複合化も、並行して実行される。調停部60は、並行して実行されるユーザデータの暗号化及び複合化において、鍵情報記憶部120に一括して記憶される鍵情報を、暗号回路41,42,…の何れかに適切に出力する。すなわち、本実施形態に係るコントローラ100を備えるSSD1によれば、複数の鍵情報が一括して管理される鍵情報管理処理が実行される。換言すると、本実施形態に係るSSD1によれば、情報の暗号化及び複合化のための鍵情報をより効率よく記憶することができる。
【0025】
次に、図2を用いて、図1で説明したコントローラ100に備えられ、複数の鍵情報を一括して管理する鍵情報管理処理を実行する複数のブロックを説明する。図2は、複数の鍵情報を一括して管理する鍵情報管理処理を実行する複数のブロックからなるシステム構成図である。
【0026】
暗号回路41は、暗号処理部201、鍵情報I/F部202、記憶部203を備える。同様に暗号回路42は、暗号処理部211、鍵情報I/F部212、記憶部213を備える。調停部60は、通信部251,252,…、管理部260を備える。
【0027】
暗号処理部201は、バッファ制御部20から入力されたユーザデータを暗号化し、暗号化ユーザデータをメモリ制御部51へ出力する。また暗号処理部201は、メモリ制御部51から入力された暗号化ユーザデータを復号化し、復号化ユーザデータをバッファ制御部20へ出力する。暗号処理部201は、ユーザデータを暗号化又は複合化する場合、暗号化又は複合化に必要な鍵情報に関する情報を記憶部203から読み出す。鍵情報に関する情報は、鍵情報を一意的に示すID、又は、この鍵情報が記憶される鍵情報記憶部120のLBA(位置情報)である。このID又はLBAの情報量は数[byte]である。暗号処理部201は、読み出したID又はLBAと共に鍵情報の取得要求を鍵情報I/F202に通知する。暗号処理部201は、鍵情報I/F部202から入力された鍵情報に基づいて、ユーザデータの暗号化及び複合化に用いられる暗号鍵を生成する。また暗号処理部201は、MPU30から鍵情報に関する情報を通知された場合、通知された情報を記憶部203に記憶させる。
【0028】
鍵情報I/F部202は、暗号回路41と調停部60との通信を担うブロックである。鍵情報I/F部202は、暗号処理部201から通知された鍵情報の取得要求及び鍵情報のID又はLBAを、鍵情報に関する情報として調停部60に備えられた通信部251へ出力する。また鍵情報I/F部202は、通信部251からの応答として入力された鍵情報を、暗号処理部201へ出力する。
【0029】
記憶部203は、暗号処理部201での暗号鍵の生成に必要な鍵情報に関する情報として、この鍵情報を一意的に示すID、又は、この鍵情報が記憶される鍵情報記憶部120のLBAを記憶する。記憶部203は、記憶するID又はLBAを、暗号処理部201に読み出される。また記憶部203は、鍵情報の情報量(bit長)を示す鍵長情報を記憶してもよい。
【0030】
暗号処理部211,…は、暗号処理部201と同様の動作を実行するが、対応するブロックが、メモリ制御部51からメモリ制御部52,…、鍵情報I/F部202から鍵情報I/F部212,…、及び記憶部203から記憶部213,…に置き換わる点で異なる。
【0031】
鍵情報I/F部212,…は、鍵情報I/F部202と同様の動作を実行するが、対応するブロックが、暗号処理部201から暗号処理部211,…に置き換わる点で異なる。
【0032】
記憶部213,…は、記憶部203と同様の動作を実行するが、対応するブロックが、暗号処理部201から暗号処理部211,…に置き換わる点で異なる。
通信部251,252,…は、鍵情報I/F部202,212,…から入力された、鍵情報に関する情報としてのID又はLBAを、入力元を管理して管理部260へ出力する。通信部251,252,…は、管理部260からの応答として入力された鍵情報を、管理する入力元へ出力する。通信部251,252,…は、鍵情報I/F部202,212,…と一対一で対応している。
【0033】
管理部260は、通信部251,252,…から入力されたID又はLBAに対応する鍵情報を鍵情報記憶部120から読み出し、読み出した鍵情報を通信部251,252,…へ出力する。また管理部260は、MPU30から鍵情報を新たに通知された場合、通知された鍵情報を鍵情報記憶部120に記憶させ、当該鍵情報に関する情報と共に新たに管理する。
【0034】
このようにして、暗号回路41,42,…から調停部60へ、鍵情報に関する情報としてのID又はLBAが出力される。調停部60は、入力されたID又はLBAに基づく応答として鍵情報を出力元の暗号回路41,42,…へ出力する。なお暗号回路41,42,…から調停部60へ、鍵情報に関する情報としてのID又はLBAだけでなく鍵長情報が出力されてもよい。すなわち、主に暗号回路41,42,…及び調停部60により、複数の鍵情報が一括して管理される鍵情報管理処理が実行される。本実施形態に係るコントローラ100を備えるSSD1によれば、情報の暗号化及び複合化のための鍵情報をより効率よく記憶することができる。
【0035】
なお、暗号回路41,42,…、調停部60、及び、鍵情報記憶部120は、一つの半導体パッケージ内に封入されていることが好ましい。これらのブロックが一つの半導体パッケージに封入されていることで、鍵情報の秘匿性が向上する。
【0036】
また、暗号回路41,42,…が、それぞれで利用される鍵情報を個別に記憶するのではなく、調停部60が全ての暗号回路41,42,…で利用される鍵情報を鍵情報記憶部120に一括して記憶させるので、鍵情報の一元管理が可能となる。例えば暗号回路41,42,…で利用される鍵情報が共通である場合、鍵情報記憶部120に記憶される鍵情報は一つであればよい。従来は暗号回路41,42,…それぞれで個別に同じ鍵情報を記憶していたが、本実施形態に係るコントローラ100を備えるSSD1によれば、記憶する鍵情報の容量を大幅に減らすことが可能となる。
【0037】
さらに、調停部60に備えられる通信部251,252,…及び管理部260をハードウェアで構成することで、DRAMアクセスにおけるDMA動作のように鍵情報を出力することができる。すなわち、暗号回路41,42,…から調停部60へ出力された鍵情報に関する情報としてのID又はLBAに応じて、出力元の暗号回路41,42,…へ適切な鍵情報が出力される動作を高速化することが容易に実現することが可能となる。
【0038】
次に、図3を用いて、調停部60に備えられる管理部260で管理される鍵情報を説明する。図3は、管理部260で管理される鍵情報の一例を示す図である。
図3に示すように、鍵情報は複数(例えば4つ)に分割され、分割された鍵情報それぞれには鍵アドレスが対応付けられる。また鍵アドレスは、鍵ID、又は、記憶された鍵情報記憶部120のアドレス(LBA)に対応付けて管理される。例えば暗号回路41,42,…で用いられる鍵情報は、128[bit]、192[bit]、又は256[bit]である。鍵情報の最大bit長が256[bit]であり、この鍵情報が4つに分割されて管理される場合、最小管理単位は64[bit]となる。仮に、特定の暗号回路(例えば暗号回路41)で用いられる鍵情報が128[bit]であった場合、最小管理単位の2つ分が必要な鍵情報となる。なお管理部260は、鍵ID(又はLBA)毎の鍵長情報を管理してもよい。
【0039】
暗号回路41,42,…それぞれで同じ鍵情報が用いられることがある。この場合、鍵情報記憶部120で記憶される鍵情報は一つでよく、暗号回路41,42,…それぞれで用いられる複数の鍵情報を記憶する必要がない。すなわちこの場合は、記憶する鍵情報の容量を小さくすることが可能となる。また鍵情報が128[bit]であった場合は、最小管理単位の2つ分が鍵情報記憶部120で記憶されればよいことになり、記憶する鍵情報の容量をさらに小さくすることができる。
【0040】
また暗号回路41,42,…それぞれで利用される鍵情報が、最小管理単位の鍵情報の組み合わせで構成される場合もある。例えば暗号回路41で用いられる鍵情報が、鍵ID=0の鍵アドレス0が上位情報、鍵ID=0の鍵アドレス1が下位情報で構成される場合を想定する。このとき暗号回路42で用いられる鍵情報が、鍵ID=0の鍵アドレス1が上位情報、鍵ID=0の鍵アドレス0が下位情報で構成されていれば、暗号回路41,42では異なる鍵情報が用いられるが、この鍵情報の上位情報と下位情報が記憶されることで、暗号回路41,42両方の鍵情報が記憶されることになる。
【0041】
このように鍵情報を分割し、さらに鍵アドレスを対応付けることで、記憶する鍵情報を少なくできる可能性が高くなる。
次に、図4を用いて、主に暗号回路41,42,…及び調停部60により実行される鍵情報管理処理の動作を説明する。図4は、鍵情報管理処理の動作におけるタイミングチャートである。
【0042】
図4に示すタイミングチャートは、暗号回路41が鍵ID=0の鍵アドレス[0:4]を要求し、暗号回路42が鍵ID=1の鍵アドレス[0:4]を要求した場合を例としている。
【0043】
(a)暗号回路41の鍵情報I/F部202が、所望の鍵情報に対応する鍵ID=0を示す情報を、調停部60の通信部251へ出力する。このとき、鍵ID=0における鍵アドレス[0:4]を示す情報も併せて出力されてもよい。
【0044】
(b)暗号回路42の鍵情報I/F部212が、所望の鍵情報に対応する鍵ID=1を示す情報を、調停部60の通信部252へ出力する。このとき、鍵ID=1における鍵アドレス[0:4]を示す情報も併せて出力されてもよい。
【0045】
(c)調停部60の管理部260は、通信部251から入力された鍵ID=0の鍵アドレス[0:4]に対応する鍵情報の鍵情報記憶部120からの読み出し処理、及び通信部252から入力された鍵ID=1の鍵アドレス[0:4]に対応する鍵情報の鍵情報記憶部120からの読み出し処理をスタックする。
【0046】
(d)管理部260は、初めの処理としてスタックされた、鍵ID=0の鍵アドレス[0:4]に対応するLBAに記憶される鍵情報の読み出しを、鍵情報記憶部120に対して指示する。
【0047】
(e)鍵情報記憶部120は、鍵ID=0の鍵アドレス[0:4]に対応するLBAに記憶される鍵情報を、管理部260へ出力する。
(f)管理部260は読み出した鍵情報を通信部251へ出力し、通信部251は最小管理単位ずつ、鍵ID=0の鍵アドレス[0:4]に対応する鍵情報を鍵情報I/F部202へ出力する。全ての鍵情報の出力が完了すると、初めの処理としてスタックされた、鍵ID=0の鍵アドレス[0:4]に係る鍵情報の読み出し処理は完了する。
【0048】
(g)管理部260は、鍵ID=0の鍵アドレス[0:4]に係る鍵情報の読み出し処理が完了すると、次の処理としてスタックされた、通信部252から入力された鍵ID=1の鍵アドレス[0:4]に対応するLBAに記憶される鍵情報の読み出しを、鍵情報記憶部120に対して指示する。
【0049】
(h)鍵情報記憶部120は、鍵ID=1の鍵アドレス[0:4]に対応するLBAに記憶される鍵情報を、管理部260へ出力する。
(i)管理部260は読み出した鍵情報を通信部252へ出力し、通信部252は最小管理単位ずつ、鍵ID=1の鍵アドレス[0:4]に対応する鍵情報を鍵情報I/F部212へ出力する。全ての鍵情報の出力が完了すると、次の処理としてスタックされた、鍵ID=1の鍵アドレス[0:4]に係る鍵情報の読み出し処理は完了する。
【0050】
こうして(a)〜(i)に示したタイミングで、暗号回路41,42及び調停部60による鍵情報管理処理が実行される。すなわち、暗号回路41,42から調停部60への鍵情報の出力は、並行して要求されることが可能である。また、管理部260による鍵情報記憶部120からの鍵情報の読み出しは、先の鍵情報の読み出しが完了した後に継続して次の鍵情報の読み出しが実行されることになる。従って、鍵情報の出力要求から鍵情報の出力までの時間を極力短くした鍵情報管理処理を実行することが可能となる。
【0051】
以上説明したように本実施形態によれば、並行して実行されるユーザデータの暗号化及び複合化において、鍵情報記憶部120に一括して記憶される鍵情報が、調停部60によって暗号回路41,42,…の何れかに適切に出力される。換言すると、暗号回路41,42,…及び調停部60によって複数の鍵情報を一括して管理する鍵情報管理処理が実行される。この鍵情報管理処理において、鍵情報の出力は、並行して調停部60に要求され、鍵情報記憶部120からの鍵情報の読み出しは、先の鍵情報の読み出しが完了した後に継続して次の鍵情報の読み出しが実行されることになる。従って、鍵情報の出力要求から鍵情報の出力までの時間を極力短くした鍵情報管理処理を実行することが可能となる。このようにして本実施形態に係るコントローラ100を備えるSSD1によれば、情報の暗号化及び複合化のための鍵情報がより効率よく記憶されることになる。
【0052】
なお本発明は、前述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。また、前述した実施形態に開示されている複数の構成要素を適宜に組み合わせることにより、種々の発明を形成することができる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよく、さらに、異なる実施形態に係る構成要素を適宜組み合わせても良い。
【符号の説明】
【0053】
1…SSD、2…電子機器、5…通信媒体(ホストI/F)、10…ホストI/F制御部、20…バッファ制御部、21…バッファメモリ、30…MPU、31…フラッシュメモリ、32…SRAM、41,42…暗号回路、51,52…メモリ制御部、60…調停部、100…コントローラ、110…主記憶部、111,112…メモリ、120…鍵情報記憶部、150…ホスト装置、201,211…暗号処理部、202,212…鍵情報I/F部、203,213…記憶部、251,252…通信部、260…管理部。

【特許請求の範囲】
【請求項1】
暗号化した暗号化情報を記憶し、前記記憶した暗号化情報を読み出される不揮発性の複数のメモリと、
前記複数のメモリそれぞれに対応すると共に、前記複数のメモリが記憶する情報を暗号化、及び、前記複数のメモリから読み出された暗号化情報を複合化する複数の暗号処理手段と、
前記複数の暗号処理手段が前記記憶する情報を暗号化及び前記読み出された暗号化情報を複合化するときに利用する複数の鍵情報を一括して記憶させる記憶処理手段と、
を具備する情報記憶装置。
【請求項2】
前記複数の暗号処理手段は、前記鍵情報を一意的に示すID、又は、前記鍵情報が記憶される記憶媒体における位置情報を前記記憶処理手段に通知する請求項1記載の情報記憶装置。
【請求項3】
前記記憶処理手段は、前記暗号処理手段と通信する複数の通信手段を具備し、
前記複数の暗号処理手段と前記複数の通信手段とは、一対一で対応している請求項1又は2記載の情報記憶装置。
【請求項4】
前記複数の複数の暗号処理手段と前記複数の通信手段とは、一つの半導体パッケージ内に封入されている請求項3記載の情報記憶装置。
【請求項5】
情報を記憶する不揮発性の複数のメモリを具備する情報記憶装置で実行される情報記憶方法であって、
暗号化した暗号化情報を前記複数のメモリに記憶し、前記複数のメモリに記憶した暗号化情報を読み出し、
前記複数のメモリそれぞれに対応すると共に、前記複数のメモリが記憶する情報を暗号化、及び、前記メモリから読み出された暗号化情報を複合化し、
前記メモリに記憶する情報を暗号化及び前記読み出された暗号化情報を複合化するときに利用する複数の鍵情報を一括して記憶する、
情報記憶方法。
【請求項6】
情報を送信するホスト装置と、
前記ホスト装置から送信された情報を暗号化した暗号化情報を記憶し、前記記憶した暗号化情報を読み出される不揮発性の複数のメモリと、
前記複数のメモリそれぞれに対応すると共に、前記複数のメモリが記憶する情報を暗号化、及び、前記複数のメモリから読み出された暗号化情報を複合化する複数の暗号処理手段と、
前記複数の暗号処理手段が前記記憶する情報を暗号化及び前記読み出された暗号化情報を複合化するときに利用する複数の鍵情報を一括して記憶させる記憶処理手段と、
を具備する電子機器。

【図1】
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【図2】
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【図3】
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【図4】
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