成膜方法および半導体装置
【課題】スパッタ法により、酸化物半導体膜上に薄膜を成膜する際に、酸化物半導体膜のプラズマダメージを膜面内均一性良く抑制して成膜する。
【解決手段】基板Ｂ上に成膜された、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜１上に、基板ＢとターゲットＴとを対向させて、プラズマを用いるスパッタ法によりターゲットＴの構成元素を含む薄膜２を形成する成膜方法において、薄膜２の成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と、基板Ｂの基板電位Ｖｓｕｂ（Ｖ）との電位差を０Ｖ超２０Ｖ以下とする。
【解決手段】基板Ｂ上に成膜された、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜１上に、基板ＢとターゲットＴとを対向させて、プラズマを用いるスパッタ法によりターゲットＴの構成元素を含む薄膜２を形成する成膜方法において、薄膜２の成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と、基板Ｂの基板電位Ｖｓｕｂ（Ｖ）との電位差を０Ｖ超２０Ｖ以下とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スパッタ法により、ＩＧＺＯ等の酸化物半導体膜下地上に薄膜を成膜する成膜方法および該方法を用いて得られた半導体装置に関するものである。
【背景技術】
【０００２】
近年、液晶ディスプレイや有機エレクトロルミネッセンス（有機ＥＬ）ディスプレイ等の駆動素子として、薄膜トランジスタ（ＴＦＴ）等の半導体装置が広く使用されている。薄膜トランジスタにおける半導体膜としては、アモルファスシリコンや低温ポリシリコン等が一般的に用いられているが、これらの半導体膜の成膜には高温プロセスが不可欠であり、樹脂基板等耐熱性の低いフレキシブル基板上への成膜は困難である。
【０００３】
そこで、低温成膜が可能な半導体膜としてＩＧＺＯ等の酸化物半導体膜が注目されている。酸化物半導体膜は、樹脂基板の耐熱温度以下の温度でも成膜できるため、フレキシブルＥＬディスプレイ等に用いる薄膜トランジスタや薄膜センサ等の半導体膜として期待されている。
【０００４】
この酸化物半導体膜上に絶縁膜等の薄膜を成形する際に、高温処理を用いずに薄膜形成可能なスパッタ法（スパッタリング法）が主に用いられる。スパッタ法は、高真空中でプラズマ放電により生成されるＡｒイオン等のプラズマイオンをターゲットに衝突させて、これによりたたき出されたターゲットの構成原子或いは粒子（以下、スパッタ粒子という。）を成膜基板の表面に堆積させることにより成膜する方法である。
【０００５】
スパッタ法により酸化物半導体膜上に薄膜を形成する際に、プラズマイオンは、ターゲットだけではなく、基板上に成膜された酸化物半導体膜にも衝突し、酸化物半導体膜にプラズマダメージを与えることが問題となっている。非特許文献１のＦｉｇ．２には（図８）、ＩＧＺＯ膜へのＡｒプラズマ照射時間に対する、ＩＧＺＯ膜の電気抵抗への影響が示されている。非特許文献１のＦｉｇ．２には、Ａｒイオンを照射する時間が長い程、ＩＧＺＯ膜の電気抵抗率が減少し、キャリア密度が高くなることが示されている。
【０００６】
特許文献１の段落［００２２］には、通常、酸化物半導体の電気伝導度や電子キャリア密度は成膜時の酸素分圧により制御され、主として薄膜中の酸素欠損量を制御することにより電子キャリア密度を制御することが記載されている。特許文献１には、上記酸素欠損を抑制するために、スパッタ法による薄膜成膜時に酸素を流入する方法が開示されている。
【０００７】
また、非特許文献１には、ＩＧＺＯ膜上にＳｉＯ２保護膜を成膜する際の酸素条件によって、得られる薄膜トランジスタの閾値電圧をシフトさせ、電気特性に影響を及ぼすことが記載されている（非特許文献１、Ｆｉｇ．５）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２１８４９５号公報
【非特許文献】
【０００９】
【非特許文献１】“Improvements in the device characteristics of amorphous indium gallium zinc oxide thin-film transistors by Ar plasma treatment”, Sumsung SDI Co. Ltd., Applied Physics Letters 90, 262106 2007.
【非特許文献２】“World’s Largest(15-inch) XGA AMLCD Panel Using IGZO Oxide TFT”, Sumsung Electronics Co. Ltd., SID08 DIGEST, p.625-628
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１の、成膜ガス中の酸素流量により調整する方法では、酸素のフローむらより、酸化物半導体膜表面の位置によって成膜ガス中の酸素量が異なり、酸素導入による効果を均一に得ることが難しく、このため、膜面内において均一なキャリア密度を有する信頼性の高い膜を得ることが難しい。半導体膜の信頼性は、それを用いた薄膜素子の素子特性に大きく影響を与え、例えば、薄膜トランジスタでは、キャリア密度の信頼性の低い半導体膜を用いると、Ｖｇ−Ｉｄ特性において、ドレイン電流が立ち上がるゲート印加電圧および閾値電圧が負側にシフトし、薄膜トランジスタ特性上好ましくない性質を示すことが、特許文献１にも記載されている。
【００１１】
非特許文献１には、酸素条件の制御方法については一切記載されていないため、具体的な成膜条件が不明である。
【００１２】
本発明は上記問題に鑑みてなされたものであり、スパッタ法により酸化物半導体膜上へ薄膜を成膜する際に、下地となるＩＧＺＯ等の酸化物半導体膜のキャリア密度を膜面内において均一性高く維持することが可能な成膜方法を提供することを目的とするものである。
【００１３】
また、本発明は、上記成膜方法を用いて得られた、素子特性及び信頼性の良好な半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明の成膜方法は、基板上に成膜された、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜上に、前記基板とターゲットとを対向させて、プラズマを用いるスパッタ法により前記ターゲットの構成元素を含む薄膜を形成する成膜方法において、
該薄膜の成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と、前記基板の基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜が下記式（１）を満足するように前記電位差を制御して前記薄膜を成膜することを特徴とするものである。本発明の成膜方法において、下記式（２）を満足するように前記電位差を制御して前記薄膜を成膜することが好ましい。
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦２０ ・・・（１）、
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦１６ ・・・（２）
【００１５】
ここで、プラズマ電位とは、成膜ガスがスパッタ装置内において電離したプラズマイオンの電位の絶対値の最大値を意味する。例えば、成膜ガスとしてＡｒガスを用いる場合は、Ａｒ＋イオン電位の最大値を意味するものとする。
【００１６】
本明細書において、「電位」は、ラングミュアプローブを用いてシングルプローブ法あるいはトリプルプローブ法により測定するものとする。原理的に測定可能であれば他の手法でも構わない。
【００１７】
また、成膜時の電位差｜Ｖｓ−Ｖｓｕｂ｜を２０（Ｖ）以下となるように制御する期間は、酸化物半導体膜上に薄膜を形成する工程の中の全期間である必要はなく、薄膜の膜厚が下地の酸化物半導体膜表面へのスパッタによる影響が無視できる範囲となるまで制御すればよい。
【００１８】
また、電位差｜Ｖｓ−Ｖｓｕｂ｜は、プラズマ電位Ｖｓと基板電位Ｖｓｕｂの差を相対的に変化させればよいが、成膜速度に大きく影響を与えずに変化させることができることから、基板電位Ｖｓｕｂにバイアス印加して変化させることが好ましい。成膜速度に大きく影響を与えない範囲内であれば、プラズマ電位Ｖｓと基板電位Ｖｓｕｂのどちらか、又は両方を変化させてもよい。プラズマイオンが正イオンでありプラズマ電位Ｖｓが０Ｖより大きく５０Ｖ以下である場合は、前記基板に正電圧をバイアス印加して電位差｜Ｖｓ−Ｖｓｕｂ｜を制御することが好ましい。また、本発明の成膜方法は、前記酸化物半導体膜が、下記一般式（Ｐ１）で表される1種または複数種の酸化物からなる（不可避不純物を含んでもよい）場合に好適に適用することができる。
（Ｉｎ２−ｘＧａｘ）Ｏ３・（ＺｎＯ）ｍ・・・（Ｐ１）
（式中０＜ｘ＜２かつｍは自然数）
【００１９】
本発明の成膜方法において、前記成膜時の基板温度Ｔｓが３００℃以下であり、前記基板と前記ターゲットとの距離Ｄが４０ｍｍ以上１５０ｍｍ以下であり、成膜圧力Ｐが０．１Ｐａ以上５Ｐａ以下であることが好ましく、成膜圧力Ｐは０．１Ｐａ以上１．０Ｐａ以下であることがより好ましい。
【００２０】
また、本発明の成膜方法において、前記薄膜が絶縁体膜である場合に好適に適用することができる。
【００２１】
本発明の薄膜素子は、基板上に成膜された、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜と、上記本発明の成膜方法により成膜された薄膜とを備えたことを特徴とするものである。かかる薄膜素子としては、前記酸化物半導体膜からなる活性層と、前記薄膜からなるゲート絶縁膜とを備えた薄膜トランジスタ等の半導体装置が挙げられる。
【００２２】
上記本発明の薄膜素子は、基板を用意し、該基板上にＩｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜を成膜する工程と、
該酸化物半導体膜上に、上記本発明の成膜方法により絶縁膜を形成する工程と、
前記酸化物半導体膜に電圧を印加する、又は、該酸化物半導体膜から電流を取り出す電極を形成する工程とを有する薄膜素子の製造方法により製造することができる。
【００２３】
また、本発明の薄膜素子の製造方法において、前記電極を、上記本発明の成膜方法を用いて形成することが好ましい。
【発明の効果】
【００２４】
本発明の成膜方法は、基板上に成膜されたＩＧＺＯ等の酸化物半導体膜上に、プラズマを用いるスパッタ法により、薄膜を形成する際に、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜を２０（Ｖ）以下となるように制御して成膜している。かかる構成によれば、酸化物半導体膜のプラズマダメージによる酸素欠損を、膜面内において均一性高く抑制することができる。従って、本発明によれば、下地となるＩＧＺＯ等の酸化物半導体膜のキャリア密度を膜面内において均一性高く維持することができる。
【００２５】
また、プラズマ電位Ｖｓが正であり、基板に正電圧をバイアス印加して電位差を制御する構成では、成膜レートを大きく低下させることなく電位差｜Ｖｓ−Ｖｓｕｂ｜を制御することができる。
【図面の簡単な説明】
【００２６】
【図１Ａ】本発明の成膜方法好適なＲＦスパッタ成膜装置の概略断面図
【図１Ｂ】スパッタ成膜中の様子を模式的に示す図
【図２】ＲＦスパッタ装置内のＡｒ＋プラズマ空間中における基板―ターゲット間の電位の分布の様子を示す模式図
【図３Ａ】本発明に係る一実施形態の半導体装置（薄膜素子）の製造工程を示す断面図（その１）
【図３Ｂ】本発明に係る一実施形態の半導体装置の製造工程を示す断面図（その２）
【図３Ｃ】本発明に係る一実施形態の半導体装置の製造工程を示す断面図（その３）
【図３Ｄ】本発明に係る一実施形態の半導体装置の製造工程を示す断面図（その４）
【図４Ａ】実施例１の薄膜素子サンプルの上面図
【図４Ｂ】図４ＡのＡ−Ａ’断面図
【図５】電位差｜Ｖｓ−Ｖｓｕｂ｜と酸化物半導体膜のキャリア密度の関係を示す図
【図６】ターゲット投入電力と基板電位の関係を示す図
【図７】圧力と基板電位の関係を示す図
【図８】非特許文献１のＦｉｇ．２
【発明を実施するための形態】
【００２７】
「薄膜の成膜方法」
図面を参照して、本発明に係る一実施形態の成膜方法について説明する。本発明の成膜方法は、基板上に成膜された、ＩｎＧａＺｎＯ４（ＩＧＺＯ）等の酸化物半導体膜上に、プラズマを用いるスパッタ法により薄膜を成膜するものである。
【００２８】
プラズマを用いるスパッタ法としては、特に制限されないが、２極スパッタリング法、３極スパッタリング法、直流スパッタリング法、高周波スパッタリング法（ＲＦスパッタ法）、ＥＣＲスパッタリング法、マグネトロンスパッタリング法、対向ターゲットスパッタリング法、及びパルススパッタ法等が挙げられる。
【００２９】
本実施形態では、ＲＦスパッタ法を例に説明をする。図１Ａは装置の全体構成を示す断面図であり、図１Ｂは成膜中の様子を模式的に示す図である。視認しやすくするために各部の縮尺は適宜変更してある。本実施形態では高周波スパッタリング装置（ＲＦスパッタリング装置）を例として説明する。
【００３０】
図１Ａに示す成膜装置１００は、内部に、基板Ｂが装着可能であり、装着された基板Ｂを所定温度に加熱することが可能な基板ホルダ１１と、ターゲットＴが装着可能なターゲットホルダ１２とが備えられた真空容器１０から概略構成されている。本実施形態の装置では、真空容器１０内が成膜室となっている。真空容器１０内において、基板ホルダ１１とターゲットホルダ１２とは互いに対向するように離間配置されている。真空容器１０はステンレス等の導電体からなり、接地されている。
【００３１】
基板Ｂは特に制限されず、Ｓｉ基板、酸化物基板、ガラス基板、及び各種フレキシブル基板など、用途に応じて適宜選択することができる。基板Ｂはかかる基板に電極等の膜が形成されたものでもよい。ターゲットＴの組成は、成膜する膜の組成に応じて選定される。
【００３２】
成膜装置１００においては、プラズマ電極（本実施形態ではターゲットホルダ１２がプラズマ電極として機能する。）の放電により真空容器１０内に導入されたガスＧがプラズマ化され、Ａｒイオン等のプラスイオンが生成する。生成したプラスイオンはターゲットＴをスパッタする。プラスイオンにスパッタされたターゲットＴの構成元素は、ターゲットから放出され中性あるいはイオン化された状態で基板Ｂに成膜される。図中、符号Ｐがプラズマ空間を模式的に示している。
【００３３】
成膜装置１００には、真空容器１０内にプラズマ化させるガスＧを導入するガス導入手段が設けられている。ガス導入手段は、プラズマ化させるガスＧの供給源（図示略）と、供給源から供給されたガスＧを真空容器１０内に導入するガス導入管１８とから構成されている。
【００３４】
成膜装置１００には、真空ポンプ等の排気手段（図示略）に接続され、真空容器１０内のガスの排気Ｖを行うガス排出管１９が備えられている。真空容器１０に対するこれらガス導入管１８とガス排出管１９との接続箇所は適宜設計でき、これらガス導入管１８とガス排出管１９は真空容器１０内のガス濃度がなるべく均一になるように設けられることが好ましい。ガスＧとしては特に制限なく、Ａｒ、又はＡｒ／Ｏ２混合ガス等が使用される。
【００３５】
図１Ｂに模式的に示すように、プラズマ電極１２の放電により真空容器１０内に導入された成膜ガスＧがプラズマ化され、Ａｒイオン等のプラスイオンＩｐが生成する。生成したプラスイオンＩｐはターゲットＴをスパッタする。プラスイオンＩｐにスパッタされたターゲットＴの構成原子或いは粒子（スパッタ粒子）Ｔｐは、ターゲットから放出され中性あるいはイオン化された状態で成膜基板Ｂ（あるいは成膜基板Ｂ上に既に成膜されている薄膜表面）に蒸着される。図中、符号Ｐがプラズマ空間を示している。
【００３６】
プラズマ空間Ｐの電位は、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）となる。成膜基板Ｂの電位は基板電位Ｖｓｕｂ（Ｖ）となる。このプラズマ空間Ｐの電位と成膜基板Ｂの電位との電位差｜Ｖｓ−Ｖｓｕｂ｜の加速電圧により、ターゲットＴと成膜基板Ｂとの間にあるスパッタ粒子Ｔｐは、運動エネルギーを得て成膜基板Ｂ上に成膜された酸化物半導体膜１上に薄膜として堆積する。なお、酸化物半導体膜１と成膜基板Ｂはほぼ同じ電位と考えられる。
【００３７】
基板ホルダ１１は、基板Ｂが載置される板状のホルダ本体１１Ａと、ホルダ本体１１Ａに取り付けられ、基板Ｂの端部を固定する固定部材１１Ｂとから概略構成されている。基板ホルダ１１は、真空容器１０の内底面に取り付けられた保持部材１５により保持されている。
【００３８】
ホルダ本体１１Ａ、固定部材１１Ｂ、及び保持部材１５はいずれもステンレス等の導電体からなり、保持部材１５と真空容器１０とは絶縁材を介して互いに絶縁されている（絶縁材については図示略）。基板ホルダ１１は真空容器１０の外部に配置された直流電流印加ユニット（電位調整手段）１７に電気的に接続されており、基板ホルダ１１に電位が印加可能であると共に、その電位が調整可能に構成されている。直流電流印加ユニット１７は、直流電源１７Ａと整合回路１７Ｂとから概略構成されている。整合回路１７Ｂは必要に応じて設けられるものであり、直流電源１７Ａと基板ホルダ１１との間に整合回路１７Ｂを介在させることで、基板ホルダ１１の電位調整が容易となり、好ましい。
【００３９】
本実施形態では、ホルダ本体１１Ａ、固定部材１１Ｂ、及び保持部材１５が同電位となっている。基板ホルダ１１に直流バイアス電流を印加する本実施形態では、基板自体が導電体である、あるいは基板は絶縁体であっても基板表面に電極等の導電体膜が形成されていることが好ましい。かかる構成では、基板Ｂと基板ホルダ１１とを効果的に同電位にすることができ、好ましい。圧電体膜等の成膜では、通常下地に下部電極が形成されているので、基板電位と基板ホルダ１１とを同電位にすることができる。
【００４０】
本実施形態では、基板ホルダ１１のホルダ本体１１Ａのサイズが、基板Ｂの外周から基板Ｂの側方に１０ｍｍ以上大きく設計されていることが好ましい。
【００４１】
ターゲットホルダ１２はターゲットＴが載置される板状のホルダ本体からなり、真空容器１０に取り付けられた保持部材１６により保持されている。保持部材１６と真空容器１０とは絶縁材を介して互いに絶縁されている。保持部材１６は真空容器１０の外部に配置された高周波電源（ＲＦ電源）１３に接続されており、ターゲットホルダ１２がプラズマを発生させるためのプラズマ電極（カソード電極）となっている。高周波電源１３のターゲットホルダ接続側と反対側は接地されている。
【００４２】
本実施形態では、真空容器１０内にプラズマを発生させるプラズマ発生手段１４として、高周波電源１３及びプラズマ電極（カソード電極）として機能するターゲットホルダ１２が備えられている。
【００４３】
背景技術において述べたように、プラズマを用いるスパッタ法により、ＩＧＺＯ等の酸化物半導体膜１上に薄膜２を成膜する際に、プラズマダメージにより酸化物半導体膜１のキャリア密度が高くなり、電気特性を低下させること、そして、通常、キャリア密度は、膜中の酸素欠損量により制御されることを述べた。
【００４４】
特許文献１及び非特許文献１、２より、スパッタ法におけるプラズマダメージによるキャリア密度の増大は、酸化物半導体膜１へのプラズマイオンの衝突により酸化物半導体膜中１の酸素がスパッタされて膜中から抜ける、酸素欠損によるものと考えられる。
【００４５】
膜中の酸素量によりキャリア密度が変化することは本発明者も確認している。本発明者は、ＩＧＺＯ膜のスパッタ成膜時の成膜ガス中の酸素量を変化させて、膜中の酸素量とキャリア密度との関係を調べた。その結果、酸素量が多くなるほどキャリア密度が低くなること、そして、成膜ガス中の酸素の体積分率を約０.８％とすることにより、薄膜トランジスタの半導体膜として用いる場合に、０Ｖ近辺で立ち上がる良好な特性を有するキャリア密度（１×１０１４〜１×１０１５（個／ｃｍ３））が得られることを確認している。
【００４６】
酸素欠損を補う方法としては、特許文献１では酸素を真空容器中に流入させて積極的に酸素元素を膜中に注入する方法が開示されているが、既に述べたようにフローむらにより、酸素欠損抑制効果が膜面内にて均一に得られないことから、膜質が不均一となり、酸化物半導体膜としての信頼性が低いものとなってしまう。更に、酸素を真空容器中に流入させると成膜速度に大きく影響を及ぼし良好な生産性を維持することが難しい。
【００４７】
本発明者は、下地となる酸化物半導体膜のキャリア密度の面内均一性を保って酸素欠損を補う方法について鋭意検討を行った。
【００４８】
上記のように、酸化物半導体膜１への酸素欠損（プラズマダメージ）は、酸化物半導体膜１がスパッタされることにより生じる現象である。プラズマイオンは、自分自身の電位と、スパッタするターゲットあるいは基板との電位差によりエネルギーを得てターゲットあるいは基板をスパッタする。
【００４９】
図２は、ＲＦスパッタ装置内のＡｒ＋プラズマ空間中において基板を接地した場合の、基板―ターゲット間の電位の分布の様子を示す模式図である。図２に示されるように、ＡｒガスはプラズマによりＡｒ＋と電子に電離しており、ターゲット側はＡｒ＋と電子のＲＦの反応速度の違いによる自己バイアスにより負電位（−１００〜−１５０Ｖ程度）となっている。プラズマ電位は、基板―ターゲット間のプラズマ空間においてＡｒ＋の電位（最大電位）となり、接地されている基板では０Ｖとなっている。
【００５０】
Ａｒ＋プラズマイオンは陽イオンであるため、負電位のターゲット側に加速してターゲットに衝突するが、ターゲットの構成元素のスパッタ閾値以上のエネルギーを有している場合にその元素は叩き出され（スパッタされ）、対向配置されている基板側に成膜される。プラズマのエネルギーは、プラズマイオンとスパッタされる側の電位差が大きいほど大きくなる。
【００５１】
一方、図示されるように、基板電位Ｖｓｕｂとプラズマ電位Ｖｓとにも電位差があるため、その電位差に応じたエネルギーで基板側の表面はスパッタされ、これがプラズマダメージの要因となると考えられる。従って、酸化物半導体膜のプラズマダメージを抑制するためには、酸化物半導体膜の電位、つまり、基板電位Ｖｓｕｂと、プラズマ電位Ｖｓとの電位差｜Ｖｓ―Ｖｓｕｂ｜（Ｖ）を小さくすることにより、酸化物半導体膜表面に衝突するプラズマエネルギーが小さくなり、酸素のスパッタを抑制することができると考えられる。かかる方法では、膜面内において均一性高く、酸化物半導体膜のプラズマダメージによる酸素欠損を抑制することができる。なお、｜Ｖｓ―Ｖｓｕｂ｜（Ｖ）はそのまま電子温度（ｅＶ）に変換することができる。電子温度１ｅＶ＝１１６００Ｋ（Ｋは絶対温度）に相当する。
【００５２】
本発明者は、酸化物半導体膜のプラズマダメージによる酸素欠損を、膜面において均一性高く抑制することができる電位差｜Ｖｓ−Ｖｓｕｂ｜について好適な範囲を見出した。
【００５３】
すなわち、本発明の成膜方法は、基板Ｂ上に成膜された、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜１上に、基板ＢとターゲットＴとを対向させて、プラズマを用いるスパッタ法によりターゲットＴの構成元素を含む薄膜２を形成する成膜方法であって、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と、基板Ｂの基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜が下記式（１）を満足するようにこの電位差を制御して薄膜２を成膜することを特徴とするものである。
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦２０ ・・・（１）
【００５４】
後記実施例の図５に、本発明者が見いだした｜Ｖｓ−Ｖｓｕｂ｜と、酸化物半導体膜のキャリア密度との関係を示してある。一般に、半導体膜のキャリア密度は、キャリア密度が約１Ｘ１０14〜１Ｘ１０1５（個／ｃｍ３）が好適であるとされている。図５には、スパッタ法によって酸化物半導体膜１上に成膜する際、電位差｜Ｖｓ−Ｖｓｕｂ｜が上記式（１）を満足する範囲内であれば、酸化物半導体膜１のキャリア密度を半導体装置等に用いる半導体膜として好適な範囲に維持し、酸化膜半導体膜上に薄膜２を成膜することができることが示されている。
【００５５】
さらに、下記式（２）を満足する場合には、薄膜２形成後の酸化物半導体膜１のキャリア密度は、薄膜２形成前の１０倍以内に抑えられており、酸化物半導体膜１のキャリア密度の変化をさらに良好に抑制でき、好ましい。｜Ｖｓ−Ｖｓｕｂ｜の値は、求められる半導体膜のキャリア密度により設定すればよい。すなわち、｜Ｖｓ−Ｖｓｕｂ｜は、求められる半導体膜のキャリア密度が得られる閾値以下に設定すればよい。
【００５６】
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦１６ ・・・（２）
本実施形態の酸化物半導体膜１上に薄膜２を成膜する方法によれば、酸化物半導体膜１上に薄膜２を成膜する際に電位差｜Ｖｓ−Ｖｓｕｂ｜を好適化することによりプラズマダメージを抑制するため、特許文献１に示される成膜ガス中に酸素を混合する方法に比して、酸化物半導体膜１で得られる酸素欠乏抑制効果の膜面内均一性が高く、その結果、酸化物半導体のキャリア密度を均一且つ良好に維持して、薄膜２を成膜することができる。
【００５７】
電位差｜Ｖｓ−Ｖｓｕｂ｜は、プラズマ電位Ｖｓと基板電位Ｖｓｕｂの差を相対的に変化させればよく、例えば、プラズマ電位Ｖｓと基板電位Ｖｓｕｂのどちらかを変化させてもよく、両方を変化させてもよい。
【００５８】
本実施形態の成膜装置１００では、基板ホルダ１１に直流電流印加ユニット（電位調整手段）１７が電気的に接続されており、基板ホルダ１１に電位が印加可能であると共に、その電位が調整可能に構成されている。かかる構成では、基板Ｂに電圧を印加して基板電位Ｖｓｕｂを制御することにより、電位差｜Ｖｓ−Ｖｓｕｂ｜を制御することが好ましい。プラズマ電位Ｖｓが正電位である場合は、Ｖｓｕｂとして基板Ｂに正電圧をバイアス印加して電位差｜Ｖｓ−Ｖｓｕｂ｜を制御する。
【００５９】
基板Ｂにバイアス印加することにより、電位差｜Ｖｓ−Ｖｓｕｂ｜を制御する構成では、成膜速度や、膜質等に影響を及ぼすプラズマ電位を変化させない上、成膜ガスに酸素を等の反応速度を低下させるガスを混合しないため成膜速度の低下を抑制し、生産効率よく成膜を実施することができる。
【００６０】
また、既に述べたように、上記式（１）を満足するように｜Ｖｓ−Ｖｓｕｂ｜の制御する期間は、酸化物半導体膜上に薄膜を形成する工程の中の全期間であってもよいし、薄膜の膜厚が下地の酸化物半導体膜表面へのスパッタによる影響が無視できる範囲となるまでの一部の期間としてもよい。例えば、酸化物半導体膜１上に薄膜２を成膜する期間のうち、膜２が所定の厚み、例えば数ｎｍ程度になるまで、電位差｜Ｖｓ−Ｖｓｕｂ｜を２０（Ｖ）以下に制御し、その後電位差｜Ｖｓ−Ｖｓｕｂ｜を２０（Ｖ）以上の値（従来の成膜条件による電位差）に戻して薄膜２の成膜を行ってもよい。
【００６１】
また、式（１）を満足する範囲内に制御する期間中において、電位差｜Ｖｓ−Ｖｓｕｂ｜は一定値に維持してもよく、電位差｜Ｖｓ−Ｖｓｕｂ｜を複数の値に連続的に、あるいは断続的に変化させてもよい。なお、電位差｜Ｖｓ−Ｖｓｕｂ｜を成膜途中に変更することにより、薄膜２の種類によっては、膜特性に影響を及ぼす可能性がある。従って、電位差｜Ｖｓ−Ｖｓｕｂ｜を途中変更する構成は、膜特性への影響を無視できる範囲で行うことが好ましい。
【００６２】
電位差｜Ｖｓ−Ｖｓｕｂ｜の制御は、上記基板電位をバイアス印加により変化させる方法に限らず、電位差｜Ｖｓ−Ｖｓｕｂ｜の制御が行える方法であれば種々の方法を適用できる。
【００６３】
例えば、後記実施例２に示されるように、ターゲット投入電力、成膜圧力により制御することも可能である。しかしながら、後記実施例２の図６、図７に示されるように、成膜圧力及びターゲット投入電力を変化させることにより、プラズマ電位Ｖｓを変化させることは可能であるが、図示されるように変化率が小さく、例えば、Ａｒイオンを用いる場合には、ターゲット投入電力により｜Ｖｓ−Ｖｓｕｂ｜を２０Ｖ以下とするのは難しく、また、成膜圧力により｜Ｖｓ−Ｖｓｕｂ｜を２０Ｖ以下とするには、１０Ｐａ以上の圧力が必要となり、成膜速度が非常に遅くなるため生産性の点で好ましくない。
【００６４】
一般に、スパッタ法においては、ターゲット投入電力は４Ｗ以上、成膜圧力は０．１Ｐａ以上５Ｐａ以下、より好ましくは１Ｐａ以下で成膜を実施しなければ生産性上現実的ではない。成膜圧力は、元素の種類によってその値は異なるが、大きすぎるとターゲットＴからたたき出された粒子が散乱等の影響により基板Ｂに到達する割合が少なくなり成膜が難しくなる。また、小さすぎても安定したプラズマ空間を得ることができない。
【００６５】
従って、成膜圧力及びターゲット投入電力による制御は、生産性を良好に保つことができるプラズマイオン種を用いている構成、基板のバイアス印加と組み合わせる構成、あるいは、薄膜の膜厚が下地の酸化物半導体膜１表面へのスパッタによる影響が無視できる範囲となるまでの最短期間の制御とする構成が好適であると考えられる）。
薄膜２の｜Ｖｓ−Ｖｓｕｂ｜以外の成膜条件としては、成膜装置内のプラズマが安定して発生可能であれば特に制限されないが、良好な生産性で成膜が実施できる条件であることが好ましい。上記酸化物半導体膜１が、フレキシブルデバイスとして好適であることから、使用する基板の耐熱温度以下の温度にて、好適に成膜可能な条件とすることが好ましい。一般に、樹脂基板の耐熱温度は、ポリイミド等の耐熱性の高いもので３００℃程度であることから、成膜温度Ｔｓは３００℃以下であることが好ましい。
【００６６】
基板−ターゲット間距離Ｄは、長いほど成膜速度が遅くなるが、成膜される膜の均一性等は良好になる。また、短すぎるとプラズマの安定性を損なうことから、基板−ターゲット間距離Ｄは４０ｍｍ以上１５０ｍｍ以下であることが好ましい。
以下に、上記本発明の成膜方法を適用するに好適な材料構成について説明する。
【００６７】
本実施形態において、基板Ｂは特に制限されず、Ｓｉ基板、ガラス基板、各種フレキシブル基板等、用途に応じて選択すればよい。本発明では、樹脂基板の耐熱温度以下の温度で成膜が可能な酸化物半導体膜を備えた構成としている。従って、成膜基板Ｂは、樹脂基板等のフレキシブル基板を使用することができる。
【００６８】
フレキシブル基板としては、ポリビニルアルコール系樹脂，ポリカーボネート誘導体（帝人（株）：ＷＲＦ），セルロース誘導体（セルローストリアセテート，セルロースジアセテート），ポリオレフィン系樹脂（日本ゼオン（株）：ゼオノア、ゼオネックス），ポリサルホン系樹脂（ポリエーテルサルホン，ポリサルホン），ノルボルネン系樹脂（ＪＳＲ（株）： アートン），ポリエステル系樹脂（ＰＥＴ，ＰＥＮ，架橋フマル酸ジエステル）ポリイミド系樹脂，ポリアミド系樹脂，ポリアミドイミド系樹脂，ポリアリレート系樹脂，アクリル系樹脂，エポキシ系樹脂，エピスルフィド系樹脂，フッ素系樹脂，シリコーン系樹脂フィルム，ポリベンズアゾ-ル系樹脂，シアネート系樹脂，芳香族エーテル系樹脂（ポリエーテルケトン），マレイミド−オレフィン系樹脂等の樹脂基板、液晶ポリマー基板、
また、これら樹脂基板中に酸化ケイ素粒子，金属ナノ粒子，無機酸化物ナノ粒子，無機窒化物ナノ粒子, 金属系・無機系のナノファイバー又はマイクロファイバー，カーボン繊維，カーボンナノチューブ，ガラスフェレーク，ガラスファイバー，ガラスビーズ，粘土鉱物、雲母派生結晶構造を含んだ複合樹脂基板、
薄いガラスと上記単独有機材料との間に少なくとも1回の接合界面を有する積層プラスチック材料、無機層（ex.ＳｉＯ２, Ａｌ２Ｏ３, ＳｉＯｘＮｙ）と有機層（上記）を交互に積層することで少なくとも１回以上の接合界面を有するバリア性能を有する複合材料、
ステンレス基板、あるいはステンレスと異種金属を積層した金属多層基板、アルミニウム基板、あるいは、表面に酸化処理（例えば、陽極酸化処理）を施すことで、表面の絶縁性を向上してある酸化被膜付きのアルミニウム基板等を挙げることができる。
【００６９】
酸化物半導体膜１としては、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体からなる（不可避不純物を含んでもよい）ものであれば特に制限されないが、下記一般式（Ｐ１）で表されるＩｎＧａＺｎＯ４（ＩＧＺＯ）等のホモロガス化合物が一例として挙げられる。
（Ｉｎ２−ｘＧａｘ）Ｏ３・（ＺｎＯ）ｍ・・・（Ｐ１）
（式中０＜ｘ＜２かつｍ＞０）
【００７０】
酸化物半導体膜１の成膜方法は特に制限されず、気相法、液相法など、用いる基板や酸化物半導体の種類に応じて好適な成膜方法を用いてよい。
【００７１】
酸化物半導体膜１上に成膜する薄膜２としては特に制限されず、導電体膜、半導体膜、絶縁体膜、及び誘電体膜等の任意の組成の膜の成膜に適用することができる。薄膜トランジスタの半導体層として酸化物半導体膜１を用いる場合には、保護膜やゲート絶縁膜、層間絶縁膜等の絶縁膜、及びソース／ドレイン電極等が挙げられる。
【００７２】
薄膜トランジスタのこれらの絶縁膜としては、Ｇａ２Ｏ３、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＯＮ、ＳｉＮ、ＨｆＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＭｇＯ等の酸化物からなる（不可避不純物を含んでもよい。）絶縁膜が挙げられる。
【００７３】
また、ソース／ドレイン電極としては、Ｐｔ，Ａｕ，Ｐｄ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｇ，Ｗ，Ｃｕ，Ｔｉ，Ｉｎ，Ｓｎ等の金属又はこれらの合金、錫酸化物、酸化インジウム、インジウム錫酸化物（ＩＴＯ）等が挙げられる。
【００７４】
Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体においては、構成元素のスパッタされやすさ（スパッタ率）は酸素が格段に高い（スパッタ閾値が格段に低いことと同意）。従って、上記酸化物半導体膜においては、その上に成膜する膜のスパッタ成膜時に、膜表面から抜けて欠損を生じる元素は酸素の割合が格段に大きく、酸素欠損はキャリア密度へ大きく影響を及ぼす要因となる。上記Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅのスパッタ率は、Ｚｎが大きいが、今回、酸化物半導体膜上に成膜する各種膜（保護膜、絶縁膜、電極等）の成膜条件下においては、これらの元素についてはほぼ同様と考えてよく、酸素欠損による影響を考慮すればよい。ここで、「スパッタ率」とは、入射イオンの数とそれによってスパッタされた原子数との比で定義されるものであり、その単位は（ａｔｏｍｓ／ｉｏｎ）である。例えば、「真空ハンドブック」（（株）アルバック編、オーム社発行）の表８.１.７には、Ａｒイオン３００ｅＶの条件におけるスパッタ率が記載されている。
【００７５】
本発明の成膜方法は、基板Ｂ上に成膜されたＩＧＺＯ等の酸化物半導体膜１上に、プラズマを用いるスパッタ法により、薄膜２を形成する際に、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜を、２０（Ｖ）以下となるように制御して成膜している。かかる構成によれば、酸化物半導体膜１のプラズマダメージによる酸素欠損を、膜面内において均一性高く抑制することができる。従って、本発明によれば、下地となるＩＧＺＯ等の酸化物半導体膜１のキャリア密度を膜面内において均一性高く維持して薄膜２を成膜することができる。
【００７６】
また、プラズマ電位Ｖｓが正であり、基板Ｂに正電圧をバイアス印加して電位差｜Ｖｓ−Ｖｓｕｂ｜を制御する構成では、成膜速度を大きく低下させることなく電位差を制御することができ、好ましい。
【００７７】
「半導体装置（薄膜素子）」
図３Ａから図３Ｄを参照して、上記実施形態の酸化物半導体膜１及び薄膜２を用いた半導体装置（薄膜素子）３及びその製造方法について説明する。本実施形態では、ボトムゲート型を例として説明する。図３Ａから図３Ｄは、薄膜トランジスタ（ＴＦＴ）の製造工程図（基板の厚み方向の断面図）である。視認しやすくするため、構成要素の縮尺は実際のものとは適宜異ならせてある。
【００７８】
本実施形態の半導体装置（薄膜トランジスタ：ＴＦＴ）３は、基板Ｂ上に、上記実施形態の酸化物半導体膜１を用いて得られた活性層３２と、上記実施形態の成膜方法により成膜された保護膜（絶縁膜）２と、電極とを備えたものである。
【００７９】
まず、図３Ａに示すように、基板Ｂを用意し、ｎ＋Ｓｉ等からなるゲート電極３０及びゲート絶縁膜３１を形成する。ゲート絶縁膜３１としては、先述の絶縁体材料等があげられる。基板Ｂは、上記実施形態で説明したのと同様の基板が使用できる。
【００８０】
次いで、図３Ｂに示すように、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜１（活性層３２）を形成する。成膜方法については、上記成膜方法の実施形態において記載したとおりである。
【００８１】
さらに、図３Ｃに示すように、活性層３２上にソース電極３３及びドレイン電極３４を形成する。ソース電極３３及びドレイン電極３４は、スパッタ法、蒸着法等の気相成膜とフォトリソグラフィ法によるパターニングを組み合わせた製造方法やインクジェット法等により形成することができる。
【００８２】
最後に、図３Ｄに示すように、活性層３２、ソース電極３３及びドレイン電極３４上に上記実施形態の成膜方法により、保護膜（絶縁膜）２を形成する。
以上の工程により、本実施形態の半導体装置（ＴＦＴ）３が製造される。
【００８３】
本実施形態の半導体装置（ＴＦＴ）３は、酸化物半導体膜１を用いて得られた活性層３２上に、上記本発明の成膜方法により成膜された保護膜２を備えたものであるので、上記本発明の成膜方法と同様の効果を奏する。本実施形態の半導体装置３は、信頼性の高いキャリア密度の安定した酸化物半導体膜１を備えているので、ＯＮ−ＯＦＦ特性が良好かつ安定性の高いものとなる。
【００８４】
また、本実施形態において半導体装置の製造方法では、全工程の成膜を３００℃以下の成膜温度にて実施することができるため、耐熱性の低いフレキシブル基板等上にも良好な半導体特性を示す半導体装置３を得ることができる。従って、本発明の半導体装置の製造方法によれば、フレキシブルな大画面有機ＥＬディスプレイ等の様々な電気製品に好適に用いることができる、高品質な半導体装置を提供可能である。
【００８５】
本実施形態のようなボトムゲート型の場合、ソース電極３３及びドレイン電極３４を生産性の高いスパッタ法により成膜する場合は、上記本発明のスパッタ法による成膜方法により成膜する構成とすることが好ましい。ソース電極３３及びドレイン電極３４をスパッタ法により成膜する際に受けるプラズマダメージは、オーミックコンタクトの観点からは良い方向に働くが、酸化物半導体膜のキャリア密度が高くなると、ソースードレイン間の抵抗が下がり、半導体装置のＯＮ−ＯＦＦ特性が低下してしまう。従って、ソース電極３３及びドレイン電極３４を上記本発明の成膜方法により成膜することにより、ＯＮ−ＯＦＦ特性のより良好な半導体装置を製造することができる。
【００８６】
「設計変更」
上記実施形態において、スパッタ成膜装置としてＲＦスパッタ成膜装置を用いたが、上記の成膜条件となるようにプラズマ空間電位を調整できればスパッタリング装置は特に制限されない。
【００８７】
なお、本実施例は、プラズマ電位Ｖｓが基板電位Ｖｓｕｂより高い場合の例であるが、基板電位Ｖｓｕｂがプラズマ電位Ｖｓより高い場合も、電位差｜Ｖｓ−Ｖｓｕｂ｜が上述の値以下になるよう制御すれば、同様の効果を得ることができる。
【００８８】
また、酸化物半導体膜１を備えた半導体装置について説明したが、半導体装置以外の、センサやアクチュエータなどの半導体デバイスにも適用可能である。
【実施例】
【００８９】
本発明に係る実施例及び比較例について説明する。
（実施例１）
約１ｃｍ２の正方形の市販の合成石英基板（１ｍｍ厚，入江株式会社製Ｔ−４０４０合成石英基板）上に、ＩＧＺＯ半導体膜、電極、及び、上記本発明の成膜方法により成膜された絶縁膜（保護膜）を備えた薄膜素子サンプルを下記のようにして複数用意した。図４Ａは、薄膜素子サンプルの上面図、図４Ｂは図４ＡのＡ−Ａ’断面図である。図４Ａにおいて、基板の縦辺および横辺のサイズはＷ１＝１０（ｍｍ）、ＩＧＺＯ膜の縦辺および横辺のサイズはＷ２＝８（ｍｍ）、電極間の距離はＷ３＝６（ｍｍ）である。
【００９０】
まず、パスカル社製マルチスパッタ装置を用いて、基板上に膜厚５０ｎｍのＩＧＺＯ膜を成膜した。成膜条件は、基板温度Ｔｓ＝常温、到達真空度６．０Ｘ１０−６Ｐａ、Ａｒ／Ｏ２混合雰囲気（Ｏ２体積分率０．８％）、成膜圧力０．８Ｐａ、ターゲットＩｎＧａＺｎＯ４及びＺｎＯ（共に、４Ｎターゲット）、基板―ターゲット間距離１５０ｍｍ、ターゲット投入電力ＤＣ５０Ｗ（ＩＧＺＯ）、ＤＣ１０Ｗ（ＺｎＯ）、成膜時間３０分であった。
【００９１】
次いで、上記ＩＧＺＯ膜上の４つの角領域に、Ｔｉ／Ａｕ電極（厚み５０ｎｍ／２００ｎｍ）を真空蒸着法により成膜した。
【００９２】
成膜されたＩＧＺＯ膜のキャリア密度を、東陽テクニカ製ＡＣホール測定システム（ＲＥＳＩＴＥＳＴ８３００）を用いて測定したところ、キャリア密度は約２Ｘ１０１４（個／ｃｍ３）であった。
【００９３】
複数の各薄膜素子サンプルに対し、ＩＧＺＯ成膜時と同じスパッタ装置を用いて、それぞれ異なる電位差｜Ｖｓ―Ｖｓｕｂ｜となるように基板に接地電位（０Ｖ）〜２６Ｖの範囲でバイアス印加して、絶縁膜であるＧａ２Ｏ３を、電極表面が一部露出するようにメタルマスクを使用して成膜した。なお、日本高周波製トリプルプローブモニタ（ＴＰＭ−２０００）を用いて、図１Ａに示す基板位置近傍Ｃのプラズマ電位を測定したところ、プラズマ電位Ｖｓは２６（Ｖ）であった。
【００９４】
成膜条件は、基板温度Ｔｓ＝常温、到達真空度７．０Ｘ１０−６Ｐａ、Ａｒ雰囲気、成膜圧力０．４Ｐａ、ターゲットＧａ２Ｏ３（４Ｎターゲット）、基板―ターゲット間距離１５０ｍｍ、ターゲット投入電力ＲＦ５０Ｗ、成膜時間３０分であった。
【００９５】
絶縁膜成膜後の薄膜素子のキャリア密度を、上記と同様にして測定した結果を表１及び図５に示す。表１及び図５には、基板電位を接地電位（０Ｖ）とした場合（｜Ｖｓ―Ｖｓｕｂ｜≒２６Ｖ）には、キャリア密度が約１Ｘ１０１７（個／ｃｍ３）に増大していること、そして、基板へのバイアス印加により、｜Ｖｓ―Ｖｓｕｂ｜を２０Ｖ以下とすれば、キャリア密度の増大を１桁以内に抑制できること、更に、１６Ｖ以下とすることにより、良好な半導体特性を有する範囲内のキャリア密度（１×１０１４〜１×１０１５（個／ｃｍ３）に維持できることが示されている。
【００９６】
以上により、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜を２０（Ｖ）以下、好ましくは１６Ｖ以下に制御することで、プラズマイオンによる酸化物半導体膜への衝突による酸素欠損を抑え、酸化物半導体膜中のキャリア密度の増大を抑制して、酸化物半導体膜上に薄膜を成膜することが可能であることが実証された。
【表１】
【００９７】
（実施例２）
基板へのバイアス印加以外の方法で｜Ｖｓ―Ｖｓｕｂ｜を２０Ｖ以下に制御可能な成膜条件について検討を行った。成膜条件として、成膜圧力（デポ圧）及びターゲット投入電力を選定し、基板電位を接地電位として、これらの成膜条件を変化させた時の図１Ａに示す基板位置近傍Ｃのプラズマ電位の変化の様子を、実施例１と同様に日本高周波製トリプルプローブモニタ（ＴＰＭ−２０００）を用いて調べた。変化させた成膜条件以外の成膜条件は実施例１と同様とした。
【００９８】
図６及び図７に得られた結果を示す。図６は、ターゲット投入電力と基板電位の関係を示した図であり、図７は、成膜圧力と基板電位の関係を示した図である。
【００９９】
図６に示されるように、ターゲット投入電力を２５Ｗ〜１００Ｗの間で変化させると、プラズマ電位Ｖｓ２２Ｖ〜３０Ｖに、つまり、電位差｜Ｖｓ−Ｖｓｕｂ｜を２２Ｖ〜３０Ｖに制御できることが確認された。
【０１００】
また、図７に示されるように、成膜圧力を、０．４Ｐａ〜２０Ｐａまで変化させると、プラズマ電位Ｖｓ１８Ｖ〜２６Ｖに、つまり、電位差｜Ｖｓ−Ｖｓｕｂ｜を１８Ｖ〜２６Ｖに制御できることが確認された。
【産業上の利用可能性】
【０１０１】
本発明は、プラズマを用いるスパッタ法による任意の組成を有する成膜に適用することができる。本発明は、液晶ディスプレイや有機ＥＬディスプレイに搭載される薄膜トランジスタや、Ｘ線センサ、アクチュエータの製造に好ましく適用することができる。
【符号の説明】
【０１０２】
１ 酸化物半導体膜
２ 薄膜（絶縁膜，保護膜）
３ 半導体装置（薄膜素子，薄膜トランジスタ）
１０ 真空容器
１１ 基板ホルダ
１２ プラズマ電極（ターゲットホルダ）
１３ 高周波電源
１４ プラズマ発生手段
１７ 直流電流印加ユニット（電位調整手段）
１８ ガス導入管
１９ ガス排出管
２１，２２，３０，３３，３４ 電極
１００ スパッタ成膜装置
Ｂ 成膜基板
Ｇ 成膜ガス
Ｉｐ プラスイオン
Ｐ プラズマ空間
Ｔ ターゲット
Ｔｐ スパッタ粒子
Ｖｓｕｂ 基板電位
Ｖｓ プラズマ電位
【技術分野】
【０００１】
本発明は、スパッタ法により、ＩＧＺＯ等の酸化物半導体膜下地上に薄膜を成膜する成膜方法および該方法を用いて得られた半導体装置に関するものである。
【背景技術】
【０００２】
近年、液晶ディスプレイや有機エレクトロルミネッセンス（有機ＥＬ）ディスプレイ等の駆動素子として、薄膜トランジスタ（ＴＦＴ）等の半導体装置が広く使用されている。薄膜トランジスタにおける半導体膜としては、アモルファスシリコンや低温ポリシリコン等が一般的に用いられているが、これらの半導体膜の成膜には高温プロセスが不可欠であり、樹脂基板等耐熱性の低いフレキシブル基板上への成膜は困難である。
【０００３】
そこで、低温成膜が可能な半導体膜としてＩＧＺＯ等の酸化物半導体膜が注目されている。酸化物半導体膜は、樹脂基板の耐熱温度以下の温度でも成膜できるため、フレキシブルＥＬディスプレイ等に用いる薄膜トランジスタや薄膜センサ等の半導体膜として期待されている。
【０００４】
この酸化物半導体膜上に絶縁膜等の薄膜を成形する際に、高温処理を用いずに薄膜形成可能なスパッタ法（スパッタリング法）が主に用いられる。スパッタ法は、高真空中でプラズマ放電により生成されるＡｒイオン等のプラズマイオンをターゲットに衝突させて、これによりたたき出されたターゲットの構成原子或いは粒子（以下、スパッタ粒子という。）を成膜基板の表面に堆積させることにより成膜する方法である。
【０００５】
スパッタ法により酸化物半導体膜上に薄膜を形成する際に、プラズマイオンは、ターゲットだけではなく、基板上に成膜された酸化物半導体膜にも衝突し、酸化物半導体膜にプラズマダメージを与えることが問題となっている。非特許文献１のＦｉｇ．２には（図８）、ＩＧＺＯ膜へのＡｒプラズマ照射時間に対する、ＩＧＺＯ膜の電気抵抗への影響が示されている。非特許文献１のＦｉｇ．２には、Ａｒイオンを照射する時間が長い程、ＩＧＺＯ膜の電気抵抗率が減少し、キャリア密度が高くなることが示されている。
【０００６】
特許文献１の段落［００２２］には、通常、酸化物半導体の電気伝導度や電子キャリア密度は成膜時の酸素分圧により制御され、主として薄膜中の酸素欠損量を制御することにより電子キャリア密度を制御することが記載されている。特許文献１には、上記酸素欠損を抑制するために、スパッタ法による薄膜成膜時に酸素を流入する方法が開示されている。
【０００７】
また、非特許文献１には、ＩＧＺＯ膜上にＳｉＯ２保護膜を成膜する際の酸素条件によって、得られる薄膜トランジスタの閾値電圧をシフトさせ、電気特性に影響を及ぼすことが記載されている（非特許文献１、Ｆｉｇ．５）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２１８４９５号公報
【非特許文献】
【０００９】
【非特許文献１】“Improvements in the device characteristics of amorphous indium gallium zinc oxide thin-film transistors by Ar plasma treatment”, Sumsung SDI Co. Ltd., Applied Physics Letters 90, 262106 2007.
【非特許文献２】“World’s Largest(15-inch) XGA AMLCD Panel Using IGZO Oxide TFT”, Sumsung Electronics Co. Ltd., SID08 DIGEST, p.625-628
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１の、成膜ガス中の酸素流量により調整する方法では、酸素のフローむらより、酸化物半導体膜表面の位置によって成膜ガス中の酸素量が異なり、酸素導入による効果を均一に得ることが難しく、このため、膜面内において均一なキャリア密度を有する信頼性の高い膜を得ることが難しい。半導体膜の信頼性は、それを用いた薄膜素子の素子特性に大きく影響を与え、例えば、薄膜トランジスタでは、キャリア密度の信頼性の低い半導体膜を用いると、Ｖｇ−Ｉｄ特性において、ドレイン電流が立ち上がるゲート印加電圧および閾値電圧が負側にシフトし、薄膜トランジスタ特性上好ましくない性質を示すことが、特許文献１にも記載されている。
【００１１】
非特許文献１には、酸素条件の制御方法については一切記載されていないため、具体的な成膜条件が不明である。
【００１２】
本発明は上記問題に鑑みてなされたものであり、スパッタ法により酸化物半導体膜上へ薄膜を成膜する際に、下地となるＩＧＺＯ等の酸化物半導体膜のキャリア密度を膜面内において均一性高く維持することが可能な成膜方法を提供することを目的とするものである。
【００１３】
また、本発明は、上記成膜方法を用いて得られた、素子特性及び信頼性の良好な半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明の成膜方法は、基板上に成膜された、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜上に、前記基板とターゲットとを対向させて、プラズマを用いるスパッタ法により前記ターゲットの構成元素を含む薄膜を形成する成膜方法において、
該薄膜の成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と、前記基板の基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜が下記式（１）を満足するように前記電位差を制御して前記薄膜を成膜することを特徴とするものである。本発明の成膜方法において、下記式（２）を満足するように前記電位差を制御して前記薄膜を成膜することが好ましい。
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦２０ ・・・（１）、
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦１６ ・・・（２）
【００１５】
ここで、プラズマ電位とは、成膜ガスがスパッタ装置内において電離したプラズマイオンの電位の絶対値の最大値を意味する。例えば、成膜ガスとしてＡｒガスを用いる場合は、Ａｒ＋イオン電位の最大値を意味するものとする。
【００１６】
本明細書において、「電位」は、ラングミュアプローブを用いてシングルプローブ法あるいはトリプルプローブ法により測定するものとする。原理的に測定可能であれば他の手法でも構わない。
【００１７】
また、成膜時の電位差｜Ｖｓ−Ｖｓｕｂ｜を２０（Ｖ）以下となるように制御する期間は、酸化物半導体膜上に薄膜を形成する工程の中の全期間である必要はなく、薄膜の膜厚が下地の酸化物半導体膜表面へのスパッタによる影響が無視できる範囲となるまで制御すればよい。
【００１８】
また、電位差｜Ｖｓ−Ｖｓｕｂ｜は、プラズマ電位Ｖｓと基板電位Ｖｓｕｂの差を相対的に変化させればよいが、成膜速度に大きく影響を与えずに変化させることができることから、基板電位Ｖｓｕｂにバイアス印加して変化させることが好ましい。成膜速度に大きく影響を与えない範囲内であれば、プラズマ電位Ｖｓと基板電位Ｖｓｕｂのどちらか、又は両方を変化させてもよい。プラズマイオンが正イオンでありプラズマ電位Ｖｓが０Ｖより大きく５０Ｖ以下である場合は、前記基板に正電圧をバイアス印加して電位差｜Ｖｓ−Ｖｓｕｂ｜を制御することが好ましい。また、本発明の成膜方法は、前記酸化物半導体膜が、下記一般式（Ｐ１）で表される1種または複数種の酸化物からなる（不可避不純物を含んでもよい）場合に好適に適用することができる。
（Ｉｎ２−ｘＧａｘ）Ｏ３・（ＺｎＯ）ｍ・・・（Ｐ１）
（式中０＜ｘ＜２かつｍは自然数）
【００１９】
本発明の成膜方法において、前記成膜時の基板温度Ｔｓが３００℃以下であり、前記基板と前記ターゲットとの距離Ｄが４０ｍｍ以上１５０ｍｍ以下であり、成膜圧力Ｐが０．１Ｐａ以上５Ｐａ以下であることが好ましく、成膜圧力Ｐは０．１Ｐａ以上１．０Ｐａ以下であることがより好ましい。
【００２０】
また、本発明の成膜方法において、前記薄膜が絶縁体膜である場合に好適に適用することができる。
【００２１】
本発明の薄膜素子は、基板上に成膜された、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜と、上記本発明の成膜方法により成膜された薄膜とを備えたことを特徴とするものである。かかる薄膜素子としては、前記酸化物半導体膜からなる活性層と、前記薄膜からなるゲート絶縁膜とを備えた薄膜トランジスタ等の半導体装置が挙げられる。
【００２２】
上記本発明の薄膜素子は、基板を用意し、該基板上にＩｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜を成膜する工程と、
該酸化物半導体膜上に、上記本発明の成膜方法により絶縁膜を形成する工程と、
前記酸化物半導体膜に電圧を印加する、又は、該酸化物半導体膜から電流を取り出す電極を形成する工程とを有する薄膜素子の製造方法により製造することができる。
【００２３】
また、本発明の薄膜素子の製造方法において、前記電極を、上記本発明の成膜方法を用いて形成することが好ましい。
【発明の効果】
【００２４】
本発明の成膜方法は、基板上に成膜されたＩＧＺＯ等の酸化物半導体膜上に、プラズマを用いるスパッタ法により、薄膜を形成する際に、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜を２０（Ｖ）以下となるように制御して成膜している。かかる構成によれば、酸化物半導体膜のプラズマダメージによる酸素欠損を、膜面内において均一性高く抑制することができる。従って、本発明によれば、下地となるＩＧＺＯ等の酸化物半導体膜のキャリア密度を膜面内において均一性高く維持することができる。
【００２５】
また、プラズマ電位Ｖｓが正であり、基板に正電圧をバイアス印加して電位差を制御する構成では、成膜レートを大きく低下させることなく電位差｜Ｖｓ−Ｖｓｕｂ｜を制御することができる。
【図面の簡単な説明】
【００２６】
【図１Ａ】本発明の成膜方法好適なＲＦスパッタ成膜装置の概略断面図
【図１Ｂ】スパッタ成膜中の様子を模式的に示す図
【図２】ＲＦスパッタ装置内のＡｒ＋プラズマ空間中における基板―ターゲット間の電位の分布の様子を示す模式図
【図３Ａ】本発明に係る一実施形態の半導体装置（薄膜素子）の製造工程を示す断面図（その１）
【図３Ｂ】本発明に係る一実施形態の半導体装置の製造工程を示す断面図（その２）
【図３Ｃ】本発明に係る一実施形態の半導体装置の製造工程を示す断面図（その３）
【図３Ｄ】本発明に係る一実施形態の半導体装置の製造工程を示す断面図（その４）
【図４Ａ】実施例１の薄膜素子サンプルの上面図
【図４Ｂ】図４ＡのＡ−Ａ’断面図
【図５】電位差｜Ｖｓ−Ｖｓｕｂ｜と酸化物半導体膜のキャリア密度の関係を示す図
【図６】ターゲット投入電力と基板電位の関係を示す図
【図７】圧力と基板電位の関係を示す図
【図８】非特許文献１のＦｉｇ．２
【発明を実施するための形態】
【００２７】
「薄膜の成膜方法」
図面を参照して、本発明に係る一実施形態の成膜方法について説明する。本発明の成膜方法は、基板上に成膜された、ＩｎＧａＺｎＯ４（ＩＧＺＯ）等の酸化物半導体膜上に、プラズマを用いるスパッタ法により薄膜を成膜するものである。
【００２８】
プラズマを用いるスパッタ法としては、特に制限されないが、２極スパッタリング法、３極スパッタリング法、直流スパッタリング法、高周波スパッタリング法（ＲＦスパッタ法）、ＥＣＲスパッタリング法、マグネトロンスパッタリング法、対向ターゲットスパッタリング法、及びパルススパッタ法等が挙げられる。
【００２９】
本実施形態では、ＲＦスパッタ法を例に説明をする。図１Ａは装置の全体構成を示す断面図であり、図１Ｂは成膜中の様子を模式的に示す図である。視認しやすくするために各部の縮尺は適宜変更してある。本実施形態では高周波スパッタリング装置（ＲＦスパッタリング装置）を例として説明する。
【００３０】
図１Ａに示す成膜装置１００は、内部に、基板Ｂが装着可能であり、装着された基板Ｂを所定温度に加熱することが可能な基板ホルダ１１と、ターゲットＴが装着可能なターゲットホルダ１２とが備えられた真空容器１０から概略構成されている。本実施形態の装置では、真空容器１０内が成膜室となっている。真空容器１０内において、基板ホルダ１１とターゲットホルダ１２とは互いに対向するように離間配置されている。真空容器１０はステンレス等の導電体からなり、接地されている。
【００３１】
基板Ｂは特に制限されず、Ｓｉ基板、酸化物基板、ガラス基板、及び各種フレキシブル基板など、用途に応じて適宜選択することができる。基板Ｂはかかる基板に電極等の膜が形成されたものでもよい。ターゲットＴの組成は、成膜する膜の組成に応じて選定される。
【００３２】
成膜装置１００においては、プラズマ電極（本実施形態ではターゲットホルダ１２がプラズマ電極として機能する。）の放電により真空容器１０内に導入されたガスＧがプラズマ化され、Ａｒイオン等のプラスイオンが生成する。生成したプラスイオンはターゲットＴをスパッタする。プラスイオンにスパッタされたターゲットＴの構成元素は、ターゲットから放出され中性あるいはイオン化された状態で基板Ｂに成膜される。図中、符号Ｐがプラズマ空間を模式的に示している。
【００３３】
成膜装置１００には、真空容器１０内にプラズマ化させるガスＧを導入するガス導入手段が設けられている。ガス導入手段は、プラズマ化させるガスＧの供給源（図示略）と、供給源から供給されたガスＧを真空容器１０内に導入するガス導入管１８とから構成されている。
【００３４】
成膜装置１００には、真空ポンプ等の排気手段（図示略）に接続され、真空容器１０内のガスの排気Ｖを行うガス排出管１９が備えられている。真空容器１０に対するこれらガス導入管１８とガス排出管１９との接続箇所は適宜設計でき、これらガス導入管１８とガス排出管１９は真空容器１０内のガス濃度がなるべく均一になるように設けられることが好ましい。ガスＧとしては特に制限なく、Ａｒ、又はＡｒ／Ｏ２混合ガス等が使用される。
【００３５】
図１Ｂに模式的に示すように、プラズマ電極１２の放電により真空容器１０内に導入された成膜ガスＧがプラズマ化され、Ａｒイオン等のプラスイオンＩｐが生成する。生成したプラスイオンＩｐはターゲットＴをスパッタする。プラスイオンＩｐにスパッタされたターゲットＴの構成原子或いは粒子（スパッタ粒子）Ｔｐは、ターゲットから放出され中性あるいはイオン化された状態で成膜基板Ｂ（あるいは成膜基板Ｂ上に既に成膜されている薄膜表面）に蒸着される。図中、符号Ｐがプラズマ空間を示している。
【００３６】
プラズマ空間Ｐの電位は、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）となる。成膜基板Ｂの電位は基板電位Ｖｓｕｂ（Ｖ）となる。このプラズマ空間Ｐの電位と成膜基板Ｂの電位との電位差｜Ｖｓ−Ｖｓｕｂ｜の加速電圧により、ターゲットＴと成膜基板Ｂとの間にあるスパッタ粒子Ｔｐは、運動エネルギーを得て成膜基板Ｂ上に成膜された酸化物半導体膜１上に薄膜として堆積する。なお、酸化物半導体膜１と成膜基板Ｂはほぼ同じ電位と考えられる。
【００３７】
基板ホルダ１１は、基板Ｂが載置される板状のホルダ本体１１Ａと、ホルダ本体１１Ａに取り付けられ、基板Ｂの端部を固定する固定部材１１Ｂとから概略構成されている。基板ホルダ１１は、真空容器１０の内底面に取り付けられた保持部材１５により保持されている。
【００３８】
ホルダ本体１１Ａ、固定部材１１Ｂ、及び保持部材１５はいずれもステンレス等の導電体からなり、保持部材１５と真空容器１０とは絶縁材を介して互いに絶縁されている（絶縁材については図示略）。基板ホルダ１１は真空容器１０の外部に配置された直流電流印加ユニット（電位調整手段）１７に電気的に接続されており、基板ホルダ１１に電位が印加可能であると共に、その電位が調整可能に構成されている。直流電流印加ユニット１７は、直流電源１７Ａと整合回路１７Ｂとから概略構成されている。整合回路１７Ｂは必要に応じて設けられるものであり、直流電源１７Ａと基板ホルダ１１との間に整合回路１７Ｂを介在させることで、基板ホルダ１１の電位調整が容易となり、好ましい。
【００３９】
本実施形態では、ホルダ本体１１Ａ、固定部材１１Ｂ、及び保持部材１５が同電位となっている。基板ホルダ１１に直流バイアス電流を印加する本実施形態では、基板自体が導電体である、あるいは基板は絶縁体であっても基板表面に電極等の導電体膜が形成されていることが好ましい。かかる構成では、基板Ｂと基板ホルダ１１とを効果的に同電位にすることができ、好ましい。圧電体膜等の成膜では、通常下地に下部電極が形成されているので、基板電位と基板ホルダ１１とを同電位にすることができる。
【００４０】
本実施形態では、基板ホルダ１１のホルダ本体１１Ａのサイズが、基板Ｂの外周から基板Ｂの側方に１０ｍｍ以上大きく設計されていることが好ましい。
【００４１】
ターゲットホルダ１２はターゲットＴが載置される板状のホルダ本体からなり、真空容器１０に取り付けられた保持部材１６により保持されている。保持部材１６と真空容器１０とは絶縁材を介して互いに絶縁されている。保持部材１６は真空容器１０の外部に配置された高周波電源（ＲＦ電源）１３に接続されており、ターゲットホルダ１２がプラズマを発生させるためのプラズマ電極（カソード電極）となっている。高周波電源１３のターゲットホルダ接続側と反対側は接地されている。
【００４２】
本実施形態では、真空容器１０内にプラズマを発生させるプラズマ発生手段１４として、高周波電源１３及びプラズマ電極（カソード電極）として機能するターゲットホルダ１２が備えられている。
【００４３】
背景技術において述べたように、プラズマを用いるスパッタ法により、ＩＧＺＯ等の酸化物半導体膜１上に薄膜２を成膜する際に、プラズマダメージにより酸化物半導体膜１のキャリア密度が高くなり、電気特性を低下させること、そして、通常、キャリア密度は、膜中の酸素欠損量により制御されることを述べた。
【００４４】
特許文献１及び非特許文献１、２より、スパッタ法におけるプラズマダメージによるキャリア密度の増大は、酸化物半導体膜１へのプラズマイオンの衝突により酸化物半導体膜中１の酸素がスパッタされて膜中から抜ける、酸素欠損によるものと考えられる。
【００４５】
膜中の酸素量によりキャリア密度が変化することは本発明者も確認している。本発明者は、ＩＧＺＯ膜のスパッタ成膜時の成膜ガス中の酸素量を変化させて、膜中の酸素量とキャリア密度との関係を調べた。その結果、酸素量が多くなるほどキャリア密度が低くなること、そして、成膜ガス中の酸素の体積分率を約０.８％とすることにより、薄膜トランジスタの半導体膜として用いる場合に、０Ｖ近辺で立ち上がる良好な特性を有するキャリア密度（１×１０１４〜１×１０１５（個／ｃｍ３））が得られることを確認している。
【００４６】
酸素欠損を補う方法としては、特許文献１では酸素を真空容器中に流入させて積極的に酸素元素を膜中に注入する方法が開示されているが、既に述べたようにフローむらにより、酸素欠損抑制効果が膜面内にて均一に得られないことから、膜質が不均一となり、酸化物半導体膜としての信頼性が低いものとなってしまう。更に、酸素を真空容器中に流入させると成膜速度に大きく影響を及ぼし良好な生産性を維持することが難しい。
【００４７】
本発明者は、下地となる酸化物半導体膜のキャリア密度の面内均一性を保って酸素欠損を補う方法について鋭意検討を行った。
【００４８】
上記のように、酸化物半導体膜１への酸素欠損（プラズマダメージ）は、酸化物半導体膜１がスパッタされることにより生じる現象である。プラズマイオンは、自分自身の電位と、スパッタするターゲットあるいは基板との電位差によりエネルギーを得てターゲットあるいは基板をスパッタする。
【００４９】
図２は、ＲＦスパッタ装置内のＡｒ＋プラズマ空間中において基板を接地した場合の、基板―ターゲット間の電位の分布の様子を示す模式図である。図２に示されるように、ＡｒガスはプラズマによりＡｒ＋と電子に電離しており、ターゲット側はＡｒ＋と電子のＲＦの反応速度の違いによる自己バイアスにより負電位（−１００〜−１５０Ｖ程度）となっている。プラズマ電位は、基板―ターゲット間のプラズマ空間においてＡｒ＋の電位（最大電位）となり、接地されている基板では０Ｖとなっている。
【００５０】
Ａｒ＋プラズマイオンは陽イオンであるため、負電位のターゲット側に加速してターゲットに衝突するが、ターゲットの構成元素のスパッタ閾値以上のエネルギーを有している場合にその元素は叩き出され（スパッタされ）、対向配置されている基板側に成膜される。プラズマのエネルギーは、プラズマイオンとスパッタされる側の電位差が大きいほど大きくなる。
【００５１】
一方、図示されるように、基板電位Ｖｓｕｂとプラズマ電位Ｖｓとにも電位差があるため、その電位差に応じたエネルギーで基板側の表面はスパッタされ、これがプラズマダメージの要因となると考えられる。従って、酸化物半導体膜のプラズマダメージを抑制するためには、酸化物半導体膜の電位、つまり、基板電位Ｖｓｕｂと、プラズマ電位Ｖｓとの電位差｜Ｖｓ―Ｖｓｕｂ｜（Ｖ）を小さくすることにより、酸化物半導体膜表面に衝突するプラズマエネルギーが小さくなり、酸素のスパッタを抑制することができると考えられる。かかる方法では、膜面内において均一性高く、酸化物半導体膜のプラズマダメージによる酸素欠損を抑制することができる。なお、｜Ｖｓ―Ｖｓｕｂ｜（Ｖ）はそのまま電子温度（ｅＶ）に変換することができる。電子温度１ｅＶ＝１１６００Ｋ（Ｋは絶対温度）に相当する。
【００５２】
本発明者は、酸化物半導体膜のプラズマダメージによる酸素欠損を、膜面において均一性高く抑制することができる電位差｜Ｖｓ−Ｖｓｕｂ｜について好適な範囲を見出した。
【００５３】
すなわち、本発明の成膜方法は、基板Ｂ上に成膜された、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜１上に、基板ＢとターゲットＴとを対向させて、プラズマを用いるスパッタ法によりターゲットＴの構成元素を含む薄膜２を形成する成膜方法であって、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と、基板Ｂの基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜が下記式（１）を満足するようにこの電位差を制御して薄膜２を成膜することを特徴とするものである。
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦２０ ・・・（１）
【００５４】
後記実施例の図５に、本発明者が見いだした｜Ｖｓ−Ｖｓｕｂ｜と、酸化物半導体膜のキャリア密度との関係を示してある。一般に、半導体膜のキャリア密度は、キャリア密度が約１Ｘ１０14〜１Ｘ１０1５（個／ｃｍ３）が好適であるとされている。図５には、スパッタ法によって酸化物半導体膜１上に成膜する際、電位差｜Ｖｓ−Ｖｓｕｂ｜が上記式（１）を満足する範囲内であれば、酸化物半導体膜１のキャリア密度を半導体装置等に用いる半導体膜として好適な範囲に維持し、酸化膜半導体膜上に薄膜２を成膜することができることが示されている。
【００５５】
さらに、下記式（２）を満足する場合には、薄膜２形成後の酸化物半導体膜１のキャリア密度は、薄膜２形成前の１０倍以内に抑えられており、酸化物半導体膜１のキャリア密度の変化をさらに良好に抑制でき、好ましい。｜Ｖｓ−Ｖｓｕｂ｜の値は、求められる半導体膜のキャリア密度により設定すればよい。すなわち、｜Ｖｓ−Ｖｓｕｂ｜は、求められる半導体膜のキャリア密度が得られる閾値以下に設定すればよい。
【００５６】
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦１６ ・・・（２）
本実施形態の酸化物半導体膜１上に薄膜２を成膜する方法によれば、酸化物半導体膜１上に薄膜２を成膜する際に電位差｜Ｖｓ−Ｖｓｕｂ｜を好適化することによりプラズマダメージを抑制するため、特許文献１に示される成膜ガス中に酸素を混合する方法に比して、酸化物半導体膜１で得られる酸素欠乏抑制効果の膜面内均一性が高く、その結果、酸化物半導体のキャリア密度を均一且つ良好に維持して、薄膜２を成膜することができる。
【００５７】
電位差｜Ｖｓ−Ｖｓｕｂ｜は、プラズマ電位Ｖｓと基板電位Ｖｓｕｂの差を相対的に変化させればよく、例えば、プラズマ電位Ｖｓと基板電位Ｖｓｕｂのどちらかを変化させてもよく、両方を変化させてもよい。
【００５８】
本実施形態の成膜装置１００では、基板ホルダ１１に直流電流印加ユニット（電位調整手段）１７が電気的に接続されており、基板ホルダ１１に電位が印加可能であると共に、その電位が調整可能に構成されている。かかる構成では、基板Ｂに電圧を印加して基板電位Ｖｓｕｂを制御することにより、電位差｜Ｖｓ−Ｖｓｕｂ｜を制御することが好ましい。プラズマ電位Ｖｓが正電位である場合は、Ｖｓｕｂとして基板Ｂに正電圧をバイアス印加して電位差｜Ｖｓ−Ｖｓｕｂ｜を制御する。
【００５９】
基板Ｂにバイアス印加することにより、電位差｜Ｖｓ−Ｖｓｕｂ｜を制御する構成では、成膜速度や、膜質等に影響を及ぼすプラズマ電位を変化させない上、成膜ガスに酸素を等の反応速度を低下させるガスを混合しないため成膜速度の低下を抑制し、生産効率よく成膜を実施することができる。
【００６０】
また、既に述べたように、上記式（１）を満足するように｜Ｖｓ−Ｖｓｕｂ｜の制御する期間は、酸化物半導体膜上に薄膜を形成する工程の中の全期間であってもよいし、薄膜の膜厚が下地の酸化物半導体膜表面へのスパッタによる影響が無視できる範囲となるまでの一部の期間としてもよい。例えば、酸化物半導体膜１上に薄膜２を成膜する期間のうち、膜２が所定の厚み、例えば数ｎｍ程度になるまで、電位差｜Ｖｓ−Ｖｓｕｂ｜を２０（Ｖ）以下に制御し、その後電位差｜Ｖｓ−Ｖｓｕｂ｜を２０（Ｖ）以上の値（従来の成膜条件による電位差）に戻して薄膜２の成膜を行ってもよい。
【００６１】
また、式（１）を満足する範囲内に制御する期間中において、電位差｜Ｖｓ−Ｖｓｕｂ｜は一定値に維持してもよく、電位差｜Ｖｓ−Ｖｓｕｂ｜を複数の値に連続的に、あるいは断続的に変化させてもよい。なお、電位差｜Ｖｓ−Ｖｓｕｂ｜を成膜途中に変更することにより、薄膜２の種類によっては、膜特性に影響を及ぼす可能性がある。従って、電位差｜Ｖｓ−Ｖｓｕｂ｜を途中変更する構成は、膜特性への影響を無視できる範囲で行うことが好ましい。
【００６２】
電位差｜Ｖｓ−Ｖｓｕｂ｜の制御は、上記基板電位をバイアス印加により変化させる方法に限らず、電位差｜Ｖｓ−Ｖｓｕｂ｜の制御が行える方法であれば種々の方法を適用できる。
【００６３】
例えば、後記実施例２に示されるように、ターゲット投入電力、成膜圧力により制御することも可能である。しかしながら、後記実施例２の図６、図７に示されるように、成膜圧力及びターゲット投入電力を変化させることにより、プラズマ電位Ｖｓを変化させることは可能であるが、図示されるように変化率が小さく、例えば、Ａｒイオンを用いる場合には、ターゲット投入電力により｜Ｖｓ−Ｖｓｕｂ｜を２０Ｖ以下とするのは難しく、また、成膜圧力により｜Ｖｓ−Ｖｓｕｂ｜を２０Ｖ以下とするには、１０Ｐａ以上の圧力が必要となり、成膜速度が非常に遅くなるため生産性の点で好ましくない。
【００６４】
一般に、スパッタ法においては、ターゲット投入電力は４Ｗ以上、成膜圧力は０．１Ｐａ以上５Ｐａ以下、より好ましくは１Ｐａ以下で成膜を実施しなければ生産性上現実的ではない。成膜圧力は、元素の種類によってその値は異なるが、大きすぎるとターゲットＴからたたき出された粒子が散乱等の影響により基板Ｂに到達する割合が少なくなり成膜が難しくなる。また、小さすぎても安定したプラズマ空間を得ることができない。
【００６５】
従って、成膜圧力及びターゲット投入電力による制御は、生産性を良好に保つことができるプラズマイオン種を用いている構成、基板のバイアス印加と組み合わせる構成、あるいは、薄膜の膜厚が下地の酸化物半導体膜１表面へのスパッタによる影響が無視できる範囲となるまでの最短期間の制御とする構成が好適であると考えられる）。
薄膜２の｜Ｖｓ−Ｖｓｕｂ｜以外の成膜条件としては、成膜装置内のプラズマが安定して発生可能であれば特に制限されないが、良好な生産性で成膜が実施できる条件であることが好ましい。上記酸化物半導体膜１が、フレキシブルデバイスとして好適であることから、使用する基板の耐熱温度以下の温度にて、好適に成膜可能な条件とすることが好ましい。一般に、樹脂基板の耐熱温度は、ポリイミド等の耐熱性の高いもので３００℃程度であることから、成膜温度Ｔｓは３００℃以下であることが好ましい。
【００６６】
基板−ターゲット間距離Ｄは、長いほど成膜速度が遅くなるが、成膜される膜の均一性等は良好になる。また、短すぎるとプラズマの安定性を損なうことから、基板−ターゲット間距離Ｄは４０ｍｍ以上１５０ｍｍ以下であることが好ましい。
以下に、上記本発明の成膜方法を適用するに好適な材料構成について説明する。
【００６７】
本実施形態において、基板Ｂは特に制限されず、Ｓｉ基板、ガラス基板、各種フレキシブル基板等、用途に応じて選択すればよい。本発明では、樹脂基板の耐熱温度以下の温度で成膜が可能な酸化物半導体膜を備えた構成としている。従って、成膜基板Ｂは、樹脂基板等のフレキシブル基板を使用することができる。
【００６８】
フレキシブル基板としては、ポリビニルアルコール系樹脂，ポリカーボネート誘導体（帝人（株）：ＷＲＦ），セルロース誘導体（セルローストリアセテート，セルロースジアセテート），ポリオレフィン系樹脂（日本ゼオン（株）：ゼオノア、ゼオネックス），ポリサルホン系樹脂（ポリエーテルサルホン，ポリサルホン），ノルボルネン系樹脂（ＪＳＲ（株）： アートン），ポリエステル系樹脂（ＰＥＴ，ＰＥＮ，架橋フマル酸ジエステル）ポリイミド系樹脂，ポリアミド系樹脂，ポリアミドイミド系樹脂，ポリアリレート系樹脂，アクリル系樹脂，エポキシ系樹脂，エピスルフィド系樹脂，フッ素系樹脂，シリコーン系樹脂フィルム，ポリベンズアゾ-ル系樹脂，シアネート系樹脂，芳香族エーテル系樹脂（ポリエーテルケトン），マレイミド−オレフィン系樹脂等の樹脂基板、液晶ポリマー基板、
また、これら樹脂基板中に酸化ケイ素粒子，金属ナノ粒子，無機酸化物ナノ粒子，無機窒化物ナノ粒子, 金属系・無機系のナノファイバー又はマイクロファイバー，カーボン繊維，カーボンナノチューブ，ガラスフェレーク，ガラスファイバー，ガラスビーズ，粘土鉱物、雲母派生結晶構造を含んだ複合樹脂基板、
薄いガラスと上記単独有機材料との間に少なくとも1回の接合界面を有する積層プラスチック材料、無機層（ex.ＳｉＯ２, Ａｌ２Ｏ３, ＳｉＯｘＮｙ）と有機層（上記）を交互に積層することで少なくとも１回以上の接合界面を有するバリア性能を有する複合材料、
ステンレス基板、あるいはステンレスと異種金属を積層した金属多層基板、アルミニウム基板、あるいは、表面に酸化処理（例えば、陽極酸化処理）を施すことで、表面の絶縁性を向上してある酸化被膜付きのアルミニウム基板等を挙げることができる。
【００６９】
酸化物半導体膜１としては、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体からなる（不可避不純物を含んでもよい）ものであれば特に制限されないが、下記一般式（Ｐ１）で表されるＩｎＧａＺｎＯ４（ＩＧＺＯ）等のホモロガス化合物が一例として挙げられる。
（Ｉｎ２−ｘＧａｘ）Ｏ３・（ＺｎＯ）ｍ・・・（Ｐ１）
（式中０＜ｘ＜２かつｍ＞０）
【００７０】
酸化物半導体膜１の成膜方法は特に制限されず、気相法、液相法など、用いる基板や酸化物半導体の種類に応じて好適な成膜方法を用いてよい。
【００７１】
酸化物半導体膜１上に成膜する薄膜２としては特に制限されず、導電体膜、半導体膜、絶縁体膜、及び誘電体膜等の任意の組成の膜の成膜に適用することができる。薄膜トランジスタの半導体層として酸化物半導体膜１を用いる場合には、保護膜やゲート絶縁膜、層間絶縁膜等の絶縁膜、及びソース／ドレイン電極等が挙げられる。
【００７２】
薄膜トランジスタのこれらの絶縁膜としては、Ｇａ２Ｏ３、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＯＮ、ＳｉＮ、ＨｆＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＭｇＯ等の酸化物からなる（不可避不純物を含んでもよい。）絶縁膜が挙げられる。
【００７３】
また、ソース／ドレイン電極としては、Ｐｔ，Ａｕ，Ｐｄ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｇ，Ｗ，Ｃｕ，Ｔｉ，Ｉｎ，Ｓｎ等の金属又はこれらの合金、錫酸化物、酸化インジウム、インジウム錫酸化物（ＩＴＯ）等が挙げられる。
【００７４】
Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体においては、構成元素のスパッタされやすさ（スパッタ率）は酸素が格段に高い（スパッタ閾値が格段に低いことと同意）。従って、上記酸化物半導体膜においては、その上に成膜する膜のスパッタ成膜時に、膜表面から抜けて欠損を生じる元素は酸素の割合が格段に大きく、酸素欠損はキャリア密度へ大きく影響を及ぼす要因となる。上記Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅのスパッタ率は、Ｚｎが大きいが、今回、酸化物半導体膜上に成膜する各種膜（保護膜、絶縁膜、電極等）の成膜条件下においては、これらの元素についてはほぼ同様と考えてよく、酸素欠損による影響を考慮すればよい。ここで、「スパッタ率」とは、入射イオンの数とそれによってスパッタされた原子数との比で定義されるものであり、その単位は（ａｔｏｍｓ／ｉｏｎ）である。例えば、「真空ハンドブック」（（株）アルバック編、オーム社発行）の表８.１.７には、Ａｒイオン３００ｅＶの条件におけるスパッタ率が記載されている。
【００７５】
本発明の成膜方法は、基板Ｂ上に成膜されたＩＧＺＯ等の酸化物半導体膜１上に、プラズマを用いるスパッタ法により、薄膜２を形成する際に、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜を、２０（Ｖ）以下となるように制御して成膜している。かかる構成によれば、酸化物半導体膜１のプラズマダメージによる酸素欠損を、膜面内において均一性高く抑制することができる。従って、本発明によれば、下地となるＩＧＺＯ等の酸化物半導体膜１のキャリア密度を膜面内において均一性高く維持して薄膜２を成膜することができる。
【００７６】
また、プラズマ電位Ｖｓが正であり、基板Ｂに正電圧をバイアス印加して電位差｜Ｖｓ−Ｖｓｕｂ｜を制御する構成では、成膜速度を大きく低下させることなく電位差を制御することができ、好ましい。
【００７７】
「半導体装置（薄膜素子）」
図３Ａから図３Ｄを参照して、上記実施形態の酸化物半導体膜１及び薄膜２を用いた半導体装置（薄膜素子）３及びその製造方法について説明する。本実施形態では、ボトムゲート型を例として説明する。図３Ａから図３Ｄは、薄膜トランジスタ（ＴＦＴ）の製造工程図（基板の厚み方向の断面図）である。視認しやすくするため、構成要素の縮尺は実際のものとは適宜異ならせてある。
【００７８】
本実施形態の半導体装置（薄膜トランジスタ：ＴＦＴ）３は、基板Ｂ上に、上記実施形態の酸化物半導体膜１を用いて得られた活性層３２と、上記実施形態の成膜方法により成膜された保護膜（絶縁膜）２と、電極とを備えたものである。
【００７９】
まず、図３Ａに示すように、基板Ｂを用意し、ｎ＋Ｓｉ等からなるゲート電極３０及びゲート絶縁膜３１を形成する。ゲート絶縁膜３１としては、先述の絶縁体材料等があげられる。基板Ｂは、上記実施形態で説明したのと同様の基板が使用できる。
【００８０】
次いで、図３Ｂに示すように、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜１（活性層３２）を形成する。成膜方法については、上記成膜方法の実施形態において記載したとおりである。
【００８１】
さらに、図３Ｃに示すように、活性層３２上にソース電極３３及びドレイン電極３４を形成する。ソース電極３３及びドレイン電極３４は、スパッタ法、蒸着法等の気相成膜とフォトリソグラフィ法によるパターニングを組み合わせた製造方法やインクジェット法等により形成することができる。
【００８２】
最後に、図３Ｄに示すように、活性層３２、ソース電極３３及びドレイン電極３４上に上記実施形態の成膜方法により、保護膜（絶縁膜）２を形成する。
以上の工程により、本実施形態の半導体装置（ＴＦＴ）３が製造される。
【００８３】
本実施形態の半導体装置（ＴＦＴ）３は、酸化物半導体膜１を用いて得られた活性層３２上に、上記本発明の成膜方法により成膜された保護膜２を備えたものであるので、上記本発明の成膜方法と同様の効果を奏する。本実施形態の半導体装置３は、信頼性の高いキャリア密度の安定した酸化物半導体膜１を備えているので、ＯＮ−ＯＦＦ特性が良好かつ安定性の高いものとなる。
【００８４】
また、本実施形態において半導体装置の製造方法では、全工程の成膜を３００℃以下の成膜温度にて実施することができるため、耐熱性の低いフレキシブル基板等上にも良好な半導体特性を示す半導体装置３を得ることができる。従って、本発明の半導体装置の製造方法によれば、フレキシブルな大画面有機ＥＬディスプレイ等の様々な電気製品に好適に用いることができる、高品質な半導体装置を提供可能である。
【００８５】
本実施形態のようなボトムゲート型の場合、ソース電極３３及びドレイン電極３４を生産性の高いスパッタ法により成膜する場合は、上記本発明のスパッタ法による成膜方法により成膜する構成とすることが好ましい。ソース電極３３及びドレイン電極３４をスパッタ法により成膜する際に受けるプラズマダメージは、オーミックコンタクトの観点からは良い方向に働くが、酸化物半導体膜のキャリア密度が高くなると、ソースードレイン間の抵抗が下がり、半導体装置のＯＮ−ＯＦＦ特性が低下してしまう。従って、ソース電極３３及びドレイン電極３４を上記本発明の成膜方法により成膜することにより、ＯＮ−ＯＦＦ特性のより良好な半導体装置を製造することができる。
【００８６】
「設計変更」
上記実施形態において、スパッタ成膜装置としてＲＦスパッタ成膜装置を用いたが、上記の成膜条件となるようにプラズマ空間電位を調整できればスパッタリング装置は特に制限されない。
【００８７】
なお、本実施例は、プラズマ電位Ｖｓが基板電位Ｖｓｕｂより高い場合の例であるが、基板電位Ｖｓｕｂがプラズマ電位Ｖｓより高い場合も、電位差｜Ｖｓ−Ｖｓｕｂ｜が上述の値以下になるよう制御すれば、同様の効果を得ることができる。
【００８８】
また、酸化物半導体膜１を備えた半導体装置について説明したが、半導体装置以外の、センサやアクチュエータなどの半導体デバイスにも適用可能である。
【実施例】
【００８９】
本発明に係る実施例及び比較例について説明する。
（実施例１）
約１ｃｍ２の正方形の市販の合成石英基板（１ｍｍ厚，入江株式会社製Ｔ−４０４０合成石英基板）上に、ＩＧＺＯ半導体膜、電極、及び、上記本発明の成膜方法により成膜された絶縁膜（保護膜）を備えた薄膜素子サンプルを下記のようにして複数用意した。図４Ａは、薄膜素子サンプルの上面図、図４Ｂは図４ＡのＡ−Ａ’断面図である。図４Ａにおいて、基板の縦辺および横辺のサイズはＷ１＝１０（ｍｍ）、ＩＧＺＯ膜の縦辺および横辺のサイズはＷ２＝８（ｍｍ）、電極間の距離はＷ３＝６（ｍｍ）である。
【００９０】
まず、パスカル社製マルチスパッタ装置を用いて、基板上に膜厚５０ｎｍのＩＧＺＯ膜を成膜した。成膜条件は、基板温度Ｔｓ＝常温、到達真空度６．０Ｘ１０−６Ｐａ、Ａｒ／Ｏ２混合雰囲気（Ｏ２体積分率０．８％）、成膜圧力０．８Ｐａ、ターゲットＩｎＧａＺｎＯ４及びＺｎＯ（共に、４Ｎターゲット）、基板―ターゲット間距離１５０ｍｍ、ターゲット投入電力ＤＣ５０Ｗ（ＩＧＺＯ）、ＤＣ１０Ｗ（ＺｎＯ）、成膜時間３０分であった。
【００９１】
次いで、上記ＩＧＺＯ膜上の４つの角領域に、Ｔｉ／Ａｕ電極（厚み５０ｎｍ／２００ｎｍ）を真空蒸着法により成膜した。
【００９２】
成膜されたＩＧＺＯ膜のキャリア密度を、東陽テクニカ製ＡＣホール測定システム（ＲＥＳＩＴＥＳＴ８３００）を用いて測定したところ、キャリア密度は約２Ｘ１０１４（個／ｃｍ３）であった。
【００９３】
複数の各薄膜素子サンプルに対し、ＩＧＺＯ成膜時と同じスパッタ装置を用いて、それぞれ異なる電位差｜Ｖｓ―Ｖｓｕｂ｜となるように基板に接地電位（０Ｖ）〜２６Ｖの範囲でバイアス印加して、絶縁膜であるＧａ２Ｏ３を、電極表面が一部露出するようにメタルマスクを使用して成膜した。なお、日本高周波製トリプルプローブモニタ（ＴＰＭ−２０００）を用いて、図１Ａに示す基板位置近傍Ｃのプラズマ電位を測定したところ、プラズマ電位Ｖｓは２６（Ｖ）であった。
【００９４】
成膜条件は、基板温度Ｔｓ＝常温、到達真空度７．０Ｘ１０−６Ｐａ、Ａｒ雰囲気、成膜圧力０．４Ｐａ、ターゲットＧａ２Ｏ３（４Ｎターゲット）、基板―ターゲット間距離１５０ｍｍ、ターゲット投入電力ＲＦ５０Ｗ、成膜時間３０分であった。
【００９５】
絶縁膜成膜後の薄膜素子のキャリア密度を、上記と同様にして測定した結果を表１及び図５に示す。表１及び図５には、基板電位を接地電位（０Ｖ）とした場合（｜Ｖｓ―Ｖｓｕｂ｜≒２６Ｖ）には、キャリア密度が約１Ｘ１０１７（個／ｃｍ３）に増大していること、そして、基板へのバイアス印加により、｜Ｖｓ―Ｖｓｕｂ｜を２０Ｖ以下とすれば、キャリア密度の増大を１桁以内に抑制できること、更に、１６Ｖ以下とすることにより、良好な半導体特性を有する範囲内のキャリア密度（１×１０１４〜１×１０１５（個／ｃｍ３）に維持できることが示されている。
【００９６】
以上により、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜を２０（Ｖ）以下、好ましくは１６Ｖ以下に制御することで、プラズマイオンによる酸化物半導体膜への衝突による酸素欠損を抑え、酸化物半導体膜中のキャリア密度の増大を抑制して、酸化物半導体膜上に薄膜を成膜することが可能であることが実証された。
【表１】
【００９７】
（実施例２）
基板へのバイアス印加以外の方法で｜Ｖｓ―Ｖｓｕｂ｜を２０Ｖ以下に制御可能な成膜条件について検討を行った。成膜条件として、成膜圧力（デポ圧）及びターゲット投入電力を選定し、基板電位を接地電位として、これらの成膜条件を変化させた時の図１Ａに示す基板位置近傍Ｃのプラズマ電位の変化の様子を、実施例１と同様に日本高周波製トリプルプローブモニタ（ＴＰＭ−２０００）を用いて調べた。変化させた成膜条件以外の成膜条件は実施例１と同様とした。
【００９８】
図６及び図７に得られた結果を示す。図６は、ターゲット投入電力と基板電位の関係を示した図であり、図７は、成膜圧力と基板電位の関係を示した図である。
【００９９】
図６に示されるように、ターゲット投入電力を２５Ｗ〜１００Ｗの間で変化させると、プラズマ電位Ｖｓ２２Ｖ〜３０Ｖに、つまり、電位差｜Ｖｓ−Ｖｓｕｂ｜を２２Ｖ〜３０Ｖに制御できることが確認された。
【０１００】
また、図７に示されるように、成膜圧力を、０．４Ｐａ〜２０Ｐａまで変化させると、プラズマ電位Ｖｓ１８Ｖ〜２６Ｖに、つまり、電位差｜Ｖｓ−Ｖｓｕｂ｜を１８Ｖ〜２６Ｖに制御できることが確認された。
【産業上の利用可能性】
【０１０１】
本発明は、プラズマを用いるスパッタ法による任意の組成を有する成膜に適用することができる。本発明は、液晶ディスプレイや有機ＥＬディスプレイに搭載される薄膜トランジスタや、Ｘ線センサ、アクチュエータの製造に好ましく適用することができる。
【符号の説明】
【０１０２】
１ 酸化物半導体膜
２ 薄膜（絶縁膜，保護膜）
３ 半導体装置（薄膜素子，薄膜トランジスタ）
１０ 真空容器
１１ 基板ホルダ
１２ プラズマ電極（ターゲットホルダ）
１３ 高周波電源
１４ プラズマ発生手段
１７ 直流電流印加ユニット（電位調整手段）
１８ ガス導入管
１９ ガス排出管
２１，２２，３０，３３，３４ 電極
１００ スパッタ成膜装置
Ｂ 成膜基板
Ｇ 成膜ガス
Ｉｐ プラスイオン
Ｐ プラズマ空間
Ｔ ターゲット
Ｔｐ スパッタ粒子
Ｖｓｕｂ 基板電位
Ｖｓ プラズマ電位
【特許請求の範囲】
【請求項１】
基板上に成膜された、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜上に、前記基板とターゲットとを対向させて、プラズマを用いるスパッタ法により前記ターゲットの構成元素を含む薄膜を形成する成膜方法において、
該薄膜の成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と、前記基板の基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜が下記式（１）を満足するように前記電位差を制御して前記薄膜を成膜することを特徴とする成膜方法。
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦２０ ・・・（１）
【請求項２】
下記式（２）を満足するように前記電位差を制御して前記薄膜を成膜することを特徴とする請求項１に記載の成膜方法。
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦１６ ・・・（２）
【請求項３】
前記プラズマ電位Ｖｓが０Ｖより大きく５０Ｖ以下であり、前記基板に正電圧をバイアス印加して前記電位差を制御することを特徴とする請求項１又は２に記載の成膜方法。
【請求項４】
前記酸化物半導体膜が、下記一般式（Ｐ１）で表される1種または複数種の酸化物からなる（不可避不純物を含んでもよい。）ことを特徴とする請求項１〜３のいずれかに記載の成膜方法。
（Ｉｎ２−ｘＧａｘ）Ｏ３・（ＺｎＯ）ｍ・・・（Ｐ１）
（式中０＜ｘ＜２かつｍ＞０）
【請求項５】
前記成膜時の基板温度Ｔｓが３００℃以下であり、前記基板と前記ターゲットとの距離Ｄが４０ｍｍ以上１５０ｍｍ以下であり、成膜圧力Ｐが０．１Ｐａ以上５Ｐａ以下であることを特徴とする請求項１〜４のいずれかに記載の成膜方法。
【請求項６】
成膜圧力Ｐが０．１Ｐａ以上１Ｐａ以下であることを特徴とする請求項５に記載の成膜方法。
【請求項７】
前記薄膜が、絶縁体膜であることを特徴とする請求項１〜６のいずれかに記載の成膜方法。
【請求項８】
基板を用意し、該基板上にＩｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜を成膜する工程と、
該酸化物半導体膜上に、請求項１〜７のいずれかに記載の成膜方法により絶縁膜を形成する工程と、
前記酸化物半導体膜に電圧を印加する、又は、該酸化物半導体膜から電流を取り出す電極を形成する工程とを有することを特徴とする薄膜素子の製造方法。
【請求項９】
前記電極を、請求項１〜７のいずれかに記載の成膜方法を用いて形成することを特徴とする請求項８に記載の薄膜素子の製造方法。
【請求項１０】
前記薄膜素子が、半導体装置であることを特徴とする請求項９に記載の薄膜素子の製造方法。
【請求項１】
基板上に成膜された、Ｉｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜上に、前記基板とターゲットとを対向させて、プラズマを用いるスパッタ法により前記ターゲットの構成元素を含む薄膜を形成する成膜方法において、
該薄膜の成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）と、前記基板の基板電位Ｖｓｕｂ（Ｖ）との電位差｜Ｖｓ−Ｖｓｕｂ｜が下記式（１）を満足するように前記電位差を制御して前記薄膜を成膜することを特徴とする成膜方法。
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦２０ ・・・（１）
【請求項２】
下記式（２）を満足するように前記電位差を制御して前記薄膜を成膜することを特徴とする請求項１に記載の成膜方法。
０＜｜Ｖｓ−Ｖｓｕｂ｜（Ｖ）≦１６ ・・・（２）
【請求項３】
前記プラズマ電位Ｖｓが０Ｖより大きく５０Ｖ以下であり、前記基板に正電圧をバイアス印加して前記電位差を制御することを特徴とする請求項１又は２に記載の成膜方法。
【請求項４】
前記酸化物半導体膜が、下記一般式（Ｐ１）で表される1種または複数種の酸化物からなる（不可避不純物を含んでもよい。）ことを特徴とする請求項１〜３のいずれかに記載の成膜方法。
（Ｉｎ２−ｘＧａｘ）Ｏ３・（ＺｎＯ）ｍ・・・（Ｐ１）
（式中０＜ｘ＜２かつｍ＞０）
【請求項５】
前記成膜時の基板温度Ｔｓが３００℃以下であり、前記基板と前記ターゲットとの距離Ｄが４０ｍｍ以上１５０ｍｍ以下であり、成膜圧力Ｐが０．１Ｐａ以上５Ｐａ以下であることを特徴とする請求項１〜４のいずれかに記載の成膜方法。
【請求項６】
成膜圧力Ｐが０．１Ｐａ以上１Ｐａ以下であることを特徴とする請求項５に記載の成膜方法。
【請求項７】
前記薄膜が、絶縁体膜であることを特徴とする請求項１〜６のいずれかに記載の成膜方法。
【請求項８】
基板を用意し、該基板上にＩｎと、Ｇａ，Ｚｎ，Ｍｇ，Ａｌ，Ｓｎ，Ｓｂ，ＣｄおよびＧｅからなる群より選ばれる少なくとも１種の元素とを含む酸化物半導体膜を成膜する工程と、
該酸化物半導体膜上に、請求項１〜７のいずれかに記載の成膜方法により絶縁膜を形成する工程と、
前記酸化物半導体膜に電圧を印加する、又は、該酸化物半導体膜から電流を取り出す電極を形成する工程とを有することを特徴とする薄膜素子の製造方法。
【請求項９】
前記電極を、請求項１〜７のいずれかに記載の成膜方法を用いて形成することを特徴とする請求項８に記載の薄膜素子の製造方法。
【請求項１０】
前記薄膜素子が、半導体装置であることを特徴とする請求項９に記載の薄膜素子の製造方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１４２１７４（Ｐ２０１１−１４２１７４Ａ）
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願番号】特願２０１０−１３３６（Ｐ２０１０−１３３６）
【出願日】平成２２年１月６日（２０１０．１．６）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【復代理人】
【識別番号】１００１６０６７９
【弁理士】
【氏名又は名称】中島 弘子
【Ｆターム（参考）】
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願日】平成２２年１月６日（２０１０．１．６）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【復代理人】
【識別番号】１００１６０６７９
【弁理士】
【氏名又は名称】中島 弘子
【Ｆターム（参考）】
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