抵抗体チップ及びその実装方法
【課題】薄膜抵抗体を高密度に積層した抵抗体チップを提供する。
【解決手段】シリコン基板１上には、上下に離隔して複数層の薄膜抵抗体群が積層されている。各層の薄膜抵抗体群は、同一平面に平行に配列された複数の帯状の薄膜抵抗体７−１ａ・・・により構成されている。各層毎の複数の薄膜抵抗体７−１ａ・・・は、各層の層間絶縁膜４−１・・・によりそれぞれ被覆されている。複数のプラグ６は、各層の複数の薄膜抵抗体７−１ａ・・・にそれぞれ接続され、複数層の層間絶縁膜４−１・・・を上下に貫通して最上層の層間絶縁膜４−４の表面に引き出されている。複数のプラグ６の上端には、パッド７−１ａ・・・がそれぞれ接合され、この複数のパッド７−１ａ・・・が、最上層の層間絶縁膜４−４上において離隔して配置されている。最上層の層間絶縁膜４−４は、パッドパッド７−１ａ・・・を除いてパッシベーション膜８により被覆されている。
【解決手段】シリコン基板１上には、上下に離隔して複数層の薄膜抵抗体群が積層されている。各層の薄膜抵抗体群は、同一平面に平行に配列された複数の帯状の薄膜抵抗体７−１ａ・・・により構成されている。各層毎の複数の薄膜抵抗体７−１ａ・・・は、各層の層間絶縁膜４−１・・・によりそれぞれ被覆されている。複数のプラグ６は、各層の複数の薄膜抵抗体７−１ａ・・・にそれぞれ接続され、複数層の層間絶縁膜４−１・・・を上下に貫通して最上層の層間絶縁膜４−４の表面に引き出されている。複数のプラグ６の上端には、パッド７−１ａ・・・がそれぞれ接合され、この複数のパッド７−１ａ・・・が、最上層の層間絶縁膜４−４上において離隔して配置されている。最上層の層間絶縁膜４−４は、パッドパッド７−１ａ・・・を除いてパッシベーション膜８により被覆されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄型受動部品の１つである薄型抵抗体部品、特に、薄膜抵抗体を高密度に積層した抵抗体チップとその実装方法に関するものである。
【背景技術】
【０００２】
従来、薄型受動部品を積層する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【非特許文献１】荻野等「集積受動素子の開発」、第１７回エレクトロニクス実装学術講演大会集、２００３年３月、１３Ｂ−１６、ｐ．１７７−１７８
【非特許文献２】益・岡田「シリコン上の高周波受動素子技術」、応用物理、２００４年９月、第７３巻、第９号、ｐ．１１７２−１１７８
【０００４】
非特許文献１に示されているように、近年の電子機器の小型化は、急激であり、特に、携帯電話に代表されるモバイル機器は小型・軽量化の要求が高く、かつ、高機能化の要求も高まっている。携帯電話等の高周波（ＲＦ）送受信回路回路を含むデバイスは、コンデンサ、抵抗、インダクタ等の受動部品を多く搭載する。現在での実装面積におけるこの受動部品の割合は６０％程度を占めており、小型化の大きな障害となっている。
【０００５】
又、非特許文献２に示されているように、シリコン上に高周波用受動部品を搭載する開発も進んでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の受動部品は部品単体で、ある程度の大きさと厚みがあるために、表面実装する以外に実装方法がなく、従って実装面積を削減するためには部品の大きさを小さくするしか方法がなく、その方向で小型化が進められてきた。しかし、その小型化も限界に近くなってきており、物性的にも限界に近づいている。更に、部品の小型化に伴い、部品を実装するマウンタ（搭載機）が対応できなくなってきている。
【０００７】
即ち、受動部品では１つの部品がある程度の大きさと厚みを有しているために、平面的に表面実装しなければならないので、今後の小型軽量、高機能化のための実装面積の減少と実装部品点数の増加に対応できない。部品の小型化は限界に達してきており、この限界を超えて小型化できても、小さすぎて実際にマウンタでハンドリング（把持）することが不可能になる。
【０００８】
本発明は、上記のような限界をなくし、狭い実装面積に、多くの抵抗体を実装する薄型の抵抗体チップとその実装方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の抵抗体チップは、基板と、同一平面に平行に配列された複数の帯状の薄膜抵抗体が、前記基板上において上下に離隔して複数層積層された薄膜抵抗体群と、前記各層毎の複数の薄膜抵抗体をそれぞれ被覆する複数層の層間絶縁膜と、横方向に離隔して配置されて前記各層の複数の薄膜抵抗体にそれぞれ接続された複数のプラグであって、前記複数層の層間絶縁膜を上下に貫通して前記最上層の層間絶縁膜の表面に引き出された前記複数のプラグと、前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極とを備えている。
【００１０】
本発明の抵抗体チップにおいて、前記最上層の層間絶縁膜は、前記複数の電極を露出させた状態でパッシベーション膜により被覆してもよい。前記各層の複数の薄膜抵抗体における下面に、ストッパ絶縁膜をそれぞれ形成してもよい。前記各電極上には、導電性ポストを立設してもよい。又、前記複数の電極に接続され、前記パッシベーション膜上に配置された再配線層と、前記再配線層に接続され、所定の平面位置に配置された複数のパッドと、前記複数のパッドを露出させた状態で前記再配線層を被覆する絶縁膜とを設けてもよい。
【００１１】
本発明の抵抗体チップの実装方法では、前記抵抗体チップを用い、前記半田ボールが形成された面に対して反対の面に、他のチップを搭載している。前記抵抗体チップを用い、前記素子搭載領域に、他のチップを搭載してもよい。又、前記抵抗体チップを用い、前記基板をバックグラインド（底面研磨）により薄膜化し、プリント基板を含む他の基板に埋め込んでもよい。
【発明の効果】
【００１２】
請求項１、２、１１、１２に係る発明によれば、それぞれの層にそれぞれの抵抗値を有する抵抗体が複数存在するので、１つの抵抗体チップで複数の抵抗体を複数個得ることができる。更に、基板をバックグラインドにより薄型化すれば、抵抗体チップの全体の厚さを例えば数十μｍという薄型に容易にできる。このような薄型の抵抗体チップを使用する場合、複数の抵抗体を一度に実装できるので、実装面積を削減でき、実装コストも削減できる。
【００１３】
請求項３に係る発明によれば、各層の抵抗体の下に、各ストッパ絶縁膜が形成されているので、プラグを設けるためのコンタクトホールの形成時に、オーバエッチングを防止できる。
【００１４】
請求項４に係る発明によれば、電極上にポストを設けたので、基板の中に抵抗体チップを埋め込んでそのポストにより電極の引き出しが行え、他の部品の表面実装の面積を増加できる。
【００１５】
請求項５、６に係る発明によれば、再配線層によりパッドを再配置したので、パッドがチップ周辺部に偏在している状態から、均一な状態に再配置でき、パッド間の隣接距離が広くなる。これにより、はんだボール等を用いた実装が可能になる。
【００１６】
請求項７に係る発明によれば、他の小型のチップ等をパッドの無い素子搭載領域に載せることができ、実装面積を削減できる。
【００１７】
請求項８に係る発明によれば、例えば、抵抗体の長さを同一にすることにより、同一の抵抗値の抵抗体を多く集積できる。しかも、各層とも抵抗体の設計が同一であり、配置位置が異なるだけなので、設計が容易になる。
【００１８】
請求項９、１０に係る発明によれば、各層のポリシリコンへのイオンのドーピング量を調節することにより、異なった抵抗値に調節することができる。又、どの抵抗値の抵抗体を、どれくらいの数用意するかの設計の自由度も高くなる。
【００１９】
請求項１３に係る発明によれば、半田ボールにより、抵抗体チップを基板等に強固に接続できるので、その抵抗体チップ上に他のチップを実装でき、実装面積を有効に利用できる。
【００２０】
請求項１４に係る発明によれば、素子搭載領域に他のチップを搭載することにより、実装面積を有効に利用できる。
【００２１】
請求項１５に係る発明によれば、基板の薄膜化により抵抗体チップ全体を薄くでき、積層構造の薄型の部品内蔵プリント基板を容易に製造できる。
【発明を実施するための最良の形態】
【００２２】
本発明を実施するための最良の形態の抵抗体チップでは、基板を有し、この基板上において、上下に離隔して複数層の薄膜抵抗体群が積層されている。各層の薄膜抵抗体群は、同一平面に平行に配列された複数の帯状の薄膜抵抗体により構成されている。各層毎の複数の薄膜抵抗体は、各層の層間絶縁膜によりそれぞれ被覆されている。横方向に離隔して配置された複数のプラグは、各層の複数の薄膜抵抗体にそれぞれ接続され、複数層の層間絶縁膜を上下に貫通して最上層の層間絶縁膜の表面に引き出されている。複数のプラグの上端には、電極がそれぞれ接合され、この複数の電極が、最上層の層間絶縁膜上において離隔して配置されている。最上層の層間絶縁膜は、複数の電極を露出させた状態でパッシベーション膜により被覆されている。
【実施例１】
【００２３】
（構成）
図１（ａ）、（ｂ）は本発明の実施例１を示す抵抗体チップの概略の構成図であり、同図（ａ）は表面から見た平面図、及び同図（ｂ）はその縦断面図である。
【００２４】
この抵抗体チップは、全体の厚さが例えば１００μｍ以下、好ましくは５０μｍ以下の積層構造をしており、底面がバックグラインドにより薄膜化（例えば、１００μｍ以下、好ましくは５０μｍ以下に薄膜化）されるシリコン基板１を有している。シリコン基板１上には酸化膜（ＳｉＯ２）からなる保護用のプロテクト絶縁膜２が被着され、このプロテクト絶縁膜２上に、複数層（例えば、４層）の薄膜抵抗体群が、酸化膜からなる層間絶縁膜４−１〜４−４を介して積層されている。
【００２５】
各層の薄膜抵抗体群は、ボロン又は砒素等のイオンを注入したポリシリコン膜によりそれぞれ形成されている。ポリシリコン膜は、例えば、ボロンの注入によりｐ型になり、砒素の注入によりｎ型になる。１層目の薄膜抵抗体群は、複数の同一長さＬ１の帯状薄膜抵抗体３−１が同一平面上に平行に配列されて構成されている。同様に、２層目の薄膜抵抗体群は複数の同一長さＬ２の帯状薄膜抵抗体３−２により、３層目の薄膜抵抗体群は複数の同一長さＬ３の帯状薄膜抵抗体３−３により、４層目の薄膜抵抗体群は複数の同一長さＬ４の帯状薄膜抵抗体４−２により、それぞれ構成されている。各層の抵抗体３−１〜３−４の長さＬ１，Ｌ２，Ｌ３，Ｌ４は異なっており、例えば、Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４に設定されている。
【００２６】
各層の抵抗体３−１〜３−４の一端と他端とに位置する垂直方向には、離隔して配置された複数のコンタクトホール５が形成され、これらのコンタクトホール５中にタングステン（Ｗ）等が埋設されて複数のプラグ６が形成されている。複数のプラグ６の上端面は、４層目の層間絶縁膜４−１の表面と同一面に位置しており、それらのプラグ６の上端面上に、アルミニュウムからなる複数の電極（例えば、パッド）７−１ａ，７−１ｂ〜７−４ａ，７−４ｂが形成されている。
【００２７】
パッド７−１ａはプラグ６を介して１層目の抵抗体３−１の一端に接続され、それと離間したパッド７−１ｂはプラグ６を介して１層目の抵抗体３−１の他端に接続されている。同様に、パッド７−２ａと７−２ｂは各プラグ６を介して２層目の抵抗体３−２の一端と他端に接続され、パッド７−３ａと７−３ｂは各プラグ６を介して３層目の抵抗体３−３の一端と他端に接続され、パッド７−４ａと７−４ｂは各プラグ６を介して４層目の抵抗体３−４の一端と他端に接続されている。４層目の層間絶縁膜４−４は、窒化膜（ＳｉＮ）等の不活性化膜であるパッシベーション膜（以下「ＰＶ膜」という。）８により覆われ、このＰＶ膜８における各パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂ箇所のみに開口部９が形成されてその各パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂが露出している。
【００２８】
（製造方法）
図１の抵抗体チップは、例えば、次のような工程により製造される。
先ず、シリコン基板１上に水蒸気を流しながら加熱し、酸化膜からなるプロテクト絶縁膜２を形成する。その上に、１層目のポリシリコン膜を形成し、ボロン又は砒素等のイオンを注入する。このときのイオンのドーズ量（注入量）は目標とする抵抗値により調節する。ポリシリコン膜上に、レジストをスピンコート（回転塗布）し、キュア（熱処理）した後に、ポリシリコン膜をフォトリソグラフィ技術により、レジストのパターニング後にエッチングし、直線の帯状からなる複数の薄膜抵抗体３−１を形成する。次に、複数の薄膜抵抗体３−１上に、例えば、プラズマＴＥＯＳを用いてＣＶＤ法（化学的気相成長法）により、酸化膜からなる１層目の層間絶縁膜４−１を形成する。その後、アニール（熱処理）を行う。
【００２９】
１層目の層間絶縁膜４−１の上に、前記と同様２層目のにポリシリコン膜を形成し、ボロン等のイオンを注入し、フォトリソグラフィ技術を利用してパターニングし、２層目の複数の薄膜抵抗体３−２を形成する。１層目と異なっているのは、薄膜抵抗体３−２のパターンが短いことのみである。その後、前記と同様に、酸化膜からなる２層目の層間絶縁膜４−２を形成する。
【００３０】
層間絶縁膜４−２の上に、前記と同様に、３層目の複数の薄膜抵抗体３−３を形成する。この場合も、２層目より抵抗体３−３の長さが短い以外は、全く同様の処理である。更にその上に、酸化膜からなる３層目の層間絶縁膜４−３を形成する。
【００３１】
層間絶縁膜４−３の上に、前記と同様に、４層目の複数の薄膜抵抗体３−４を形成する。この場合も、３層目より抵抗体３−４の長さが短い以外は、全く同様の処理である。更にその上に、酸化膜からなる４層目の層間絶縁膜４−４を形成する。
【００３２】
層間絶縁膜４−４の上にレジストを塗布し、キュアした後に、フォトリソグラフィ技術で、各層の抵抗体３−１〜３−４の両端の位置のみ、レジストを除去する。各層の抵抗体３−１〜３−４の両端に位置する層間絶縁膜４−１〜４−４箇所に、コンタクトホール５を酸化膜エッチャ（除去器）で開ける。コンタクトホール５内に、チタン等のバリア膜を形成し、ＣＶＤ法により例えばタングステンのプラグ６を埋め込む。次に、ＣＭＰ装置（化学的機械的研磨装置）により、層間絶縁膜４−４上のタングステンがなくなるまで研磨する。
【００３３】
研磨した層間絶縁膜４−４の上に、スパッタリング法によりアルミニュウム膜を形成する。フォトリソグラフィ技術を用い、プラグ６上以外のアルミニュウム膜をエッチングし、パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂを形成する。このパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂの上に、窒化膜等のＰＶ膜８を形成する。ＰＶ膜８上にレジストを塗布し、フォトリソグラフィ技術を用いて、パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂ上のＰＶ膜８をエッチングにより除去する。以上の工程により、図１の構造を有する抵抗アレイが形成される。
【００３４】
このような抵抗体アレイにおいて、多層に形成した抵抗体３−１〜３−４により、複数の抵抗値を有するが抵抗体チップが複数個得られる。この抵抗体チップをバックグラインドして薄膜化し、ダイシング（切断）により個片化する。その後、実装時において、例えば、プリント基板等の上にダイスボンディング（固着）し、このダイスボンドされた抵抗体チップのそれぞれのパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂを必要な他の部品とワイヤボンディング（ワイヤ接続）等で結線することにより、所望の回路動作を行わせることができる。
【００３５】
（効果）
本実施例１では、次の（ａ）、（ｂ）のような効果がある
（ａ） それぞれの層にそれぞれの抵抗値を有する抵抗体３−１〜３−４が複数存在するので、１つの抵抗体チップで複数の抵抗体３−１〜３−４を複数個得ることができる。
【００３６】
（ｂ） 基板１をバックグラインドにより薄型化するので、抵抗体チップの全体の厚さを例えば数十μｍという薄型に容易にできる。このような薄型の抵抗体チップを使用する場合、複数の抵抗体３−１〜３−４を一度に実装できるので、実装面積を削減でき、実装コストも削減できる。
【実施例２】
【００３７】
（構成・製造方法）
図２は、本発明の実施例２を示す抵抗体チップの概略の縦断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３８】
本実施例２では、実施例１における各層の薄膜抵抗体用のポリシリコン膜を形成する前に、これらの下の各層間絶縁膜４−１〜４−４をＣＭＰにより平坦化し、この上に、ＣＶＤ法により窒化膜等の各ストッパ絶縁膜１０−１〜１０−４を形成した後に、各層の薄膜抵抗体用のポリシリコン膜を形成して各層の薄膜抵抗体群を形成するようにしている点のみが実施例１と異なる。その他の構成や製造方法は、実施例１とほぼ同様である。
【００３９】
（効果）
本実施例２では、実施例１の効果の他に、次の（ｃ）、（ｄ）のような効果もある。
（ｃ） 各層のポリシリコンの抵抗体３−１〜３−４の下が、ＣＭＰにより平坦化されているので、抵抗体３−１〜３−４の加工精度が向上する。
【００４０】
（ｄ） 各層のポリシリコンの抵抗体３−１〜３−４の下に、各ストッパ絶縁膜１０−１〜１０−４が形成されているので、コンタクトホール５の形成時にオーバエッチングが生じても、下層の絶縁膜２，４−１〜４−３がエッチングされるおそれがない。つまり、ストッパ絶縁膜１０−１〜１０−４により、オーバエッチングを防止できる。
【実施例３】
【００４１】
（構成・製造方法）
図３は、本発明の実施例３を示す抵抗体チップの概略の縦断面図であり、実施例２を示す図２中の要素と共通の要素には共通の符号が付されている。
【００４２】
本実施例３では、実施例２におけるアルミニュウムのパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂの上に、ニッケル・リン（ＮｉＰ）膜１１と銅（Ｃｕ）膜１２を鍍金法により形成し、その後、シリコン基板１をバックグラインド法により５０μｍ程度に薄膜化したものである。その他の構成や製造方法は、実施例２とほぼ同様である。
【００４３】
（実装例）
図４は、図３の抵抗体チップ２０の基板への埋め込み実装例を示す概略の縦断面図である。
【００４４】
例えば、図３の抵抗体チップ２０をプリント基板等の基板２１へ埋め込む場合、基板２１上に抵抗体チップ２０を固着した後、この全面を樹脂絶縁膜２２で覆う。炭酸ガスレーザ等により、パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂ上の樹脂絶縁膜２２にビアホール２３を形成し、銅ポスト２４を鍍金により形成する。パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂの上面に銅膜１２が形成されているので、鍍金が容易で、銅ポスト２４との導通が取れる。
【００４５】
（効果）
本実施例３では、実施例１及び２の効果の他に、次の（ｅ）のような効果もある。
（ｅ） 基板２１の中に抵抗体チップ２０が埋め込まれているので、他の部品の表面実装の面積が増加する。なお、図４の実装例では、基板２１上に抵抗体チップ２０を搭載しているが、これに代えて、基板２１に収納凹部を設け、この収納凹部内に抵抗体チップ２０を埋設してもよい。これにより、全体の厚みを薄くすることができる。
【実施例４】
【００４６】
（構成・製造方法）
５（ａ）、（ｂ）は本発明の実施例４を示す抵抗体チップの概略の構成図であり、同図（ａ）は表面から見た平面図、及び同図（ｂ）はその縦断面図である。この図５において、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４７】
図１の実施例１では、各層毎に異なる長さのポリシリコンの薄膜抵抗体３−１〜３−４が設けられているが、本実施例４では、各層のポリシリコンの薄膜抵抗体３Ａ−１〜３Ａ−４の長さを同一にしている。その他の構成や製造方法は、実施例１とほぼ同様である。
【００４８】
（効果）
本実施例４では、実施例１〜３の効果の他に、次の（ｆ）、（ｇ）のような効果もある。
（ｆ） 各層のポリシリコンの薄膜抵抗体３Ａ−１〜３Ａ−４の長さが同一なので、同一の抵抗値の抵抗体３Ａ−１〜３Ａ−４を多く集積できる。又、各層のポリシリコンへのイオンのドーピング量を調節することにより、異なった抵抗値に調節することができる。
【００４９】
（ｇ） 各層とも抵抗体３Ａ−１〜３Ａ−４の設計が同一であり、配置位置が異なるだけなので、設計が容易になる。又、イオン打ち込み（インプラ）により抵抗値を調節するので、どの抵抗値の抵抗体を、どれくらいの数用意するかの設計の自由度が高くなる。
【実施例５】
【００５０】
本実施例５では、実施例１、２又は４の抵抗体チップ２０をパッケージングしたＷＣＳＰ（ウエハレベル・チップ・サイズ・パッケージ）について説明する。
【００５１】
ＷＣＳＰは、アップしたウエハ上に、銅での再配線を行うものである。通常のＩＣチップ（集積回路チップ）は、パッドがチップの周辺部に配設されている。これに対し、ＷＣＳＰでは、再配線により、パッドを自由な位置に置けるので、実装の形態を選択する自由度が増える。
【００５２】
図６（１）、（２−１）〜（２−３）、（３−１）〜（３−４）、（４−１）〜（４−６）は、本実施例５に用いるＷＣＳＰの種類を示す図である。
【００５３】
図６（１）は、実施例１、２又は４で製造された抵抗体チップ２０を含む処理済ウエハ３０の概略の断面図である。この処理済ウエハ３０は、抵抗体チップ２０が多数形成されたウエハ本体３０Ａを有し、このウエハ本体３０ＡがＰＶ膜８により被覆され、多数のアルミニュウムのパッド７が露出している。
【００５４】
図６（２−１）〜（２−３）は、処理済ウエハ３０を用いたタイプ１のＷＣＳＰ４０−１を示す概略の製造工程図である。このＷＣＳＰ４０−１では、（２−１）の工程において、ＰＶ膜８上に銅の再配線４１を形成し、その上を（２−２）の工程において、絶縁膜４２−１で覆う。再配線４１上における所定箇所の絶縁膜４２−１を、エッチングにより除去して開口部を形成し、その開口部に（２−３）の工程において、半田ボール４３を形成すれば、タイプ１のＷＣＳＰ４０−１が製造できる。
【００５５】
図６（３−１）〜（３−４）は、処理済ウエハ３０を用いたタイプ２のＷＣＳＰ４０−２を示す概略の製造工程図である。このＷＣＳＰ４０−２では、（３−１）の工程において、ＰＶ膜８上に絶縁膜４２−１を形成した後、この絶縁膜４２−１におけるパッド７箇所及び半田ボール形成予定箇所を、エッチングにより除去する。（３−２）の工程において、絶縁膜４２−１上に銅の再配線４１を形成する。（３−３）の工程において、再配線４１を絶縁膜４２−２で覆った後、この絶縁膜４２−２におけるハンドボール形成予定箇所をエッチングにより除去して開口部を形成する。（３−４）の工程において、その開口部に半田ボール４３を形成すれば、タイプ２のＷＣＳＰ４０−２が製造できる。
【００５６】
図６（４−１）〜（４−６）は、処理済ウエハ３０を用いたタイプ３のＷＣＳＰ４０−３を示す概略の製造工程図である。このＷＣＳＰ４０−３では、（４−１）の工程において、ＰＶ膜８上に絶縁膜４２−１を形成した後、この絶縁膜４２−１におけるパッド７箇所をエッチングにより除去する。（４−２）の工程において、絶縁膜４２−１上に銅の再配線４１を形成し、（４−３）の工程において、再配線４１の所定箇所にメタルのパッド４４を形成する。（４−４）の工程において、全面を絶縁膜４２−２で覆った後、（４−５）の工程において、パッド４４が露出するまで絶縁膜４２−２をエッチングする。その後、（４−６）の工程において、露出したパッド４４上に半田ボール４３を形成すれば、タイプ３のＷＣＳＰ４０−３が製造できる。
【００５７】
図７（１）〜（９）は、図６のＷＣＳＰの製造方法例を示す製造工程図である。
製造に先立ち、図６のタイプ１〜３のＷＣＳＰ４０−１〜４０−３の中から、密着性、パッド数、チップ面積等を考慮して、製造すべきＷＣＳＰ４０−１〜４０−３を選択する。以下、ＷＣＳＰ４０−３の製造工程例を説明する。
【００５８】
（１）の工程で用意したウエハプロセス（ＷＰ）済の処理済ウエハ３０を用い、（２）の工程において、全面に絶縁膜４２−１を形成する。（３）の工程において、絶縁膜４２−１上に銅鍍金による再配線４１を形成し、（４）の工程において、再配線４１上の所定箇所に銅のパッド４４を形成する。（５）の工程において、全面に樹脂の絶縁膜４２−２により封止し、（６）の工程において、絶縁膜４２−２をグラインド（研磨）してパッド４４の上面を露出させる。（７）の工程において、パッド４４上に半田印刷等で半田ボール４３を形成する。（８）の工程において、電気的テスト等を行い、更に、ウエハ裏面をバックグラインドして薄膜化し、ダイシングにより個片化した後、（９）の工程において、製造されたＷＣＳＰ４０−３の外観検査を行い製造工程を終了する。
【００５９】
図８は、図６のＷＣＳＰ４０−３によるパッド４４の再配置の例を示す平面図である。
このＷＣＳＰ４０−３では、多数のパッド４４を均一に配置することにより、１つのパッド４４当たりの面積が増加する。そのため、パッド数が多い抵抗体チップ２０でも、基板上に形成された配線等に、半田ボール４３等による接続（実装）が可能になる。
【００６０】
図９は、図８のＷＣＳＰ４０−３を基板に実装した例を示す図である。
この実装例では、基板４５の表面に予め形成されている銅の配線４６に、図８のＷＣＳＰ４０−３を載せ、半田ボール４３により接続している。パッド数が多いＷＣＳＰ４０−３を半田ボール４３により接続するので、強固に接続できる。そのため、ＷＣＳＰ４０−３の上に、たのチップ等を搭載することが可能である。
【００６１】
図１０は、図９のＷＣＳＰ４０−３上への他のチップの積層例を示す図である。
この積層例では、基板４５上に搭載されたＷＣＳＰ４０−３における半田ボール４３とは反対の面に、他のチップ５０を固着し、このチップ５０のワイヤ５１をワイヤボンディングにより他のチップ等と接続している。これにより、実装密度を向上できる。
【００６２】
（効果）
本実施例５のＷＣＳＰでは、次の（Ａ）、（Ｂ）のような効果がある。
（Ａ） 図８に示すＷＣＳＰ４０−１により、図１等のパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂがチップ周辺部に偏在している状態から、ＷＣＳＰ上に均一な状態に再配置できるので、パッド４４間の隣接距離が広くなる。それにより、半田ボール４３等を用いた実装が可能になる。
【００６３】
（Ｂ） 図９に示す半田ボール４３により、ＷＣＳＰ４０−３を基板４５に強固に接続できるので、そのＷＣＳＰ４０−３の上に図１０のような他のチップ５０を実装できるので、実装面積を有効に利用できる。
【実施例６】
【００６４】
（構成・製造方法）
図１１は、本発明の実施例６を示すＷＣＳＰ４０−３によるパッド４４の他の再配置例の図であり、実施例５を示す図８中の要素と共通の要素には共通の符号が付されている。
【００６５】
抵抗体チップ２０をＷＣＳＰ４０−３により再配線する場合、ＷＣＳＰ表面の中央に設けられた素子搭載領域の周辺部に多数のパッド４４を偏在させる。更に、再配線後のパッド４４の上面に金等を形成する。このようにすれば、パッド４４のない中央の素子搭載領域に、他の小型のチップを搭載することが可能になる。
【００６６】
図１２は、図１１のＷＣＳＰ４０−３上への他のチップの積層例を示す図である。
図１１のＷＣＳＰ４０−３と同様の方法により、一回り小型のチップ５１を作製すれば、このチップ５１をＷＣＳＰ４０−３の素子搭載領域にダイスボンディングすることができる。上のチップ５１から、下のＷＣＳＰ４０−３のパッド４４が露出しているので、上のチップ５１のパッド５２と下のＷＣＳＰ４０−３のパッド４４から、ワイヤボンディングにより必要なチップ等との接続が行える。本実施例６では、パッド４４，５２の上面に金等が形成されているので、良好なボンディング特性を得ることができる。
【００６７】
（効果）
本実施例６では、ＷＣＳＰ４０−３により、図１等の抵抗体チップ２０のパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂを再配置したパッド４４を、ＷＣＳＰ周辺部に集中したために、他の小型のチップ５１をパッド４４の無い素子搭載領域に載せることができる。このように、チップ５１を積層することにより、実装面積の削減を行うことができる。
【実施例７】
【００６８】
図１３は、本発明の実施例７を示す抵抗体チップ２０を用いた部品内蔵プリント基板の概略の断面図である。
【００６９】
この図１３では、実施例１〜４の薄型の抵抗体チップ２０をプリント基板に内蔵させた部品内蔵プリント基板の実装例が示されている。この部品内蔵プリント基板の製造では、例えば、薄型の抵抗体チップ２０の他に、予め薄型のインダクタチップ５３、コンデンサチップ５４、及びＩＣチップ５５等の薄型部品を製造しておく。そして、プリント基板本体６０上に、例えば、コンデンサチップ５４及びＩＣチップ５５等を固着し、アルミニュウム箔、銅箔等の１層目配線層６１−１により結線し、これらを樹脂絶縁膜６２により被覆して１層目を形成する。更に、１層目の上に、抵抗体ちっぷ２０及びインダクタチップ５３等を固着し、１層目配線層６１−１にビアホール６３を介して接続された２層目配線層６１−２によって結線し、これらを樹脂絶縁膜６２により被覆して２層目を形成する等すれば、図１３のような積層構造の薄型の部品内蔵プリント基板を容易に製造できる。
【００７０】
抵抗体チップ２０等の他の実装例としては、例えば、プリント基板本体６０内に図示しない収納凹部を形成し、この収納凹部内に抵抗体チップ２０等を搭載して樹脂絶縁膜６２等により被覆する等、種々の実装形態が可能である。
【実施例８】
【００７１】
本発明は、上記実施例に限定されず、種々の変形や利用形態が可能である。この利用形態である実施例８としては、例えば、次の（１）、（２）のようなものがある。
【００７２】
（１） 抵抗体チップ２０では、シリコン基板１を用いたが、ガラス基板やアルミナ基板等を用いてもよい。
【００７３】
（２） 薄膜抵抗体３−１〜３−４，３Ａ−１〜３Ａ−４は、直線の帯状で構成したが、曲線や角形等の他の帯状で構成してもよい。又、薄膜抵抗体３−１〜３−４，３Ａ−１〜３Ａ−４として、ボロンや砒素等のイオンを注入したポリシリコン膜を用いたが、酸化ルテニウムや、或いは、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）等の遷移元素とその合金等を用いてもよい。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施例１を示す抵抗体チップの概略の構成図である。
【図２】本発明の実施例２を示す抵抗体チップの概略の縦断面図である。
【図３】本発明の実施例３を示す抵抗体チップの概略の縦断面図である。
【図４】図３の抵抗体チップ２０の基板への埋め込み実装例を示す概略の縦断面図である。
【図５】本発明の実施例４を示す抵抗体チップの概略の構成図である。
【図６】本発明の本実施例５に用いるＷＣＳＰの種類を示す図である。
【図７】図６のＷＣＳＰの製造方法例を示す製造工程図である。
【図８】図６のＷＣＳＰ４０−３によるパッド４４の再配置の例を示す平面図である。
【図９】図８のＷＣＳＰ４０−３を基板に実装した例を示す図である。
【図１０】図９のＷＣＳＰ４０−３上への他のチップの積層例を示す図である。
【図１１】本発明の実施例６を示すＷＣＳＰ４０−３によるパッド４４の他の再配置例の図である。
【図１２】図１１のＷＣＳＰ４０−３上への他のチップの積層例を示す図である。
【図１３】本発明の実施例７を示す抵抗体チップ２０を用いた部品内蔵プリント基板の概略の断面図である。
【符号の説明】
【００７５】
１ シリコン基板
３−１〜３−４，３Ａ−１〜３Ａ−４ 抵抗体
４−１〜４−４ 層間絶縁膜
５ コンタクトホール
６ プラグ
７，７−１ａ，７−１ｂ〜７−４ａ，７−４ｂ，４４，５２ パッド
８ パッシベーション膜（ＰＶ膜）
１０−１〜１０−４ ストッパ絶縁膜
２０ 抵抗体チップ
２１，４５ 基板
２２，６２ 樹脂絶縁膜
２４ ポスト
３０ 処理済ウエハ
３０Ａ ウエハ本体
４０−１〜４０−３ ＷＣＳＰ
４１ 再配線
４２−１，４２−２ 絶縁膜
４３ 半田ボール
５０，５１ チップ
５３ インダクタチップ
５４ コンデンサチップ
５５ ＩＣチップ
６０ プリント基板本体
【技術分野】
【０００１】
本発明は、薄型受動部品の１つである薄型抵抗体部品、特に、薄膜抵抗体を高密度に積層した抵抗体チップとその実装方法に関するものである。
【背景技術】
【０００２】
従来、薄型受動部品を積層する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【非特許文献１】荻野等「集積受動素子の開発」、第１７回エレクトロニクス実装学術講演大会集、２００３年３月、１３Ｂ−１６、ｐ．１７７−１７８
【非特許文献２】益・岡田「シリコン上の高周波受動素子技術」、応用物理、２００４年９月、第７３巻、第９号、ｐ．１１７２−１１７８
【０００４】
非特許文献１に示されているように、近年の電子機器の小型化は、急激であり、特に、携帯電話に代表されるモバイル機器は小型・軽量化の要求が高く、かつ、高機能化の要求も高まっている。携帯電話等の高周波（ＲＦ）送受信回路回路を含むデバイスは、コンデンサ、抵抗、インダクタ等の受動部品を多く搭載する。現在での実装面積におけるこの受動部品の割合は６０％程度を占めており、小型化の大きな障害となっている。
【０００５】
又、非特許文献２に示されているように、シリコン上に高周波用受動部品を搭載する開発も進んでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の受動部品は部品単体で、ある程度の大きさと厚みがあるために、表面実装する以外に実装方法がなく、従って実装面積を削減するためには部品の大きさを小さくするしか方法がなく、その方向で小型化が進められてきた。しかし、その小型化も限界に近くなってきており、物性的にも限界に近づいている。更に、部品の小型化に伴い、部品を実装するマウンタ（搭載機）が対応できなくなってきている。
【０００７】
即ち、受動部品では１つの部品がある程度の大きさと厚みを有しているために、平面的に表面実装しなければならないので、今後の小型軽量、高機能化のための実装面積の減少と実装部品点数の増加に対応できない。部品の小型化は限界に達してきており、この限界を超えて小型化できても、小さすぎて実際にマウンタでハンドリング（把持）することが不可能になる。
【０００８】
本発明は、上記のような限界をなくし、狭い実装面積に、多くの抵抗体を実装する薄型の抵抗体チップとその実装方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の抵抗体チップは、基板と、同一平面に平行に配列された複数の帯状の薄膜抵抗体が、前記基板上において上下に離隔して複数層積層された薄膜抵抗体群と、前記各層毎の複数の薄膜抵抗体をそれぞれ被覆する複数層の層間絶縁膜と、横方向に離隔して配置されて前記各層の複数の薄膜抵抗体にそれぞれ接続された複数のプラグであって、前記複数層の層間絶縁膜を上下に貫通して前記最上層の層間絶縁膜の表面に引き出された前記複数のプラグと、前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極とを備えている。
【００１０】
本発明の抵抗体チップにおいて、前記最上層の層間絶縁膜は、前記複数の電極を露出させた状態でパッシベーション膜により被覆してもよい。前記各層の複数の薄膜抵抗体における下面に、ストッパ絶縁膜をそれぞれ形成してもよい。前記各電極上には、導電性ポストを立設してもよい。又、前記複数の電極に接続され、前記パッシベーション膜上に配置された再配線層と、前記再配線層に接続され、所定の平面位置に配置された複数のパッドと、前記複数のパッドを露出させた状態で前記再配線層を被覆する絶縁膜とを設けてもよい。
【００１１】
本発明の抵抗体チップの実装方法では、前記抵抗体チップを用い、前記半田ボールが形成された面に対して反対の面に、他のチップを搭載している。前記抵抗体チップを用い、前記素子搭載領域に、他のチップを搭載してもよい。又、前記抵抗体チップを用い、前記基板をバックグラインド（底面研磨）により薄膜化し、プリント基板を含む他の基板に埋め込んでもよい。
【発明の効果】
【００１２】
請求項１、２、１１、１２に係る発明によれば、それぞれの層にそれぞれの抵抗値を有する抵抗体が複数存在するので、１つの抵抗体チップで複数の抵抗体を複数個得ることができる。更に、基板をバックグラインドにより薄型化すれば、抵抗体チップの全体の厚さを例えば数十μｍという薄型に容易にできる。このような薄型の抵抗体チップを使用する場合、複数の抵抗体を一度に実装できるので、実装面積を削減でき、実装コストも削減できる。
【００１３】
請求項３に係る発明によれば、各層の抵抗体の下に、各ストッパ絶縁膜が形成されているので、プラグを設けるためのコンタクトホールの形成時に、オーバエッチングを防止できる。
【００１４】
請求項４に係る発明によれば、電極上にポストを設けたので、基板の中に抵抗体チップを埋め込んでそのポストにより電極の引き出しが行え、他の部品の表面実装の面積を増加できる。
【００１５】
請求項５、６に係る発明によれば、再配線層によりパッドを再配置したので、パッドがチップ周辺部に偏在している状態から、均一な状態に再配置でき、パッド間の隣接距離が広くなる。これにより、はんだボール等を用いた実装が可能になる。
【００１６】
請求項７に係る発明によれば、他の小型のチップ等をパッドの無い素子搭載領域に載せることができ、実装面積を削減できる。
【００１７】
請求項８に係る発明によれば、例えば、抵抗体の長さを同一にすることにより、同一の抵抗値の抵抗体を多く集積できる。しかも、各層とも抵抗体の設計が同一であり、配置位置が異なるだけなので、設計が容易になる。
【００１８】
請求項９、１０に係る発明によれば、各層のポリシリコンへのイオンのドーピング量を調節することにより、異なった抵抗値に調節することができる。又、どの抵抗値の抵抗体を、どれくらいの数用意するかの設計の自由度も高くなる。
【００１９】
請求項１３に係る発明によれば、半田ボールにより、抵抗体チップを基板等に強固に接続できるので、その抵抗体チップ上に他のチップを実装でき、実装面積を有効に利用できる。
【００２０】
請求項１４に係る発明によれば、素子搭載領域に他のチップを搭載することにより、実装面積を有効に利用できる。
【００２１】
請求項１５に係る発明によれば、基板の薄膜化により抵抗体チップ全体を薄くでき、積層構造の薄型の部品内蔵プリント基板を容易に製造できる。
【発明を実施するための最良の形態】
【００２２】
本発明を実施するための最良の形態の抵抗体チップでは、基板を有し、この基板上において、上下に離隔して複数層の薄膜抵抗体群が積層されている。各層の薄膜抵抗体群は、同一平面に平行に配列された複数の帯状の薄膜抵抗体により構成されている。各層毎の複数の薄膜抵抗体は、各層の層間絶縁膜によりそれぞれ被覆されている。横方向に離隔して配置された複数のプラグは、各層の複数の薄膜抵抗体にそれぞれ接続され、複数層の層間絶縁膜を上下に貫通して最上層の層間絶縁膜の表面に引き出されている。複数のプラグの上端には、電極がそれぞれ接合され、この複数の電極が、最上層の層間絶縁膜上において離隔して配置されている。最上層の層間絶縁膜は、複数の電極を露出させた状態でパッシベーション膜により被覆されている。
【実施例１】
【００２３】
（構成）
図１（ａ）、（ｂ）は本発明の実施例１を示す抵抗体チップの概略の構成図であり、同図（ａ）は表面から見た平面図、及び同図（ｂ）はその縦断面図である。
【００２４】
この抵抗体チップは、全体の厚さが例えば１００μｍ以下、好ましくは５０μｍ以下の積層構造をしており、底面がバックグラインドにより薄膜化（例えば、１００μｍ以下、好ましくは５０μｍ以下に薄膜化）されるシリコン基板１を有している。シリコン基板１上には酸化膜（ＳｉＯ２）からなる保護用のプロテクト絶縁膜２が被着され、このプロテクト絶縁膜２上に、複数層（例えば、４層）の薄膜抵抗体群が、酸化膜からなる層間絶縁膜４−１〜４−４を介して積層されている。
【００２５】
各層の薄膜抵抗体群は、ボロン又は砒素等のイオンを注入したポリシリコン膜によりそれぞれ形成されている。ポリシリコン膜は、例えば、ボロンの注入によりｐ型になり、砒素の注入によりｎ型になる。１層目の薄膜抵抗体群は、複数の同一長さＬ１の帯状薄膜抵抗体３−１が同一平面上に平行に配列されて構成されている。同様に、２層目の薄膜抵抗体群は複数の同一長さＬ２の帯状薄膜抵抗体３−２により、３層目の薄膜抵抗体群は複数の同一長さＬ３の帯状薄膜抵抗体３−３により、４層目の薄膜抵抗体群は複数の同一長さＬ４の帯状薄膜抵抗体４−２により、それぞれ構成されている。各層の抵抗体３−１〜３−４の長さＬ１，Ｌ２，Ｌ３，Ｌ４は異なっており、例えば、Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４に設定されている。
【００２６】
各層の抵抗体３−１〜３−４の一端と他端とに位置する垂直方向には、離隔して配置された複数のコンタクトホール５が形成され、これらのコンタクトホール５中にタングステン（Ｗ）等が埋設されて複数のプラグ６が形成されている。複数のプラグ６の上端面は、４層目の層間絶縁膜４−１の表面と同一面に位置しており、それらのプラグ６の上端面上に、アルミニュウムからなる複数の電極（例えば、パッド）７−１ａ，７−１ｂ〜７−４ａ，７−４ｂが形成されている。
【００２７】
パッド７−１ａはプラグ６を介して１層目の抵抗体３−１の一端に接続され、それと離間したパッド７−１ｂはプラグ６を介して１層目の抵抗体３−１の他端に接続されている。同様に、パッド７−２ａと７−２ｂは各プラグ６を介して２層目の抵抗体３−２の一端と他端に接続され、パッド７−３ａと７−３ｂは各プラグ６を介して３層目の抵抗体３−３の一端と他端に接続され、パッド７−４ａと７−４ｂは各プラグ６を介して４層目の抵抗体３−４の一端と他端に接続されている。４層目の層間絶縁膜４−４は、窒化膜（ＳｉＮ）等の不活性化膜であるパッシベーション膜（以下「ＰＶ膜」という。）８により覆われ、このＰＶ膜８における各パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂ箇所のみに開口部９が形成されてその各パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂが露出している。
【００２８】
（製造方法）
図１の抵抗体チップは、例えば、次のような工程により製造される。
先ず、シリコン基板１上に水蒸気を流しながら加熱し、酸化膜からなるプロテクト絶縁膜２を形成する。その上に、１層目のポリシリコン膜を形成し、ボロン又は砒素等のイオンを注入する。このときのイオンのドーズ量（注入量）は目標とする抵抗値により調節する。ポリシリコン膜上に、レジストをスピンコート（回転塗布）し、キュア（熱処理）した後に、ポリシリコン膜をフォトリソグラフィ技術により、レジストのパターニング後にエッチングし、直線の帯状からなる複数の薄膜抵抗体３−１を形成する。次に、複数の薄膜抵抗体３−１上に、例えば、プラズマＴＥＯＳを用いてＣＶＤ法（化学的気相成長法）により、酸化膜からなる１層目の層間絶縁膜４−１を形成する。その後、アニール（熱処理）を行う。
【００２９】
１層目の層間絶縁膜４−１の上に、前記と同様２層目のにポリシリコン膜を形成し、ボロン等のイオンを注入し、フォトリソグラフィ技術を利用してパターニングし、２層目の複数の薄膜抵抗体３−２を形成する。１層目と異なっているのは、薄膜抵抗体３−２のパターンが短いことのみである。その後、前記と同様に、酸化膜からなる２層目の層間絶縁膜４−２を形成する。
【００３０】
層間絶縁膜４−２の上に、前記と同様に、３層目の複数の薄膜抵抗体３−３を形成する。この場合も、２層目より抵抗体３−３の長さが短い以外は、全く同様の処理である。更にその上に、酸化膜からなる３層目の層間絶縁膜４−３を形成する。
【００３１】
層間絶縁膜４−３の上に、前記と同様に、４層目の複数の薄膜抵抗体３−４を形成する。この場合も、３層目より抵抗体３−４の長さが短い以外は、全く同様の処理である。更にその上に、酸化膜からなる４層目の層間絶縁膜４−４を形成する。
【００３２】
層間絶縁膜４−４の上にレジストを塗布し、キュアした後に、フォトリソグラフィ技術で、各層の抵抗体３−１〜３−４の両端の位置のみ、レジストを除去する。各層の抵抗体３−１〜３−４の両端に位置する層間絶縁膜４−１〜４−４箇所に、コンタクトホール５を酸化膜エッチャ（除去器）で開ける。コンタクトホール５内に、チタン等のバリア膜を形成し、ＣＶＤ法により例えばタングステンのプラグ６を埋め込む。次に、ＣＭＰ装置（化学的機械的研磨装置）により、層間絶縁膜４−４上のタングステンがなくなるまで研磨する。
【００３３】
研磨した層間絶縁膜４−４の上に、スパッタリング法によりアルミニュウム膜を形成する。フォトリソグラフィ技術を用い、プラグ６上以外のアルミニュウム膜をエッチングし、パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂを形成する。このパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂの上に、窒化膜等のＰＶ膜８を形成する。ＰＶ膜８上にレジストを塗布し、フォトリソグラフィ技術を用いて、パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂ上のＰＶ膜８をエッチングにより除去する。以上の工程により、図１の構造を有する抵抗アレイが形成される。
【００３４】
このような抵抗体アレイにおいて、多層に形成した抵抗体３−１〜３−４により、複数の抵抗値を有するが抵抗体チップが複数個得られる。この抵抗体チップをバックグラインドして薄膜化し、ダイシング（切断）により個片化する。その後、実装時において、例えば、プリント基板等の上にダイスボンディング（固着）し、このダイスボンドされた抵抗体チップのそれぞれのパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂを必要な他の部品とワイヤボンディング（ワイヤ接続）等で結線することにより、所望の回路動作を行わせることができる。
【００３５】
（効果）
本実施例１では、次の（ａ）、（ｂ）のような効果がある
（ａ） それぞれの層にそれぞれの抵抗値を有する抵抗体３−１〜３−４が複数存在するので、１つの抵抗体チップで複数の抵抗体３−１〜３−４を複数個得ることができる。
【００３６】
（ｂ） 基板１をバックグラインドにより薄型化するので、抵抗体チップの全体の厚さを例えば数十μｍという薄型に容易にできる。このような薄型の抵抗体チップを使用する場合、複数の抵抗体３−１〜３−４を一度に実装できるので、実装面積を削減でき、実装コストも削減できる。
【実施例２】
【００３７】
（構成・製造方法）
図２は、本発明の実施例２を示す抵抗体チップの概略の縦断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３８】
本実施例２では、実施例１における各層の薄膜抵抗体用のポリシリコン膜を形成する前に、これらの下の各層間絶縁膜４−１〜４−４をＣＭＰにより平坦化し、この上に、ＣＶＤ法により窒化膜等の各ストッパ絶縁膜１０−１〜１０−４を形成した後に、各層の薄膜抵抗体用のポリシリコン膜を形成して各層の薄膜抵抗体群を形成するようにしている点のみが実施例１と異なる。その他の構成や製造方法は、実施例１とほぼ同様である。
【００３９】
（効果）
本実施例２では、実施例１の効果の他に、次の（ｃ）、（ｄ）のような効果もある。
（ｃ） 各層のポリシリコンの抵抗体３−１〜３−４の下が、ＣＭＰにより平坦化されているので、抵抗体３−１〜３−４の加工精度が向上する。
【００４０】
（ｄ） 各層のポリシリコンの抵抗体３−１〜３−４の下に、各ストッパ絶縁膜１０−１〜１０−４が形成されているので、コンタクトホール５の形成時にオーバエッチングが生じても、下層の絶縁膜２，４−１〜４−３がエッチングされるおそれがない。つまり、ストッパ絶縁膜１０−１〜１０−４により、オーバエッチングを防止できる。
【実施例３】
【００４１】
（構成・製造方法）
図３は、本発明の実施例３を示す抵抗体チップの概略の縦断面図であり、実施例２を示す図２中の要素と共通の要素には共通の符号が付されている。
【００４２】
本実施例３では、実施例２におけるアルミニュウムのパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂの上に、ニッケル・リン（ＮｉＰ）膜１１と銅（Ｃｕ）膜１２を鍍金法により形成し、その後、シリコン基板１をバックグラインド法により５０μｍ程度に薄膜化したものである。その他の構成や製造方法は、実施例２とほぼ同様である。
【００４３】
（実装例）
図４は、図３の抵抗体チップ２０の基板への埋め込み実装例を示す概略の縦断面図である。
【００４４】
例えば、図３の抵抗体チップ２０をプリント基板等の基板２１へ埋め込む場合、基板２１上に抵抗体チップ２０を固着した後、この全面を樹脂絶縁膜２２で覆う。炭酸ガスレーザ等により、パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂ上の樹脂絶縁膜２２にビアホール２３を形成し、銅ポスト２４を鍍金により形成する。パッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂの上面に銅膜１２が形成されているので、鍍金が容易で、銅ポスト２４との導通が取れる。
【００４５】
（効果）
本実施例３では、実施例１及び２の効果の他に、次の（ｅ）のような効果もある。
（ｅ） 基板２１の中に抵抗体チップ２０が埋め込まれているので、他の部品の表面実装の面積が増加する。なお、図４の実装例では、基板２１上に抵抗体チップ２０を搭載しているが、これに代えて、基板２１に収納凹部を設け、この収納凹部内に抵抗体チップ２０を埋設してもよい。これにより、全体の厚みを薄くすることができる。
【実施例４】
【００４６】
（構成・製造方法）
５（ａ）、（ｂ）は本発明の実施例４を示す抵抗体チップの概略の構成図であり、同図（ａ）は表面から見た平面図、及び同図（ｂ）はその縦断面図である。この図５において、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４７】
図１の実施例１では、各層毎に異なる長さのポリシリコンの薄膜抵抗体３−１〜３−４が設けられているが、本実施例４では、各層のポリシリコンの薄膜抵抗体３Ａ−１〜３Ａ−４の長さを同一にしている。その他の構成や製造方法は、実施例１とほぼ同様である。
【００４８】
（効果）
本実施例４では、実施例１〜３の効果の他に、次の（ｆ）、（ｇ）のような効果もある。
（ｆ） 各層のポリシリコンの薄膜抵抗体３Ａ−１〜３Ａ−４の長さが同一なので、同一の抵抗値の抵抗体３Ａ−１〜３Ａ−４を多く集積できる。又、各層のポリシリコンへのイオンのドーピング量を調節することにより、異なった抵抗値に調節することができる。
【００４９】
（ｇ） 各層とも抵抗体３Ａ−１〜３Ａ−４の設計が同一であり、配置位置が異なるだけなので、設計が容易になる。又、イオン打ち込み（インプラ）により抵抗値を調節するので、どの抵抗値の抵抗体を、どれくらいの数用意するかの設計の自由度が高くなる。
【実施例５】
【００５０】
本実施例５では、実施例１、２又は４の抵抗体チップ２０をパッケージングしたＷＣＳＰ（ウエハレベル・チップ・サイズ・パッケージ）について説明する。
【００５１】
ＷＣＳＰは、アップしたウエハ上に、銅での再配線を行うものである。通常のＩＣチップ（集積回路チップ）は、パッドがチップの周辺部に配設されている。これに対し、ＷＣＳＰでは、再配線により、パッドを自由な位置に置けるので、実装の形態を選択する自由度が増える。
【００５２】
図６（１）、（２−１）〜（２−３）、（３−１）〜（３−４）、（４−１）〜（４−６）は、本実施例５に用いるＷＣＳＰの種類を示す図である。
【００５３】
図６（１）は、実施例１、２又は４で製造された抵抗体チップ２０を含む処理済ウエハ３０の概略の断面図である。この処理済ウエハ３０は、抵抗体チップ２０が多数形成されたウエハ本体３０Ａを有し、このウエハ本体３０ＡがＰＶ膜８により被覆され、多数のアルミニュウムのパッド７が露出している。
【００５４】
図６（２−１）〜（２−３）は、処理済ウエハ３０を用いたタイプ１のＷＣＳＰ４０−１を示す概略の製造工程図である。このＷＣＳＰ４０−１では、（２−１）の工程において、ＰＶ膜８上に銅の再配線４１を形成し、その上を（２−２）の工程において、絶縁膜４２−１で覆う。再配線４１上における所定箇所の絶縁膜４２−１を、エッチングにより除去して開口部を形成し、その開口部に（２−３）の工程において、半田ボール４３を形成すれば、タイプ１のＷＣＳＰ４０−１が製造できる。
【００５５】
図６（３−１）〜（３−４）は、処理済ウエハ３０を用いたタイプ２のＷＣＳＰ４０−２を示す概略の製造工程図である。このＷＣＳＰ４０−２では、（３−１）の工程において、ＰＶ膜８上に絶縁膜４２−１を形成した後、この絶縁膜４２−１におけるパッド７箇所及び半田ボール形成予定箇所を、エッチングにより除去する。（３−２）の工程において、絶縁膜４２−１上に銅の再配線４１を形成する。（３−３）の工程において、再配線４１を絶縁膜４２−２で覆った後、この絶縁膜４２−２におけるハンドボール形成予定箇所をエッチングにより除去して開口部を形成する。（３−４）の工程において、その開口部に半田ボール４３を形成すれば、タイプ２のＷＣＳＰ４０−２が製造できる。
【００５６】
図６（４−１）〜（４−６）は、処理済ウエハ３０を用いたタイプ３のＷＣＳＰ４０−３を示す概略の製造工程図である。このＷＣＳＰ４０−３では、（４−１）の工程において、ＰＶ膜８上に絶縁膜４２−１を形成した後、この絶縁膜４２−１におけるパッド７箇所をエッチングにより除去する。（４−２）の工程において、絶縁膜４２−１上に銅の再配線４１を形成し、（４−３）の工程において、再配線４１の所定箇所にメタルのパッド４４を形成する。（４−４）の工程において、全面を絶縁膜４２−２で覆った後、（４−５）の工程において、パッド４４が露出するまで絶縁膜４２−２をエッチングする。その後、（４−６）の工程において、露出したパッド４４上に半田ボール４３を形成すれば、タイプ３のＷＣＳＰ４０−３が製造できる。
【００５７】
図７（１）〜（９）は、図６のＷＣＳＰの製造方法例を示す製造工程図である。
製造に先立ち、図６のタイプ１〜３のＷＣＳＰ４０−１〜４０−３の中から、密着性、パッド数、チップ面積等を考慮して、製造すべきＷＣＳＰ４０−１〜４０−３を選択する。以下、ＷＣＳＰ４０−３の製造工程例を説明する。
【００５８】
（１）の工程で用意したウエハプロセス（ＷＰ）済の処理済ウエハ３０を用い、（２）の工程において、全面に絶縁膜４２−１を形成する。（３）の工程において、絶縁膜４２−１上に銅鍍金による再配線４１を形成し、（４）の工程において、再配線４１上の所定箇所に銅のパッド４４を形成する。（５）の工程において、全面に樹脂の絶縁膜４２−２により封止し、（６）の工程において、絶縁膜４２−２をグラインド（研磨）してパッド４４の上面を露出させる。（７）の工程において、パッド４４上に半田印刷等で半田ボール４３を形成する。（８）の工程において、電気的テスト等を行い、更に、ウエハ裏面をバックグラインドして薄膜化し、ダイシングにより個片化した後、（９）の工程において、製造されたＷＣＳＰ４０−３の外観検査を行い製造工程を終了する。
【００５９】
図８は、図６のＷＣＳＰ４０−３によるパッド４４の再配置の例を示す平面図である。
このＷＣＳＰ４０−３では、多数のパッド４４を均一に配置することにより、１つのパッド４４当たりの面積が増加する。そのため、パッド数が多い抵抗体チップ２０でも、基板上に形成された配線等に、半田ボール４３等による接続（実装）が可能になる。
【００６０】
図９は、図８のＷＣＳＰ４０−３を基板に実装した例を示す図である。
この実装例では、基板４５の表面に予め形成されている銅の配線４６に、図８のＷＣＳＰ４０−３を載せ、半田ボール４３により接続している。パッド数が多いＷＣＳＰ４０−３を半田ボール４３により接続するので、強固に接続できる。そのため、ＷＣＳＰ４０−３の上に、たのチップ等を搭載することが可能である。
【００６１】
図１０は、図９のＷＣＳＰ４０−３上への他のチップの積層例を示す図である。
この積層例では、基板４５上に搭載されたＷＣＳＰ４０−３における半田ボール４３とは反対の面に、他のチップ５０を固着し、このチップ５０のワイヤ５１をワイヤボンディングにより他のチップ等と接続している。これにより、実装密度を向上できる。
【００６２】
（効果）
本実施例５のＷＣＳＰでは、次の（Ａ）、（Ｂ）のような効果がある。
（Ａ） 図８に示すＷＣＳＰ４０−１により、図１等のパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂがチップ周辺部に偏在している状態から、ＷＣＳＰ上に均一な状態に再配置できるので、パッド４４間の隣接距離が広くなる。それにより、半田ボール４３等を用いた実装が可能になる。
【００６３】
（Ｂ） 図９に示す半田ボール４３により、ＷＣＳＰ４０−３を基板４５に強固に接続できるので、そのＷＣＳＰ４０−３の上に図１０のような他のチップ５０を実装できるので、実装面積を有効に利用できる。
【実施例６】
【００６４】
（構成・製造方法）
図１１は、本発明の実施例６を示すＷＣＳＰ４０−３によるパッド４４の他の再配置例の図であり、実施例５を示す図８中の要素と共通の要素には共通の符号が付されている。
【００６５】
抵抗体チップ２０をＷＣＳＰ４０−３により再配線する場合、ＷＣＳＰ表面の中央に設けられた素子搭載領域の周辺部に多数のパッド４４を偏在させる。更に、再配線後のパッド４４の上面に金等を形成する。このようにすれば、パッド４４のない中央の素子搭載領域に、他の小型のチップを搭載することが可能になる。
【００６６】
図１２は、図１１のＷＣＳＰ４０−３上への他のチップの積層例を示す図である。
図１１のＷＣＳＰ４０−３と同様の方法により、一回り小型のチップ５１を作製すれば、このチップ５１をＷＣＳＰ４０−３の素子搭載領域にダイスボンディングすることができる。上のチップ５１から、下のＷＣＳＰ４０−３のパッド４４が露出しているので、上のチップ５１のパッド５２と下のＷＣＳＰ４０−３のパッド４４から、ワイヤボンディングにより必要なチップ等との接続が行える。本実施例６では、パッド４４，５２の上面に金等が形成されているので、良好なボンディング特性を得ることができる。
【００６７】
（効果）
本実施例６では、ＷＣＳＰ４０−３により、図１等の抵抗体チップ２０のパッド７−１ａ，７−１ｂ〜７−４ａ，７−４ｂを再配置したパッド４４を、ＷＣＳＰ周辺部に集中したために、他の小型のチップ５１をパッド４４の無い素子搭載領域に載せることができる。このように、チップ５１を積層することにより、実装面積の削減を行うことができる。
【実施例７】
【００６８】
図１３は、本発明の実施例７を示す抵抗体チップ２０を用いた部品内蔵プリント基板の概略の断面図である。
【００６９】
この図１３では、実施例１〜４の薄型の抵抗体チップ２０をプリント基板に内蔵させた部品内蔵プリント基板の実装例が示されている。この部品内蔵プリント基板の製造では、例えば、薄型の抵抗体チップ２０の他に、予め薄型のインダクタチップ５３、コンデンサチップ５４、及びＩＣチップ５５等の薄型部品を製造しておく。そして、プリント基板本体６０上に、例えば、コンデンサチップ５４及びＩＣチップ５５等を固着し、アルミニュウム箔、銅箔等の１層目配線層６１−１により結線し、これらを樹脂絶縁膜６２により被覆して１層目を形成する。更に、１層目の上に、抵抗体ちっぷ２０及びインダクタチップ５３等を固着し、１層目配線層６１−１にビアホール６３を介して接続された２層目配線層６１−２によって結線し、これらを樹脂絶縁膜６２により被覆して２層目を形成する等すれば、図１３のような積層構造の薄型の部品内蔵プリント基板を容易に製造できる。
【００７０】
抵抗体チップ２０等の他の実装例としては、例えば、プリント基板本体６０内に図示しない収納凹部を形成し、この収納凹部内に抵抗体チップ２０等を搭載して樹脂絶縁膜６２等により被覆する等、種々の実装形態が可能である。
【実施例８】
【００７１】
本発明は、上記実施例に限定されず、種々の変形や利用形態が可能である。この利用形態である実施例８としては、例えば、次の（１）、（２）のようなものがある。
【００７２】
（１） 抵抗体チップ２０では、シリコン基板１を用いたが、ガラス基板やアルミナ基板等を用いてもよい。
【００７３】
（２） 薄膜抵抗体３−１〜３−４，３Ａ−１〜３Ａ−４は、直線の帯状で構成したが、曲線や角形等の他の帯状で構成してもよい。又、薄膜抵抗体３−１〜３−４，３Ａ−１〜３Ａ−４として、ボロンや砒素等のイオンを注入したポリシリコン膜を用いたが、酸化ルテニウムや、或いは、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）等の遷移元素とその合金等を用いてもよい。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施例１を示す抵抗体チップの概略の構成図である。
【図２】本発明の実施例２を示す抵抗体チップの概略の縦断面図である。
【図３】本発明の実施例３を示す抵抗体チップの概略の縦断面図である。
【図４】図３の抵抗体チップ２０の基板への埋め込み実装例を示す概略の縦断面図である。
【図５】本発明の実施例４を示す抵抗体チップの概略の構成図である。
【図６】本発明の本実施例５に用いるＷＣＳＰの種類を示す図である。
【図７】図６のＷＣＳＰの製造方法例を示す製造工程図である。
【図８】図６のＷＣＳＰ４０−３によるパッド４４の再配置の例を示す平面図である。
【図９】図８のＷＣＳＰ４０−３を基板に実装した例を示す図である。
【図１０】図９のＷＣＳＰ４０−３上への他のチップの積層例を示す図である。
【図１１】本発明の実施例６を示すＷＣＳＰ４０−３によるパッド４４の他の再配置例の図である。
【図１２】図１１のＷＣＳＰ４０−３上への他のチップの積層例を示す図である。
【図１３】本発明の実施例７を示す抵抗体チップ２０を用いた部品内蔵プリント基板の概略の断面図である。
【符号の説明】
【００７５】
１ シリコン基板
３−１〜３−４，３Ａ−１〜３Ａ−４ 抵抗体
４−１〜４−４ 層間絶縁膜
５ コンタクトホール
６ プラグ
７，７−１ａ，７−１ｂ〜７−４ａ，７−４ｂ，４４，５２ パッド
８ パッシベーション膜（ＰＶ膜）
１０−１〜１０−４ ストッパ絶縁膜
２０ 抵抗体チップ
２１，４５ 基板
２２，６２ 樹脂絶縁膜
２４ ポスト
３０ 処理済ウエハ
３０Ａ ウエハ本体
４０−１〜４０−３ ＷＣＳＰ
４１ 再配線
４２−１，４２−２ 絶縁膜
４３ 半田ボール
５０，５１ チップ
５３ インダクタチップ
５４ コンデンサチップ
５５ ＩＣチップ
６０ プリント基板本体
【特許請求の範囲】
【請求項１】
基板と、
同一平面に平行に配列された複数の帯状の薄膜抵抗体が、前記基板上において上下に離隔して複数層積層された薄膜抵抗体群と、
前記各層毎の複数の薄膜抵抗体をそれぞれ被覆する複数層の層間絶縁膜と、
横方向に離隔して配置されて前記各層の複数の薄膜抵抗体にそれぞれ接続された複数のプラグであって、前記複数層の層間絶縁膜を上下に貫通して前記最上層の層間絶縁膜の表面に引き出された前記複数のプラグと、
前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極と、
を備えたことを特徴とする抵抗体チップ。
【請求項２】
請求項１記載の抵抗体チップにおいて、
前記最上層の層間絶縁膜は、前記複数の電極を露出させた状態でパッシベーション膜により被覆されていることを特徴とする抵抗体チップ。
【請求項３】
請求項２記載の抵抗体チップにおいて、
前記各層の複数の薄膜抵抗体における下面に、ストッパ絶縁膜がそれぞれ形成されていることを特徴とする抵抗体チップ。
【請求項４】
請求項２又は３記載の抵抗体チップにおいて、
前記各電極上には、導電性ポストが立設されていることを特徴とする抵抗体チップ。
【請求項５】
請求項２又は３記載の抵抗体チップにおいて、
前記複数の電極に接続され、前記パッシベーション膜上に配置された再配線層と、
前記再配線層に接続され、所定の平面位置に配置された複数のパッドと、
前記複数のパッドを露出させた状態で前記再配線層を被覆する絶縁膜と、
を有することを特徴とする抵抗体チップ。
【請求項６】
請求項５記載の抵抗体チップにおいて、
前記複数のパッドは、前記複数の電極の配置間隔よりも大きな間隔で配置され、前記各パッド上に半田ボールが形成されていることを特徴とする抵抗体チップ。
【請求項７】
請求項５記載の抵抗体チップにおいて、
前記複数のパッドは、表面に設けられた素子搭載領域の周辺部に配置されていることを特徴とする抵抗体チップ。
【請求項８】
請求項１〜７のいずれか１項に記載の抵抗体チップにおいて、
前記薄膜抵抗体は、長さにより抵抗値が調節されていることを特徴とする抵抗体チップ。
【請求項９】
請求項１〜７のいずれか１項に記載の抵抗体チップにおいて、
前記薄膜抵抗体は、イオンが注入されたポリシリコンにより形成されていることを特徴とする抵抗体チップ。
【請求項１０】
請求項９記載の抵抗体チップにおいて、
前記薄膜抵抗体は、前記イオンの注入量により抵抗値が調節されていることを特徴とする抵抗体チップ。
【請求項１１】
請求項１〜７のいずれか１項に記載の抵抗体チップにおいて、
前記薄膜抵抗体は、酸化ルテニウムと、ニッケル、コバルト又はクロムを含む遷移元素とその合金と、のいずれか１つにより形成されていることを特徴とする抵抗体チップ。
【請求項１２】
請求項１〜１１のいずれか１項に記載の抵抗体チップにおいて、
前記基板は、シリコン基板、ガラス基板、又は、アルミナ基板のいずれか１つにより構成されていることを特徴とする抵抗体チップ。
【請求項１３】
請求項６記載の抵抗体チップを用い、前記半田ボールが形成された面に対して反対の面に、他のチップを搭載することを特徴とする抵抗体チップの実装方法。
【請求項１４】
請求項７記載の抵抗体チップを用い、前記素子搭載領域に、他のチップを搭載することを特徴とする抵抗体チップの実装方法。
【請求項１５】
請求項１〜１４のいずれか１項に記載の抵抗体チップを用い、
前記基板をバックグラインドにより薄膜化し、プリント基板を含む他の基板に埋め込むことを特徴とする抵抗体チップの実装方法。
【請求項１】
基板と、
同一平面に平行に配列された複数の帯状の薄膜抵抗体が、前記基板上において上下に離隔して複数層積層された薄膜抵抗体群と、
前記各層毎の複数の薄膜抵抗体をそれぞれ被覆する複数層の層間絶縁膜と、
横方向に離隔して配置されて前記各層の複数の薄膜抵抗体にそれぞれ接続された複数のプラグであって、前記複数層の層間絶縁膜を上下に貫通して前記最上層の層間絶縁膜の表面に引き出された前記複数のプラグと、
前記複数のプラグの上端にそれぞれ接合され、前記最上層の層間絶縁膜上において離隔して配置された複数の電極と、
を備えたことを特徴とする抵抗体チップ。
【請求項２】
請求項１記載の抵抗体チップにおいて、
前記最上層の層間絶縁膜は、前記複数の電極を露出させた状態でパッシベーション膜により被覆されていることを特徴とする抵抗体チップ。
【請求項３】
請求項２記載の抵抗体チップにおいて、
前記各層の複数の薄膜抵抗体における下面に、ストッパ絶縁膜がそれぞれ形成されていることを特徴とする抵抗体チップ。
【請求項４】
請求項２又は３記載の抵抗体チップにおいて、
前記各電極上には、導電性ポストが立設されていることを特徴とする抵抗体チップ。
【請求項５】
請求項２又は３記載の抵抗体チップにおいて、
前記複数の電極に接続され、前記パッシベーション膜上に配置された再配線層と、
前記再配線層に接続され、所定の平面位置に配置された複数のパッドと、
前記複数のパッドを露出させた状態で前記再配線層を被覆する絶縁膜と、
を有することを特徴とする抵抗体チップ。
【請求項６】
請求項５記載の抵抗体チップにおいて、
前記複数のパッドは、前記複数の電極の配置間隔よりも大きな間隔で配置され、前記各パッド上に半田ボールが形成されていることを特徴とする抵抗体チップ。
【請求項７】
請求項５記載の抵抗体チップにおいて、
前記複数のパッドは、表面に設けられた素子搭載領域の周辺部に配置されていることを特徴とする抵抗体チップ。
【請求項８】
請求項１〜７のいずれか１項に記載の抵抗体チップにおいて、
前記薄膜抵抗体は、長さにより抵抗値が調節されていることを特徴とする抵抗体チップ。
【請求項９】
請求項１〜７のいずれか１項に記載の抵抗体チップにおいて、
前記薄膜抵抗体は、イオンが注入されたポリシリコンにより形成されていることを特徴とする抵抗体チップ。
【請求項１０】
請求項９記載の抵抗体チップにおいて、
前記薄膜抵抗体は、前記イオンの注入量により抵抗値が調節されていることを特徴とする抵抗体チップ。
【請求項１１】
請求項１〜７のいずれか１項に記載の抵抗体チップにおいて、
前記薄膜抵抗体は、酸化ルテニウムと、ニッケル、コバルト又はクロムを含む遷移元素とその合金と、のいずれか１つにより形成されていることを特徴とする抵抗体チップ。
【請求項１２】
請求項１〜１１のいずれか１項に記載の抵抗体チップにおいて、
前記基板は、シリコン基板、ガラス基板、又は、アルミナ基板のいずれか１つにより構成されていることを特徴とする抵抗体チップ。
【請求項１３】
請求項６記載の抵抗体チップを用い、前記半田ボールが形成された面に対して反対の面に、他のチップを搭載することを特徴とする抵抗体チップの実装方法。
【請求項１４】
請求項７記載の抵抗体チップを用い、前記素子搭載領域に、他のチップを搭載することを特徴とする抵抗体チップの実装方法。
【請求項１５】
請求項１〜１４のいずれか１項に記載の抵抗体チップを用い、
前記基板をバックグラインドにより薄膜化し、プリント基板を含む他の基板に埋め込むことを特徴とする抵抗体チップの実装方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００６−１８６０３８（Ｐ２００６−１８６０３８Ａ）
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願番号】特願２００４−３７６６６１（Ｐ２００４−３７６６６１）
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５９６０９１００４）株式会社マルチ (18)
【出願人】（８９９００００６８）学校法人早稲田大学 (602)
【出願人】（５０２２７３０９６）株式会社関東学院大学表面工学研究所 (52)
【Ｆターム（参考）】
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５９６０９１００４）株式会社マルチ (18)
【出願人】（８９９００００６８）学校法人早稲田大学 (602)
【出願人】（５０２２７３０９６）株式会社関東学院大学表面工学研究所 (52)
【Ｆターム（参考）】
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