抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法
【課題】安定したスイッチング動作を低コストで実行する抵抗変化型不揮発性記憶装置を提供する。
【解決手段】抵抗変化型不揮発性記憶装置は、第１配線３と、第１配線３上に形成された層間絶縁層５３と、層間絶縁膜５３上に形成された第２配線６と、第１配線３と第２配線６との間に形成された抵抗変化型素子１１とを具備する。層間絶縁層５３は、第１配線３と第２配線６とに挟まれるように形成され、第１配線３の幅以下の幅を有するホール９を備える。抵抗変化型素子１１は、第１配線３と接して、ホール９の底部に形成された下部電極１３と、下部電極１３上に形成された抵抗変化層１２と、抵抗変化層１２上に形成された上部電極１１とを備える。下部電極１３、抵抗変化層１２及び上部電極１１は、ホール９の内部に形成される。第１配線３は銅を含み、下部電極１３、１３ａはルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。
【解決手段】抵抗変化型不揮発性記憶装置は、第１配線３と、第１配線３上に形成された層間絶縁層５３と、層間絶縁膜５３上に形成された第２配線６と、第１配線３と第２配線６との間に形成された抵抗変化型素子１１とを具備する。層間絶縁層５３は、第１配線３と第２配線６とに挟まれるように形成され、第１配線３の幅以下の幅を有するホール９を備える。抵抗変化型素子１１は、第１配線３と接して、ホール９の底部に形成された下部電極１３と、下部電極１３上に形成された抵抗変化層１２と、抵抗変化層１２上に形成された上部電極１１とを備える。下部電極１３、抵抗変化層１２及び上部電極１１は、ホール９の内部に形成される。第１配線３は銅を含み、下部電極１３、１３ａはルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリの分野においては、フラッシュメモリ、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＦｅＲＡＭ）、磁気メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＭＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の研究が盛んである。しかし、最近、これらの従来の不揮発性メモリと異なる不揮発性メモリとして、抵抗変化型メモリ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＲｅＲＡＭ）が提案されている。例えば、非特許文献１の抵抗変化型メモリは、電圧パルスの印加でメモリセルの抵抗変化層の抵抗値を設定することにより情報を書き込むことができる。加えて、抵抗値を非破壊で測定することにより情報を読み出すことができる。この抵抗変化型メモリは、メモリセルの面積が小さく、多値化が可能である。そのため、既存の不揮発性メモリをしのぐ可能性を有している。非特許文献１では、抵抗変化層としてＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）及びＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏｙ）が用いられている。抵抗変化型メモリに関しては他の提案もなされている。例えば、非特許文献２の抵抗変化型メモリでは、抵抗変化層として約５０ｎｍの多結晶ＮｉＯｘ（ｘ＝１〜１．５）が用いられている。上部電極に正の電圧を印加することで、低抵抗状態もしくは高抵抗状態に変化する。また、例えば、非特許文献３の抵抗変化型メモリでは、抵抗変化層として８０ｎｍの微結晶ＴｉＯ２が用いられている。
【０００３】
一般的に、抵抗変化型メモリの１つのメモリセルは、１つの制御用トランジスタと１つの抵抗変化素子を備えている。そのようなメモリセルを有する抵抗変化型メモリは、１Ｔ１Ｒ型ともいわれている。図１は、従来の１Ｔ１Ｒ型の抵抗変化型メモリの構成を示す平面図である。１Ｔ１Ｒ型の抵抗変化型メモリ１９０は、複数のワード線（又はゲート）１２２と、複数のビット線（又は第２配線）１０６と、複数の共通線１０８と、複数のメモリセルＭＣとを具備している。複数のワード線（又はゲート）１２２は、Ｙ方向に延在している。ビット線（又は第２配線）１０６は、Ｘ方向に延在している。共通線１０８は、Ｙ方向に延在しいている。複数のメモリセルＭＣは、複数のワード線１２２と複数のビット線１０６との交点の各々に対応して設けられている。
【０００４】
図２は、図１におけるａ−ａ’断面の構成を示す断面図である。メモリセルＭＣの１個分の構成を示している。メモリセルＭＣは、制御トランジスタ１０２と、抵抗変化素子１０１とを備えている。半導体基板１７０上に素子分離領域１７１及び制御トランジスタ１０２が形成されている。制御トランジスタ１０２は、ゲート絶縁膜１２３、ゲート１２２（ワード線）、ドレイン１２１、ソース１２４、サイドウォール１２５を備えている。ドレイン１２１、ソース１２４にはコンタクト１０４が接続されている。制御トランジスタ１０２及びコンタクト１０４は第１層間絶縁膜１５１及び第１キャップ絶縁膜１６１に覆われている。ドレイン１２１側のコンタクト１０４は、第１キャップ絶縁膜１６１の開口部を介して、バリアメタル１３２と銅（Ｃｕ）１３１からなる第１配線１０３に接続されている。第１配線１０３は、第２層間絶縁膜１５２及び第２キャップ絶縁膜１６２に覆われている。抵抗変化型メモリの抵抗変化素子１０１は、第２キャップ絶縁膜１６２の開口部を介して、第１配線１０３に接続されている。抵抗変化素子１０１は、第１配線１０３と接続される下部電極１１３、下部電極１１３上の抵抗変化層１１２及び抵抗変化層１１２上の上部電極１１１からなるＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有している。上部電極１１１は、バリアメタル１３５と銅（Ｃｕ）１３４からなる第１ビア１０５及び第２配線１０６（ビット線）に接続されている。ソース１２４側のコンタクト１０４は、第１キャップ絶縁膜１６１の開口部を介して、共通線１０８に接続されている。抵抗変化素子１０１は、第３層間絶縁膜１５３及び第３キャップ絶縁膜１６３に覆われている。第２配線１０６は第３キャップ絶縁膜１６３上に設けられている。図２に示すように、従来構造では、抵抗変化素子１０１が、配線層の間（ここでは第１配線１０３の配線層と第２配線１０６の配線層との間）に形成されている。この場合、抵抗変化素子１０１は、隣接するメモリセルＭＣの抵抗変化素子１０１とは孤立したＭＩＭキャパシタ構造を有している。そのため、抵抗変化素子１０１は（寄生）容量を有していると見ることもできる。
【０００５】
従来構造の動作方法について説明する。まず、初期化については、以下のようにして行う。第２配線１０６を介して上部電極１１１に正の電圧を印加し、抵抗変化層１１２を低抵抗化（Ｆｏｒｍｉｎｇ）する。このとき、ゲート１２２に印加する電圧を調整して、制御トランジスタ１０２の飽和電流値によって電流制限がかかるようにする。それにより、抵抗変化層１１２は所望の抵抗値になる。なお、Ｆｏｒｍｉｎｇは、上部電極１１１の替わりに下部電極１１３に正の電圧を印加して行っても良い。
【０００６】
次に、書き込みについては、以下のようにして行う。低抵抗状態から高抵抗状態へのスイッチングには、ソース１２４及びゲート１２２に正の電圧を印加する。高抵抗状態から低抵抗状態へのスイッチングには、上部電極１１１及びゲート１２２に正の電圧を印加する。このとき、共通線１０８には高抵抗状態へのスイッチングのときよりも高い電圧を印加する。また、ゲート１２２に印加する電圧を調整して、制御トランジスタ１０２の飽和電流値による電流制限がかかるようにする。それにより、抵抗変化層１１２は所望の抵抗値になる。なお、高抵抗状態から低抵抗状態へのスイッチング及び低抵抗状態から高抵抗状態のスイッチングにおいて、ソース１２４の替わりに上部電極１１１に正の電圧を印加してもスイッチング動作を行うことができる。
【０００７】
関連する技術として、特開２００９−１１７６６８号公報に不揮発性メモリ用可変抵抗およびその製造方法並びに不揮発性メモリが開示されている。この不揮発性メモリ用可変抵抗は、層間絶縁膜と、下部電極と、可変抵抗層と、上部電極と、第２配線層とを具備する。層間絶縁膜は、第１配線層上に設けられ、第１配線層に接続する貫通孔を有する。下部電極は、貫通孔内に設けられ第１配線層に接続する。可変抵抗層は、貫通孔内に設けられ下部電極上に設けられている。上部電極は、貫通孔内に設けられ可変抵抗層上に設けられている。第２配線層は、層間絶縁膜上に設けられ、上部電極と接続する。また、不揮発性メモリ用可変抵抗は、可変抵抗層と、層間絶縁膜と、プラグ金属を具備する。可変抵抗層は、第１配線層表面に設けられている。層間絶縁膜は、第１配線層上に設けられている。プラグ金属は、層間絶縁膜内に設けられ可変抵抗層に接続する。
【０００８】
また、特開２０１０−０２７７５３号公報に不揮発性記憶素子およびその製造方法が開示されている。この不揮発性記憶素子は、第１の電極と、層間絶縁膜と、開口部と、抵抗変化膜と、第２の電極とを備えている。第１の電極は、基板上に形成されている。層間絶縁膜は、第１の電極上に形成されている。開口部は、層間絶縁膜を貫通するように形成されている。抵抗変化膜は、開口部の少なくとも底部に形成されかつ第１の電極と接続されている。第２の電極は、抵抗変化膜に隣接して形成されかつ開口部の内部に充填されている。第１の電極と第２の電極とに挟まれた抵抗変化膜が、電気的パルスの印加により抵抗値を増加または減少する特性を有する記憶部を構成する。抵抗値の変化により情報を記憶または読み出しを行う。すなわち、第１の電極は第１の配線でもある。第１の電極上には開口部が形成されている。その開口部の底部及び内壁には抵抗変化層が形成されている。抵抗変化層の内側に第２の電極が埋め込まれている。
【０００９】
また、特開２００９−２９５８４２号公報に半導体メモリ装置及びその製造方法が開示されている。この半導体メモリ装置は、層間絶縁膜と、導電パターンと、下部電極と、遷移金属酸化物膜と、上部電極とを備えている。層間絶縁膜は、基板上方に形成され、溝を有する。導電パターンは、溝に囲まれた層間絶縁膜に埋め込まれている。下部電極は、導電パターン上及び溝の側壁の少なくとも一部に形成されている。遷移金属酸化物膜は、下部電極の上に形成されている。上部電極は、導電パターン上及び溝の側壁の少なくとも一部において遷移金属酸化物膜の上に形成されている。
【００１０】
また、特開２００６−１２８６８０号公報に、集積回路内での金属層の選択的形成が開示されている。この集積回路中に導電層を選択的に形成するための方法は、銅から成る第１表面、及び第２表面を与える工程と、第１表面及び第２表面を貴金属の気相化合物と接触させる工程であって、それによって貴金属から成る導電層を第２表面と比較して第１表面上に選択的に形成するところの工程とから成る。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１１７６６８号公報
【特許文献２】特開２０１０−０２７７５３号公報
【特許文献３】特開２００９−２９５８４２号公報
【特許文献４】特開２００６−１２８６８０号公報
【非特許文献】
【００１２】
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ ｅｔ ａｌ．，“Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）”，ＩＥＤＭ，論文番号７．５，ｐｐ．１９３−１９６，２００２．
【非特許文献２】Ｇ．−Ｓ．Ｐａｒｋ ｅｔ ａｌ．，“Ｏｂｓｅｒｖａｔｉｏｎ ｏｆ ｅｌｅｃｔｒｉｃ−ｆｉｅｌｄ ｉｎｄｕｃｅｄ Ｎｉ ｆｉｌａｍｅｎｔ ｃｈａｎｎｅｌｓ ｉｎ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ＮｉＯｘ ｆｉｌｍ”，ＡＰＬ，Ｖｏｌ．９１，ｐｐ．２２２１０３，２００７．
【非特許文献３】Ｃ．Ｙｏｓｈｉｄａ ｅｔ ａｌ．，“Ｈｉｇｈ ｓｐｅｅｄ ｒｅｓｉｓｔｉｖｅ ｓｗｉｔｃｈｉｎｇ ｉｎ Ｐｔ／ＴｉＯ２／ＴｉＮ ｆｉｌｍ ｆｏｒ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ａｐｐｌｉｃａｔｉｏｎ”，ＡＰＬ，Ｖｏｌ．９１，ｐｐ．２２３５１０，２００７．
【非特許文献４】Ｊ．Ｆ．Ｇｉｂｂｏｎｓ ｅｔ ａｌ．，“Ｓｗｉｔｃｈｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｔｈｉｎ ＮｉＯ Ｆｉｌｍｓ”，Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，ｖｏｌ．７，ｐｐ．７８５，１９６４．
【非特許文献５】Ｋ．Ｋｉｎｏｓｈｉｔａ ｅｔ ａｌ．，“Ｂｉａｓ ｐｏｌａｒｉｔｙ ｄｅｐｅｎｄｅｎｔ ｄａｔａ ｒｅｔｅｎｔｉｏｎ ｏｆ ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｃｏｎｓｉｓｔｉｎｇ ｏｆ ｂｉｎａｒｙ ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｏｘｉｄｅ”，ＡＰＬ，ｖｏｌ．８９，ｐｐ．１０３５０９，２００６．
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来構造の抵抗変化型メモリの抵抗変化素子は、ＭＩＭ構造の加工時に側壁部に加わるダメージにより、以下のような課題がある。
【００１４】
図３Ａ〜図３Ｂは、抵抗変化型メモリのスイッチンッグ原理を説明したものである（非特許文献４、非特許文献５）。図３Ａに示すように、抵抗変化型メモリの抵抗変化素子は、上部電極１１１（例示：金属）、抵抗変化層１１２（例示：遷移金属酸化物）及び下部電極１１３（例示：金属）を備えている。ここで、図３Ｂに示すように、抵抗変化素子は、上部電極１１１に電圧を印加されて低抵抗化（Ｆｏｒｍｉｎｇ）された状態では、抵抗変化層１１２中に電流パス１１４が形成されている。この電流パス１１４が形成されている状態で、上部電極１１１と下部電極１１３との間に電圧を印加することによって、電流パス１１４内で酸化還元反応が起きる。その結果、電流パス１１４の抵抗値が変化する。
【００１５】
図４は、抵抗変化型メモリの問題点を示す図である。抵抗変化素子の電流パス１１４の抵抗値の変化は、この電流パス１１４の上下電極界面付近における酸化還元によっておこると考えられている。しかし、図４に示すように、実際に形成される電流パスは１抵抗変化素子あたり１本だけでなく、不完全な電流パス１１６も含めて抵抗変化層１１２中の様々な場所で形成される。特に、エッチングダメージの入っている側部１１７で電流パス１１５が形成されやすい。抵抗化（Ｆｏｒｍｉｎｇ）後のスイッチング動作において、これらの不完全な電流パス１１６やダメージの入った側部１１７付近の電流パス１１５が導通した場合、抵抗値が急激にさがり、誤動作の原因となる。特に、ダメージの入った側部１１７付近の電流パス１１５のスイッチング特性は、ダメージの入っていない電極中心付近の電流パス１１４のスイッチング特性と異なる。そのため、抵抗変化素子性能のバラツキや信頼性が大幅に劣化する。
【００１６】
このように、抵抗変化層の膜質や抵抗変化層の有効領域と抵抗変化層の端部との位置関係によって、抵抗変化素子性能のバラツキや信頼性が大幅に劣化する。
【００１７】
また、図１及び図２に示されるように、１つのビット線１０６に対して複数のメモリセルＭＣが接続されている。そのため、高速化のためには、メモリセルＭＣの面積を縮小して寄生容量を低減する必要がある。しかし、メモリセルＭＣは孤立したＭＩＭ構造を有しているので、その縮小パターニングは非常に困難である。第２キャップ絶縁膜１６２の開口部との目ずれ許容度を考慮しても、抵抗変化素子１０１の素子面積の縮小による容量低減は困難である。
【００１８】
また、従来構造では、配線層間（ここでは第１配線１０３及び第２配線１０６）に、ＭＩＭ構造の抵抗変化素子１０１と、上部電極１１１と第２配線１０６とをつなぐビア１０５が形成されており、配線層間の厚さがスケーリングによって小さくなった場合、抵抗変化素子１０１の形成が困難である。更に、従来構造ではロジックＬＳＩに混載しようとした場合、最低でも２回のＰＲ工程（第２キャップ絶縁膜１６２の開口及びＭＩＭ構造のパターニング）の追加が必要であり、製造コストの低減が困難である。
【００１９】
特開２００９−１１７６６８号公報（特許文献１）では、貫通孔の内部において、下方に下部電極が形成され、下部電極の表面に抵抗変化層が形成され、抵抗変化層の表面に上部電極が形成されている。抵抗変化層は、例えば下部電極の表面を酸化して形成されている（特許文献１の図１０〜図１２、図１４〜図１５）。この方法を用いた実施例では、貫通孔の断面と抵抗変化層、上部電極及び下部電極の断面とが同じになる。すなわち、基板に平行な断面において、抵抗変化層の端部まで、抵抗変化素子の有効領域となっている。そのため、その端部に起因した特性ばらつきが懸念される（上述の図４で指摘された問題点）。更に、下部電極の金属成分と抵抗変化層の金属成分とが同じになるという制約がある。また、抵抗変化層は、例えば下部電極の表面に別の膜を成膜して形成されている（特許文献１の図１３）。この方法を用いた実施例では、抵抗変化層における基板に平行な断面の端部は、抵抗変化素子の有効領域から離れている。従って、その端部に起因した特性ばらつきは小さい。しかし、第２配線層と層間絶縁層との間に抵抗変化層が入るため、配線層の厚さがスケーリングによって小さくなった場合、第２配線層の形成が困難となる問題がある。また、抵抗変化層は、例えば下部電極及びバリア層の表面に別の膜を成膜して形成されている（特許文献１の図１６）。この方法を用いた実施例では、抵抗変化層の端部は、抵抗変化素子の有効領域から離れている。従って、その端部に起因した特性ばらつきは小さい。しかし、上部電極と抵抗変化層とバリア層とが寄生容量を形成することが問題となる。
【００２０】
また、特開２０１０−０２７７５３号公報（特許文献２）では、開口部内に設けられているのは抵抗変化層及び第２の電極（上部電極）だけで、第１の電極（下部電極）は開口部の外側に設けられている。第１の電極は、第１の配線でもある。そのため、第１の電極（＝第１の配線）の材料には制約がある。また、第１の配線（＝第１の電極）の材料として、抵抗変化素子に最適な特性を有する材料を用いた場合、配線形成のプロセスが従来のプロセスから変更されることになり、製造プロセスを再検討する必要が有り、製造コストの上昇が懸念される。
【００２１】
また、特開２００９−２９５８４２号公報（特許文献３）では、貫通孔又は開口部のビアや配線とは別にＭＩＭ構造を形成している。そのため、ＭＩＭ構造分の高さを下げることはできない。したがって、配線層間の厚さがスケーリングによって小さくなった場合、ＭＩＭ構造の形成が困難である。また、ダミーの溝を必要とする点からも、スケーリングが困難である。
【課題を解決するための手段】
【００２２】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２３】
本発明の抵抗変化型不揮発性記憶装置は、第１配線（３）と、層間絶縁層（５３）と、第２配線（６）と、抵抗変化型素子（１、１ａ）とを具備している。層間絶縁層（５３）は、第１配線（３）上に形成されている。第２配線（６）は、層間絶縁膜（５３）上に形成されている。抵抗変化型素子（１、１ａ）は、第１配線（３）と第２配線（６）との間に形成されている。層間絶縁層（５３）は、第１配線（３）と第２配線（６）とに挟まれるように形成され、第１配線（３）の幅以下の幅を有するホール（９）を備えている。抵抗変化型素子（１、１ａ）は、下部電極（１３、１３ａ）と、抵抗変化層（１２、１２ａ）と、上部電極（１１、１１ａ）とを備えている。下部電極（１３、１３ａ）は、第１配線（３）と接して、ホール（９）の底部に形成されている。抵抗変化層（１２、１２ａ）は、下部電極（１３、１３ａ）上に形成されている。上部電極（１１、１１ａ）は、抵抗変化層（１２、１２ａ）上に形成されている。下部電極（１３、１３ａ）、抵抗変化層（１２、１２ａ）及び上部電極（１１、１１ａ）は、ホール（９）の内部に形成されている。第１配線（３）は銅を含み、下部電極（１３、１３ａ）はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。
【００２４】
本発明の抵抗変化型不揮発性記憶装置は、第１配線（３）と、層間絶縁層（５３）と、第２配線（６）と、抵抗変化型素子（１、１ａ）とを具備している。層間絶縁層（５３）は、第１配線（３）上に形成されている。第２配線（６）は、層間絶縁膜（５３）上に形成されている。抵抗変化型素子（１、１ａ）は、第１配線（３）と第２配線（６）との間に形成されている。層間絶縁層（５３）は、第１配線（３）と第２配線（６）とに挟まれるように形成され、第１配線（３）の幅以下の幅を有するホール（９）を備えている。抵抗変化型素子（１、１ａ）は、下部電極（１３、１３ａ）と、抵抗変化層（１２、１２ａ）と、上部電極（１１、１１ａ）とを備えている。下部電極（１３、１３ａ）は、第１配線（３）と接して、ホール（９）の底部に形成されている。抵抗変化層（１２、１２ａ）は、下部電極（１３、１３ａ）上に形成されている。上部電極（１１、１１ａ）は、抵抗変化層（１２、１２ａ）上に形成されている。下部電極（１３、１３ａ）、抵抗変化層（１２、１２ａ）及び上部電極（１１、１１ａ）は、ホール（９）の内部に形成されている。抵抗変化層（１２、１２ａ）及び上部電極（１３、１３ａ）の端部は、第２配線（６）の底面と接している。
【００２５】
本発明の半導体装置は、複数の抵抗変化型不揮発性記憶装置（９０／９０ａ）と、複数の抵抗変化型不揮発性記憶装置（９０／９０ａ）を用いる論理回路（９１）とを具備している。ただし複数の抵抗変化型不揮発性記憶装置（９０／９０ａ）は上記各段落に記載されている。
【００２６】
本発明の抵抗変化型不揮発性記憶装置の製造方法は、第１配線（３）上に形成された層間絶縁層（５３）中に、第１配線（３）の幅以下の幅を有するホール（９）を形成する工程と、ホール（９）の内部に抵抗変化型素子（１、１ａ）を形成する工程と、抵抗変化型素子（１、１ａ）と接するように抵抗変化型素子（１、１ａ）上に第２配線（６）を形成する工程とを具備している。抵抗変化型素子（１、１ａ）を形成する工程は、第１配線（３）と接して、ホール（９）の底部に下部電極（１３、１３ａ）を形成する工程と、下部電極（１３、１３ａ）上に抵抗変化層（１２、１２ａ）用の第１膜を形成する工程と、第１膜上に上部電極（１１、１１ａ）用の第２膜を形成する工程と、層間絶縁層（５３）上の第１膜及び第２膜を除去する工程とを備えている。第１配線（３）は銅を含み、下部電極（１３、１３ａ）はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。
【００２７】
本発明の抵抗変化型不揮発性記憶装置の製造方法は、第１配線（３）上に形成された層間絶縁層（５３）中に、第１配線（３）の幅以下の幅を有するホール（９）を形成する工程と、ホール（９）の内部に抵抗変化型素子（１、１ａ）を形成する工程と、抵抗変化型素子（１、１ａ）と接するように抵抗変化型素子（１、１ａ）上に第２配線（６）を形成する工程とを具備している。抵抗変化型素子（１、１ａ）を形成する工程は、第１配線（３）と接して、ホール（９）の底部に下部電極（１３、１３ａ）を形成する工程と、下部電極（１３、１３ａ）上に抵抗変化層（１２、１２ａ）用の第１膜を形成する工程と、第１膜上に上部電極（１１、１１ａ）用の第２膜を形成する工程と、層間絶縁層（５３）上の第１膜及び第２膜を除去する工程とを備えている。抵抗変化層（１２、１２ａ）及び上部電極（１１、１１ａ）の端部は、第２配線（６）の底面と接する。
【発明の効果】
【００２８】
本発明により、安定したスイッチング動作を低コストで実行することができる。また、本発明により、動作速度を向上させることができる。また、本発明により、デバイススケーリングの問題を回避可能である。また、ロジックＬＳＩ等との混載が可能であり、製造コストも下げられる。
【図面の簡単な説明】
【００２９】
【図１】図１は、従来の１Ｔ１Ｒ型の抵抗変化型メモリの構成を示す平面図である。
【図２】図２は、図１におけるａ−ａ’断面の構成を示す断面図である。
【図３Ａ】図３Ａは、抵抗変化型メモリのスイッチンッグ原理を説明したものである。
【図３Ｂ】図３Ｂは、抵抗変化型メモリのスイッチンッグ原理を説明したものである。
【図４】図４は、抵抗変化型メモリの問題点を示す図である。
【図５】図５は、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。
【図６】図６は、低抵抗化（Ｆｏｒｍｉｎｇ）後の抵抗変化素子の構成を示す断面図である。
【図７Ａ】図７Ａは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｂ】図７Ｂは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｃ】図７Ｃは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｄ】図７Ｄは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｅ】図７Ｅは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｆ】図７Ｆは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｇ】図７Ｇは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｈ】図７Ｈは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｉ】図７Ｉは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図８】図８は、本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。
【図９Ａ】図９Ａは、本発明の第２の実施の形態に係る半導体装置における抵抗変化型不揮発記憶装置の領域の構成を示す断面図である。
【図９Ｂ】図９Ｂは、本発明の第２の実施の形態に係る半導体装置におけるロジックＬＳＩの領域の構成を示す断面図である。
【図１０Ａ】図１０Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０Ｂ】図１０Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１Ａ】図１１Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１Ｂ】図１１Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１２Ａ】図１２Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１２Ｂ】図１２Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３Ａ】図１３Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３Ｂ】図１３Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１４Ａ】図１４Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１４Ｂ】図１４Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１５Ａ】図１５Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１５Ｂ】図１５Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６は、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。
【図１７Ａ】図１７Ａは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１７Ｂ】図１７Ｂは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１７Ｃ】図１７Ｃは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１７Ｄ】図１７Ｄは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１７Ｅ】図１７Ｅは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１７Ｆ】図１７Ｆは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００３１】
（第１の実施の形態）
本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。図５は、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。抵抗変化型不揮発記憶装置９０は、基板７０ａと、第１キャップ絶縁膜６１と、第１配線３と、第２層間絶縁膜５２と、第２キャップ絶縁膜６２と、抵抗変化型素子１と、第３層間絶縁膜５３と、第３キャップ絶縁膜６３と、第２配線６と、第４層間絶縁膜５４とを具備している。
【００３２】
第１配線３は、基板７０ａ上に設けられている。第１配線３は、例えば第１メタル配線３１とそれを側方及び底面において覆うバリアメタル層３２とを備えている。ただし、基板７０ａは、表面領域に素子を形成された半導体基板と、その半導体基板を覆う第１層間絶縁膜や第１キャップ絶縁膜６１を備えている。第１層間絶縁膜及び第１キャップ絶縁膜６１は第１層間絶縁層ということもできる。従って、第１配線３は、第１層間絶縁層上に設けられている。第１配線３は、第２層間絶縁膜５２に埋設され、第２キャップ絶縁膜６２に覆われている。第２層間絶縁膜５２及び第２キャップ絶縁膜６２は第２層間絶縁層ということもできる。従って、第１配線３は、第２層間絶縁層に埋設されている。
【００３３】
第３層間絶縁膜５３は、第２層間絶縁層上に設けられている。第３層間絶縁膜５３は、ホール９を備えている。ホール９は、第１配線３と第２配線６とに挟まれるように、第３層間絶縁層５３を貫通するように設けられている。ホール９の底面は、第１配線３の上面に接していて、その上面からはみ出していない。ホール９の横断面（基板７０ａの表面に平行な面）が円形の場合、その断面の直径は第１配線３の配線幅以下である。ただし、ホール９の底面が第１配線３の上面からはみ出さなければ、ホール９の横断面は他の形を有していても良い。その場合、ホール９の幅（基板７０ａの表面に平行な方向）は第１配線３の配線幅以下である。第３キャップ絶縁膜６３は、第３層間絶縁膜５３上に設けられている。第３層間絶縁膜５３及び第３キャップ絶縁膜６３は第３層間絶縁層ということもできる。
【００３４】
抵抗変化型素子１は、抵抗値の変化で情報を記憶する。第１配線３と第２配線６との間に形成されたホール９内に設けられている。抵抗変化型素子１は、下部電極１３と、抵抗変化層１２と、上部電極１１とを備えている。
【００３５】
下部電極１３は、ホール９の底部のみに形成されている。その端部は、ホール９の底部近傍の側壁に接している。下部電極１３は、金属の導体で形成されている。下部電極１３は、第２層間絶縁層の開口部の第１配線３（第１メタル配線３１）上に選択成長で形成されていることが好ましい。追加プロセスを要せずに、下部電極１３をホール９内のみに形成できるからである。その形成方法については後述される。
【００３６】
抵抗変化層１２は、下部電極１３上及びホール９の側壁上に形成されている。その端部は、ホール９の上部に達している。その端部は、第２配線６の底面に接していることが好ましい。それにより、抵抗変化層１２の端部と下部電極１３の端部とを大きく隔てることができる。その結果、後述されるように、抵抗変化素子１は、抵抗変化層１２の端部の影響を受け難くなる。抵抗変化層１２は、下部電極１３とは異なる金属材料を用いた酸化物を含むことができる。
【００３７】
上部電極１１は、抵抗変化層１２上を内側から覆うように形成されている。その端部は、ホール９の上部に達している。その端部は、第２配線６の底面に接していることが好ましい。抵抗変化素子１と第２配線６とを接続するためのビアやコンタクトを別途製造する必要が無いからである。上部電極１１は、金属の導体で形成されている。上部電極１１は、その更に内側の領域を埋める埋め込み層（金属）１８を備えていても良い。
【００３８】
第２配線６は、第３層間絶縁膜５３上に設けられている。第２配線６は、例えば第２メタル配線３７とそれを側面及び底面において覆うバリアメタル層３８とを備えている。第２配線層６は、第３層間絶縁層上に設けられていてもよい。第２配線６は、第４層間絶縁膜５４に埋設されている。
【００３９】
第１メタル配線３１は、基板表面に垂直な方向において（１１１）方位へ配向した結晶粒を主成分として含む多結晶膜であることが好ましい。すなわち、第１メタル配線３１は、（１１１）配向性を有する膜であることが好ましい。後述されるように下部電極１３を選択成長させ易いからである。例えば、第１メタル配線３１として（１１１）配向性を有する銅（Ｃｕ）配線を用いた場合、下部電極１３としては例えば（００２）配向性を有するルテニウム（Ｒｕ）膜を選択成長させることができる。ただし、主成分は、最も多い成分である。
【００４０】
第１メタル配線３１は、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）が考えられる。第１メタル配線３１として銅（Ｃｕ）及びアルミニウム（Ａｌ）を用いる場合、第１メタル配線３１及びホール９はそれぞれ通常の配線及びビアホールが想定される。第１メタル配線３１としてシリコンを用いる場合、第１メタル配線３１及びホール９はそれぞれソース／ドレイン及びコンタクトホールが想定される。後述される製造方法の例では、（１１１）配向の銅（Ｃｕ）を用いている。
【００４１】
下部電極１３は、第１メタル配線３１が銅（Ｃｕ）の場合、主成分としてルテニウム（Ｒｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、金（Ａｕ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の金属を含有することが好ましい。下部電極１３を選択成長させやすいからである。このうち、ルテニウム（Ｒｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）は、抵抗変化素子１の下部電極１３の材料として特に好ましい。後述される製造方法の例では、（１１１）配向の銅（Ｃｕ）の第１メタル配線３１との結晶整合性に優れているものとして、（００２）配向のルテニウム（Ｒｕ）の下部電極１３を用いている。
【００４２】
また、下部電極１３は、第１メタル配線３１がアルミニウム（Ａｌ）の場合、主成分としてタングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）からなる群から選択される少なくとも１種の金属を含有することが好ましい。下部電極１３を選択成長させやすいからである。
【００４３】
また、下部電極１３は、第１メタル配線３１がシリコン（Ｓｉ）の場合、主成分としてタングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）からなる群から選択される少なくとも１種の金属を含有することが好ましい。下部電極１３を選択成長させやすいからである。
【００４４】
上部電極は、例えば、チタニウム（Ｔｉ）、窒化チタニウム（ＴｉＮ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銅アルミニウム（ＣｕＡｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）などによって形成できる。また、これらの材料の積層体であっても良い。後述される製造方法の例では、窒化チタニウム（ＴｉＮ）を用いている。
【００４５】
抵抗変化層１２は酸化チタニウム（ＴｉＯ２）、酸化鉄（ＦｅＯ）、酸化ニッケル（ＮｉＯ）、酸化ジルコニウム（ＺｒＯ２）、酸化銅（ＣｕＯ）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化タングステン（ＷＯ）、及びこれらの窒化物やシリケートを少なくとも含む単層膜若しくは積層膜が好ましい。後述される製造方法の例では、酸化ニッケル（ＮｉＯ）を用いている。
【００４６】
第１〜第４層間絶縁膜５１〜５４の材料としては、酸化シリコン（ＳｉＯ２）が例示される。第１〜第３キャップ絶縁膜６１〜６３の材料としては、窒化シリコンＳｉＮｘが例示される。
【００４７】
図６は、低抵抗化（Ｆｏｒｍｉｎｇ）後の抵抗変化素子の構成を示す断面図である。抵抗変化素子１を拡大して示している。抵抗変化素子１では、下部電極１３と上部電極１１とに挟まれた（下部電極１３と上部電極１１とが重なった）領域が、抵抗変化層１２における有効領域Ａである。有効領域Ａは、電流パス１４が生成される可能性のある領域である。この図６の場合、上部電極１１と下部電極１３とは、その一部しか重なっていない。すなわち、上部電極１１の一部分１１ｐと下部電極１３の一部分１３ｐとが重なっているだけである。この重なった領域が、抵抗変化層１２における有効領域Ａ（α１からα２まで）である。図に示されるように、この有効領域Ａは、ホール９（ビアホール又はコンタクトホール）の底部における周辺を除いた領域にしかない。すなわち、その有効領域Ａの境界α１、α２は、ホール９の側壁や、下部電極１３の端部や、抵抗変化層１２の端部や、上部電極１１の端部から離れている。そのため、電流パスはホール９の底部における周辺を除いた領域にしかできなくなる。したがって、電流パスはホール９の側壁や、下部電極１３の端部や、抵抗変化層１２の端部や、上部電極１１の端部の影響を受けることはない。言い換えると、抵抗変化層１２の端部は第３層間絶縁膜５３の上側表面と概ね同じ面にあり、上部電極１１と下部電極１３と挟まれていない。そのため、ダメージの入っている抵抗変化層１２の端部１７に電流パスが形成されることはない。したがって、抵抗変化型メモリのバラツキ及び信頼性が向上する。
【００４８】
また、本実施の形態では、既述のように上部電極１１と下部電極１３とは、一部しか重なっていない（有効領域Ａ）。そのため、ＭＩＭ構造を有する抵抗変化素子１の容量を、従来構造と比較して小さくすることができる。その結果、ビット線の寄生容量が減少するので、書き換え動作及び読み出し動作の高速化が可能となる。
【００４９】
また、本実施の形態では、図４に示されるように、ホール９内に抵抗変化素子１が埋め込まれ、上部電極１１の上端の位置が第２配線６の下面の位置と概ね同じである。そのため、新たに上部電極１１と接続するためのビアやコンタクトを新たに形成する必要がない。更に、図４に示すような本実施の形態の抵抗変化型メモリを用いることでＭＩＭ構造の高さに起因したスケーリングの問題を回避することができる。
【００５０】
次に、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の動作方法について、図５を参照して説明する。
まず、低抵抗化（Ｆｏｒｍｉｎｇ）を行うため、上部電極１１に正の電圧を印加し、抵抗変化層１２を低抵抗化する。なお、低抵抗化（Ｆｏｒｍｉｎｇ）は、上部電極１１の代わりに下部電極１３に正の電圧を印加しても良い。次に、低抵抗状態から高抵抗状態へのスイッチングのときには、上部電極１１に正の電圧を印加する。この場合、低抵抗化（Ｆｏｒｍｉｎｇ）の場合よりも電流が流れるように、負荷抵抗の抵抗を下げておくことが好ましい。一方、高抵抗状態から低抵抗状態へのスイッチングのときには、上部電極１１に正の電圧を印加する。この場合、上部電極１１には高抵抗状態へのスイッチングの場合よりも高い電圧を印加する。また、低抵抗化（Ｆｏｒｍｉｎｇ）の場合と同様に抵抗変化素子１に負荷抵抗をつけておき、低抵抗化後に電流が流れすぎないようにしておくのが好ましい。なお、高抵抗状態から低抵抗状態へのスイッチングのときにも、上部電極１１の代わりに下部電極１３に正の電圧を印加しても良い。
【００５１】
次に、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法について説明する。図７Ａ〜図７Ｉは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【００５２】
まず、図７Ａに示すように、基板７０ａが準備される。基板７０ａは、半導体基板の表面領域に形成された素子と、それを覆う第１層間絶縁膜及び第１キャップ絶縁膜６１とを備えている。次に、基板７０ａ上に第２層間絶縁膜５２を形成する。第１キャップ絶縁膜６１としては、ここではシリコン窒化膜（ＳｉＮｘ）を用いる。第１層間絶縁膜及び第２層間絶縁膜５２としては、ここではシリコン酸化膜（ＳｉＯ２）を用いる。それぞれ、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積する。
【００５３】
次に、図７Ｂに示すように、ＰＲ（Ｐｈｏｔｏｒｅｓｉｓｔ）工程とドライエッチング工程により、第２層間絶縁膜５２に溝を形成する。その後、バリアメタル層３２用の膜及び第１メタル配線３１用の膜を形成する。バリアメタル層３２用の膜としては、ここではタンタル窒化膜（ＴａＮ）を用いる。第１メタル配線３１用の膜としては、ここでは銅（Ｃｕ）を用いる。タンタル窒化膜（ＴａＮ）はスパッタ法を用いて堆積する。銅（Ｃｕ）はスパッタ法及びメッキ法を用いて堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用いて、表面の平坦化を行い、第１配線３としての銅（Ｃｕ）配線を形成する。
【００５４】
続いて、図７Ｃに示すように、表面に第２キャップ絶縁膜６２及び第３層間絶縁膜５３を形成する。第２キャップ絶縁膜６２としては、ここではシリコン窒化膜（ＳｉＮｘ）を用いる。第３層間絶縁膜５３としては、ここではシリコン酸化膜（ＳｉＯ２）を用いる。それぞれ、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積する。
【００５５】
その後、図７Ｄに示すように、ＰＲ工程とドライエッチング工程を用いて、第３層間絶縁膜５３及び第２キャップ絶縁膜６２にホール（開口部）９を設ける。それにより、第１配線３（Ｃｕ配線）の表面が露出する。すなわち、第１配線３の銅（Ｃｕ）が露出する。
【００５６】
次に、図７Ｅに示すように、ホール９の銅（Ｃｕ）の露出した部分にルテニウム（Ｒｕ）を所定の膜厚で選択ＣＶＤ法により形成する。すなわち、ホール９の底部に、第１配線３と接してルテニウム（Ｒｕ）を選択成長させる。具体的には、例えば、ルテニウムの有機金属化合物（例示：Ｒｕ３（ＣＯ）１２）を用いた熱ＣＶＤ法（例示：プロセスガスはＣＯガス）により形成することができる。そのルテニウム（Ｒｕ）は下部電極１３となる。この下部電極１３は、ホール９の底部にのみ存在しており、その端部はホール９の内側の側壁に接している。
【００５７】
なお、下部電極１３として、他の金属、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、金（Ａｕ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の金属を用いる場合にも、同様に、その金属を含む有機金属化合物を用いた熱ＣＶＤ法により形成することが可能である。
【００５８】
なお、第１配線３としてアルミニウム（Ａｌ）配線（若しくはチタニウム窒化膜（ＴｉＮ）／アルミニウム（Ａｌ）積層配線）、又は、シリコン（Ｓｉ）基板（例示：ソース／ドレイン）を用い、下部電極１３としてタングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）のうちのいずれかを用いる場合には、例えば以下の方法を用いることができる。すなわち、それぞれ原料ガスとして六フッ化タングステン、四塩化チタン及び五フッ化タンタルを用いた熱ＣＶＤ法により下部電極１３を形成する。
【００５９】
続いて、図７Ｆに示すように、第３層間絶縁膜５３の表面、ホール９の内部の側壁及び下部電極１３の表面を覆うように、抵抗変化層１２用の膜、上部電極１１用の膜及び埋め込み層１８用の膜を形成する。抵抗変化層１２用の膜としては、ここではニッケル酸化膜（ＮｉＯ）を用いる。上部電極１３用の膜としては、ここではチタニウム窒化膜（ＴｉＮ）を用いる。埋め込み層１８用の膜としては、ここではタングステン（Ｗ）を用いる。これらは、はスパッタ法で成膜される。なお、埋め込み層１８は上部電極１１と同じ材料でもよいし、また上部電極１１用の膜を厚く形成するなどして、埋め込み層１８を無くしてもかまわない。
【００６０】
その後、図７Ｇに示すように、表面をＣＭＰ工程で平坦化する。それにより、抵抗変化素子１の全てはホール９（開口部）に埋め込まれる。そのとき、下部電極１３は、ホール９の底部のみに形成されている。抵抗変化層１２は、下部電極１３上及びホール９の側壁上に形成されている。その端部は、ホール９の上部に達している。上部電極１１は、抵抗変化層１２上を内側から覆うように形成されている。その端部は、ホール９の上部に達している。
【００６１】
次に、図７Ｈに示すように、表面に第３キャップ絶縁膜６３及び第４層間絶縁膜５４を形成する。第３キャップ絶縁膜６３としては、ここではシリコン窒化膜（ＳｉＮｘ）を用いる。第４層間絶縁膜５４としては、ここではシリコン酸化膜（ＳｉＯ２）を用いる。それぞれ、プラズマＣＶＤ法を用いて堆積する。
【００６２】
続いて、図７Ｉに示すように、ＰＲ工程とドライエッチング工程を用いて、第４層間絶縁膜５４及び第３キャップ絶縁膜６３に溝を形成する。それにより、上部電極１１及び埋め込み層１８が露出する。更に、バリアメタル層３８用の膜及び第２メタル配線３７用の膜を形成する。バリアメタル層３８用の膜としては、ここではタンタル窒化膜（ＴａＮ）を用いる。第２メタル配線３７用の膜としては、ここでは銅（Ｃｕ）を用いる。タンタル窒化膜（ＴａＮ）はスパッタ法を用いて堆積する。銅（Ｃｕ）はスパッタ法及びメッキ法を用いて堆積する。その後、ＣＭＰ工程を用いて、表面の平坦化を行い、第２配線６としての銅（Ｃｕ）配線を形成する。
【００６３】
以上により、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置９０が製造される。
【００６４】
本実施の形態では、抵抗変化層１２の有効領域は、下部電極１３と面したホール９の底部（周辺部を除く）の部分だけである。抵抗変化層１２の端部は、ホール９の上端部へ延在してホール９の底部から離れている。そのため、抵抗変化層１２の端部のダメージに起因した、抵抗変化素子１のばらつきを低減することができる。また、ホール９径で抵抗変化素子１の容量が決まるため、ホール９の径を小さくすることで、寄生容量を小さくすることができる。それにより、抵抗変化型メモリの高速動作が可能となる。更に、従来のＭＩＭ構造＋ビア構造ではなく、ビアホールに相当するホール９内に抵抗変化素子１が埋め込まれているため、ＭＩＭ構造の高さに起因したスケーリングの問題が回避できる。更に、１回のＰＲ工程の追加で抵抗変化型不揮発素子をロジックＬＳＩ（後述）に混載可能であり、製造コストを低減することができる。
【００６５】
（第２の実施の形態）
本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第２の実施の形態は、第１の実施の形態に係る抵抗変化型不揮発記憶装置９０を１Ｔ１Ｒ（１トランジスタ１抵抗）型の抵抗変化型メモリ（ＲｅＲＡＭ）に適用し、ロジックＬＳＩ（ｌａｒｇｅ−ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）９１と混載した半導体装置に関する。以下、詳細に説明する。
【００６６】
図８は、本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。ただし、この図では、半導体装置のうち抵抗変化型不揮発記憶装置９０（１Ｔ１Ｒ型の抵抗変化型メモリ）の領域を示している。抵抗変化型不揮発記憶装置９０は、複数のワード線（又はゲート）２２と、複数のビット線（又は第２配線）６と、複数の共通線８と、複数のメモリセルＭＣとを具備している。複数のワード線（又はゲート）２２は、Ｙ方向に延在している。複数のビット線（又は第２配線）６は、Ｘ方向に延在している。複数の共通線８は、Ｙ方向に延在しいている。複数のメモリセルＭＣは、複数のワード線２２と複数のビット線６との交点の各々に対応して行列状に設けられている。
【００６７】
図９Ａは、本発明の第２の実施の形態に係る半導体装置における抵抗変化型不揮発記憶装置の領域の構成を示す断面図である。この図では、図８におけるｂ−ｂ’断面の構成を示している。すなわち、メモリセルＭＣの１個分の構成を示している。抵抗変化型不揮発記憶装置９０のメモリセルＭＣは、制御トランジスタ２と、抵抗変化素子１とを備えている。素子分離領域７１で囲まれた領域において、半導体基板７０上に及び制御トランジスタ２が形成されている。制御トランジスタ２は、ゲート絶縁膜２３、ゲート２２（ワード線）、ドレイン２１、ソース２４、サイドウォール２５を備えている。ドレイン２１、ソース２４にはコンタクト４が接続されている。制御トランジスタ２及びコンタクト４は第１層間絶縁膜５１及び第１キャップ絶縁膜６１に覆われている。ドレイン２１側のコンタクト４は、第１キャップ絶縁膜６１の開口部を介して、バリアメタル層３２と第１メタル配線３１からなる第１配線３に接続されている。第１配線３は、第２層間絶縁膜５２及び第２キャップ絶縁膜６２に側面及び上面を覆われている。抵抗変化型メモリの抵抗変化素子１は、第２キャップ絶縁膜６２の開口部を介して、第１配線３に接続されている。抵抗変化素子１は、第１配線３と接続される下部電極１３、下部電極１３上の抵抗変化層１２及び抵抗変化層１２上の上部電極１１からなるＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有している。上部電極１１内部には埋め込み層１８が設けられていてもよい。上部電極１１（及び埋め込み層１８）は、バリアメタル層３８と第２メタル配線３７からなる第２配線６（ビット線）に接続されている。ソース２４側のコンタクト４は、第１キャップ絶縁膜６１の開口部を介して、共通線８に接続されている。抵抗変化素子１は、第３層間絶縁膜５３及び第３キャップ絶縁膜６３に側面を覆われている。第２配線６は第３層間絶縁膜５３上に設けられている。第２配線６は、第４層間絶縁膜５４に側面を覆われている。図９Ａに示すように、本実施の形態では、抵抗変化素子１が、配線層の間（ここでは第１配線３の配線層と第２配線６の配線層との間）に設けられたホール９内に形成されている。抵抗変化素子１は、隣接するメモリセルＭＣの抵抗変化素子１とは孤立したＭＩＭキャパシタ構造を有している。
【００６８】
一方、半導体装置のうちロジックＬＳＩ９１の領域は以下に示すとおりである。図９Ｂは、本発明の第２の実施の形態に係る半導体装置におけるロジックＬＳＩの領域の構成を示す断面図である。この図では、ロジックＬＳＩ９１における一つのトランジスタを含む領域を示している。素子分離領域７１ａで囲まれた領域において、半導体基板７０上に制御トランジスタ２ａが形成されている。制御トランジスタ２ａは、ゲート絶縁膜２３ａ、ゲート２２ａ、ドレイン２１ａ、ソース２４ａ、サイドウォール２５ａを備えている。ドレイン２１ａ、ソース２４ａにはコンタクト４ａが接続されている。制御トランジスタ２ａ及びコンタクト４ａは第１層間絶縁膜５１及び第１キャップ絶縁膜６１に覆われている。ドレイン２１ａ側のコンタクト４ａは、第１キャップ絶縁膜６１の開口部を介して、バリアメタル層３２ａと第１メタル配線３１ａからなる第１配線３ａに接続されている。第１配線３ａは、第２層間絶縁膜５２及び第２キャップ絶縁膜６２に側面及び上面を覆われている。第１配線３ａは、第２キャップ絶縁膜６２の開口部を介して、バリアメタル層３５ａとビアメタル３４ａからなるビア５ａに接続されている。ビア５ａは、第３層間絶縁膜５３及び第３キャップ絶縁膜６３に側面を覆われている。ビア５ａは、第３キャップ絶縁膜６３の開口部を介して、バリアメタル層３８ａと第２メタル配線３７ａからなる第２配線６ａに接続されている。第２配線６ａは第３キャップ絶縁膜６３上に設けられている。第２配線６ａは、第４層間絶縁膜５４に側面を覆われている。ソース２４ａ側も同様である。図９Ａ及び図９Ｂに示すように、基板７０の表面領域及び各層の役割は、抵抗変化型メモリの領域と、ロジックＬＳＩの領域とで同様である。
【００６９】
図９Ａの場合では、抵抗変化素子１を、第１配線３の配線層（第１配線層）と第２配線６の配線層（第２配線層）との間に形成している。しかし、抵抗変化素子１を、他の連続した二つの配線層の間に形成しても良い。更に、抵抗変化素子１を、連続しない二つの配線層の間（例示：第１配線層と第３配線層との間）に形成しても良い。更に、抵抗変化素子１を、コンタクト４内に形成してもよい。
【００７０】
本実施の形態における第１配線３、抵抗変化素子１及び第２配線６のその他の構成や機能については、第１の実施の形態の場合と同様である。
【００７１】
本実施の形態では、ロジックＬＳＩ領域でのビアホールに対応するホール９内に抵抗変化素子１が埋め込まれている。加えて、上部電極１１の最上部の位置が第２配線６の下面の位置と同じである。そのため、上部電極１１と第２配線６とを接続するためのビアを新たに形成する必要がない。更に、図９Ａに示すような本実施の形態の抵抗変化型メモリを用いることでＭＩＭ構造の高さに起因したスケーリングの問題を回避することができる。また、本実施の形態の抵抗変化型メモリの構造はロジックＬＳＩの領域の構造に影響を与えない。そのため、ロジックデバイスとの混載に有効である。
【００７２】
更に、第１の実施の形態の図６に示されるように、下部電極１３と上部電極１１とに挟まれた領域が、抵抗変化層１２における有効領域Ａとなる。上部電極１１と下部電極１３とは、その一部しか重なっていない。そのため、従来構造と比較して、抵抗変化素子１の容量を小さくすることができる。その結果、ビット線（第２配線６）の寄生容量が減少し、書き換え・読み出し動作の高速化が可能となる。
【００７３】
また、有効領域Ａの境界はホール９の側壁や、下部電極１３の端部や、上部電極１１の端部に達していない。そのため、電流パスはホール９の底部における周辺を除いた領域にしかできなくなる。したがって、電流パスはホール９の側壁や、下部電極１３の端部や、上部電極１１の端部の影響を受けることはない。言い換えると、ダメージの入っている抵抗変化層１２の端部１７に不完全な電流パスが形成されることはない。したがって、抵抗変化型メモリのバラツキ及び信頼性が向上する。
【００７４】
次に、本発明の第２の実施の形態に係る半導体装置の抵抗変化型不揮発記憶装置の動作方法について、は、第１の実施の形態と同様である。
【００７５】
次に、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。図１０Ａ及び図１０Ｂ〜図１５Ａ及び図１５Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。ただし、図ｎＡ（ｎ＝１０〜１５の整数）は抵抗変化型不揮発記憶装置９０の領域（以下「メモリ部」ともいう）であり、図ｎＢはロジックＬＳＩ９１の領域（以下「ロジック部」ともいう）である。
【００７６】
まず、図１０Ａ及び図１０Ｂに示すように、メモリ部及びロジック部において、半導体基板７０上に、通常のＭＯＳＦＥＴ工程を用いて、素子分離層７１、７１ａ、ゲート２２、２２ａ、ゲート絶縁膜２３、２３ａ、ソース２４、２４ａ、ドレイン２１、２１ａ及びサイドウォール２５、２５ａを形成する。ここでは、半導体基板７０としてｐ−シリコン（Ｓｉ）、ゲート絶縁膜２３、２３ａとしてシリコン酸化膜（ＳｉＯｘ）、ゲート２２、２２ａとしてポリシリコン膜（ｐｏｌｙ−Ｓｉ）、ソース２４、２４ａ、ドレイン２１、２１ａとしてｎ＋シリコン（ｎ＋Ｓｉ）、サイドウォール２５、２５ａとしてシリコン窒化膜（ＳｉＮｘ）をそれぞれ用いる。
【００７７】
次に、図１１Ａ及び図１１Ｂに示すように、メモリ部及びロジック部において、全面に第１層間絶縁膜５１用の膜を堆積し、ＣＭＰ工程によって平坦化して、第１層間絶縁膜５１を形成する。第１層間絶縁膜５３としては、ここではシリコン酸化膜（ＳｉＯｘ）を用い、プラズマＣＶＤ法を用いて堆積する。更に、ＰＲ工程とドライエッチング工程を用いて、第１層間絶縁膜５１に開口部を設ける。次に、その開口部にコンタクト４、４ａを埋め込み、それぞれソース２４、２４ａ、ドレイン２１、２１ａと接続する。コンタクト４、４ａとして、ここではタングステン（Ｗ）を用い、スパッタ法を用いて成膜した。
【００７８】
次に、図１２Ａ及び図１２Ｂに示すように、メモリ部及びロジック部において、全面に第１キャップ絶縁膜６１及び第２層間絶縁膜５２を堆積する。第１キャップ絶得膜６１としては、ここではシリコン窒化膜（ＳｉＮｘ）を用い、第２層間絶縁膜５２としては、ここではシリコン酸化膜（ＳｉＯｘ）を用いる。更に、ＰＲ工程とドライエッチング工程により、第２層間絶縁膜５２及び第１キャップ絶縁膜６１に溝を形成する。その後、バリアメタル層３２、３２ａ用の膜及び第１メタル配線３１、３１ａ用の膜を堆積する。バリアメタル層３２、３２ａ用の膜としては、ここではタンタル窒化膜（ＴａＮ）を用い、スパッタ法を用いて成膜する。第１メタル配線３１、３１ａ用の膜としては、ここでは銅（Ｃｕ）を用い、スパッタ法及びメッキ法を用いて成膜する。更に、ＣＭＰ工程を用いて、表面の平坦化を行い、第１配線３（３２＋３１）、第１配線３ａ（３２ａ＋３１ａ）を形成する。
【００７９】
次に、図１３Ａ及び図１３Ｂに示すように、メモリ部及びロジック部において、全面に第２キャップ絶縁膜６２及び第３層間絶縁膜５３を堆積する。第２キャップ絶縁膜６２としてはここでは、シリコン窒化膜（ＳｉＮｘ）を用い、第３層間絶縁膜５３としては、ここではシリコン酸化膜（ＳｉＯｘ）を用いる。それぞれ、プラズマＣＶＤ法を用いて堆積する。更に、メモリ部において、ＰＲ工程とドライエッチング工程を用いて、所定の領域のみ第３層間絶縁膜５３及び第２キャップ絶縁膜６２にホール９（開口部）を設ける。これにより、第１配線３の表面の銅（Ｃｕ）が露出する。更に、ホール９の銅（Ｃｕ）の露出部分に、ルテニウム（Ｒｕ）を選択ＣＶＤ成長させる。このルテニウム（Ｒｕ）膜は、下部電極１３となる。次に、全面に、抵抗変化層１２用の膜、上部電極１１用の膜及び埋め込み層１８用の膜を堆積する。抵抗変化層１２用の膜として、ここではＴｉＯ２とＴａ２Ｏ５の積層膜を用い、上部電極１１用の膜として、ここではチタニウム窒化膜（ＴｉＮ）を用い、埋め込み層１８として、ここではタングステン（Ｗ）を用いる。なお、埋め込み層１８用の膜は、上部電極１１用の膜と同じ材料でもよく、また、埋め込み層を無くしてもかまわない。次に、表面をＣＭＰ工程で平坦化する。それにより、メモリ部において、抵抗変化素子１（下部電極１３、抵抗変化層１２及び上部電極１１）がホール９に埋め込まれた構成が形成される。
【００８０】
次に、図１４Ａ及び図１４Ｂに示すように、メモリ部とロジック部において、全面に第３キャップ絶縁膜６３及び第４層間絶縁膜５４を堆積する。第３キャップ絶縁層６３としては、ここではシリコン窒化膜（ＳｉＮｘ）を用い、第４層間絶縁膜５４としては、ここではシリコン酸化膜（ＳｉＯｘ）を用いる。それぞれ、プラズマＣＶＤ法を用いて堆積する。
【００８１】
次に、図１５Ａ及び図１５Ｂに示すように、ＰＲ工程とドライエッチング工程を用いて、メモリ部において、第４層間絶縁膜５４及び第３キャップ絶縁膜６３に溝を形成し、ロジック部において、第４層間絶縁膜５４に溝を形成し、第３キャップ絶縁膜６３、第３層間絶縁膜５３及び第２キャップ絶縁膜６２にビアホールを形成する。それにより、メモリ部において上部電極１１（及び埋め込み層１８）が露出し、ロジック部において他の第１配線３ａが露出する。その後、全面にバリアメタル層３８、３５ａ、３８ａ用の膜、ビアメタル３４ａ及び第２メタル配線３７、３７ａ用の膜を堆積する。バリアメタル層３８、３５ａ、３８ａ用の膜としては、ここではタンタル窒化膜（ＴａＮ）を用い、スパッタ法を用いて成膜する。ビアメタル３４ａ及び第２メタル配線３７、３７ａ用の膜としては、ここでは銅（Ｃｕ）を用い、スパッタ法及びメッキ法を用いて成膜する。更に、ＣＭＰ工程を用いて、表面の平坦化を行い、第２配線６（３８＋３７）、ビア５ａ（３４ａ＋３５ａ）、第２配線６ａ（３８ａ＋３７ａ）を形成する。
【００８２】
以上により、本発明の第２の実施の形態に係る半導体装置が製造される。
【００８３】
本実施の形態についても、第１の実施の形態と同様の効果を得ることができる。
加えて、本実施の形態に係る抵抗変化型不揮発記憶装置は１回のＰＲ工程の追加でロジックＬＳＩに混載可能であり、製造コストの大幅な削減が可能となる。更に、ロジックＬＳＩのデバイスパラメータを変えることなく抵抗変化型不揮発記憶装置を混載することができる。
【００８４】
（第３の実施の形態）
本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第３の実施の形態では、抵抗変化素子１ａの下部電極１３ａがホール９の底部だけでなく、底部から側壁の途中まで形成されている点で、第１の実施の形態と異なる。以下詳細に説明する。
【００８５】
図１６は、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。抵抗変化型不揮発記憶装置９０ａは、基板７０ａと、第１キャップ絶縁膜６１と、第１配線３と、第２層間絶縁膜５２と、第２キャップ絶縁膜６２と、抵抗変化型素子１ａと、第３層間絶縁膜５３と、第３キャップ絶縁膜６３と、第２配線６と、第４層間絶縁膜５４とを具備している。
【００８６】
抵抗変化型素子１ａは、抵抗値の変化で情報を記憶する。第１配線３と第２配線６との間に形成されたホール９内に設けられている。抵抗変化型素子１ａは、下部電極１３ａと、抵抗変化層１２ａと、上部電極１１ａとを備えている。
【００８７】
下部電極１３ａは、ホール９の底部及び底部から側壁の途中まで連続的に形成されている。ただし、その端部は、ホール９の側壁の途中に在り、ホール９の上部に達していない。下部電極１３ａは、金属の導体で形成されている。下部電極１３ａは、選択成長でなく通常の成膜法で形成されている。その形成方法については後述される。
【００８８】
抵抗変化層１２ａは、下部電極１３ａ上及びホール９の側壁上に形成されている。その端部は、ホール９の上部に達している。その端部は、第２配線６の底面に接していることが好ましい。それにより、抵抗変化層１２ａの端部と下部電極１３ａの端部とを大きく隔てることができる。その結果、抵抗変化素子１ａは、抵抗変化層１２ａの端部の影響を受け難くなる。抵抗変化層１２ａは、下部電極１３ａとは異なる金属材料を用いた酸化物を含むことができる。
【００８９】
上部電極１１ａは、抵抗変化層１２ａ上を内側から覆うように形成されている。その端部は、ホール９の上部に達している。その端部は、第２配線６の底面に接していることが好ましい。抵抗変化素子１ａと第２配線６とを接続するためのビアやコンタクトを別途製造する必要が無いからである。上部電極１１ａは、金属の導体で形成されている。上部電極１１ａは、その更に内側の領域を埋める埋め込み層（金属）１８を備えていても良い。
【００９０】
抵抗変化型素子１ａのその他の特徴、及び、抵抗変化型不揮発記憶装置のその他の構成については、第１の実施の形態と同様である。
【００９１】
この場合においても、第１の実施の形態で説明された効果と同様の効果を得ることができる。
【００９２】
次に、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の動作方法については、第１の実施の形態と同様である。
【００９３】
次に、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法について説明する。図１７Ａ〜図１７Ｆは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【００９４】
まず、第１の実施の形態における図７Ａ及び図７Ｂの工程を実施する。
次に、図１７Ａに示すように、表面に第２キャップ絶縁膜６２、第３層間絶縁膜５３及び第３キャップ絶縁膜６３を形成する。第２キャップ絶縁膜６２及び第３キャップ絶縁膜６３としては、ここではシリコン窒化膜（ＳｉＮｘ）を用いる。第３層間絶縁膜５３としては、ここではシリコン酸化膜（ＳｉＯ２）を用いる。それぞれ、プラズマＣＶＤ法を用いて堆積する。
【００９５】
続いて、図１７Ｂに示すように、ＰＲ工程とドライエッチング工程を用いて、第３キャップ絶縁膜６３、第３層間絶縁膜５３及び第２キャップ絶縁膜６２にホール（開口部）９を設ける。それにより、第１配線３の表面が露出する。すなわち、第１配線３の銅（Ｃｕ）が露出する。
【００９６】
その後、図１７Ｃに示すように、全面に下部電極１３ａ用の膜を形成する。下部電極１３ａ用の膜としては、ここではルテニウム（Ｒｕ）を用いる。ルテニウム（Ｒｕ）はスパッタ法で成膜される。それにより、下部電極１３ａ用の膜が、第３キャップ絶縁膜６３の表面及びホール９の内部の表面（ホール９の底部を含む）を覆う。その後、全面にレジスト４２を塗布し、所定の条件下でアッシングを行う。それにより、レジスト４２は、ホール９の底部及び側壁の途中まで下部電極１３ａ用の膜を覆う。
【００９７】
次に、図１７Ｄに示すように、下部電極１３ａ用の膜をエッチバックする。その後、レジスト４２をアッシングにより除去する。それにより、下部電極１３ａが、ホール９の底部及び底部から側壁の途中まで連続的に形成される。
【００９８】
続いて、図１７Ｅに示すように、第３ストッパ絶縁膜６３の表面、ホール９の内部の上部側壁及び下部電極１３の表面を覆うように、抵抗変化層１２ａ用の膜、上部電極１１ａ用の膜及び埋め込み層１８用の膜を形成する。抵抗変化層１２ａ用の膜としては、ここではニッケル酸化膜（ＮｉＯ）を用いる。上部電極１３ａ用の膜としては、ここではチタニウム窒化膜（ＴｉＮ）を用いる。埋め込み層１８用の膜としては、ここではタングステン（Ｗ）を用いる。これらは、はスパッタ法で成膜される。なお、埋め込み層１８は上部電極１１ａと同じ材料でもよいし、また上部電極１１ａ用の膜を厚く形成するなどして、埋め込み層１８を無くしてもかまわない。
【００９９】
次に、図１７Ｆに示すように、表面をＣＭＰ工程で平坦化する。それにより、抵抗変化素子１ａの全てはホール９（開口部）に埋め込まれる。そのとき、下部電極１３ａは、ホール９の底部及び底部から側壁の途中まで連続的に形成されている。ただし、その端部は、ホール９の側壁の途中に在り、ホール９の上部に達していない。抵抗変化層１２ａは、下部電極１３ａ上及びホール９の側壁上に形成されている。その端部は、ホール９の上部に達している。上部電極１１ａは、抵抗変化層１２ａ上を内側から覆うように形成されている。その端部は、ホール９の上部に達している。
【０１００】
その後、第１の実施の形態における図７Ｈ（ただし、第３ストッパ絶縁膜６３の形成を除く）及び図７Ｉの工程を実施する。
【０１０１】
以上により、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置が製造される。
【０１０２】
なお、下部電極１３ａ、抵抗変化層１２ａ及び上部電極１１ａの材料に関しては、第１の実施の形態に記載のとおりである。
【０１０３】
本実施の形態により、第１の実施の形態と同様の効果を得ることができる。
また、選択ＣＶＤ成長を行わず、通常の成膜方法を用いることができる。それにより、製造コストを削減することができる。また、本実施の形態も、第２の実施の形態のような半導体装置へ適用が可能である。
【０１０４】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【０１０５】
１、１ａ 抵抗変化型素子
２、２ａ 制御トランジスタ
３、３ａ 第１配線
４、４ａ コンタクト
５ａ ビア
６、６ａ 第２配線
８ 共通線
９ ホール
１１、１１ａ 上部電極
１１ｐ 上部電極１
１２、１２ａ 抵抗変化層
１３、１３ａ 下部電極
１３ｐ 下部電極１３の一部分
１８ 埋め込み層（金属）
２１、２１ａ ドレイン
２２、２２ａ ゲート
２３、２３ａ ゲート絶縁膜
２４、２４ａ ソース
２５、２５ａ サイドウォール
３１、３１ａ 第１メタル配線
３２、３２ａ バリアメタル層
３４ａ ビア
３５ａ バリアメタル層
３７、３７ａ 第２メタル配線
３８、３８ａ バリアメタル層
５１ 第１層間絶縁膜
５２ 第２層間絶縁膜
５３ 第３層間絶縁膜
５４ 第４層間絶縁膜
６１ 第１キャップ絶縁膜
６２ 第２キャップ絶縁膜
６３ 第３キャップ絶縁膜
７０、７０ａ 基板
７１ 素子分離層
９０、９０ａ 抵抗変化型不揮発記憶装置（抵抗変化型メモリ）
９１ ロジックＬＳＩ
１００ 抵抗変化素子
１０１ 抵抗変化素子
１０２ 制御トランジスタ
１０３ 第１配線
１０４ コンタクト
１０５ 第１ビア
１０６ ビット線（又は第２配線）
１０８ 共通線
１１１ 上部電極
１１２ 抵抗変化層
１１３ 下部電極
１１４ 電流パス
１１５ 電流パス
１１６ 電流パス
１１７ 側部
１２１ ドレイン
１２２ ワード線（又はゲート）
１２３ ゲート絶縁膜
１２４ ソース
１２５ サイドウォール
１３１ 銅（Ｃｕ）
１３２ バリアメタル
１３４ 銅（Ｃｕ）
１３５ バリアメタル
１５１ 第１層間絶縁膜
１５２ 第２層間絶縁膜
１５３ 第３層間絶縁膜
１６１ 第１キャップ絶縁膜
１６２ 第２キャップ絶縁膜
１６３ 第３キャップ絶縁膜
１７０ 半導体基板
１７１ 素子分離領域
１９０ 抵抗変化型メモリ
ＭＣ メモリセル
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリの分野においては、フラッシュメモリ、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＦｅＲＡＭ）、磁気メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＭＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の研究が盛んである。しかし、最近、これらの従来の不揮発性メモリと異なる不揮発性メモリとして、抵抗変化型メモリ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＲｅＲＡＭ）が提案されている。例えば、非特許文献１の抵抗変化型メモリは、電圧パルスの印加でメモリセルの抵抗変化層の抵抗値を設定することにより情報を書き込むことができる。加えて、抵抗値を非破壊で測定することにより情報を読み出すことができる。この抵抗変化型メモリは、メモリセルの面積が小さく、多値化が可能である。そのため、既存の不揮発性メモリをしのぐ可能性を有している。非特許文献１では、抵抗変化層としてＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）及びＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏｙ）が用いられている。抵抗変化型メモリに関しては他の提案もなされている。例えば、非特許文献２の抵抗変化型メモリでは、抵抗変化層として約５０ｎｍの多結晶ＮｉＯｘ（ｘ＝１〜１．５）が用いられている。上部電極に正の電圧を印加することで、低抵抗状態もしくは高抵抗状態に変化する。また、例えば、非特許文献３の抵抗変化型メモリでは、抵抗変化層として８０ｎｍの微結晶ＴｉＯ２が用いられている。
【０００３】
一般的に、抵抗変化型メモリの１つのメモリセルは、１つの制御用トランジスタと１つの抵抗変化素子を備えている。そのようなメモリセルを有する抵抗変化型メモリは、１Ｔ１Ｒ型ともいわれている。図１は、従来の１Ｔ１Ｒ型の抵抗変化型メモリの構成を示す平面図である。１Ｔ１Ｒ型の抵抗変化型メモリ１９０は、複数のワード線（又はゲート）１２２と、複数のビット線（又は第２配線）１０６と、複数の共通線１０８と、複数のメモリセルＭＣとを具備している。複数のワード線（又はゲート）１２２は、Ｙ方向に延在している。ビット線（又は第２配線）１０６は、Ｘ方向に延在している。共通線１０８は、Ｙ方向に延在しいている。複数のメモリセルＭＣは、複数のワード線１２２と複数のビット線１０６との交点の各々に対応して設けられている。
【０００４】
図２は、図１におけるａ−ａ’断面の構成を示す断面図である。メモリセルＭＣの１個分の構成を示している。メモリセルＭＣは、制御トランジスタ１０２と、抵抗変化素子１０１とを備えている。半導体基板１７０上に素子分離領域１７１及び制御トランジスタ１０２が形成されている。制御トランジスタ１０２は、ゲート絶縁膜１２３、ゲート１２２（ワード線）、ドレイン１２１、ソース１２４、サイドウォール１２５を備えている。ドレイン１２１、ソース１２４にはコンタクト１０４が接続されている。制御トランジスタ１０２及びコンタクト１０４は第１層間絶縁膜１５１及び第１キャップ絶縁膜１６１に覆われている。ドレイン１２１側のコンタクト１０４は、第１キャップ絶縁膜１６１の開口部を介して、バリアメタル１３２と銅（Ｃｕ）１３１からなる第１配線１０３に接続されている。第１配線１０３は、第２層間絶縁膜１５２及び第２キャップ絶縁膜１６２に覆われている。抵抗変化型メモリの抵抗変化素子１０１は、第２キャップ絶縁膜１６２の開口部を介して、第１配線１０３に接続されている。抵抗変化素子１０１は、第１配線１０３と接続される下部電極１１３、下部電極１１３上の抵抗変化層１１２及び抵抗変化層１１２上の上部電極１１１からなるＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有している。上部電極１１１は、バリアメタル１３５と銅（Ｃｕ）１３４からなる第１ビア１０５及び第２配線１０６（ビット線）に接続されている。ソース１２４側のコンタクト１０４は、第１キャップ絶縁膜１６１の開口部を介して、共通線１０８に接続されている。抵抗変化素子１０１は、第３層間絶縁膜１５３及び第３キャップ絶縁膜１６３に覆われている。第２配線１０６は第３キャップ絶縁膜１６３上に設けられている。図２に示すように、従来構造では、抵抗変化素子１０１が、配線層の間（ここでは第１配線１０３の配線層と第２配線１０６の配線層との間）に形成されている。この場合、抵抗変化素子１０１は、隣接するメモリセルＭＣの抵抗変化素子１０１とは孤立したＭＩＭキャパシタ構造を有している。そのため、抵抗変化素子１０１は（寄生）容量を有していると見ることもできる。
【０００５】
従来構造の動作方法について説明する。まず、初期化については、以下のようにして行う。第２配線１０６を介して上部電極１１１に正の電圧を印加し、抵抗変化層１１２を低抵抗化（Ｆｏｒｍｉｎｇ）する。このとき、ゲート１２２に印加する電圧を調整して、制御トランジスタ１０２の飽和電流値によって電流制限がかかるようにする。それにより、抵抗変化層１１２は所望の抵抗値になる。なお、Ｆｏｒｍｉｎｇは、上部電極１１１の替わりに下部電極１１３に正の電圧を印加して行っても良い。
【０００６】
次に、書き込みについては、以下のようにして行う。低抵抗状態から高抵抗状態へのスイッチングには、ソース１２４及びゲート１２２に正の電圧を印加する。高抵抗状態から低抵抗状態へのスイッチングには、上部電極１１１及びゲート１２２に正の電圧を印加する。このとき、共通線１０８には高抵抗状態へのスイッチングのときよりも高い電圧を印加する。また、ゲート１２２に印加する電圧を調整して、制御トランジスタ１０２の飽和電流値による電流制限がかかるようにする。それにより、抵抗変化層１１２は所望の抵抗値になる。なお、高抵抗状態から低抵抗状態へのスイッチング及び低抵抗状態から高抵抗状態のスイッチングにおいて、ソース１２４の替わりに上部電極１１１に正の電圧を印加してもスイッチング動作を行うことができる。
【０００７】
関連する技術として、特開２００９−１１７６６８号公報に不揮発性メモリ用可変抵抗およびその製造方法並びに不揮発性メモリが開示されている。この不揮発性メモリ用可変抵抗は、層間絶縁膜と、下部電極と、可変抵抗層と、上部電極と、第２配線層とを具備する。層間絶縁膜は、第１配線層上に設けられ、第１配線層に接続する貫通孔を有する。下部電極は、貫通孔内に設けられ第１配線層に接続する。可変抵抗層は、貫通孔内に設けられ下部電極上に設けられている。上部電極は、貫通孔内に設けられ可変抵抗層上に設けられている。第２配線層は、層間絶縁膜上に設けられ、上部電極と接続する。また、不揮発性メモリ用可変抵抗は、可変抵抗層と、層間絶縁膜と、プラグ金属を具備する。可変抵抗層は、第１配線層表面に設けられている。層間絶縁膜は、第１配線層上に設けられている。プラグ金属は、層間絶縁膜内に設けられ可変抵抗層に接続する。
【０００８】
また、特開２０１０−０２７７５３号公報に不揮発性記憶素子およびその製造方法が開示されている。この不揮発性記憶素子は、第１の電極と、層間絶縁膜と、開口部と、抵抗変化膜と、第２の電極とを備えている。第１の電極は、基板上に形成されている。層間絶縁膜は、第１の電極上に形成されている。開口部は、層間絶縁膜を貫通するように形成されている。抵抗変化膜は、開口部の少なくとも底部に形成されかつ第１の電極と接続されている。第２の電極は、抵抗変化膜に隣接して形成されかつ開口部の内部に充填されている。第１の電極と第２の電極とに挟まれた抵抗変化膜が、電気的パルスの印加により抵抗値を増加または減少する特性を有する記憶部を構成する。抵抗値の変化により情報を記憶または読み出しを行う。すなわち、第１の電極は第１の配線でもある。第１の電極上には開口部が形成されている。その開口部の底部及び内壁には抵抗変化層が形成されている。抵抗変化層の内側に第２の電極が埋め込まれている。
【０００９】
また、特開２００９−２９５８４２号公報に半導体メモリ装置及びその製造方法が開示されている。この半導体メモリ装置は、層間絶縁膜と、導電パターンと、下部電極と、遷移金属酸化物膜と、上部電極とを備えている。層間絶縁膜は、基板上方に形成され、溝を有する。導電パターンは、溝に囲まれた層間絶縁膜に埋め込まれている。下部電極は、導電パターン上及び溝の側壁の少なくとも一部に形成されている。遷移金属酸化物膜は、下部電極の上に形成されている。上部電極は、導電パターン上及び溝の側壁の少なくとも一部において遷移金属酸化物膜の上に形成されている。
【００１０】
また、特開２００６−１２８６８０号公報に、集積回路内での金属層の選択的形成が開示されている。この集積回路中に導電層を選択的に形成するための方法は、銅から成る第１表面、及び第２表面を与える工程と、第１表面及び第２表面を貴金属の気相化合物と接触させる工程であって、それによって貴金属から成る導電層を第２表面と比較して第１表面上に選択的に形成するところの工程とから成る。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１１７６６８号公報
【特許文献２】特開２０１０−０２７７５３号公報
【特許文献３】特開２００９−２９５８４２号公報
【特許文献４】特開２００６−１２８６８０号公報
【非特許文献】
【００１２】
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ ｅｔ ａｌ．，“Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）”，ＩＥＤＭ，論文番号７．５，ｐｐ．１９３−１９６，２００２．
【非特許文献２】Ｇ．−Ｓ．Ｐａｒｋ ｅｔ ａｌ．，“Ｏｂｓｅｒｖａｔｉｏｎ ｏｆ ｅｌｅｃｔｒｉｃ−ｆｉｅｌｄ ｉｎｄｕｃｅｄ Ｎｉ ｆｉｌａｍｅｎｔ ｃｈａｎｎｅｌｓ ｉｎ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ＮｉＯｘ ｆｉｌｍ”，ＡＰＬ，Ｖｏｌ．９１，ｐｐ．２２２１０３，２００７．
【非特許文献３】Ｃ．Ｙｏｓｈｉｄａ ｅｔ ａｌ．，“Ｈｉｇｈ ｓｐｅｅｄ ｒｅｓｉｓｔｉｖｅ ｓｗｉｔｃｈｉｎｇ ｉｎ Ｐｔ／ＴｉＯ２／ＴｉＮ ｆｉｌｍ ｆｏｒ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ａｐｐｌｉｃａｔｉｏｎ”，ＡＰＬ，Ｖｏｌ．９１，ｐｐ．２２３５１０，２００７．
【非特許文献４】Ｊ．Ｆ．Ｇｉｂｂｏｎｓ ｅｔ ａｌ．，“Ｓｗｉｔｃｈｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｔｈｉｎ ＮｉＯ Ｆｉｌｍｓ”，Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，ｖｏｌ．７，ｐｐ．７８５，１９６４．
【非特許文献５】Ｋ．Ｋｉｎｏｓｈｉｔａ ｅｔ ａｌ．，“Ｂｉａｓ ｐｏｌａｒｉｔｙ ｄｅｐｅｎｄｅｎｔ ｄａｔａ ｒｅｔｅｎｔｉｏｎ ｏｆ ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｃｏｎｓｉｓｔｉｎｇ ｏｆ ｂｉｎａｒｙ ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｏｘｉｄｅ”，ＡＰＬ，ｖｏｌ．８９，ｐｐ．１０３５０９，２００６．
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来構造の抵抗変化型メモリの抵抗変化素子は、ＭＩＭ構造の加工時に側壁部に加わるダメージにより、以下のような課題がある。
【００１４】
図３Ａ〜図３Ｂは、抵抗変化型メモリのスイッチンッグ原理を説明したものである（非特許文献４、非特許文献５）。図３Ａに示すように、抵抗変化型メモリの抵抗変化素子は、上部電極１１１（例示：金属）、抵抗変化層１１２（例示：遷移金属酸化物）及び下部電極１１３（例示：金属）を備えている。ここで、図３Ｂに示すように、抵抗変化素子は、上部電極１１１に電圧を印加されて低抵抗化（Ｆｏｒｍｉｎｇ）された状態では、抵抗変化層１１２中に電流パス１１４が形成されている。この電流パス１１４が形成されている状態で、上部電極１１１と下部電極１１３との間に電圧を印加することによって、電流パス１１４内で酸化還元反応が起きる。その結果、電流パス１１４の抵抗値が変化する。
【００１５】
図４は、抵抗変化型メモリの問題点を示す図である。抵抗変化素子の電流パス１１４の抵抗値の変化は、この電流パス１１４の上下電極界面付近における酸化還元によっておこると考えられている。しかし、図４に示すように、実際に形成される電流パスは１抵抗変化素子あたり１本だけでなく、不完全な電流パス１１６も含めて抵抗変化層１１２中の様々な場所で形成される。特に、エッチングダメージの入っている側部１１７で電流パス１１５が形成されやすい。抵抗化（Ｆｏｒｍｉｎｇ）後のスイッチング動作において、これらの不完全な電流パス１１６やダメージの入った側部１１７付近の電流パス１１５が導通した場合、抵抗値が急激にさがり、誤動作の原因となる。特に、ダメージの入った側部１１７付近の電流パス１１５のスイッチング特性は、ダメージの入っていない電極中心付近の電流パス１１４のスイッチング特性と異なる。そのため、抵抗変化素子性能のバラツキや信頼性が大幅に劣化する。
【００１６】
このように、抵抗変化層の膜質や抵抗変化層の有効領域と抵抗変化層の端部との位置関係によって、抵抗変化素子性能のバラツキや信頼性が大幅に劣化する。
【００１７】
また、図１及び図２に示されるように、１つのビット線１０６に対して複数のメモリセルＭＣが接続されている。そのため、高速化のためには、メモリセルＭＣの面積を縮小して寄生容量を低減する必要がある。しかし、メモリセルＭＣは孤立したＭＩＭ構造を有しているので、その縮小パターニングは非常に困難である。第２キャップ絶縁膜１６２の開口部との目ずれ許容度を考慮しても、抵抗変化素子１０１の素子面積の縮小による容量低減は困難である。
【００１８】
また、従来構造では、配線層間（ここでは第１配線１０３及び第２配線１０６）に、ＭＩＭ構造の抵抗変化素子１０１と、上部電極１１１と第２配線１０６とをつなぐビア１０５が形成されており、配線層間の厚さがスケーリングによって小さくなった場合、抵抗変化素子１０１の形成が困難である。更に、従来構造ではロジックＬＳＩに混載しようとした場合、最低でも２回のＰＲ工程（第２キャップ絶縁膜１６２の開口及びＭＩＭ構造のパターニング）の追加が必要であり、製造コストの低減が困難である。
【００１９】
特開２００９−１１７６６８号公報（特許文献１）では、貫通孔の内部において、下方に下部電極が形成され、下部電極の表面に抵抗変化層が形成され、抵抗変化層の表面に上部電極が形成されている。抵抗変化層は、例えば下部電極の表面を酸化して形成されている（特許文献１の図１０〜図１２、図１４〜図１５）。この方法を用いた実施例では、貫通孔の断面と抵抗変化層、上部電極及び下部電極の断面とが同じになる。すなわち、基板に平行な断面において、抵抗変化層の端部まで、抵抗変化素子の有効領域となっている。そのため、その端部に起因した特性ばらつきが懸念される（上述の図４で指摘された問題点）。更に、下部電極の金属成分と抵抗変化層の金属成分とが同じになるという制約がある。また、抵抗変化層は、例えば下部電極の表面に別の膜を成膜して形成されている（特許文献１の図１３）。この方法を用いた実施例では、抵抗変化層における基板に平行な断面の端部は、抵抗変化素子の有効領域から離れている。従って、その端部に起因した特性ばらつきは小さい。しかし、第２配線層と層間絶縁層との間に抵抗変化層が入るため、配線層の厚さがスケーリングによって小さくなった場合、第２配線層の形成が困難となる問題がある。また、抵抗変化層は、例えば下部電極及びバリア層の表面に別の膜を成膜して形成されている（特許文献１の図１６）。この方法を用いた実施例では、抵抗変化層の端部は、抵抗変化素子の有効領域から離れている。従って、その端部に起因した特性ばらつきは小さい。しかし、上部電極と抵抗変化層とバリア層とが寄生容量を形成することが問題となる。
【００２０】
また、特開２０１０−０２７７５３号公報（特許文献２）では、開口部内に設けられているのは抵抗変化層及び第２の電極（上部電極）だけで、第１の電極（下部電極）は開口部の外側に設けられている。第１の電極は、第１の配線でもある。そのため、第１の電極（＝第１の配線）の材料には制約がある。また、第１の配線（＝第１の電極）の材料として、抵抗変化素子に最適な特性を有する材料を用いた場合、配線形成のプロセスが従来のプロセスから変更されることになり、製造プロセスを再検討する必要が有り、製造コストの上昇が懸念される。
【００２１】
また、特開２００９−２９５８４２号公報（特許文献３）では、貫通孔又は開口部のビアや配線とは別にＭＩＭ構造を形成している。そのため、ＭＩＭ構造分の高さを下げることはできない。したがって、配線層間の厚さがスケーリングによって小さくなった場合、ＭＩＭ構造の形成が困難である。また、ダミーの溝を必要とする点からも、スケーリングが困難である。
【課題を解決するための手段】
【００２２】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２３】
本発明の抵抗変化型不揮発性記憶装置は、第１配線（３）と、層間絶縁層（５３）と、第２配線（６）と、抵抗変化型素子（１、１ａ）とを具備している。層間絶縁層（５３）は、第１配線（３）上に形成されている。第２配線（６）は、層間絶縁膜（５３）上に形成されている。抵抗変化型素子（１、１ａ）は、第１配線（３）と第２配線（６）との間に形成されている。層間絶縁層（５３）は、第１配線（３）と第２配線（６）とに挟まれるように形成され、第１配線（３）の幅以下の幅を有するホール（９）を備えている。抵抗変化型素子（１、１ａ）は、下部電極（１３、１３ａ）と、抵抗変化層（１２、１２ａ）と、上部電極（１１、１１ａ）とを備えている。下部電極（１３、１３ａ）は、第１配線（３）と接して、ホール（９）の底部に形成されている。抵抗変化層（１２、１２ａ）は、下部電極（１３、１３ａ）上に形成されている。上部電極（１１、１１ａ）は、抵抗変化層（１２、１２ａ）上に形成されている。下部電極（１３、１３ａ）、抵抗変化層（１２、１２ａ）及び上部電極（１１、１１ａ）は、ホール（９）の内部に形成されている。第１配線（３）は銅を含み、下部電極（１３、１３ａ）はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。
【００２４】
本発明の抵抗変化型不揮発性記憶装置は、第１配線（３）と、層間絶縁層（５３）と、第２配線（６）と、抵抗変化型素子（１、１ａ）とを具備している。層間絶縁層（５３）は、第１配線（３）上に形成されている。第２配線（６）は、層間絶縁膜（５３）上に形成されている。抵抗変化型素子（１、１ａ）は、第１配線（３）と第２配線（６）との間に形成されている。層間絶縁層（５３）は、第１配線（３）と第２配線（６）とに挟まれるように形成され、第１配線（３）の幅以下の幅を有するホール（９）を備えている。抵抗変化型素子（１、１ａ）は、下部電極（１３、１３ａ）と、抵抗変化層（１２、１２ａ）と、上部電極（１１、１１ａ）とを備えている。下部電極（１３、１３ａ）は、第１配線（３）と接して、ホール（９）の底部に形成されている。抵抗変化層（１２、１２ａ）は、下部電極（１３、１３ａ）上に形成されている。上部電極（１１、１１ａ）は、抵抗変化層（１２、１２ａ）上に形成されている。下部電極（１３、１３ａ）、抵抗変化層（１２、１２ａ）及び上部電極（１１、１１ａ）は、ホール（９）の内部に形成されている。抵抗変化層（１２、１２ａ）及び上部電極（１３、１３ａ）の端部は、第２配線（６）の底面と接している。
【００２５】
本発明の半導体装置は、複数の抵抗変化型不揮発性記憶装置（９０／９０ａ）と、複数の抵抗変化型不揮発性記憶装置（９０／９０ａ）を用いる論理回路（９１）とを具備している。ただし複数の抵抗変化型不揮発性記憶装置（９０／９０ａ）は上記各段落に記載されている。
【００２６】
本発明の抵抗変化型不揮発性記憶装置の製造方法は、第１配線（３）上に形成された層間絶縁層（５３）中に、第１配線（３）の幅以下の幅を有するホール（９）を形成する工程と、ホール（９）の内部に抵抗変化型素子（１、１ａ）を形成する工程と、抵抗変化型素子（１、１ａ）と接するように抵抗変化型素子（１、１ａ）上に第２配線（６）を形成する工程とを具備している。抵抗変化型素子（１、１ａ）を形成する工程は、第１配線（３）と接して、ホール（９）の底部に下部電極（１３、１３ａ）を形成する工程と、下部電極（１３、１３ａ）上に抵抗変化層（１２、１２ａ）用の第１膜を形成する工程と、第１膜上に上部電極（１１、１１ａ）用の第２膜を形成する工程と、層間絶縁層（５３）上の第１膜及び第２膜を除去する工程とを備えている。第１配線（３）は銅を含み、下部電極（１３、１３ａ）はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。
【００２７】
本発明の抵抗変化型不揮発性記憶装置の製造方法は、第１配線（３）上に形成された層間絶縁層（５３）中に、第１配線（３）の幅以下の幅を有するホール（９）を形成する工程と、ホール（９）の内部に抵抗変化型素子（１、１ａ）を形成する工程と、抵抗変化型素子（１、１ａ）と接するように抵抗変化型素子（１、１ａ）上に第２配線（６）を形成する工程とを具備している。抵抗変化型素子（１、１ａ）を形成する工程は、第１配線（３）と接して、ホール（９）の底部に下部電極（１３、１３ａ）を形成する工程と、下部電極（１３、１３ａ）上に抵抗変化層（１２、１２ａ）用の第１膜を形成する工程と、第１膜上に上部電極（１１、１１ａ）用の第２膜を形成する工程と、層間絶縁層（５３）上の第１膜及び第２膜を除去する工程とを備えている。抵抗変化層（１２、１２ａ）及び上部電極（１１、１１ａ）の端部は、第２配線（６）の底面と接する。
【発明の効果】
【００２８】
本発明により、安定したスイッチング動作を低コストで実行することができる。また、本発明により、動作速度を向上させることができる。また、本発明により、デバイススケーリングの問題を回避可能である。また、ロジックＬＳＩ等との混載が可能であり、製造コストも下げられる。
【図面の簡単な説明】
【００２９】
【図１】図１は、従来の１Ｔ１Ｒ型の抵抗変化型メモリの構成を示す平面図である。
【図２】図２は、図１におけるａ−ａ’断面の構成を示す断面図である。
【図３Ａ】図３Ａは、抵抗変化型メモリのスイッチンッグ原理を説明したものである。
【図３Ｂ】図３Ｂは、抵抗変化型メモリのスイッチンッグ原理を説明したものである。
【図４】図４は、抵抗変化型メモリの問題点を示す図である。
【図５】図５は、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。
【図６】図６は、低抵抗化（Ｆｏｒｍｉｎｇ）後の抵抗変化素子の構成を示す断面図である。
【図７Ａ】図７Ａは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｂ】図７Ｂは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｃ】図７Ｃは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｄ】図７Ｄは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｅ】図７Ｅは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｆ】図７Ｆは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｇ】図７Ｇは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｈ】図７Ｈは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図７Ｉ】図７Ｉは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図８】図８は、本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。
【図９Ａ】図９Ａは、本発明の第２の実施の形態に係る半導体装置における抵抗変化型不揮発記憶装置の領域の構成を示す断面図である。
【図９Ｂ】図９Ｂは、本発明の第２の実施の形態に係る半導体装置におけるロジックＬＳＩの領域の構成を示す断面図である。
【図１０Ａ】図１０Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０Ｂ】図１０Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１Ａ】図１１Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１Ｂ】図１１Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１２Ａ】図１２Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１２Ｂ】図１２Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３Ａ】図１３Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３Ｂ】図１３Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１４Ａ】図１４Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１４Ｂ】図１４Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１５Ａ】図１５Ａは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１５Ｂ】図１５Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６は、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。
【図１７Ａ】図１７Ａは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１７Ｂ】図１７Ｂは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１７Ｃ】図１７Ｃは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１７Ｄ】図１７Ｄは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１７Ｅ】図１７Ｅは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１７Ｆ】図１７Ｆは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００３１】
（第１の実施の形態）
本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。図５は、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。抵抗変化型不揮発記憶装置９０は、基板７０ａと、第１キャップ絶縁膜６１と、第１配線３と、第２層間絶縁膜５２と、第２キャップ絶縁膜６２と、抵抗変化型素子１と、第３層間絶縁膜５３と、第３キャップ絶縁膜６３と、第２配線６と、第４層間絶縁膜５４とを具備している。
【００３２】
第１配線３は、基板７０ａ上に設けられている。第１配線３は、例えば第１メタル配線３１とそれを側方及び底面において覆うバリアメタル層３２とを備えている。ただし、基板７０ａは、表面領域に素子を形成された半導体基板と、その半導体基板を覆う第１層間絶縁膜や第１キャップ絶縁膜６１を備えている。第１層間絶縁膜及び第１キャップ絶縁膜６１は第１層間絶縁層ということもできる。従って、第１配線３は、第１層間絶縁層上に設けられている。第１配線３は、第２層間絶縁膜５２に埋設され、第２キャップ絶縁膜６２に覆われている。第２層間絶縁膜５２及び第２キャップ絶縁膜６２は第２層間絶縁層ということもできる。従って、第１配線３は、第２層間絶縁層に埋設されている。
【００３３】
第３層間絶縁膜５３は、第２層間絶縁層上に設けられている。第３層間絶縁膜５３は、ホール９を備えている。ホール９は、第１配線３と第２配線６とに挟まれるように、第３層間絶縁層５３を貫通するように設けられている。ホール９の底面は、第１配線３の上面に接していて、その上面からはみ出していない。ホール９の横断面（基板７０ａの表面に平行な面）が円形の場合、その断面の直径は第１配線３の配線幅以下である。ただし、ホール９の底面が第１配線３の上面からはみ出さなければ、ホール９の横断面は他の形を有していても良い。その場合、ホール９の幅（基板７０ａの表面に平行な方向）は第１配線３の配線幅以下である。第３キャップ絶縁膜６３は、第３層間絶縁膜５３上に設けられている。第３層間絶縁膜５３及び第３キャップ絶縁膜６３は第３層間絶縁層ということもできる。
【００３４】
抵抗変化型素子１は、抵抗値の変化で情報を記憶する。第１配線３と第２配線６との間に形成されたホール９内に設けられている。抵抗変化型素子１は、下部電極１３と、抵抗変化層１２と、上部電極１１とを備えている。
【００３５】
下部電極１３は、ホール９の底部のみに形成されている。その端部は、ホール９の底部近傍の側壁に接している。下部電極１３は、金属の導体で形成されている。下部電極１３は、第２層間絶縁層の開口部の第１配線３（第１メタル配線３１）上に選択成長で形成されていることが好ましい。追加プロセスを要せずに、下部電極１３をホール９内のみに形成できるからである。その形成方法については後述される。
【００３６】
抵抗変化層１２は、下部電極１３上及びホール９の側壁上に形成されている。その端部は、ホール９の上部に達している。その端部は、第２配線６の底面に接していることが好ましい。それにより、抵抗変化層１２の端部と下部電極１３の端部とを大きく隔てることができる。その結果、後述されるように、抵抗変化素子１は、抵抗変化層１２の端部の影響を受け難くなる。抵抗変化層１２は、下部電極１３とは異なる金属材料を用いた酸化物を含むことができる。
【００３７】
上部電極１１は、抵抗変化層１２上を内側から覆うように形成されている。その端部は、ホール９の上部に達している。その端部は、第２配線６の底面に接していることが好ましい。抵抗変化素子１と第２配線６とを接続するためのビアやコンタクトを別途製造する必要が無いからである。上部電極１１は、金属の導体で形成されている。上部電極１１は、その更に内側の領域を埋める埋め込み層（金属）１８を備えていても良い。
【００３８】
第２配線６は、第３層間絶縁膜５３上に設けられている。第２配線６は、例えば第２メタル配線３７とそれを側面及び底面において覆うバリアメタル層３８とを備えている。第２配線層６は、第３層間絶縁層上に設けられていてもよい。第２配線６は、第４層間絶縁膜５４に埋設されている。
【００３９】
第１メタル配線３１は、基板表面に垂直な方向において（１１１）方位へ配向した結晶粒を主成分として含む多結晶膜であることが好ましい。すなわち、第１メタル配線３１は、（１１１）配向性を有する膜であることが好ましい。後述されるように下部電極１３を選択成長させ易いからである。例えば、第１メタル配線３１として（１１１）配向性を有する銅（Ｃｕ）配線を用いた場合、下部電極１３としては例えば（００２）配向性を有するルテニウム（Ｒｕ）膜を選択成長させることができる。ただし、主成分は、最も多い成分である。
【００４０】
第１メタル配線３１は、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）が考えられる。第１メタル配線３１として銅（Ｃｕ）及びアルミニウム（Ａｌ）を用いる場合、第１メタル配線３１及びホール９はそれぞれ通常の配線及びビアホールが想定される。第１メタル配線３１としてシリコンを用いる場合、第１メタル配線３１及びホール９はそれぞれソース／ドレイン及びコンタクトホールが想定される。後述される製造方法の例では、（１１１）配向の銅（Ｃｕ）を用いている。
【００４１】
下部電極１３は、第１メタル配線３１が銅（Ｃｕ）の場合、主成分としてルテニウム（Ｒｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、金（Ａｕ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の金属を含有することが好ましい。下部電極１３を選択成長させやすいからである。このうち、ルテニウム（Ｒｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）は、抵抗変化素子１の下部電極１３の材料として特に好ましい。後述される製造方法の例では、（１１１）配向の銅（Ｃｕ）の第１メタル配線３１との結晶整合性に優れているものとして、（００２）配向のルテニウム（Ｒｕ）の下部電極１３を用いている。
【００４２】
また、下部電極１３は、第１メタル配線３１がアルミニウム（Ａｌ）の場合、主成分としてタングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）からなる群から選択される少なくとも１種の金属を含有することが好ましい。下部電極１３を選択成長させやすいからである。
【００４３】
また、下部電極１３は、第１メタル配線３１がシリコン（Ｓｉ）の場合、主成分としてタングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）からなる群から選択される少なくとも１種の金属を含有することが好ましい。下部電極１３を選択成長させやすいからである。
【００４４】
上部電極は、例えば、チタニウム（Ｔｉ）、窒化チタニウム（ＴｉＮ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銅アルミニウム（ＣｕＡｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）などによって形成できる。また、これらの材料の積層体であっても良い。後述される製造方法の例では、窒化チタニウム（ＴｉＮ）を用いている。
【００４５】
抵抗変化層１２は酸化チタニウム（ＴｉＯ２）、酸化鉄（ＦｅＯ）、酸化ニッケル（ＮｉＯ）、酸化ジルコニウム（ＺｒＯ２）、酸化銅（ＣｕＯ）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化タングステン（ＷＯ）、及びこれらの窒化物やシリケートを少なくとも含む単層膜若しくは積層膜が好ましい。後述される製造方法の例では、酸化ニッケル（ＮｉＯ）を用いている。
【００４６】
第１〜第４層間絶縁膜５１〜５４の材料としては、酸化シリコン（ＳｉＯ２）が例示される。第１〜第３キャップ絶縁膜６１〜６３の材料としては、窒化シリコンＳｉＮｘが例示される。
【００４７】
図６は、低抵抗化（Ｆｏｒｍｉｎｇ）後の抵抗変化素子の構成を示す断面図である。抵抗変化素子１を拡大して示している。抵抗変化素子１では、下部電極１３と上部電極１１とに挟まれた（下部電極１３と上部電極１１とが重なった）領域が、抵抗変化層１２における有効領域Ａである。有効領域Ａは、電流パス１４が生成される可能性のある領域である。この図６の場合、上部電極１１と下部電極１３とは、その一部しか重なっていない。すなわち、上部電極１１の一部分１１ｐと下部電極１３の一部分１３ｐとが重なっているだけである。この重なった領域が、抵抗変化層１２における有効領域Ａ（α１からα２まで）である。図に示されるように、この有効領域Ａは、ホール９（ビアホール又はコンタクトホール）の底部における周辺を除いた領域にしかない。すなわち、その有効領域Ａの境界α１、α２は、ホール９の側壁や、下部電極１３の端部や、抵抗変化層１２の端部や、上部電極１１の端部から離れている。そのため、電流パスはホール９の底部における周辺を除いた領域にしかできなくなる。したがって、電流パスはホール９の側壁や、下部電極１３の端部や、抵抗変化層１２の端部や、上部電極１１の端部の影響を受けることはない。言い換えると、抵抗変化層１２の端部は第３層間絶縁膜５３の上側表面と概ね同じ面にあり、上部電極１１と下部電極１３と挟まれていない。そのため、ダメージの入っている抵抗変化層１２の端部１７に電流パスが形成されることはない。したがって、抵抗変化型メモリのバラツキ及び信頼性が向上する。
【００４８】
また、本実施の形態では、既述のように上部電極１１と下部電極１３とは、一部しか重なっていない（有効領域Ａ）。そのため、ＭＩＭ構造を有する抵抗変化素子１の容量を、従来構造と比較して小さくすることができる。その結果、ビット線の寄生容量が減少するので、書き換え動作及び読み出し動作の高速化が可能となる。
【００４９】
また、本実施の形態では、図４に示されるように、ホール９内に抵抗変化素子１が埋め込まれ、上部電極１１の上端の位置が第２配線６の下面の位置と概ね同じである。そのため、新たに上部電極１１と接続するためのビアやコンタクトを新たに形成する必要がない。更に、図４に示すような本実施の形態の抵抗変化型メモリを用いることでＭＩＭ構造の高さに起因したスケーリングの問題を回避することができる。
【００５０】
次に、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の動作方法について、図５を参照して説明する。
まず、低抵抗化（Ｆｏｒｍｉｎｇ）を行うため、上部電極１１に正の電圧を印加し、抵抗変化層１２を低抵抗化する。なお、低抵抗化（Ｆｏｒｍｉｎｇ）は、上部電極１１の代わりに下部電極１３に正の電圧を印加しても良い。次に、低抵抗状態から高抵抗状態へのスイッチングのときには、上部電極１１に正の電圧を印加する。この場合、低抵抗化（Ｆｏｒｍｉｎｇ）の場合よりも電流が流れるように、負荷抵抗の抵抗を下げておくことが好ましい。一方、高抵抗状態から低抵抗状態へのスイッチングのときには、上部電極１１に正の電圧を印加する。この場合、上部電極１１には高抵抗状態へのスイッチングの場合よりも高い電圧を印加する。また、低抵抗化（Ｆｏｒｍｉｎｇ）の場合と同様に抵抗変化素子１に負荷抵抗をつけておき、低抵抗化後に電流が流れすぎないようにしておくのが好ましい。なお、高抵抗状態から低抵抗状態へのスイッチングのときにも、上部電極１１の代わりに下部電極１３に正の電圧を印加しても良い。
【００５１】
次に、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法について説明する。図７Ａ〜図７Ｉは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【００５２】
まず、図７Ａに示すように、基板７０ａが準備される。基板７０ａは、半導体基板の表面領域に形成された素子と、それを覆う第１層間絶縁膜及び第１キャップ絶縁膜６１とを備えている。次に、基板７０ａ上に第２層間絶縁膜５２を形成する。第１キャップ絶縁膜６１としては、ここではシリコン窒化膜（ＳｉＮｘ）を用いる。第１層間絶縁膜及び第２層間絶縁膜５２としては、ここではシリコン酸化膜（ＳｉＯ２）を用いる。それぞれ、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積する。
【００５３】
次に、図７Ｂに示すように、ＰＲ（Ｐｈｏｔｏｒｅｓｉｓｔ）工程とドライエッチング工程により、第２層間絶縁膜５２に溝を形成する。その後、バリアメタル層３２用の膜及び第１メタル配線３１用の膜を形成する。バリアメタル層３２用の膜としては、ここではタンタル窒化膜（ＴａＮ）を用いる。第１メタル配線３１用の膜としては、ここでは銅（Ｃｕ）を用いる。タンタル窒化膜（ＴａＮ）はスパッタ法を用いて堆積する。銅（Ｃｕ）はスパッタ法及びメッキ法を用いて堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用いて、表面の平坦化を行い、第１配線３としての銅（Ｃｕ）配線を形成する。
【００５４】
続いて、図７Ｃに示すように、表面に第２キャップ絶縁膜６２及び第３層間絶縁膜５３を形成する。第２キャップ絶縁膜６２としては、ここではシリコン窒化膜（ＳｉＮｘ）を用いる。第３層間絶縁膜５３としては、ここではシリコン酸化膜（ＳｉＯ２）を用いる。それぞれ、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積する。
【００５５】
その後、図７Ｄに示すように、ＰＲ工程とドライエッチング工程を用いて、第３層間絶縁膜５３及び第２キャップ絶縁膜６２にホール（開口部）９を設ける。それにより、第１配線３（Ｃｕ配線）の表面が露出する。すなわち、第１配線３の銅（Ｃｕ）が露出する。
【００５６】
次に、図７Ｅに示すように、ホール９の銅（Ｃｕ）の露出した部分にルテニウム（Ｒｕ）を所定の膜厚で選択ＣＶＤ法により形成する。すなわち、ホール９の底部に、第１配線３と接してルテニウム（Ｒｕ）を選択成長させる。具体的には、例えば、ルテニウムの有機金属化合物（例示：Ｒｕ３（ＣＯ）１２）を用いた熱ＣＶＤ法（例示：プロセスガスはＣＯガス）により形成することができる。そのルテニウム（Ｒｕ）は下部電極１３となる。この下部電極１３は、ホール９の底部にのみ存在しており、その端部はホール９の内側の側壁に接している。
【００５７】
なお、下部電極１３として、他の金属、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、金（Ａｕ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の金属を用いる場合にも、同様に、その金属を含む有機金属化合物を用いた熱ＣＶＤ法により形成することが可能である。
【００５８】
なお、第１配線３としてアルミニウム（Ａｌ）配線（若しくはチタニウム窒化膜（ＴｉＮ）／アルミニウム（Ａｌ）積層配線）、又は、シリコン（Ｓｉ）基板（例示：ソース／ドレイン）を用い、下部電極１３としてタングステン（Ｗ）、タンタル（Ｔａ）及びチタニウム（Ｔｉ）のうちのいずれかを用いる場合には、例えば以下の方法を用いることができる。すなわち、それぞれ原料ガスとして六フッ化タングステン、四塩化チタン及び五フッ化タンタルを用いた熱ＣＶＤ法により下部電極１３を形成する。
【００５９】
続いて、図７Ｆに示すように、第３層間絶縁膜５３の表面、ホール９の内部の側壁及び下部電極１３の表面を覆うように、抵抗変化層１２用の膜、上部電極１１用の膜及び埋め込み層１８用の膜を形成する。抵抗変化層１２用の膜としては、ここではニッケル酸化膜（ＮｉＯ）を用いる。上部電極１３用の膜としては、ここではチタニウム窒化膜（ＴｉＮ）を用いる。埋め込み層１８用の膜としては、ここではタングステン（Ｗ）を用いる。これらは、はスパッタ法で成膜される。なお、埋め込み層１８は上部電極１１と同じ材料でもよいし、また上部電極１１用の膜を厚く形成するなどして、埋め込み層１８を無くしてもかまわない。
【００６０】
その後、図７Ｇに示すように、表面をＣＭＰ工程で平坦化する。それにより、抵抗変化素子１の全てはホール９（開口部）に埋め込まれる。そのとき、下部電極１３は、ホール９の底部のみに形成されている。抵抗変化層１２は、下部電極１３上及びホール９の側壁上に形成されている。その端部は、ホール９の上部に達している。上部電極１１は、抵抗変化層１２上を内側から覆うように形成されている。その端部は、ホール９の上部に達している。
【００６１】
次に、図７Ｈに示すように、表面に第３キャップ絶縁膜６３及び第４層間絶縁膜５４を形成する。第３キャップ絶縁膜６３としては、ここではシリコン窒化膜（ＳｉＮｘ）を用いる。第４層間絶縁膜５４としては、ここではシリコン酸化膜（ＳｉＯ２）を用いる。それぞれ、プラズマＣＶＤ法を用いて堆積する。
【００６２】
続いて、図７Ｉに示すように、ＰＲ工程とドライエッチング工程を用いて、第４層間絶縁膜５４及び第３キャップ絶縁膜６３に溝を形成する。それにより、上部電極１１及び埋め込み層１８が露出する。更に、バリアメタル層３８用の膜及び第２メタル配線３７用の膜を形成する。バリアメタル層３８用の膜としては、ここではタンタル窒化膜（ＴａＮ）を用いる。第２メタル配線３７用の膜としては、ここでは銅（Ｃｕ）を用いる。タンタル窒化膜（ＴａＮ）はスパッタ法を用いて堆積する。銅（Ｃｕ）はスパッタ法及びメッキ法を用いて堆積する。その後、ＣＭＰ工程を用いて、表面の平坦化を行い、第２配線６としての銅（Ｃｕ）配線を形成する。
【００６３】
以上により、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置９０が製造される。
【００６４】
本実施の形態では、抵抗変化層１２の有効領域は、下部電極１３と面したホール９の底部（周辺部を除く）の部分だけである。抵抗変化層１２の端部は、ホール９の上端部へ延在してホール９の底部から離れている。そのため、抵抗変化層１２の端部のダメージに起因した、抵抗変化素子１のばらつきを低減することができる。また、ホール９径で抵抗変化素子１の容量が決まるため、ホール９の径を小さくすることで、寄生容量を小さくすることができる。それにより、抵抗変化型メモリの高速動作が可能となる。更に、従来のＭＩＭ構造＋ビア構造ではなく、ビアホールに相当するホール９内に抵抗変化素子１が埋め込まれているため、ＭＩＭ構造の高さに起因したスケーリングの問題が回避できる。更に、１回のＰＲ工程の追加で抵抗変化型不揮発素子をロジックＬＳＩ（後述）に混載可能であり、製造コストを低減することができる。
【００６５】
（第２の実施の形態）
本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第２の実施の形態は、第１の実施の形態に係る抵抗変化型不揮発記憶装置９０を１Ｔ１Ｒ（１トランジスタ１抵抗）型の抵抗変化型メモリ（ＲｅＲＡＭ）に適用し、ロジックＬＳＩ（ｌａｒｇｅ−ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）９１と混載した半導体装置に関する。以下、詳細に説明する。
【００６６】
図８は、本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。ただし、この図では、半導体装置のうち抵抗変化型不揮発記憶装置９０（１Ｔ１Ｒ型の抵抗変化型メモリ）の領域を示している。抵抗変化型不揮発記憶装置９０は、複数のワード線（又はゲート）２２と、複数のビット線（又は第２配線）６と、複数の共通線８と、複数のメモリセルＭＣとを具備している。複数のワード線（又はゲート）２２は、Ｙ方向に延在している。複数のビット線（又は第２配線）６は、Ｘ方向に延在している。複数の共通線８は、Ｙ方向に延在しいている。複数のメモリセルＭＣは、複数のワード線２２と複数のビット線６との交点の各々に対応して行列状に設けられている。
【００６７】
図９Ａは、本発明の第２の実施の形態に係る半導体装置における抵抗変化型不揮発記憶装置の領域の構成を示す断面図である。この図では、図８におけるｂ−ｂ’断面の構成を示している。すなわち、メモリセルＭＣの１個分の構成を示している。抵抗変化型不揮発記憶装置９０のメモリセルＭＣは、制御トランジスタ２と、抵抗変化素子１とを備えている。素子分離領域７１で囲まれた領域において、半導体基板７０上に及び制御トランジスタ２が形成されている。制御トランジスタ２は、ゲート絶縁膜２３、ゲート２２（ワード線）、ドレイン２１、ソース２４、サイドウォール２５を備えている。ドレイン２１、ソース２４にはコンタクト４が接続されている。制御トランジスタ２及びコンタクト４は第１層間絶縁膜５１及び第１キャップ絶縁膜６１に覆われている。ドレイン２１側のコンタクト４は、第１キャップ絶縁膜６１の開口部を介して、バリアメタル層３２と第１メタル配線３１からなる第１配線３に接続されている。第１配線３は、第２層間絶縁膜５２及び第２キャップ絶縁膜６２に側面及び上面を覆われている。抵抗変化型メモリの抵抗変化素子１は、第２キャップ絶縁膜６２の開口部を介して、第１配線３に接続されている。抵抗変化素子１は、第１配線３と接続される下部電極１３、下部電極１３上の抵抗変化層１２及び抵抗変化層１２上の上部電極１１からなるＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有している。上部電極１１内部には埋め込み層１８が設けられていてもよい。上部電極１１（及び埋め込み層１８）は、バリアメタル層３８と第２メタル配線３７からなる第２配線６（ビット線）に接続されている。ソース２４側のコンタクト４は、第１キャップ絶縁膜６１の開口部を介して、共通線８に接続されている。抵抗変化素子１は、第３層間絶縁膜５３及び第３キャップ絶縁膜６３に側面を覆われている。第２配線６は第３層間絶縁膜５３上に設けられている。第２配線６は、第４層間絶縁膜５４に側面を覆われている。図９Ａに示すように、本実施の形態では、抵抗変化素子１が、配線層の間（ここでは第１配線３の配線層と第２配線６の配線層との間）に設けられたホール９内に形成されている。抵抗変化素子１は、隣接するメモリセルＭＣの抵抗変化素子１とは孤立したＭＩＭキャパシタ構造を有している。
【００６８】
一方、半導体装置のうちロジックＬＳＩ９１の領域は以下に示すとおりである。図９Ｂは、本発明の第２の実施の形態に係る半導体装置におけるロジックＬＳＩの領域の構成を示す断面図である。この図では、ロジックＬＳＩ９１における一つのトランジスタを含む領域を示している。素子分離領域７１ａで囲まれた領域において、半導体基板７０上に制御トランジスタ２ａが形成されている。制御トランジスタ２ａは、ゲート絶縁膜２３ａ、ゲート２２ａ、ドレイン２１ａ、ソース２４ａ、サイドウォール２５ａを備えている。ドレイン２１ａ、ソース２４ａにはコンタクト４ａが接続されている。制御トランジスタ２ａ及びコンタクト４ａは第１層間絶縁膜５１及び第１キャップ絶縁膜６１に覆われている。ドレイン２１ａ側のコンタクト４ａは、第１キャップ絶縁膜６１の開口部を介して、バリアメタル層３２ａと第１メタル配線３１ａからなる第１配線３ａに接続されている。第１配線３ａは、第２層間絶縁膜５２及び第２キャップ絶縁膜６２に側面及び上面を覆われている。第１配線３ａは、第２キャップ絶縁膜６２の開口部を介して、バリアメタル層３５ａとビアメタル３４ａからなるビア５ａに接続されている。ビア５ａは、第３層間絶縁膜５３及び第３キャップ絶縁膜６３に側面を覆われている。ビア５ａは、第３キャップ絶縁膜６３の開口部を介して、バリアメタル層３８ａと第２メタル配線３７ａからなる第２配線６ａに接続されている。第２配線６ａは第３キャップ絶縁膜６３上に設けられている。第２配線６ａは、第４層間絶縁膜５４に側面を覆われている。ソース２４ａ側も同様である。図９Ａ及び図９Ｂに示すように、基板７０の表面領域及び各層の役割は、抵抗変化型メモリの領域と、ロジックＬＳＩの領域とで同様である。
【００６９】
図９Ａの場合では、抵抗変化素子１を、第１配線３の配線層（第１配線層）と第２配線６の配線層（第２配線層）との間に形成している。しかし、抵抗変化素子１を、他の連続した二つの配線層の間に形成しても良い。更に、抵抗変化素子１を、連続しない二つの配線層の間（例示：第１配線層と第３配線層との間）に形成しても良い。更に、抵抗変化素子１を、コンタクト４内に形成してもよい。
【００７０】
本実施の形態における第１配線３、抵抗変化素子１及び第２配線６のその他の構成や機能については、第１の実施の形態の場合と同様である。
【００７１】
本実施の形態では、ロジックＬＳＩ領域でのビアホールに対応するホール９内に抵抗変化素子１が埋め込まれている。加えて、上部電極１１の最上部の位置が第２配線６の下面の位置と同じである。そのため、上部電極１１と第２配線６とを接続するためのビアを新たに形成する必要がない。更に、図９Ａに示すような本実施の形態の抵抗変化型メモリを用いることでＭＩＭ構造の高さに起因したスケーリングの問題を回避することができる。また、本実施の形態の抵抗変化型メモリの構造はロジックＬＳＩの領域の構造に影響を与えない。そのため、ロジックデバイスとの混載に有効である。
【００７２】
更に、第１の実施の形態の図６に示されるように、下部電極１３と上部電極１１とに挟まれた領域が、抵抗変化層１２における有効領域Ａとなる。上部電極１１と下部電極１３とは、その一部しか重なっていない。そのため、従来構造と比較して、抵抗変化素子１の容量を小さくすることができる。その結果、ビット線（第２配線６）の寄生容量が減少し、書き換え・読み出し動作の高速化が可能となる。
【００７３】
また、有効領域Ａの境界はホール９の側壁や、下部電極１３の端部や、上部電極１１の端部に達していない。そのため、電流パスはホール９の底部における周辺を除いた領域にしかできなくなる。したがって、電流パスはホール９の側壁や、下部電極１３の端部や、上部電極１１の端部の影響を受けることはない。言い換えると、ダメージの入っている抵抗変化層１２の端部１７に不完全な電流パスが形成されることはない。したがって、抵抗変化型メモリのバラツキ及び信頼性が向上する。
【００７４】
次に、本発明の第２の実施の形態に係る半導体装置の抵抗変化型不揮発記憶装置の動作方法について、は、第１の実施の形態と同様である。
【００７５】
次に、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。図１０Ａ及び図１０Ｂ〜図１５Ａ及び図１５Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。ただし、図ｎＡ（ｎ＝１０〜１５の整数）は抵抗変化型不揮発記憶装置９０の領域（以下「メモリ部」ともいう）であり、図ｎＢはロジックＬＳＩ９１の領域（以下「ロジック部」ともいう）である。
【００７６】
まず、図１０Ａ及び図１０Ｂに示すように、メモリ部及びロジック部において、半導体基板７０上に、通常のＭＯＳＦＥＴ工程を用いて、素子分離層７１、７１ａ、ゲート２２、２２ａ、ゲート絶縁膜２３、２３ａ、ソース２４、２４ａ、ドレイン２１、２１ａ及びサイドウォール２５、２５ａを形成する。ここでは、半導体基板７０としてｐ−シリコン（Ｓｉ）、ゲート絶縁膜２３、２３ａとしてシリコン酸化膜（ＳｉＯｘ）、ゲート２２、２２ａとしてポリシリコン膜（ｐｏｌｙ−Ｓｉ）、ソース２４、２４ａ、ドレイン２１、２１ａとしてｎ＋シリコン（ｎ＋Ｓｉ）、サイドウォール２５、２５ａとしてシリコン窒化膜（ＳｉＮｘ）をそれぞれ用いる。
【００７７】
次に、図１１Ａ及び図１１Ｂに示すように、メモリ部及びロジック部において、全面に第１層間絶縁膜５１用の膜を堆積し、ＣＭＰ工程によって平坦化して、第１層間絶縁膜５１を形成する。第１層間絶縁膜５３としては、ここではシリコン酸化膜（ＳｉＯｘ）を用い、プラズマＣＶＤ法を用いて堆積する。更に、ＰＲ工程とドライエッチング工程を用いて、第１層間絶縁膜５１に開口部を設ける。次に、その開口部にコンタクト４、４ａを埋め込み、それぞれソース２４、２４ａ、ドレイン２１、２１ａと接続する。コンタクト４、４ａとして、ここではタングステン（Ｗ）を用い、スパッタ法を用いて成膜した。
【００７８】
次に、図１２Ａ及び図１２Ｂに示すように、メモリ部及びロジック部において、全面に第１キャップ絶縁膜６１及び第２層間絶縁膜５２を堆積する。第１キャップ絶得膜６１としては、ここではシリコン窒化膜（ＳｉＮｘ）を用い、第２層間絶縁膜５２としては、ここではシリコン酸化膜（ＳｉＯｘ）を用いる。更に、ＰＲ工程とドライエッチング工程により、第２層間絶縁膜５２及び第１キャップ絶縁膜６１に溝を形成する。その後、バリアメタル層３２、３２ａ用の膜及び第１メタル配線３１、３１ａ用の膜を堆積する。バリアメタル層３２、３２ａ用の膜としては、ここではタンタル窒化膜（ＴａＮ）を用い、スパッタ法を用いて成膜する。第１メタル配線３１、３１ａ用の膜としては、ここでは銅（Ｃｕ）を用い、スパッタ法及びメッキ法を用いて成膜する。更に、ＣＭＰ工程を用いて、表面の平坦化を行い、第１配線３（３２＋３１）、第１配線３ａ（３２ａ＋３１ａ）を形成する。
【００７９】
次に、図１３Ａ及び図１３Ｂに示すように、メモリ部及びロジック部において、全面に第２キャップ絶縁膜６２及び第３層間絶縁膜５３を堆積する。第２キャップ絶縁膜６２としてはここでは、シリコン窒化膜（ＳｉＮｘ）を用い、第３層間絶縁膜５３としては、ここではシリコン酸化膜（ＳｉＯｘ）を用いる。それぞれ、プラズマＣＶＤ法を用いて堆積する。更に、メモリ部において、ＰＲ工程とドライエッチング工程を用いて、所定の領域のみ第３層間絶縁膜５３及び第２キャップ絶縁膜６２にホール９（開口部）を設ける。これにより、第１配線３の表面の銅（Ｃｕ）が露出する。更に、ホール９の銅（Ｃｕ）の露出部分に、ルテニウム（Ｒｕ）を選択ＣＶＤ成長させる。このルテニウム（Ｒｕ）膜は、下部電極１３となる。次に、全面に、抵抗変化層１２用の膜、上部電極１１用の膜及び埋め込み層１８用の膜を堆積する。抵抗変化層１２用の膜として、ここではＴｉＯ２とＴａ２Ｏ５の積層膜を用い、上部電極１１用の膜として、ここではチタニウム窒化膜（ＴｉＮ）を用い、埋め込み層１８として、ここではタングステン（Ｗ）を用いる。なお、埋め込み層１８用の膜は、上部電極１１用の膜と同じ材料でもよく、また、埋め込み層を無くしてもかまわない。次に、表面をＣＭＰ工程で平坦化する。それにより、メモリ部において、抵抗変化素子１（下部電極１３、抵抗変化層１２及び上部電極１１）がホール９に埋め込まれた構成が形成される。
【００８０】
次に、図１４Ａ及び図１４Ｂに示すように、メモリ部とロジック部において、全面に第３キャップ絶縁膜６３及び第４層間絶縁膜５４を堆積する。第３キャップ絶縁層６３としては、ここではシリコン窒化膜（ＳｉＮｘ）を用い、第４層間絶縁膜５４としては、ここではシリコン酸化膜（ＳｉＯｘ）を用いる。それぞれ、プラズマＣＶＤ法を用いて堆積する。
【００８１】
次に、図１５Ａ及び図１５Ｂに示すように、ＰＲ工程とドライエッチング工程を用いて、メモリ部において、第４層間絶縁膜５４及び第３キャップ絶縁膜６３に溝を形成し、ロジック部において、第４層間絶縁膜５４に溝を形成し、第３キャップ絶縁膜６３、第３層間絶縁膜５３及び第２キャップ絶縁膜６２にビアホールを形成する。それにより、メモリ部において上部電極１１（及び埋め込み層１８）が露出し、ロジック部において他の第１配線３ａが露出する。その後、全面にバリアメタル層３８、３５ａ、３８ａ用の膜、ビアメタル３４ａ及び第２メタル配線３７、３７ａ用の膜を堆積する。バリアメタル層３８、３５ａ、３８ａ用の膜としては、ここではタンタル窒化膜（ＴａＮ）を用い、スパッタ法を用いて成膜する。ビアメタル３４ａ及び第２メタル配線３７、３７ａ用の膜としては、ここでは銅（Ｃｕ）を用い、スパッタ法及びメッキ法を用いて成膜する。更に、ＣＭＰ工程を用いて、表面の平坦化を行い、第２配線６（３８＋３７）、ビア５ａ（３４ａ＋３５ａ）、第２配線６ａ（３８ａ＋３７ａ）を形成する。
【００８２】
以上により、本発明の第２の実施の形態に係る半導体装置が製造される。
【００８３】
本実施の形態についても、第１の実施の形態と同様の効果を得ることができる。
加えて、本実施の形態に係る抵抗変化型不揮発記憶装置は１回のＰＲ工程の追加でロジックＬＳＩに混載可能であり、製造コストの大幅な削減が可能となる。更に、ロジックＬＳＩのデバイスパラメータを変えることなく抵抗変化型不揮発記憶装置を混載することができる。
【００８４】
（第３の実施の形態）
本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第３の実施の形態では、抵抗変化素子１ａの下部電極１３ａがホール９の底部だけでなく、底部から側壁の途中まで形成されている点で、第１の実施の形態と異なる。以下詳細に説明する。
【００８５】
図１６は、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。抵抗変化型不揮発記憶装置９０ａは、基板７０ａと、第１キャップ絶縁膜６１と、第１配線３と、第２層間絶縁膜５２と、第２キャップ絶縁膜６２と、抵抗変化型素子１ａと、第３層間絶縁膜５３と、第３キャップ絶縁膜６３と、第２配線６と、第４層間絶縁膜５４とを具備している。
【００８６】
抵抗変化型素子１ａは、抵抗値の変化で情報を記憶する。第１配線３と第２配線６との間に形成されたホール９内に設けられている。抵抗変化型素子１ａは、下部電極１３ａと、抵抗変化層１２ａと、上部電極１１ａとを備えている。
【００８７】
下部電極１３ａは、ホール９の底部及び底部から側壁の途中まで連続的に形成されている。ただし、その端部は、ホール９の側壁の途中に在り、ホール９の上部に達していない。下部電極１３ａは、金属の導体で形成されている。下部電極１３ａは、選択成長でなく通常の成膜法で形成されている。その形成方法については後述される。
【００８８】
抵抗変化層１２ａは、下部電極１３ａ上及びホール９の側壁上に形成されている。その端部は、ホール９の上部に達している。その端部は、第２配線６の底面に接していることが好ましい。それにより、抵抗変化層１２ａの端部と下部電極１３ａの端部とを大きく隔てることができる。その結果、抵抗変化素子１ａは、抵抗変化層１２ａの端部の影響を受け難くなる。抵抗変化層１２ａは、下部電極１３ａとは異なる金属材料を用いた酸化物を含むことができる。
【００８９】
上部電極１１ａは、抵抗変化層１２ａ上を内側から覆うように形成されている。その端部は、ホール９の上部に達している。その端部は、第２配線６の底面に接していることが好ましい。抵抗変化素子１ａと第２配線６とを接続するためのビアやコンタクトを別途製造する必要が無いからである。上部電極１１ａは、金属の導体で形成されている。上部電極１１ａは、その更に内側の領域を埋める埋め込み層（金属）１８を備えていても良い。
【００９０】
抵抗変化型素子１ａのその他の特徴、及び、抵抗変化型不揮発記憶装置のその他の構成については、第１の実施の形態と同様である。
【００９１】
この場合においても、第１の実施の形態で説明された効果と同様の効果を得ることができる。
【００９２】
次に、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の動作方法については、第１の実施の形態と同様である。
【００９３】
次に、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法について説明する。図１７Ａ〜図１７Ｆは、本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【００９４】
まず、第１の実施の形態における図７Ａ及び図７Ｂの工程を実施する。
次に、図１７Ａに示すように、表面に第２キャップ絶縁膜６２、第３層間絶縁膜５３及び第３キャップ絶縁膜６３を形成する。第２キャップ絶縁膜６２及び第３キャップ絶縁膜６３としては、ここではシリコン窒化膜（ＳｉＮｘ）を用いる。第３層間絶縁膜５３としては、ここではシリコン酸化膜（ＳｉＯ２）を用いる。それぞれ、プラズマＣＶＤ法を用いて堆積する。
【００９５】
続いて、図１７Ｂに示すように、ＰＲ工程とドライエッチング工程を用いて、第３キャップ絶縁膜６３、第３層間絶縁膜５３及び第２キャップ絶縁膜６２にホール（開口部）９を設ける。それにより、第１配線３の表面が露出する。すなわち、第１配線３の銅（Ｃｕ）が露出する。
【００９６】
その後、図１７Ｃに示すように、全面に下部電極１３ａ用の膜を形成する。下部電極１３ａ用の膜としては、ここではルテニウム（Ｒｕ）を用いる。ルテニウム（Ｒｕ）はスパッタ法で成膜される。それにより、下部電極１３ａ用の膜が、第３キャップ絶縁膜６３の表面及びホール９の内部の表面（ホール９の底部を含む）を覆う。その後、全面にレジスト４２を塗布し、所定の条件下でアッシングを行う。それにより、レジスト４２は、ホール９の底部及び側壁の途中まで下部電極１３ａ用の膜を覆う。
【００９７】
次に、図１７Ｄに示すように、下部電極１３ａ用の膜をエッチバックする。その後、レジスト４２をアッシングにより除去する。それにより、下部電極１３ａが、ホール９の底部及び底部から側壁の途中まで連続的に形成される。
【００９８】
続いて、図１７Ｅに示すように、第３ストッパ絶縁膜６３の表面、ホール９の内部の上部側壁及び下部電極１３の表面を覆うように、抵抗変化層１２ａ用の膜、上部電極１１ａ用の膜及び埋め込み層１８用の膜を形成する。抵抗変化層１２ａ用の膜としては、ここではニッケル酸化膜（ＮｉＯ）を用いる。上部電極１３ａ用の膜としては、ここではチタニウム窒化膜（ＴｉＮ）を用いる。埋め込み層１８用の膜としては、ここではタングステン（Ｗ）を用いる。これらは、はスパッタ法で成膜される。なお、埋め込み層１８は上部電極１１ａと同じ材料でもよいし、また上部電極１１ａ用の膜を厚く形成するなどして、埋め込み層１８を無くしてもかまわない。
【００９９】
次に、図１７Ｆに示すように、表面をＣＭＰ工程で平坦化する。それにより、抵抗変化素子１ａの全てはホール９（開口部）に埋め込まれる。そのとき、下部電極１３ａは、ホール９の底部及び底部から側壁の途中まで連続的に形成されている。ただし、その端部は、ホール９の側壁の途中に在り、ホール９の上部に達していない。抵抗変化層１２ａは、下部電極１３ａ上及びホール９の側壁上に形成されている。その端部は、ホール９の上部に達している。上部電極１１ａは、抵抗変化層１２ａ上を内側から覆うように形成されている。その端部は、ホール９の上部に達している。
【０１００】
その後、第１の実施の形態における図７Ｈ（ただし、第３ストッパ絶縁膜６３の形成を除く）及び図７Ｉの工程を実施する。
【０１０１】
以上により、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置が製造される。
【０１０２】
なお、下部電極１３ａ、抵抗変化層１２ａ及び上部電極１１ａの材料に関しては、第１の実施の形態に記載のとおりである。
【０１０３】
本実施の形態により、第１の実施の形態と同様の効果を得ることができる。
また、選択ＣＶＤ成長を行わず、通常の成膜方法を用いることができる。それにより、製造コストを削減することができる。また、本実施の形態も、第２の実施の形態のような半導体装置へ適用が可能である。
【０１０４】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【０１０５】
１、１ａ 抵抗変化型素子
２、２ａ 制御トランジスタ
３、３ａ 第１配線
４、４ａ コンタクト
５ａ ビア
６、６ａ 第２配線
８ 共通線
９ ホール
１１、１１ａ 上部電極
１１ｐ 上部電極１
１２、１２ａ 抵抗変化層
１３、１３ａ 下部電極
１３ｐ 下部電極１３の一部分
１８ 埋め込み層（金属）
２１、２１ａ ドレイン
２２、２２ａ ゲート
２３、２３ａ ゲート絶縁膜
２４、２４ａ ソース
２５、２５ａ サイドウォール
３１、３１ａ 第１メタル配線
３２、３２ａ バリアメタル層
３４ａ ビア
３５ａ バリアメタル層
３７、３７ａ 第２メタル配線
３８、３８ａ バリアメタル層
５１ 第１層間絶縁膜
５２ 第２層間絶縁膜
５３ 第３層間絶縁膜
５４ 第４層間絶縁膜
６１ 第１キャップ絶縁膜
６２ 第２キャップ絶縁膜
６３ 第３キャップ絶縁膜
７０、７０ａ 基板
７１ 素子分離層
９０、９０ａ 抵抗変化型不揮発記憶装置（抵抗変化型メモリ）
９１ ロジックＬＳＩ
１００ 抵抗変化素子
１０１ 抵抗変化素子
１０２ 制御トランジスタ
１０３ 第１配線
１０４ コンタクト
１０５ 第１ビア
１０６ ビット線（又は第２配線）
１０８ 共通線
１１１ 上部電極
１１２ 抵抗変化層
１１３ 下部電極
１１４ 電流パス
１１５ 電流パス
１１６ 電流パス
１１７ 側部
１２１ ドレイン
１２２ ワード線（又はゲート）
１２３ ゲート絶縁膜
１２４ ソース
１２５ サイドウォール
１３１ 銅（Ｃｕ）
１３２ バリアメタル
１３４ 銅（Ｃｕ）
１３５ バリアメタル
１５１ 第１層間絶縁膜
１５２ 第２層間絶縁膜
１５３ 第３層間絶縁膜
１６１ 第１キャップ絶縁膜
１６２ 第２キャップ絶縁膜
１６３ 第３キャップ絶縁膜
１７０ 半導体基板
１７１ 素子分離領域
１９０ 抵抗変化型メモリ
ＭＣ メモリセル
【特許請求の範囲】
【請求項１】
第１配線と、
前記第１配線上に形成された層間絶縁層と、
前記層間絶縁膜上に形成された第２配線と、
前記第１配線と前記第２配線との間に形成された抵抗変化型素子と
を具備し、
前記層間絶縁層は、前記第１配線と前記第２配線とに挟まれるように形成され、前記第１配線の幅以下の幅を有するホールを備え、
前記抵抗変化型素子は、
前記第１配線と接して、前記ホールの底部に形成された下部電極と、
前記下部電極上に形成された抵抗変化層と、
前記抵抗変化層上に形成された上部電極と
を備え、
前記下部電極、前記抵抗変化層及び前記上部電極は、前記ホールの内部に形成され、
前記第１配線は銅を含み、前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。
【請求項２】
請求項１に記載の抵抗変化型不揮発性記憶装置において、
前記銅の配向性は（１１１）面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は（００２）面である
抵抗変化型不揮発性記憶装置。
【請求項３】
第１配線と、
前記第１配線上に形成された層間絶縁層と、
前記層間絶縁膜上に形成された第２配線と、
前記第１配線と前記第２配線との間に形成された抵抗変化型素子と
を具備し、
前記層間絶縁層は、前記第１配線と前記第２配線とに挟まれるように形成され、前記第１配線の幅以下の幅を有するホールを備え、
前記抵抗変化型素子は、
前記第１配線と接して、前記ホールの底部に形成された下部電極と、
前記下部電極上に形成された抵抗変化層と、
前記抵抗変化層上に形成された上部電極と
を備え、
前記下部電極、前記抵抗変化層及び前記上部電極は、前記ホールの内部に形成され、
前記抵抗変化層及び前記上部電極の端部は、前記第２配線の底面と接する
抵抗変化型不揮発性記憶装置。
【請求項４】
請求項３に記載の抵抗変化型不揮発性記憶装置において、
前記第１配線は銅を含み、
前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。
【請求項５】
請求項４に記載の抵抗変化型不揮発性記憶装置において、
前記銅の配向性は（１１１）面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は（００２）面である
抵抗変化型不揮発性記憶装置。
【請求項６】
請求項３に記載の抵抗変化型不揮発性記憶装置において、
前記第１配線はアルミニウムを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。
【請求項７】
請求項３に記載の抵抗変化型不揮発性記憶装置において、
前記第１配線はシリコンを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、
前記下部電極は、更に、前記底部から側壁の途中まで形成されている
抵抗変化型不揮発性記憶装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、
前記抵抗変化層は、前記下部電極とは異なる材料を用いた酸化物を含む
抵抗変化型不揮発性記憶装置。
【請求項１０】
複数の抵抗変化型不揮発性記憶装置と、
ただし前記複数の抵抗変化型不揮発性記憶装置は請求項１乃至７のいずれか一項に記載され、
前記複数の抵抗変化型不揮発性記憶装置を用いる論理回路と
を具備する
半導体装置。
【請求項１１】
第１配線上に形成された層間絶縁層中に、前記第１配線の幅以下の幅を有するホールを形成する工程と、
前記ホールの内部に抵抗変化型素子を形成する工程と、
前記抵抗変化型素子と接するように前記抵抗変化型素子上に第２配線を形成する工程と
を具備し、
前記抵抗変化型素子を形成する工程は、
前記第１配線と接して、前記ホールの底部に下部電極を形成する工程と、
前記下部電極上に抵抗変化層用の第１膜を形成する工程と、
前記第１膜上に上部電極用の第２膜を形成する工程と、
前記層間絶縁層上の前記第１膜及び前記第２膜を除去する工程と
を備え、
前記第１配線は銅を含み、前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１２】
請求項１１に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記銅の配向性は（１１１）面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は（００２）面である
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１３】
第１配線上に形成された層間絶縁層中に、前記第１配線の幅以下の幅を有するホールを形成する工程と、
前記ホールの内部に抵抗変化型素子を形成する工程と、
前記抵抗変化型素子と接するように前記抵抗変化型素子上に第２配線を形成する工程と
を具備し、
前記抵抗変化型素子を形成する工程は、
前記第１配線と接して、前記ホールの底部に下部電極を形成する工程と、
前記下部電極上に抵抗変化層用の第１膜を形成する工程と、
前記第１膜上に上部電極用の第２膜を形成する工程と、
前記層間絶縁層上の前記第１膜及び前記第２膜を除去する工程と
を備え、
前記抵抗変化層及び前記上部電極の端部は、前記第２配線の底面と接する
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１４】
請求項１３に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記下部電極を形成する工程は、
前記ホールの内部において前記第１配線上に前記下部電極を選択成長させる工程を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１５】
請求項１４に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記第１配線は銅を含み、
前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１６】
請求項１５に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記銅の配向性は（１１１）面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は（００２）面である
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１７】
請求項１４に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記第１配線はアルミニウムを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１８】
請求項１４に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記第１配線はシリコンを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一つの金属を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１９】
請求項１３に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記下部電極を形成する工程は、
前記層間絶縁層の表面及び前記ホールの内部の表面を覆うように下部電極用の第３膜を形成する工程と、
前記ホールの底部及び側壁の途中まで前記第３膜を覆うように保護膜を形成する工程と、
前記第３膜のうち、前記保護膜で覆われた部分を除く部分を除去する工程と
前記保護膜を除去する工程と、
を備える
抵抗変化型不揮発性記憶装置の製造方法。
【請求項２０】
請求項１１乃至１９のいずれか一項に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記抵抗変化層は、前記下部電極とは異なる材料を用いた酸化物を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１】
第１配線と、
前記第１配線上に形成された層間絶縁層と、
前記層間絶縁膜上に形成された第２配線と、
前記第１配線と前記第２配線との間に形成された抵抗変化型素子と
を具備し、
前記層間絶縁層は、前記第１配線と前記第２配線とに挟まれるように形成され、前記第１配線の幅以下の幅を有するホールを備え、
前記抵抗変化型素子は、
前記第１配線と接して、前記ホールの底部に形成された下部電極と、
前記下部電極上に形成された抵抗変化層と、
前記抵抗変化層上に形成された上部電極と
を備え、
前記下部電極、前記抵抗変化層及び前記上部電極は、前記ホールの内部に形成され、
前記第１配線は銅を含み、前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。
【請求項２】
請求項１に記載の抵抗変化型不揮発性記憶装置において、
前記銅の配向性は（１１１）面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は（００２）面である
抵抗変化型不揮発性記憶装置。
【請求項３】
第１配線と、
前記第１配線上に形成された層間絶縁層と、
前記層間絶縁膜上に形成された第２配線と、
前記第１配線と前記第２配線との間に形成された抵抗変化型素子と
を具備し、
前記層間絶縁層は、前記第１配線と前記第２配線とに挟まれるように形成され、前記第１配線の幅以下の幅を有するホールを備え、
前記抵抗変化型素子は、
前記第１配線と接して、前記ホールの底部に形成された下部電極と、
前記下部電極上に形成された抵抗変化層と、
前記抵抗変化層上に形成された上部電極と
を備え、
前記下部電極、前記抵抗変化層及び前記上部電極は、前記ホールの内部に形成され、
前記抵抗変化層及び前記上部電極の端部は、前記第２配線の底面と接する
抵抗変化型不揮発性記憶装置。
【請求項４】
請求項３に記載の抵抗変化型不揮発性記憶装置において、
前記第１配線は銅を含み、
前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。
【請求項５】
請求項４に記載の抵抗変化型不揮発性記憶装置において、
前記銅の配向性は（１１１）面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は（００２）面である
抵抗変化型不揮発性記憶装置。
【請求項６】
請求項３に記載の抵抗変化型不揮発性記憶装置において、
前記第１配線はアルミニウムを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。
【請求項７】
請求項３に記載の抵抗変化型不揮発性記憶装置において、
前記第１配線はシリコンを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、
前記下部電極は、更に、前記底部から側壁の途中まで形成されている
抵抗変化型不揮発性記憶装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、
前記抵抗変化層は、前記下部電極とは異なる材料を用いた酸化物を含む
抵抗変化型不揮発性記憶装置。
【請求項１０】
複数の抵抗変化型不揮発性記憶装置と、
ただし前記複数の抵抗変化型不揮発性記憶装置は請求項１乃至７のいずれか一項に記載され、
前記複数の抵抗変化型不揮発性記憶装置を用いる論理回路と
を具備する
半導体装置。
【請求項１１】
第１配線上に形成された層間絶縁層中に、前記第１配線の幅以下の幅を有するホールを形成する工程と、
前記ホールの内部に抵抗変化型素子を形成する工程と、
前記抵抗変化型素子と接するように前記抵抗変化型素子上に第２配線を形成する工程と
を具備し、
前記抵抗変化型素子を形成する工程は、
前記第１配線と接して、前記ホールの底部に下部電極を形成する工程と、
前記下部電極上に抵抗変化層用の第１膜を形成する工程と、
前記第１膜上に上部電極用の第２膜を形成する工程と、
前記層間絶縁層上の前記第１膜及び前記第２膜を除去する工程と
を備え、
前記第１配線は銅を含み、前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１２】
請求項１１に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記銅の配向性は（１１１）面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は（００２）面である
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１３】
第１配線上に形成された層間絶縁層中に、前記第１配線の幅以下の幅を有するホールを形成する工程と、
前記ホールの内部に抵抗変化型素子を形成する工程と、
前記抵抗変化型素子と接するように前記抵抗変化型素子上に第２配線を形成する工程と
を具備し、
前記抵抗変化型素子を形成する工程は、
前記第１配線と接して、前記ホールの底部に下部電極を形成する工程と、
前記下部電極上に抵抗変化層用の第１膜を形成する工程と、
前記第１膜上に上部電極用の第２膜を形成する工程と、
前記層間絶縁層上の前記第１膜及び前記第２膜を除去する工程と
を備え、
前記抵抗変化層及び前記上部電極の端部は、前記第２配線の底面と接する
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１４】
請求項１３に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記下部電極を形成する工程は、
前記ホールの内部において前記第１配線上に前記下部電極を選択成長させる工程を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１５】
請求項１４に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記第１配線は銅を含み、
前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１６】
請求項１５に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記銅の配向性は（１１１）面であり、
前記下部電極はルテニウムを含み、
前記ルテニウムの配向性は（００２）面である
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１７】
請求項１４に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記第１配線はアルミニウムを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１８】
請求項１４に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記第１配線はシリコンを含み、
前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一つの金属を含む
抵抗変化型不揮発性記憶装置の製造方法。
【請求項１９】
請求項１３に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記下部電極を形成する工程は、
前記層間絶縁層の表面及び前記ホールの内部の表面を覆うように下部電極用の第３膜を形成する工程と、
前記ホールの底部及び側壁の途中まで前記第３膜を覆うように保護膜を形成する工程と、
前記第３膜のうち、前記保護膜で覆われた部分を除く部分を除去する工程と
前記保護膜を除去する工程と、
を備える
抵抗変化型不揮発性記憶装置の製造方法。
【請求項２０】
請求項１１乃至１９のいずれか一項に記載の抵抗変化型不揮発性記憶装置の製造方法において、
前記抵抗変化層は、前記下部電極とは異なる材料を用いた酸化物を含む
抵抗変化型不揮発性記憶装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１７Ｅ】
【図１７Ｆ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１７Ｅ】
【図１７Ｆ】
【公開番号】特開２０１３−６２４０８（Ｐ２０１３−６２４０８Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−２００５００（Ｐ２０１１−２００５００）
【出願日】平成２３年９月１４日（２０１１．９．１４）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１４日（２０１１．９．１４）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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