昇圧回路
【課題】従来の昇圧回路は、低耐圧トランジスタにより構成することができなかった。
【解決手段】本発明は、第１の電源電圧を昇圧する昇圧回路であって、第１のノードに接続される第１のトランジスタと、一端が第１のノードに接続され、第１のトランジスタの活性化時に第１のノードの電圧で充電される第１の容量素子と、第１のトランジスタの制御端子に第１の制御信号を出力する第１の制御信号生成回路を有し、第１の容量素子は、第１のトランジスタの非活性化時に、他端に印加される第１の電源電圧の１／２以下の電圧により第１のノードの電位を、第２の電圧に昇圧し、第１の制御信号生成回路は、第１のトランジスタの非活性化時の第１の制御信号の電位を、第２の電位とし、第１のトランジスタの活性化時の第１の制御信号の電位を、第２の電位との差が第１の電源電圧以内となる電位とする昇圧回路である。
【解決手段】本発明は、第１の電源電圧を昇圧する昇圧回路であって、第１のノードに接続される第１のトランジスタと、一端が第１のノードに接続され、第１のトランジスタの活性化時に第１のノードの電圧で充電される第１の容量素子と、第１のトランジスタの制御端子に第１の制御信号を出力する第１の制御信号生成回路を有し、第１の容量素子は、第１のトランジスタの非活性化時に、他端に印加される第１の電源電圧の１／２以下の電圧により第１のノードの電位を、第２の電圧に昇圧し、第１の制御信号生成回路は、第１のトランジスタの非活性化時の第１の制御信号の電位を、第２の電位とし、第１のトランジスタの活性化時の第１の制御信号の電位を、第２の電位との差が第１の電源電圧以内となる電位とする昇圧回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関するものである。
【背景技術】
【０００２】
従来の正電位の昇圧回路１を図１４に示す。図１４に示すように、昇圧回路１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、コンデンサＣ１と、レベルシフタＬＳ１、ＬＳ２と、アンプＡＭＰ１を有する。ＰＭＯＳトランジスタＭＰ１は、電源電圧端子ＶＤＤとノードＮ１との間に接続される。また、ゲートにレベルシフタＬＳ１の出力信号が入力される。ＰＭＯＳトランジスタＭＰ２は、ノードＮ１とノードＮ２との間に接続される。また、ゲートにレベルシフタＬＳ２の出力信号が入力される。
【０００３】
レベルシフタＬＳ１は、クロック信号ＣＬＫ１を入力し、出力クロック信号をＰＭＯＳトランジスタＭＰ１のゲートへ出力する。レベルシフタＬＳ１の電源電圧は、高電位側がノードＮ１、低電位側が接地端子ＧＮＤから供給される。レベルシフタＬＳ２は、クロック信号ＣＬＫ２を入力し、出力クロック信号をＰＭＯＳトランジスタＭＰ２のゲートへ出力する。レベルシフタＬＳ２の電源電圧は、高電位側が出力端子ＯＵＴ１、低電位側が接地端子ＧＮＤから供給される。なお、便宜上、符号「ＶＤＤ」「ＧＮＤ」は、端子名を示すと同時に、その端子が供給する電圧を示すものとする。また、出力端子ＯＵＴ１の電圧をＶＯＵＴとする。
【０００４】
コンデンサＣ１は、一端がアンプＡＭＰ１の出力、他端がノードＮ１に接続される。アンプＡＭＰ１は、クロック信号ＣＬＫ３を入力し、出力クロック信号をコンデンサＣ１の一端に出力する。なお、アンプＡＭＰ１の電源電圧は、高電位側が電源電圧端子ＶＤＤ、低電位側が接地端子ＧＮＤから供給される。
【０００５】
図１５に昇圧回路１の動作を示すタイミングチャートを示す。図１５に示すように、時刻ｔ１〜ｔ２の期間、クロック信号ＣＬＫ１はロウレベルとなり、ＰＭＯＳトランジスタＭＰ１がオン状態となる。よって、電源電圧端子ＶＤＤとノードＮ１が電気的に接続され、ノードＮ１の電位が電源電圧ＶＤＤとなる。一方、この期間において、クロック信号ＣＬＫ３はロウレベルであるためコンデンサＣ１の一端の電位は接地電圧ＧＮＤであり、コンデンサＣ１が充電される。
【０００６】
時刻ｔ３〜ｔ６の期間、クロック信号ＣＬＫ３はハイレベルとなり、コンデンサＣ１の他端の電位が電源電圧ＶＤＤとなる。このため、充電されたコンデンサＣ１の一端の電位が昇圧され、ノードＮ１の電位が２ＶＤＤとなる。また、時刻ｔ４〜ｔ５の期間、クロック信号ＣＬＫ２がロウレベルとなり、ＰＭＯＳトランジスタＭＰ２がオン状態となる。よって、ノードＮ１と出力端子ＯＵＴ１が電気的に接続され、出力電圧ＶＯＵＴが２ＶＤＤとなる。
【０００７】
ここで、時刻ｔ３〜ｔ６の期間、ノードＮ１の電位が２ＶＤＤとなる。このため、電源電圧端子ＶＤＤに電流の逆流を防ぐため、時刻ｔ２〜ｔ６の期間、ＰＭＯＳトランジスタＭＰ１をオフさせる必要がある。よって、時刻ｔ２〜ｔ６の期間、ＰＭＯＳトランジスタＭＰ１をオフさせるため、図１６に示すような構成のレベルシフタＬＳ１を用いる。
【０００８】
図１６にレベルシフタＬＳ１の詳細な回路構成を示す。なお、レベルシフタＬＳ２も同様の構成である。レベルシフタＬＳ１は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、入力端子ＩＮ１０と、出力端子ＯＵＴ１０、ＯＵＴ１０Ｂと、インバータ回路ＩＶ１０とを有する。
【０００９】
ＰＭＯＳトランジスタＭＰ１１は、電源電圧端子ＶＤＤと出力端子ＯＵＴ１０Ｂとの間に接続される。また、ゲートが出力端子ＯＵＴ１０に接続される。ＰＭＯＳトランジスタＭＰ１２は、電源電圧端子ＶＤＤと出力端子ＯＵＴ１０との間に接続される。また、ゲートが出力端子ＯＵＴ１０Ｂに接続される。ＮＭＯＳトランジスタＭＮ１１は、出力端子ＯＵＴ１０Ｂと接地端子ＧＮＤとの間に接続される。また、ゲートが入力端子ＩＮ１０に接続される。ＮＭＯＳトランジスタＭＮ１２は、出力端子ＯＵＴ１０と接地端子ＧＮＤとの間に接続される。また、ゲートがインバータ回路ＩＶ１０の出力端子に接続される。
【００１０】
図１７に、レベルシフタＬＳ１の入力端子ＩＮに入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ１０（及び反転出力端子ＯＵＴ１０Ｂ）の電位の関係をまとめた表を示す。このように、クロック信号ＣＬＫ１がロウレベル（図の「Ｌ」）のとき、レベルシフタＬＳ１の出力は接地電圧ＧＮＤ、クロック信号ＣＬＫ１がハイレベル（図の「Ｈ」）のとき、レベルシフタＬＳ１の出力は２ＶＤＤの電位となる。
【００１１】
ここで、レベルシフタＬＳ１の電源電圧のハイレベル側とロウレベル側の電位差は、２×ＶＤＤとなる。このため、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２及びＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、電源電圧ＶＤＤの２倍の電位差に耐えられる高耐圧トランジスタで構成する必要がある。但し、高耐圧トランジスタは、ゲート酸化膜を厚くする必要があり、ゲート酸化膜が厚いほど大きなチャンネル長が必要となるため、厚膜トランジスタは、レイアウト面積を大きくとる問題を有する。
【００１２】
また、図１８に負電圧−ＶＤＤを生成する昇圧回路２の構成を示す。図１８に示すように、昇圧回路２は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、コンデンサＣ１と、レベルシフタＬＳ３、ＬＳ４と、アンプＡＭＰ１を有する。昇圧回路２の動作タイミングチャートは、図１５の昇圧回路１のタイミングチャートの極性が異なる以外は、基本的に同様であるため省略する。更に、レベルシフタＬＳ３（及びＬＳ４）の構成を図１９に示す。また、図２０にレベルシフタＬＳ３の入力端子ＩＮに入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ１０（及び反転出力端子ＯＵＴ１０Ｂ）の電位の関係をまとめた表を示す。レベルシフタＬＳ３も、レベルシフタＬＳ１と同様、電源電圧のハイレベル側とロウレベル側の電位差は、２×ＶＤＤとなる。このため、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２及びＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、高耐圧トランジスタで構成する必要がある。
【００１３】
なお、昇圧回路の例として特許文献１のような技術が開示されている。しかし、この技術でも、昇圧回路１と同様に、高耐圧トランジスタの使用が前提となっている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−１２９８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ワンチップ化された集積装置において、図１６のレベルシフタＬＳ１や図１９のレベルシフタＬＳ３のような高耐圧トランジスタを使用した回路は、耐圧が電源電圧ＶＤＤ程度の低耐圧トランジスタを使用した回路と製造プロセスを分けて作成される。このため、製造工程が複雑化し、製造期間や製造コストの増大要因となる。また、ゲート酸化膜が厚膜となる高耐圧トランジスタは、レイアウト面積が大きくなるため、チップ面積の増大の要因にもなる。
【００１６】
このため、レベルシフタＬＳ１のように厚膜トランジスタを使用せず、低耐圧トランジスタでレベルシフタを構成するのに電界緩和回路技術を用いることが考えられる。このような電界緩和回路技術を用いて構成したレベルシフタＬＳ１０を図２１に示す。
【００１７】
図２１に示すように、レベルシフタＬＳ１０は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２と、入力端子ＩＮ１０と、出力端子ＯＵＴ１０、ＯＵＴ１０Ｂと、インバータ回路ＩＶ１０とを有する。
【００１８】
ＰＭＯＳトランジスタＭＰ１１は、電源電圧端子ＶＤＤとノードＮ１１との間に接続される。また、ゲートがノードＮ１２に接続される。ＰＭＯＳトランジスタＭＰ１２は、電源電圧端子ＶＤＤとノードＮ１２との間に接続される。また、ゲートがノードＮ１１に接続される。ＰＭＯＳトランジスタＭＰ２１は、ノードＮ１１と出力端子ＯＵＴ１０Ｂとの間に接続される。ＰＭＯＳトランジスタＭＰ２２は、ノードＮ１２と出力端子ＯＵＴ１０との間に接続される。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲートは、電源電圧端子ＶＤＤが接続される。
【００１９】
ＮＭＯＳトランジスタＭＮ１１は、ノードＮ２１と接地端子ＧＮＤとの間に接続される。また、ゲートが入力端子ＩＮ１０に接続される。ＮＭＯＳトランジスタＭＮ１２は、ノードＮ２２と接地端子ＧＮＤとの間に接続される。また、ゲートがインバータ回路ＩＶ１０の出力端子に接続される。ＮＭＯＳトランジスタＭＮ２１は、出力端子ＯＵＴ１０ＢとノードＮ２１との間に接続される。ＮＭＯＳトランジスタＭＮ２２は、出力端子ＯＵＴ１０とノードＮ２２との間に接続される。また、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、ゲートが電源電圧端子ＶＤＤに接続される。
【００２０】
図２２に、レベルシフタＬＳ１０の入力端子ＩＮ１０に入力するクロック信号と、出力端子ＯＵＴ１０（及び反転出力端子ＯＵＴ１０Ｂ）の電位及び各ノードの電位の関係をまとめた表を示す。但し、「Ｖｔｐ」はＰＭＯＳトランジスタのスレッショルド電圧、「Ｖｔｎ」はＮＭＯＳトランジスタのスレッショルド電圧である。
【００２１】
図２２の表に示すように、入力端子ＩＮ１０に入力するクロック信号がロウレベル（図の「Ｌ」）のとき、レベルシフタＬＳ１と同様、出力端子ＯＵＴ１０、ＯＵＴ１０Ｂの電位がそれぞれ接地電圧ＧＮＤ、２ＶＤＤとなる。しかし、各ノードの電位は図２２の表に示すようになり、各トランジスタのゲート−ドレイン間もしくはゲート−ソース間の電位差は、電源電圧ＶＤＤ以内に収まる。このことは、入力端子ＩＮ１０に入力するクロック信号がハイレベル（図の「Ｈ」）のときも同様である。この電界緩和回路技術を用いたレベルシフタＬＳ１０を、昇圧回路１のＬＳ１と交換することで、昇圧回路１で使用するトランジスタを全て低耐圧トランジスタとすることができる。
【００２２】
なお、負電圧を生成する昇圧回路２に、昇圧回路１と同様、電界緩和回路技術を用いて構成した場合のレベルシフタＬＳ３０の回路構成を図２３に示す。また、図２４に、レベルシフタＬＳ３０の入力端子ＩＮ１０に入力するクロック信号と、出力端子ＯＵＴ１０（及び反転出力端子ＯＵＴ１０Ｂ）の電位及び各ノードの電位の関係をまとめた表を示す。
【００２３】
ここで、例えばレベルシフタＬＳ１０の場合、高電位側の電源電圧は、図１４のノードＮ１の電位を利用している。このため、昇圧回路１の動作開始時の初期状態では、ノードＮ１の電位が昇圧されておらず２ＶＤＤではなくＶＤＤである。よって、入力端子ＩＮ１０に入力するクロック信号ＣＬＫ１がハイレベルの場合であっても、図２１のＰＭＯＳトランジスタＭＰ２２がオンせず、出力端子ＯＵＴ１０からの出力電位が不定となる。このため、図１４のＰＭＯＳトランジスタＭＰ１をオフさせることができない。結果として、昇圧回路１が昇圧動作を行うことができず、出力電圧ＶＯＵＴを２ＶＤＤとすることができない。このため、電界緩和回路技術を用いて構成したレベルシフタを使用することができず、低耐圧トランジスタで昇圧回路１を構成することができない問題があった。
【００２４】
更に、昇圧回路２においても、レベルシフタＬＳ３０の低電位側の電源電圧は、図１８のノードＮ１の電位を利用している。このため、昇圧回路２の動作開始時の初期状態では、ノードＮ１の電位が負側に昇圧されておらず−ＶＤＤではなく接地電圧ＧＮＤとなっている。よって、入力端子ＩＮ１０に入力するクロック信号ＣＬＫ１がロウレベルの場合であっても、図２３のＮＭＯＳトランジスタＭＮ２２がオンせず、出力端子ＯＵＴ１０からの出力電位が不定となる。このため、図１８のＮＭＯＳトランジスタＭＮ１をオフさせることができない。結果として、昇圧回路２が負電位側に昇圧動作を行うことができず、出力電圧ＶＯＵＴを−ＶＤＤとすることができない。このため、電界緩和回路技術を用いて構成したレベルシフタを使用することができず、昇圧回路１と同様、低耐圧トランジスタで昇圧回路２を構成することができない問題があった。
【課題を解決するための手段】
【００２５】
本発明は、第１の電源電圧を、正側または負側の所定の電圧に昇圧する昇圧回路であって、第１のノードに接続される第１のトランジスタと、一端が前記第１のノードに接続され、前記第１のトランジスタの活性化時に前記第１のノードの電圧で充電される第１の容量素子と、前記第１のトランジスタの制御端子に第１の制御信号を出力する第１の制御信号生成回路を有し、前記第１の容量素子は、前記第１のトランジスタの非活性化時に、他端に印加される前記第１の電源電圧の１／２以下の電圧により前記第１のノードの電位を、正側または負側の第２の電圧に昇圧し、前記第１の制御信号生成回路は、前記第１のトランジスタの非活性化時の前記第１の制御信号の電位を、前記第２の電位とし、前記第１のトランジスタの活性化時の前記第１の制御信号の電位を、前記第２の電位との差が前記第１の電源電圧以内となる電位とする昇圧回路である。
【００２６】
本発明にかかる昇圧回路は、制御信号生成回路の動作電圧の範囲を、第２の電位から第１の電源電圧以内とする。このため、当該昇圧回路の初期状態で、第１のノードが昇圧されていなくても、制御信号生成回路から不定な電圧の制御信号生成回路が出力されない。このため、耐圧が第１の電源電圧以内であるトランジスタで制御信号生成回路を構成することができる。
【発明の効果】
【００２７】
本発明にかかる昇圧回路は、耐圧が第１の電源電圧以内の低耐圧トランジスタを使用して構成することができ、回路規模の削減、製造工程の簡素化が行える。
【図面の簡単な説明】
【００２８】
【図１】実施の形態１にかかる半導体記憶装置のブロック図である。
【図２】実施の形態１にかかる正電位の昇圧回路１００の回路構成である。
【図３】実施の形態１にかかる昇圧回路１００の動作タイミングチャートである。
【図４】実施の形態１にかかるレベルシフタＬＳ１０１の回路構成である。
【図５】実施の形態１にかかるレベルシフタＬＳ１０３の回路構成である。
【図６】実施の形態１にかかるレベルシフタＬＳ１０１の入出力信号と、各ノードの電位の関係をまとめた表である。
【図７】実施の形態１にかかるレベルシフタＬＳ１０３の入出力信号と、各ノードの電位の関係をまとめた表である。
【図８】実施の形態２にかかる負電位の昇圧回路２００の回路構成である。
【図９】実施の形態２にかかる昇圧回路２００の動作タイミングチャートである。
【図１０】実施の形態２にかかるレベルシフタＬＳ２０１の回路構成である。
【図１１】実施の形態２にかかるレベルシフタＬＳ２０３の回路構成である。
【図１２】実施の形態２にかかるレベルシフタＬＳ２０１の入出力信号と、各ノードの電位の関係をまとめた表である。
【図１３】実施の形態２にかかるレベルシフタＬＳ２０３の入出力信号と、各ノードの電位の関係をまとめた表である。
【図１４】従来の正電位の昇圧回路１の回路構成である。
【図１５】従来の昇圧回路１の動作タイミングチャートである。
【図１６】従来のレベルシフタＬＳ１の回路構成である。
【図１７】従来のレベルシフタＬＳ１の入出力信号の電位の関係をまとめた表である。
【図１８】従来の負電位の昇圧回路２の回路構成である。
【図１９】従来のレベルシフタＬＳ３の回路構成である。
【図２０】従来のレベルシフタＬＳ３の入出力信号の電位の関係をまとめた表である。
【図２１】従来のレベルシフタＬＳ１０の回路構成である。
【図２２】従来のレベルシフタＬＳ１０の入出力信号と、各ノードの電位の関係をまとめた表である。
【図２３】従来のレベルシフタＬＳ３０の回路構成である。
【図２４】従来のレベルシフタＬＳ３０の入出力信号と、各ノードの電位の関係をまとめた表である。
【発明を実施するための形態】
【００２９】
発明の実施の形態１
【００３０】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明をフラッシュメモリ等の半導体記憶装置における正の昇圧回路に適用したものである。
【００３１】
図１に本実施の形態１にかかる半導体記憶装置ＭＥＭ１のブロック構成図を示す。図１に示すように、半導体記憶装置ＭＥＭ１は、メモリセルアレイＣＥＬＬと、アドレスバッファＡＤＤＢと、ロウレコーダＬＤＥＣと、カラムデコーダＣＤＥＣと、カラムセレクタＣＳＥＬと、消去回路ＲＳＥＴと、スイッチ回路ＳＷと、高電圧生成回路ＰＣＨＲＧＥと、負電圧生成回路ＮＣＨＲＧＥとを有する。
【００３２】
メモリセルアレイＣＥＬＬは、マトリクス状に記憶素子が配置されている。各記憶素子には、ビット線、ワード線が接続されている。ロウデコーダＬＤＥＣは、アドレスバッファＡＤＤＢから送られてくるロウアドレスデータに応じて、１つのワード線を選択する。カラムデコーダＣＤＥＣは、アドレスバッファＡＤＤＢから送られてくるカラムアドレスデータに応じて、１つのビット線を選択する。カラムセレクタＣＳＥＬは、カラムデコーダＣＤＥＣが選択したビット線をデータ線と接続する。
【００３３】
高電圧生成回路ＰＣＨＲＧＥは、電源電圧ＶＤＤよりも高い電圧ＶＰＰを生成する。負電圧生成回路ＮＣＨＲＧＥは、接地電圧ＧＮＤよりも低い負電圧ＶＫＫを生成する。スイッチ回路ＳＷは、高電圧生成回路ＰＣＨＲＧＥもしくは負電圧生成回路ＮＣＨＲＧＥが生成した電圧を必要に応じて、ロウデコーダＬＤＥＣや、消去回路ＲＳＥＴに供給する。
【００３４】
例えば、高電圧生成回路ＰＣＨＲＧＥが生成した高電位の電圧ＶＰＰは、ロウデコーダＬＤＥＣのワード線ドライバに供給され、ハイレベルのワード信号に利用される。また、負電圧生成回路ＮＣＨＲＧＥが生成した負電位の電圧ＶＫＫは、ロウデコーダＬＤＥＣのワード線ドライバに供給され、ロウレベルのワード信号に利用される。
【００３５】
消去回路ＲＳＥＴは、半導体記憶装置ＭＥＭ１がフラッシュメモリである場合、メモリセルアレイＣＥＬＬの記憶素子が記憶しているデータを消去する機能を有する。このデータ消去時に、高電圧生成回路ＰＣＨＲＧＥ、負電圧生成回路ＮＣＨＲＧＥが生成した高電位電圧ＶＰＰ、負電圧ＶＫＫを利用する。この高電位電圧ＶＰＰを記憶素子のフローティングゲートの一方、負電圧ＶＫＫを他方にかけることで、フローティングゲートに蓄えられた電荷を抜く作業を行う。
【００３６】
図２に本実施の形態１にかかる高電圧生成回路ＰＣＨＲＧＥが有する昇圧回路１００の構成の一例を示す。図２に示すように、昇圧回路１００は、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２、ＭＰ１０３、ＭＰ１０４と、レベルシフタＬＳ１０１、ＬＳ１０２、ＬＳ１０３、ＬＳ１０４と、コンデンサＣ１０１、Ｃ１０２と、インバータ回路ＩＶ１０１、ＩＶ１０２、ＩＶ１０３、ＩＶ１０４とを有する。
【００３７】
ＰＭＯＳトランジスタＭＰ１０１（第１のトランジスタ）は、ソースもしくはドレインの一端が電源電圧ＶＤＤ（第１の電源電圧）を供給する電源電圧端子ＶＤＤ（第１の電源端子）、ソースもしくはドレインの他端がノードＮ１０１（第１のノード）に接続される。また、ＰＭＯＳトランジスタＭＰ１０１は、ゲートにレベルシフタＬＳ１０１の出力信号が入力される。ＰＭＯＳトランジスタＭＰ１０２（第２のトランジスタ）は、ソースもしくはドレインの一端がノードＮ１０１、ソースもしくはドレインの他端がノードＮ１０２（第２のノード）に接続される。また、ＰＭＯＳトランジスタＭＰ１０２は、ゲートにレベルシフタＬＳ１０２の出力信号が入力される。なお、便宜上、符号「ＶＤＤ」は、電源電圧端子名を示すと同時に、電源電圧ＶＤＤを示すものとする。また、符号「ＧＮＤ」は、接地端子名を示すと同時に、接地電圧ＧＮＤを示すものとする。
【００３８】
レベルシフタＬＳ１０１（第１の制御信号生成回路）は、クロック信号ＣＬＫ１を入力し、出力信号（第１の制御信号）をＰＭＯＳトランジスタＭＰ１０１のゲートへ出力する。レベルシフタＬＳ１０１の電源電圧は、高電位側がノードＮ１０１、低電位側がＨＶＤＤ電圧端子から供給される。なお、ＨＶＤＤ電圧端子は、電源電圧ＶＤＤの１／２の電圧（以下、１／２ＶＤＤと称す）を供給する。また、このＨＶＤＤ電圧端子からの１／２ＶＤＤの電圧は、電源電圧ＶＤＤを同じ抵抗値の抵抗で分圧した電位から生成してもよい。
【００３９】
レベルシフタＬＳ１０２（第２の制御信号生成回路）は、クロック信号ＣＬＫ２を入力し、出力信号（第２の制御信号）をＰＭＯＳトランジスタＭＰ１０２のゲートへ出力する。レベルシフタＬＳ１０２の電源電圧は、高電位側がノードＮ１０２、低電位側がＨＶＤＤ電圧端子から供給される。
【００４０】
インバータ回路ＩＶ１０１は、クロック信号ＣＬＫ３を入力し、その反転信号をインバータ回路ＩＶ１０２の入力へ出力する。インバータ回路ＩＶ１０２は、図２に示すように、ＰＭＯＳトランジスタＭＰ１０５と、ＮＭＯＳトランジスタＭＮ１０５とを有する。ＰＭＯＳトランジスタＭＰ１０５、ＮＭＯＳトランジスタＭＮ１０５は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ１０５、ＮＭＯＳトランジスタＭＮ１０５の共通ノードがインバータ回路ＩＶ１０２の出力端となる。また、ＰＭＯＳトランジスタＭＰ１０５、ＮＭＯＳトランジスタＭＮ１０５のゲートには、インバータ回路ＩＶ１０１の出力信号が入力される。このため、インバータ回路ＩＶ１０２からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【００４１】
コンデンサＣ１０１（第１の容量素子）は、一端がインバータ回路ＩＶ１０２の出力端、他端がノードＮ１０１に接続される。
【００４２】
ＰＭＯＳトランジスタＭＰ１０３（第９のトランジスタ）は、ソースもしくはドレインの一端がノードＮ１０２、ソースもしくはドレインの他端がノードＮ１０３（第７のノード）に接続される。また、ＰＭＯＳトランジスタＭＰ１０３は、ゲートにレベルシフタＬＳ１０３の出力信号が入力される。ＰＭＯＳトランジスタＭＰ１０４（第１０のトランジスタ）は、ソースもしくはドレインの一端がノードＮ１０３、ソースもしくはドレインの他端が出力端子ＯＵＴ１０１（第８のノード）に接続される。また、ＰＭＯＳトランジスタＭＰ１０４は、ゲートにレベルシフタＬＳ１０４の出力信号が入力される。
【００４３】
レベルシフタＬＳ１０３（第３の制御信号生成回路）は、クロック信号ＣＬＫ１を入力し、出力信号（第３の制御信号）をＰＭＯＳトランジスタＭＰ１０３のゲートへ出力する。レベルシフタＬＳ１０３の詳細な構成は後述するが、高電位側の電源電圧がノードＮ１０２及びＮ１０３、低電位側が電源電圧端子ＶＤＤから供給される。レベルシフタＬＳ１０４（第４の制御信号生成回路）は、クロック信号ＣＬＫ２を入力し、出力信号（第４の制御信号）をＰＭＯＳトランジスタＭＰ１０４のゲートへ出力する。レベルシフタＬＳ１０４の詳細な構成は後述するが、高電位側の電源電圧がノードＮ１０３及び出力端子ＯＵＴ１０１、低電位側が電源電圧端子ＶＤＤから供給される。
【００４４】
インバータ回路ＩＶ１０３は、クロック信号ＣＬＫ３を入力し、その反転信号をインバータ回路ＩＶ１０４の入力へ出力する。インバータ回路ＩＶ１０４は、図２に示すように、ＰＭＯＳトランジスタＭＰ１０６と、ＮＭＯＳトランジスタＭＮ１０６とを有する。ＰＭＯＳトランジスタＭＰ１０６、ＮＭＯＳトランジスタＭＮ１０６は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ１０６、ＮＭＯＳトランジスタＭＮ１０６の共通ノードがインバータ回路ＩＶ１０４の出力端となる。また、ＰＭＯＳトランジスタＭＰ１０６、ＮＭＯＳトランジスタＭＮ１０６のゲートには、インバータ回路ＩＶ１０３の出力信号が入力される。このため、インバータ回路ＩＶ１０４からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【００４５】
コンデンサＣ１０２（第２の容量素子）は、一端がインバータ回路ＩＶ１０４の出力端、他端がノードＮ１０３に接続される。
【００４６】
なお、上記ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタは、ゲート酸化膜の耐圧が電源電圧ＶＤＤ以下の低耐圧トランジスタであるものとする。また、ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｐ及びＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎは、それぞれ１／２ＶＤＤ以下であるものとする。
【００４７】
図３に昇圧回路１００の動作を説明するタイミングチャートを示す。なお、本説明では、図２の回路ユニット１０１と、回路ユニット１０２に分けて動作の説明を行う。回路ユニット１０１の動作を時刻ｔ１〜ｔ６、回路ユニット１０２の動作を時刻ｔ６〜ｔ１１に説明する。
【００４８】
まず、回路ユニット１０１の動作は、図３に示すように、時刻ｔ１〜ｔ２の期間、クロック信号ＣＬＫ１はロウレベルとなり、ＰＭＯＳトランジスタＭＰ１０１がオン状態となる。よって、電源電圧端子ＶＤＤとノードＮ１０１が電気的に接続され、ノードＮ１０１の電位が電源電圧ＶＤＤとなる。一方、この期間において、クロック信号ＣＬＫ３はロウレベルであり、インバータ回路ＩＶ１０２から出力される電位は接地電圧ＧＮＤである。このため、コンデンサＣ１０１の一端の電位は接地電圧ＧＮＤとなり、コンデンサＣ１０１は、電位差ＶＤＤで充電される。
【００４９】
時刻ｔ２で、クロック信号ＣＬＫ１はハイレベルに立ち上がる。このため、電源電圧端子ＶＤＤとノードＮ１０１が電気的に遮断される。また、クロック信号ＣＬＫ２によりＰＭＯＳトランジスタＭＰ１０２もオフ状態のため、ノードＮ１０１はハイインピーダンスとなる。但し、コンデンサＣ１０１が充電されているため、ノードＮ１０１の電位はＶＤＤで保持される。
【００５０】
時刻ｔ３で、クロック信号ＣＬＫ３がハイレベルに立ち上がる。このため、インバータ回路ＩＶ１０２から出力される電位が１／２ＶＤＤとなる。よって、コンデンサＣ１０１の一端に１／２ＶＤＤの電位が印加され、コンデンサＣ１０１の他端の電位が１／２ＶＤＤ分昇圧される。よって、ノードＮ１０１の電位が３／２ＶＤＤ（＝ＶＤＤ＋１／２ＶＤＤ）となる。
【００５１】
時刻ｔ４〜ｔ５の期間、クロック信号ＣＬＫ２はロウレベルとなり、ＰＭＯＳトランジスタＭＰ１０２がオン状態となる。よって、ノードＮ１０１とノードＮ１０２が電気的に接続され、ノードＮ１０２の電位が３／２ＶＤＤとなる。
【００５２】
時刻ｔ５で、クロック信号ＣＬＫ２はハイレベルに立ち上がる。このため、ノードＮ１０１とノードＮ１０２が電気的に遮断される。
【００５３】
次に、回路ユニット１０２の動作は、図３に示すように、時刻６〜ｔ７の期間、クロック信号ＣＬＫ１はロウレベルとなり、ＰＭＯＳトランジスタＭＰ１０３がオン状態となる。よって、ノードＮ１０２とノードＮ１０３が電気的に接続され、ノードＮ１０３の電位が３／２ＶＤＤとなる。一方、この期間において、クロック信号ＣＬＫ３はロウレベルであり、インバータ回路ＩＶ１０４から出力される電位は接地電圧ＧＮＤである。このため、コンデンサＣ１０２の一端の電位は接地電圧ＧＮＤとなり、コンデンサＣ１０２は、電位差３／２ＶＤＤで充電される。
【００５４】
時刻ｔ７で、クロック信号ＣＬＫ１はハイレベルに立ち上がる。このため、ノードＮ１０２とノードＮ１０３が電気的に遮断される。また、クロック信号ＣＬＫ２によりＰＭＯＳトランジスタＭＰ１０４もオフ状態のため、ノードＮ１０３はハイインピーダンスとなる。但し、コンデンサＣ１０２が充電されているため、ノードＮ１０３の電位は３／２ＶＤＤで保持される。
【００５５】
時刻ｔ８で、クロック信号ＣＬＫ３がハイレベルに立ち上がる。このため、インバータ回路ＩＶ１０２から出力される電位が１／２ＶＤＤとなる。よって、コンデンサＣ１０２の一端に１／２ＶＤＤの電位が印加され、コンデンサＣ１０２の他端の電位が１／２ＶＤＤ分昇圧される。よって、ノードＮ１０３の電位が２ＶＤＤ（＝３／２ＶＤＤ＋１／２ＶＤＤ）となる。
【００５６】
時刻ｔ９〜ｔ１０の期間、クロック信号ＣＬＫ２はロウレベルとなり、ＰＭＯＳトランジスタＭＰ１０４がオン状態となる。よって、ノードＮ１０３と出力端子ＯＵＴ１０１が電気的に接続され、出力端子の電位が２ＶＤＤとなる。
【００５７】
時刻ｔ１１で、クロック信号ＣＬＫ２はハイレベルに立ち上がる。このため、ノードＮ１０３と出力端子ＯＵＴ１０１が電気的に遮断される。
【００５８】
ここで、時刻ｔ３〜ｔ６、ｔ８〜ｔ１１の期間、ノードＮ１０１、Ｎ１０３の電位が、それぞれ電源電圧ＶＤＤ、ノードＮ１０２の電位３／２ＶＤＤより大きくなる。このため、電源電圧端子ＶＤＤ、ノードＮ１０２への電流の逆流を防ぐため、時刻ｔ２〜ｔ６、ｔ７〜ｔ１１の期間、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３をオフさせる必要がある。このため、回路ユニット１０１では、図４に示すような構成のレベルシフタＬＳ１０１、ＬＳ１０２、回路ユニット１０２では、図５に示すような構成のレベルシフタＬＳ１０３、ＬＳ１０４を用いる。
【００５９】
図４にレベルシフタＬＳ１０１の構成を示す。なお、レベルシフタＬＳ１０２は、レベルシフタＬＳ１０１とほぼ同様の構成のため、特に断らない限り説明は省略する。図４に示すように、レベルシフタＬＳ１０１は、ＰＭＯＳトランジスタＭＰ１１１、ＭＰ１１２と、ＮＭＯＳトランジスタＭＮ１１１、ＭＮ１１２、ＭＮ１２１、ＭＮ１２２と、入力端子ＩＮ１１０と、出力端子ＯＵＴ１１０、ＯＵＴ１１０Ｂと、インバータ回路ＩＶ１１０とを有する。この入力端子ＩＮ１１０にクロック信号ＣＬＫ１が入力される。また、出力端子ＯＵＴ１１０からの出力信号が図２のＰＭＯＳトランジスタＭＰ１０１のゲートに出力される。
【００６０】
なお、レベルシフタＬＳ１０２では、入力端子ＩＮ１１０にクロック信号ＣＬＫ２が入力される。また、出力端子ＯＵＴ１１０からの出力信号が図２のＰＭＯＳトランジスタＭＰ１０２のゲートに出力される。
【００６１】
ＰＭＯＳトランジスタＭＰ１１１（第３のトランジスタ）は、ソースが電源端子ＶＡ（第１の電圧供給端子）、ドレインが出力端子ＯＵＴ１１０Ｂ（第３のノード）、ゲートが出力端子ＯＵＴ１１０（第４のノード）に接続される。ＰＭＯＳトランジスタＭＰ１１２（第４のトランジスタ）は、ソースが電源端子ＶＡ、ドレインが出力端子ＯＵＴ１１０、ゲートが出力端子ＯＵＴ１１０Ｂに接続される。ここで、電源端子ＶＡは、図２のノードＮ１０１と接続されている。なお、レベルシフタＬＳ１０２では、この電源端子ＶＡは図２のノードＮ１０２と接続されることになる。
【００６２】
ＮＭＯＳトランジスタＭＮ１１１（第７のトランジスタ）は、ドレインがノードＮ１１１（第５のノード）、ソースがＨＶＤＤ端子（第３の電圧供給端子）、ゲートが入力端子ＩＮ１１０に接続される。ＮＭＯＳトランジスタＭＮ１１２（第８のトランジスタ）は、ドレインがノードＮ１１２（第６のノード）、ソースがＨＶＤＤ端子、ゲートがインバータ回路ＩＶ１１０の出力端に接続される。ＮＭＯＳトランジスタＭＮ１２１（第５のトランジスタ）は、ドレインが出力端子ＯＵＴ１１０、ソースがノードＮ１１１、ゲートが電源電圧端子ＶＤＤ（第２の電圧供給端子）に接続される。ＮＭＯＳトランジスタＭＮ１２２（第６のトランジスタ）は、ドレインが出力端子ＯＵＴ１１０Ｂ、ソースがノードＮ１１２、ゲートが電源電圧端子ＶＤＤに接続される。
【００６３】
インバータ回路ＩＶ１１０は、入力端が入力端子ＩＮ１１０、出力端がＮＭＯＳトランジスタＭＮ１１２のゲートに接続される。
【００６４】
次に、図５にレベルシフタＬＳ１０３の構成を示す。なお、レベルシフタＬＳ１０４は、レベルシフタＬＳ１０３とほぼ同様の構成のため、特に断らない限り説明は省略する。図５に示すように、レベルシフタＬＳ１０３は、ＰＭＯＳトランジスタＭＰ１２１、ＭＰ１２２、ＭＰ１３１、ＭＰ１３２と、ＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２、ＭＮ１４１、ＭＮ１４２、ＭＮ１５１、ＭＮ１５２、ＭＮ１６１、ＭＮ１６２と、入力端子ＩＮ１１１と、出力端子ＯＵＴ１１１、ＯＵＴ１１１Ｂと、インバータ回路ＩＶ１１１とを有する。この入力端子ＩＮ１１１にクロック信号ＣＬＫ１が入力される。また、出力端子ＯＵＴ１１１からの出力信号が図２のＰＭＯＳトランジスタＭＰ１０３のゲートに出力される。
【００６５】
なお、レベルシフタＬＳ１０４では、入力端子ＩＮ１１１にクロック信号ＣＬＫ２が入力される。また、出力端子ＯＵＴ１１１からの出力信号が図２のＰＭＯＳトランジスタＭＰ１０４のゲートに出力される。
【００６６】
ＰＭＯＳトランジスタＭＰ１２１（第１１のトランジスタ）は、ソースが電源端子ＶＢ（第４の電圧供給端子）、ドレインがノードＮ１３１（第９のノード）、ゲートがノードＮ１３２（第１０のノード）に接続される。ＰＭＯＳトランジスタＭＰ１２２（第１２のトランジスタ）は、ソースが電源端子ＶＢ、ドレインがノードＮ１３２、ゲートがノードＮ１３１に接続される。ここで、電源端子ＶＢは、図２のノードＮ１０２と接続されている。なお、レベルシフタＬＳ１０４では、この電源端子ＶＢは図２のノードＮ１０３と接続されることになる。
【００６７】
ＮＭＯＳトランジスタＭＮ１４１（第１７のトランジスタ）は、ドレインがノードＮ１２１（第１１のノード）、ソースがＨＶＤＤ端子（第６の電圧供給端子）、ゲートが入力端子ＩＮ１１１に接続される。ＮＭＯＳトランジスタＭＮ１４２（第１８のトランジスタ）は、ドレインがノードＮ１２２（第１２のノード）、ソースがＨＶＤＤ端子、ゲートがインバータ回路ＩＶ１１１の出力端に接続される。ＮＭＯＳトランジスタＭＮ１３１（第１５のトランジスタ）は、ドレインがノードＮ１３１、ソースがノードＮ１２１、ゲートが電源電圧端子ＶＤＤ（第５の電圧供給端子）に接続される。ＮＭＯＳトランジスタＭＮ１３２（第１６のトランジスタ）は、ドレインがノードＮ１３２、ソースがノードＮ１２２、ゲートが電源電圧端子ＶＤＤに接続される。
【００６８】
インバータ回路ＩＶ１１１は、入力端が入力端子ＩＮ１１１、出力端がＮＭＯＳトランジスタＭＮ１４２のゲートに接続される。
【００６９】
ＰＭＯＳトランジスタＭＰ１３１（第１３のトランジスタ）は、ソースが電源端子ＶＣ（第７の電圧供給端子）、ドレインが出力端子ＯＵＴ１１１Ｂ（第１３のノード）、ゲートが出力端子ＯＵＴ１１１（第１４のノード）に接続される。ＰＭＯＳトランジスタＭＰ１３２（第１４のトランジスタ）は、ソースが電源端子ＶＣ、ドレインが出力端子ＯＵＴ１１１、ゲートが出力端子ＯＵＴ１１１Ｂに接続される。ここで、電源端子ＶＣは、図２のノードＮ１０３と接続されている。なお、レベルシフタＬＳ１０４では、この電源端子ＶＣは図２の出力端子ＯＵＴ１０１と接続されることになる。
【００７０】
ＮＭＯＳトランジスタＭＮ１６１（第２１のトランジスタ）は、ドレインがノードＮ１４１（第１５のノード）、ソースが電源電圧端子ＶＤＤ、ゲートがノードＮ１３２に接続される。ＮＭＯＳトランジスタＭＮ１６２（第２２のトランジスタ）は、ドレインがノードＮ１４２（第１６のノード）、ソースが電源電圧端子ＶＤＤ、ゲートがノードＮ１３１に接続される。ＮＭＯＳトランジスタＭＮ１５１（第１９のトランジスタ）は、ドレインが出力端子ＯＵＴ１１１Ｂ、ソースがノードＮ１４１、ゲートが電源端子ＶＢに接続される。ＮＭＯＳトランジスタＭＮ１５２（第２０のトランジスタ）は、ドレインが出力端子ＯＵＴ１１１、ソースがノードＮ１４２、ゲートが電源端子ＶＢに接続される。
【００７１】
なお、上記レベルシフタＬＳ１０１、ＬＳ１０２、ＬＳ１０３、ＬＳ１０４を構成する全てのＰＭＯＳトランジスタ、ＮＭＯＳトランジスタは、ゲート酸化膜の耐圧が電源電圧ＶＤＤ以下の低耐圧トランジスタであるものとする。また、ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｐ及びＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎは、それぞれ１／２ＶＤＤ以下であるものとする。また、図５からもわかるようにレベルシフタＬＳ１０３（及びＬＳ１０４）は、ノードＮ１３１、Ｎ１３２で接続される２つのレベルシフタで構成されているとみなすこともできる。そして、この２つのレベルシフタにおいても高電側位電源電圧と低電位側電源電圧の電位差がＶＤＤ以内となっている。
【００７２】
ここで、レベルシフタＬＳ１０１の動作を中心に回路ユニット１０１ついて、説明する。なお、レベルシフタＬＳ１０２の動作は、入力クロック信号がＣＬＫ２である以外は、レベルシフタＬＳ１０１と同様なため説明は省略する。図６に、レベルシフタＬＳ１０１の入力端子ＩＮ１１０に入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ１１０（及び反転出力端子ＯＵＴ１１０Ｂ）、及び、ノードＮ１１１、Ｎ１１２の電位の関係をまとめた表を示す。但し、「Ｖｔｎ」はＮＭＯＳトランジスタのスレッショルド電圧である。
【００７３】
図６の表に示すように、入力端子ＩＮ１１０に入力するクロック信号ＣＬＫ１がロウレベル（接地電圧ＧＮＤ）のとき、出力端子ＯＵＴ１１０、ＯＵＴ１１０Ｂの電位がそれぞれ１／２ＶＤＤ、３／２ＶＤＤとなる。また、ノードＮ１１１、Ｎ１１２の電位がそれぞれＶＤＤ−Ｖｔｎ、１／２ＶＤＤとなる。
【００７４】
逆に、入力端子ＩＮ１１０に入力するクロック信号ＣＬＫ１がハイレベル（電源電圧ＶＤＤ）のとき、出力端子ＯＵＴ１１０、ＯＵＴ１１０Ｂの電位がそれぞれ３／２ＶＤＤ、１／２ＶＤＤとなる。また、ノードＮ１１１、Ｎ１１２の電位がそれぞれ１／２ＶＤＤ、ＶＤＤ−Ｖｔｎとなる。
【００７５】
なお、レベルシフタＬＳ１０２もクロック信号ＣＬＫ２に応じて同様の動作を行う。このように、レベルシフタＬＳ１０１、ＬＳ１０２の各トランジスタのゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。
【００７６】
また、上述のようにクロック信号ＣＬＫ１がロウレベルのとき１／２ＶＤＤ、ハイレベルのとき３／２ＶＤＤが、レベルシフタＬＳ１０１から出力される。そして、このレベルシフタＬＳ１０１からの出力に応じて、図２のＰＭＯＳトランジスタＭＰ１０１のオン、オフが制御される。なお、レベルシフタＬＳ１０２も、クロック信号ＣＬＫ２がロウレベルのとき１／２ＶＤＤ、ハイレベルのとき３／２ＶＤＤを出力する。そして、このレベルシフタＬＳ１０２からの出力に応じて、図２のＰＭＯＳトランジスタＭＰ１０２のオン、オフが制御される。このように、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２のゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。よって、回路ユニット１０１で使用するトランジスタを全て低耐圧トランジスタとすることができる。
【００７７】
ここで更に、昇圧回路１００の初期状態を考える。昇圧回路１００の初期状態では、コンデンサＣ１０１が充電されておらず、クロック信号ＣＬＫ１がハイレベルであっても、ノードＮ１０１が昇圧されない。このため、ノードＮ１０１の電位が３／２ＶＤＤではなく、ＶＤＤである。よって、レベルシフタＬＳ１０１の高電位側の電源電圧である電源端子ＶＡの電位もＶＤＤとなる。
【００７８】
ここで、図２１に示した電界緩和回路技術を用いた従来のレベルシフタＬＳ１０では高電位側の電源電圧がＶＤＤの場合、ＰＭＯＳトランジスタＭＰ２２もしくはＭＰ２１がオンしないため、出力端子ＯＵＴ１０の電位が不定となっていた。
【００７９】
しかし、本実施の形態１のレベルシフタＬＳ１０１では、電源端子ＶＡの電位がＶＤＤであっても、ＰＭＯＳトランジスタＭＰ１１２もしくはＭＰ１１１のソース−ゲート間の電位差を１／２ＶＤＤとすることができ、ＰＭＯＳトランジスタＭＰ１１２もしくはＭＰ１１１をオンさせることができる。よって、出力端子ＯＵＴ１１０の電位が不定となることがなく、レベルシフタＬＳ１０１が初期状態においても正常に動作する。このため、ＰＭＯＳトランジスタＭＰ１０１を確実にオフさせることができ、回路ユニット１０１の正常動作が可能となる。
【００８０】
次に、レベルシフタＬＳ１０３の動作を中心に回路ユニット１０２について説明する。なお、レベルシフタＬＳ１０４の動作は、入力クロック信号がＣＬＫ２である以外は、レベルシフタＬＳ１０３と同様なため説明は省略する。図７に、レベルシフタＬＳ１０３の入力端子ＩＮ１１１に入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ１１１（及び反転出力端子ＯＵＴ１１１Ｂ）、及び、ノードＮ１２１、Ｎ１２２、Ｎ１３１、Ｎ１３２、Ｎ１４１、Ｎ１４２の電位の関係をまとめた表を示す。
【００８１】
図７の表に示すように、入力端子ＩＮ１１１に入力するクロック信号ＣＬＫ１がロウレベル（接地電圧ＧＮＤ）のとき、出力端子ＯＵＴ１１１、ＯＵＴ１１１Ｂの電位がそれぞれＶＤＤ、２ＶＤＤとなる。また、ノードＮ１２１、Ｎ１２２の電位がそれぞれＶＤＤ−Ｖｔｎ、１／２ＶＤＤとなる。ノードＮ１３１、Ｎ１３２の電位がそれぞれ３／２ＶＤＤ、１／２ＶＤＤとなる。ノードＮ１４１、Ｎ１４２の電位がそれぞれ３／２ＶＤＤ−Ｖｔｎ、ＶＤＤとなる。
【００８２】
逆に、入力端子ＩＮ１１１に入力するクロック信号ＣＬＫ１がハイレベル（電源電圧ＶＤＤ）のとき、出力端子ＯＵＴ１１１、ＯＵＴ１１１Ｂの電位がそれぞれ２ＶＤＤ、ＶＤＤとなる。また、ノードＮ１２１、Ｎ１２２の電位がそれぞれ１／２ＶＤＤ、ＶＤＤ−Ｖｔｎとなる。ノードＮ１３１、Ｎ１３２の電位がそれぞれ１／２ＶＤＤ、３／２ＶＤＤとなる。ノードＮ１４１、Ｎ１４２の電位がそれぞれＶＤＤ、３／２ＶＤＤ−Ｖｔｎとなる。
【００８３】
なお、レベルシフタＬＳ１０４もクロック信号ＣＬＫ２に応じて同様の動作を行う。このように、レベルシフタＬＳ１０３、ＬＳ１０４の各トランジスタのゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。
【００８４】
また、上述のようにクロック信号ＣＬＫ１がロウレベルのとき３／２ＶＤＤ、ハイレベルのとき２ＶＤＤが、レベルシフタＬＳ１０３から出力される。そして、このレベルシフタＬＳ１０３からの出力に応じて、図２のＰＭＯＳトランジスタＭＰ１０３のオン、オフが制御される。なお、レベルシフタＬＳ１０４も、クロック信号ＣＬＫ２がロウレベルのとき３／２ＶＤＤ、ハイレベルのとき２ＶＤＤを出力する。そして、このレベルシフタＬＳ１０４からの出力に応じて、図２のＰＭＯＳトランジスタＭＰ１０４のオン、オフが制御される。このように、ＰＭＯＳトランジスタＭＰ１０３、ＭＰ１０４のゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。よって、回路ユニット１０２で使用するトランジスタを全て低耐圧トランジスタとすることができる。
【００８５】
以上、昇圧回路１００では、使用するトランジスタを全て低耐圧トランジスタとしても、出力電圧ＶＯＵＴを２×ＶＤＤとすることができる。また、図２１に示した電界緩和回路技術を用いた従来のレベルシフタを用いた場合、動作開始時の初期状態でレベルシフタが不定な電位を出力するため、昇圧動作を行えなかった。しかし、本実施の形態１の昇圧回路１００のレベルシフタＬＳ１０１は、動作開始時の初期状態であって不定な電圧を出力しない。このため、昇圧回路１００が正常に昇圧動作を開始することができる。
【００８６】
発明の実施の形態２
【００８７】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、本発明をフラッシュメモリ等の半導体記憶装置における負の昇圧回路に適用したものである。つまり、図１の負電圧生成昇圧回路ＮＣＨＲＧＥが有する昇圧回路に適用する。
【００８８】
図８に本実施の形態２にかかる負電圧生成昇圧回路ＮＣＨＲＧＥが有する昇圧回路２００の構成の一例を示す。
【００８９】
図８に示すように、昇圧回路２００は、ＮＭＯＳトランジスタＭＮ２０１、ＭＮ２０２、ＭＮ２０３、ＭＮ２０４と、レベルシフタＬＳ２０１、ＬＳ２０２、ＬＳ２０３、ＬＳ２０４と、コンデンサＣ２０１、Ｃ２０２と、インバータ回路ＩＶ２０１、ＩＶ２０２、ＩＶ２０３、ＩＶ２０４とを有する。
【００９０】
ＮＭＯＳトランジスタＭＮ２０１（第１のトランジスタ）は、ソースもしくはドレインの一端が接地電圧ＧＮＤを供給する接地端子ＧＮＤ（第２の電源端子）、ソースもしくはドレインの他端がノードＮ２０１（第１のノード）に接続される。また、ＮＭＯＳトランジスタＭＮ２０１は、ゲートにレベルシフタＬＳ２０１の出力信号が入力される。ＮＭＯＳトランジスタＭＮ２０２（第２のトランジスタ）は、ソースもしくはドレインの一端がノードＮ２０１、ソースもしくはドレインの他端がノードＮ２０２に接続される。また、ＮＭＯＳトランジスタＭＮ２０２（第２のノード）は、ゲートにレベルシフタＬＳ２０２の出力信号が入力される。
【００９１】
レベルシフタＬＳ２０１（第１の制御信号生成回路）は、クロック信号ＣＬＫ１を入力し、出力信号（第１の制御信号）をＮＭＯＳトランジスタＭＮ２０１のゲートへ出力する。レベルシフタＬＳ２０１の電源電圧は、高電位側がＨＶＤＤ端子、低電位側がノードＮ２０１から供給される。
【００９２】
レベルシフタＬＳ２０２（第２の制御信号生成回路）は、クロック信号ＣＬＫ２を入力し、出力信号（第２の制御信号）をＮＭＯＳトランジスタＭＮ２０２のゲートへ出力する。レベルシフタＬＳ２０２の電源電圧は、高電位側がＨＶＤＤ端子、低電位側がノードＮ２０２から供給される。
【００９３】
インバータ回路ＩＶ２０１は、クロック信号ＣＬＫ３を入力し、その反転信号をインバータ回路ＩＶ２０２の入力へ出力する。インバータ回路ＩＶ２０２は、図８に示すように、ＰＭＯＳトランジスタＭＰ２０５と、ＮＭＯＳトランジスタＭＮ２０５とを有する。ＰＭＯＳトランジスタＭＰ２０５、ＮＭＯＳトランジスタＭＮ２０５は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２０５、ＮＭＯＳトランジスタＭＮ２０５の共通ノードがインバータ回路ＩＶ２０２の出力端となる。また、ＰＭＯＳトランジスタＭＰ２０５、ＮＭＯＳトランジスタＭＮ２０５のゲートには、インバータ回路ＩＶ２０１の出力信号が入力される。このため、インバータ回路ＩＶ２０２からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【００９４】
コンデンサＣ２０１（第２の容量素子）は、一端がインバータ回路ＩＶ２０２の出力端、他端がノードＮ２０１に接続される。
【００９５】
ＮＭＯＳトランジスタＭＮ２０３（第７のトランジスタ）は、ソースもしくはドレインの一端がノードＮ２０２、ソースもしくはドレインの他端がノードＮ２０３（第５のノード）に接続される。また、ＮＭＯＳトランジスタＭＮ２０３は、ゲートにレベルシフタＬＳ２０３の出力信号が入力される。ＮＭＯＳトランジスタＭＮ２０４（第８のトランジスタ）は、ソースもしくはドレインの一端がノードＮ２０３、ソースもしくはドレインの他端が出力端子ＯＵＴ２０１（第６のノード）に接続される。また、ＮＭＯＳトランジスタＭＮ２０４は、ゲートにレベルシフタＬＳ２０４の出力信号が入力される。
【００９６】
レベルシフタＬＳ２０３は、クロック信号ＣＬＫ１を入力し、出力信号をＮＭＯＳトランジスタＭＮ２０３のゲートへ出力する。レベルシフタＬＳ２０３の詳細な構成は後述するが、高電位側の電源電圧が接地端子ＧＮＤ、低電位側がノードＮ２０２及びＮ２０３から供給される。レベルシフタＬＳ２０４は、クロック信号ＣＬＫ２を入力し、出力信号をＮＭＯＳトランジスタＭＮ２０４のゲートへ出力する。レベルシフタＬＳ２０４の詳細な構成は後述するが、高電位側の電源電圧が接地端子ＧＮＤ、低電位側がノードＮ２０３及び出力端子ＯＵＴ２０１から供給される。
【００９７】
インバータ回路ＩＶ２０３は、クロック信号ＣＬＫ３を入力し、その反転信号をインバータ回路ＩＶ２０４の入力へ出力する。インバータ回路ＩＶ２０４は、図８に示すように、ＰＭＯＳトランジスタＭＰ２０６と、ＮＭＯＳトランジスタＭＮ２０６とを有する。ＰＭＯＳトランジスタＭＰ２０６、ＮＭＯＳトランジスタＭＮ２０６は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２０６、ＮＭＯＳトランジスタＭＮ２０６の共通ノードがインバータ回路ＩＶ２０４の出力端となる。また、ＰＭＯＳトランジスタＭＰ２０６、ＮＭＯＳトランジスタＭＮ２０６のゲートには、インバータ回路ＩＶ２０３の出力信号が入力される。このため、インバータ回路ＩＶ２０４からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【００９８】
コンデンサＣ２０２は、一端がインバータ回路ＩＶ２０４の出力端、他端がノードＮ２０３に接続される。
【００９９】
なお、上記ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタは、ゲート酸化膜の耐圧が電源電圧ＶＤＤ以下の低耐圧トランジスタであるものとする。また、ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｐ及びＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎは、それぞれ１／２ＶＤＤ以下であるものとする。
【０１００】
図９に昇圧回路２００の動作を説明するタイミングチャートを示す。なお、本説明では、図９の回路ユニット２０１と、回路ユニット２０２に分けて動作の説明を行う。回路ユニット２０１の動作を時刻ｔ１〜ｔ６、回路ユニット２０２の動作を時刻ｔ６〜ｔ１１に説明する。
【０１０１】
まず、回路ユニット２０１の動作は、図１０に示すように、時刻ｔ１〜ｔ２の期間、クロック信号ＣＬＫ１はハイレベルとなり、ＮＭＯＳトランジスタＭＮ２０１がオン状態となる。よって、接地端子ＶＤＤとノードＮ２０１が電気的に接続され、ノードＮ２０１の電位が接地電圧ＧＮＤとなる。一方、この期間において、クロック信号ＣＬＫ３はハイレベルであり、インバータ回路ＩＶ２０２から出力される電位は１／２ＶＤＤである。このため、コンデンサＣ２０１の一端の電位は接地電圧ＧＮＤとなり、コンデンサＣ１０１は、電位差１／２ＶＤＤで充電される。
【０１０２】
時刻ｔ２で、クロック信号ＣＬＫ１はロウレベルに立ち下がる。このため、接地電圧ＧＮＤとノードＮ２０１が電気的に遮断される。また、クロック信号ＣＬＫ２によりＮＭＯＳトランジスタＭＮ２０２もオフ状態のため、ノードＮ２０１はハイインピーダンスとなる。但し、コンデンサＣ２０１が充電されているため、ノードＮ１０１の電位は接地電圧ＧＮＤで保持される。
【０１０３】
時刻ｔ３で、クロック信号ＣＬＫ３がロウレベルに立ち下がる。このため、インバータ回路ＩＶ２０２から出力される電位が接地電圧ＧＮＤとなる。よって、コンデンサＣ２０１の一端の電位が接地電圧ＧＮＤとなり、コンデンサＣ２０１の他端の電位が１／２ＶＤＤ分降下する。よって、ノードＮ２０１の電位が−１／２ＶＤＤとなる。
【０１０４】
時刻ｔ４〜ｔ５の期間、クロック信号ＣＬＫ２はハイレベルとなり、ＮＭＯＳトランジスタＭＮ２０２がオン状態となる。よって、ノードＮ２０１とノードＮ２０２が電気的に接続され、ノードＮ２０２の電位が−１／２ＶＤＤとなる。
【０１０５】
時刻ｔ５で、クロック信号ＣＬＫ２はロウレベルに立ち下がる。このため、ノードＮ２０１とノードＮ２０２が電気的に遮断される。
【０１０６】
次に、回路ユニット２０２の動作は、図１０に示すように、時刻６〜ｔ７の期間、クロック信号ＣＬＫ１はロウレベルとなり、ＮＭＯＳトランジスタＭＮ２０３がオン状態となる。よって、ノードＮ２０２とノードＮ２０３が電気的に接続され、ノードＮ２０３の電位が−１／２ＶＤＤとなる。一方、この期間において、クロック信号ＣＬＫ３はハイレベルであり、インバータ回路ＩＶ２０４から出力される電位は１／２ＶＤＤである。このため、コンデンサＣ２０２の一端の電位は−１／２ＶＤＤとなり、コンデンサＣ２０２は、電位差ＶＤＤで充電される。
【０１０７】
時刻ｔ７で、クロック信号ＣＬＫ１はロウレベルに立ち下がる。このため、ノードＮ２０２とノードＮ２０３が電気的に遮断される。また、クロック信号ＣＬＫ２によりＮＭＯＳトランジスタＭＮ２０４もオフ状態のため、ノードＮ２０３はハイインピーダンスとなる。但し、コンデンサＣ２０２が充電されているため、ノードＮ２０３の電位は−１／２ＶＤＤで保持される。
【０１０８】
時刻ｔ８で、クロック信号ＣＬＫ３がロウレベルに立ち下がる。このため、インバータ回路ＩＶ２０２から出力される電位が接地電圧ＧＮＤとなる。よって、コンデンサＣ２０２の一端に接地電圧ＧＮＤの電位が印加され、コンデンサＣ１０２の他端の電位が１／２ＶＤＤ分降下する。よって、ノードＮ２０３の電位が−ＶＤＤ（＝−１／２ＶＤＤ−１／２ＶＤＤ）となる。
【０１０９】
時刻ｔ９〜ｔ１０の期間、クロック信号ＣＬＫ２はハイレベルとなり、ＮＭＯＳトランジスタＭＮ２０４がオン状態となる。よって、ノードＮ２０３と出力端子ＯＵＴ２０１が電気的に接続され、出力端子の電位が−ＶＤＤとなる。
【０１１０】
時刻ｔ１１で、クロック信号ＣＬＫ２はロウレベルに立ち下がる。このため、ノードＮ２０３と出力端子ＯＵＴ２０１が電気的に遮断される。
【０１１１】
ここで、時刻ｔ３〜ｔ６、ｔ８〜ｔ１１の期間、ノードＮ２０１、Ｎ２０３の電位が、それぞれ接地電圧ＧＮＤ、ノードＮ２０２の電位−１／２ＶＤＤより低くなる。このため、接地端子ＧＮＤ、ノードＮ２０２から電流の逆流を防ぐため、時刻ｔ２〜ｔ６、ｔ７〜ｔ１１の期間、ＮＭＯＳトランジスタＭＮ２０１、ＭＮ２０３をオフさせる必要がある。このため、回路ユニット２０１では、図１０に示すような構成のレベルシフタＬＳ２０１、ＬＳ２０２、回路ユニット２０２では、図１１に示すような構成のレベルシフタＬＳ２０３、ＬＳ２０４を用いる。
【０１１２】
図１０にレベルシフタＬＳ２０１の構成を示す。なお、レベルシフタＬＳ２０２は、レベルシフタＬＳ２０１とほぼ同様の構成のため、特に断らない限り説明は省略する。図１０に示すように、レベルシフタＬＳ２０１は、ＰＭＯＳトランジスタＭＰ２１１、ＭＰ２１２と、ＮＭＯＳトランジスタＭＮ２１１、ＭＮ２１２と、入力端子ＩＮ２１０と、出力端子ＯＵＴ２１０、ＯＵＴ２１０Ｂと、インバータ回路ＩＶ２１０、ＩＶ２１１、ＩＶ２１２とを有する。この入力端子ＩＮ２１０にクロック信号ＣＬＫ１が入力される。また、出力端子ＯＵＴ２１０からの出力信号が図２のＮＭＯＳトランジスタＭＮ２０１のゲートに出力される。
【０１１３】
なお、レベルシフタＬＳ２０２では、入力端子ＩＮ２１０にクロック信号ＣＬＫ２が入力される。また、出力端子ＯＵＴ２１０からの出力信号が図２のＮＭＯＳトランジスタＭＮ２０２のゲートに出力される。
【０１１４】
ＰＭＯＳトランジスタＭＰ２１１（第３のトランジスタ）は、ソースがＨＶＤＤ電源端子（第３の電圧供給端子）、ドレインが出力端子ＯＵＴ２１０Ｂ（第３のノード）、ゲートがノードＮ２１１に接続される。ＰＭＯＳトランジスタＭＰ２１２（第４のトランジスタ）は、ソースがＨＶＤＤ電源端子、ドレインが出力端子ＯＵＴ２１０（第４のノード）、ゲートがノードＮ２１２に接続される。
【０１１５】
ＮＭＯＳトランジスタＭＮ２１１（第５のトランジスタ）は、ドレインが出力端子ＯＵＴ２１０Ｂ、ソースが電源端子ＶＤ、ゲートが出力端子ＯＵＴ２１０に接続される。ＮＭＯＳトランジスタＭＮ２１２（第６のトランジスタ）は、ドレインが出力端子ＯＵＴ２１０、ソースが電源端子ＶＤ、ゲートが出力端子ＯＵＴ２１０Ｂに接続される。ここで、電源端子ＶＤは、図８のノードＮ２０１と接続されている。なお、レベルシフタＬＳ２０２では、この電源端子ＶＤは図８のノードＮ２０２と接続されることになる。
【０１１６】
インバータ回路ＩＶ２１０は、入力端が入力端子ＩＮ２１０、出力端がインバータ回路ＩＶ２１１の入力端に接続される。インバータ回路ＩＶ２１１は、入力端がインバータ回路ＩＶ２１０の出力端、出力端がノードＮ２１１に接続される。インバータ回路ＩＶ２１２は、入力端がノードＮ２１１、出力端がノードＮ２１２に接続される。
【０１１７】
インバータ回路ＩＶ２１１（第１のインバータ回路）は、図１０に示すように、ＰＭＯＳトランジスタＭＰ２１３と、ＮＭＯＳトランジスタＭＮ２１３とを有する。ＰＭＯＳトランジスタＭＰ２１３、ＮＭＯＳトランジスタＭＮ２１３は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２１３、ＮＭＯＳトランジスタＭＮ２１３の共通ノードがインバータ回路ＩＶ２１１の出力端（ノードＮ２１１）となる。また、ＰＭＯＳトランジスタＭＰ２１３、ＮＭＯＳトランジスタＭＮ２１３のゲートには、インバータ回路ＩＶ２１０の出力信号が入力される。このため、インバータ回路ＩＶ２１１からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【０１１８】
また、インバータ回路ＩＶ２１２（第２のインバータ回路）は、図１０に示すように、ＰＭＯＳトランジスタＭＰ２１４と、ＮＭＯＳトランジスタＭＮ２１４とを有する。ＰＭＯＳトランジスタＭＰ２１４、ＮＭＯＳトランジスタＭＮ２１４は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２１４、ＮＭＯＳトランジスタＭＮ２１４の共通ノードがインバータ回路ＩＶ２１２の出力端（ノードＮ２１２）となる。また、ＰＭＯＳトランジスタＭＰ２１４、ＮＭＯＳトランジスタＭＮ２１４のゲートには、インバータ回路ＩＶ２１１の出力信号が入力される。このため、インバータ回路ＩＶ２１２からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【０１１９】
次に、図１１にレベルシフタＬＳ２０３の構成を示す。なお、レベルシフタＬＳ２０４は、レベルシフタＬＳ２０３とほぼ同様の構成のため、特に断らない限り説明は省略する。図１１に示すように、レベルシフタＬＳ２０３は、ＰＭＯＳトランジスタＭＰ２２１、ＭＰ２２２、ＭＰ２３１、ＭＰ２３２、ＭＰ２４１、ＭＰ２４２と、ＮＭＯＳトランジスタＭＮ２２１、ＭＮ２２２、ＭＮ２３１、ＭＮ２３２と、入力端子ＩＮ２１１と、出力端子ＯＵＴ２１１、ＯＵＴ２１１Ｂと、インバータ回路ＩＶ２２０、ＩＶ２２１、ＩＶ２２２とを有する。この入力端子ＩＮ２１１にクロック信号ＣＬＫ１が入力される。また、出力端子ＯＵＴ２１１からの出力信号が図８のＮＭＯＳトランジスタＭＮ２０３のゲートに出力される。
【０１２０】
なお、レベルシフタＬＳ２０４では、入力端子ＩＮ２１１にクロック信号ＣＬＫ２が入力される。また、出力端子ＯＵＴ２１１からの出力信号が図８のＮＭＯＳトランジスタＭＮ２０４のゲートに出力される。
【０１２１】
ＰＭＯＳトランジスタＭＰ２２１（第９のトランジスタ）は、ソースがＨＶＤＤ端子、ドレインがノードＮ２３１（第７のノード）、ゲートがノードＮ２２１に接続される。ＰＭＯＳトランジスタＭＰ２２２（第１０のトランジスタ）は、ソースがＨＶＤＤ端子、ドレインがノードＮ２３２（第８のノード）、ゲートがノードＮ２２２に接続される。
【０１２２】
ＮＭＯＳトランジスタＭＮ２２１（第１５のトランジスタ）は、ドレインがノードＮ２３１、ソースが電源端子ＶＤ（第４の電圧供給端子）、ゲートがノードＮ２３２に接続される。ＮＭＯＳトランジスタＭＮ２２２（第１６のトランジスタ）は、ドレインがノードＮ２３２、ソースが電源端子ＶＤ、ゲートがノードＮ２３１に接続される。ここで、電源端子ＶＤは、図８のノードＮ２０２と接続されている。なお、レベルシフタＬＳ２０４では、この電源端子ＶＤは図８のノードＮ２０３と接続されることになる。
【０１２３】
インバータ回路ＩＶ２２０は、入力端が入力端子ＩＮ２１１、出力端がインバータ回路ＩＶ２２１の入力端に接続される。インバータ回路ＩＶ２２１は、入力端がインバータ回路ＩＶ２２０の出力端、出力端がノードＮ２２１に接続される。インバータ回路ＩＶ２２２は、入力端がノードＮ２２１、出力端がノードＮ２２２に接続される。
【０１２４】
インバータ回路ＩＶ２２１（第３のインバータ回路）は、図１１に示すように、ＰＭＯＳトランジスタＭＰ２２３と、ＮＭＯＳトランジスタＭＮ２２３とを有する。ＰＭＯＳトランジスタＭＰ２２３、ＮＭＯＳトランジスタＭＮ２２３は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２２３、ＮＭＯＳトランジスタＭＮ２２３の共通ノードがインバータ回路ＩＶ２２１の出力端（ノードＮ２２１）となる。また、ＰＭＯＳトランジスタＭＰ２２３、ＮＭＯＳトランジスタＭＮ２２３のゲートには、インバータ回路ＩＶ２２０の出力信号が入力される。このため、インバータ回路ＩＶ２２１からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【０１２５】
また、インバータ回路ＩＶ２２２（第４のインバータ回路）は、図１１に示すように、ＰＭＯＳトランジスタＭＰ２２４と、ＮＭＯＳトランジスタＭＮ２２４とを有する。ＰＭＯＳトランジスタＭＰ２２４、ＮＭＯＳトランジスタＭＮ２２４は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２２４、ＮＭＯＳトランジスタＭＮ２２４の共通ノードがインバータ回路ＩＶ２２２の出力端（ノードＮ２２２）となる。また、ＰＭＯＳトランジスタＭＰ２２４、ＮＭＯＳトランジスタＭＮ２２４のゲートには、インバータ回路ＩＶ２２１の出力信号が入力される。このため、インバータ回路ＩＶ２２２からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【０１２６】
ＰＭＯＳトランジスタＭＰ２３１（第１１のトランジスタ）は、ソースが接地端子ＧＮＤ（第５の電圧供給端子）、ドレインがノードＮ２４１（第９のノード）、ゲートがノードＮ２３２に接続される。ＰＭＯＳトランジスタＭＰ２３２（第１２のトランジスタ）は、ソースが接地端子ＧＮＤ、ドレインがノードＮ２４２（第１０のノード）、ゲートがノードＮ２３１に接続される。ＰＭＯＳトランジスタＭＰ２４１（第１３のトランジスタ）は、ソースがノードＮ２４１、ドレインが出力端子ＯＵＴ２１１Ｂ（第１１のノード）、ゲートが電源端子ＶＤに接続される。ＰＭＯＳトランジスタＭＰ２４２（第１４のトランジスタ）は、ソースがノードＮ２４２、ドレインが出力端子ＯＵＴ２１１（第１２のノード）、ゲートが電源端子ＶＤに接続される。
【０１２７】
ＮＭＯＳトランジスタＭＮ２３１（第１７のトランジスタ）は、ドレインが出力端子ＯＵＴ２１１Ｂ、ソースが電源端子ＶＥ（第６の電圧供給端子）、ゲートが出力端子ＯＵＴ２１１に接続される。ＮＭＯＳトランジスタＭＮ２３２（第１８のトランジスタ）は、ドレインが出力端子ＯＵＴ２１１、ソースが電源端子ＶＥ、ゲートが出力端子ＯＵＴ２１１Ｂに接続される。ここで、電源端子ＶＥは、図８のノードＮ２０３と接続されている。なお、レベルシフタＬＳ２０４では、この電源端子ＶＣは図８の出力端子ＯＵＴ２０１と接続されることになる。
【０１２８】
なお、上記レベルシフタＬＳ２０１、ＬＳ２０２、ＬＳ２０３、ＬＳ２０４を構成する全てのＰＭＯＳトランジスタ、ＮＭＯＳトランジスタは、ゲート酸化膜の耐圧が電源電圧ＶＤＤ以下の低耐圧トランジスタであるものとする。また、ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｐ及びＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎは、それぞれ１／２ＶＤＤ以下であるものとする。また、図１１からもわかるようにレベルシフタＬＳ２０３（及びＬＳ２０４）は、ノードＮ２３１、Ｎ２３２で接続される２つのレベルシフタで構成されているとみなすこともできる。そして、この２つのレベルシフタにおいても高電側位電源電圧と低電位側の電位差がＶＤＤ以内となっている。
【０１２９】
ここで、レベルシフタＬＳ２０１の動作を中心に回路ユニット２０１について説明する。なお、レベルシフタＬＳ２０２の動作は、入力クロック信号がＣＬＫ２である以外は、レベルシフタＬＳ２０１と同様なため説明は省略する。図１２に、レベルシフタＬＳ２０１の入力端子ＩＮ２１０に入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ２１０（及び反転出力端子ＯＵＴ２１０Ｂ）、及び、ノードＮ２１１、Ｎ２１２の電位の関係をまとめた表を示す。
【０１３０】
図１２の表に示すように、入力端子ＩＮ２１０に入力するクロック信号ＣＬＫ１がロウレベル（接地電圧ＧＮＤ）のとき、出力端子ＯＵＴ２１０、ＯＵＴ２１０Ｂの電位がそれぞれ−１／２ＶＤＤ、１／２ＶＤＤとなる。また、ノードＮ２１１、Ｎ２１２の電位がそれぞれ接地電圧ＧＮＤ、１／２ＶＤＤとなる。逆に、入力端子ＩＮ２１０に入力するクロック信号ＣＬＫ１がハイレベル（電源電圧ＶＤＤ）のとき、出力端子ＯＵＴ２１０、ＯＵＴ２１０Ｂの電位がそれぞれ１／２ＶＤＤ、−１／２ＶＤＤとなる。また、ノードＮ２１１、Ｎ２１２の電位がそれぞれ１／２ＶＤＤ、接地電圧ＧＮＤとなる。
【０１３１】
なお、レベルシフタＬＳ２０２もクロック信号ＣＬＫ２に応じて同様の動作を行う。このように、レベルシフタＬＳ２０１、ＬＳ２０２の各トランジスタのゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。
【０１３２】
また、上述のようにクロック信号ＣＬＫ１がロウレベルのとき−１／２ＶＤＤ、ハイレベルのとき１／２ＶＤＤが、レベルシフタＬＳ２０１から出力される。そして、このレベルシフタＬＳ２０１からの出力に応じて、図８のＮＭＯＳトランジスタＭＮ２０１のオン、オフが制御される。なお、レベルシフタＬＳ２０２も、クロック信号ＣＬＫ２がロウレベルのとき−１／２ＶＤＤ、ハイレベルのとき１／２ＶＤＤを出力する。そして、このレベルシフタＬＳ１０２からの出力に応じて、図８のＮＭＯＳトランジスタＭＮ２０２のオン、オフが制御される。このように、ＮＭＯＳトランジスタＭＮ２０１、ＭＮ２０２のゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。よって、回路ユニット２０１で使用するトランジスタを全て低耐圧トランジスタとすることができる。
【０１３３】
ここで更に、昇圧回路２００の初期状態を考える。昇圧回路２００の初期状態では、コンデンサＣ２０１が充電されておらず、クロック信号ＣＬＫ３がロウレベルであっても、ノードＮ２０１が負電位側に昇圧されない。このため、ノードＮ２０１の電位が−１／２ＶＤＤではなく、ＧＮＤである。よって、レベルシフタＬＳ２０１の低電位側の電源電圧である電源端子ＶＤの電位もＧＮＤとなる。
【０１３４】
ここで、図２３に示した電界緩和回路技術を用いた従来のレベルシフタＬＳ３０では低電位側の電源電圧がＧＮＤの場合、ＮＭＯＳトランジスタＭＮ２２もしくはＭＮ２１がオンしないため、出力端子ＯＵＴ１０の電位が不定となっていた。
【０１３５】
しかし、本実施の形態２のレベルシフタＬＳ２０１では、電源端子ＶＤの電位がＧＮＤであっても、ＮＭＯＳトランジスタＭＰ２１２もしくはＭＰ２１１のソース−ゲート間の電位差を１／２ＶＤＤとすることができ、ＮＭＯＳトランジスタＭＮ２１２もしくはＭＮ２１１をオンさせることができる。よって、出力端子ＯＵＴ２１０の電位が不定となることがなく、レベルシフタＬＳ２０１が初期状態においても正常に動作する。このため、ＮＭＯＳトランジスタＭＮ２０１を確実にオフさせることができ、回路ユニット２０１の正常動作が可能となる。
【０１３６】
次に、レベルシフタＬＳ２０３の動作を中心に回路ユニット２０２について説明する。なお、レベルシフタＬＳ２０４の動作は、入力クロック信号がＣＬＫ２である以外は、レベルシフタＬＳ２０３と同様なため説明は省略する。図１３に、レベルシフタＬＳ２０３の入力端子ＩＮ２１１に入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ２１１（及び反転出力端子ＯＵＴ２１１Ｂ）、及び、ノードＮ２２１、Ｎ２２２、Ｎ２３１、Ｎ２３２、Ｎ２４１、Ｎ２４２の電位の関係をまとめた表を示す。但し、「Ｖｔｐ」はＰＭＯＳトランジスタのスレッショルド電圧である。
【０１３７】
図１３の表に示すように、入力端子ＩＮ２１１に入力するクロック信号ＣＬＫ１がロウレベル（接地電圧ＧＮＤ）のとき、出力端子ＯＵＴ２１１、ＯＵＴ２１１Ｂの電位がそれぞれ−ＶＤＤ、ＧＮＤとなる。また、ノードＮ２２１、Ｎ２２２の電位がそれぞれＧＮＤ、１／２ＶＤＤとなる。ノードＮ２３１、Ｎ２３２の電位がそれぞれ１／２ＶＤＤ、−１／２ＶＤＤとなる。ノードＮ２４１、Ｎ２４２の電位がそれぞれＧＮＤ、−ＶＤＤ＋Ｖｔｐとなる。
【０１３８】
逆に、入力端子ＩＮ２１１に入力するクロック信号ＣＬＫ１がハイレベル（電源電圧ＶＤＤ）のとき、出力端子ＯＵＴ２１１、ＯＵＴ２１１Ｂの電位がそれぞれＧＮＤ、−ＶＤＤとなる。また、ノードＮ２２１、Ｎ２２２の電位がそれぞれ１／２ＶＤＤ、ＧＮＤとなる。ノードＮ２３１、Ｎ２３２の電位がそれぞれ−１／２ＶＤＤ、１／２ＶＤＤとなる。ノードＮ２４１、Ｎ２４２の電位がそれぞれ−ＶＤＤ＋Ｖｔｐ、ＧＮＤとなる。
【０１３９】
なお、レベルシフタＬＳ２０４もクロック信号ＣＬＫ２に応じて同様の動作を行う。このように、レベルシフタＬＳ２０３、ＬＳ２０４の各トランジスタのゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。
【０１４０】
また、上述のようにクロック信号ＣＬＫ１がロウレベルのとき−ＶＤＤ、ハイレベルのときＧＮＤが、レベルシフタＬＳ２０３から出力される。そして、このレベルシフタＬＳ２０３からの出力に応じて、図８のＮＭＯＳトランジスタＭＮ２０３のオン、オフが制御される。なお、レベルシフタＬＳ２０４も、クロック信号ＣＬＫ２がロウレベルのとき−ＶＤＤ、ハイレベルのときＧＮＤが、レベルシフタＬＳ２０３から出力される。そして、このレベルシフタＬＳ２０４からの出力に応じて、図８のＮＭＯＳトランジスタＭＮ２０４のオン、オフが制御される。このように、ＮＭＯＳトランジスタＭＮ２０３、ＭＮ２０４のゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。よって、回路ユニット２０２で使用するトランジスタを全て低耐圧トランジスタとすることができる。
【０１４１】
以上、昇圧回路２００では、使用するトランジスタを全て低耐圧トランジスタとしても、出力電圧ＶＯＵＴを−ＶＤＤとすることができる。また、図２３に示した電界緩和回路技術を用いた従来のレベルシフタを用いた場合、動作開始時の初期状態でレベルシフタが不定な電位を出力するため、負電位側の昇圧動作を行えなかった。しかし、本実施の形態２の昇圧回路２００のレベルシフタＬＳ２０１は、動作開始時の初期状態であって不定な電圧を出力しない。このため、昇圧回路２００が正常に昇圧動作を開始することができる。
【０１４２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、昇圧回路１００または２００を更に多段構成にして、出力電圧を２ＶＤＤより高電位側、または−ＶＤＤより負電位側に昇圧してもよい。
【０１４３】
また、実施の形態１、２では、各コンデンサの一端に印加されるインバータ回路が出力する出力信号の振幅レベルを１／２ＶＤＤとしている。しかし、この振幅レベルを、１／２ＶＤＤ以下としてもよい。例えば、実施の形態１で、回路ユニット１０１のインバータ回路ＩＶ１０２のＨＶＤＤ端子の電位を１／２ＶＤＤから電位ΔＶ１分低くする。但し、この場合、コンデンサＣ１０１の他端に接続されるノードの電位の昇圧レベルも、１／２ＶＤＤよりΔＶ１分低下することになる。よって、レベルシフタＬＳ１０１、ＬＳ１０２のＨＶＤＤ端子の電位も同様に１／２ＶＤＤからΔＶ１低くする。また、ＮＭＯＳトランジスタＭＮ１２１、１２２のゲートに印加される電位、および、インバータ回路ＩＶ１１０の高電位側の電源電圧を、そのＨＶＤＤ端子の電位の２倍の電位とする。
【符号の説明】
【０１４４】
１００、２００ 昇圧回路
ＭＰ１０１〜ＭＰ１０４、ＭＰ１１１、ＭＰ１１２、ＭＰ１２１、ＭＰ１２２、ＭＰ１３１、ＭＰ１３２、ＭＰ２１１、ＭＰ２１２、ＭＰ２２１、ＭＰ２２２、ＭＰ２３１、ＭＰ２３２、ＭＰ２４１、ＭＰ２４２ ＰＭＯＳトランジスタ
ＭＮ２０１〜ＭＮ２０４、ＭＮ１１１、ＭＮ１１２、ＭＮ１２１、ＭＮ１２２、ＭＮ１３１、ＭＮ１３２、ＭＮ１４１、ＭＮ１４２、ＭＮ１５１、ＭＮ１５２、ＭＮ１６１、ＭＮ１６２、ＭＮ２１１、ＭＮ２１２、ＭＮ２２１、ＭＮ２２２、ＭＮ２３１、ＭＮ２３２ ＮＭＯＳトランジスタ
ＬＳ１０１〜ＬＳ１０４、ＬＳ２０１〜ＬＳ２０４ レベルシフタ
ＩＶ１０１〜ＩＶ１０４、ＩＶ１１０、ＩＶ１１１、ＩＶ２０１〜ＩＶ２０４、ＩＶ２１０、ＩＶ２１１、ＩＶ２１２、ＩＶ２２０、ＩＶ２２１、ＩＶ２２２ インバータ回路
Ｃ１０１、Ｃ１０２、Ｃ２０１、Ｃ２０２ コンデンサ
【技術分野】
【０００１】
本発明は、昇圧回路に関するものである。
【背景技術】
【０００２】
従来の正電位の昇圧回路１を図１４に示す。図１４に示すように、昇圧回路１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、コンデンサＣ１と、レベルシフタＬＳ１、ＬＳ２と、アンプＡＭＰ１を有する。ＰＭＯＳトランジスタＭＰ１は、電源電圧端子ＶＤＤとノードＮ１との間に接続される。また、ゲートにレベルシフタＬＳ１の出力信号が入力される。ＰＭＯＳトランジスタＭＰ２は、ノードＮ１とノードＮ２との間に接続される。また、ゲートにレベルシフタＬＳ２の出力信号が入力される。
【０００３】
レベルシフタＬＳ１は、クロック信号ＣＬＫ１を入力し、出力クロック信号をＰＭＯＳトランジスタＭＰ１のゲートへ出力する。レベルシフタＬＳ１の電源電圧は、高電位側がノードＮ１、低電位側が接地端子ＧＮＤから供給される。レベルシフタＬＳ２は、クロック信号ＣＬＫ２を入力し、出力クロック信号をＰＭＯＳトランジスタＭＰ２のゲートへ出力する。レベルシフタＬＳ２の電源電圧は、高電位側が出力端子ＯＵＴ１、低電位側が接地端子ＧＮＤから供給される。なお、便宜上、符号「ＶＤＤ」「ＧＮＤ」は、端子名を示すと同時に、その端子が供給する電圧を示すものとする。また、出力端子ＯＵＴ１の電圧をＶＯＵＴとする。
【０００４】
コンデンサＣ１は、一端がアンプＡＭＰ１の出力、他端がノードＮ１に接続される。アンプＡＭＰ１は、クロック信号ＣＬＫ３を入力し、出力クロック信号をコンデンサＣ１の一端に出力する。なお、アンプＡＭＰ１の電源電圧は、高電位側が電源電圧端子ＶＤＤ、低電位側が接地端子ＧＮＤから供給される。
【０００５】
図１５に昇圧回路１の動作を示すタイミングチャートを示す。図１５に示すように、時刻ｔ１〜ｔ２の期間、クロック信号ＣＬＫ１はロウレベルとなり、ＰＭＯＳトランジスタＭＰ１がオン状態となる。よって、電源電圧端子ＶＤＤとノードＮ１が電気的に接続され、ノードＮ１の電位が電源電圧ＶＤＤとなる。一方、この期間において、クロック信号ＣＬＫ３はロウレベルであるためコンデンサＣ１の一端の電位は接地電圧ＧＮＤであり、コンデンサＣ１が充電される。
【０００６】
時刻ｔ３〜ｔ６の期間、クロック信号ＣＬＫ３はハイレベルとなり、コンデンサＣ１の他端の電位が電源電圧ＶＤＤとなる。このため、充電されたコンデンサＣ１の一端の電位が昇圧され、ノードＮ１の電位が２ＶＤＤとなる。また、時刻ｔ４〜ｔ５の期間、クロック信号ＣＬＫ２がロウレベルとなり、ＰＭＯＳトランジスタＭＰ２がオン状態となる。よって、ノードＮ１と出力端子ＯＵＴ１が電気的に接続され、出力電圧ＶＯＵＴが２ＶＤＤとなる。
【０００７】
ここで、時刻ｔ３〜ｔ６の期間、ノードＮ１の電位が２ＶＤＤとなる。このため、電源電圧端子ＶＤＤに電流の逆流を防ぐため、時刻ｔ２〜ｔ６の期間、ＰＭＯＳトランジスタＭＰ１をオフさせる必要がある。よって、時刻ｔ２〜ｔ６の期間、ＰＭＯＳトランジスタＭＰ１をオフさせるため、図１６に示すような構成のレベルシフタＬＳ１を用いる。
【０００８】
図１６にレベルシフタＬＳ１の詳細な回路構成を示す。なお、レベルシフタＬＳ２も同様の構成である。レベルシフタＬＳ１は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、入力端子ＩＮ１０と、出力端子ＯＵＴ１０、ＯＵＴ１０Ｂと、インバータ回路ＩＶ１０とを有する。
【０００９】
ＰＭＯＳトランジスタＭＰ１１は、電源電圧端子ＶＤＤと出力端子ＯＵＴ１０Ｂとの間に接続される。また、ゲートが出力端子ＯＵＴ１０に接続される。ＰＭＯＳトランジスタＭＰ１２は、電源電圧端子ＶＤＤと出力端子ＯＵＴ１０との間に接続される。また、ゲートが出力端子ＯＵＴ１０Ｂに接続される。ＮＭＯＳトランジスタＭＮ１１は、出力端子ＯＵＴ１０Ｂと接地端子ＧＮＤとの間に接続される。また、ゲートが入力端子ＩＮ１０に接続される。ＮＭＯＳトランジスタＭＮ１２は、出力端子ＯＵＴ１０と接地端子ＧＮＤとの間に接続される。また、ゲートがインバータ回路ＩＶ１０の出力端子に接続される。
【００１０】
図１７に、レベルシフタＬＳ１の入力端子ＩＮに入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ１０（及び反転出力端子ＯＵＴ１０Ｂ）の電位の関係をまとめた表を示す。このように、クロック信号ＣＬＫ１がロウレベル（図の「Ｌ」）のとき、レベルシフタＬＳ１の出力は接地電圧ＧＮＤ、クロック信号ＣＬＫ１がハイレベル（図の「Ｈ」）のとき、レベルシフタＬＳ１の出力は２ＶＤＤの電位となる。
【００１１】
ここで、レベルシフタＬＳ１の電源電圧のハイレベル側とロウレベル側の電位差は、２×ＶＤＤとなる。このため、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２及びＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、電源電圧ＶＤＤの２倍の電位差に耐えられる高耐圧トランジスタで構成する必要がある。但し、高耐圧トランジスタは、ゲート酸化膜を厚くする必要があり、ゲート酸化膜が厚いほど大きなチャンネル長が必要となるため、厚膜トランジスタは、レイアウト面積を大きくとる問題を有する。
【００１２】
また、図１８に負電圧−ＶＤＤを生成する昇圧回路２の構成を示す。図１８に示すように、昇圧回路２は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、コンデンサＣ１と、レベルシフタＬＳ３、ＬＳ４と、アンプＡＭＰ１を有する。昇圧回路２の動作タイミングチャートは、図１５の昇圧回路１のタイミングチャートの極性が異なる以外は、基本的に同様であるため省略する。更に、レベルシフタＬＳ３（及びＬＳ４）の構成を図１９に示す。また、図２０にレベルシフタＬＳ３の入力端子ＩＮに入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ１０（及び反転出力端子ＯＵＴ１０Ｂ）の電位の関係をまとめた表を示す。レベルシフタＬＳ３も、レベルシフタＬＳ１と同様、電源電圧のハイレベル側とロウレベル側の電位差は、２×ＶＤＤとなる。このため、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２及びＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、高耐圧トランジスタで構成する必要がある。
【００１３】
なお、昇圧回路の例として特許文献１のような技術が開示されている。しかし、この技術でも、昇圧回路１と同様に、高耐圧トランジスタの使用が前提となっている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−１２９８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ワンチップ化された集積装置において、図１６のレベルシフタＬＳ１や図１９のレベルシフタＬＳ３のような高耐圧トランジスタを使用した回路は、耐圧が電源電圧ＶＤＤ程度の低耐圧トランジスタを使用した回路と製造プロセスを分けて作成される。このため、製造工程が複雑化し、製造期間や製造コストの増大要因となる。また、ゲート酸化膜が厚膜となる高耐圧トランジスタは、レイアウト面積が大きくなるため、チップ面積の増大の要因にもなる。
【００１６】
このため、レベルシフタＬＳ１のように厚膜トランジスタを使用せず、低耐圧トランジスタでレベルシフタを構成するのに電界緩和回路技術を用いることが考えられる。このような電界緩和回路技術を用いて構成したレベルシフタＬＳ１０を図２１に示す。
【００１７】
図２１に示すように、レベルシフタＬＳ１０は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２と、入力端子ＩＮ１０と、出力端子ＯＵＴ１０、ＯＵＴ１０Ｂと、インバータ回路ＩＶ１０とを有する。
【００１８】
ＰＭＯＳトランジスタＭＰ１１は、電源電圧端子ＶＤＤとノードＮ１１との間に接続される。また、ゲートがノードＮ１２に接続される。ＰＭＯＳトランジスタＭＰ１２は、電源電圧端子ＶＤＤとノードＮ１２との間に接続される。また、ゲートがノードＮ１１に接続される。ＰＭＯＳトランジスタＭＰ２１は、ノードＮ１１と出力端子ＯＵＴ１０Ｂとの間に接続される。ＰＭＯＳトランジスタＭＰ２２は、ノードＮ１２と出力端子ＯＵＴ１０との間に接続される。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲートは、電源電圧端子ＶＤＤが接続される。
【００１９】
ＮＭＯＳトランジスタＭＮ１１は、ノードＮ２１と接地端子ＧＮＤとの間に接続される。また、ゲートが入力端子ＩＮ１０に接続される。ＮＭＯＳトランジスタＭＮ１２は、ノードＮ２２と接地端子ＧＮＤとの間に接続される。また、ゲートがインバータ回路ＩＶ１０の出力端子に接続される。ＮＭＯＳトランジスタＭＮ２１は、出力端子ＯＵＴ１０ＢとノードＮ２１との間に接続される。ＮＭＯＳトランジスタＭＮ２２は、出力端子ＯＵＴ１０とノードＮ２２との間に接続される。また、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、ゲートが電源電圧端子ＶＤＤに接続される。
【００２０】
図２２に、レベルシフタＬＳ１０の入力端子ＩＮ１０に入力するクロック信号と、出力端子ＯＵＴ１０（及び反転出力端子ＯＵＴ１０Ｂ）の電位及び各ノードの電位の関係をまとめた表を示す。但し、「Ｖｔｐ」はＰＭＯＳトランジスタのスレッショルド電圧、「Ｖｔｎ」はＮＭＯＳトランジスタのスレッショルド電圧である。
【００２１】
図２２の表に示すように、入力端子ＩＮ１０に入力するクロック信号がロウレベル（図の「Ｌ」）のとき、レベルシフタＬＳ１と同様、出力端子ＯＵＴ１０、ＯＵＴ１０Ｂの電位がそれぞれ接地電圧ＧＮＤ、２ＶＤＤとなる。しかし、各ノードの電位は図２２の表に示すようになり、各トランジスタのゲート−ドレイン間もしくはゲート−ソース間の電位差は、電源電圧ＶＤＤ以内に収まる。このことは、入力端子ＩＮ１０に入力するクロック信号がハイレベル（図の「Ｈ」）のときも同様である。この電界緩和回路技術を用いたレベルシフタＬＳ１０を、昇圧回路１のＬＳ１と交換することで、昇圧回路１で使用するトランジスタを全て低耐圧トランジスタとすることができる。
【００２２】
なお、負電圧を生成する昇圧回路２に、昇圧回路１と同様、電界緩和回路技術を用いて構成した場合のレベルシフタＬＳ３０の回路構成を図２３に示す。また、図２４に、レベルシフタＬＳ３０の入力端子ＩＮ１０に入力するクロック信号と、出力端子ＯＵＴ１０（及び反転出力端子ＯＵＴ１０Ｂ）の電位及び各ノードの電位の関係をまとめた表を示す。
【００２３】
ここで、例えばレベルシフタＬＳ１０の場合、高電位側の電源電圧は、図１４のノードＮ１の電位を利用している。このため、昇圧回路１の動作開始時の初期状態では、ノードＮ１の電位が昇圧されておらず２ＶＤＤではなくＶＤＤである。よって、入力端子ＩＮ１０に入力するクロック信号ＣＬＫ１がハイレベルの場合であっても、図２１のＰＭＯＳトランジスタＭＰ２２がオンせず、出力端子ＯＵＴ１０からの出力電位が不定となる。このため、図１４のＰＭＯＳトランジスタＭＰ１をオフさせることができない。結果として、昇圧回路１が昇圧動作を行うことができず、出力電圧ＶＯＵＴを２ＶＤＤとすることができない。このため、電界緩和回路技術を用いて構成したレベルシフタを使用することができず、低耐圧トランジスタで昇圧回路１を構成することができない問題があった。
【００２４】
更に、昇圧回路２においても、レベルシフタＬＳ３０の低電位側の電源電圧は、図１８のノードＮ１の電位を利用している。このため、昇圧回路２の動作開始時の初期状態では、ノードＮ１の電位が負側に昇圧されておらず−ＶＤＤではなく接地電圧ＧＮＤとなっている。よって、入力端子ＩＮ１０に入力するクロック信号ＣＬＫ１がロウレベルの場合であっても、図２３のＮＭＯＳトランジスタＭＮ２２がオンせず、出力端子ＯＵＴ１０からの出力電位が不定となる。このため、図１８のＮＭＯＳトランジスタＭＮ１をオフさせることができない。結果として、昇圧回路２が負電位側に昇圧動作を行うことができず、出力電圧ＶＯＵＴを−ＶＤＤとすることができない。このため、電界緩和回路技術を用いて構成したレベルシフタを使用することができず、昇圧回路１と同様、低耐圧トランジスタで昇圧回路２を構成することができない問題があった。
【課題を解決するための手段】
【００２５】
本発明は、第１の電源電圧を、正側または負側の所定の電圧に昇圧する昇圧回路であって、第１のノードに接続される第１のトランジスタと、一端が前記第１のノードに接続され、前記第１のトランジスタの活性化時に前記第１のノードの電圧で充電される第１の容量素子と、前記第１のトランジスタの制御端子に第１の制御信号を出力する第１の制御信号生成回路を有し、前記第１の容量素子は、前記第１のトランジスタの非活性化時に、他端に印加される前記第１の電源電圧の１／２以下の電圧により前記第１のノードの電位を、正側または負側の第２の電圧に昇圧し、前記第１の制御信号生成回路は、前記第１のトランジスタの非活性化時の前記第１の制御信号の電位を、前記第２の電位とし、前記第１のトランジスタの活性化時の前記第１の制御信号の電位を、前記第２の電位との差が前記第１の電源電圧以内となる電位とする昇圧回路である。
【００２６】
本発明にかかる昇圧回路は、制御信号生成回路の動作電圧の範囲を、第２の電位から第１の電源電圧以内とする。このため、当該昇圧回路の初期状態で、第１のノードが昇圧されていなくても、制御信号生成回路から不定な電圧の制御信号生成回路が出力されない。このため、耐圧が第１の電源電圧以内であるトランジスタで制御信号生成回路を構成することができる。
【発明の効果】
【００２７】
本発明にかかる昇圧回路は、耐圧が第１の電源電圧以内の低耐圧トランジスタを使用して構成することができ、回路規模の削減、製造工程の簡素化が行える。
【図面の簡単な説明】
【００２８】
【図１】実施の形態１にかかる半導体記憶装置のブロック図である。
【図２】実施の形態１にかかる正電位の昇圧回路１００の回路構成である。
【図３】実施の形態１にかかる昇圧回路１００の動作タイミングチャートである。
【図４】実施の形態１にかかるレベルシフタＬＳ１０１の回路構成である。
【図５】実施の形態１にかかるレベルシフタＬＳ１０３の回路構成である。
【図６】実施の形態１にかかるレベルシフタＬＳ１０１の入出力信号と、各ノードの電位の関係をまとめた表である。
【図７】実施の形態１にかかるレベルシフタＬＳ１０３の入出力信号と、各ノードの電位の関係をまとめた表である。
【図８】実施の形態２にかかる負電位の昇圧回路２００の回路構成である。
【図９】実施の形態２にかかる昇圧回路２００の動作タイミングチャートである。
【図１０】実施の形態２にかかるレベルシフタＬＳ２０１の回路構成である。
【図１１】実施の形態２にかかるレベルシフタＬＳ２０３の回路構成である。
【図１２】実施の形態２にかかるレベルシフタＬＳ２０１の入出力信号と、各ノードの電位の関係をまとめた表である。
【図１３】実施の形態２にかかるレベルシフタＬＳ２０３の入出力信号と、各ノードの電位の関係をまとめた表である。
【図１４】従来の正電位の昇圧回路１の回路構成である。
【図１５】従来の昇圧回路１の動作タイミングチャートである。
【図１６】従来のレベルシフタＬＳ１の回路構成である。
【図１７】従来のレベルシフタＬＳ１の入出力信号の電位の関係をまとめた表である。
【図１８】従来の負電位の昇圧回路２の回路構成である。
【図１９】従来のレベルシフタＬＳ３の回路構成である。
【図２０】従来のレベルシフタＬＳ３の入出力信号の電位の関係をまとめた表である。
【図２１】従来のレベルシフタＬＳ１０の回路構成である。
【図２２】従来のレベルシフタＬＳ１０の入出力信号と、各ノードの電位の関係をまとめた表である。
【図２３】従来のレベルシフタＬＳ３０の回路構成である。
【図２４】従来のレベルシフタＬＳ３０の入出力信号と、各ノードの電位の関係をまとめた表である。
【発明を実施するための形態】
【００２９】
発明の実施の形態１
【００３０】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明をフラッシュメモリ等の半導体記憶装置における正の昇圧回路に適用したものである。
【００３１】
図１に本実施の形態１にかかる半導体記憶装置ＭＥＭ１のブロック構成図を示す。図１に示すように、半導体記憶装置ＭＥＭ１は、メモリセルアレイＣＥＬＬと、アドレスバッファＡＤＤＢと、ロウレコーダＬＤＥＣと、カラムデコーダＣＤＥＣと、カラムセレクタＣＳＥＬと、消去回路ＲＳＥＴと、スイッチ回路ＳＷと、高電圧生成回路ＰＣＨＲＧＥと、負電圧生成回路ＮＣＨＲＧＥとを有する。
【００３２】
メモリセルアレイＣＥＬＬは、マトリクス状に記憶素子が配置されている。各記憶素子には、ビット線、ワード線が接続されている。ロウデコーダＬＤＥＣは、アドレスバッファＡＤＤＢから送られてくるロウアドレスデータに応じて、１つのワード線を選択する。カラムデコーダＣＤＥＣは、アドレスバッファＡＤＤＢから送られてくるカラムアドレスデータに応じて、１つのビット線を選択する。カラムセレクタＣＳＥＬは、カラムデコーダＣＤＥＣが選択したビット線をデータ線と接続する。
【００３３】
高電圧生成回路ＰＣＨＲＧＥは、電源電圧ＶＤＤよりも高い電圧ＶＰＰを生成する。負電圧生成回路ＮＣＨＲＧＥは、接地電圧ＧＮＤよりも低い負電圧ＶＫＫを生成する。スイッチ回路ＳＷは、高電圧生成回路ＰＣＨＲＧＥもしくは負電圧生成回路ＮＣＨＲＧＥが生成した電圧を必要に応じて、ロウデコーダＬＤＥＣや、消去回路ＲＳＥＴに供給する。
【００３４】
例えば、高電圧生成回路ＰＣＨＲＧＥが生成した高電位の電圧ＶＰＰは、ロウデコーダＬＤＥＣのワード線ドライバに供給され、ハイレベルのワード信号に利用される。また、負電圧生成回路ＮＣＨＲＧＥが生成した負電位の電圧ＶＫＫは、ロウデコーダＬＤＥＣのワード線ドライバに供給され、ロウレベルのワード信号に利用される。
【００３５】
消去回路ＲＳＥＴは、半導体記憶装置ＭＥＭ１がフラッシュメモリである場合、メモリセルアレイＣＥＬＬの記憶素子が記憶しているデータを消去する機能を有する。このデータ消去時に、高電圧生成回路ＰＣＨＲＧＥ、負電圧生成回路ＮＣＨＲＧＥが生成した高電位電圧ＶＰＰ、負電圧ＶＫＫを利用する。この高電位電圧ＶＰＰを記憶素子のフローティングゲートの一方、負電圧ＶＫＫを他方にかけることで、フローティングゲートに蓄えられた電荷を抜く作業を行う。
【００３６】
図２に本実施の形態１にかかる高電圧生成回路ＰＣＨＲＧＥが有する昇圧回路１００の構成の一例を示す。図２に示すように、昇圧回路１００は、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２、ＭＰ１０３、ＭＰ１０４と、レベルシフタＬＳ１０１、ＬＳ１０２、ＬＳ１０３、ＬＳ１０４と、コンデンサＣ１０１、Ｃ１０２と、インバータ回路ＩＶ１０１、ＩＶ１０２、ＩＶ１０３、ＩＶ１０４とを有する。
【００３７】
ＰＭＯＳトランジスタＭＰ１０１（第１のトランジスタ）は、ソースもしくはドレインの一端が電源電圧ＶＤＤ（第１の電源電圧）を供給する電源電圧端子ＶＤＤ（第１の電源端子）、ソースもしくはドレインの他端がノードＮ１０１（第１のノード）に接続される。また、ＰＭＯＳトランジスタＭＰ１０１は、ゲートにレベルシフタＬＳ１０１の出力信号が入力される。ＰＭＯＳトランジスタＭＰ１０２（第２のトランジスタ）は、ソースもしくはドレインの一端がノードＮ１０１、ソースもしくはドレインの他端がノードＮ１０２（第２のノード）に接続される。また、ＰＭＯＳトランジスタＭＰ１０２は、ゲートにレベルシフタＬＳ１０２の出力信号が入力される。なお、便宜上、符号「ＶＤＤ」は、電源電圧端子名を示すと同時に、電源電圧ＶＤＤを示すものとする。また、符号「ＧＮＤ」は、接地端子名を示すと同時に、接地電圧ＧＮＤを示すものとする。
【００３８】
レベルシフタＬＳ１０１（第１の制御信号生成回路）は、クロック信号ＣＬＫ１を入力し、出力信号（第１の制御信号）をＰＭＯＳトランジスタＭＰ１０１のゲートへ出力する。レベルシフタＬＳ１０１の電源電圧は、高電位側がノードＮ１０１、低電位側がＨＶＤＤ電圧端子から供給される。なお、ＨＶＤＤ電圧端子は、電源電圧ＶＤＤの１／２の電圧（以下、１／２ＶＤＤと称す）を供給する。また、このＨＶＤＤ電圧端子からの１／２ＶＤＤの電圧は、電源電圧ＶＤＤを同じ抵抗値の抵抗で分圧した電位から生成してもよい。
【００３９】
レベルシフタＬＳ１０２（第２の制御信号生成回路）は、クロック信号ＣＬＫ２を入力し、出力信号（第２の制御信号）をＰＭＯＳトランジスタＭＰ１０２のゲートへ出力する。レベルシフタＬＳ１０２の電源電圧は、高電位側がノードＮ１０２、低電位側がＨＶＤＤ電圧端子から供給される。
【００４０】
インバータ回路ＩＶ１０１は、クロック信号ＣＬＫ３を入力し、その反転信号をインバータ回路ＩＶ１０２の入力へ出力する。インバータ回路ＩＶ１０２は、図２に示すように、ＰＭＯＳトランジスタＭＰ１０５と、ＮＭＯＳトランジスタＭＮ１０５とを有する。ＰＭＯＳトランジスタＭＰ１０５、ＮＭＯＳトランジスタＭＮ１０５は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ１０５、ＮＭＯＳトランジスタＭＮ１０５の共通ノードがインバータ回路ＩＶ１０２の出力端となる。また、ＰＭＯＳトランジスタＭＰ１０５、ＮＭＯＳトランジスタＭＮ１０５のゲートには、インバータ回路ＩＶ１０１の出力信号が入力される。このため、インバータ回路ＩＶ１０２からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【００４１】
コンデンサＣ１０１（第１の容量素子）は、一端がインバータ回路ＩＶ１０２の出力端、他端がノードＮ１０１に接続される。
【００４２】
ＰＭＯＳトランジスタＭＰ１０３（第９のトランジスタ）は、ソースもしくはドレインの一端がノードＮ１０２、ソースもしくはドレインの他端がノードＮ１０３（第７のノード）に接続される。また、ＰＭＯＳトランジスタＭＰ１０３は、ゲートにレベルシフタＬＳ１０３の出力信号が入力される。ＰＭＯＳトランジスタＭＰ１０４（第１０のトランジスタ）は、ソースもしくはドレインの一端がノードＮ１０３、ソースもしくはドレインの他端が出力端子ＯＵＴ１０１（第８のノード）に接続される。また、ＰＭＯＳトランジスタＭＰ１０４は、ゲートにレベルシフタＬＳ１０４の出力信号が入力される。
【００４３】
レベルシフタＬＳ１０３（第３の制御信号生成回路）は、クロック信号ＣＬＫ１を入力し、出力信号（第３の制御信号）をＰＭＯＳトランジスタＭＰ１０３のゲートへ出力する。レベルシフタＬＳ１０３の詳細な構成は後述するが、高電位側の電源電圧がノードＮ１０２及びＮ１０３、低電位側が電源電圧端子ＶＤＤから供給される。レベルシフタＬＳ１０４（第４の制御信号生成回路）は、クロック信号ＣＬＫ２を入力し、出力信号（第４の制御信号）をＰＭＯＳトランジスタＭＰ１０４のゲートへ出力する。レベルシフタＬＳ１０４の詳細な構成は後述するが、高電位側の電源電圧がノードＮ１０３及び出力端子ＯＵＴ１０１、低電位側が電源電圧端子ＶＤＤから供給される。
【００４４】
インバータ回路ＩＶ１０３は、クロック信号ＣＬＫ３を入力し、その反転信号をインバータ回路ＩＶ１０４の入力へ出力する。インバータ回路ＩＶ１０４は、図２に示すように、ＰＭＯＳトランジスタＭＰ１０６と、ＮＭＯＳトランジスタＭＮ１０６とを有する。ＰＭＯＳトランジスタＭＰ１０６、ＮＭＯＳトランジスタＭＮ１０６は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ１０６、ＮＭＯＳトランジスタＭＮ１０６の共通ノードがインバータ回路ＩＶ１０４の出力端となる。また、ＰＭＯＳトランジスタＭＰ１０６、ＮＭＯＳトランジスタＭＮ１０６のゲートには、インバータ回路ＩＶ１０３の出力信号が入力される。このため、インバータ回路ＩＶ１０４からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【００４５】
コンデンサＣ１０２（第２の容量素子）は、一端がインバータ回路ＩＶ１０４の出力端、他端がノードＮ１０３に接続される。
【００４６】
なお、上記ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタは、ゲート酸化膜の耐圧が電源電圧ＶＤＤ以下の低耐圧トランジスタであるものとする。また、ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｐ及びＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎは、それぞれ１／２ＶＤＤ以下であるものとする。
【００４７】
図３に昇圧回路１００の動作を説明するタイミングチャートを示す。なお、本説明では、図２の回路ユニット１０１と、回路ユニット１０２に分けて動作の説明を行う。回路ユニット１０１の動作を時刻ｔ１〜ｔ６、回路ユニット１０２の動作を時刻ｔ６〜ｔ１１に説明する。
【００４８】
まず、回路ユニット１０１の動作は、図３に示すように、時刻ｔ１〜ｔ２の期間、クロック信号ＣＬＫ１はロウレベルとなり、ＰＭＯＳトランジスタＭＰ１０１がオン状態となる。よって、電源電圧端子ＶＤＤとノードＮ１０１が電気的に接続され、ノードＮ１０１の電位が電源電圧ＶＤＤとなる。一方、この期間において、クロック信号ＣＬＫ３はロウレベルであり、インバータ回路ＩＶ１０２から出力される電位は接地電圧ＧＮＤである。このため、コンデンサＣ１０１の一端の電位は接地電圧ＧＮＤとなり、コンデンサＣ１０１は、電位差ＶＤＤで充電される。
【００４９】
時刻ｔ２で、クロック信号ＣＬＫ１はハイレベルに立ち上がる。このため、電源電圧端子ＶＤＤとノードＮ１０１が電気的に遮断される。また、クロック信号ＣＬＫ２によりＰＭＯＳトランジスタＭＰ１０２もオフ状態のため、ノードＮ１０１はハイインピーダンスとなる。但し、コンデンサＣ１０１が充電されているため、ノードＮ１０１の電位はＶＤＤで保持される。
【００５０】
時刻ｔ３で、クロック信号ＣＬＫ３がハイレベルに立ち上がる。このため、インバータ回路ＩＶ１０２から出力される電位が１／２ＶＤＤとなる。よって、コンデンサＣ１０１の一端に１／２ＶＤＤの電位が印加され、コンデンサＣ１０１の他端の電位が１／２ＶＤＤ分昇圧される。よって、ノードＮ１０１の電位が３／２ＶＤＤ（＝ＶＤＤ＋１／２ＶＤＤ）となる。
【００５１】
時刻ｔ４〜ｔ５の期間、クロック信号ＣＬＫ２はロウレベルとなり、ＰＭＯＳトランジスタＭＰ１０２がオン状態となる。よって、ノードＮ１０１とノードＮ１０２が電気的に接続され、ノードＮ１０２の電位が３／２ＶＤＤとなる。
【００５２】
時刻ｔ５で、クロック信号ＣＬＫ２はハイレベルに立ち上がる。このため、ノードＮ１０１とノードＮ１０２が電気的に遮断される。
【００５３】
次に、回路ユニット１０２の動作は、図３に示すように、時刻６〜ｔ７の期間、クロック信号ＣＬＫ１はロウレベルとなり、ＰＭＯＳトランジスタＭＰ１０３がオン状態となる。よって、ノードＮ１０２とノードＮ１０３が電気的に接続され、ノードＮ１０３の電位が３／２ＶＤＤとなる。一方、この期間において、クロック信号ＣＬＫ３はロウレベルであり、インバータ回路ＩＶ１０４から出力される電位は接地電圧ＧＮＤである。このため、コンデンサＣ１０２の一端の電位は接地電圧ＧＮＤとなり、コンデンサＣ１０２は、電位差３／２ＶＤＤで充電される。
【００５４】
時刻ｔ７で、クロック信号ＣＬＫ１はハイレベルに立ち上がる。このため、ノードＮ１０２とノードＮ１０３が電気的に遮断される。また、クロック信号ＣＬＫ２によりＰＭＯＳトランジスタＭＰ１０４もオフ状態のため、ノードＮ１０３はハイインピーダンスとなる。但し、コンデンサＣ１０２が充電されているため、ノードＮ１０３の電位は３／２ＶＤＤで保持される。
【００５５】
時刻ｔ８で、クロック信号ＣＬＫ３がハイレベルに立ち上がる。このため、インバータ回路ＩＶ１０２から出力される電位が１／２ＶＤＤとなる。よって、コンデンサＣ１０２の一端に１／２ＶＤＤの電位が印加され、コンデンサＣ１０２の他端の電位が１／２ＶＤＤ分昇圧される。よって、ノードＮ１０３の電位が２ＶＤＤ（＝３／２ＶＤＤ＋１／２ＶＤＤ）となる。
【００５６】
時刻ｔ９〜ｔ１０の期間、クロック信号ＣＬＫ２はロウレベルとなり、ＰＭＯＳトランジスタＭＰ１０４がオン状態となる。よって、ノードＮ１０３と出力端子ＯＵＴ１０１が電気的に接続され、出力端子の電位が２ＶＤＤとなる。
【００５７】
時刻ｔ１１で、クロック信号ＣＬＫ２はハイレベルに立ち上がる。このため、ノードＮ１０３と出力端子ＯＵＴ１０１が電気的に遮断される。
【００５８】
ここで、時刻ｔ３〜ｔ６、ｔ８〜ｔ１１の期間、ノードＮ１０１、Ｎ１０３の電位が、それぞれ電源電圧ＶＤＤ、ノードＮ１０２の電位３／２ＶＤＤより大きくなる。このため、電源電圧端子ＶＤＤ、ノードＮ１０２への電流の逆流を防ぐため、時刻ｔ２〜ｔ６、ｔ７〜ｔ１１の期間、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３をオフさせる必要がある。このため、回路ユニット１０１では、図４に示すような構成のレベルシフタＬＳ１０１、ＬＳ１０２、回路ユニット１０２では、図５に示すような構成のレベルシフタＬＳ１０３、ＬＳ１０４を用いる。
【００５９】
図４にレベルシフタＬＳ１０１の構成を示す。なお、レベルシフタＬＳ１０２は、レベルシフタＬＳ１０１とほぼ同様の構成のため、特に断らない限り説明は省略する。図４に示すように、レベルシフタＬＳ１０１は、ＰＭＯＳトランジスタＭＰ１１１、ＭＰ１１２と、ＮＭＯＳトランジスタＭＮ１１１、ＭＮ１１２、ＭＮ１２１、ＭＮ１２２と、入力端子ＩＮ１１０と、出力端子ＯＵＴ１１０、ＯＵＴ１１０Ｂと、インバータ回路ＩＶ１１０とを有する。この入力端子ＩＮ１１０にクロック信号ＣＬＫ１が入力される。また、出力端子ＯＵＴ１１０からの出力信号が図２のＰＭＯＳトランジスタＭＰ１０１のゲートに出力される。
【００６０】
なお、レベルシフタＬＳ１０２では、入力端子ＩＮ１１０にクロック信号ＣＬＫ２が入力される。また、出力端子ＯＵＴ１１０からの出力信号が図２のＰＭＯＳトランジスタＭＰ１０２のゲートに出力される。
【００６１】
ＰＭＯＳトランジスタＭＰ１１１（第３のトランジスタ）は、ソースが電源端子ＶＡ（第１の電圧供給端子）、ドレインが出力端子ＯＵＴ１１０Ｂ（第３のノード）、ゲートが出力端子ＯＵＴ１１０（第４のノード）に接続される。ＰＭＯＳトランジスタＭＰ１１２（第４のトランジスタ）は、ソースが電源端子ＶＡ、ドレインが出力端子ＯＵＴ１１０、ゲートが出力端子ＯＵＴ１１０Ｂに接続される。ここで、電源端子ＶＡは、図２のノードＮ１０１と接続されている。なお、レベルシフタＬＳ１０２では、この電源端子ＶＡは図２のノードＮ１０２と接続されることになる。
【００６２】
ＮＭＯＳトランジスタＭＮ１１１（第７のトランジスタ）は、ドレインがノードＮ１１１（第５のノード）、ソースがＨＶＤＤ端子（第３の電圧供給端子）、ゲートが入力端子ＩＮ１１０に接続される。ＮＭＯＳトランジスタＭＮ１１２（第８のトランジスタ）は、ドレインがノードＮ１１２（第６のノード）、ソースがＨＶＤＤ端子、ゲートがインバータ回路ＩＶ１１０の出力端に接続される。ＮＭＯＳトランジスタＭＮ１２１（第５のトランジスタ）は、ドレインが出力端子ＯＵＴ１１０、ソースがノードＮ１１１、ゲートが電源電圧端子ＶＤＤ（第２の電圧供給端子）に接続される。ＮＭＯＳトランジスタＭＮ１２２（第６のトランジスタ）は、ドレインが出力端子ＯＵＴ１１０Ｂ、ソースがノードＮ１１２、ゲートが電源電圧端子ＶＤＤに接続される。
【００６３】
インバータ回路ＩＶ１１０は、入力端が入力端子ＩＮ１１０、出力端がＮＭＯＳトランジスタＭＮ１１２のゲートに接続される。
【００６４】
次に、図５にレベルシフタＬＳ１０３の構成を示す。なお、レベルシフタＬＳ１０４は、レベルシフタＬＳ１０３とほぼ同様の構成のため、特に断らない限り説明は省略する。図５に示すように、レベルシフタＬＳ１０３は、ＰＭＯＳトランジスタＭＰ１２１、ＭＰ１２２、ＭＰ１３１、ＭＰ１３２と、ＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２、ＭＮ１４１、ＭＮ１４２、ＭＮ１５１、ＭＮ１５２、ＭＮ１６１、ＭＮ１６２と、入力端子ＩＮ１１１と、出力端子ＯＵＴ１１１、ＯＵＴ１１１Ｂと、インバータ回路ＩＶ１１１とを有する。この入力端子ＩＮ１１１にクロック信号ＣＬＫ１が入力される。また、出力端子ＯＵＴ１１１からの出力信号が図２のＰＭＯＳトランジスタＭＰ１０３のゲートに出力される。
【００６５】
なお、レベルシフタＬＳ１０４では、入力端子ＩＮ１１１にクロック信号ＣＬＫ２が入力される。また、出力端子ＯＵＴ１１１からの出力信号が図２のＰＭＯＳトランジスタＭＰ１０４のゲートに出力される。
【００６６】
ＰＭＯＳトランジスタＭＰ１２１（第１１のトランジスタ）は、ソースが電源端子ＶＢ（第４の電圧供給端子）、ドレインがノードＮ１３１（第９のノード）、ゲートがノードＮ１３２（第１０のノード）に接続される。ＰＭＯＳトランジスタＭＰ１２２（第１２のトランジスタ）は、ソースが電源端子ＶＢ、ドレインがノードＮ１３２、ゲートがノードＮ１３１に接続される。ここで、電源端子ＶＢは、図２のノードＮ１０２と接続されている。なお、レベルシフタＬＳ１０４では、この電源端子ＶＢは図２のノードＮ１０３と接続されることになる。
【００６７】
ＮＭＯＳトランジスタＭＮ１４１（第１７のトランジスタ）は、ドレインがノードＮ１２１（第１１のノード）、ソースがＨＶＤＤ端子（第６の電圧供給端子）、ゲートが入力端子ＩＮ１１１に接続される。ＮＭＯＳトランジスタＭＮ１４２（第１８のトランジスタ）は、ドレインがノードＮ１２２（第１２のノード）、ソースがＨＶＤＤ端子、ゲートがインバータ回路ＩＶ１１１の出力端に接続される。ＮＭＯＳトランジスタＭＮ１３１（第１５のトランジスタ）は、ドレインがノードＮ１３１、ソースがノードＮ１２１、ゲートが電源電圧端子ＶＤＤ（第５の電圧供給端子）に接続される。ＮＭＯＳトランジスタＭＮ１３２（第１６のトランジスタ）は、ドレインがノードＮ１３２、ソースがノードＮ１２２、ゲートが電源電圧端子ＶＤＤに接続される。
【００６８】
インバータ回路ＩＶ１１１は、入力端が入力端子ＩＮ１１１、出力端がＮＭＯＳトランジスタＭＮ１４２のゲートに接続される。
【００６９】
ＰＭＯＳトランジスタＭＰ１３１（第１３のトランジスタ）は、ソースが電源端子ＶＣ（第７の電圧供給端子）、ドレインが出力端子ＯＵＴ１１１Ｂ（第１３のノード）、ゲートが出力端子ＯＵＴ１１１（第１４のノード）に接続される。ＰＭＯＳトランジスタＭＰ１３２（第１４のトランジスタ）は、ソースが電源端子ＶＣ、ドレインが出力端子ＯＵＴ１１１、ゲートが出力端子ＯＵＴ１１１Ｂに接続される。ここで、電源端子ＶＣは、図２のノードＮ１０３と接続されている。なお、レベルシフタＬＳ１０４では、この電源端子ＶＣは図２の出力端子ＯＵＴ１０１と接続されることになる。
【００７０】
ＮＭＯＳトランジスタＭＮ１６１（第２１のトランジスタ）は、ドレインがノードＮ１４１（第１５のノード）、ソースが電源電圧端子ＶＤＤ、ゲートがノードＮ１３２に接続される。ＮＭＯＳトランジスタＭＮ１６２（第２２のトランジスタ）は、ドレインがノードＮ１４２（第１６のノード）、ソースが電源電圧端子ＶＤＤ、ゲートがノードＮ１３１に接続される。ＮＭＯＳトランジスタＭＮ１５１（第１９のトランジスタ）は、ドレインが出力端子ＯＵＴ１１１Ｂ、ソースがノードＮ１４１、ゲートが電源端子ＶＢに接続される。ＮＭＯＳトランジスタＭＮ１５２（第２０のトランジスタ）は、ドレインが出力端子ＯＵＴ１１１、ソースがノードＮ１４２、ゲートが電源端子ＶＢに接続される。
【００７１】
なお、上記レベルシフタＬＳ１０１、ＬＳ１０２、ＬＳ１０３、ＬＳ１０４を構成する全てのＰＭＯＳトランジスタ、ＮＭＯＳトランジスタは、ゲート酸化膜の耐圧が電源電圧ＶＤＤ以下の低耐圧トランジスタであるものとする。また、ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｐ及びＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎは、それぞれ１／２ＶＤＤ以下であるものとする。また、図５からもわかるようにレベルシフタＬＳ１０３（及びＬＳ１０４）は、ノードＮ１３１、Ｎ１３２で接続される２つのレベルシフタで構成されているとみなすこともできる。そして、この２つのレベルシフタにおいても高電側位電源電圧と低電位側電源電圧の電位差がＶＤＤ以内となっている。
【００７２】
ここで、レベルシフタＬＳ１０１の動作を中心に回路ユニット１０１ついて、説明する。なお、レベルシフタＬＳ１０２の動作は、入力クロック信号がＣＬＫ２である以外は、レベルシフタＬＳ１０１と同様なため説明は省略する。図６に、レベルシフタＬＳ１０１の入力端子ＩＮ１１０に入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ１１０（及び反転出力端子ＯＵＴ１１０Ｂ）、及び、ノードＮ１１１、Ｎ１１２の電位の関係をまとめた表を示す。但し、「Ｖｔｎ」はＮＭＯＳトランジスタのスレッショルド電圧である。
【００７３】
図６の表に示すように、入力端子ＩＮ１１０に入力するクロック信号ＣＬＫ１がロウレベル（接地電圧ＧＮＤ）のとき、出力端子ＯＵＴ１１０、ＯＵＴ１１０Ｂの電位がそれぞれ１／２ＶＤＤ、３／２ＶＤＤとなる。また、ノードＮ１１１、Ｎ１１２の電位がそれぞれＶＤＤ−Ｖｔｎ、１／２ＶＤＤとなる。
【００７４】
逆に、入力端子ＩＮ１１０に入力するクロック信号ＣＬＫ１がハイレベル（電源電圧ＶＤＤ）のとき、出力端子ＯＵＴ１１０、ＯＵＴ１１０Ｂの電位がそれぞれ３／２ＶＤＤ、１／２ＶＤＤとなる。また、ノードＮ１１１、Ｎ１１２の電位がそれぞれ１／２ＶＤＤ、ＶＤＤ−Ｖｔｎとなる。
【００７５】
なお、レベルシフタＬＳ１０２もクロック信号ＣＬＫ２に応じて同様の動作を行う。このように、レベルシフタＬＳ１０１、ＬＳ１０２の各トランジスタのゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。
【００７６】
また、上述のようにクロック信号ＣＬＫ１がロウレベルのとき１／２ＶＤＤ、ハイレベルのとき３／２ＶＤＤが、レベルシフタＬＳ１０１から出力される。そして、このレベルシフタＬＳ１０１からの出力に応じて、図２のＰＭＯＳトランジスタＭＰ１０１のオン、オフが制御される。なお、レベルシフタＬＳ１０２も、クロック信号ＣＬＫ２がロウレベルのとき１／２ＶＤＤ、ハイレベルのとき３／２ＶＤＤを出力する。そして、このレベルシフタＬＳ１０２からの出力に応じて、図２のＰＭＯＳトランジスタＭＰ１０２のオン、オフが制御される。このように、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２のゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。よって、回路ユニット１０１で使用するトランジスタを全て低耐圧トランジスタとすることができる。
【００７７】
ここで更に、昇圧回路１００の初期状態を考える。昇圧回路１００の初期状態では、コンデンサＣ１０１が充電されておらず、クロック信号ＣＬＫ１がハイレベルであっても、ノードＮ１０１が昇圧されない。このため、ノードＮ１０１の電位が３／２ＶＤＤではなく、ＶＤＤである。よって、レベルシフタＬＳ１０１の高電位側の電源電圧である電源端子ＶＡの電位もＶＤＤとなる。
【００７８】
ここで、図２１に示した電界緩和回路技術を用いた従来のレベルシフタＬＳ１０では高電位側の電源電圧がＶＤＤの場合、ＰＭＯＳトランジスタＭＰ２２もしくはＭＰ２１がオンしないため、出力端子ＯＵＴ１０の電位が不定となっていた。
【００７９】
しかし、本実施の形態１のレベルシフタＬＳ１０１では、電源端子ＶＡの電位がＶＤＤであっても、ＰＭＯＳトランジスタＭＰ１１２もしくはＭＰ１１１のソース−ゲート間の電位差を１／２ＶＤＤとすることができ、ＰＭＯＳトランジスタＭＰ１１２もしくはＭＰ１１１をオンさせることができる。よって、出力端子ＯＵＴ１１０の電位が不定となることがなく、レベルシフタＬＳ１０１が初期状態においても正常に動作する。このため、ＰＭＯＳトランジスタＭＰ１０１を確実にオフさせることができ、回路ユニット１０１の正常動作が可能となる。
【００８０】
次に、レベルシフタＬＳ１０３の動作を中心に回路ユニット１０２について説明する。なお、レベルシフタＬＳ１０４の動作は、入力クロック信号がＣＬＫ２である以外は、レベルシフタＬＳ１０３と同様なため説明は省略する。図７に、レベルシフタＬＳ１０３の入力端子ＩＮ１１１に入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ１１１（及び反転出力端子ＯＵＴ１１１Ｂ）、及び、ノードＮ１２１、Ｎ１２２、Ｎ１３１、Ｎ１３２、Ｎ１４１、Ｎ１４２の電位の関係をまとめた表を示す。
【００８１】
図７の表に示すように、入力端子ＩＮ１１１に入力するクロック信号ＣＬＫ１がロウレベル（接地電圧ＧＮＤ）のとき、出力端子ＯＵＴ１１１、ＯＵＴ１１１Ｂの電位がそれぞれＶＤＤ、２ＶＤＤとなる。また、ノードＮ１２１、Ｎ１２２の電位がそれぞれＶＤＤ−Ｖｔｎ、１／２ＶＤＤとなる。ノードＮ１３１、Ｎ１３２の電位がそれぞれ３／２ＶＤＤ、１／２ＶＤＤとなる。ノードＮ１４１、Ｎ１４２の電位がそれぞれ３／２ＶＤＤ−Ｖｔｎ、ＶＤＤとなる。
【００８２】
逆に、入力端子ＩＮ１１１に入力するクロック信号ＣＬＫ１がハイレベル（電源電圧ＶＤＤ）のとき、出力端子ＯＵＴ１１１、ＯＵＴ１１１Ｂの電位がそれぞれ２ＶＤＤ、ＶＤＤとなる。また、ノードＮ１２１、Ｎ１２２の電位がそれぞれ１／２ＶＤＤ、ＶＤＤ−Ｖｔｎとなる。ノードＮ１３１、Ｎ１３２の電位がそれぞれ１／２ＶＤＤ、３／２ＶＤＤとなる。ノードＮ１４１、Ｎ１４２の電位がそれぞれＶＤＤ、３／２ＶＤＤ−Ｖｔｎとなる。
【００８３】
なお、レベルシフタＬＳ１０４もクロック信号ＣＬＫ２に応じて同様の動作を行う。このように、レベルシフタＬＳ１０３、ＬＳ１０４の各トランジスタのゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。
【００８４】
また、上述のようにクロック信号ＣＬＫ１がロウレベルのとき３／２ＶＤＤ、ハイレベルのとき２ＶＤＤが、レベルシフタＬＳ１０３から出力される。そして、このレベルシフタＬＳ１０３からの出力に応じて、図２のＰＭＯＳトランジスタＭＰ１０３のオン、オフが制御される。なお、レベルシフタＬＳ１０４も、クロック信号ＣＬＫ２がロウレベルのとき３／２ＶＤＤ、ハイレベルのとき２ＶＤＤを出力する。そして、このレベルシフタＬＳ１０４からの出力に応じて、図２のＰＭＯＳトランジスタＭＰ１０４のオン、オフが制御される。このように、ＰＭＯＳトランジスタＭＰ１０３、ＭＰ１０４のゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。よって、回路ユニット１０２で使用するトランジスタを全て低耐圧トランジスタとすることができる。
【００８５】
以上、昇圧回路１００では、使用するトランジスタを全て低耐圧トランジスタとしても、出力電圧ＶＯＵＴを２×ＶＤＤとすることができる。また、図２１に示した電界緩和回路技術を用いた従来のレベルシフタを用いた場合、動作開始時の初期状態でレベルシフタが不定な電位を出力するため、昇圧動作を行えなかった。しかし、本実施の形態１の昇圧回路１００のレベルシフタＬＳ１０１は、動作開始時の初期状態であって不定な電圧を出力しない。このため、昇圧回路１００が正常に昇圧動作を開始することができる。
【００８６】
発明の実施の形態２
【００８７】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、本発明をフラッシュメモリ等の半導体記憶装置における負の昇圧回路に適用したものである。つまり、図１の負電圧生成昇圧回路ＮＣＨＲＧＥが有する昇圧回路に適用する。
【００８８】
図８に本実施の形態２にかかる負電圧生成昇圧回路ＮＣＨＲＧＥが有する昇圧回路２００の構成の一例を示す。
【００８９】
図８に示すように、昇圧回路２００は、ＮＭＯＳトランジスタＭＮ２０１、ＭＮ２０２、ＭＮ２０３、ＭＮ２０４と、レベルシフタＬＳ２０１、ＬＳ２０２、ＬＳ２０３、ＬＳ２０４と、コンデンサＣ２０１、Ｃ２０２と、インバータ回路ＩＶ２０１、ＩＶ２０２、ＩＶ２０３、ＩＶ２０４とを有する。
【００９０】
ＮＭＯＳトランジスタＭＮ２０１（第１のトランジスタ）は、ソースもしくはドレインの一端が接地電圧ＧＮＤを供給する接地端子ＧＮＤ（第２の電源端子）、ソースもしくはドレインの他端がノードＮ２０１（第１のノード）に接続される。また、ＮＭＯＳトランジスタＭＮ２０１は、ゲートにレベルシフタＬＳ２０１の出力信号が入力される。ＮＭＯＳトランジスタＭＮ２０２（第２のトランジスタ）は、ソースもしくはドレインの一端がノードＮ２０１、ソースもしくはドレインの他端がノードＮ２０２に接続される。また、ＮＭＯＳトランジスタＭＮ２０２（第２のノード）は、ゲートにレベルシフタＬＳ２０２の出力信号が入力される。
【００９１】
レベルシフタＬＳ２０１（第１の制御信号生成回路）は、クロック信号ＣＬＫ１を入力し、出力信号（第１の制御信号）をＮＭＯＳトランジスタＭＮ２０１のゲートへ出力する。レベルシフタＬＳ２０１の電源電圧は、高電位側がＨＶＤＤ端子、低電位側がノードＮ２０１から供給される。
【００９２】
レベルシフタＬＳ２０２（第２の制御信号生成回路）は、クロック信号ＣＬＫ２を入力し、出力信号（第２の制御信号）をＮＭＯＳトランジスタＭＮ２０２のゲートへ出力する。レベルシフタＬＳ２０２の電源電圧は、高電位側がＨＶＤＤ端子、低電位側がノードＮ２０２から供給される。
【００９３】
インバータ回路ＩＶ２０１は、クロック信号ＣＬＫ３を入力し、その反転信号をインバータ回路ＩＶ２０２の入力へ出力する。インバータ回路ＩＶ２０２は、図８に示すように、ＰＭＯＳトランジスタＭＰ２０５と、ＮＭＯＳトランジスタＭＮ２０５とを有する。ＰＭＯＳトランジスタＭＰ２０５、ＮＭＯＳトランジスタＭＮ２０５は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２０５、ＮＭＯＳトランジスタＭＮ２０５の共通ノードがインバータ回路ＩＶ２０２の出力端となる。また、ＰＭＯＳトランジスタＭＰ２０５、ＮＭＯＳトランジスタＭＮ２０５のゲートには、インバータ回路ＩＶ２０１の出力信号が入力される。このため、インバータ回路ＩＶ２０２からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【００９４】
コンデンサＣ２０１（第２の容量素子）は、一端がインバータ回路ＩＶ２０２の出力端、他端がノードＮ２０１に接続される。
【００９５】
ＮＭＯＳトランジスタＭＮ２０３（第７のトランジスタ）は、ソースもしくはドレインの一端がノードＮ２０２、ソースもしくはドレインの他端がノードＮ２０３（第５のノード）に接続される。また、ＮＭＯＳトランジスタＭＮ２０３は、ゲートにレベルシフタＬＳ２０３の出力信号が入力される。ＮＭＯＳトランジスタＭＮ２０４（第８のトランジスタ）は、ソースもしくはドレインの一端がノードＮ２０３、ソースもしくはドレインの他端が出力端子ＯＵＴ２０１（第６のノード）に接続される。また、ＮＭＯＳトランジスタＭＮ２０４は、ゲートにレベルシフタＬＳ２０４の出力信号が入力される。
【００９６】
レベルシフタＬＳ２０３は、クロック信号ＣＬＫ１を入力し、出力信号をＮＭＯＳトランジスタＭＮ２０３のゲートへ出力する。レベルシフタＬＳ２０３の詳細な構成は後述するが、高電位側の電源電圧が接地端子ＧＮＤ、低電位側がノードＮ２０２及びＮ２０３から供給される。レベルシフタＬＳ２０４は、クロック信号ＣＬＫ２を入力し、出力信号をＮＭＯＳトランジスタＭＮ２０４のゲートへ出力する。レベルシフタＬＳ２０４の詳細な構成は後述するが、高電位側の電源電圧が接地端子ＧＮＤ、低電位側がノードＮ２０３及び出力端子ＯＵＴ２０１から供給される。
【００９７】
インバータ回路ＩＶ２０３は、クロック信号ＣＬＫ３を入力し、その反転信号をインバータ回路ＩＶ２０４の入力へ出力する。インバータ回路ＩＶ２０４は、図８に示すように、ＰＭＯＳトランジスタＭＰ２０６と、ＮＭＯＳトランジスタＭＮ２０６とを有する。ＰＭＯＳトランジスタＭＰ２０６、ＮＭＯＳトランジスタＭＮ２０６は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２０６、ＮＭＯＳトランジスタＭＮ２０６の共通ノードがインバータ回路ＩＶ２０４の出力端となる。また、ＰＭＯＳトランジスタＭＰ２０６、ＮＭＯＳトランジスタＭＮ２０６のゲートには、インバータ回路ＩＶ２０３の出力信号が入力される。このため、インバータ回路ＩＶ２０４からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【００９８】
コンデンサＣ２０２は、一端がインバータ回路ＩＶ２０４の出力端、他端がノードＮ２０３に接続される。
【００９９】
なお、上記ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタは、ゲート酸化膜の耐圧が電源電圧ＶＤＤ以下の低耐圧トランジスタであるものとする。また、ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｐ及びＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎは、それぞれ１／２ＶＤＤ以下であるものとする。
【０１００】
図９に昇圧回路２００の動作を説明するタイミングチャートを示す。なお、本説明では、図９の回路ユニット２０１と、回路ユニット２０２に分けて動作の説明を行う。回路ユニット２０１の動作を時刻ｔ１〜ｔ６、回路ユニット２０２の動作を時刻ｔ６〜ｔ１１に説明する。
【０１０１】
まず、回路ユニット２０１の動作は、図１０に示すように、時刻ｔ１〜ｔ２の期間、クロック信号ＣＬＫ１はハイレベルとなり、ＮＭＯＳトランジスタＭＮ２０１がオン状態となる。よって、接地端子ＶＤＤとノードＮ２０１が電気的に接続され、ノードＮ２０１の電位が接地電圧ＧＮＤとなる。一方、この期間において、クロック信号ＣＬＫ３はハイレベルであり、インバータ回路ＩＶ２０２から出力される電位は１／２ＶＤＤである。このため、コンデンサＣ２０１の一端の電位は接地電圧ＧＮＤとなり、コンデンサＣ１０１は、電位差１／２ＶＤＤで充電される。
【０１０２】
時刻ｔ２で、クロック信号ＣＬＫ１はロウレベルに立ち下がる。このため、接地電圧ＧＮＤとノードＮ２０１が電気的に遮断される。また、クロック信号ＣＬＫ２によりＮＭＯＳトランジスタＭＮ２０２もオフ状態のため、ノードＮ２０１はハイインピーダンスとなる。但し、コンデンサＣ２０１が充電されているため、ノードＮ１０１の電位は接地電圧ＧＮＤで保持される。
【０１０３】
時刻ｔ３で、クロック信号ＣＬＫ３がロウレベルに立ち下がる。このため、インバータ回路ＩＶ２０２から出力される電位が接地電圧ＧＮＤとなる。よって、コンデンサＣ２０１の一端の電位が接地電圧ＧＮＤとなり、コンデンサＣ２０１の他端の電位が１／２ＶＤＤ分降下する。よって、ノードＮ２０１の電位が−１／２ＶＤＤとなる。
【０１０４】
時刻ｔ４〜ｔ５の期間、クロック信号ＣＬＫ２はハイレベルとなり、ＮＭＯＳトランジスタＭＮ２０２がオン状態となる。よって、ノードＮ２０１とノードＮ２０２が電気的に接続され、ノードＮ２０２の電位が−１／２ＶＤＤとなる。
【０１０５】
時刻ｔ５で、クロック信号ＣＬＫ２はロウレベルに立ち下がる。このため、ノードＮ２０１とノードＮ２０２が電気的に遮断される。
【０１０６】
次に、回路ユニット２０２の動作は、図１０に示すように、時刻６〜ｔ７の期間、クロック信号ＣＬＫ１はロウレベルとなり、ＮＭＯＳトランジスタＭＮ２０３がオン状態となる。よって、ノードＮ２０２とノードＮ２０３が電気的に接続され、ノードＮ２０３の電位が−１／２ＶＤＤとなる。一方、この期間において、クロック信号ＣＬＫ３はハイレベルであり、インバータ回路ＩＶ２０４から出力される電位は１／２ＶＤＤである。このため、コンデンサＣ２０２の一端の電位は−１／２ＶＤＤとなり、コンデンサＣ２０２は、電位差ＶＤＤで充電される。
【０１０７】
時刻ｔ７で、クロック信号ＣＬＫ１はロウレベルに立ち下がる。このため、ノードＮ２０２とノードＮ２０３が電気的に遮断される。また、クロック信号ＣＬＫ２によりＮＭＯＳトランジスタＭＮ２０４もオフ状態のため、ノードＮ２０３はハイインピーダンスとなる。但し、コンデンサＣ２０２が充電されているため、ノードＮ２０３の電位は−１／２ＶＤＤで保持される。
【０１０８】
時刻ｔ８で、クロック信号ＣＬＫ３がロウレベルに立ち下がる。このため、インバータ回路ＩＶ２０２から出力される電位が接地電圧ＧＮＤとなる。よって、コンデンサＣ２０２の一端に接地電圧ＧＮＤの電位が印加され、コンデンサＣ１０２の他端の電位が１／２ＶＤＤ分降下する。よって、ノードＮ２０３の電位が−ＶＤＤ（＝−１／２ＶＤＤ−１／２ＶＤＤ）となる。
【０１０９】
時刻ｔ９〜ｔ１０の期間、クロック信号ＣＬＫ２はハイレベルとなり、ＮＭＯＳトランジスタＭＮ２０４がオン状態となる。よって、ノードＮ２０３と出力端子ＯＵＴ２０１が電気的に接続され、出力端子の電位が−ＶＤＤとなる。
【０１１０】
時刻ｔ１１で、クロック信号ＣＬＫ２はロウレベルに立ち下がる。このため、ノードＮ２０３と出力端子ＯＵＴ２０１が電気的に遮断される。
【０１１１】
ここで、時刻ｔ３〜ｔ６、ｔ８〜ｔ１１の期間、ノードＮ２０１、Ｎ２０３の電位が、それぞれ接地電圧ＧＮＤ、ノードＮ２０２の電位−１／２ＶＤＤより低くなる。このため、接地端子ＧＮＤ、ノードＮ２０２から電流の逆流を防ぐため、時刻ｔ２〜ｔ６、ｔ７〜ｔ１１の期間、ＮＭＯＳトランジスタＭＮ２０１、ＭＮ２０３をオフさせる必要がある。このため、回路ユニット２０１では、図１０に示すような構成のレベルシフタＬＳ２０１、ＬＳ２０２、回路ユニット２０２では、図１１に示すような構成のレベルシフタＬＳ２０３、ＬＳ２０４を用いる。
【０１１２】
図１０にレベルシフタＬＳ２０１の構成を示す。なお、レベルシフタＬＳ２０２は、レベルシフタＬＳ２０１とほぼ同様の構成のため、特に断らない限り説明は省略する。図１０に示すように、レベルシフタＬＳ２０１は、ＰＭＯＳトランジスタＭＰ２１１、ＭＰ２１２と、ＮＭＯＳトランジスタＭＮ２１１、ＭＮ２１２と、入力端子ＩＮ２１０と、出力端子ＯＵＴ２１０、ＯＵＴ２１０Ｂと、インバータ回路ＩＶ２１０、ＩＶ２１１、ＩＶ２１２とを有する。この入力端子ＩＮ２１０にクロック信号ＣＬＫ１が入力される。また、出力端子ＯＵＴ２１０からの出力信号が図２のＮＭＯＳトランジスタＭＮ２０１のゲートに出力される。
【０１１３】
なお、レベルシフタＬＳ２０２では、入力端子ＩＮ２１０にクロック信号ＣＬＫ２が入力される。また、出力端子ＯＵＴ２１０からの出力信号が図２のＮＭＯＳトランジスタＭＮ２０２のゲートに出力される。
【０１１４】
ＰＭＯＳトランジスタＭＰ２１１（第３のトランジスタ）は、ソースがＨＶＤＤ電源端子（第３の電圧供給端子）、ドレインが出力端子ＯＵＴ２１０Ｂ（第３のノード）、ゲートがノードＮ２１１に接続される。ＰＭＯＳトランジスタＭＰ２１２（第４のトランジスタ）は、ソースがＨＶＤＤ電源端子、ドレインが出力端子ＯＵＴ２１０（第４のノード）、ゲートがノードＮ２１２に接続される。
【０１１５】
ＮＭＯＳトランジスタＭＮ２１１（第５のトランジスタ）は、ドレインが出力端子ＯＵＴ２１０Ｂ、ソースが電源端子ＶＤ、ゲートが出力端子ＯＵＴ２１０に接続される。ＮＭＯＳトランジスタＭＮ２１２（第６のトランジスタ）は、ドレインが出力端子ＯＵＴ２１０、ソースが電源端子ＶＤ、ゲートが出力端子ＯＵＴ２１０Ｂに接続される。ここで、電源端子ＶＤは、図８のノードＮ２０１と接続されている。なお、レベルシフタＬＳ２０２では、この電源端子ＶＤは図８のノードＮ２０２と接続されることになる。
【０１１６】
インバータ回路ＩＶ２１０は、入力端が入力端子ＩＮ２１０、出力端がインバータ回路ＩＶ２１１の入力端に接続される。インバータ回路ＩＶ２１１は、入力端がインバータ回路ＩＶ２１０の出力端、出力端がノードＮ２１１に接続される。インバータ回路ＩＶ２１２は、入力端がノードＮ２１１、出力端がノードＮ２１２に接続される。
【０１１７】
インバータ回路ＩＶ２１１（第１のインバータ回路）は、図１０に示すように、ＰＭＯＳトランジスタＭＰ２１３と、ＮＭＯＳトランジスタＭＮ２１３とを有する。ＰＭＯＳトランジスタＭＰ２１３、ＮＭＯＳトランジスタＭＮ２１３は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２１３、ＮＭＯＳトランジスタＭＮ２１３の共通ノードがインバータ回路ＩＶ２１１の出力端（ノードＮ２１１）となる。また、ＰＭＯＳトランジスタＭＰ２１３、ＮＭＯＳトランジスタＭＮ２１３のゲートには、インバータ回路ＩＶ２１０の出力信号が入力される。このため、インバータ回路ＩＶ２１１からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【０１１８】
また、インバータ回路ＩＶ２１２（第２のインバータ回路）は、図１０に示すように、ＰＭＯＳトランジスタＭＰ２１４と、ＮＭＯＳトランジスタＭＮ２１４とを有する。ＰＭＯＳトランジスタＭＰ２１４、ＮＭＯＳトランジスタＭＮ２１４は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２１４、ＮＭＯＳトランジスタＭＮ２１４の共通ノードがインバータ回路ＩＶ２１２の出力端（ノードＮ２１２）となる。また、ＰＭＯＳトランジスタＭＰ２１４、ＮＭＯＳトランジスタＭＮ２１４のゲートには、インバータ回路ＩＶ２１１の出力信号が入力される。このため、インバータ回路ＩＶ２１２からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【０１１９】
次に、図１１にレベルシフタＬＳ２０３の構成を示す。なお、レベルシフタＬＳ２０４は、レベルシフタＬＳ２０３とほぼ同様の構成のため、特に断らない限り説明は省略する。図１１に示すように、レベルシフタＬＳ２０３は、ＰＭＯＳトランジスタＭＰ２２１、ＭＰ２２２、ＭＰ２３１、ＭＰ２３２、ＭＰ２４１、ＭＰ２４２と、ＮＭＯＳトランジスタＭＮ２２１、ＭＮ２２２、ＭＮ２３１、ＭＮ２３２と、入力端子ＩＮ２１１と、出力端子ＯＵＴ２１１、ＯＵＴ２１１Ｂと、インバータ回路ＩＶ２２０、ＩＶ２２１、ＩＶ２２２とを有する。この入力端子ＩＮ２１１にクロック信号ＣＬＫ１が入力される。また、出力端子ＯＵＴ２１１からの出力信号が図８のＮＭＯＳトランジスタＭＮ２０３のゲートに出力される。
【０１２０】
なお、レベルシフタＬＳ２０４では、入力端子ＩＮ２１１にクロック信号ＣＬＫ２が入力される。また、出力端子ＯＵＴ２１１からの出力信号が図８のＮＭＯＳトランジスタＭＮ２０４のゲートに出力される。
【０１２１】
ＰＭＯＳトランジスタＭＰ２２１（第９のトランジスタ）は、ソースがＨＶＤＤ端子、ドレインがノードＮ２３１（第７のノード）、ゲートがノードＮ２２１に接続される。ＰＭＯＳトランジスタＭＰ２２２（第１０のトランジスタ）は、ソースがＨＶＤＤ端子、ドレインがノードＮ２３２（第８のノード）、ゲートがノードＮ２２２に接続される。
【０１２２】
ＮＭＯＳトランジスタＭＮ２２１（第１５のトランジスタ）は、ドレインがノードＮ２３１、ソースが電源端子ＶＤ（第４の電圧供給端子）、ゲートがノードＮ２３２に接続される。ＮＭＯＳトランジスタＭＮ２２２（第１６のトランジスタ）は、ドレインがノードＮ２３２、ソースが電源端子ＶＤ、ゲートがノードＮ２３１に接続される。ここで、電源端子ＶＤは、図８のノードＮ２０２と接続されている。なお、レベルシフタＬＳ２０４では、この電源端子ＶＤは図８のノードＮ２０３と接続されることになる。
【０１２３】
インバータ回路ＩＶ２２０は、入力端が入力端子ＩＮ２１１、出力端がインバータ回路ＩＶ２２１の入力端に接続される。インバータ回路ＩＶ２２１は、入力端がインバータ回路ＩＶ２２０の出力端、出力端がノードＮ２２１に接続される。インバータ回路ＩＶ２２２は、入力端がノードＮ２２１、出力端がノードＮ２２２に接続される。
【０１２４】
インバータ回路ＩＶ２２１（第３のインバータ回路）は、図１１に示すように、ＰＭＯＳトランジスタＭＰ２２３と、ＮＭＯＳトランジスタＭＮ２２３とを有する。ＰＭＯＳトランジスタＭＰ２２３、ＮＭＯＳトランジスタＭＮ２２３は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２２３、ＮＭＯＳトランジスタＭＮ２２３の共通ノードがインバータ回路ＩＶ２２１の出力端（ノードＮ２２１）となる。また、ＰＭＯＳトランジスタＭＰ２２３、ＮＭＯＳトランジスタＭＮ２２３のゲートには、インバータ回路ＩＶ２２０の出力信号が入力される。このため、インバータ回路ＩＶ２２１からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【０１２５】
また、インバータ回路ＩＶ２２２（第４のインバータ回路）は、図１１に示すように、ＰＭＯＳトランジスタＭＰ２２４と、ＮＭＯＳトランジスタＭＮ２２４とを有する。ＰＭＯＳトランジスタＭＰ２２４、ＮＭＯＳトランジスタＭＮ２２４は、ＨＶＤＤ電源端子と接地端子ＧＮＤ間に直列に接続される。ＰＭＯＳトランジスタＭＰ２２４、ＮＭＯＳトランジスタＭＮ２２４の共通ノードがインバータ回路ＩＶ２２２の出力端（ノードＮ２２２）となる。また、ＰＭＯＳトランジスタＭＰ２２４、ＮＭＯＳトランジスタＭＮ２２４のゲートには、インバータ回路ＩＶ２２１の出力信号が入力される。このため、インバータ回路ＩＶ２２２からは、クロック信号ＣＬＫ３に応じた、ハイレベルの電位が１／２ＶＤＤ、ロウレベルの電位が接地電圧ＧＮＤの出力信号が出力される。
【０１２６】
ＰＭＯＳトランジスタＭＰ２３１（第１１のトランジスタ）は、ソースが接地端子ＧＮＤ（第５の電圧供給端子）、ドレインがノードＮ２４１（第９のノード）、ゲートがノードＮ２３２に接続される。ＰＭＯＳトランジスタＭＰ２３２（第１２のトランジスタ）は、ソースが接地端子ＧＮＤ、ドレインがノードＮ２４２（第１０のノード）、ゲートがノードＮ２３１に接続される。ＰＭＯＳトランジスタＭＰ２４１（第１３のトランジスタ）は、ソースがノードＮ２４１、ドレインが出力端子ＯＵＴ２１１Ｂ（第１１のノード）、ゲートが電源端子ＶＤに接続される。ＰＭＯＳトランジスタＭＰ２４２（第１４のトランジスタ）は、ソースがノードＮ２４２、ドレインが出力端子ＯＵＴ２１１（第１２のノード）、ゲートが電源端子ＶＤに接続される。
【０１２７】
ＮＭＯＳトランジスタＭＮ２３１（第１７のトランジスタ）は、ドレインが出力端子ＯＵＴ２１１Ｂ、ソースが電源端子ＶＥ（第６の電圧供給端子）、ゲートが出力端子ＯＵＴ２１１に接続される。ＮＭＯＳトランジスタＭＮ２３２（第１８のトランジスタ）は、ドレインが出力端子ＯＵＴ２１１、ソースが電源端子ＶＥ、ゲートが出力端子ＯＵＴ２１１Ｂに接続される。ここで、電源端子ＶＥは、図８のノードＮ２０３と接続されている。なお、レベルシフタＬＳ２０４では、この電源端子ＶＣは図８の出力端子ＯＵＴ２０１と接続されることになる。
【０１２８】
なお、上記レベルシフタＬＳ２０１、ＬＳ２０２、ＬＳ２０３、ＬＳ２０４を構成する全てのＰＭＯＳトランジスタ、ＮＭＯＳトランジスタは、ゲート酸化膜の耐圧が電源電圧ＶＤＤ以下の低耐圧トランジスタであるものとする。また、ＰＭＯＳトランジスタのスレッショルド電圧Ｖｔｐ及びＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎは、それぞれ１／２ＶＤＤ以下であるものとする。また、図１１からもわかるようにレベルシフタＬＳ２０３（及びＬＳ２０４）は、ノードＮ２３１、Ｎ２３２で接続される２つのレベルシフタで構成されているとみなすこともできる。そして、この２つのレベルシフタにおいても高電側位電源電圧と低電位側の電位差がＶＤＤ以内となっている。
【０１２９】
ここで、レベルシフタＬＳ２０１の動作を中心に回路ユニット２０１について説明する。なお、レベルシフタＬＳ２０２の動作は、入力クロック信号がＣＬＫ２である以外は、レベルシフタＬＳ２０１と同様なため説明は省略する。図１２に、レベルシフタＬＳ２０１の入力端子ＩＮ２１０に入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ２１０（及び反転出力端子ＯＵＴ２１０Ｂ）、及び、ノードＮ２１１、Ｎ２１２の電位の関係をまとめた表を示す。
【０１３０】
図１２の表に示すように、入力端子ＩＮ２１０に入力するクロック信号ＣＬＫ１がロウレベル（接地電圧ＧＮＤ）のとき、出力端子ＯＵＴ２１０、ＯＵＴ２１０Ｂの電位がそれぞれ−１／２ＶＤＤ、１／２ＶＤＤとなる。また、ノードＮ２１１、Ｎ２１２の電位がそれぞれ接地電圧ＧＮＤ、１／２ＶＤＤとなる。逆に、入力端子ＩＮ２１０に入力するクロック信号ＣＬＫ１がハイレベル（電源電圧ＶＤＤ）のとき、出力端子ＯＵＴ２１０、ＯＵＴ２１０Ｂの電位がそれぞれ１／２ＶＤＤ、−１／２ＶＤＤとなる。また、ノードＮ２１１、Ｎ２１２の電位がそれぞれ１／２ＶＤＤ、接地電圧ＧＮＤとなる。
【０１３１】
なお、レベルシフタＬＳ２０２もクロック信号ＣＬＫ２に応じて同様の動作を行う。このように、レベルシフタＬＳ２０１、ＬＳ２０２の各トランジスタのゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。
【０１３２】
また、上述のようにクロック信号ＣＬＫ１がロウレベルのとき−１／２ＶＤＤ、ハイレベルのとき１／２ＶＤＤが、レベルシフタＬＳ２０１から出力される。そして、このレベルシフタＬＳ２０１からの出力に応じて、図８のＮＭＯＳトランジスタＭＮ２０１のオン、オフが制御される。なお、レベルシフタＬＳ２０２も、クロック信号ＣＬＫ２がロウレベルのとき−１／２ＶＤＤ、ハイレベルのとき１／２ＶＤＤを出力する。そして、このレベルシフタＬＳ１０２からの出力に応じて、図８のＮＭＯＳトランジスタＭＮ２０２のオン、オフが制御される。このように、ＮＭＯＳトランジスタＭＮ２０１、ＭＮ２０２のゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。よって、回路ユニット２０１で使用するトランジスタを全て低耐圧トランジスタとすることができる。
【０１３３】
ここで更に、昇圧回路２００の初期状態を考える。昇圧回路２００の初期状態では、コンデンサＣ２０１が充電されておらず、クロック信号ＣＬＫ３がロウレベルであっても、ノードＮ２０１が負電位側に昇圧されない。このため、ノードＮ２０１の電位が−１／２ＶＤＤではなく、ＧＮＤである。よって、レベルシフタＬＳ２０１の低電位側の電源電圧である電源端子ＶＤの電位もＧＮＤとなる。
【０１３４】
ここで、図２３に示した電界緩和回路技術を用いた従来のレベルシフタＬＳ３０では低電位側の電源電圧がＧＮＤの場合、ＮＭＯＳトランジスタＭＮ２２もしくはＭＮ２１がオンしないため、出力端子ＯＵＴ１０の電位が不定となっていた。
【０１３５】
しかし、本実施の形態２のレベルシフタＬＳ２０１では、電源端子ＶＤの電位がＧＮＤであっても、ＮＭＯＳトランジスタＭＰ２１２もしくはＭＰ２１１のソース−ゲート間の電位差を１／２ＶＤＤとすることができ、ＮＭＯＳトランジスタＭＮ２１２もしくはＭＮ２１１をオンさせることができる。よって、出力端子ＯＵＴ２１０の電位が不定となることがなく、レベルシフタＬＳ２０１が初期状態においても正常に動作する。このため、ＮＭＯＳトランジスタＭＮ２０１を確実にオフさせることができ、回路ユニット２０１の正常動作が可能となる。
【０１３６】
次に、レベルシフタＬＳ２０３の動作を中心に回路ユニット２０２について説明する。なお、レベルシフタＬＳ２０４の動作は、入力クロック信号がＣＬＫ２である以外は、レベルシフタＬＳ２０３と同様なため説明は省略する。図１３に、レベルシフタＬＳ２０３の入力端子ＩＮ２１１に入力するクロック信号ＣＬＫ１と、出力端子ＯＵＴ２１１（及び反転出力端子ＯＵＴ２１１Ｂ）、及び、ノードＮ２２１、Ｎ２２２、Ｎ２３１、Ｎ２３２、Ｎ２４１、Ｎ２４２の電位の関係をまとめた表を示す。但し、「Ｖｔｐ」はＰＭＯＳトランジスタのスレッショルド電圧である。
【０１３７】
図１３の表に示すように、入力端子ＩＮ２１１に入力するクロック信号ＣＬＫ１がロウレベル（接地電圧ＧＮＤ）のとき、出力端子ＯＵＴ２１１、ＯＵＴ２１１Ｂの電位がそれぞれ−ＶＤＤ、ＧＮＤとなる。また、ノードＮ２２１、Ｎ２２２の電位がそれぞれＧＮＤ、１／２ＶＤＤとなる。ノードＮ２３１、Ｎ２３２の電位がそれぞれ１／２ＶＤＤ、−１／２ＶＤＤとなる。ノードＮ２４１、Ｎ２４２の電位がそれぞれＧＮＤ、−ＶＤＤ＋Ｖｔｐとなる。
【０１３８】
逆に、入力端子ＩＮ２１１に入力するクロック信号ＣＬＫ１がハイレベル（電源電圧ＶＤＤ）のとき、出力端子ＯＵＴ２１１、ＯＵＴ２１１Ｂの電位がそれぞれＧＮＤ、−ＶＤＤとなる。また、ノードＮ２２１、Ｎ２２２の電位がそれぞれ１／２ＶＤＤ、ＧＮＤとなる。ノードＮ２３１、Ｎ２３２の電位がそれぞれ−１／２ＶＤＤ、１／２ＶＤＤとなる。ノードＮ２４１、Ｎ２４２の電位がそれぞれ−ＶＤＤ＋Ｖｔｐ、ＧＮＤとなる。
【０１３９】
なお、レベルシフタＬＳ２０４もクロック信号ＣＬＫ２に応じて同様の動作を行う。このように、レベルシフタＬＳ２０３、ＬＳ２０４の各トランジスタのゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。
【０１４０】
また、上述のようにクロック信号ＣＬＫ１がロウレベルのとき−ＶＤＤ、ハイレベルのときＧＮＤが、レベルシフタＬＳ２０３から出力される。そして、このレベルシフタＬＳ２０３からの出力に応じて、図８のＮＭＯＳトランジスタＭＮ２０３のオン、オフが制御される。なお、レベルシフタＬＳ２０４も、クロック信号ＣＬＫ２がロウレベルのとき−ＶＤＤ、ハイレベルのときＧＮＤが、レベルシフタＬＳ２０３から出力される。そして、このレベルシフタＬＳ２０４からの出力に応じて、図８のＮＭＯＳトランジスタＭＮ２０４のオン、オフが制御される。このように、ＮＭＯＳトランジスタＭＮ２０３、ＭＮ２０４のゲート−ドレイン間もしくはゲート−ソース間の電位差を、電源電圧ＶＤＤ以内に収めることができる。よって、回路ユニット２０２で使用するトランジスタを全て低耐圧トランジスタとすることができる。
【０１４１】
以上、昇圧回路２００では、使用するトランジスタを全て低耐圧トランジスタとしても、出力電圧ＶＯＵＴを−ＶＤＤとすることができる。また、図２３に示した電界緩和回路技術を用いた従来のレベルシフタを用いた場合、動作開始時の初期状態でレベルシフタが不定な電位を出力するため、負電位側の昇圧動作を行えなかった。しかし、本実施の形態２の昇圧回路２００のレベルシフタＬＳ２０１は、動作開始時の初期状態であって不定な電圧を出力しない。このため、昇圧回路２００が正常に昇圧動作を開始することができる。
【０１４２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、昇圧回路１００または２００を更に多段構成にして、出力電圧を２ＶＤＤより高電位側、または−ＶＤＤより負電位側に昇圧してもよい。
【０１４３】
また、実施の形態１、２では、各コンデンサの一端に印加されるインバータ回路が出力する出力信号の振幅レベルを１／２ＶＤＤとしている。しかし、この振幅レベルを、１／２ＶＤＤ以下としてもよい。例えば、実施の形態１で、回路ユニット１０１のインバータ回路ＩＶ１０２のＨＶＤＤ端子の電位を１／２ＶＤＤから電位ΔＶ１分低くする。但し、この場合、コンデンサＣ１０１の他端に接続されるノードの電位の昇圧レベルも、１／２ＶＤＤよりΔＶ１分低下することになる。よって、レベルシフタＬＳ１０１、ＬＳ１０２のＨＶＤＤ端子の電位も同様に１／２ＶＤＤからΔＶ１低くする。また、ＮＭＯＳトランジスタＭＮ１２１、１２２のゲートに印加される電位、および、インバータ回路ＩＶ１１０の高電位側の電源電圧を、そのＨＶＤＤ端子の電位の２倍の電位とする。
【符号の説明】
【０１４４】
１００、２００ 昇圧回路
ＭＰ１０１〜ＭＰ１０４、ＭＰ１１１、ＭＰ１１２、ＭＰ１２１、ＭＰ１２２、ＭＰ１３１、ＭＰ１３２、ＭＰ２１１、ＭＰ２１２、ＭＰ２２１、ＭＰ２２２、ＭＰ２３１、ＭＰ２３２、ＭＰ２４１、ＭＰ２４２ ＰＭＯＳトランジスタ
ＭＮ２０１〜ＭＮ２０４、ＭＮ１１１、ＭＮ１１２、ＭＮ１２１、ＭＮ１２２、ＭＮ１３１、ＭＮ１３２、ＭＮ１４１、ＭＮ１４２、ＭＮ１５１、ＭＮ１５２、ＭＮ１６１、ＭＮ１６２、ＭＮ２１１、ＭＮ２１２、ＭＮ２２１、ＭＮ２２２、ＭＮ２３１、ＭＮ２３２ ＮＭＯＳトランジスタ
ＬＳ１０１〜ＬＳ１０４、ＬＳ２０１〜ＬＳ２０４ レベルシフタ
ＩＶ１０１〜ＩＶ１０４、ＩＶ１１０、ＩＶ１１１、ＩＶ２０１〜ＩＶ２０４、ＩＶ２１０、ＩＶ２１１、ＩＶ２１２、ＩＶ２２０、ＩＶ２２１、ＩＶ２２２ インバータ回路
Ｃ１０１、Ｃ１０２、Ｃ２０１、Ｃ２０２ コンデンサ
【特許請求の範囲】
【請求項１】
第１の電源電圧を、正側または負側の所定の電圧に昇圧する昇圧回路であって、
第１のノードに接続される第１のトランジスタと、
一端が前記第１のノードに接続され、前記第１のトランジスタの活性化時に前記第１のノードの電圧で充電される第１の容量素子と、
前記第１のトランジスタの制御端子に第１のクロック信号に応じた第１の制御信号を出力する第１の制御信号生成回路を有し、
前記第１の容量素子は、前記第１のトランジスタの非活性化時に、他端に印加される前記第１の電源電圧の１／２以下の電圧により前記第１のノードの電位を、正側または負側の第１の電圧に昇圧し、
前記第１の制御信号生成回路は、
前記第１のトランジスタの非活性化時の前記第１の制御信号の電位を、前記第１の電位とし、
前記第１のトランジスタの活性化時の前記第１の制御信号の電位を、前記第１の電位との差が前記第１の電源電圧以内となる電位とする
昇圧回路。
【請求項２】
前記第１のノードと、第２のノードとの間に接続される第２のトランジスタと、
前記第２のトランジスタの制御端子に第２のクロック信号に応じた第２の制御信号を出力し、前記第１のトランジスタが非活性化時に前記第２のトランジスタを活性化させる第２の制御信号生成回路を有し、
前記第２の制御信号生成回路は、
前記第２のトランジスタの非活性化時の前記第２の制御信号の電位を、前記第２のノードの第２の電位とし、
前記第２のトランジスタの活性化時の前記第２の制御信号の電位を、前記第２の電位との差が前記第１の電源電圧以内となる電位とする
請求項１に記載の昇圧回路。
【請求項３】
前記第１、第２のトランジスタは、第１導電型であり、前記第１のトランジスタが前記第１の電源電圧を供給する第１の電源端子と前記第１のノードとの間に接続される
請求項１または請求項２に記載の昇圧回路。
【請求項４】
前記第１の制御信号生成回路は、第１導電型の第３、第４のトランジスタと、第２導電型の第５〜第８のトランジスタと、第１〜第３の電圧供給端子とを有し、
前記第１の電圧供給端子は、前記第１のノードの電位を供給し、
前記第２の電圧供給端子は、前記第１の電源電圧を供給し、
前記第３の電圧供給端子は、前記第１の電源電圧の１／２の電位を供給し、
前記第３のトランジスタは、前記第１の電圧供給端子と第３のノードとの間に接続され、制御端子が第４のノードと接続され、
前記第４のトランジスタは、前記第１の電圧供給端子と前記第４のノードとの間に接続され、制御端子が前記第３のノードと接続され、
前記第５のトランジスタは、前記第３のノードと第５のノードとの間に接続され、制御端子が前記第２の電圧供給端子と接続され、
前記第６のトランジスタは、前記第４のノードと第６のノードとの間に接続され、制御端子が前記第２の電圧供給端子と接続され、
前記第７のトランジスタは、前記第５のノードと前記第３の電圧供給端子との間に接続され、制御端子に前記第１の電源電圧の振幅レベルを有する前記第１のクロック信号を入力し、
前記第８のトランジスタは、前記第６のノードと前記第３の電圧供給端子との間に接続され、制御端子に前記第１のクロック信号の反転信号を入力し、
前記第４のノードが当該第１の制御信号生成回路の出力端である
請求項３に記載の昇圧回路。
【請求項５】
前記第２の制御信号生成回路は、
前記第１の電圧供給端子は、前記第２のノードの電位を供給し、
前記第７のトランジスタの制御端子に前記第１の電源電圧の振幅レベルを有する前記第２のクロック信号を入力し、
前記第８のトランジスタの制御端子に前記第２のクロック信号の反転信号を入力し、
前記第４のノードが当該第２の制御信号生成回路の出力端である以外は、前記第１の制御信号生成回路と同様の回路構成を備える
請求項４に記載の昇圧回路。
【請求項６】
前記第２のノードと、第７のノードとの間に接続される第１導電型の第９のトランジスタと
一端が前記第７のノードに接続され、前記第９のトランジスタの活性化時に前記第７のノードの電圧で充電される第２の容量素子と、
前記第９のトランジスタの制御端子に前記第１のクロック信号に応じた第３の制御信号を出力する第３の制御信号生成回路を有し、
前記第２の容量素子は、前記第９のトランジスタの非活性化時に、他端に印加される前記第１の電源電圧の１／２以下の電圧により前記第７のノードの電位を、正側の第３の電圧に昇圧し、
前記第３の制御信号生成回路は、
前記第９のトランジスタの非活性化時の前記第３の制御信号の電位を、前記第３の電位とし、
前記第９のトランジスタの活性化時の前記第３の制御信号の電位を、前記第３の電位との差が前記第１の電源電圧以内となる電位とする
請求項４もしくは請求項５に記載の昇圧回路。
【請求項７】
前記第７のノードと、第８のノードとの間に接続される第１導電型の第１０のトランジスタと、
前記第１０のトランジスタの制御端子に第２のクロック信号に応じた第４の制御信号を出力し、前記第９のトランジスタが非活性化時に前記第１０のトランジスタを活性化させる第４の制御信号生成回路を有し、
前記第４の制御信号生成回路は、
前記第１０のトランジスタの非活性化時の前記第４の制御信号の電位を、前記第８のノードの第４の電位とし、
前記第１０のトランジスタの活性化時の前記第４の制御信号の電位を、前記第４の電位との差が前記第１の電源電圧以内となる電位とする
請求項６に記載の昇圧回路。
【請求項８】
前記第３の制御信号生成回路は、第１導電型の第１１〜第１４のトランジスタと、第２導電型の第１５〜第２２のトランジスタと、第４〜第７の電圧供給端子とを有し、
前記第４の電圧供給端子は、前記第２のノードの電位を供給し、
前記第５の電圧供給端子は、前記第１の電源電圧を供給し、
前記第６の電圧供給端子は、前記第１の電源電圧の１／２の電位を供給し、
前記第７の電圧供給端子は、前記第７のノードの電位を供給し、
前記第１１のトランジスタは、前記第４の電圧供給端子と第９のノードとの間に接続され、制御端子が第１０のノードと接続され、
前記第１２のトランジスタは、前記第４の電圧供給端子と前記第１０のノードとの間に接続され、制御端子が前記第９のノードと接続され、
前記第１５のトランジスタは、前記第９のノードと第１１のノードとの間に接続され、制御端子が前記第５の電圧供給端子と接続され、
前記第１６のトランジスタは、前記第１０のノードと第１２のノードとの間に接続され、制御端子が前記第５の電圧供給端子と接続され、
前記第１７のトランジスタは、前記第１１のノードと前記第６の電圧供給端子との間に接続され、制御端子に前記第１のクロック信号を入力し、
前記第１８のトランジスタは、前記第１２のノードと前記第６の電圧供給端子との間に接続され、制御端子に前記第１のクロック信号の反転信号を入力し、
前記第１３のトランジスタは、前記第７の電圧供給端子と第１３のノードとの間に接続され、制御端子が第１４のノードと接続され、
前記第１４のトランジスタは、前記第７の電圧供給端子と前記第１４のノードとの間に接続され、制御端子が前記第１３のノードと接続され、
前記第１９のトランジスタは、前記第１３のノードと第１５のノードとの間に接続され、制御端子が前記第４の電圧供給端子と接続され、
前記第２０のトランジスタは、前記第１４のノードと第１６のノードとの間に接続され、制御端子が前記第４の電圧供給端子と接続され、
前記第２１のトランジスタは、前記第１５のノードと前記第５の電圧供給端子との間に接続され、制御端子が前記第１０のノードと接続され、
前記第２２のトランジスタは、前記第１６のノードと前記第５の電圧供給端子との間に接続され、制御端子が前記第９のノードと接続され、
前記第１４のノードが当該第３の制御信号生成回路の出力端である
請求項７に記載の昇圧回路。
【請求項９】
前記第４の制御信号生成回路は、
前記第４の電圧供給端子は、前記第２のノードの電位を供給し、
前記第７の電圧供給端子は、前記第７のノードの電位を供給し、
前記第１７のトランジスタの制御端子に前記第２のクロック信号を入力し、
前記第１８のトランジスタの制御端子に前記第２のクロック信号の反転信号を入力し、
前記第１４のノードが当該第４の制御信号生成回路の出力端である以外は、前記第３の制御信号生成回路と同様の回路構成を備える
請求項８に記載の昇圧回路。
【請求項１０】
前記第１、第２のトランジスタは、第２の導電性を有し、前記第１のトランジスタが、接地電圧を供給する第２の電源端子と前記第１のノードとの間に接続される
請求項１または請求項２に記載の昇圧回路。
【請求項１１】
前記第１の制御信号生成回路は、第１導電型の第３、第４のトランジスタと、第２導電型の第５、第６のトランジスタと、第１、第２のインバータ回路と、第１、第２の電圧供給端子とを有し、
前記第１の電圧供給端子は、前記第１の電源電圧の１／２の電位を供給し、
前記第２の電圧供給端子は、前記第１のノードの電位を供給し、
前記第１のインバータ回路は、高電位側の電源電圧を前記第１の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第１のクロック信号に応じた信号が入力され、
前記第２のインバータ回路は、高電位側の電源電圧を前記第１の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第１のインバータ回路の出力が入力され、
前記第３のトランジスタは、前記第１の電圧供給端子と第３のノードとの間に接続され、制御端子に前記第１のインバータ回路の出力を入力し、
前記第４のトランジスタは、前記第１の電圧供給端子と第４のノードとの間に接続され、制御端子に前記第２のインバータ回路の出力を入力し、
前記第５のトランジスタは、前記第３のノードと前記第２の電圧供給端子との間に接続され、制御端子が前記第４のノードに接続され、
前記第６のトランジスタは、前記第４のノードと前記第２の電圧供給端子との間に接続され、制御端子が前記第３のノードに接続され、
前記第４のノードが当該第１の制御信号生成回路の出力端である
請求項１０に記載の昇圧回路。
【請求項１２】
前記第２の制御信号生成回路は、
前記第２の電圧供給端子は、前記第２のノードの電位を供給し、
前記第１のインバータ回路は、入力に前記第２のクロック信号に応じた信号が入力され、
前記第４のノードが当該第２の制御信号生成回路の出力端である以外は、前記第１の制御信号生成回路と同様の回路構成を備える
請求項１１に記載の昇圧回路。
【請求項１３】
前記第２のノードと、第５のノードとの間に接続される第２導電型の第７のトランジスタと
一端が前記第５のノードに接続され、前記第７のトランジスタの活性化時に前記第５のノードの電圧で充電される第２の容量素子と、
前記第７のトランジスタの制御端子に前記第１のクロック信号に応じた第３の制御信号を出力する第３の制御信号生成回路を有し、
前記第２の容量素子は、前記第７のトランジスタの非活性化時に、他端に印加される前記第１の電源電圧の１／２以下の電圧により前記第５のノードの電位を、負側の第３の電圧に昇圧し、
前記第３の制御信号生成回路は、
前記第７のトランジスタの非活性化時の前記第３の制御信号の電位を、前記第３の電位とし、
前記第７のトランジスタの活性化時の前記第３の制御信号の電位を、前記第３の電位との差が前記第１の電源電圧以内となる電位とする
請求項１１もしくは請求項１２に記載の昇圧回路。
【請求項１４】
前記第５のノードと、第６のノードとの間に接続される第２導電型の第８のトランジスタと、
前記第８のトランジスタの制御端子に第２のクロック信号に応じた第４の制御信号を出力し、前記第７のトランジスタが非活性化時に前記第８のトランジスタを活性化させる第４の制御信号生成回路を有し、
前記第４の制御信号生成回路は、
前記第８のトランジスタの非活性化時の前記第４の制御信号の電位を、前記第６のノードの第４の電位とし、
前記第８のトランジスタの活性化時の前記第４の制御信号の電位を、前記第４の電位との差が前記第１の電源電圧以内となる電位とする
請求項１３に記載の昇圧回路。
【請求項１５】
前記第３の制御信号生成回路は、第１導電型の第９〜第１４のトランジスタと、第２導電型の第１５〜第１８のトランジスタと、第３、第４のインバータ回路と、第３〜第６の電圧供給端子とを有し、
前記第３の電圧供給端子は、前記第１の電源電圧の１／２の電位を供給し、
前記第４の電圧供給端子は、前記第２のノードの電位を供給し、
前記第５の電圧供給端子は、接地電圧を供給し、
前記第６の電圧供給端子は、前記第５のノードの電位を供給し、
前記第３のインバータ回路は、高電位側の電源電圧を前記第１の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第２のクロック信号に応じた信号が入力され、
前記第４のインバータ回路は、高電位側の電源電圧を前記第１の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第３のインバータ回路の出力が入力され、
前記第９のトランジスタは、前記第３の電圧供給端子と第７のノードとの間に接続され、制御端子に前記第３のインバータ回路の出力を入力し、
前記第１０のトランジスタは、前記第３の電圧供給端子と第８のノードとの間に接続され、制御端子に前記第４のインバータ回路の出力を入力し、
前記第１５のトランジスタは、前記第７のノードと前記第４の電圧供給端子との間に接続され、制御端子が第８のノードと接続され、
前記第１６のトランジスタは、前記第８のノードと前記第４の電圧供給端子との間に接続され、制御端子が第７のノードと接続され、
前記第１１のトランジスタは、前記第５の電圧供給端子と第９のノードとの間に接続され、制御端子が前記第８のノードと接続され、
前記第１２のトランジスタは、前記第５の電圧供給端子と第１０のノードとの間に接続され、制御端子が前記第７のノードと接続され、
前記第１３のトランジスタは、前記第９のノードと第１１のノードとの間に接続され、制御端子が前記第４の電圧供給端子と接続され、
前記第１４のトランジスタは、前記第１０のノードと第１２のノードとの間に接続され、制御端子が前記第４
の電圧供給端子と接続され、
前記第１７のトランジスタは、前記第１１のノードと前記第６の電圧供給端子との間に接続され、制御端子が前記第１２のノードと接続され、
前記第１８のトランジスタは、前記第１２のノードと前記第６の電圧供給端子との間に接続され、制御端子が前記第１１のノードと接続され、
前記第１２のノードが当該第３の制御信号生成回路の出力端である
請求項１４に記載の昇圧回路。
【請求項１６】
前記第４の制御信号生成回路は、
前記第４の電圧供給端子は、前記第５のノードの電位を供給し、
前記第６の電圧供給端子は、前記第６のノードの電位を供給し、
前記第３のインバータ回路は、入力に前記第２のクロック信号に応じた信号が入力され、
前記第１２のノードが当該第４の制御信号生成回路の出力端である以外は、前記第３の制御信号生成回路と同様の回路構成を備える
請求項１５に記載の昇圧回路。
【請求項１】
第１の電源電圧を、正側または負側の所定の電圧に昇圧する昇圧回路であって、
第１のノードに接続される第１のトランジスタと、
一端が前記第１のノードに接続され、前記第１のトランジスタの活性化時に前記第１のノードの電圧で充電される第１の容量素子と、
前記第１のトランジスタの制御端子に第１のクロック信号に応じた第１の制御信号を出力する第１の制御信号生成回路を有し、
前記第１の容量素子は、前記第１のトランジスタの非活性化時に、他端に印加される前記第１の電源電圧の１／２以下の電圧により前記第１のノードの電位を、正側または負側の第１の電圧に昇圧し、
前記第１の制御信号生成回路は、
前記第１のトランジスタの非活性化時の前記第１の制御信号の電位を、前記第１の電位とし、
前記第１のトランジスタの活性化時の前記第１の制御信号の電位を、前記第１の電位との差が前記第１の電源電圧以内となる電位とする
昇圧回路。
【請求項２】
前記第１のノードと、第２のノードとの間に接続される第２のトランジスタと、
前記第２のトランジスタの制御端子に第２のクロック信号に応じた第２の制御信号を出力し、前記第１のトランジスタが非活性化時に前記第２のトランジスタを活性化させる第２の制御信号生成回路を有し、
前記第２の制御信号生成回路は、
前記第２のトランジスタの非活性化時の前記第２の制御信号の電位を、前記第２のノードの第２の電位とし、
前記第２のトランジスタの活性化時の前記第２の制御信号の電位を、前記第２の電位との差が前記第１の電源電圧以内となる電位とする
請求項１に記載の昇圧回路。
【請求項３】
前記第１、第２のトランジスタは、第１導電型であり、前記第１のトランジスタが前記第１の電源電圧を供給する第１の電源端子と前記第１のノードとの間に接続される
請求項１または請求項２に記載の昇圧回路。
【請求項４】
前記第１の制御信号生成回路は、第１導電型の第３、第４のトランジスタと、第２導電型の第５〜第８のトランジスタと、第１〜第３の電圧供給端子とを有し、
前記第１の電圧供給端子は、前記第１のノードの電位を供給し、
前記第２の電圧供給端子は、前記第１の電源電圧を供給し、
前記第３の電圧供給端子は、前記第１の電源電圧の１／２の電位を供給し、
前記第３のトランジスタは、前記第１の電圧供給端子と第３のノードとの間に接続され、制御端子が第４のノードと接続され、
前記第４のトランジスタは、前記第１の電圧供給端子と前記第４のノードとの間に接続され、制御端子が前記第３のノードと接続され、
前記第５のトランジスタは、前記第３のノードと第５のノードとの間に接続され、制御端子が前記第２の電圧供給端子と接続され、
前記第６のトランジスタは、前記第４のノードと第６のノードとの間に接続され、制御端子が前記第２の電圧供給端子と接続され、
前記第７のトランジスタは、前記第５のノードと前記第３の電圧供給端子との間に接続され、制御端子に前記第１の電源電圧の振幅レベルを有する前記第１のクロック信号を入力し、
前記第８のトランジスタは、前記第６のノードと前記第３の電圧供給端子との間に接続され、制御端子に前記第１のクロック信号の反転信号を入力し、
前記第４のノードが当該第１の制御信号生成回路の出力端である
請求項３に記載の昇圧回路。
【請求項５】
前記第２の制御信号生成回路は、
前記第１の電圧供給端子は、前記第２のノードの電位を供給し、
前記第７のトランジスタの制御端子に前記第１の電源電圧の振幅レベルを有する前記第２のクロック信号を入力し、
前記第８のトランジスタの制御端子に前記第２のクロック信号の反転信号を入力し、
前記第４のノードが当該第２の制御信号生成回路の出力端である以外は、前記第１の制御信号生成回路と同様の回路構成を備える
請求項４に記載の昇圧回路。
【請求項６】
前記第２のノードと、第７のノードとの間に接続される第１導電型の第９のトランジスタと
一端が前記第７のノードに接続され、前記第９のトランジスタの活性化時に前記第７のノードの電圧で充電される第２の容量素子と、
前記第９のトランジスタの制御端子に前記第１のクロック信号に応じた第３の制御信号を出力する第３の制御信号生成回路を有し、
前記第２の容量素子は、前記第９のトランジスタの非活性化時に、他端に印加される前記第１の電源電圧の１／２以下の電圧により前記第７のノードの電位を、正側の第３の電圧に昇圧し、
前記第３の制御信号生成回路は、
前記第９のトランジスタの非活性化時の前記第３の制御信号の電位を、前記第３の電位とし、
前記第９のトランジスタの活性化時の前記第３の制御信号の電位を、前記第３の電位との差が前記第１の電源電圧以内となる電位とする
請求項４もしくは請求項５に記載の昇圧回路。
【請求項７】
前記第７のノードと、第８のノードとの間に接続される第１導電型の第１０のトランジスタと、
前記第１０のトランジスタの制御端子に第２のクロック信号に応じた第４の制御信号を出力し、前記第９のトランジスタが非活性化時に前記第１０のトランジスタを活性化させる第４の制御信号生成回路を有し、
前記第４の制御信号生成回路は、
前記第１０のトランジスタの非活性化時の前記第４の制御信号の電位を、前記第８のノードの第４の電位とし、
前記第１０のトランジスタの活性化時の前記第４の制御信号の電位を、前記第４の電位との差が前記第１の電源電圧以内となる電位とする
請求項６に記載の昇圧回路。
【請求項８】
前記第３の制御信号生成回路は、第１導電型の第１１〜第１４のトランジスタと、第２導電型の第１５〜第２２のトランジスタと、第４〜第７の電圧供給端子とを有し、
前記第４の電圧供給端子は、前記第２のノードの電位を供給し、
前記第５の電圧供給端子は、前記第１の電源電圧を供給し、
前記第６の電圧供給端子は、前記第１の電源電圧の１／２の電位を供給し、
前記第７の電圧供給端子は、前記第７のノードの電位を供給し、
前記第１１のトランジスタは、前記第４の電圧供給端子と第９のノードとの間に接続され、制御端子が第１０のノードと接続され、
前記第１２のトランジスタは、前記第４の電圧供給端子と前記第１０のノードとの間に接続され、制御端子が前記第９のノードと接続され、
前記第１５のトランジスタは、前記第９のノードと第１１のノードとの間に接続され、制御端子が前記第５の電圧供給端子と接続され、
前記第１６のトランジスタは、前記第１０のノードと第１２のノードとの間に接続され、制御端子が前記第５の電圧供給端子と接続され、
前記第１７のトランジスタは、前記第１１のノードと前記第６の電圧供給端子との間に接続され、制御端子に前記第１のクロック信号を入力し、
前記第１８のトランジスタは、前記第１２のノードと前記第６の電圧供給端子との間に接続され、制御端子に前記第１のクロック信号の反転信号を入力し、
前記第１３のトランジスタは、前記第７の電圧供給端子と第１３のノードとの間に接続され、制御端子が第１４のノードと接続され、
前記第１４のトランジスタは、前記第７の電圧供給端子と前記第１４のノードとの間に接続され、制御端子が前記第１３のノードと接続され、
前記第１９のトランジスタは、前記第１３のノードと第１５のノードとの間に接続され、制御端子が前記第４の電圧供給端子と接続され、
前記第２０のトランジスタは、前記第１４のノードと第１６のノードとの間に接続され、制御端子が前記第４の電圧供給端子と接続され、
前記第２１のトランジスタは、前記第１５のノードと前記第５の電圧供給端子との間に接続され、制御端子が前記第１０のノードと接続され、
前記第２２のトランジスタは、前記第１６のノードと前記第５の電圧供給端子との間に接続され、制御端子が前記第９のノードと接続され、
前記第１４のノードが当該第３の制御信号生成回路の出力端である
請求項７に記載の昇圧回路。
【請求項９】
前記第４の制御信号生成回路は、
前記第４の電圧供給端子は、前記第２のノードの電位を供給し、
前記第７の電圧供給端子は、前記第７のノードの電位を供給し、
前記第１７のトランジスタの制御端子に前記第２のクロック信号を入力し、
前記第１８のトランジスタの制御端子に前記第２のクロック信号の反転信号を入力し、
前記第１４のノードが当該第４の制御信号生成回路の出力端である以外は、前記第３の制御信号生成回路と同様の回路構成を備える
請求項８に記載の昇圧回路。
【請求項１０】
前記第１、第２のトランジスタは、第２の導電性を有し、前記第１のトランジスタが、接地電圧を供給する第２の電源端子と前記第１のノードとの間に接続される
請求項１または請求項２に記載の昇圧回路。
【請求項１１】
前記第１の制御信号生成回路は、第１導電型の第３、第４のトランジスタと、第２導電型の第５、第６のトランジスタと、第１、第２のインバータ回路と、第１、第２の電圧供給端子とを有し、
前記第１の電圧供給端子は、前記第１の電源電圧の１／２の電位を供給し、
前記第２の電圧供給端子は、前記第１のノードの電位を供給し、
前記第１のインバータ回路は、高電位側の電源電圧を前記第１の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第１のクロック信号に応じた信号が入力され、
前記第２のインバータ回路は、高電位側の電源電圧を前記第１の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第１のインバータ回路の出力が入力され、
前記第３のトランジスタは、前記第１の電圧供給端子と第３のノードとの間に接続され、制御端子に前記第１のインバータ回路の出力を入力し、
前記第４のトランジスタは、前記第１の電圧供給端子と第４のノードとの間に接続され、制御端子に前記第２のインバータ回路の出力を入力し、
前記第５のトランジスタは、前記第３のノードと前記第２の電圧供給端子との間に接続され、制御端子が前記第４のノードに接続され、
前記第６のトランジスタは、前記第４のノードと前記第２の電圧供給端子との間に接続され、制御端子が前記第３のノードに接続され、
前記第４のノードが当該第１の制御信号生成回路の出力端である
請求項１０に記載の昇圧回路。
【請求項１２】
前記第２の制御信号生成回路は、
前記第２の電圧供給端子は、前記第２のノードの電位を供給し、
前記第１のインバータ回路は、入力に前記第２のクロック信号に応じた信号が入力され、
前記第４のノードが当該第２の制御信号生成回路の出力端である以外は、前記第１の制御信号生成回路と同様の回路構成を備える
請求項１１に記載の昇圧回路。
【請求項１３】
前記第２のノードと、第５のノードとの間に接続される第２導電型の第７のトランジスタと
一端が前記第５のノードに接続され、前記第７のトランジスタの活性化時に前記第５のノードの電圧で充電される第２の容量素子と、
前記第７のトランジスタの制御端子に前記第１のクロック信号に応じた第３の制御信号を出力する第３の制御信号生成回路を有し、
前記第２の容量素子は、前記第７のトランジスタの非活性化時に、他端に印加される前記第１の電源電圧の１／２以下の電圧により前記第５のノードの電位を、負側の第３の電圧に昇圧し、
前記第３の制御信号生成回路は、
前記第７のトランジスタの非活性化時の前記第３の制御信号の電位を、前記第３の電位とし、
前記第７のトランジスタの活性化時の前記第３の制御信号の電位を、前記第３の電位との差が前記第１の電源電圧以内となる電位とする
請求項１１もしくは請求項１２に記載の昇圧回路。
【請求項１４】
前記第５のノードと、第６のノードとの間に接続される第２導電型の第８のトランジスタと、
前記第８のトランジスタの制御端子に第２のクロック信号に応じた第４の制御信号を出力し、前記第７のトランジスタが非活性化時に前記第８のトランジスタを活性化させる第４の制御信号生成回路を有し、
前記第４の制御信号生成回路は、
前記第８のトランジスタの非活性化時の前記第４の制御信号の電位を、前記第６のノードの第４の電位とし、
前記第８のトランジスタの活性化時の前記第４の制御信号の電位を、前記第４の電位との差が前記第１の電源電圧以内となる電位とする
請求項１３に記載の昇圧回路。
【請求項１５】
前記第３の制御信号生成回路は、第１導電型の第９〜第１４のトランジスタと、第２導電型の第１５〜第１８のトランジスタと、第３、第４のインバータ回路と、第３〜第６の電圧供給端子とを有し、
前記第３の電圧供給端子は、前記第１の電源電圧の１／２の電位を供給し、
前記第４の電圧供給端子は、前記第２のノードの電位を供給し、
前記第５の電圧供給端子は、接地電圧を供給し、
前記第６の電圧供給端子は、前記第５のノードの電位を供給し、
前記第３のインバータ回路は、高電位側の電源電圧を前記第１の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第２のクロック信号に応じた信号が入力され、
前記第４のインバータ回路は、高電位側の電源電圧を前記第１の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第３のインバータ回路の出力が入力され、
前記第９のトランジスタは、前記第３の電圧供給端子と第７のノードとの間に接続され、制御端子に前記第３のインバータ回路の出力を入力し、
前記第１０のトランジスタは、前記第３の電圧供給端子と第８のノードとの間に接続され、制御端子に前記第４のインバータ回路の出力を入力し、
前記第１５のトランジスタは、前記第７のノードと前記第４の電圧供給端子との間に接続され、制御端子が第８のノードと接続され、
前記第１６のトランジスタは、前記第８のノードと前記第４の電圧供給端子との間に接続され、制御端子が第７のノードと接続され、
前記第１１のトランジスタは、前記第５の電圧供給端子と第９のノードとの間に接続され、制御端子が前記第８のノードと接続され、
前記第１２のトランジスタは、前記第５の電圧供給端子と第１０のノードとの間に接続され、制御端子が前記第７のノードと接続され、
前記第１３のトランジスタは、前記第９のノードと第１１のノードとの間に接続され、制御端子が前記第４の電圧供給端子と接続され、
前記第１４のトランジスタは、前記第１０のノードと第１２のノードとの間に接続され、制御端子が前記第４
の電圧供給端子と接続され、
前記第１７のトランジスタは、前記第１１のノードと前記第６の電圧供給端子との間に接続され、制御端子が前記第１２のノードと接続され、
前記第１８のトランジスタは、前記第１２のノードと前記第６の電圧供給端子との間に接続され、制御端子が前記第１１のノードと接続され、
前記第１２のノードが当該第３の制御信号生成回路の出力端である
請求項１４に記載の昇圧回路。
【請求項１６】
前記第４の制御信号生成回路は、
前記第４の電圧供給端子は、前記第５のノードの電位を供給し、
前記第６の電圧供給端子は、前記第６のノードの電位を供給し、
前記第３のインバータ回路は、入力に前記第２のクロック信号に応じた信号が入力され、
前記第１２のノードが当該第４の制御信号生成回路の出力端である以外は、前記第３の制御信号生成回路と同様の回路構成を備える
請求項１５に記載の昇圧回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１０−２７９０８９（Ｐ２０１０−２７９０８９Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１２６４０７（Ｐ２００９−１２６４０７）
【出願日】平成２１年５月２６日（２００９．５．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年５月２６日（２００９．５．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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