明白に異なる閾値電圧を有するトランジスタを持つSOIから製造する集積回路
本発明は、埋め込まれた絶縁材料面によって半導体基板層から隔てられた活性半導体層を含む集積回路に関する。この集積回路は、同じ型の第1および第2のトランジスタ(205、213)と、第1および第2のトランジスタの真下に配置された第1および第2の接地面とを有し、第1のトランジスタの接地面のドーピングは、第1のトランジスタのソースのドーピングと反対のドーピングであり、第1の閾値電圧を有する。第2のトランジスタの接地面のドーピングは、第2のトランジスタのソースのドーピングと同一のドーピングであり、第2の閾値電圧を有する。第1の閾値電圧は、第1のトランジスタのソースと接地面との間に印加される電位差に依存し、第2の閾値電圧は、第2のトランジスタのソースと接地面との間に印加される電位差に依存する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路に関し、特に、SOI(silicon−on−insulator)型基板の上に製造される集積回路に関する。SOI技術においては、シリコンの薄い層(数10nm程度)が、比較的厚い絶縁物の層(一般的に、数100ナノメートル程度)によって、薄いシリコン基板から隔てられている。
【背景技術】
【0002】
SOI技術を使用して製造される集積回路は、いくつかの利点を有する。このような回路は、一般的に、同等の動作性能に対して、電力消費量は小さい。このような回路はまた、誘起される浮遊容量が低く、従って、スイッチ開閉速度を改善することができる。さらに、バルク技術におけるCMOSトランジスタで遭遇するラッチアップ現象を回避することもできる。従って、このような回路は、SOCまたはMEMS型の応用において、特に適していることが分かる。また、SOI回路は、イオン化放射の効果に対し、敏感でないという点において注目に値する。従って、このような放射が、動作上の問題を引き起こす可能性があるような利用面において(特に、宇宙応用に対して)、より信頼性が高いことは明らかになる。SOI集積回路は、特に、SRAM型ランダムアクセスメモリまたは論理ゲートを備えることができる。
【0003】
図1に示すように、SRAMメモリセルは、2つのインバータInv1およびInv2と、2つのアクセストランジスタTATおよびTAFとから構成されている。2つのインバータInv1およびInv2は、双安定フリップフロップを構成するように接続され、2つのアクセストランジスタTATおよびTAFは、ビット線BLTおよびBLFに接続される。アクセストランジスタTATおよびTAFは、ワード線WLによって制御される。メモリセルが満足するべき要求条件は、次の通りである。
− セルが、読み出し動作、書き込み動作、または保持動作の間、動作することを保証する十分な安定性、
− セルにアクセスする速度を増加するための、極力大きな導電電流、
− 集積密度を増加するための、極力小さいセルサイズ、および
− 静的モードにおける電力消費を低減するための、極力小さい保持電流。
【0004】
2つの型のメモリセルが開発されている。第1の型のメモリは、4Tとして知られており、2つのドライバトランジスタを使用して、双安定フリップフロップ回路のインバータを形成する。特許文献1の図4は、このアーキテクチャに従って製造したSRAMメモリセルの1つの例を示している。しかしながら、このメモリセルアーキテクチャによれば、非常に高い密度を得ることが、理論的には可能であるが、内部フローティングノードが存在することによって、読み出しにおける安定性の要求条件と、保持における安定性の要求条件との間の割り振りに関して、トレードオフが必要になる。読み出しおよび保持における安定性を増加させるために、いくつかの研究では、メモリセルのトランジスタを個別に制御する動的な回路が提案されている。その後、4Tアーキテクチャによって製造したメモリのセルの密度は、比較的限定されものであることが分かり、従って、工業的なスケールで見た利用に対しては、このアーキテクチャは限定した価値があるだけである。
【0005】
第2の型のメモリは、6Tメモリとして知られており、4つのトランジスタを使用してインバータを形成する。特許文献1の図2は、このアーキテクチャに従って製造されたSRAMメモリセルの1つの実施例を示す。ある特定のメモリ回路は、ストレッジノードに対して迅速なアクセスを支援するメモリセルと、保持のときに電力消費が限定されるように支援するメモリセルとの双方を集積しなければならない。
【0006】
上記のようなメモリ回路は、製造が困難である。それは、2つの型のメモリのトポロジーおよび設計が根本的に異なり、それらのメモリの各々は、高いレベルの高速アクセス、または保持のときの限定された電力消費のどちらかを有するからである。
【0007】
45nm以下におけるエッチング技術に対しては、読み出し、および書き込みの両方における雑音という点に関して、余裕をもって、セル密度を増加させることは極端に困難である。製造時に、トランジスタの電気的パラメータを変化させることの重要性は、エッチングが微細になるほど、ますますより決定的になる。これは、異なる雑音源(容量性結合、誘導性結合、電力供給の雑音等)に対する集積回路の敏感性を増加させることになる。
【0008】
論理ゲートの切り替え速度を増加させつつ、その静的な電力消費を低減することに関して、多くの研究がまた行われてきた。開発されつつあるある集積回路は、低い消費電力の論理ゲート、および高い切り替え速度の論理ゲートの双方を集積化している。これらの2つの型の論理ゲートを、1つかつ同じ集積回路の中に生成するために、高速アクセス論理ゲートの、ある特定のトランジスタの閾値電圧を低くして、他の低消費電力の論理ゲートトランジスタの閾値電圧を高くさせる。バルク技術では、同じ型のトランジスタの閾値電圧レベルの調節は、それらのチャネルのドーピングのレベルを変化させることにより行う。しかしながら、FDSOI(Fully Depleted Silicon−On−Insulator)技術においては、チャネルドーピングは殆どゼロである。従って、トランジスタのチャネルのドーピングレベルは、主たる変化を示すことができず、従って、この手段では、閾値電圧の変化を与えることができない。明白に異なる閾値電圧のところで、同じ型のトランジスタを製造する1つの手法として、ある研究によって提案され手法は、これらのトランジスに対して、ある特定のゲート材料を集積することである。しかしながら、このような集積回路を製造することは、実際には、技術的に困難であり、また経済的にも法外なものになることが明らかである。
【0009】
従って、異なる閾値レベルを持つトランジスタを有する集積回路であって、簡単に製造することができる集積回路が必要とされている。
【発明の概要】
【課題を解決するための手段】
【0010】
本発明は、これらの欠点の内の1つ以上を解消することを目的としている。従って、本発明は、集積回路に関するものであり、この集積回路は、絶縁材料の埋め込み層によって半導体基板層から隔てられた活性半導体層を備え、PMOSおよびNMOSトランジスタを備えている。この回路は、
− 同じ型(PMOSまたはNMOS)の第1のトランジスタおよび第2のトランジスタと、
− それぞれ第1のトランジスタおよび第2のトランジスタの真下で、絶縁材料の埋め込み層とシリコン基板層との間に位置する第1の接地面および第2の接地面とを備えている。
更に、
− 第1のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と反対であり、第1の閾値電圧を有し、
− 第2のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と同一であり、第2の閾値電圧を有し、
− 第1の閾値電圧は、第1のトランジスタのソースと接地面との間に印加された電位差の関数であり、
− 第2の閾値電圧は、第2のトランジスタのソースと接地面との間に印加された電位差の関数であり、
− 第1の閾値電圧および第2の閾値電圧は、第1のトランジスタまたは第2のトランジスタの接地面とソースとの間の電位差が、値ゼロと回路の電源電圧に等しい値との間を変化する場合には、それぞれ、第1の電圧範囲および第2の電圧範囲の中で変化することができ、
− 絶縁材料の層の厚さは、十分に薄くして、第1の範囲の最大値は、第1の範囲の最小値より少なくとも10%だけ大きく、また、第2の範囲の最小値は、第2の範囲の最大値より少なくとも10%だけ低いようになっている。
【0011】
1つの変形例では、第1の範囲の最大値は、第2の範囲の最大値よりも大きい。
【0012】
別の変形例では、第1の範囲の最大値は、第1の範囲の最小値より、少なくとも40mVだけ大きい。また第2の範囲の最小値は、第2の範囲の最大値より、少なくとも40mVだけ小さい。
【0013】
さらに別の変形例では、第1のトランジスタおよび第2のトランジスタにおける絶縁材料の埋め込み層の厚さを、十分に薄くして、第1のトランジスタおよび第2のトランジスタのソースと接地面との間に、基準電位として同じ電位差を印加した場合には、第1の閾値電圧が第2の閾値電圧よりも大きくなるようにしてある。
【0014】
更に別の変形例においては、第1のトランジスタおよび第2のトランジスタは、同じ型の金属で製造した、それぞれのゲートを有する。
【0015】
1つの変形例においては、第1のトランジスタおよび第2のトランジスタは、それらの接地面のドーピングを除いて、同一の構造を有する。
【0016】
更に別の変形例においては、第1のトランジスタおよび第2のトランジスタは、それぞれ、明白に異なる関数値を有する金属から製造されたゲートを有する。
【0017】
別の変形例においては、この回路はメモリを備え、このメモリは、
− 少なくとも1つのワード線と、
− 少なくとも2つのビット線と、
− 第3のトランジスタおよび第4のトランジスタを含み、また第5のトランジスタおよび第6のトランジスタを含む4T型メモリセルを含んでいる。第5のトランジスタは、第3のトランジスタと同様の構造を有し、同じ閾値電圧を示し、第6のトランジスタは、第4のトランジスタと同様の構造を有し、同じ閾値電圧を示す。第3のトランジスタと第4のトランジスタとは、反対の型であり、第3のトランジスタおよび第5のトランジスタは、接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成し、第4のトランジスタおよび第6のトランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、選択的にそれぞれのビット線に接続している。
【0018】
更に別の変形例においては、第3のトランジスタおよび第5のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、実質的にゼロであり、また第4のトランジスタおよび第6のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、実質的に電圧Vddと等しい。
【0019】
1つの変形例においては、この回路はメモリを備え、このメモリは、
− 少なくとも1つのワード線と、
− 少なくとも2つのビット線と、
− 第3のトランジスタおよび第4のトランジスタを含み、また第5のトランジスタおよび第6のトランジスタを含む4T型メモリセルを含んでいる。第3から第6のトランジスタは、絶縁材料の埋め込み層とシリコン基板層との間にある、それぞれの接地面の上方に位置している。第5のトランジスタと第3のトランジスタとは同じ型であり、第6のトランジスタと第4のトランジスタとは同じ型であり、第3のトランジスタと第4のトランジスタとは反対の型である。第3のトランジスタおよび第5のトランジスタは、接続されて、2つのストレッジノードを持つ双安定フリップフロップ回路を形成し、第3のトランジスタおよび第4のトランジスタの接地面は、第3のトランジスタのゲートに接続され、第5のトランジスタおよび第6のトランジスタの接地面は、第5のトランジスタのゲートに接続される。第4のトランジスタおよび第6のトランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、それぞれのビット線に接続している。
【0020】
更に別の変形例においては、この回路はメモリを備え、メモリは、第1の6T型メモリセルおよび第2の6T型メモリセルを含んでいる。第1の6T型メモリセルおよび第2の6T型メモリセルのそれぞれは、1つのワード線、2つのビット線、および2つのロードトランジスタおよび2つのドライバトランジスタを有する。2つのロードトランジスタおよび2つのドライバトランジスタは、接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成している。各メモリセルは、更に、2つのアクセストランジスタを有し、2つのアクセストランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、選択的にそれぞれのビット線に接続している。第1のトランジスタは、第1のメモリセルのアクセストランジスタを形成し、第2のトランジスタは、第2のメモリセルのアクセストランジスタを形成している。
【0021】
更に別の変形例においては、第1のメモリセルのドライバトランジスタは、接地面のドーピングの型は、それらのアクセストランジスタの接地面のドーピングの型と同じであり、絶縁材料の層の厚さは、それらのアクセストランジスタの絶縁材料の層の厚さと同じであり、また、接地面のバイアスは、それらのアクセストランジスタの接地面のバイアスと同じである。
【0022】
1つの変形例においては、接地面は、メモリセルの内の1つのメモリセルにおいて、ドライバトランジスタとアクセストランジスタとに対して共通である。
【0023】
更に別の変形例においては、この回路は、第1の論理ゲートおよび第2の論理ゲートを備え、各論理ゲートは、それぞれの入力端子によって制御される、少なくとも2つのトランジスタを備えている。前記第1のトランジスタは、第1の論理ゲートの前記トランジスタの内の1つを形成し、また、前記第2のトランジスタは、第2の論理ゲートの前記トランジスタの内の1つを形成している。
【0024】
1つの変形例においては、第1のトランジスタおよび第2のトランジスタは、nMOS型トランジスタである。
【0025】
更に別の変形例においては、第1のトランジスタの接地面とソースとの間の電位差は、ゼロであり、また、第2のトランジスタの接地面とソースとの間の電位差は、電圧Vddに等しい。
【0026】
別の変形例においては、絶縁材料の埋め込み層は、50nmより薄い厚さを有し、また、前記トランジスタのゲート幅は、50nmよりも短い。
【0027】
更に別の変形例においては、絶縁材料の埋め込み層は、前記トランジスタの内の1つのトランジスタのゲート長よりも小さな値の厚さを有する。
【0028】
1つの変形例においては、回路は、半導体活性層の中に製造された第7のトランジスタを有する。この第7のトランジスタには、絶縁材料の埋め込み層とその真下に位置するシリコン基板層との間に、いずれの接地面も存在しない。
【0029】
更に別の変形例においては、この回路は、nMOS型の第8のトランジスタおよびpMOS型の第9のトランジスタを有し、
− 第8の接地面および第9の接地面は、それぞれ第8のトランジスタおよび第9のトランジスタの真下で、絶縁材料の埋め込み層とシリコン基板層との間に設置され、第8の接地面はP型ドーピングを有し、第9の接地面はN型ドーピングを有し、
− N型ドーピングを持つ凹部が、第8の接地面をシリコン基板層から隔てており、
− P型ドーピングを持つ凹部が、第9の接地面をシリコン基板層から隔てており、
− 絶縁トレンチが、活性シリコン層から前記凹部に亘って延在し、第8の接地面と第9の接地面とを隔てている。
【0030】
さらに別の変形例においては、N型ドーピングを持つ凹部は、電圧Vddで励振され、またP型ドーピングを持つ凹部は、接地されている。
【0031】
1つの変形に例においては、この回路は、論理モジュールを有し、論理モジュールは、第2のトランジスタを含み、論理モジュールは、第1のトランジスタを介して電源電圧に接続されている。第1のトランジスタのソースと接地面との間には電位差ゼロが印加され、値ゼロの電位差が、第2のトランジスタのソースと接地面との間に印加される。
【0032】
更に別の変形例においては、第1のトランジスタおよび第2のトランジスタは、隣接しており、第1のトランジスタおよび第2のトランジスタの接地面は、第1の凹部によって半導体基板層から隔てられている。第1の凹部は、ストリップを形成し、第1の型のドーピングを有する。第1の凹部は、第1のレベルの電圧で給電されている。この集積回路は、第1のトランジスタおよび第2のトランジスタとは反対の型の第10のトランジスタおよび第11のトランジスタを更に備えている。第10のトランジスタおよび第11のトランジスタは、隣接しており、反対の型のドーピングを持つ接地面を有する。第10のトランジスタおよび第11のトランジスタの接地面は、第1の井戸に隣接してストリップを形成する第2の凹部によって、半導体基板層から隔てられている。第2の凹部は、第1の型のドーピングに反対の、第2の型のドーピングを有する。第2の凹部は、第2の電圧レベルで給電される。第1のトランジスタおよび第10のトランジスタは、それぞれのゲートを有し、それぞれのゲートの仕事関数値は、明白に異なっている。第2のトランジスタおよび第11のトランジスタは、それぞれのゲートを有し、それぞれのゲートの仕事関数値は、明白に異なっている。
【0033】
更に別の変形例では、第1のトランジスタおよび第10のトランジスタは、隣接しており、同じ論理ゲートに属する。また第2のトランジスタおよび第11のトランジスタは、隣接しており、同じ論理ゲートに属する。そして、第1のトランジスタの接地面のドーピングの型は、第10のトランジスタの接地面のドーピングの型と反対である。また、第1のトランジスタおよび第2のトランジスタは、それぞれのゲートを有し、それらのゲートに対する仕事関数値は、明白に異なっている。
【0034】
本発明の他の特徴および利点を、以下で明確に記述する。次に、添付図面を参照して、決して網羅的でない説明を行う。
【先行技術文献】
【特許文献】
【0035】
【特許文献1】米国特許第6442060号
【非特許文献】
【0036】
【非特許文献1】M. Boeuf,“0.248μm2 and 0.334μm2 Conventional Bulk 6T−SRAM bit −cells for 45nm node Low Cost−General Purpose Application”,Symposium on VLSI,Technology Digest of Technical Papers, 2005
【図面の簡単な説明】
【0037】
【図1】メモリセルを示す図である。
【図2】埋め込み絶縁層を具備するSOI基板の上に製造されたトランジスタの断面図である。
【図3】異なるパラメータの関数として、nMOSトランジスタの閾値電圧を示す図である。
【図4】異なるパラメータの関数として、nMOSトランジスタおよびpMOSトランジスタの閾値電圧のレベルを与えている表である。
【図5】nMOSトランジスタの導電電流を、異なるパラメータの関数として示す図である。
【図6】nMOSトランジスタの漏れ電流を、異なるパラメータの関数として示す図である。
【図7】本発明に従った4T型メモリセルの1つの実施例の回路図である。
【図8】それぞれドライバトランジスタおよびアクセストランジスタのドレイン電流を、ゲート電圧の関数として示す(IOFFからIONまで)グラフである。
【図9】読み出しモードおよび保持モードにおけるメモリセルの安定性の余裕を、絶縁層の厚さの関数として示すグラフである。
【図10】読み出しモードおよび保持モードにおけるメモリセルの安定性の余裕を、接地面のドーピングの関数として示すグラフである。
【図11】セルの読み出し電流および消費される漏れ電流を、絶縁層の厚さの関数として示すグラフである。
【図12】2つの型のメモリセルの電気的動作性能を示す表である。
【図13】図12の表の中で比較した、2つの型のメモリセルに対するトポロジーを示す図である。
【図14】図12の表の中で比較した、2つの型のメモリセルに対するトポロジーを示す図である。
【図15】メモリセルの行列(マトリクス)のトポロジーを示す図である。
【図16】基板層のバイアス電圧の範囲を示すグラフである。
【図17】4T型メモリセルの1つの変形の回路図である。
【図18】本発明による、回路の中に集積化した6T型メモリセルの第1の実施例の回路図である。
【図19】トポロジーの実施例に従った図18のメモリセルの斜視図である。
【図20】図18に示すメモリセルの行列のトポロジーを示す図である。
【図21】本発明による、回路の中に集積化した6T型メモリセルの別の実施例の回路図である。
【図22】トポロジーの実施例を示す図21のメモリセルの斜視図である。
【図23】図21に示すメモリセルの行列のトポロジーを示す図である。
【図24】本発明による回路の基板の中に集積化した論理ゲートの実施例の回路図である。
【図25】図24の論理ゲートのトポロジーを示す図である。
【図26】本発明による、回路の基板の中に集積化した論理ゲートの別の実施例の回路図である。
【図27】図26の論理ゲートのトポロジーを示す図である。
【図28】図2に示す論理ゲート、および図26に示す論理ゲートを備える集積回路を示す図である。
【図29】接地面に動的バイアスを与えた4T型メモリの回路図である。
【図30】それぞれの仕事関数を持つゲートで動作している、異なる閾値電圧のトランジスタを備えた集積回路の例を示す図である。
【図31】それぞれの仕事関数を持つゲートで動作している、異なる閾値電圧のトランジスタを備えた集積回路の例を示す図である。
【図32】それぞれの仕事関数を持つゲートで動作している、異なる閾値電圧のトランジスタを備えた集積回路の例を示す図である。
【図33】明白に異なる閾値電圧を持つトランジスタを含む集積回路の例を示す図である。
【図34】明白に異なる閾値電圧を持つトランジスタを含む集積回路の例を示す図である。
【図35】1つの変形例の標準閾値電圧における、隣接した2つのトランジスタの断面図である。
【図36】ゲートの仕事関数が、nMOSトランジスタの閾値電圧に対して与える影響を示すグラフである。
【発明を実施するための形態】
【0038】
トランジスタを具備する集積回路において、本発明を実施するものとする。第1のトランジスタは、第1の閾値電圧を有することができ、第2のトランジスタは、第2の閾値電圧を有することができる。これらのトランジスタの閾値電圧を、それぞれ異なる範囲の中で調節するために、第1のトランジスタの接地面は、そのソースのドーピングに反対のドーピングを有する。一方、第2のトランジスタの接地面は、そのソースのドーピングと同一のドーピングを有する。本発明では、トランジスタの下方にある絶縁層の厚さを十分に薄くすることにより、基準電位として同じ電位差を印加した場合に、第1の閾値電圧が第2の閾値電圧より大きくなるようにしている。
【0039】
以下本明細書では、閾値電圧、およびソースと接地面との間の電位差は、絶対値で示すこととする。
【0040】
図2は、SOI技術により製造され、接地面を具備するトランジスタ1の例を示す。トランジスタ1は、シリコン基板層101を有する。トランジスタ1は、接地面102によって基板層101から隔てられた絶縁材料の埋め込み層103を有する。絶縁層103の上には、活性シリコン層があり、活性シリコン層の中に、ソースS、チャネル104およびドレインDが生成される。接地面102は、ドレインおよびソースによって生成される電界がチャネル104の下方に貫通するのを制限することにより、トランジスタの静電気的制御を改善することができる。側面の静電的結合が低減されることにより、短チャネル効果が低減し、またドレインによる空乏化効果、すなわち、DIBL(drain−induced barrier lowering)が制限される。チャネル104は、ゲート酸化物105の層で覆われている。ゲート酸化物105の上には、金属ゲート108およびポリシリコン層111を備えるゲートスタックが形成される。スタックは、スペーサ110によって側面に境界が設けられる。絶縁トレンチ106および107は、トランジスタ1の周囲に設置され、活性シリコン層の表面から、接地面102の下にある基板層101の中の部分の下方にまで延在している。
【0041】
図3および図4は、以下の特性を有するトランジスタのパラメータを使用して実行した試験の結果を示す。
VDD=1V
L(実効ゲート長)=物理的ゲート長の内の33nm
TSi(チャネルの厚さ)=8nm
NGP(接地面のドーピング)=1018cm-3
NS(基板層のドーピング)=3*1015cm-3
基板層101は、接地面102がずっと低いドーピングレベルである場合には、接地面102と同じ型のドーピングを有することもある。基板層101は、P型ドーピングを有することもある。
ソース電位を基準にして0Vとしてある。
チャネル104は、薄くドーピングされている(基板のドーピングNSと同等)。
【0042】
図3は、nMOSトランジスタに対する閾値電圧の変化を、異なるパラメータの関数として示したものである。参考として、図3はまた、いずれの接地面もないnMOSトランジスタの閾値電圧を示している(W/O GPで示される曲線)。被試験トランジスタの閾値電圧に影響している2つのパラメータは、絶縁層の厚さ(Tbox)、およびソースに対する接地面のバイアス(Vbg−sは、接地面とソースとの間の電圧を示す)である。左側のグラフでは、接地面のドーピングは、そのトランジスタのドレインおよびソースのドーピングと反対である(ソースおよびドレインがNドーピングを有するnMOSトランジスタに対しては、接地面はP+ドーピングである)。右側のグラフでは、ドーピングは同一である(ソースおよびドレインがNドーピングを有するnMOSトランジスタに対しては、接地面はN+ドーピングである)。絶縁層の所与の厚さに対しては、反対のドーピングを持つトランジスタの閾値電圧は、第1の範囲にわたってバイアス電圧の関数として変化するが、同一のドーピングを持つトランジスタの閾値電圧は、第2の範囲にわたってバイアス電圧の関数として変化するという点に注目することができる。絶縁層の20nmの厚さに対しては、第1の範囲は430mVから600mVにわたり、また、第2の範囲は200mVから460mVにわたる。第1の範囲の上限値は、第2の範囲の上限値よりも大きい。同一のドーピングおよび反対のドーピングにおけるトランジスタの接地面とソースとの間に、1つかつ同じ基準電圧を印加した場合には、反対のドーピングを持つトランジスタの閾値電圧は、同一のドーピングを持つトランジスタの閾値電圧よりも大きい。
【0043】
絶縁層の厚さを減少させると、第1および第2の範囲の振幅は増加するということも理解しうると思う。絶縁層が薄くなるに従って、第1の範囲の最高値の上昇が大きくなり、また、第2の範囲の最低値の低下が大きくなる。
【0044】
絶縁層の所与の厚さ、および接地面の所与の型のドーピングに対しては、トランジスタの閾値電圧は、それぞれ、第1および第2の範囲の中で変化する。接地面とソースとの間の電位差の下落は、トランジスタの閾値電圧の上昇を引き起こす。
【0045】
絶縁層が薄く、反対のドーピング(nMOSトランジスタに対しては、接地面のドーピングはP+)で、また接地面とソースとの間の電圧差を減少させた場合には、トランジスタの閾値電圧は、いずれの接地面も持たない基準トランジスタと比較して相当に大きく増加する。このように上昇した閾値電圧は、以下ではVthで示すことにする。絶縁層が薄く、同一のドーピング(nMOSトランジスタに対しては、接地面のドーピングはN+)で、また接地面とソースとの間の電圧差をVddとした場合には、トランジスタの閾値電圧は、接地面を持たない基準トランジスタと比較して相当に大きく減少する。
【0046】
他の場合(同一のドーピングでVbg−s=0の場合、また反対のドーピングでVbg−s=Vddの場合)には、絶縁層の厚さが非常に薄い場合でも、接地面を持たない基準トランジスタと比較して、閾値電圧の変化はより小さな程度になる。基準トランジスタの閾値電圧は、基準電圧としての役割を果たすこととなる。また、以下では「標準閾値電圧」Vtという用語で呼ぶことにする。図3に示す実施例では、nMOSトランジスタの標準電圧Vtは、絶縁層の厚さに従って、460mVから480mVの範囲にわたって変化する。
【0047】
閾値電圧Vthのトランジスタの接地面とソースとの間の電位差における増加は、このトランジスタの閾値電圧を標準閾値電圧Vtに近づける。閾値電圧Vthを持つトランジスタの接地面のドーピングの型を変えることにより、標準閾値電圧Vtを持つトランジスタにすることができる。
【0048】
図3は、nMOSトランジスタの動作を示しているが、pMOSトランジスタに対しても、同様の結果が得られる。絶縁層の1つかつ同じ厚さに対しては、nMOSトランジスタおよびpMOSトランジスタの電圧Vth、Vtl、およびVtsは、僅かに異なる可能性もあるであろう。
【0049】
例えば、もし閾値電圧が、標準閾値電圧Vtsから少なくとも5%だけ異なっているならば、その閾値電圧は、VthまたはVtl型であると考えることが可能である。これは少なくとも10%、または更には20%異なっていることが望ましい。閾値電圧はまた、もし閾値電圧が、標準閾値電圧Vtsから30mVだけでも異なっているとすれば、それをVthまたはVtl型であると考えることもできるであろう。これは、少なくとも40mV、または更に少なくとも60mV異なっていることが望ましい。
【0050】
図4は、バイアスおよび接地面のドーピングの関数として、薄い絶縁層に対して得られた閾値電圧における変化をまとめたものである。これらは、それぞれnMOSトランジスタおよびpMOSトランジスタに対して示してある。Vthは、上昇した閾値電圧に対応し、Vtlは低下した閾値電圧に対応する。またVtは標準閾値電圧に対応する。Gp−nはドーピングがn型である接地面を指定し、Gp−pはドーピングがp型である接地面を指定している。
【0051】
低下した閾値電圧Vtlを持つnMOSトランジスタを得るためには、n型ドーピングを有する接地面とソースとの間に電位差Vddを印加する。上昇した閾値電圧Vthを持つnMOSトランジスタを得るためには、p型ドーピングを有する接地面にソースのバイアスを印加する。上昇した閾値電圧Vthを持つpMOSトランジスタを得るためには、n型ドーピングを持つ接地面にソースのバイアスを印加する。低下した閾値電圧Vtlを持つpMOSトランジスタを得るためには、p型ドーピングを有する接地面とソースとの間に電位差Vddを印加する。
【0052】
図5は、nMOSトランジスタの導電電流の改善を、異なるパラメータの関数として示すものである。3つのパラメータが被試験トランジスタの導電電流に影響する。これらは、絶縁層の厚さ、接地面のバイアス、および接地面のドーピングである。接地面を持たない基準トランジスタの導電電流も示してある。接地面のドーピングを、ドレインおよびソースのドーピングと反対にすれば、導電電流は減少するが、ドレインおよびソースのドーピングと同一のドーピングにすれば、導電電流は増加する。接地面とソースとの間の電位差が大きくなれば、導電電流は大きくなる。試験を行うパラメータの変化は、厚さの20nmの絶縁層に対して、最大200μA/μmに至る導電電流の増加をもたらす。試験を行うパラメータの変化はまた、これにより、厚さの20nmの絶縁層に対して130μA/μmに届く導電電流の減少が可能になる。同様の結果がpMOSトランジスタに対しても得られる。
【0053】
図6は、nMOSトランジスタに対する漏れ電流の改善を、異なるパラメータの関数として示すものである。3つのパラメータが、被試験トランジスタの漏れ電流に影響する。これらは、絶縁層の厚さ、接地面のバイアス、および接地面のドーピングである。接地面を持たない基準トランジスタの漏れ電流もまた示してある。接地面のドーピングを、ソースのドーピングと反対にして、またそれとともに、接地面とソースとの間の電位差を減少させた場合(閾値電圧Vthのトランジスタ)には、漏れ電流は、基準トランジスタと比較して減少する。接地面のドーピングをソースのドーピングと同一にして、また接地面とソースとの間の電位差をVddにした場合(閾値Vtlのトランジスタ)には、漏れ電流は、基準トランジスタと比較して増加する。従って、50nmよりも薄い絶縁層に対しては、試験を行うパラメータの変化は、閾値Vthを持つトランジスタと閾値Vtlを持つトランジスタとの間の漏れ電流に対して、2桁から6桁に亘る変化を行う。
【0054】
図3、図5および図6における破線は、薄い絶縁層と厚い絶縁層との間の境界と考えられる線を表す。これらのシミュレーションの中で使用したトランジスタの寸法に対しては、この境界は近似的に50nmである。従って、閾値電圧または導電電流の変化は、絶縁層の厚さが50nmよりも薄い場合に、接地面を持たない基準トランジスタと比較して、意味を持つようになるということを理解することができる。
【0055】
Lをトランジスタのゲート長とすれば、絶縁層の厚さTboxを、ルールTbox<Lに従って選定することが有利である。以上のように、トランジスタの寸法の関数として、い絶縁層を決定するために利用可能な経験則が得られる。
【0056】
1018cm-3のドーピングを有する接地面を使用して試験を行ってきたが、2*1017cm-3から5*1018cm-3までの範囲にわたるドーピングも使用することができると思われる。
【0057】
図3、図5および図6のグラフは、nMOSトランジスタに対して作成したものであるが、pMOSトランジスタに対しても、同様の結論が得られる。pMOSトランジスタの逆論理のために、薄い絶縁層の場合には、接地面をソースのドーピングと反対のドーピングにすることにより、閾値電圧の絶対値を増加させることができる。これは、ソースと接地面との間の電位差を減少させた場合も同様である。これにより、pMOSトランジスタの漏れ電流および導電電流は減少する。薄い絶縁層を使用すれば、ソースと接地面との間で同一の型のドーピングとすることにより、またソースと接地面との間の電位差を上昇させることにより、pMOSトランジスタの閾値電圧の絶対値を減少させることができる。これにより、pMOSトランジスタの漏れ電流および導電電流は上昇する。
【0058】
トランジスタのパラメータを調節することにより得られる、これらの性質を利用することは、本発明に従った集積回路においては、特に有利であることが分かる。
【0059】
図7は、本発明による4T型メモリセル2の回路図を示す。2つのnMOS型ドライバトランジスタMDLおよびMDRは、本質的には公知の様式で、接続されて双安定フリップフロップ回路を形成する。ドライバトランジスタMDLおよびMDRは、活性シリコン層の中に製造される。活性シリコン層は、接地面の上に位置する絶縁層の上に設けられる。ドライバトランジスタの接地面は接地される。メモリセル2は、2つのpMOS型アクセストランジスタMALおよびMARを有する。アクセストランジスタMALおよびMARは、シリコンの活性層の中にある。シリコンの活性層は、接地面の上に生成された絶縁層の上に設けられる。アクセストランジスタの接地面は接地される。アクセストランジスタMALおよびMARのそれぞれのソースは、それぞれビット線BLLおよびBLRに接続される。アクセストランジスタMALおよびMARのゲートは、ワード線WLに接続される。ドライバトランジスタMDLおよびMDRのソースは接地される。ドライバトランジスタMDLおよびMDRのドレインは、アクセストランジスタMALおよびMARのそれぞれのドレインに接続される。
【0060】
ドライバトランジスタMDLおよびMDRの機能は、ストレッジノードを、保持の時に接地電位に近い論理レベル0に維持することである。アクセストランジスタMALおよびMARの機能は、ストレッジノードを、保持の時に電位Vddに近い論理レベル1に維持し、読み出しおよび書き込みサイクルの間、ストレッジノードの電位に対するアクセスを可能にすることである。
【0061】
トランジスタMDLおよびMDRおよびMALおよびMARの下方に生成された接地面は接地される。電位差Vddが、アクセストランジスタMALおよびMARのソースと接地面との間に印加される。これに関しては後に説明する。ドライバトランジスタMDLおよびMDRのソースと接地面との間には、電位差ゼロが印加される。アクセストランジスタMALおよびMAR(pMOS)の接地面の(P+)ドーピングは、それらのソースのドーピングと同一である。(nMOS)ドライバトランジスタMDLおよびMDRの接地面の(P+)ドーピングは、それらのソースのドーピングに対して反対である。メモリセルは、pMOS型アクセストランジスタおよびnMOS型ドライバトランジスタを使用して製造するのが有利である。これは、ウェハは通常は、デフォルトのP型ドーピングで提供され、従って、P+ドーピングで接地面を形成することがより容易になるからである。これは、これらのトランジスタの閾値電圧を調節するために適切だからである。その上にトランジスタMDLおよびMDRおよびMALおよびMARを生成する絶縁層は、本発明においては薄いものである。すなわち、その厚さによって、トランジスタMDLおよびMDRおよびMALおよびMARの閾値電圧を、ドーピングおよびそれらの接地面に印加するバイアス値によって変化させることが可能になる。このようにして、ドライバトランジスタMDLおよびMDRの閾値電圧Vthを、上昇させることができる。また、アクセストランジスタMALおよびMARの閾値電圧Vtlを、低下させることができる。
【0062】
アクセストランジスタMALおよびMARは、共通の接地面を使用することができる。これは、この面は同じ型のドーピングおよび同じバイアスを有することができるからである。同様に、ドライバトランジスタMDLおよびMDRは、共通の接地面を使用することができる。これは、この接地面は同じ型のドーピングおよび同じバイアスを有することができるからである。接地面は、アクセストランジスタおよびドライバトランジスタに対しても共通であるのがよい。これは、接地面が、これらの全てのトランジスタに対して、同じバイアスおよび同じ型のドーピングを有するからである。
【0063】
データ保持モードにおいては、ビット線BLLおよびBLR、およびワード線WLは、電源電圧Vddにバイアスされる。従って、アクセストランジスタMALおよびMARは、オフ状態である。ここに示す実施例では、ドライバトランジスタMDLもまたオフ状態であり、これはトランジスタMDRとは異なっている。
【0064】
ノードLの電位をVddに近い値に維持するための条件、従って、論理レベルを1に維持するための条件は、アクセストランジスタMALを通して流れる漏れ電流(Imal-off)が、ドライバトランジスタMDLを流れる漏れ電流(Imdl-off)と、トランジスタMDRのゲートによって引かれる漏れ電流(Imdr-g)との合計よりも、少なくとも2桁ないし3桁大きくなければならいということである。すなわち、
IMAL-OFF>>IMDL-OFF+IMDR-G
である。
【0065】
前記のメモリセル2によって、この条件を満足することが可能になる。すなわち、アクセストランジスタMALおよびMARは、低下した閾値電圧Vtlを有し(図4参照)、これにより、これらトランジスタの漏れ電流は増加するが、一方で、ドライバトランジスタMDLおよびMDRは、上昇した閾値電圧Vthを有し(図4参照)、これにより、これらトランジスタの漏れ電流(図5参照)を減少させることが可能になる。従って、保持モードにおいて、ノードの電位をレベルVddに維持する条件を守ることが容易になる。図8(ゲート電圧の関数として表したドレイン電流)は、特に、適切なゲート長Lgを、ドライバトランジスタMDLおよびMDR、およびアクセストランジスタMALおよびMARに対して使用する(それぞれ、55nmおよび45nm)ことにより、漏れ電流に関する条件は、容易に満足することができるということを示している。これは、アクセストランジスタの導電電流とドライバトランジスタの導電電流との間には、2.5桁の差が得られるからである。
【0066】
従って、メモリセル2のストレッジノードの中には、追加的なデータリフレッシュ回路を設ける必要はない。異なるトランジスタの閾値電圧の制御は、単に全てのセルの上で、これらのセルの構造によって、および接地面を適切にバイアスすることによって行うことができる。このように、メモリセル2を集積化する回路の複雑さを低減することができ、集積密度を増加させることができる。また、これらセルのトランジスタの閾値電圧を動的に調節する回路の使用を、回避することも可能になる。これらセルのトランジスタの閾値電圧を動的に調節する回路では、セルにおける基板接触を設ける必要がある。以上のように、メモリセル2を集積化する回路の複雑さを低減することができ、集積密度を増加させることができる。
【0067】
読み出しモードにおいては、ビット線BLLおよびBLRは事前にVddで充電され、そして次に、ワード線はVss(または、それ以上の電位)にバイアスされ、トランジスタMALおよびMARが導通状態となり、従って、メモリセル2のストレッジノードへのアクセスが可能になる。
【0068】
読み出しモードにおけるメモリセル2の安定性は、論理レベル0のストレッジノードに接続されているドライバトランジスタ、およびアクセストランジスタの導電電流の間の関係に依存する。図7の実施例では、ノードRの電位をVssに近い値(論理レベル0)に維持するために課せられる条件は、アクセストランジスタMARを通して流れる導電電流(Imar-on)は、トランジスタMDRの導電電流(Imdr-on)よりも小さく(少なくとも1/2から1/3)なければならないということである。すなわち、
IMAR-ON<IMDR-ON
である。
【0069】
読み出しモードにおいて、論理レベル0でノードが安定である条件は、ドライバトランジスタのゲート幅(Wd)を、アクセストランジスタのゲート幅よりもより大きくするように寸法を決めることにより得られる。
【0070】
4T型メモリセルの保持における安定性を最適化するために、通常は、pMOSトランジスタのコンダクタンスを増加させること、およびnMOSトランジスタのコンダクタンスを減少させることが行われる。この最適化は、読み出しモードにおける安定性の最適化に対して反対方向に作用し、これにより、安定性の割り振りに関するトレードオフが必要になる。pMOSトランジスタは、nMOSトランジスタと比較して、本質的に導電性が低いので、また、本発明に従ったトランジスタのパラメータでは、トランジスタの導電電流の変化幅は漏れ電流の変化幅と比較して小さいので、メモリセル2の読み出しモードにおける安定性は、それらのトランジスタの適切なパラメータ設定によって最適化することができる。読み出しモードにおける安定性はまた、メモリセル2への読み出しアクセスの間、ワード線に対してVssよりもより大きな電圧を印加することにより最適化することができる。そして、pMOS型アクセストランジスタの導電性を減少させて、読み出しモードにおける安定性の条件への適合を容易にすることができる。
【0071】
メモリセル2の保持における安定性と読み出しにおける安定性との間のトレードオフは、絶縁層の厚さの関数として、および接地面のドーピングの関数として最適化することができる。これらは、図9および図10のグラフに見ることができる。これらのグラフは、点線で境界を示した部分の中に最適化のゾーンを示している。絶縁層の厚さTboxに対しては図9、および接地面のドーピングに対しては図10に示す。これらに対しては以下のトランジスタパラメータを使用している。
VDD=1V
L(ゲート幅)=45nm
TSi(チャネルの厚さ)=8nm
NGP(接地面のドーピング)=1018cm-3
NS(基板層のドーピング)=3*1015cm-3
ソース電位を基準として0Vとしている。
曲線SNMは、読み出しモードにおける安定性に対応し、曲線RNMは、保持における安定性に対応している。
【0072】
書き込みモードにおいては、ビット線BLLとBLRとの間に電位差を印加する。従って、ワード線はVssにバイアスされ、アクセストランジスタMALおよびMARを導通状態にする。ビット線BLLとBLRとの間に印加した電位差に依存して、セルは、スイッチの開閉を行う。すなわち、ビット線BLLが論理状態0にあり、またビット線BLRが状態1にある場合には、ノードLは0になり、またノードRは1になる。
【0073】
行った試験は、FDSOI技術に対応しているが、localizedFDSOIおよび「Silicon On Nothing」技術として公知の技術を使用しても、同様の結果を得ることができる。
【0074】
図11のグラフは、保持モードにおいてセルが消費する電流(Ileak)およびセル電流(Icell)の変化を、絶縁層の厚さTboxの関数として、シミュレーションによって得た結果を示す。破線は、漏れ電流の最大限界を示し、この最大限界は、これを使用してトランジスタのパラメータ設定を決定することができる。30nmの絶縁層の厚さが適切であることが分かる。当然のことながら、絶縁層のこの厚さは、トランジスタの寸法に適合させることができる。従って、絶縁層の厚さTboxを近似的に、Tbox<Lに適合させることが可能であると考えることができる。
【0075】
図13に示すメモリセルのトポロジーは、パラメータ設定に関するこれらのデータから描いたものである。図14は、同じセルの第2の実施例の図である。この実施例では、このトポロジーは、読み出しモードおよび保持モードにおけるメモリセルの安定性が、少なくとも電圧Vddの20%(Vdd=1Vで200mV)に達することを保証することを目的としている。このセルは、低い電流消費の応用(セル当たり約10pA)に対して設計されている。シミュレーションによって、少なくとも115nmのドライバトランジスタの幅(Wd)は、読み出しモードおよび保持モードにおける安定性が、電圧VDDの20%の閾値を達成できることを保証するのに十分であると判定することが可能になった。ここでは、45nmにおけるSRAMメモリに対する寸法決めのルールを使用している。これは、例えば、非特許文献1の中で規定しているルールである。従って、以下のパラメータを使用している。すなわち、Wd=115nm、Ld=55nm(ドライバトランジスタのゲート長)、Wa=55nm(アクセストランジスタのゲート幅)、およびLa=45nm(アクセストランジスタのゲート長)である。
【0076】
図12の表は、得られた電気的結果を示す。読み出しモードおよび保持モードにおける安定性の間に、非常によいトレードオフが得られたことが注目される。書き込み余裕(Wm)(書き込み動作の間にビット線間に必要な電位差として定義される)は、非常に低い値であること、従って、十分なセル書き込み容量を保証するものであることが分かる。セルが占有する表面部分Sもまた、非常に限定された部分である。
【0077】
トランジスタの接地面は、シリコン基板層によって、互いに接続することができる。図15は、4×4メモリセル2の行列3のトポロジーを示す。基板層は、基板コネクタ31によって接地される。しかしながら、基板層の接地は、基板層の裏面から行うと考えることも可能である。
【0078】
外部の電圧源を通してセルの基板層をバイアスして、トランジスタの閾値電圧を変化させることも可能である。図16は、守らなければならない電圧範囲を示す。この電圧範囲は、破線によって境界を示してある。例えば、P型基板が0Vにバイアスされている場合には、N型井戸は、0VからVddまでの間のバイアス電圧でなければならないと思われる。従って、本発明によって、PN接合が順方向にバイアスされることを回避することができる。この順方向バイアスは、メモリセル2からの漏れ電流を引き起こす主たるDC電流を生成する可能性がある。
【0079】
図17は、逆論理によって作られた4T型メモリセル2の1つの変形の回路図である。この実施例においては、メモリセル2は、ストレッジノードを格納するpMOS型ロードトランジスタMLLおよびMLR、およびnMOS型アクセストランジスタMALおよびMARを有する。アクセストランジスタMALおよびMARは、接地面の上にある薄い絶縁層の上に形成される。接地面とソースとの間には電位差Vddが与えられ、接地面はN+ドーピング(ソースのドーピングと同一のドーピング)を有する。チャージトランジスタMLLおよびMLRは、接地面の上にある薄い絶縁層の上に形成される。接地面とソースとの間の電位差はゼロであり、接地面はN+ドーピング(ソースのドーピングと反対のドーピング)を有する。従って、アクセストランジスタMALおよびMARは、低下した閾値電圧Vtlを有し、一方、ロードトランジスタMLLおよびMLRは、上昇した閾値電圧Vthを有する(図4参照)。読み出しモードおよび保持モードにおける安定性の条件は、従ってこの様式では、逆論理にあるこのメモリセル2によってより容易に満足される。
【0080】
図29は、4T型メモリセル10の回路図を示す。図においては、接地面は動的なバイアスを示す。nMOS型の2つのドライバトランジスタMDLおよびMDRは、接続されて、2つのストレッジノードRおよびLを持つ双安定フリップフロップ回路を形成する。ドライバトランジスタMDLおよびMDRは、P+ドーピングを持つ接地面の上に生成された絶縁層の上に位置している。メモリセル10は、2つのpMOS型アクセストランジスタMALおよびMARを有する。アクセストランジスタMALおよびMARは、P+ドーピングを持つ接地面の上に生成された絶縁層の上に位置している。トランジスタMDLおよびMALの接地面は、トランジスタMDLのゲート電位に接続されている。トランジスタMDRおよびMARの接地面は、トランジスタMDRのゲート電位に接続されている。図示の実施例では、ストレッジノードLは、値1を格納し、一方ストレッジノードRは、値0を格納する。従って、トランジスタMDLおよびMALの接地面には、接地電位が印加される。従って、トランジスタMDLの閾値電圧はVthとなり、一方トランジスタMALの閾値電圧はVtlとなる(図4参照)。従って、トランジスタMDRおよびMARの接地面に印加される電位はVddとなる。従って、トランジスタMDLの閾値電圧はVtとなり、トランジスタMALの閾値電圧もまたVtとなる(図4参照)。以上により、本発明は、第1に、MDLおよびMALに対するそれぞれの漏れ電流を適切な値にすることにより、1にあるノードLの保持における安定性を保証し、また第2に、トランジスタMALの閾値電圧より高い閾値電圧を有するトランジスタMARに対して、より少ない電力消費を保証するものである。この高い閾値電圧は、セル10の動作に害を与えることはない。これは、ノードRを0に保持することは、漏れ電流に対して同一の条件を課することがないからである。
【0081】
上記のようなメモリセルを含むFDSOI型集積回路を製造するための方法の実施例における主要なステップは、以下に示すステップとすることができる。すなわち、SOI型ウェハから開始して、140nmより厚い絶縁物の層は、熱酸化および湿式エッチングによって精製することができる。その後、絶縁性トレンチを形成する。さらに、適切なドーピング値を持つロード面を、nMOSおよびpMOSトランジスタの下に、注入によって生成する。高い誘電率の誘電体(HfZrO2等)を厚さ約2.5nmに堆積する。金属ゲート(例えば、ALDTiNで生成し、厚さは20nm)および80nmのポリシリコン層を堆積して、ゲートスタックを形成する。193nmリソグラフィー操作をエッチング攻撃と組み合わせて使用し、所望のゲート寸法を得る。10nmのオフセットスペーサを生成し、その後、10nmの選択的エピタキシャル成長を延在領域の中で実行し、アクセス抵抗を低減する。持ち上げエクステンションにインプランテーションを行う。その後、D形状のスペーサを作り、ソースおよびドレイン(1080℃において「RTPスパイクアニール」型処理により活性化する)をインプランテーションによって生成する。その後、シリコン化処理ステップ(NiPtSi)を実行する。動作性能を改善するために、窒化物の層を付加することができる。
【0082】
本発明はまた、6T型メモリセルに適用することができる。6T型メモリセルは、4T型メモリセルと比較して、理論的に、より高速であり、より低い集積密度を有する。6T型メモリセルはまた、理論的に保持モードにおいてより安定であり、低い書き込み余裕を示す。
【0083】
図18は、本発明による集積回路の6T型メモリセル4の回路図である。図18のメモリセル4は、電力消費を最適化するように設計されている。本質的には公知の様式で、メモリセル4は、2つのnMOS型アクセストランジスタMALおよびMAR、2つのnMOS型ドライバトランジスタMDLおよびMDR、および2つのpMOS型ロードトランジスタMLLおよびMLRを有する。ドライバトランジスタMDLおよびMDRと、ロードトランジスタMLLおよびMLRとは、本質的には公知の様式で接続され、ストレッジノードLおよびRを有する双安定フリップフロップ回路を形成する。ストレッジノードLおよびRは、それぞれロードトランジスタMLLおよびMLRを介して、選択的に電圧Vddに接続される。ストレッジノードLおよびRは、それぞれドライバトランジスタMDLおよびMDRを介して、選択的に接地される。ストレッジノードLおよびRは、それぞれアクセストランジスタMALおよびMARを介して、選択的にビット線BLLおよびBLRに接続される。アクセストランジスタMALおよびMARのゲートは、ワード線WLに接続される。ロードトランジスタMLLのゲートおよびドライバトランジスタMDLのゲートは、ストレッジノードRに接続される。ロードトランジスタMLRのゲートおよびドライバトランジスタMDRのゲートは、ストレッジノードLに接続される。nMOS型アクセストランジスタMALおよびMARを使用することにより、理論的に、メモリセル4のストレッジノードに対するアクセスが可能になる。これは、図7に従ったメモリセルを使用した場合よりも高速である。
【0084】
図19の断面の中に示すトポロジーのように、nMOSトランジスタMALおよびMDLは、絶縁層BOXの上に製造され、接地面GPP+の上方を覆っている。nMOSトランジスタMARおよびMDRは、薄い絶縁層BOXの上に製造され、別の接地面GPP+の上方を覆っている。接地面GPP+のドーピングは、nMOSトランジスタのソースのドーピングと反対である。接地面GPP+は接地電位に接続されている。従って、これらの接地面とそれらのnMOSトランジスタのソースとの間の電位差はゼロである。以上により、nMOSトランジスタに対しては、上昇した閾値電圧Vthが得られる(図4の表参照)。
【0085】
pMOS型ロードトランジスタMLLおよびMLRは、絶縁層BOXの上に製造され、接地面GPN+の上方を覆っている。接地面GPN+のドーピングは、pMOSトランジスタMLLおよびMLRのソースのドーピングと反対である。トランジスタMLLおよびMLRのソースと接地面GPN+との間には、電位差ゼロが印加される。以上により、pMOSトランジスタに対しては、上昇した閾値電圧Vthが得られる(図4の表と比較されたい)。
【0086】
図20は、4×4メモリセル4の行列5のトポロジーを示す。基準52は、P+型接地面である。接地面52は、接触点51によってバイアスされる。基準54は、N+型接地面である。接地面54は、接触点53によってバイアスされる。図中の説明でM1によって識別されるゾーンは、メタリゼーションゾーンに対応している。Grによって識別されるゾーンは、ゲートに対応している。Zdによって識別されるゾーンは、拡散ゾーンに対応している。Snによって識別されるゾーンは、N型基板井戸のインプランテーションに対応している。より大きな集積密度を得るために、N型基板層およびP型基板層の電気的接続は、行列の外周の上で、メモリセル6の外部で行う。メモリセル4の製造を簡単化するために、ロードトランジスタMLLおよびMLRは同じ接地面GPN+の上方を覆っている。
【0087】
図21は、本発明による集積回路の6T型メモリセル6の回路図である。図22のメモリセル6は、ストレッジノードLおよびRへのアクセス時間を最適化するように設計されている。本質的には公知の様式で、メモリセル6は、2つのnMOS型アクセストランジスタMALおよびMAR、2つのnMOS型ドライバトランジスタMDLおよびMDR、および2つのpMOS型ロードトランジスタMLLおよびMLRを含んでいる。ドライバトランジスタMDLおよびMDR、およびロードトランジスタMLLおよびMLRは、接続されて双安定フリップフロップ回路を形成し、ストレッジノードLおよびRを与えている。ストレッジノードLおよびRは、それぞれロードトランジスタMLLおよびMLRを介して、電圧Vddに選択的に接続されている。ストレッジノードLおよびRは、それぞれドライバトランジスタMDLおよびMDRを介して、選択的に接地されている。ストレッジノードLおよびRは、それぞれアクセストランジスタMALおよびMARを介して、選択的にビット線BLLおよびBLRに接続されている。アクセストランジスタMALおよびMARのゲートは、ワード線WLに接続されている。ロードトランジスタMLLのゲートおよびドライバトランジスタMDLのゲートは、ストレッジノードRに接続されている。ロードトランジスタMLRのゲートおよびドライバトランジスタMDRのゲートは、ストレッジノードLに接続されている。nMOS型アクセストランジスタMALおよびMARを使用することにより、理論的に、メモリセル6のストレッジノードに対する、より高速なアクセスが得られる。これは、図7に従ったメモリセルを使用した場合よりも高速である。
【0088】
図22の断面の中に示したトポロジーのように、nMOSトランジスタMALおよびMDLは、絶縁層BOXの上に形成され、接地面GPN+の上方を覆っている。nMOSトランジスタMARおよびMDRは、薄い絶縁層BOXの上に形成され、別の接地面GPN+の上方を覆っている。接地面GPN+のドーピングは、nMOSトランジスタのソースのドーピングと同一である。接地面GPN+は電位Vddに接続されている。従って、nMOSトランジスタのこれらの接地面とソースとの間の電位差はVddである。以上より、nMOSトランジスタに対しては、低下した閾値電圧Vtlが得られる(図4の表と比較されたい)。
【0089】
pMOS型ロードトランジスタMLLおよびMLRは、絶縁層BOXの上に形成され、接地面GPP+の上方を覆っている。接地面GPP+のドーピングは、pMOSトランジスタMLLおよびMLRのソースのドーピングと同一である。トランジスタMLLおよびMLRの接地面GPP+とソースとの間には、Vddの電位差が印加される。従って、pMOSトランジスタに対しては、低下した閾値電圧Vtlが得られる(図4の表と比較されたい)。
【0090】
図23は、4×4メモリセル6の行列7のトポロジーを示す。基準72は、P+型接地面を指定している。接地面72は、接触点71によってバイアスされる。基準74は、N+型接地面を指定している。接地面74は、接触点73によってバイアスされている。図の中の説明でM1によって識別されるゾーンは、メタリゼーションゾーンに対応している。Grによって識別されるゾーンは、ゲートに対応している。Zdによって識別されるゾーンは、拡散ゾーンに対応している。Snによって識別されるゾーンは、N型基板井戸のインプランテーションに対応している。
【0091】
次の表は、メモリセル4およびメモリセル6に対して行ったシミュレーションの結果を示している。
【0092】
予想されるように、セル4の漏れ電流は、セル6の漏れ電流よりも遙かに低いことが理解される。従って、上昇した閾値電圧を持つトランジスタを具備するメモリセル4は、保持の時の電力消費は限られたものになる。しかしながら、絶縁層BOXの厚さを増加することにより、メモリセル6の漏れ電流も低減することができると思われる。さらに、このメモリセル4は、読み出しおよび書き込みにおいて、メモリセル6の安定性より高い安定性を有している。予想されるように、メモリセル6の読み出しに対する電流は、メモリセル4の読み出しに対する電流より大きいということもまた、理解することができる。以上により、セル6のストレッジノードに対するアクセスの速度はより速くなる。
【0093】
上記のように、本発明によって、同じ技術を使用して、1つかつ同じ集積回路の上に、明白に異なる特性を有する2つの型のメモリセルを設けることが可能になる。この技術は、本質的に、これらのメモリセルのトランジスタの接地面に対して、異なるドーピングおよび異なるバイアス値を付与するものである。図18および図21のメモリセルの実施例は、pMOS型ロードトランジスタMLLおよびMLR、およびnMOS型アクセストランジスタMALおよびMAR、および2つのnMOS型ドライバトランジスタMDLおよびMDRを使用しているが、逆論理を使用して、6T型メモリセルもまた製造することができる。
【0094】
低消費電力のメモリセル4および高速アクセスのメモリセル6は、例えば、1つのメモリ回路の中に集積される。メモリセル4は、低消費電力応用に対して使用することができる。またメモリセル6は、より広い計算帯域幅が必要な応用に対して使用することができる。
【0095】
本発明は、明白に異なる電気的特性が要求される論理ゲートを備える集積回路に対して有利に適用することができる。
【0096】
図24は、電力消費を低減させるように設計した論理ゲート8aの回路図である。pMOSトランジスタP1aおよびP2a、およびnMOSトランジスタN1aおよびN2aは、本質的には公知の様式で接続され、出力端子Yを有するNAND2ゲートを形成している。制御端子AおよびBは、それぞれトランジスタP1a、N2a、およびP2a、N1aのゲートを制御する。pMOSトランジスタおよびnMOSトランジスタは、絶縁物の薄い層の上方を覆って、本明細書の上記で詳細に記述したように、それらの閾値電圧を変化させることができるようにしている。pMOSトランジスタは、N型ドーピングを持つ基板subNの上に製造され、この基板は、デフォルトのP型基板の中に井戸の形にインプランテーションが行われる。pMOSトランジスタは、接地面GPn+の上方を覆うように製造され、接地面GPn+のドーピングは、N型ドーピングである。pMOSトランジスタの接地面GPn+とソースとの間の電位差はゼロである。これにより、pMOSトランジスタは、高い閾値電圧を有する(図4参照)。nMOSトランジスタは、基板subPの上に製造され、基板subPのドーピングはP型ドーピングである。nMOSトランジスタは、接地面GPp+の上方に製造され、接地面GPp+のドーピングはP型ドーピングである。nMOSトランジスタの接地面GPp+とソースとの間の電位差は、実質的にはゼロである。これにより、nMOSトランジスタは、上昇した閾値電圧を有する(図4と比較されたい)。
【0097】
図25は、論理ゲート8aに対する実施例を示す。Psによって識別されるゾーンは、電気的基板接触に対応している。この実施例では、電気的基板接触は、論理ゲートのセルの中で行われ、直接にVddに接続または接地されている。電気的基板接触はまた、セルの外部で行うことができ、集積回路の論理ゲートの中の密度を上げることができる。ゾーンMetは、メタリゼーションゾーン対応している。ゾーンZdifは、拡散ゾーンに対応している。ゾーンGは、トランジスタのゲートに対応している。ゾーンCtは、接触に対応している。接地面GPp+の上方を覆っている部分は、nMOSトランジスタ対応し、また接地面GPn+の上方を覆っている部分は、pMOSトランジスタに対応している。
【0098】
図26は、高い導電電流を示すように設計された論理ゲート8bの回路図である。pMOSトランジスタP1bとP2b、およびnMOSトランジスタN1bとN2bは、本質的には公知の様式で接続されて、出力端子Yを有するNAND2ゲートを形成している。制御端子AおよびBは、それぞれ、トランジスタP1b、N2b、およびP2b、N1bのゲートを制御する。pMOSトランジスタおよびnMOSトランジスタは、薄い絶縁層の上方を覆っており、本明細書の下記で詳細に記述するように、それらの閾値電圧を変化させることができる。pMOSトランジスタは基板subPの上に製造され、基板subPのドーピングはP型ドーピングである。pMOSトランジスタは、接地面GPp+の上方に設けられ、接地面GPp+のドーピングはP型ドーピングである。pMOSトランジスタの接地面GPp+とソースとの間の電位差はVddである(基板から接地までの接続)。pMOSトランジスタは、低減した閾値電圧を有する(図4参照)。nMOSトランジスタは基板subNの上に製造され、基板subNのドーピングはN型ドーピングである。この基板は、P型基板の中にインプランテーションで生成される。nMOSトランジスタは、接地面GPn+の上方に設置され、接地面GPn+のドーピングは、N型ドーピングである。nMOSトランジスタの接地面GPn+とソースとの間の電位差は、Vddである(基板からVddまでの接続)。従って、nMOSトランジスタは、低下した閾値電圧を有する(図4と比較されたい)。
【0099】
図27は、論理ゲート8bに対するトポロジーの実施例を示す。ゾーンMetは、メタリゼーションゾーンに対応している。ゾーンZdifは、拡散ゾーンに対応している。ゾーンGは、トランジスタのゲートに対応している。ゾーンCtは、接触に対応している。接地面GPn+の上方を覆っている部分は、nMOSトランジスタに対応し、また接地面GPp+の上方を覆っている部分は、pMOSトランジスに対応している。
【0100】
図28は、集積回路9の上の、これら2つの異なる型の、異なる論理ゲートの配置を示す図である。論理ゲートまたはセルCelは、共通の接地面の中に配置した同じ型のトランジスタを有するストリップを形成するように製造することができる。論理セルの行は、電気的接触ゾーンPsによって隔てられている。従って、nMOSトランジスタによって上方を覆われ、Pドーピングした接地面ストリップと、pMOSトランジスタによって上方を覆われ、Pドーピングした接地面ストリップと、nMOSトランジスタによって上方を覆われ、Nドーピングした接地面ストリップと、pMOSトランジスタによって上方を覆われ、Nドーピングした接地面ストリップとが存在する。Pドーピングした接地面はVddに接続され、一方、Nドーピングした接地面は接地される。上記のように、電力供給接続システムは簡単化される。
【0101】
従って、回路9は、異なる電気的特性を有する論理ゲートを提供することができ、決して製造工程を複雑にすることはない。特に、回路9のトランジスタのゲートを製造するために、異なる型の金属を使用する必要はない。
【0102】
本明細書に記載されている全ての集積回路に対して、nMOSトランジスタおよびpMOSトランジスタの双方に対して、ミッドギャップゲート(その仕事関数は、シリコンの仕事関数の中央に位置している)として公知のゲートを製造することが可能である。ミッドギャップゲートの仕事関数は、一般的に約4.65eVである。
【0103】
また、P型仕事関数(例えば4.85eV)を有するゲートを使用して、これらの集積回路のトランジスタの閾値電圧を変化させることもまた可能である。更に、N型仕事関数(例えば4.45eV)を有するゲートを使用して、トランジスタの閾値電圧を変化させることもまた可能である。ゲートに対するこのような仕事関数値によって、特に、増加した閾値電圧(本明細書では、以下でSVthと呼ぶ)、および低下した閾値電圧(本明細書では、以下でSVtlと呼ぶ)を得ることが可能になると思われる。
【0104】
また、接地面を持たないトランジスタを、集積回路の中に含めることも可能である。
【0105】
次の表は、仕事関数を変化させることに基づいた、トランジスタの種々の異なる変形をまとめたものである。
【0106】
nMOSトランジスタに対しては、
− P型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、バイアスに従った電圧閾値範囲の最小値および最大値が増加する。
− N型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートトランジスタと比較して、接地面のバイアスの関数として表した電圧閾値範囲の最小値および最大値が減少する。図36のグラフは、ミッドギャップ型、P型、およびN型のnMOSトランジスタに対し、接地面のバイアスの関数として、閾値電圧のそれぞれの範囲を示したものである。
【0107】
pMOSトランジスタに対しては、
− N型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、バイアスの関数として表した電圧閾値範囲の最小値および最大値が増加する。
− P型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、接地面のバイアスの関数として表した電圧閾値範囲の最小値および最大値が減少する。
【0108】
上記のようなトランジスタを組み合わせて、非常に高い密度で論理ゲートを集積化した回路を形成することができるので有利である。論理ゲートを形成することは、隣接したnMOSトランジスタと、pMOSトランジスタとの協調した動作に関わっている。明白に異なる閾値電圧のトランジスタを具備する隣接した論理ゲートを設置したい場合には、そのnMOSトランジスタと、そのpMOSトランジスタとを、交互の行に配置する。図4に詳細に示すルールとミッドギャップ型ゲートとを使用して、閾値電圧Vthを持つnMOS/pMOSペアを、閾値電圧Vtlを持つnMOS/pMOSペアに隣接して設置するためには、n井戸およびp井戸をチェッカボードパタンに生成し、各接地面に対して適切なバイアスを印加することが必要である。このパタンには、絶縁トレンチを形成する必要があり、この絶縁トレンチは、論理ゲートの集積密度を相当に大きく低下させる。
【0109】
図30は、異なる閾値電圧を持つトランジスタを備える集積回路の実施例を示す。この構造では、nMOSトランジスタが1つの行に配置され、pMOSトランジスタが隣接した行に配置される。図30におけるトランジスタの符号は、上記の表の符号に対応している。nMOSトランジスタは、図32の断面図に示す参照番号203(Vtl)、207(Vt)、219(Vth)、および223(SVth)に対応している。pMOSトランジスタは、図31の断面図に示す参照番号205(Vtl)、213(Vt)、221(Vth)、および224(SVth)に対応している。このような構造によって、nMOSの行の下に、ストリップの形で同じp井戸(P−w)を生成すること、および共通のバイアスをそれに印加する(例えば、接地する)ことが可能になる。このような構造はまた、これを使用して、pMOSトランジスタの行の下にストリップの形で同じn井戸(N−w)を生成し、共通のバイアスを、それに印加する(例えば、Vddを)ことができる。トランジスタの集積密度は、絶縁トレンチの使用を制限することにより、最適化することができる。Gp−pは、P型ドーピングを持つ接地面を定めている。Gp−nは、N型ドーピングを持つ接地面を定めている。Ga−nは、N型仕事関数を持つゲートを定めている。Ga−pは、P型仕事関数を持つゲートを定めている。
【0110】
図33は、異なる型のトランジスタを含む集積回路を示す。この回路は、論理モジュール300を含み、論理モジュール300は、電圧Vddと接地電圧との間に接続されている。論理モジュール300は、その動作の間に最適な切り替え速度が得られるように、低減した閾値電圧を持つトランジスタ301および302を含んでいる。トランジスタ301および302は接続されて、インバータを形成している。トランジスタ301はpMOS型トランジスタであり、トランジスタ302はnMOS型トランジスタである。論理モジュールは、上昇した閾値電圧を持つ、少なくとも1つのトランジスタ303を介して接地線に接続されている。トランジスタ303のゲートの上の制御信号ENによって、トランジスタ303を選択的にオンまたはオフにすることができる。トランジスタ303は、上昇した閾値電圧を有し、論理モジュールが動作状態にないときに、漏れ電流を非常に鋭く制限するために使用されている。これにより、トランジスタ303がオフのときに電力消費を最小にしている。低くした閾値電圧を持つトランジスタ301および302は、論理モジュール300が動作状態のときに、またトランジスタ303がオンのときに、アクセス時間が短縮されるという利益を提供する。
【0111】
上昇した閾値電圧を持つトランジスタはまた、それを介して、論理モジュール300を電圧Vddに接続し、漏れ電流を低減させることができる。論理モジュール300はまた、上昇した閾値電圧を持つそれぞれのトランジスタを介して、電圧Vddに接続、および接地することができる。
【0112】
図34は、トランジスタ301および303の集積トポロジーの実施例を示す。Alによって識別される線は、それぞれVddおよび接地電圧に接続された電力供給線に対応している。図示のように、トランジスタ302および303は、P型ドーピングを持つ井戸の上に製造され、またN型ドーピングを持つ接地面を有する。トランジスタ302および303の接地面は、接地電圧にバイアスされている。トランジスタ301は、N型ドーピングを持つ井戸の上に製造され、またP型ドーピングを持つ接地面を有する。トランジスタ301の接地面は、Vddにバイアスされる。トランジスタ301および303は、P型仕事関数を持つゲートを有する。トランジスタ302は、N型仕事関数を持つゲートを有する。
【0113】
図35は、標準閾値電圧Vtを有する隣接した2つのトランジスタの断面図である。トランジスタ401はnMOSトランジスタであり、トランジスタ402はpMOSトランジスタである。nMOSトランジスタ401は、P型ドーピングを持つ接地面を有し、接地面は電圧Vddによってバイアスされる。pMOSトランジスタ402は、N型ドーピングを持つ接地面を有し、接地面は接地電圧によってバイアスされる。
【0114】
これらのトランジスタを、同じ仕事関数値を持つゲートを使用して製造したとすれば、それらの接地面の電圧と、それらの接地面のドーピングとだけを変化させて動作させる場合には、これらのトランジスタは隣接しているため、トランジスタのそれぞれの接地面に印加されるバイアス電圧によって、絶縁層の下にPN接合の順方向バイアスが生成され、それが電源を接地と短絡することになる可能性がある。
【0115】
この問題を回避するために、トランジスタ401および402は、それぞれ、N型ドーピング井戸およびP型ドーピング井戸の上に製造されている。トランジスタ401および402はまた、活性層の上からN−W井戸とP−W井戸との間の接合まで延在する絶縁トレンチ403によって隔てられる。
【0116】
以下、数少ない型の論理ゲートを示してきたが、本発明は、他の任意の型の論理ゲートにも適用しうることは言うまでもない。
【0117】
以下本発明を、ディジタル応用に対して述べてきたが、本発明は、線形モードで使用するトランジスタを備えるアナログ回路に適用することも可能である。
【0118】
本明細書において上記で詳細に述べたトランジスタの実施例では、接地面とソースとの間の電位差は、nMOSトランジスタに対しては、値ゼロと値Vddとの間の値、またpMOSトランジスタに対しては、値ゼロと値−Vddとの間の値に含まれる。しかしながら、nMOSトランジスタに対しては、Vddよりも高い電位差の値、またはpMOSトランジスタに対しては、−Vddよりも低い値を印加することを考えることもできる。このようにすると、閾値電圧の値が更に低減される。また、nMOSトランジスタに対しては、0より低い電位差の値、またはpMOSトランジスタに対しては、0より高い電位差の値を印加することを考えることも可能である。これにより閾値電圧の値は更に増加する。
【符号の説明】
【0119】
1 : トランジスタ
2 : 4T型メモリセル
3 : 行列
4 ; 6T型メモリセル
5 : 行列
6 : 6T型メモリセル
7 : 行列
8a : 論理ゲート
8b : 論理ゲート
9 : 集積回路
31 : 基板コネクタ
51 : 接触点
52 : 基準(接地面)
53 : 接触点
54 : 基準(接地面)
71 : 接触点
72 : 基準(接地面)
73 : 接触点
74 : 基準(接地面)
101 : シリコン基板層
102 : 接地面
103 : 絶縁層(絶縁材料の埋め込み層)
104 : チャネル
105 : ゲート酸化物
106 : 絶縁トレンチ
107 : 絶縁トレンチ
108 : 金属ゲート
110 : スペーサ
111 : ポリシリコン層
203 : nMOS Vtl
205 : pMOS Vtl
207 : nMOS Vt
213 : pMOS Vt
219 : nMOS Vth
221 : pMOS Vth
223 : nMOS SVth
224 : pMOS SVth
300 : 論理モジュール
301 : pMOSトランジスタ
302 : nMOSトランジスタ
303 : 高閾値電圧トランジスタ
401 : nMOSトランジスタ
402 : pMOSトランジスタ
403 : 絶縁トレンチ
【技術分野】
【0001】
本発明は、集積回路に関し、特に、SOI(silicon−on−insulator)型基板の上に製造される集積回路に関する。SOI技術においては、シリコンの薄い層(数10nm程度)が、比較的厚い絶縁物の層(一般的に、数100ナノメートル程度)によって、薄いシリコン基板から隔てられている。
【背景技術】
【0002】
SOI技術を使用して製造される集積回路は、いくつかの利点を有する。このような回路は、一般的に、同等の動作性能に対して、電力消費量は小さい。このような回路はまた、誘起される浮遊容量が低く、従って、スイッチ開閉速度を改善することができる。さらに、バルク技術におけるCMOSトランジスタで遭遇するラッチアップ現象を回避することもできる。従って、このような回路は、SOCまたはMEMS型の応用において、特に適していることが分かる。また、SOI回路は、イオン化放射の効果に対し、敏感でないという点において注目に値する。従って、このような放射が、動作上の問題を引き起こす可能性があるような利用面において(特に、宇宙応用に対して)、より信頼性が高いことは明らかになる。SOI集積回路は、特に、SRAM型ランダムアクセスメモリまたは論理ゲートを備えることができる。
【0003】
図1に示すように、SRAMメモリセルは、2つのインバータInv1およびInv2と、2つのアクセストランジスタTATおよびTAFとから構成されている。2つのインバータInv1およびInv2は、双安定フリップフロップを構成するように接続され、2つのアクセストランジスタTATおよびTAFは、ビット線BLTおよびBLFに接続される。アクセストランジスタTATおよびTAFは、ワード線WLによって制御される。メモリセルが満足するべき要求条件は、次の通りである。
− セルが、読み出し動作、書き込み動作、または保持動作の間、動作することを保証する十分な安定性、
− セルにアクセスする速度を増加するための、極力大きな導電電流、
− 集積密度を増加するための、極力小さいセルサイズ、および
− 静的モードにおける電力消費を低減するための、極力小さい保持電流。
【0004】
2つの型のメモリセルが開発されている。第1の型のメモリは、4Tとして知られており、2つのドライバトランジスタを使用して、双安定フリップフロップ回路のインバータを形成する。特許文献1の図4は、このアーキテクチャに従って製造したSRAMメモリセルの1つの例を示している。しかしながら、このメモリセルアーキテクチャによれば、非常に高い密度を得ることが、理論的には可能であるが、内部フローティングノードが存在することによって、読み出しにおける安定性の要求条件と、保持における安定性の要求条件との間の割り振りに関して、トレードオフが必要になる。読み出しおよび保持における安定性を増加させるために、いくつかの研究では、メモリセルのトランジスタを個別に制御する動的な回路が提案されている。その後、4Tアーキテクチャによって製造したメモリのセルの密度は、比較的限定されものであることが分かり、従って、工業的なスケールで見た利用に対しては、このアーキテクチャは限定した価値があるだけである。
【0005】
第2の型のメモリは、6Tメモリとして知られており、4つのトランジスタを使用してインバータを形成する。特許文献1の図2は、このアーキテクチャに従って製造されたSRAMメモリセルの1つの実施例を示す。ある特定のメモリ回路は、ストレッジノードに対して迅速なアクセスを支援するメモリセルと、保持のときに電力消費が限定されるように支援するメモリセルとの双方を集積しなければならない。
【0006】
上記のようなメモリ回路は、製造が困難である。それは、2つの型のメモリのトポロジーおよび設計が根本的に異なり、それらのメモリの各々は、高いレベルの高速アクセス、または保持のときの限定された電力消費のどちらかを有するからである。
【0007】
45nm以下におけるエッチング技術に対しては、読み出し、および書き込みの両方における雑音という点に関して、余裕をもって、セル密度を増加させることは極端に困難である。製造時に、トランジスタの電気的パラメータを変化させることの重要性は、エッチングが微細になるほど、ますますより決定的になる。これは、異なる雑音源(容量性結合、誘導性結合、電力供給の雑音等)に対する集積回路の敏感性を増加させることになる。
【0008】
論理ゲートの切り替え速度を増加させつつ、その静的な電力消費を低減することに関して、多くの研究がまた行われてきた。開発されつつあるある集積回路は、低い消費電力の論理ゲート、および高い切り替え速度の論理ゲートの双方を集積化している。これらの2つの型の論理ゲートを、1つかつ同じ集積回路の中に生成するために、高速アクセス論理ゲートの、ある特定のトランジスタの閾値電圧を低くして、他の低消費電力の論理ゲートトランジスタの閾値電圧を高くさせる。バルク技術では、同じ型のトランジスタの閾値電圧レベルの調節は、それらのチャネルのドーピングのレベルを変化させることにより行う。しかしながら、FDSOI(Fully Depleted Silicon−On−Insulator)技術においては、チャネルドーピングは殆どゼロである。従って、トランジスタのチャネルのドーピングレベルは、主たる変化を示すことができず、従って、この手段では、閾値電圧の変化を与えることができない。明白に異なる閾値電圧のところで、同じ型のトランジスタを製造する1つの手法として、ある研究によって提案され手法は、これらのトランジスに対して、ある特定のゲート材料を集積することである。しかしながら、このような集積回路を製造することは、実際には、技術的に困難であり、また経済的にも法外なものになることが明らかである。
【0009】
従って、異なる閾値レベルを持つトランジスタを有する集積回路であって、簡単に製造することができる集積回路が必要とされている。
【発明の概要】
【課題を解決するための手段】
【0010】
本発明は、これらの欠点の内の1つ以上を解消することを目的としている。従って、本発明は、集積回路に関するものであり、この集積回路は、絶縁材料の埋め込み層によって半導体基板層から隔てられた活性半導体層を備え、PMOSおよびNMOSトランジスタを備えている。この回路は、
− 同じ型(PMOSまたはNMOS)の第1のトランジスタおよび第2のトランジスタと、
− それぞれ第1のトランジスタおよび第2のトランジスタの真下で、絶縁材料の埋め込み層とシリコン基板層との間に位置する第1の接地面および第2の接地面とを備えている。
更に、
− 第1のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と反対であり、第1の閾値電圧を有し、
− 第2のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と同一であり、第2の閾値電圧を有し、
− 第1の閾値電圧は、第1のトランジスタのソースと接地面との間に印加された電位差の関数であり、
− 第2の閾値電圧は、第2のトランジスタのソースと接地面との間に印加された電位差の関数であり、
− 第1の閾値電圧および第2の閾値電圧は、第1のトランジスタまたは第2のトランジスタの接地面とソースとの間の電位差が、値ゼロと回路の電源電圧に等しい値との間を変化する場合には、それぞれ、第1の電圧範囲および第2の電圧範囲の中で変化することができ、
− 絶縁材料の層の厚さは、十分に薄くして、第1の範囲の最大値は、第1の範囲の最小値より少なくとも10%だけ大きく、また、第2の範囲の最小値は、第2の範囲の最大値より少なくとも10%だけ低いようになっている。
【0011】
1つの変形例では、第1の範囲の最大値は、第2の範囲の最大値よりも大きい。
【0012】
別の変形例では、第1の範囲の最大値は、第1の範囲の最小値より、少なくとも40mVだけ大きい。また第2の範囲の最小値は、第2の範囲の最大値より、少なくとも40mVだけ小さい。
【0013】
さらに別の変形例では、第1のトランジスタおよび第2のトランジスタにおける絶縁材料の埋め込み層の厚さを、十分に薄くして、第1のトランジスタおよび第2のトランジスタのソースと接地面との間に、基準電位として同じ電位差を印加した場合には、第1の閾値電圧が第2の閾値電圧よりも大きくなるようにしてある。
【0014】
更に別の変形例においては、第1のトランジスタおよび第2のトランジスタは、同じ型の金属で製造した、それぞれのゲートを有する。
【0015】
1つの変形例においては、第1のトランジスタおよび第2のトランジスタは、それらの接地面のドーピングを除いて、同一の構造を有する。
【0016】
更に別の変形例においては、第1のトランジスタおよび第2のトランジスタは、それぞれ、明白に異なる関数値を有する金属から製造されたゲートを有する。
【0017】
別の変形例においては、この回路はメモリを備え、このメモリは、
− 少なくとも1つのワード線と、
− 少なくとも2つのビット線と、
− 第3のトランジスタおよび第4のトランジスタを含み、また第5のトランジスタおよび第6のトランジスタを含む4T型メモリセルを含んでいる。第5のトランジスタは、第3のトランジスタと同様の構造を有し、同じ閾値電圧を示し、第6のトランジスタは、第4のトランジスタと同様の構造を有し、同じ閾値電圧を示す。第3のトランジスタと第4のトランジスタとは、反対の型であり、第3のトランジスタおよび第5のトランジスタは、接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成し、第4のトランジスタおよび第6のトランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、選択的にそれぞれのビット線に接続している。
【0018】
更に別の変形例においては、第3のトランジスタおよび第5のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、実質的にゼロであり、また第4のトランジスタおよび第6のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、実質的に電圧Vddと等しい。
【0019】
1つの変形例においては、この回路はメモリを備え、このメモリは、
− 少なくとも1つのワード線と、
− 少なくとも2つのビット線と、
− 第3のトランジスタおよび第4のトランジスタを含み、また第5のトランジスタおよび第6のトランジスタを含む4T型メモリセルを含んでいる。第3から第6のトランジスタは、絶縁材料の埋め込み層とシリコン基板層との間にある、それぞれの接地面の上方に位置している。第5のトランジスタと第3のトランジスタとは同じ型であり、第6のトランジスタと第4のトランジスタとは同じ型であり、第3のトランジスタと第4のトランジスタとは反対の型である。第3のトランジスタおよび第5のトランジスタは、接続されて、2つのストレッジノードを持つ双安定フリップフロップ回路を形成し、第3のトランジスタおよび第4のトランジスタの接地面は、第3のトランジスタのゲートに接続され、第5のトランジスタおよび第6のトランジスタの接地面は、第5のトランジスタのゲートに接続される。第4のトランジスタおよび第6のトランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、それぞれのビット線に接続している。
【0020】
更に別の変形例においては、この回路はメモリを備え、メモリは、第1の6T型メモリセルおよび第2の6T型メモリセルを含んでいる。第1の6T型メモリセルおよび第2の6T型メモリセルのそれぞれは、1つのワード線、2つのビット線、および2つのロードトランジスタおよび2つのドライバトランジスタを有する。2つのロードトランジスタおよび2つのドライバトランジスタは、接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成している。各メモリセルは、更に、2つのアクセストランジスタを有し、2つのアクセストランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、選択的にそれぞれのビット線に接続している。第1のトランジスタは、第1のメモリセルのアクセストランジスタを形成し、第2のトランジスタは、第2のメモリセルのアクセストランジスタを形成している。
【0021】
更に別の変形例においては、第1のメモリセルのドライバトランジスタは、接地面のドーピングの型は、それらのアクセストランジスタの接地面のドーピングの型と同じであり、絶縁材料の層の厚さは、それらのアクセストランジスタの絶縁材料の層の厚さと同じであり、また、接地面のバイアスは、それらのアクセストランジスタの接地面のバイアスと同じである。
【0022】
1つの変形例においては、接地面は、メモリセルの内の1つのメモリセルにおいて、ドライバトランジスタとアクセストランジスタとに対して共通である。
【0023】
更に別の変形例においては、この回路は、第1の論理ゲートおよび第2の論理ゲートを備え、各論理ゲートは、それぞれの入力端子によって制御される、少なくとも2つのトランジスタを備えている。前記第1のトランジスタは、第1の論理ゲートの前記トランジスタの内の1つを形成し、また、前記第2のトランジスタは、第2の論理ゲートの前記トランジスタの内の1つを形成している。
【0024】
1つの変形例においては、第1のトランジスタおよび第2のトランジスタは、nMOS型トランジスタである。
【0025】
更に別の変形例においては、第1のトランジスタの接地面とソースとの間の電位差は、ゼロであり、また、第2のトランジスタの接地面とソースとの間の電位差は、電圧Vddに等しい。
【0026】
別の変形例においては、絶縁材料の埋め込み層は、50nmより薄い厚さを有し、また、前記トランジスタのゲート幅は、50nmよりも短い。
【0027】
更に別の変形例においては、絶縁材料の埋め込み層は、前記トランジスタの内の1つのトランジスタのゲート長よりも小さな値の厚さを有する。
【0028】
1つの変形例においては、回路は、半導体活性層の中に製造された第7のトランジスタを有する。この第7のトランジスタには、絶縁材料の埋め込み層とその真下に位置するシリコン基板層との間に、いずれの接地面も存在しない。
【0029】
更に別の変形例においては、この回路は、nMOS型の第8のトランジスタおよびpMOS型の第9のトランジスタを有し、
− 第8の接地面および第9の接地面は、それぞれ第8のトランジスタおよび第9のトランジスタの真下で、絶縁材料の埋め込み層とシリコン基板層との間に設置され、第8の接地面はP型ドーピングを有し、第9の接地面はN型ドーピングを有し、
− N型ドーピングを持つ凹部が、第8の接地面をシリコン基板層から隔てており、
− P型ドーピングを持つ凹部が、第9の接地面をシリコン基板層から隔てており、
− 絶縁トレンチが、活性シリコン層から前記凹部に亘って延在し、第8の接地面と第9の接地面とを隔てている。
【0030】
さらに別の変形例においては、N型ドーピングを持つ凹部は、電圧Vddで励振され、またP型ドーピングを持つ凹部は、接地されている。
【0031】
1つの変形に例においては、この回路は、論理モジュールを有し、論理モジュールは、第2のトランジスタを含み、論理モジュールは、第1のトランジスタを介して電源電圧に接続されている。第1のトランジスタのソースと接地面との間には電位差ゼロが印加され、値ゼロの電位差が、第2のトランジスタのソースと接地面との間に印加される。
【0032】
更に別の変形例においては、第1のトランジスタおよび第2のトランジスタは、隣接しており、第1のトランジスタおよび第2のトランジスタの接地面は、第1の凹部によって半導体基板層から隔てられている。第1の凹部は、ストリップを形成し、第1の型のドーピングを有する。第1の凹部は、第1のレベルの電圧で給電されている。この集積回路は、第1のトランジスタおよび第2のトランジスタとは反対の型の第10のトランジスタおよび第11のトランジスタを更に備えている。第10のトランジスタおよび第11のトランジスタは、隣接しており、反対の型のドーピングを持つ接地面を有する。第10のトランジスタおよび第11のトランジスタの接地面は、第1の井戸に隣接してストリップを形成する第2の凹部によって、半導体基板層から隔てられている。第2の凹部は、第1の型のドーピングに反対の、第2の型のドーピングを有する。第2の凹部は、第2の電圧レベルで給電される。第1のトランジスタおよび第10のトランジスタは、それぞれのゲートを有し、それぞれのゲートの仕事関数値は、明白に異なっている。第2のトランジスタおよび第11のトランジスタは、それぞれのゲートを有し、それぞれのゲートの仕事関数値は、明白に異なっている。
【0033】
更に別の変形例では、第1のトランジスタおよび第10のトランジスタは、隣接しており、同じ論理ゲートに属する。また第2のトランジスタおよび第11のトランジスタは、隣接しており、同じ論理ゲートに属する。そして、第1のトランジスタの接地面のドーピングの型は、第10のトランジスタの接地面のドーピングの型と反対である。また、第1のトランジスタおよび第2のトランジスタは、それぞれのゲートを有し、それらのゲートに対する仕事関数値は、明白に異なっている。
【0034】
本発明の他の特徴および利点を、以下で明確に記述する。次に、添付図面を参照して、決して網羅的でない説明を行う。
【先行技術文献】
【特許文献】
【0035】
【特許文献1】米国特許第6442060号
【非特許文献】
【0036】
【非特許文献1】M. Boeuf,“0.248μm2 and 0.334μm2 Conventional Bulk 6T−SRAM bit −cells for 45nm node Low Cost−General Purpose Application”,Symposium on VLSI,Technology Digest of Technical Papers, 2005
【図面の簡単な説明】
【0037】
【図1】メモリセルを示す図である。
【図2】埋め込み絶縁層を具備するSOI基板の上に製造されたトランジスタの断面図である。
【図3】異なるパラメータの関数として、nMOSトランジスタの閾値電圧を示す図である。
【図4】異なるパラメータの関数として、nMOSトランジスタおよびpMOSトランジスタの閾値電圧のレベルを与えている表である。
【図5】nMOSトランジスタの導電電流を、異なるパラメータの関数として示す図である。
【図6】nMOSトランジスタの漏れ電流を、異なるパラメータの関数として示す図である。
【図7】本発明に従った4T型メモリセルの1つの実施例の回路図である。
【図8】それぞれドライバトランジスタおよびアクセストランジスタのドレイン電流を、ゲート電圧の関数として示す(IOFFからIONまで)グラフである。
【図9】読み出しモードおよび保持モードにおけるメモリセルの安定性の余裕を、絶縁層の厚さの関数として示すグラフである。
【図10】読み出しモードおよび保持モードにおけるメモリセルの安定性の余裕を、接地面のドーピングの関数として示すグラフである。
【図11】セルの読み出し電流および消費される漏れ電流を、絶縁層の厚さの関数として示すグラフである。
【図12】2つの型のメモリセルの電気的動作性能を示す表である。
【図13】図12の表の中で比較した、2つの型のメモリセルに対するトポロジーを示す図である。
【図14】図12の表の中で比較した、2つの型のメモリセルに対するトポロジーを示す図である。
【図15】メモリセルの行列(マトリクス)のトポロジーを示す図である。
【図16】基板層のバイアス電圧の範囲を示すグラフである。
【図17】4T型メモリセルの1つの変形の回路図である。
【図18】本発明による、回路の中に集積化した6T型メモリセルの第1の実施例の回路図である。
【図19】トポロジーの実施例に従った図18のメモリセルの斜視図である。
【図20】図18に示すメモリセルの行列のトポロジーを示す図である。
【図21】本発明による、回路の中に集積化した6T型メモリセルの別の実施例の回路図である。
【図22】トポロジーの実施例を示す図21のメモリセルの斜視図である。
【図23】図21に示すメモリセルの行列のトポロジーを示す図である。
【図24】本発明による回路の基板の中に集積化した論理ゲートの実施例の回路図である。
【図25】図24の論理ゲートのトポロジーを示す図である。
【図26】本発明による、回路の基板の中に集積化した論理ゲートの別の実施例の回路図である。
【図27】図26の論理ゲートのトポロジーを示す図である。
【図28】図2に示す論理ゲート、および図26に示す論理ゲートを備える集積回路を示す図である。
【図29】接地面に動的バイアスを与えた4T型メモリの回路図である。
【図30】それぞれの仕事関数を持つゲートで動作している、異なる閾値電圧のトランジスタを備えた集積回路の例を示す図である。
【図31】それぞれの仕事関数を持つゲートで動作している、異なる閾値電圧のトランジスタを備えた集積回路の例を示す図である。
【図32】それぞれの仕事関数を持つゲートで動作している、異なる閾値電圧のトランジスタを備えた集積回路の例を示す図である。
【図33】明白に異なる閾値電圧を持つトランジスタを含む集積回路の例を示す図である。
【図34】明白に異なる閾値電圧を持つトランジスタを含む集積回路の例を示す図である。
【図35】1つの変形例の標準閾値電圧における、隣接した2つのトランジスタの断面図である。
【図36】ゲートの仕事関数が、nMOSトランジスタの閾値電圧に対して与える影響を示すグラフである。
【発明を実施するための形態】
【0038】
トランジスタを具備する集積回路において、本発明を実施するものとする。第1のトランジスタは、第1の閾値電圧を有することができ、第2のトランジスタは、第2の閾値電圧を有することができる。これらのトランジスタの閾値電圧を、それぞれ異なる範囲の中で調節するために、第1のトランジスタの接地面は、そのソースのドーピングに反対のドーピングを有する。一方、第2のトランジスタの接地面は、そのソースのドーピングと同一のドーピングを有する。本発明では、トランジスタの下方にある絶縁層の厚さを十分に薄くすることにより、基準電位として同じ電位差を印加した場合に、第1の閾値電圧が第2の閾値電圧より大きくなるようにしている。
【0039】
以下本明細書では、閾値電圧、およびソースと接地面との間の電位差は、絶対値で示すこととする。
【0040】
図2は、SOI技術により製造され、接地面を具備するトランジスタ1の例を示す。トランジスタ1は、シリコン基板層101を有する。トランジスタ1は、接地面102によって基板層101から隔てられた絶縁材料の埋め込み層103を有する。絶縁層103の上には、活性シリコン層があり、活性シリコン層の中に、ソースS、チャネル104およびドレインDが生成される。接地面102は、ドレインおよびソースによって生成される電界がチャネル104の下方に貫通するのを制限することにより、トランジスタの静電気的制御を改善することができる。側面の静電的結合が低減されることにより、短チャネル効果が低減し、またドレインによる空乏化効果、すなわち、DIBL(drain−induced barrier lowering)が制限される。チャネル104は、ゲート酸化物105の層で覆われている。ゲート酸化物105の上には、金属ゲート108およびポリシリコン層111を備えるゲートスタックが形成される。スタックは、スペーサ110によって側面に境界が設けられる。絶縁トレンチ106および107は、トランジスタ1の周囲に設置され、活性シリコン層の表面から、接地面102の下にある基板層101の中の部分の下方にまで延在している。
【0041】
図3および図4は、以下の特性を有するトランジスタのパラメータを使用して実行した試験の結果を示す。
VDD=1V
L(実効ゲート長)=物理的ゲート長の内の33nm
TSi(チャネルの厚さ)=8nm
NGP(接地面のドーピング)=1018cm-3
NS(基板層のドーピング)=3*1015cm-3
基板層101は、接地面102がずっと低いドーピングレベルである場合には、接地面102と同じ型のドーピングを有することもある。基板層101は、P型ドーピングを有することもある。
ソース電位を基準にして0Vとしてある。
チャネル104は、薄くドーピングされている(基板のドーピングNSと同等)。
【0042】
図3は、nMOSトランジスタに対する閾値電圧の変化を、異なるパラメータの関数として示したものである。参考として、図3はまた、いずれの接地面もないnMOSトランジスタの閾値電圧を示している(W/O GPで示される曲線)。被試験トランジスタの閾値電圧に影響している2つのパラメータは、絶縁層の厚さ(Tbox)、およびソースに対する接地面のバイアス(Vbg−sは、接地面とソースとの間の電圧を示す)である。左側のグラフでは、接地面のドーピングは、そのトランジスタのドレインおよびソースのドーピングと反対である(ソースおよびドレインがNドーピングを有するnMOSトランジスタに対しては、接地面はP+ドーピングである)。右側のグラフでは、ドーピングは同一である(ソースおよびドレインがNドーピングを有するnMOSトランジスタに対しては、接地面はN+ドーピングである)。絶縁層の所与の厚さに対しては、反対のドーピングを持つトランジスタの閾値電圧は、第1の範囲にわたってバイアス電圧の関数として変化するが、同一のドーピングを持つトランジスタの閾値電圧は、第2の範囲にわたってバイアス電圧の関数として変化するという点に注目することができる。絶縁層の20nmの厚さに対しては、第1の範囲は430mVから600mVにわたり、また、第2の範囲は200mVから460mVにわたる。第1の範囲の上限値は、第2の範囲の上限値よりも大きい。同一のドーピングおよび反対のドーピングにおけるトランジスタの接地面とソースとの間に、1つかつ同じ基準電圧を印加した場合には、反対のドーピングを持つトランジスタの閾値電圧は、同一のドーピングを持つトランジスタの閾値電圧よりも大きい。
【0043】
絶縁層の厚さを減少させると、第1および第2の範囲の振幅は増加するということも理解しうると思う。絶縁層が薄くなるに従って、第1の範囲の最高値の上昇が大きくなり、また、第2の範囲の最低値の低下が大きくなる。
【0044】
絶縁層の所与の厚さ、および接地面の所与の型のドーピングに対しては、トランジスタの閾値電圧は、それぞれ、第1および第2の範囲の中で変化する。接地面とソースとの間の電位差の下落は、トランジスタの閾値電圧の上昇を引き起こす。
【0045】
絶縁層が薄く、反対のドーピング(nMOSトランジスタに対しては、接地面のドーピングはP+)で、また接地面とソースとの間の電圧差を減少させた場合には、トランジスタの閾値電圧は、いずれの接地面も持たない基準トランジスタと比較して相当に大きく増加する。このように上昇した閾値電圧は、以下ではVthで示すことにする。絶縁層が薄く、同一のドーピング(nMOSトランジスタに対しては、接地面のドーピングはN+)で、また接地面とソースとの間の電圧差をVddとした場合には、トランジスタの閾値電圧は、接地面を持たない基準トランジスタと比較して相当に大きく減少する。
【0046】
他の場合(同一のドーピングでVbg−s=0の場合、また反対のドーピングでVbg−s=Vddの場合)には、絶縁層の厚さが非常に薄い場合でも、接地面を持たない基準トランジスタと比較して、閾値電圧の変化はより小さな程度になる。基準トランジスタの閾値電圧は、基準電圧としての役割を果たすこととなる。また、以下では「標準閾値電圧」Vtという用語で呼ぶことにする。図3に示す実施例では、nMOSトランジスタの標準電圧Vtは、絶縁層の厚さに従って、460mVから480mVの範囲にわたって変化する。
【0047】
閾値電圧Vthのトランジスタの接地面とソースとの間の電位差における増加は、このトランジスタの閾値電圧を標準閾値電圧Vtに近づける。閾値電圧Vthを持つトランジスタの接地面のドーピングの型を変えることにより、標準閾値電圧Vtを持つトランジスタにすることができる。
【0048】
図3は、nMOSトランジスタの動作を示しているが、pMOSトランジスタに対しても、同様の結果が得られる。絶縁層の1つかつ同じ厚さに対しては、nMOSトランジスタおよびpMOSトランジスタの電圧Vth、Vtl、およびVtsは、僅かに異なる可能性もあるであろう。
【0049】
例えば、もし閾値電圧が、標準閾値電圧Vtsから少なくとも5%だけ異なっているならば、その閾値電圧は、VthまたはVtl型であると考えることが可能である。これは少なくとも10%、または更には20%異なっていることが望ましい。閾値電圧はまた、もし閾値電圧が、標準閾値電圧Vtsから30mVだけでも異なっているとすれば、それをVthまたはVtl型であると考えることもできるであろう。これは、少なくとも40mV、または更に少なくとも60mV異なっていることが望ましい。
【0050】
図4は、バイアスおよび接地面のドーピングの関数として、薄い絶縁層に対して得られた閾値電圧における変化をまとめたものである。これらは、それぞれnMOSトランジスタおよびpMOSトランジスタに対して示してある。Vthは、上昇した閾値電圧に対応し、Vtlは低下した閾値電圧に対応する。またVtは標準閾値電圧に対応する。Gp−nはドーピングがn型である接地面を指定し、Gp−pはドーピングがp型である接地面を指定している。
【0051】
低下した閾値電圧Vtlを持つnMOSトランジスタを得るためには、n型ドーピングを有する接地面とソースとの間に電位差Vddを印加する。上昇した閾値電圧Vthを持つnMOSトランジスタを得るためには、p型ドーピングを有する接地面にソースのバイアスを印加する。上昇した閾値電圧Vthを持つpMOSトランジスタを得るためには、n型ドーピングを持つ接地面にソースのバイアスを印加する。低下した閾値電圧Vtlを持つpMOSトランジスタを得るためには、p型ドーピングを有する接地面とソースとの間に電位差Vddを印加する。
【0052】
図5は、nMOSトランジスタの導電電流の改善を、異なるパラメータの関数として示すものである。3つのパラメータが被試験トランジスタの導電電流に影響する。これらは、絶縁層の厚さ、接地面のバイアス、および接地面のドーピングである。接地面を持たない基準トランジスタの導電電流も示してある。接地面のドーピングを、ドレインおよびソースのドーピングと反対にすれば、導電電流は減少するが、ドレインおよびソースのドーピングと同一のドーピングにすれば、導電電流は増加する。接地面とソースとの間の電位差が大きくなれば、導電電流は大きくなる。試験を行うパラメータの変化は、厚さの20nmの絶縁層に対して、最大200μA/μmに至る導電電流の増加をもたらす。試験を行うパラメータの変化はまた、これにより、厚さの20nmの絶縁層に対して130μA/μmに届く導電電流の減少が可能になる。同様の結果がpMOSトランジスタに対しても得られる。
【0053】
図6は、nMOSトランジスタに対する漏れ電流の改善を、異なるパラメータの関数として示すものである。3つのパラメータが、被試験トランジスタの漏れ電流に影響する。これらは、絶縁層の厚さ、接地面のバイアス、および接地面のドーピングである。接地面を持たない基準トランジスタの漏れ電流もまた示してある。接地面のドーピングを、ソースのドーピングと反対にして、またそれとともに、接地面とソースとの間の電位差を減少させた場合(閾値電圧Vthのトランジスタ)には、漏れ電流は、基準トランジスタと比較して減少する。接地面のドーピングをソースのドーピングと同一にして、また接地面とソースとの間の電位差をVddにした場合(閾値Vtlのトランジスタ)には、漏れ電流は、基準トランジスタと比較して増加する。従って、50nmよりも薄い絶縁層に対しては、試験を行うパラメータの変化は、閾値Vthを持つトランジスタと閾値Vtlを持つトランジスタとの間の漏れ電流に対して、2桁から6桁に亘る変化を行う。
【0054】
図3、図5および図6における破線は、薄い絶縁層と厚い絶縁層との間の境界と考えられる線を表す。これらのシミュレーションの中で使用したトランジスタの寸法に対しては、この境界は近似的に50nmである。従って、閾値電圧または導電電流の変化は、絶縁層の厚さが50nmよりも薄い場合に、接地面を持たない基準トランジスタと比較して、意味を持つようになるということを理解することができる。
【0055】
Lをトランジスタのゲート長とすれば、絶縁層の厚さTboxを、ルールTbox<Lに従って選定することが有利である。以上のように、トランジスタの寸法の関数として、い絶縁層を決定するために利用可能な経験則が得られる。
【0056】
1018cm-3のドーピングを有する接地面を使用して試験を行ってきたが、2*1017cm-3から5*1018cm-3までの範囲にわたるドーピングも使用することができると思われる。
【0057】
図3、図5および図6のグラフは、nMOSトランジスタに対して作成したものであるが、pMOSトランジスタに対しても、同様の結論が得られる。pMOSトランジスタの逆論理のために、薄い絶縁層の場合には、接地面をソースのドーピングと反対のドーピングにすることにより、閾値電圧の絶対値を増加させることができる。これは、ソースと接地面との間の電位差を減少させた場合も同様である。これにより、pMOSトランジスタの漏れ電流および導電電流は減少する。薄い絶縁層を使用すれば、ソースと接地面との間で同一の型のドーピングとすることにより、またソースと接地面との間の電位差を上昇させることにより、pMOSトランジスタの閾値電圧の絶対値を減少させることができる。これにより、pMOSトランジスタの漏れ電流および導電電流は上昇する。
【0058】
トランジスタのパラメータを調節することにより得られる、これらの性質を利用することは、本発明に従った集積回路においては、特に有利であることが分かる。
【0059】
図7は、本発明による4T型メモリセル2の回路図を示す。2つのnMOS型ドライバトランジスタMDLおよびMDRは、本質的には公知の様式で、接続されて双安定フリップフロップ回路を形成する。ドライバトランジスタMDLおよびMDRは、活性シリコン層の中に製造される。活性シリコン層は、接地面の上に位置する絶縁層の上に設けられる。ドライバトランジスタの接地面は接地される。メモリセル2は、2つのpMOS型アクセストランジスタMALおよびMARを有する。アクセストランジスタMALおよびMARは、シリコンの活性層の中にある。シリコンの活性層は、接地面の上に生成された絶縁層の上に設けられる。アクセストランジスタの接地面は接地される。アクセストランジスタMALおよびMARのそれぞれのソースは、それぞれビット線BLLおよびBLRに接続される。アクセストランジスタMALおよびMARのゲートは、ワード線WLに接続される。ドライバトランジスタMDLおよびMDRのソースは接地される。ドライバトランジスタMDLおよびMDRのドレインは、アクセストランジスタMALおよびMARのそれぞれのドレインに接続される。
【0060】
ドライバトランジスタMDLおよびMDRの機能は、ストレッジノードを、保持の時に接地電位に近い論理レベル0に維持することである。アクセストランジスタMALおよびMARの機能は、ストレッジノードを、保持の時に電位Vddに近い論理レベル1に維持し、読み出しおよび書き込みサイクルの間、ストレッジノードの電位に対するアクセスを可能にすることである。
【0061】
トランジスタMDLおよびMDRおよびMALおよびMARの下方に生成された接地面は接地される。電位差Vddが、アクセストランジスタMALおよびMARのソースと接地面との間に印加される。これに関しては後に説明する。ドライバトランジスタMDLおよびMDRのソースと接地面との間には、電位差ゼロが印加される。アクセストランジスタMALおよびMAR(pMOS)の接地面の(P+)ドーピングは、それらのソースのドーピングと同一である。(nMOS)ドライバトランジスタMDLおよびMDRの接地面の(P+)ドーピングは、それらのソースのドーピングに対して反対である。メモリセルは、pMOS型アクセストランジスタおよびnMOS型ドライバトランジスタを使用して製造するのが有利である。これは、ウェハは通常は、デフォルトのP型ドーピングで提供され、従って、P+ドーピングで接地面を形成することがより容易になるからである。これは、これらのトランジスタの閾値電圧を調節するために適切だからである。その上にトランジスタMDLおよびMDRおよびMALおよびMARを生成する絶縁層は、本発明においては薄いものである。すなわち、その厚さによって、トランジスタMDLおよびMDRおよびMALおよびMARの閾値電圧を、ドーピングおよびそれらの接地面に印加するバイアス値によって変化させることが可能になる。このようにして、ドライバトランジスタMDLおよびMDRの閾値電圧Vthを、上昇させることができる。また、アクセストランジスタMALおよびMARの閾値電圧Vtlを、低下させることができる。
【0062】
アクセストランジスタMALおよびMARは、共通の接地面を使用することができる。これは、この面は同じ型のドーピングおよび同じバイアスを有することができるからである。同様に、ドライバトランジスタMDLおよびMDRは、共通の接地面を使用することができる。これは、この接地面は同じ型のドーピングおよび同じバイアスを有することができるからである。接地面は、アクセストランジスタおよびドライバトランジスタに対しても共通であるのがよい。これは、接地面が、これらの全てのトランジスタに対して、同じバイアスおよび同じ型のドーピングを有するからである。
【0063】
データ保持モードにおいては、ビット線BLLおよびBLR、およびワード線WLは、電源電圧Vddにバイアスされる。従って、アクセストランジスタMALおよびMARは、オフ状態である。ここに示す実施例では、ドライバトランジスタMDLもまたオフ状態であり、これはトランジスタMDRとは異なっている。
【0064】
ノードLの電位をVddに近い値に維持するための条件、従って、論理レベルを1に維持するための条件は、アクセストランジスタMALを通して流れる漏れ電流(Imal-off)が、ドライバトランジスタMDLを流れる漏れ電流(Imdl-off)と、トランジスタMDRのゲートによって引かれる漏れ電流(Imdr-g)との合計よりも、少なくとも2桁ないし3桁大きくなければならいということである。すなわち、
IMAL-OFF>>IMDL-OFF+IMDR-G
である。
【0065】
前記のメモリセル2によって、この条件を満足することが可能になる。すなわち、アクセストランジスタMALおよびMARは、低下した閾値電圧Vtlを有し(図4参照)、これにより、これらトランジスタの漏れ電流は増加するが、一方で、ドライバトランジスタMDLおよびMDRは、上昇した閾値電圧Vthを有し(図4参照)、これにより、これらトランジスタの漏れ電流(図5参照)を減少させることが可能になる。従って、保持モードにおいて、ノードの電位をレベルVddに維持する条件を守ることが容易になる。図8(ゲート電圧の関数として表したドレイン電流)は、特に、適切なゲート長Lgを、ドライバトランジスタMDLおよびMDR、およびアクセストランジスタMALおよびMARに対して使用する(それぞれ、55nmおよび45nm)ことにより、漏れ電流に関する条件は、容易に満足することができるということを示している。これは、アクセストランジスタの導電電流とドライバトランジスタの導電電流との間には、2.5桁の差が得られるからである。
【0066】
従って、メモリセル2のストレッジノードの中には、追加的なデータリフレッシュ回路を設ける必要はない。異なるトランジスタの閾値電圧の制御は、単に全てのセルの上で、これらのセルの構造によって、および接地面を適切にバイアスすることによって行うことができる。このように、メモリセル2を集積化する回路の複雑さを低減することができ、集積密度を増加させることができる。また、これらセルのトランジスタの閾値電圧を動的に調節する回路の使用を、回避することも可能になる。これらセルのトランジスタの閾値電圧を動的に調節する回路では、セルにおける基板接触を設ける必要がある。以上のように、メモリセル2を集積化する回路の複雑さを低減することができ、集積密度を増加させることができる。
【0067】
読み出しモードにおいては、ビット線BLLおよびBLRは事前にVddで充電され、そして次に、ワード線はVss(または、それ以上の電位)にバイアスされ、トランジスタMALおよびMARが導通状態となり、従って、メモリセル2のストレッジノードへのアクセスが可能になる。
【0068】
読み出しモードにおけるメモリセル2の安定性は、論理レベル0のストレッジノードに接続されているドライバトランジスタ、およびアクセストランジスタの導電電流の間の関係に依存する。図7の実施例では、ノードRの電位をVssに近い値(論理レベル0)に維持するために課せられる条件は、アクセストランジスタMARを通して流れる導電電流(Imar-on)は、トランジスタMDRの導電電流(Imdr-on)よりも小さく(少なくとも1/2から1/3)なければならないということである。すなわち、
IMAR-ON<IMDR-ON
である。
【0069】
読み出しモードにおいて、論理レベル0でノードが安定である条件は、ドライバトランジスタのゲート幅(Wd)を、アクセストランジスタのゲート幅よりもより大きくするように寸法を決めることにより得られる。
【0070】
4T型メモリセルの保持における安定性を最適化するために、通常は、pMOSトランジスタのコンダクタンスを増加させること、およびnMOSトランジスタのコンダクタンスを減少させることが行われる。この最適化は、読み出しモードにおける安定性の最適化に対して反対方向に作用し、これにより、安定性の割り振りに関するトレードオフが必要になる。pMOSトランジスタは、nMOSトランジスタと比較して、本質的に導電性が低いので、また、本発明に従ったトランジスタのパラメータでは、トランジスタの導電電流の変化幅は漏れ電流の変化幅と比較して小さいので、メモリセル2の読み出しモードにおける安定性は、それらのトランジスタの適切なパラメータ設定によって最適化することができる。読み出しモードにおける安定性はまた、メモリセル2への読み出しアクセスの間、ワード線に対してVssよりもより大きな電圧を印加することにより最適化することができる。そして、pMOS型アクセストランジスタの導電性を減少させて、読み出しモードにおける安定性の条件への適合を容易にすることができる。
【0071】
メモリセル2の保持における安定性と読み出しにおける安定性との間のトレードオフは、絶縁層の厚さの関数として、および接地面のドーピングの関数として最適化することができる。これらは、図9および図10のグラフに見ることができる。これらのグラフは、点線で境界を示した部分の中に最適化のゾーンを示している。絶縁層の厚さTboxに対しては図9、および接地面のドーピングに対しては図10に示す。これらに対しては以下のトランジスタパラメータを使用している。
VDD=1V
L(ゲート幅)=45nm
TSi(チャネルの厚さ)=8nm
NGP(接地面のドーピング)=1018cm-3
NS(基板層のドーピング)=3*1015cm-3
ソース電位を基準として0Vとしている。
曲線SNMは、読み出しモードにおける安定性に対応し、曲線RNMは、保持における安定性に対応している。
【0072】
書き込みモードにおいては、ビット線BLLとBLRとの間に電位差を印加する。従って、ワード線はVssにバイアスされ、アクセストランジスタMALおよびMARを導通状態にする。ビット線BLLとBLRとの間に印加した電位差に依存して、セルは、スイッチの開閉を行う。すなわち、ビット線BLLが論理状態0にあり、またビット線BLRが状態1にある場合には、ノードLは0になり、またノードRは1になる。
【0073】
行った試験は、FDSOI技術に対応しているが、localizedFDSOIおよび「Silicon On Nothing」技術として公知の技術を使用しても、同様の結果を得ることができる。
【0074】
図11のグラフは、保持モードにおいてセルが消費する電流(Ileak)およびセル電流(Icell)の変化を、絶縁層の厚さTboxの関数として、シミュレーションによって得た結果を示す。破線は、漏れ電流の最大限界を示し、この最大限界は、これを使用してトランジスタのパラメータ設定を決定することができる。30nmの絶縁層の厚さが適切であることが分かる。当然のことながら、絶縁層のこの厚さは、トランジスタの寸法に適合させることができる。従って、絶縁層の厚さTboxを近似的に、Tbox<Lに適合させることが可能であると考えることができる。
【0075】
図13に示すメモリセルのトポロジーは、パラメータ設定に関するこれらのデータから描いたものである。図14は、同じセルの第2の実施例の図である。この実施例では、このトポロジーは、読み出しモードおよび保持モードにおけるメモリセルの安定性が、少なくとも電圧Vddの20%(Vdd=1Vで200mV)に達することを保証することを目的としている。このセルは、低い電流消費の応用(セル当たり約10pA)に対して設計されている。シミュレーションによって、少なくとも115nmのドライバトランジスタの幅(Wd)は、読み出しモードおよび保持モードにおける安定性が、電圧VDDの20%の閾値を達成できることを保証するのに十分であると判定することが可能になった。ここでは、45nmにおけるSRAMメモリに対する寸法決めのルールを使用している。これは、例えば、非特許文献1の中で規定しているルールである。従って、以下のパラメータを使用している。すなわち、Wd=115nm、Ld=55nm(ドライバトランジスタのゲート長)、Wa=55nm(アクセストランジスタのゲート幅)、およびLa=45nm(アクセストランジスタのゲート長)である。
【0076】
図12の表は、得られた電気的結果を示す。読み出しモードおよび保持モードにおける安定性の間に、非常によいトレードオフが得られたことが注目される。書き込み余裕(Wm)(書き込み動作の間にビット線間に必要な電位差として定義される)は、非常に低い値であること、従って、十分なセル書き込み容量を保証するものであることが分かる。セルが占有する表面部分Sもまた、非常に限定された部分である。
【0077】
トランジスタの接地面は、シリコン基板層によって、互いに接続することができる。図15は、4×4メモリセル2の行列3のトポロジーを示す。基板層は、基板コネクタ31によって接地される。しかしながら、基板層の接地は、基板層の裏面から行うと考えることも可能である。
【0078】
外部の電圧源を通してセルの基板層をバイアスして、トランジスタの閾値電圧を変化させることも可能である。図16は、守らなければならない電圧範囲を示す。この電圧範囲は、破線によって境界を示してある。例えば、P型基板が0Vにバイアスされている場合には、N型井戸は、0VからVddまでの間のバイアス電圧でなければならないと思われる。従って、本発明によって、PN接合が順方向にバイアスされることを回避することができる。この順方向バイアスは、メモリセル2からの漏れ電流を引き起こす主たるDC電流を生成する可能性がある。
【0079】
図17は、逆論理によって作られた4T型メモリセル2の1つの変形の回路図である。この実施例においては、メモリセル2は、ストレッジノードを格納するpMOS型ロードトランジスタMLLおよびMLR、およびnMOS型アクセストランジスタMALおよびMARを有する。アクセストランジスタMALおよびMARは、接地面の上にある薄い絶縁層の上に形成される。接地面とソースとの間には電位差Vddが与えられ、接地面はN+ドーピング(ソースのドーピングと同一のドーピング)を有する。チャージトランジスタMLLおよびMLRは、接地面の上にある薄い絶縁層の上に形成される。接地面とソースとの間の電位差はゼロであり、接地面はN+ドーピング(ソースのドーピングと反対のドーピング)を有する。従って、アクセストランジスタMALおよびMARは、低下した閾値電圧Vtlを有し、一方、ロードトランジスタMLLおよびMLRは、上昇した閾値電圧Vthを有する(図4参照)。読み出しモードおよび保持モードにおける安定性の条件は、従ってこの様式では、逆論理にあるこのメモリセル2によってより容易に満足される。
【0080】
図29は、4T型メモリセル10の回路図を示す。図においては、接地面は動的なバイアスを示す。nMOS型の2つのドライバトランジスタMDLおよびMDRは、接続されて、2つのストレッジノードRおよびLを持つ双安定フリップフロップ回路を形成する。ドライバトランジスタMDLおよびMDRは、P+ドーピングを持つ接地面の上に生成された絶縁層の上に位置している。メモリセル10は、2つのpMOS型アクセストランジスタMALおよびMARを有する。アクセストランジスタMALおよびMARは、P+ドーピングを持つ接地面の上に生成された絶縁層の上に位置している。トランジスタMDLおよびMALの接地面は、トランジスタMDLのゲート電位に接続されている。トランジスタMDRおよびMARの接地面は、トランジスタMDRのゲート電位に接続されている。図示の実施例では、ストレッジノードLは、値1を格納し、一方ストレッジノードRは、値0を格納する。従って、トランジスタMDLおよびMALの接地面には、接地電位が印加される。従って、トランジスタMDLの閾値電圧はVthとなり、一方トランジスタMALの閾値電圧はVtlとなる(図4参照)。従って、トランジスタMDRおよびMARの接地面に印加される電位はVddとなる。従って、トランジスタMDLの閾値電圧はVtとなり、トランジスタMALの閾値電圧もまたVtとなる(図4参照)。以上により、本発明は、第1に、MDLおよびMALに対するそれぞれの漏れ電流を適切な値にすることにより、1にあるノードLの保持における安定性を保証し、また第2に、トランジスタMALの閾値電圧より高い閾値電圧を有するトランジスタMARに対して、より少ない電力消費を保証するものである。この高い閾値電圧は、セル10の動作に害を与えることはない。これは、ノードRを0に保持することは、漏れ電流に対して同一の条件を課することがないからである。
【0081】
上記のようなメモリセルを含むFDSOI型集積回路を製造するための方法の実施例における主要なステップは、以下に示すステップとすることができる。すなわち、SOI型ウェハから開始して、140nmより厚い絶縁物の層は、熱酸化および湿式エッチングによって精製することができる。その後、絶縁性トレンチを形成する。さらに、適切なドーピング値を持つロード面を、nMOSおよびpMOSトランジスタの下に、注入によって生成する。高い誘電率の誘電体(HfZrO2等)を厚さ約2.5nmに堆積する。金属ゲート(例えば、ALDTiNで生成し、厚さは20nm)および80nmのポリシリコン層を堆積して、ゲートスタックを形成する。193nmリソグラフィー操作をエッチング攻撃と組み合わせて使用し、所望のゲート寸法を得る。10nmのオフセットスペーサを生成し、その後、10nmの選択的エピタキシャル成長を延在領域の中で実行し、アクセス抵抗を低減する。持ち上げエクステンションにインプランテーションを行う。その後、D形状のスペーサを作り、ソースおよびドレイン(1080℃において「RTPスパイクアニール」型処理により活性化する)をインプランテーションによって生成する。その後、シリコン化処理ステップ(NiPtSi)を実行する。動作性能を改善するために、窒化物の層を付加することができる。
【0082】
本発明はまた、6T型メモリセルに適用することができる。6T型メモリセルは、4T型メモリセルと比較して、理論的に、より高速であり、より低い集積密度を有する。6T型メモリセルはまた、理論的に保持モードにおいてより安定であり、低い書き込み余裕を示す。
【0083】
図18は、本発明による集積回路の6T型メモリセル4の回路図である。図18のメモリセル4は、電力消費を最適化するように設計されている。本質的には公知の様式で、メモリセル4は、2つのnMOS型アクセストランジスタMALおよびMAR、2つのnMOS型ドライバトランジスタMDLおよびMDR、および2つのpMOS型ロードトランジスタMLLおよびMLRを有する。ドライバトランジスタMDLおよびMDRと、ロードトランジスタMLLおよびMLRとは、本質的には公知の様式で接続され、ストレッジノードLおよびRを有する双安定フリップフロップ回路を形成する。ストレッジノードLおよびRは、それぞれロードトランジスタMLLおよびMLRを介して、選択的に電圧Vddに接続される。ストレッジノードLおよびRは、それぞれドライバトランジスタMDLおよびMDRを介して、選択的に接地される。ストレッジノードLおよびRは、それぞれアクセストランジスタMALおよびMARを介して、選択的にビット線BLLおよびBLRに接続される。アクセストランジスタMALおよびMARのゲートは、ワード線WLに接続される。ロードトランジスタMLLのゲートおよびドライバトランジスタMDLのゲートは、ストレッジノードRに接続される。ロードトランジスタMLRのゲートおよびドライバトランジスタMDRのゲートは、ストレッジノードLに接続される。nMOS型アクセストランジスタMALおよびMARを使用することにより、理論的に、メモリセル4のストレッジノードに対するアクセスが可能になる。これは、図7に従ったメモリセルを使用した場合よりも高速である。
【0084】
図19の断面の中に示すトポロジーのように、nMOSトランジスタMALおよびMDLは、絶縁層BOXの上に製造され、接地面GPP+の上方を覆っている。nMOSトランジスタMARおよびMDRは、薄い絶縁層BOXの上に製造され、別の接地面GPP+の上方を覆っている。接地面GPP+のドーピングは、nMOSトランジスタのソースのドーピングと反対である。接地面GPP+は接地電位に接続されている。従って、これらの接地面とそれらのnMOSトランジスタのソースとの間の電位差はゼロである。以上により、nMOSトランジスタに対しては、上昇した閾値電圧Vthが得られる(図4の表参照)。
【0085】
pMOS型ロードトランジスタMLLおよびMLRは、絶縁層BOXの上に製造され、接地面GPN+の上方を覆っている。接地面GPN+のドーピングは、pMOSトランジスタMLLおよびMLRのソースのドーピングと反対である。トランジスタMLLおよびMLRのソースと接地面GPN+との間には、電位差ゼロが印加される。以上により、pMOSトランジスタに対しては、上昇した閾値電圧Vthが得られる(図4の表と比較されたい)。
【0086】
図20は、4×4メモリセル4の行列5のトポロジーを示す。基準52は、P+型接地面である。接地面52は、接触点51によってバイアスされる。基準54は、N+型接地面である。接地面54は、接触点53によってバイアスされる。図中の説明でM1によって識別されるゾーンは、メタリゼーションゾーンに対応している。Grによって識別されるゾーンは、ゲートに対応している。Zdによって識別されるゾーンは、拡散ゾーンに対応している。Snによって識別されるゾーンは、N型基板井戸のインプランテーションに対応している。より大きな集積密度を得るために、N型基板層およびP型基板層の電気的接続は、行列の外周の上で、メモリセル6の外部で行う。メモリセル4の製造を簡単化するために、ロードトランジスタMLLおよびMLRは同じ接地面GPN+の上方を覆っている。
【0087】
図21は、本発明による集積回路の6T型メモリセル6の回路図である。図22のメモリセル6は、ストレッジノードLおよびRへのアクセス時間を最適化するように設計されている。本質的には公知の様式で、メモリセル6は、2つのnMOS型アクセストランジスタMALおよびMAR、2つのnMOS型ドライバトランジスタMDLおよびMDR、および2つのpMOS型ロードトランジスタMLLおよびMLRを含んでいる。ドライバトランジスタMDLおよびMDR、およびロードトランジスタMLLおよびMLRは、接続されて双安定フリップフロップ回路を形成し、ストレッジノードLおよびRを与えている。ストレッジノードLおよびRは、それぞれロードトランジスタMLLおよびMLRを介して、電圧Vddに選択的に接続されている。ストレッジノードLおよびRは、それぞれドライバトランジスタMDLおよびMDRを介して、選択的に接地されている。ストレッジノードLおよびRは、それぞれアクセストランジスタMALおよびMARを介して、選択的にビット線BLLおよびBLRに接続されている。アクセストランジスタMALおよびMARのゲートは、ワード線WLに接続されている。ロードトランジスタMLLのゲートおよびドライバトランジスタMDLのゲートは、ストレッジノードRに接続されている。ロードトランジスタMLRのゲートおよびドライバトランジスタMDRのゲートは、ストレッジノードLに接続されている。nMOS型アクセストランジスタMALおよびMARを使用することにより、理論的に、メモリセル6のストレッジノードに対する、より高速なアクセスが得られる。これは、図7に従ったメモリセルを使用した場合よりも高速である。
【0088】
図22の断面の中に示したトポロジーのように、nMOSトランジスタMALおよびMDLは、絶縁層BOXの上に形成され、接地面GPN+の上方を覆っている。nMOSトランジスタMARおよびMDRは、薄い絶縁層BOXの上に形成され、別の接地面GPN+の上方を覆っている。接地面GPN+のドーピングは、nMOSトランジスタのソースのドーピングと同一である。接地面GPN+は電位Vddに接続されている。従って、nMOSトランジスタのこれらの接地面とソースとの間の電位差はVddである。以上より、nMOSトランジスタに対しては、低下した閾値電圧Vtlが得られる(図4の表と比較されたい)。
【0089】
pMOS型ロードトランジスタMLLおよびMLRは、絶縁層BOXの上に形成され、接地面GPP+の上方を覆っている。接地面GPP+のドーピングは、pMOSトランジスタMLLおよびMLRのソースのドーピングと同一である。トランジスタMLLおよびMLRの接地面GPP+とソースとの間には、Vddの電位差が印加される。従って、pMOSトランジスタに対しては、低下した閾値電圧Vtlが得られる(図4の表と比較されたい)。
【0090】
図23は、4×4メモリセル6の行列7のトポロジーを示す。基準72は、P+型接地面を指定している。接地面72は、接触点71によってバイアスされる。基準74は、N+型接地面を指定している。接地面74は、接触点73によってバイアスされている。図の中の説明でM1によって識別されるゾーンは、メタリゼーションゾーンに対応している。Grによって識別されるゾーンは、ゲートに対応している。Zdによって識別されるゾーンは、拡散ゾーンに対応している。Snによって識別されるゾーンは、N型基板井戸のインプランテーションに対応している。
【0091】
次の表は、メモリセル4およびメモリセル6に対して行ったシミュレーションの結果を示している。
【0092】
予想されるように、セル4の漏れ電流は、セル6の漏れ電流よりも遙かに低いことが理解される。従って、上昇した閾値電圧を持つトランジスタを具備するメモリセル4は、保持の時の電力消費は限られたものになる。しかしながら、絶縁層BOXの厚さを増加することにより、メモリセル6の漏れ電流も低減することができると思われる。さらに、このメモリセル4は、読み出しおよび書き込みにおいて、メモリセル6の安定性より高い安定性を有している。予想されるように、メモリセル6の読み出しに対する電流は、メモリセル4の読み出しに対する電流より大きいということもまた、理解することができる。以上により、セル6のストレッジノードに対するアクセスの速度はより速くなる。
【0093】
上記のように、本発明によって、同じ技術を使用して、1つかつ同じ集積回路の上に、明白に異なる特性を有する2つの型のメモリセルを設けることが可能になる。この技術は、本質的に、これらのメモリセルのトランジスタの接地面に対して、異なるドーピングおよび異なるバイアス値を付与するものである。図18および図21のメモリセルの実施例は、pMOS型ロードトランジスタMLLおよびMLR、およびnMOS型アクセストランジスタMALおよびMAR、および2つのnMOS型ドライバトランジスタMDLおよびMDRを使用しているが、逆論理を使用して、6T型メモリセルもまた製造することができる。
【0094】
低消費電力のメモリセル4および高速アクセスのメモリセル6は、例えば、1つのメモリ回路の中に集積される。メモリセル4は、低消費電力応用に対して使用することができる。またメモリセル6は、より広い計算帯域幅が必要な応用に対して使用することができる。
【0095】
本発明は、明白に異なる電気的特性が要求される論理ゲートを備える集積回路に対して有利に適用することができる。
【0096】
図24は、電力消費を低減させるように設計した論理ゲート8aの回路図である。pMOSトランジスタP1aおよびP2a、およびnMOSトランジスタN1aおよびN2aは、本質的には公知の様式で接続され、出力端子Yを有するNAND2ゲートを形成している。制御端子AおよびBは、それぞれトランジスタP1a、N2a、およびP2a、N1aのゲートを制御する。pMOSトランジスタおよびnMOSトランジスタは、絶縁物の薄い層の上方を覆って、本明細書の上記で詳細に記述したように、それらの閾値電圧を変化させることができるようにしている。pMOSトランジスタは、N型ドーピングを持つ基板subNの上に製造され、この基板は、デフォルトのP型基板の中に井戸の形にインプランテーションが行われる。pMOSトランジスタは、接地面GPn+の上方を覆うように製造され、接地面GPn+のドーピングは、N型ドーピングである。pMOSトランジスタの接地面GPn+とソースとの間の電位差はゼロである。これにより、pMOSトランジスタは、高い閾値電圧を有する(図4参照)。nMOSトランジスタは、基板subPの上に製造され、基板subPのドーピングはP型ドーピングである。nMOSトランジスタは、接地面GPp+の上方に製造され、接地面GPp+のドーピングはP型ドーピングである。nMOSトランジスタの接地面GPp+とソースとの間の電位差は、実質的にはゼロである。これにより、nMOSトランジスタは、上昇した閾値電圧を有する(図4と比較されたい)。
【0097】
図25は、論理ゲート8aに対する実施例を示す。Psによって識別されるゾーンは、電気的基板接触に対応している。この実施例では、電気的基板接触は、論理ゲートのセルの中で行われ、直接にVddに接続または接地されている。電気的基板接触はまた、セルの外部で行うことができ、集積回路の論理ゲートの中の密度を上げることができる。ゾーンMetは、メタリゼーションゾーン対応している。ゾーンZdifは、拡散ゾーンに対応している。ゾーンGは、トランジスタのゲートに対応している。ゾーンCtは、接触に対応している。接地面GPp+の上方を覆っている部分は、nMOSトランジスタ対応し、また接地面GPn+の上方を覆っている部分は、pMOSトランジスタに対応している。
【0098】
図26は、高い導電電流を示すように設計された論理ゲート8bの回路図である。pMOSトランジスタP1bとP2b、およびnMOSトランジスタN1bとN2bは、本質的には公知の様式で接続されて、出力端子Yを有するNAND2ゲートを形成している。制御端子AおよびBは、それぞれ、トランジスタP1b、N2b、およびP2b、N1bのゲートを制御する。pMOSトランジスタおよびnMOSトランジスタは、薄い絶縁層の上方を覆っており、本明細書の下記で詳細に記述するように、それらの閾値電圧を変化させることができる。pMOSトランジスタは基板subPの上に製造され、基板subPのドーピングはP型ドーピングである。pMOSトランジスタは、接地面GPp+の上方に設けられ、接地面GPp+のドーピングはP型ドーピングである。pMOSトランジスタの接地面GPp+とソースとの間の電位差はVddである(基板から接地までの接続)。pMOSトランジスタは、低減した閾値電圧を有する(図4参照)。nMOSトランジスタは基板subNの上に製造され、基板subNのドーピングはN型ドーピングである。この基板は、P型基板の中にインプランテーションで生成される。nMOSトランジスタは、接地面GPn+の上方に設置され、接地面GPn+のドーピングは、N型ドーピングである。nMOSトランジスタの接地面GPn+とソースとの間の電位差は、Vddである(基板からVddまでの接続)。従って、nMOSトランジスタは、低下した閾値電圧を有する(図4と比較されたい)。
【0099】
図27は、論理ゲート8bに対するトポロジーの実施例を示す。ゾーンMetは、メタリゼーションゾーンに対応している。ゾーンZdifは、拡散ゾーンに対応している。ゾーンGは、トランジスタのゲートに対応している。ゾーンCtは、接触に対応している。接地面GPn+の上方を覆っている部分は、nMOSトランジスタに対応し、また接地面GPp+の上方を覆っている部分は、pMOSトランジスに対応している。
【0100】
図28は、集積回路9の上の、これら2つの異なる型の、異なる論理ゲートの配置を示す図である。論理ゲートまたはセルCelは、共通の接地面の中に配置した同じ型のトランジスタを有するストリップを形成するように製造することができる。論理セルの行は、電気的接触ゾーンPsによって隔てられている。従って、nMOSトランジスタによって上方を覆われ、Pドーピングした接地面ストリップと、pMOSトランジスタによって上方を覆われ、Pドーピングした接地面ストリップと、nMOSトランジスタによって上方を覆われ、Nドーピングした接地面ストリップと、pMOSトランジスタによって上方を覆われ、Nドーピングした接地面ストリップとが存在する。Pドーピングした接地面はVddに接続され、一方、Nドーピングした接地面は接地される。上記のように、電力供給接続システムは簡単化される。
【0101】
従って、回路9は、異なる電気的特性を有する論理ゲートを提供することができ、決して製造工程を複雑にすることはない。特に、回路9のトランジスタのゲートを製造するために、異なる型の金属を使用する必要はない。
【0102】
本明細書に記載されている全ての集積回路に対して、nMOSトランジスタおよびpMOSトランジスタの双方に対して、ミッドギャップゲート(その仕事関数は、シリコンの仕事関数の中央に位置している)として公知のゲートを製造することが可能である。ミッドギャップゲートの仕事関数は、一般的に約4.65eVである。
【0103】
また、P型仕事関数(例えば4.85eV)を有するゲートを使用して、これらの集積回路のトランジスタの閾値電圧を変化させることもまた可能である。更に、N型仕事関数(例えば4.45eV)を有するゲートを使用して、トランジスタの閾値電圧を変化させることもまた可能である。ゲートに対するこのような仕事関数値によって、特に、増加した閾値電圧(本明細書では、以下でSVthと呼ぶ)、および低下した閾値電圧(本明細書では、以下でSVtlと呼ぶ)を得ることが可能になると思われる。
【0104】
また、接地面を持たないトランジスタを、集積回路の中に含めることも可能である。
【0105】
次の表は、仕事関数を変化させることに基づいた、トランジスタの種々の異なる変形をまとめたものである。
【0106】
nMOSトランジスタに対しては、
− P型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、バイアスに従った電圧閾値範囲の最小値および最大値が増加する。
− N型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートトランジスタと比較して、接地面のバイアスの関数として表した電圧閾値範囲の最小値および最大値が減少する。図36のグラフは、ミッドギャップ型、P型、およびN型のnMOSトランジスタに対し、接地面のバイアスの関数として、閾値電圧のそれぞれの範囲を示したものである。
【0107】
pMOSトランジスタに対しては、
− N型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、バイアスの関数として表した電圧閾値範囲の最小値および最大値が増加する。
− P型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、接地面のバイアスの関数として表した電圧閾値範囲の最小値および最大値が減少する。
【0108】
上記のようなトランジスタを組み合わせて、非常に高い密度で論理ゲートを集積化した回路を形成することができるので有利である。論理ゲートを形成することは、隣接したnMOSトランジスタと、pMOSトランジスタとの協調した動作に関わっている。明白に異なる閾値電圧のトランジスタを具備する隣接した論理ゲートを設置したい場合には、そのnMOSトランジスタと、そのpMOSトランジスタとを、交互の行に配置する。図4に詳細に示すルールとミッドギャップ型ゲートとを使用して、閾値電圧Vthを持つnMOS/pMOSペアを、閾値電圧Vtlを持つnMOS/pMOSペアに隣接して設置するためには、n井戸およびp井戸をチェッカボードパタンに生成し、各接地面に対して適切なバイアスを印加することが必要である。このパタンには、絶縁トレンチを形成する必要があり、この絶縁トレンチは、論理ゲートの集積密度を相当に大きく低下させる。
【0109】
図30は、異なる閾値電圧を持つトランジスタを備える集積回路の実施例を示す。この構造では、nMOSトランジスタが1つの行に配置され、pMOSトランジスタが隣接した行に配置される。図30におけるトランジスタの符号は、上記の表の符号に対応している。nMOSトランジスタは、図32の断面図に示す参照番号203(Vtl)、207(Vt)、219(Vth)、および223(SVth)に対応している。pMOSトランジスタは、図31の断面図に示す参照番号205(Vtl)、213(Vt)、221(Vth)、および224(SVth)に対応している。このような構造によって、nMOSの行の下に、ストリップの形で同じp井戸(P−w)を生成すること、および共通のバイアスをそれに印加する(例えば、接地する)ことが可能になる。このような構造はまた、これを使用して、pMOSトランジスタの行の下にストリップの形で同じn井戸(N−w)を生成し、共通のバイアスを、それに印加する(例えば、Vddを)ことができる。トランジスタの集積密度は、絶縁トレンチの使用を制限することにより、最適化することができる。Gp−pは、P型ドーピングを持つ接地面を定めている。Gp−nは、N型ドーピングを持つ接地面を定めている。Ga−nは、N型仕事関数を持つゲートを定めている。Ga−pは、P型仕事関数を持つゲートを定めている。
【0110】
図33は、異なる型のトランジスタを含む集積回路を示す。この回路は、論理モジュール300を含み、論理モジュール300は、電圧Vddと接地電圧との間に接続されている。論理モジュール300は、その動作の間に最適な切り替え速度が得られるように、低減した閾値電圧を持つトランジスタ301および302を含んでいる。トランジスタ301および302は接続されて、インバータを形成している。トランジスタ301はpMOS型トランジスタであり、トランジスタ302はnMOS型トランジスタである。論理モジュールは、上昇した閾値電圧を持つ、少なくとも1つのトランジスタ303を介して接地線に接続されている。トランジスタ303のゲートの上の制御信号ENによって、トランジスタ303を選択的にオンまたはオフにすることができる。トランジスタ303は、上昇した閾値電圧を有し、論理モジュールが動作状態にないときに、漏れ電流を非常に鋭く制限するために使用されている。これにより、トランジスタ303がオフのときに電力消費を最小にしている。低くした閾値電圧を持つトランジスタ301および302は、論理モジュール300が動作状態のときに、またトランジスタ303がオンのときに、アクセス時間が短縮されるという利益を提供する。
【0111】
上昇した閾値電圧を持つトランジスタはまた、それを介して、論理モジュール300を電圧Vddに接続し、漏れ電流を低減させることができる。論理モジュール300はまた、上昇した閾値電圧を持つそれぞれのトランジスタを介して、電圧Vddに接続、および接地することができる。
【0112】
図34は、トランジスタ301および303の集積トポロジーの実施例を示す。Alによって識別される線は、それぞれVddおよび接地電圧に接続された電力供給線に対応している。図示のように、トランジスタ302および303は、P型ドーピングを持つ井戸の上に製造され、またN型ドーピングを持つ接地面を有する。トランジスタ302および303の接地面は、接地電圧にバイアスされている。トランジスタ301は、N型ドーピングを持つ井戸の上に製造され、またP型ドーピングを持つ接地面を有する。トランジスタ301の接地面は、Vddにバイアスされる。トランジスタ301および303は、P型仕事関数を持つゲートを有する。トランジスタ302は、N型仕事関数を持つゲートを有する。
【0113】
図35は、標準閾値電圧Vtを有する隣接した2つのトランジスタの断面図である。トランジスタ401はnMOSトランジスタであり、トランジスタ402はpMOSトランジスタである。nMOSトランジスタ401は、P型ドーピングを持つ接地面を有し、接地面は電圧Vddによってバイアスされる。pMOSトランジスタ402は、N型ドーピングを持つ接地面を有し、接地面は接地電圧によってバイアスされる。
【0114】
これらのトランジスタを、同じ仕事関数値を持つゲートを使用して製造したとすれば、それらの接地面の電圧と、それらの接地面のドーピングとだけを変化させて動作させる場合には、これらのトランジスタは隣接しているため、トランジスタのそれぞれの接地面に印加されるバイアス電圧によって、絶縁層の下にPN接合の順方向バイアスが生成され、それが電源を接地と短絡することになる可能性がある。
【0115】
この問題を回避するために、トランジスタ401および402は、それぞれ、N型ドーピング井戸およびP型ドーピング井戸の上に製造されている。トランジスタ401および402はまた、活性層の上からN−W井戸とP−W井戸との間の接合まで延在する絶縁トレンチ403によって隔てられる。
【0116】
以下、数少ない型の論理ゲートを示してきたが、本発明は、他の任意の型の論理ゲートにも適用しうることは言うまでもない。
【0117】
以下本発明を、ディジタル応用に対して述べてきたが、本発明は、線形モードで使用するトランジスタを備えるアナログ回路に適用することも可能である。
【0118】
本明細書において上記で詳細に述べたトランジスタの実施例では、接地面とソースとの間の電位差は、nMOSトランジスタに対しては、値ゼロと値Vddとの間の値、またpMOSトランジスタに対しては、値ゼロと値−Vddとの間の値に含まれる。しかしながら、nMOSトランジスタに対しては、Vddよりも高い電位差の値、またはpMOSトランジスタに対しては、−Vddよりも低い値を印加することを考えることもできる。このようにすると、閾値電圧の値が更に低減される。また、nMOSトランジスタに対しては、0より低い電位差の値、またはpMOSトランジスタに対しては、0より高い電位差の値を印加することを考えることも可能である。これにより閾値電圧の値は更に増加する。
【符号の説明】
【0119】
1 : トランジスタ
2 : 4T型メモリセル
3 : 行列
4 ; 6T型メモリセル
5 : 行列
6 : 6T型メモリセル
7 : 行列
8a : 論理ゲート
8b : 論理ゲート
9 : 集積回路
31 : 基板コネクタ
51 : 接触点
52 : 基準(接地面)
53 : 接触点
54 : 基準(接地面)
71 : 接触点
72 : 基準(接地面)
73 : 接触点
74 : 基準(接地面)
101 : シリコン基板層
102 : 接地面
103 : 絶縁層(絶縁材料の埋め込み層)
104 : チャネル
105 : ゲート酸化物
106 : 絶縁トレンチ
107 : 絶縁トレンチ
108 : 金属ゲート
110 : スペーサ
111 : ポリシリコン層
203 : nMOS Vtl
205 : pMOS Vtl
207 : nMOS Vt
213 : pMOS Vt
219 : nMOS Vth
221 : pMOS Vth
223 : nMOS SVth
224 : pMOS SVth
300 : 論理モジュール
301 : pMOSトランジスタ
302 : nMOSトランジスタ
303 : 高閾値電圧トランジスタ
401 : nMOSトランジスタ
402 : pMOSトランジスタ
403 : 絶縁トレンチ
【特許請求の範囲】
【請求項1】
絶縁材料の埋め込み層(103)によって半導体基板層(101)から隔てられた活性半導体層と、PMOSおよびNMOSトランジスタとを備える集積回路(2)であって、
− 同じPMOS型またはNMOS型の第1および第2のトランジスタと、
− それぞれ前記第1および第2のトランジスタの真下で、絶縁材料の前記埋め込み層(103)と前記シリコン基板層(101)との間に位置する第1および第2の接地面とを備え、更に、
− 前記第1のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と反対である第1の閾値電圧(Vth)を有し、
− 前記第2のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と同一である第2の閾値電圧(Vtl)を有し、
− 前記第1の閾値電圧は、前記第1のトランジスタの前記ソースと前記接地面との間に印加された電位差の関数であり、
− 前記第2の閾値電圧は、前記第2のトランジスタの前記ソースと前記接地面との間に印加された電位差の関数であり、
− 前記第1および第2の閾値電圧は、前記第1または第2のトランジスタの前記接地面と前記ソースとの間の前記電位差が、値ゼロと前記回路の電源電圧と等しい値との間を変化する場合には、それぞれ、電圧の第1および第2の範囲の中で変化することが可能であり、
− 前記絶縁材料の層(103)の厚さは、十分に薄くして、前記第1の範囲の最大値は、前記第1の範囲の最小値よりも少なくとも10%だけ大きく、また、前記第2の範囲の最小値は、前記第2の範囲の最大値より少なくとも10%だけ小さいようになっていることを特徴とする集積回路(2)。
【請求項2】
前記第1の範囲の前記最大値は、前記第2の範囲の前記最大値よりも大きいことを特徴とする、請求項1に記載の集積回路。
【請求項3】
前記第1の範囲の前記最大値は、前記第1の範囲の前記最小値より、少なくとも40mVだけ大きく、前記第2の範囲の前記最小値は、前記第2の範囲の前記最大値より、少なくとも40mVだけ小さいことを特徴とする、請求項2に記載の集積回路。
【請求項4】
前記第1および第2のトランジスタの中の絶縁材料の前記埋め込み層の厚さを、十分に薄くして、前記第1および第2のトランジスタの前記ソースと前記接地面との間に、基準電位として同じ電位差を印加した場合には、前記第1の閾値電圧が前記第2の閾値電圧よりも大きくなるようにしてあることを特徴とする、請求項1〜3のいずれか1項に記載の集積回路。
【請求項5】
前記第1および第2のトランジスタは、同じ型の金属から製造した、それぞれのゲートを有することを特徴とする、請求項1〜4のいずれか1項に記載の集積回路。
【請求項6】
前記第1および第2のトランジスタは、それらの接地面のドーピングを除いて、同一の構造を有することを特徴とする、請求項5に記載の集積回路。
【請求項7】
前記第1および第2のトランジスタは、それぞれ、明白に異なる仕事関数値を有する金属から製造され、かつそれぞれのゲートを有することを特徴とする、請求項1〜4のいずれか1項に記載の集積回路。
【請求項8】
− 少なくとも1つのワード線(WL)と、
− 少なくとも2つのビット線(BLR、BLL)と、
− 第3(MDL)および第4(MAL)のトランジスタを含み、また第5(MDR)および第6(MAR)のトランジスタを含む4T型メモリセル(2)であって、前記第5のトランジスタは、前記第3のトランジスタの構造と同様の構造を有し、同じ閾値電圧を示し、前記第6のトランジスタは、前記第4のトランジスタの構造と同様の構造を有し、同じ閾値電圧を示し、前記第3(MDL)および第4(MAL)のトランジスタは、反対の型であり、前記第3(MDL)および第5(MDR)のトランジスタは、接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成し、前記第4(MAL)および第6(MAR)のトランジスタは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、選択的にそれぞれのビット線に接続する、4T型メモリセル(2)とを含むメモリを備えていることを特徴とする、請求項1〜7のいずれか1項に記載の集積回路。
【請求項9】
前記第3および第5のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、実質的にゼロであり、前記第4および第6のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、実質的に電圧Vddと等しいことを特徴とする、請求項8に記載の集積回路。
【請求項10】
− 少なくとも1つのワード線(WL)と、
− 少なくとも2つのビット線(BLR、BLL)と、
− 第3(MDL)および第4(MAL)のトランジスタを含み、また第5(MDR)および第6(MAR)のトランジスタを含む4T型メモリセル(2)であって、前記第3から第6のトランジスタは、絶縁材料の前記埋め込み層(103)と前記シリコン基板層(101)との間にある、それぞれの接地面の上方に位置されるように配置し、前記第5のトランジスタは、前記第3のトランジスタと同じ型であり、前記第6のトランジスタは、前記第4のトランジスタと同じ型であり、前記第3(MDL)および第4(MAL)のトランジスタは互いに反対の型であり、前記第3(MDL)および第5(MDR)のトランジスタは、接続されて、2つのストレッジノードを持つ双安定フリップフロップ回路を形成し、前記第3および第4のトランジスタの前記接地面は、前記第3のトランジスタのゲートに接続され、前記第5のおよび第6のトランジスタの前記接地面は、前記第5のトランジスタのゲートに接続され、前記第4(MAL)および第6(MAR)のトランジスタは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、それぞれのビット線にそれぞれ接続する4T型メモリセル(2)とを含むメモリを備えていることを特徴とする、請求項1〜7のいずれか1項に記載の集積回路。
【請求項11】
第1(4)および第2(6)の6T型メモリセルを含むメモリを備え、各6T型メモリセルは、1つのワード線と、2つのビット線に接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成する、2つのロードトランジスタ(MLL、MLR)および2つのドライバトランジスタMDL、MDR)とを有し、各メモリセルは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、前記それぞれのビット線に選択的に接続する、2つのアクセストランジスタ(MAL、MAR)を更に有し、前記第1のトランジスタは、前記第1のメモリセル(4)のアクセストランジスタを形成し、前記第2のトランジスタは、前記第2のメモリセル(6)のアクセストランジスタを形成していることを特徴とする、請求項1〜7のいずれか1項に記載の集積回路。
【請求項12】
前記第1のメモリセルの前記ドライバトランジスタ(MDL、MDR)は、接地面のドーピングの型は、それらのアクセストランジスタの前記接地面のドーピングの型と同一であり、前記絶縁材料の層(103)の厚さは、それらのアクセストランジスタの絶縁材料の層の厚さと同一であり、接地面のバイアスは、それらのアクセストランジスタの前記接地面のバイアスと同一であることを特徴とする、請求項11に記載の集積回路。
【請求項13】
接地面は、前記メモリセルの内の1つのメモリセルにおいて、ドライバトランジスタとアクセストランジスタとに対して共通であることを特徴とする、請求項12に記載の集積回路。
【請求項14】
第1(8a)および第2(8b)の論理ゲートを備え、各論理ゲートは、それぞれの入力端子(A、B)によって制御される、少なくとも2つのトランジスタを備え、前記第1のトランジスタ(N1a)は、前記第1の論理ゲート(8a)の前記トランジスタの内の1つを形成し、また、前記第2のトランジスタ(N1b)は、前記第2の論理ゲート(8b)の前記トランジスタの内の1つを形成していることを特徴とする、請求項1ないし13のいずれか1項に記載の集積回路。
【請求項15】
前記第1および第2のトランジスタは、nMOS型トランジスタであることを特徴とする、請求項14に記載の集積回路。
【請求項16】
前記第1のトランジスタの接地面と前記ソースとの間の電位差はゼロであり、前記第2のトランジスタの接地面と前記ソースとの間の電位差は電圧Vddに等しいことを特徴とする、請求項15に記載の集積回路。
【請求項17】
前記絶縁材料の埋め込み層(103)は、50nmより薄い厚さを有し、また、前記トランジスタのゲート幅は、50nmよりも短いことを特徴とする、請求項1〜16のいずれか1項に記載の集積回路。
【請求項18】
前記絶縁材料の埋め込み層(103)は、前記トランジスタの内の1つのトランジスタのゲート長よりも小さな値を有することを特徴とする、請求項1〜17のいずれか1項に記載の集積回路。
【請求項19】
前記半導体活性層の中に製造された第7のトランジスタを備え、この第7のトランジスタには、前記絶縁材料の埋め込み層とその真下に位置する前記シリコン基板層との間に、いずれの接地面も存在しないことを特徴とする、請求項1〜18のいずれか1項に記載の集積回路。
【請求項20】
nMOS型の第8のトランジスタ(401)とpMOS型の第9のトランジスタ(402)とを備え、
− 第8および第9の接地面は、それぞれ、前記第8および第9のトランジスタの真下で、前記絶縁材料の埋め込み層(103)と前記シリコン基板層(101)との間に設置され、前記第8の接地面はP型ドーピングを有し、前記第9の接地面はN型ドーピングを有し、
− N型ドーピングを持つ井戸(N−W)は、前記第8の接地面を前記シリコン基板層から隔てており、
− P型ドーピングを持つ井戸(P−W)は、前記第9の接地面を前記シリコン基板層から隔てており、
− 絶縁トレンチ(403)は、前記活性シリコン層から前記井戸に至って延在し、前記第8および第9の接地面を隔てていることを特徴とする、請求項1〜19のいずれか1項に記載の集積回路。
【請求項21】
N型ドーピングを持つ前記井戸は、電圧Vddで励振され、P型ドーピングを持つ前記井戸は接地されていることを特徴とする、請求項20に記載の集積回路。
【請求項22】
前記第2のトランジスタ(302)を含む論理モジュール(300)を備え、前記論理モジュールは、前記第1のトランジスタ(303)を介して電源電圧に接続され、前記第1のトランジスタのソースと前記接地面との間には、電位差ゼロが印加され、前記第2のトランジスタのソースと前記接地面との間には、値ゼロの電位差が印加されていることを特徴とする、請求項1〜21のいずれか1項に記載の集積回路。
【請求項23】
請求項1〜22のいずれか1項に記載の集積回路であって、前記第1および第2のトランジスタ(205、213)は隣接しており、前記第1および第2のトランジスタの接地面は、ストリップを形成し、第1の型のドーピングを有する第1の井戸(N−w)によって、前記半導体基板層(101)から隔てられており、前記第1の井戸は、第1のレベルの電圧で給電され、前記集積回路は、前記第1および第2のトランジスタとは反対の型の、第10および第11のトランジスタ(203、207)を更に備え、前記第10および第11のトランジスタは隣接しており、反対の型のドーピングを持つ接地面を有し、前記第10および第11のトランジスタの接地面は、前記第1の井戸に隣接してストリップを形成する第2の井戸(P−w)により、前記半導体基板層から隔てられており、前記第2の井戸は、前記第1の型のドーピングに反対の、第2の型のドーピングを有し、前記第2の井戸は、第2の電圧レベルで給電され、前記第1および第10のトランジスタは、仕事関数値が明白に異なるそれぞれのゲートを有し、前記第2および第11のトランジスタは、仕事関数値が明白に異なるそれぞれのゲートを有することを特徴とする集積回路。
【請求項24】
前記第1(205)および第10(203)のトランジスタは、隣接しており、同じ論理ゲートに属し、また前記第2(213)および第11(207)のトランジスタは、隣接しており、同じ論理ゲートに属し、また前記第1のトランジスタの前記接地面のドーピングの型は、前記第10のトランジスタの前記接地面のドーピングの型と反対であり、また前記第1および第2のトランジスタは、前記仕事関数値が明白に異なる、それぞれのゲートを有することを特徴とする、請求項23に記載の集積回路。
【請求項1】
絶縁材料の埋め込み層(103)によって半導体基板層(101)から隔てられた活性半導体層と、PMOSおよびNMOSトランジスタとを備える集積回路(2)であって、
− 同じPMOS型またはNMOS型の第1および第2のトランジスタと、
− それぞれ前記第1および第2のトランジスタの真下で、絶縁材料の前記埋め込み層(103)と前記シリコン基板層(101)との間に位置する第1および第2の接地面とを備え、更に、
− 前記第1のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と反対である第1の閾値電圧(Vth)を有し、
− 前記第2のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と同一である第2の閾値電圧(Vtl)を有し、
− 前記第1の閾値電圧は、前記第1のトランジスタの前記ソースと前記接地面との間に印加された電位差の関数であり、
− 前記第2の閾値電圧は、前記第2のトランジスタの前記ソースと前記接地面との間に印加された電位差の関数であり、
− 前記第1および第2の閾値電圧は、前記第1または第2のトランジスタの前記接地面と前記ソースとの間の前記電位差が、値ゼロと前記回路の電源電圧と等しい値との間を変化する場合には、それぞれ、電圧の第1および第2の範囲の中で変化することが可能であり、
− 前記絶縁材料の層(103)の厚さは、十分に薄くして、前記第1の範囲の最大値は、前記第1の範囲の最小値よりも少なくとも10%だけ大きく、また、前記第2の範囲の最小値は、前記第2の範囲の最大値より少なくとも10%だけ小さいようになっていることを特徴とする集積回路(2)。
【請求項2】
前記第1の範囲の前記最大値は、前記第2の範囲の前記最大値よりも大きいことを特徴とする、請求項1に記載の集積回路。
【請求項3】
前記第1の範囲の前記最大値は、前記第1の範囲の前記最小値より、少なくとも40mVだけ大きく、前記第2の範囲の前記最小値は、前記第2の範囲の前記最大値より、少なくとも40mVだけ小さいことを特徴とする、請求項2に記載の集積回路。
【請求項4】
前記第1および第2のトランジスタの中の絶縁材料の前記埋め込み層の厚さを、十分に薄くして、前記第1および第2のトランジスタの前記ソースと前記接地面との間に、基準電位として同じ電位差を印加した場合には、前記第1の閾値電圧が前記第2の閾値電圧よりも大きくなるようにしてあることを特徴とする、請求項1〜3のいずれか1項に記載の集積回路。
【請求項5】
前記第1および第2のトランジスタは、同じ型の金属から製造した、それぞれのゲートを有することを特徴とする、請求項1〜4のいずれか1項に記載の集積回路。
【請求項6】
前記第1および第2のトランジスタは、それらの接地面のドーピングを除いて、同一の構造を有することを特徴とする、請求項5に記載の集積回路。
【請求項7】
前記第1および第2のトランジスタは、それぞれ、明白に異なる仕事関数値を有する金属から製造され、かつそれぞれのゲートを有することを特徴とする、請求項1〜4のいずれか1項に記載の集積回路。
【請求項8】
− 少なくとも1つのワード線(WL)と、
− 少なくとも2つのビット線(BLR、BLL)と、
− 第3(MDL)および第4(MAL)のトランジスタを含み、また第5(MDR)および第6(MAR)のトランジスタを含む4T型メモリセル(2)であって、前記第5のトランジスタは、前記第3のトランジスタの構造と同様の構造を有し、同じ閾値電圧を示し、前記第6のトランジスタは、前記第4のトランジスタの構造と同様の構造を有し、同じ閾値電圧を示し、前記第3(MDL)および第4(MAL)のトランジスタは、反対の型であり、前記第3(MDL)および第5(MDR)のトランジスタは、接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成し、前記第4(MAL)および第6(MAR)のトランジスタは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、選択的にそれぞれのビット線に接続する、4T型メモリセル(2)とを含むメモリを備えていることを特徴とする、請求項1〜7のいずれか1項に記載の集積回路。
【請求項9】
前記第3および第5のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、実質的にゼロであり、前記第4および第6のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、実質的に電圧Vddと等しいことを特徴とする、請求項8に記載の集積回路。
【請求項10】
− 少なくとも1つのワード線(WL)と、
− 少なくとも2つのビット線(BLR、BLL)と、
− 第3(MDL)および第4(MAL)のトランジスタを含み、また第5(MDR)および第6(MAR)のトランジスタを含む4T型メモリセル(2)であって、前記第3から第6のトランジスタは、絶縁材料の前記埋め込み層(103)と前記シリコン基板層(101)との間にある、それぞれの接地面の上方に位置されるように配置し、前記第5のトランジスタは、前記第3のトランジスタと同じ型であり、前記第6のトランジスタは、前記第4のトランジスタと同じ型であり、前記第3(MDL)および第4(MAL)のトランジスタは互いに反対の型であり、前記第3(MDL)および第5(MDR)のトランジスタは、接続されて、2つのストレッジノードを持つ双安定フリップフロップ回路を形成し、前記第3および第4のトランジスタの前記接地面は、前記第3のトランジスタのゲートに接続され、前記第5のおよび第6のトランジスタの前記接地面は、前記第5のトランジスタのゲートに接続され、前記第4(MAL)および第6(MAR)のトランジスタは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、それぞれのビット線にそれぞれ接続する4T型メモリセル(2)とを含むメモリを備えていることを特徴とする、請求項1〜7のいずれか1項に記載の集積回路。
【請求項11】
第1(4)および第2(6)の6T型メモリセルを含むメモリを備え、各6T型メモリセルは、1つのワード線と、2つのビット線に接続されて、2つのストレッジノードを有する双安定フリップフロップ回路を形成する、2つのロードトランジスタ(MLL、MLR)および2つのドライバトランジスタMDL、MDR)とを有し、各メモリセルは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、前記それぞれのビット線に選択的に接続する、2つのアクセストランジスタ(MAL、MAR)を更に有し、前記第1のトランジスタは、前記第1のメモリセル(4)のアクセストランジスタを形成し、前記第2のトランジスタは、前記第2のメモリセル(6)のアクセストランジスタを形成していることを特徴とする、請求項1〜7のいずれか1項に記載の集積回路。
【請求項12】
前記第1のメモリセルの前記ドライバトランジスタ(MDL、MDR)は、接地面のドーピングの型は、それらのアクセストランジスタの前記接地面のドーピングの型と同一であり、前記絶縁材料の層(103)の厚さは、それらのアクセストランジスタの絶縁材料の層の厚さと同一であり、接地面のバイアスは、それらのアクセストランジスタの前記接地面のバイアスと同一であることを特徴とする、請求項11に記載の集積回路。
【請求項13】
接地面は、前記メモリセルの内の1つのメモリセルにおいて、ドライバトランジスタとアクセストランジスタとに対して共通であることを特徴とする、請求項12に記載の集積回路。
【請求項14】
第1(8a)および第2(8b)の論理ゲートを備え、各論理ゲートは、それぞれの入力端子(A、B)によって制御される、少なくとも2つのトランジスタを備え、前記第1のトランジスタ(N1a)は、前記第1の論理ゲート(8a)の前記トランジスタの内の1つを形成し、また、前記第2のトランジスタ(N1b)は、前記第2の論理ゲート(8b)の前記トランジスタの内の1つを形成していることを特徴とする、請求項1ないし13のいずれか1項に記載の集積回路。
【請求項15】
前記第1および第2のトランジスタは、nMOS型トランジスタであることを特徴とする、請求項14に記載の集積回路。
【請求項16】
前記第1のトランジスタの接地面と前記ソースとの間の電位差はゼロであり、前記第2のトランジスタの接地面と前記ソースとの間の電位差は電圧Vddに等しいことを特徴とする、請求項15に記載の集積回路。
【請求項17】
前記絶縁材料の埋め込み層(103)は、50nmより薄い厚さを有し、また、前記トランジスタのゲート幅は、50nmよりも短いことを特徴とする、請求項1〜16のいずれか1項に記載の集積回路。
【請求項18】
前記絶縁材料の埋め込み層(103)は、前記トランジスタの内の1つのトランジスタのゲート長よりも小さな値を有することを特徴とする、請求項1〜17のいずれか1項に記載の集積回路。
【請求項19】
前記半導体活性層の中に製造された第7のトランジスタを備え、この第7のトランジスタには、前記絶縁材料の埋め込み層とその真下に位置する前記シリコン基板層との間に、いずれの接地面も存在しないことを特徴とする、請求項1〜18のいずれか1項に記載の集積回路。
【請求項20】
nMOS型の第8のトランジスタ(401)とpMOS型の第9のトランジスタ(402)とを備え、
− 第8および第9の接地面は、それぞれ、前記第8および第9のトランジスタの真下で、前記絶縁材料の埋め込み層(103)と前記シリコン基板層(101)との間に設置され、前記第8の接地面はP型ドーピングを有し、前記第9の接地面はN型ドーピングを有し、
− N型ドーピングを持つ井戸(N−W)は、前記第8の接地面を前記シリコン基板層から隔てており、
− P型ドーピングを持つ井戸(P−W)は、前記第9の接地面を前記シリコン基板層から隔てており、
− 絶縁トレンチ(403)は、前記活性シリコン層から前記井戸に至って延在し、前記第8および第9の接地面を隔てていることを特徴とする、請求項1〜19のいずれか1項に記載の集積回路。
【請求項21】
N型ドーピングを持つ前記井戸は、電圧Vddで励振され、P型ドーピングを持つ前記井戸は接地されていることを特徴とする、請求項20に記載の集積回路。
【請求項22】
前記第2のトランジスタ(302)を含む論理モジュール(300)を備え、前記論理モジュールは、前記第1のトランジスタ(303)を介して電源電圧に接続され、前記第1のトランジスタのソースと前記接地面との間には、電位差ゼロが印加され、前記第2のトランジスタのソースと前記接地面との間には、値ゼロの電位差が印加されていることを特徴とする、請求項1〜21のいずれか1項に記載の集積回路。
【請求項23】
請求項1〜22のいずれか1項に記載の集積回路であって、前記第1および第2のトランジスタ(205、213)は隣接しており、前記第1および第2のトランジスタの接地面は、ストリップを形成し、第1の型のドーピングを有する第1の井戸(N−w)によって、前記半導体基板層(101)から隔てられており、前記第1の井戸は、第1のレベルの電圧で給電され、前記集積回路は、前記第1および第2のトランジスタとは反対の型の、第10および第11のトランジスタ(203、207)を更に備え、前記第10および第11のトランジスタは隣接しており、反対の型のドーピングを持つ接地面を有し、前記第10および第11のトランジスタの接地面は、前記第1の井戸に隣接してストリップを形成する第2の井戸(P−w)により、前記半導体基板層から隔てられており、前記第2の井戸は、前記第1の型のドーピングに反対の、第2の型のドーピングを有し、前記第2の井戸は、第2の電圧レベルで給電され、前記第1および第10のトランジスタは、仕事関数値が明白に異なるそれぞれのゲートを有し、前記第2および第11のトランジスタは、仕事関数値が明白に異なるそれぞれのゲートを有することを特徴とする集積回路。
【請求項24】
前記第1(205)および第10(203)のトランジスタは、隣接しており、同じ論理ゲートに属し、また前記第2(213)および第11(207)のトランジスタは、隣接しており、同じ論理ゲートに属し、また前記第1のトランジスタの前記接地面のドーピングの型は、前記第10のトランジスタの前記接地面のドーピングの型と反対であり、また前記第1および第2のトランジスタは、前記仕事関数値が明白に異なる、それぞれのゲートを有することを特徴とする、請求項23に記載の集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図2】
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【図4】
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【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
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【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【公表番号】特表2012−523112(P2012−523112A)
【公表日】平成24年9月27日(2012.9.27)
【国際特許分類】
【出願番号】特願2012−502693(P2012−502693)
【出願日】平成22年4月1日(2010.4.1)
【国際出願番号】PCT/EP2010/054415
【国際公開番号】WO2010/112585
【国際公開日】平成22年10月7日(2010.10.7)
【出願人】(510132347)コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ (51)
【Fターム(参考)】
【公表日】平成24年9月27日(2012.9.27)
【国際特許分類】
【出願日】平成22年4月1日(2010.4.1)
【国際出願番号】PCT/EP2010/054415
【国際公開番号】WO2010/112585
【国際公開日】平成22年10月7日(2010.10.7)
【出願人】(510132347)コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ (51)
【Fターム(参考)】
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