映像信号処理装置
【課題】量子化された映像信号のノイズを低減させることができる映像信号処理装置を提供することを目的とするものである。
【解決手段】入力映像信号の最下位ビット側にビット数（ｍ−ｎ）のビット列を付加したビット付加映像信号、及びこのビット付加映像信号に対して平滑化処理を施して得られた平滑化映像信号の内のいずれか一方を、上記ビット付加映像信号及び平滑化映像信号の差分値と所定閾値との大小比較結果に応じて選択し、これをビット拡張映像信号として出力する。
【解決手段】入力映像信号の最下位ビット側にビット数（ｍ−ｎ）のビット列を付加したビット付加映像信号、及びこのビット付加映像信号に対して平滑化処理を施して得られた平滑化映像信号の内のいずれか一方を、上記ビット付加映像信号及び平滑化映像信号の差分値と所定閾値との大小比較結果に応じて選択し、これをビット拡張映像信号として出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子化された映像信号のビット数を拡張する映像信号処理装置に関する。
【背景技術】
【０００２】
現在、量子化された映像信号の量子化誤差を低減させるべく、量子化後の映像信号のビット数を増加させるようにした映像信号処理装置が知られている（例えば特許文献１）。
【０００３】
図１は、かかる映像信号処理装置の構成を示す図である。
【０００４】
図１において、１０ビット化回路１０２は、入力された８ビットの映像信号Ｓ１のＬＳＢ（最下位ビット）側に２ビットの［００］なるビット列を付加して、１０ビットの映像信号Ｓ２を生成する。ローパスフィルタ１０３は、映像信号Ｓ２に対してフィルタ処理を施して得られた映像信号Ｓ３をＬＳＢ抽出器１０４及び制御信号出力手段１２０の加算器１０５に供給する。加算器１０５は、１０ビットの映像信号Ｓ２から上記映像信号Ｓ３を減算し、これを差分信号Ｓ５として比較器１０６に供給する。比較器１０６は、この差分信号Ｓ５の絶対値が所定閾値よりも大であるか否かを判定しその判定結果に対応した制御信号Ｃ１を生成する。尚、所定閾値とは、１０ビット化回路１０２において付加されるビット列に対する桁上げの値、つまりこのビット列によって表現可能な最大値よりも「１」だけ大なる値である。例えば、１０ビット化回路１０２において付加されるビット列が２ビットである場合、所定閾値は、かかるビット列によって表現可能な最大値「３」に「１」を加算した「４」となる。又、比較器１０６は、差分信号Ｓ５が上記所定閾値より小なる正の数であるか否かを判定しその判定結果に対応した制御信号Ｃ２を生成する。加算器１０７は、差分信号Ｓ５が所定閾値より小なる正の数であるという判定結果を示す制御信号Ｃ２が供給された場合には、上記映像信号Ｓ２から上記所定閾値を減算した信号を映像信号Ｓ６として加算器１０９に供給する。一方、差分信号Ｓ５が所定閾値より小なる正の数ではないという判定結果を示す制御信号Ｃ２が供給された場合、つまり差分信号Ｓ５が所定閾値よりも大又は負の数である場合に、加算器１０７は、かかる差分信号Ｓ５をそのまま映像信号Ｓ６として加算器１０９に供給する。ＬＳＢ抽出器１０４は、１０ビットの映像信号Ｓ３中から最下位の２ビット分を抽出しこれを信号Ｓ４としてスイッチ１０８に供給する。スイッチ１０８は、上記差分信号Ｓ５の絶対値が所定閾値よりも小であるという判定結果に対応した制御信号Ｃ１が供給された場合に限りオン状態となって、上記信号Ｓ４を加算器１０９に供給する。一方、上記差分信号Ｓ５の絶対値が所定閾値よりも小ではないという判定結果に対応した制御信号Ｃ１が供給された場合には、スイッチ１０８はオフ状態となる。つまり、この際、加算器１０９にはレベル「０」の信号が供給されることになる。加算器１０９は、上記映像信号Ｓ６に、スイッチ１０８から供給された信号を加算した加算結果を、量子化誤差を低減させた映像信号Ｓ７として出力する。
【０００５】
すなわち、図１に示される映像信号処理装置においては、先ず、８ビットの映像信号Ｓ１のＬＳＢ側に２ビット分のビット列［００］を強制的に付加して１０ビットの映像信号Ｓ２を生成する。次に、かかる映像信号Ｓ２を平滑化（ＬＰＦ１０３）した映像信号Ｓ３中から最下位の２ビット分を抽出（ＬＳＢ抽出器１０４）することにより、拡張分の下位２ビット（Ｓ４）を生成する。そして、上記映像信号Ｓ２に、この拡張分の下位２ビットの値を加算（加算器１０９）することにより、８ビットから１０ビットに拡張した映像信号Ｓ７を生成するのである。
【０００６】
ここで、図１に示される映像信号処理では、拡張分の下位２ビットのデータを生成する為に、ローパスフィルタを用いて映像信号を平滑化するようにしている。ところが、映像信号に対してローパスフィルタによるフィルタリング処理を施すと、その信号レベルが変化するエッジ部周辺の平坦部において不要なリンギングが発生する。この際、比較器１０６における所定閾値よりも大のリンギングは排除されるが、所定閾値よりも大ではないリンギングは排除されずに残ってしまい、これが新たなノイズとなって映像信号に重畳してしまうという問題があった。
【特許文献１】特開平０８−２３７６６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる問題を解決すべく為されたものであり、量子化された映像信号のノイズを低減させることができる映像信号処理装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
請求項１記載による映像信号処理装置は、量子化されたｎビットの入力映像信号からｍビット（ｍ＞ｎ）のビット拡張映像信号を生成する映像信号処理装置であって、前記入力映像信号の最下位ビット側にビット数（ｍ−ｎ）のビット列を付加してビット付加映像信号を生成するビット付加手段と、前記ビット付加映像信号に対して平滑化処理を施して平滑化映像信号を生成するフィルタと、前記ビット付加映像信号と前記平滑化映像信号との差分値と、所定閾値との大小を比較する比較手段と、前記ビット付加映像信号及び前記平滑化映像信号の内のいずれか一方を前記比較手段による比較結果に応じて選択しこれを前記ビット拡張映像信号として出力するセレクタと、を有する。
【発明を実施するための最良の形態】
【０００９】
入力映像信号の最下位ビット側にビット数（ｍ−ｎ）のビット列を付加したビット付加映像信号、及びこのビット付加映像信号に対して平滑化処理を施して得られた平滑化映像信号の内のいずれか一方を、上記ビット付加映像信号及び平滑化映像信号の差分値と所定閾値との大小比較結果に応じて選択し、これをビット拡張映像信号として出力する。
【実施例】
【００１０】
図２は、本発明による映像信号処理装置の概略構成を示す図である。
【００１１】
図２において、ビット付加回路２は、ディスプレイ装置（図示せぬ）の各画素を発光させる際の輝度レベルを夫々ｎビットにて表す画素データの系列からなる入力映像信号Ｓ１における各画素データのビット数をｍビット（ｎ＜ｍ）に拡張させたビット付加映像信号Ｓ２を生成する。すなわち、ビット付加回路２は、入力映像信号Ｓ１における各画素データの最下位ビット側に（ｍ−ｎ）ビットからなる論理レベル０のビット列を付加することにより、各画素データのビット数をｎビットからｍビットに拡張させるのである。ビット付加回路２は、上記ビット付加映像信号Ｓ２をエッジ検出回路３、フィルタ４、比較器５及びセレクタ６に夫々供給する。
【００１２】
エッジ検出回路３は、ビット付加映像信号Ｓ２に基づき、表示画面中の水平方向において輝度レベルが変化する部分、いわゆるエッジ部の検出を行ってそのエッジ部の画素位置を示す水平方向エッジ位置信号Ｃ１Hをフィルタ４に供給する。又、エッジ検出回路３は、上記ビット付加映像信号Ｓ２に基づき、表示画面中の垂直方向において輝度レベルが変化するエッジ部の検出を行い、そのエッジ部の画素位置を示す垂直方向エッジ位置信号Ｃ１Vをフィルタ４に供給する。尚、エッジ検出回路３は、例えば、以下の如き二次元微分オペレータ法に従って上記の如きエッジ検出を行う。
【００１３】
先ず、エッジ検出回路３は、表示画面の水平及び垂直方向に隣接する９つの画素各々に対応したｍビットの画素データに対して、夫々、図３（ａ）に示す如く割り当てられた係数を乗算し、各乗算結果の合計値を水平方向エッジ判定値Ｇｈとして求める。次に、エッジ検出回路３は、水平方向エッジ判定値Ｇｈが所定のエッジ判定閾値よりも大であるか否かを判定する。ここで、大であると判定された場合、エッジ検出回路３は、上記の如き９つの画素の内の中央の画素に対応した画素データがエッジ部に該当するものであると判断して、その画素位置を示す水平方向エッジ位置信号Ｃ１Hをフィルタ４に供給する。又、エッジ検出回路３は、表示画面の水平及び垂直方向に隣接する９つの画素各々に対応したｍビットの画素データに対して、夫々、図３（ｂ）に示す如く割り当てられた係数を乗算し、各乗算結果の合計値を垂直方向エッジ判定値Ｇｖとして求める。次に、エッジ検出回路３は、垂直方向エッジ判定値Ｇｖが所定のエッジ判定閾値よりも大であるか否かを判定する。ここで、大であると判定された場合、エッジ検出回路３は、上記の如き９つの画素の内の中央の画素に対応した画素データがエッジ部に該当するものであると判断して、その画素位置を示す垂直方向エッジ位置信号Ｃ１Vをフィルタ４に供給する。尚、上記エッジ判定閾値としては、例えばｎビットの入力映像信号Ｓ１中の最下位ビット桁に対応した値（１０進数表現）が設定される。つまり、エッジ検出回路３は、隣接する画素間での映像信号のレベル変化が上記最下位ビット桁に対応した値よりも小なる場合には映像の平坦部又は疑似輪郭部であると判断し、大なる場合にはエッジ部であると判断するのである。
【００１４】
フィルタ４は、例えばＦＩＲ（finite impulse response)フィルタ、又はＩＩＲ（in-finite impulse response)フィルタからなる２次元ローパスフィルタを含むものである。
【００１５】
図４は、かかるフィルタ４の内部構成の一例を示す図である。
【００１６】
図４に示されるように、フィルタ４は、２次元ローパスフィルタ４０、フレームメモリ４１、及び読出制御回路４２から構成される。
【００１７】
フレームメモリ４１は、ビット付加映像信号Ｓ２における各画素データを、図５に示す如き表示画面の各画素Ｇ(1,1)〜Ｇ(R,P)の画素位置に対応した番地に順次記憶してゆく。読出制御回路４２は、フレームメモリ４１に記憶されている画素データを、表示画面の水平方向に隣接するＮ個毎に読み出すべき読出信号をフレームメモリ４１に供給する。すなわち、読出制御回路４２は、先ず、図５に示す如き第１表示ラインの第１列〜第Ｎ列の画素Ｇ(1,1)〜Ｇ(1,N)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。次に、読出制御回路４２は、第１表示ラインの第２列〜第（Ｎ＋１）列の画素Ｇ(1,2)〜Ｇ(1,N+1)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。次に、読出制御回路４２は、第１表示ラインの第３列〜第（Ｎ＋２）列の画素Ｇ(1,3)〜Ｇ(1,N+2)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。以下、同様にして、読出制御回路４２は、Ｎ個ずつ第１表示ラインの画素各々に対応した画素データを読み出すべき読出信号をフレームメモリ４１に供給する。第１表示ラインの各画素に対応した画素データの読み出しが終了すると、次に、読出制御回路４２は、第２表示ラインの第１列〜第Ｎ列の画素Ｇ(2,1)〜Ｇ(2,N)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。次に、読出制御回路４２は、第２表示ラインの第２列〜第（Ｎ＋１）列の画素Ｇ(2,2)〜Ｇ(2,N+1)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。次に、読出制御回路４２は、第２表示ラインの第３列〜第（Ｎ＋２）列の画素Ｇ(2,3)〜Ｇ(2,N+2)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。以下、同様にして、読出制御回路４２は、Ｎ個ずつ第２表示ラインの画素各々に対応した画素データを読み出すべき読出信号をフレームメモリ４１に供給する。第２表示ラインの各画素に対応した画素データの読み出し終了後、同様にして、読出制御回路４２は、図５に示す如き第３表示ライン〜第Ｒ表示ラインの画素各々に対応した画素データをＮ個ずつ読み出すべき読出信号を繰り返しフレームメモリ４１に供給する。
【００１８】
ここで、フレームメモリ４１からＮ個ずつ画素データの読み出しを行うにあたり、読出制御回路４２は、水平方向に隣接するＮ個の連続する画素データからなる系列中にエッジ部に該当する画素データが存在するか否かを水平方向エッジ位置信号Ｃ１Hに基づき判定する。更に、読出制御回路４２は、垂直方向に隣接するＮ個の連続する画素データからなる系列中にエッジ部に該当する画素データが存在するか否かを垂直方向エッジ位置信号Ｃ１Vに基づいて判定する。この際、エッジ部に該当する画素データが存在しない場合には、フレームメモリ４１に記憶されている画素データを上述した如く各画素毎に順次読み出すべき読出制御を実行する。一方、かかる画素データ系列中にエッジ部に該当する画素データが存在する場合には、このエッジ部及びエッジ部前後の画素に対応した画素データに代わり、そのエッジ部の直前又は直後の画素データを読み出すべき読出制御を実行する。
【００１９】
例えば、図６（ａ）に示す如きＮ個の画素データの系列中の前半部にエッジ部に該当する画素データＰＤ３が存在する場合には、このエッジ部及びエッジ部周辺の画素データＰＤ１〜ＰＤ３各々に代わり、エッジ部の画素データＰＤ３の直後の画素データＰＤ４を繰り返し読み出すべき制御を行う。又、図６（ａ）に示す如くＮ個の画素データの系列中の後半部にエッジ部に該当する画素データＰＤ（Ｎ−３）が存在する場合には、このエッジ部及びエッジ部周辺の画素データＰＤ（Ｎ−３）〜ＰＤ（Ｎ）各々に代わり、エッジ部の画素データＰＤ（Ｎ−３）の直前の画素データＰＤ（Ｎ−４）を繰り返し読み出すべき制御を行う。
【００２０】
かかる読出制御回路４２による読出制御により、フレームメモリ４１は、エッジ部に該当しない画素データに対しては、これを各画素毎に順次読み出して２次元ローパルフィルタ４０に供給する。この間、フレームメモリ４１は、エッジ部及びエッジ部周辺の画素データに対してはこれを読み出す代わりに、このエッジ部の直前又は直後の画素データを読み出す。例えば、水平（又は垂直）方向において隣接するＮ個の画素各々に対応した画素データの系列が図６（ａ）の場合、その前半部のエッジ部に該当する画素データＰＤ３及び周辺画素データＰＤ１及びＰＤ２に代わり、画素データＰＤ３の直後の画素データＰＤ４の値が図６（ｂ）の如く繰り返し読み出される。又、後半部のエッジ部に該当する画素データＰＤ（Ｎ−３）及び周辺画素データＰＤ（Ｎ−２）及び（Ｎ−１）に代わり、画素データＰＤ（Ｎ−３）の直前の画素データＰＤ（Ｎ−４）の値が図６（ｂ）の如く繰り返し読み出されて２次元ローパスフィルタ４０に供給されるのである。
【００２１】
２次元ローパスフィルタ４０は、直列に接続されたＮ段の単位遅延素子Ｄ１〜Ｄ（Ｎ）及び水平方向重付加算回路４３からなる水平方向ローパスフィルタと、直列に接続されたＮ段の１ライン遅延素子Ｌ１〜Ｌ（Ｎ）及び垂直方向重付加算回路４４からなる垂直方向ローパスフィルタと、から構成される。
【００２２】
単位遅延素子Ｄ１〜Ｄ（Ｎ）の各々は、フレームメモリ４１から供給された各画素毎の画素データを所定時間遅延してから次段の単位遅延素子Ｄに出力する。よって、上述したようにフレームメモリ４１からＮ個単位で読み出された画素データの各々は、（所定時間×Ｎ）なる時間経過後には単位遅延素子Ｄ１〜Ｄ（Ｎ）の各々に保持されることになる。ここで、（所定時間×Ｎ）なる時間が経過してＮ個分の画素データが単位遅延素子Ｄ１〜Ｄ（Ｎ）各々へ保持されると、水平方向重付加算回路４３は、単位遅延素子Ｄ１〜Ｄ（Ｎ）各々の出力値を重み付け加算する。尚、水平方向重付加算回路４３においては、単位遅延素子Ｄ（Ｎ／２）の出力値、つまりセンタータップに対する重み付けが最も大となり、このセンタータップから離れた位置に存在するタップほど重み付けが小となる。水平方向重付加算回路４３は、その重み付け加算結果を１ライン遅延素子Ｌ１に供給する。１ライン遅延素子Ｌ１〜Ｌ（Ｎ）の各々は、水平方向重付加算回路４３から供給された加算結果を（１水平走査ライン分の画素数×上記所定時間）なる時間だけ遅延させてから次段の１ライン遅延素子Ｌに出力する。垂直方向重付加算回路４４は、１ライン遅延素子Ｌ１〜Ｌ（Ｎ）各々の出力値を重み付け加算して得られた加算結果を平滑化映像信号Ｓ３として出力する。尚、垂直方向重付加算回路４４においては、１ライン遅延素子Ｌ（Ｎ／２）の出力値、つまりセンタータップに対する重み付けが最も大となり、このセンタータップから離れた位置に存在するタップほど重み付けが小となる。
【００２３】
以上の如き構成により、フィルタ４は、表示画面の２次元の方向（垂直方向及び水平方向）各々に対して、ｍビットの画素データの系列からなるビット付加映像信号Ｓ２を平滑化したｍビットの平滑化映像信号Ｓ３を生成する。このような２次元フィルタリング処理により、例えば、図７（ａ）に示す如きｎビットの入力映像信号Ｓ１における１ＬＳＢ分のレベル推移を図７（ｂ）に示す如き２(m-n)段階のレベル推移に平滑化した平滑化映像信号Ｓ３が生成される。すなわち、元のｎビットの映像信号よりも精細で、且つ量子化ノイズ及び疑似輪郭ノイズを低減させた映像信号が生成されるのである。
【００２４】
更に、フィルタ４では、映像信号中において輝度レベルが変化するエッジ部及びエッジ部周辺の各画素データ（ビット付加映像信号Ｓ２）に対しては、これらをエッジ部の直前又は直後、つまりフィルタのセンタータップ側に近い方に隣接する画素データに置換したものでフィルタリング処理を行うようにしている。これにより、図６（ａ）に示す如きリンギングを含んだ映像信号が入力された場合にも、これを除去した図６（ｂ）に示す如き映像信号に対してフィルタリング処理が為されるようになる。よって、かかるフィルタリング処理によって生成された平滑化映像信号Ｓ３は図６（ｃ）に示されるように平滑化されたものとなり、疑似輪郭ノイズは目立たなくなる。
【００２５】
比較器５は、上記ビット付加映像信号Ｓ２における各画素データの値と上記平滑化映像信号Ｓ３における各画素データの値との差分値が所定閾値Ｔｈよりも小であるか否かの比較を行う。この際、かかる差分値が所定閾値Ｔｈよりも小である場合には、比較器５は、平滑化映像信号Ｓ３を選択させるべき選択信号Ｃ２をセレクタ６に供給する。一方、この差分値が所定閾値Ｔｈ以上の値である場合には、比較器５は、ビット付加映像信号Ｓ２を選択させるべき選択信号Ｃ２をセレクタ６に供給する。
【００２６】
セレクタ６は、ビット付加映像信号Ｓ２及び平滑化映像信号Ｓ３の内から、上記選択信号Ｃ２によって示される方を択一的に選択し、これを量子化誤差の低減されたビット拡張映像信号Ｓ４として出力する。
【００２７】
すなわち、セレクタ６は、平滑化映像信号Ｓ３における画素データの値と、ビット付加映像信号Ｓ２における画素データの値との差が所定閾値Ｔｈより小なる場合には平滑化映像信号Ｓ３をビット拡張映像信号Ｓ４として出力する一方、両者の差が所定閾値Ｔｈ以上になる場合にはビット付加映像信号Ｓ２をビット拡張映像信号Ｓ４として出力する。すなわち、セレクタ６は、例えば図８（ａ）に示す如きビット付加映像信号Ｓ２中のエッジ部に関してはこれをそのまま図８（ｃ）に示す如くビット拡張映像信号Ｓ４として出力し、それ以外の部分に関してはビット付加映像信号Ｓ２を平滑化した図８（ｂ）に示す如き平滑化映像信号Ｓ３をビット拡張映像信号Ｓ４として出力するのである。
【００２８】
従って、解像度向上に大きく関与するエッジ部に対してはその鈍りが抑えられると共に、疑似輪郭部のような輝度レベル変化が微小な映像信号の区間に関してはこれを平滑化して疑似輪郭ノイズを低減させることが可能になる。
【図面の簡単な説明】
【００２９】
【図１】従来の映像信号処理装置の構成を示す図である。
【図２】本発明による映像信号処理装置の構成を示す図である。
【図３】二次元微分オペレータ法に従って映像信号からエッジ部を検出する際に用いる係数の一例を示す図である。
【図４】フィルタ４の内部構成の一例を示す図である。
【図５】フレームメモリ４１に記憶される各画素データの表示画面内での画素位置を示す図である。
【図６】映像信号中にエッジ部が存在する場合におけるフィルタ４の内部動作の一例を示す図である。
【図７】フィルタ４のフィルタリング処理による映像信号の平滑化を表す図である。
【図８】セレクタ４の動作例を示す図である。
【符号の説明】
【００３０】
２ ビット付加回路
３ エッジ検出回路
４ フィルタ
５ 比較器
６ セレクタ
【技術分野】
【０００１】
本発明は、量子化された映像信号のビット数を拡張する映像信号処理装置に関する。
【背景技術】
【０００２】
現在、量子化された映像信号の量子化誤差を低減させるべく、量子化後の映像信号のビット数を増加させるようにした映像信号処理装置が知られている（例えば特許文献１）。
【０００３】
図１は、かかる映像信号処理装置の構成を示す図である。
【０００４】
図１において、１０ビット化回路１０２は、入力された８ビットの映像信号Ｓ１のＬＳＢ（最下位ビット）側に２ビットの［００］なるビット列を付加して、１０ビットの映像信号Ｓ２を生成する。ローパスフィルタ１０３は、映像信号Ｓ２に対してフィルタ処理を施して得られた映像信号Ｓ３をＬＳＢ抽出器１０４及び制御信号出力手段１２０の加算器１０５に供給する。加算器１０５は、１０ビットの映像信号Ｓ２から上記映像信号Ｓ３を減算し、これを差分信号Ｓ５として比較器１０６に供給する。比較器１０６は、この差分信号Ｓ５の絶対値が所定閾値よりも大であるか否かを判定しその判定結果に対応した制御信号Ｃ１を生成する。尚、所定閾値とは、１０ビット化回路１０２において付加されるビット列に対する桁上げの値、つまりこのビット列によって表現可能な最大値よりも「１」だけ大なる値である。例えば、１０ビット化回路１０２において付加されるビット列が２ビットである場合、所定閾値は、かかるビット列によって表現可能な最大値「３」に「１」を加算した「４」となる。又、比較器１０６は、差分信号Ｓ５が上記所定閾値より小なる正の数であるか否かを判定しその判定結果に対応した制御信号Ｃ２を生成する。加算器１０７は、差分信号Ｓ５が所定閾値より小なる正の数であるという判定結果を示す制御信号Ｃ２が供給された場合には、上記映像信号Ｓ２から上記所定閾値を減算した信号を映像信号Ｓ６として加算器１０９に供給する。一方、差分信号Ｓ５が所定閾値より小なる正の数ではないという判定結果を示す制御信号Ｃ２が供給された場合、つまり差分信号Ｓ５が所定閾値よりも大又は負の数である場合に、加算器１０７は、かかる差分信号Ｓ５をそのまま映像信号Ｓ６として加算器１０９に供給する。ＬＳＢ抽出器１０４は、１０ビットの映像信号Ｓ３中から最下位の２ビット分を抽出しこれを信号Ｓ４としてスイッチ１０８に供給する。スイッチ１０８は、上記差分信号Ｓ５の絶対値が所定閾値よりも小であるという判定結果に対応した制御信号Ｃ１が供給された場合に限りオン状態となって、上記信号Ｓ４を加算器１０９に供給する。一方、上記差分信号Ｓ５の絶対値が所定閾値よりも小ではないという判定結果に対応した制御信号Ｃ１が供給された場合には、スイッチ１０８はオフ状態となる。つまり、この際、加算器１０９にはレベル「０」の信号が供給されることになる。加算器１０９は、上記映像信号Ｓ６に、スイッチ１０８から供給された信号を加算した加算結果を、量子化誤差を低減させた映像信号Ｓ７として出力する。
【０００５】
すなわち、図１に示される映像信号処理装置においては、先ず、８ビットの映像信号Ｓ１のＬＳＢ側に２ビット分のビット列［００］を強制的に付加して１０ビットの映像信号Ｓ２を生成する。次に、かかる映像信号Ｓ２を平滑化（ＬＰＦ１０３）した映像信号Ｓ３中から最下位の２ビット分を抽出（ＬＳＢ抽出器１０４）することにより、拡張分の下位２ビット（Ｓ４）を生成する。そして、上記映像信号Ｓ２に、この拡張分の下位２ビットの値を加算（加算器１０９）することにより、８ビットから１０ビットに拡張した映像信号Ｓ７を生成するのである。
【０００６】
ここで、図１に示される映像信号処理では、拡張分の下位２ビットのデータを生成する為に、ローパスフィルタを用いて映像信号を平滑化するようにしている。ところが、映像信号に対してローパスフィルタによるフィルタリング処理を施すと、その信号レベルが変化するエッジ部周辺の平坦部において不要なリンギングが発生する。この際、比較器１０６における所定閾値よりも大のリンギングは排除されるが、所定閾値よりも大ではないリンギングは排除されずに残ってしまい、これが新たなノイズとなって映像信号に重畳してしまうという問題があった。
【特許文献１】特開平０８−２３７６６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる問題を解決すべく為されたものであり、量子化された映像信号のノイズを低減させることができる映像信号処理装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
請求項１記載による映像信号処理装置は、量子化されたｎビットの入力映像信号からｍビット（ｍ＞ｎ）のビット拡張映像信号を生成する映像信号処理装置であって、前記入力映像信号の最下位ビット側にビット数（ｍ−ｎ）のビット列を付加してビット付加映像信号を生成するビット付加手段と、前記ビット付加映像信号に対して平滑化処理を施して平滑化映像信号を生成するフィルタと、前記ビット付加映像信号と前記平滑化映像信号との差分値と、所定閾値との大小を比較する比較手段と、前記ビット付加映像信号及び前記平滑化映像信号の内のいずれか一方を前記比較手段による比較結果に応じて選択しこれを前記ビット拡張映像信号として出力するセレクタと、を有する。
【発明を実施するための最良の形態】
【０００９】
入力映像信号の最下位ビット側にビット数（ｍ−ｎ）のビット列を付加したビット付加映像信号、及びこのビット付加映像信号に対して平滑化処理を施して得られた平滑化映像信号の内のいずれか一方を、上記ビット付加映像信号及び平滑化映像信号の差分値と所定閾値との大小比較結果に応じて選択し、これをビット拡張映像信号として出力する。
【実施例】
【００１０】
図２は、本発明による映像信号処理装置の概略構成を示す図である。
【００１１】
図２において、ビット付加回路２は、ディスプレイ装置（図示せぬ）の各画素を発光させる際の輝度レベルを夫々ｎビットにて表す画素データの系列からなる入力映像信号Ｓ１における各画素データのビット数をｍビット（ｎ＜ｍ）に拡張させたビット付加映像信号Ｓ２を生成する。すなわち、ビット付加回路２は、入力映像信号Ｓ１における各画素データの最下位ビット側に（ｍ−ｎ）ビットからなる論理レベル０のビット列を付加することにより、各画素データのビット数をｎビットからｍビットに拡張させるのである。ビット付加回路２は、上記ビット付加映像信号Ｓ２をエッジ検出回路３、フィルタ４、比較器５及びセレクタ６に夫々供給する。
【００１２】
エッジ検出回路３は、ビット付加映像信号Ｓ２に基づき、表示画面中の水平方向において輝度レベルが変化する部分、いわゆるエッジ部の検出を行ってそのエッジ部の画素位置を示す水平方向エッジ位置信号Ｃ１Hをフィルタ４に供給する。又、エッジ検出回路３は、上記ビット付加映像信号Ｓ２に基づき、表示画面中の垂直方向において輝度レベルが変化するエッジ部の検出を行い、そのエッジ部の画素位置を示す垂直方向エッジ位置信号Ｃ１Vをフィルタ４に供給する。尚、エッジ検出回路３は、例えば、以下の如き二次元微分オペレータ法に従って上記の如きエッジ検出を行う。
【００１３】
先ず、エッジ検出回路３は、表示画面の水平及び垂直方向に隣接する９つの画素各々に対応したｍビットの画素データに対して、夫々、図３（ａ）に示す如く割り当てられた係数を乗算し、各乗算結果の合計値を水平方向エッジ判定値Ｇｈとして求める。次に、エッジ検出回路３は、水平方向エッジ判定値Ｇｈが所定のエッジ判定閾値よりも大であるか否かを判定する。ここで、大であると判定された場合、エッジ検出回路３は、上記の如き９つの画素の内の中央の画素に対応した画素データがエッジ部に該当するものであると判断して、その画素位置を示す水平方向エッジ位置信号Ｃ１Hをフィルタ４に供給する。又、エッジ検出回路３は、表示画面の水平及び垂直方向に隣接する９つの画素各々に対応したｍビットの画素データに対して、夫々、図３（ｂ）に示す如く割り当てられた係数を乗算し、各乗算結果の合計値を垂直方向エッジ判定値Ｇｖとして求める。次に、エッジ検出回路３は、垂直方向エッジ判定値Ｇｖが所定のエッジ判定閾値よりも大であるか否かを判定する。ここで、大であると判定された場合、エッジ検出回路３は、上記の如き９つの画素の内の中央の画素に対応した画素データがエッジ部に該当するものであると判断して、その画素位置を示す垂直方向エッジ位置信号Ｃ１Vをフィルタ４に供給する。尚、上記エッジ判定閾値としては、例えばｎビットの入力映像信号Ｓ１中の最下位ビット桁に対応した値（１０進数表現）が設定される。つまり、エッジ検出回路３は、隣接する画素間での映像信号のレベル変化が上記最下位ビット桁に対応した値よりも小なる場合には映像の平坦部又は疑似輪郭部であると判断し、大なる場合にはエッジ部であると判断するのである。
【００１４】
フィルタ４は、例えばＦＩＲ（finite impulse response)フィルタ、又はＩＩＲ（in-finite impulse response)フィルタからなる２次元ローパスフィルタを含むものである。
【００１５】
図４は、かかるフィルタ４の内部構成の一例を示す図である。
【００１６】
図４に示されるように、フィルタ４は、２次元ローパスフィルタ４０、フレームメモリ４１、及び読出制御回路４２から構成される。
【００１７】
フレームメモリ４１は、ビット付加映像信号Ｓ２における各画素データを、図５に示す如き表示画面の各画素Ｇ(1,1)〜Ｇ(R,P)の画素位置に対応した番地に順次記憶してゆく。読出制御回路４２は、フレームメモリ４１に記憶されている画素データを、表示画面の水平方向に隣接するＮ個毎に読み出すべき読出信号をフレームメモリ４１に供給する。すなわち、読出制御回路４２は、先ず、図５に示す如き第１表示ラインの第１列〜第Ｎ列の画素Ｇ(1,1)〜Ｇ(1,N)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。次に、読出制御回路４２は、第１表示ラインの第２列〜第（Ｎ＋１）列の画素Ｇ(1,2)〜Ｇ(1,N+1)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。次に、読出制御回路４２は、第１表示ラインの第３列〜第（Ｎ＋２）列の画素Ｇ(1,3)〜Ｇ(1,N+2)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。以下、同様にして、読出制御回路４２は、Ｎ個ずつ第１表示ラインの画素各々に対応した画素データを読み出すべき読出信号をフレームメモリ４１に供給する。第１表示ラインの各画素に対応した画素データの読み出しが終了すると、次に、読出制御回路４２は、第２表示ラインの第１列〜第Ｎ列の画素Ｇ(2,1)〜Ｇ(2,N)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。次に、読出制御回路４２は、第２表示ラインの第２列〜第（Ｎ＋１）列の画素Ｇ(2,2)〜Ｇ(2,N+1)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。次に、読出制御回路４２は、第２表示ラインの第３列〜第（Ｎ＋２）列の画素Ｇ(2,3)〜Ｇ(2,N+2)各々に対応したＮ個の画素データを順次読み出すべき読出信号をフレームメモリ４１に供給する。以下、同様にして、読出制御回路４２は、Ｎ個ずつ第２表示ラインの画素各々に対応した画素データを読み出すべき読出信号をフレームメモリ４１に供給する。第２表示ラインの各画素に対応した画素データの読み出し終了後、同様にして、読出制御回路４２は、図５に示す如き第３表示ライン〜第Ｒ表示ラインの画素各々に対応した画素データをＮ個ずつ読み出すべき読出信号を繰り返しフレームメモリ４１に供給する。
【００１８】
ここで、フレームメモリ４１からＮ個ずつ画素データの読み出しを行うにあたり、読出制御回路４２は、水平方向に隣接するＮ個の連続する画素データからなる系列中にエッジ部に該当する画素データが存在するか否かを水平方向エッジ位置信号Ｃ１Hに基づき判定する。更に、読出制御回路４２は、垂直方向に隣接するＮ個の連続する画素データからなる系列中にエッジ部に該当する画素データが存在するか否かを垂直方向エッジ位置信号Ｃ１Vに基づいて判定する。この際、エッジ部に該当する画素データが存在しない場合には、フレームメモリ４１に記憶されている画素データを上述した如く各画素毎に順次読み出すべき読出制御を実行する。一方、かかる画素データ系列中にエッジ部に該当する画素データが存在する場合には、このエッジ部及びエッジ部前後の画素に対応した画素データに代わり、そのエッジ部の直前又は直後の画素データを読み出すべき読出制御を実行する。
【００１９】
例えば、図６（ａ）に示す如きＮ個の画素データの系列中の前半部にエッジ部に該当する画素データＰＤ３が存在する場合には、このエッジ部及びエッジ部周辺の画素データＰＤ１〜ＰＤ３各々に代わり、エッジ部の画素データＰＤ３の直後の画素データＰＤ４を繰り返し読み出すべき制御を行う。又、図６（ａ）に示す如くＮ個の画素データの系列中の後半部にエッジ部に該当する画素データＰＤ（Ｎ−３）が存在する場合には、このエッジ部及びエッジ部周辺の画素データＰＤ（Ｎ−３）〜ＰＤ（Ｎ）各々に代わり、エッジ部の画素データＰＤ（Ｎ−３）の直前の画素データＰＤ（Ｎ−４）を繰り返し読み出すべき制御を行う。
【００２０】
かかる読出制御回路４２による読出制御により、フレームメモリ４１は、エッジ部に該当しない画素データに対しては、これを各画素毎に順次読み出して２次元ローパルフィルタ４０に供給する。この間、フレームメモリ４１は、エッジ部及びエッジ部周辺の画素データに対してはこれを読み出す代わりに、このエッジ部の直前又は直後の画素データを読み出す。例えば、水平（又は垂直）方向において隣接するＮ個の画素各々に対応した画素データの系列が図６（ａ）の場合、その前半部のエッジ部に該当する画素データＰＤ３及び周辺画素データＰＤ１及びＰＤ２に代わり、画素データＰＤ３の直後の画素データＰＤ４の値が図６（ｂ）の如く繰り返し読み出される。又、後半部のエッジ部に該当する画素データＰＤ（Ｎ−３）及び周辺画素データＰＤ（Ｎ−２）及び（Ｎ−１）に代わり、画素データＰＤ（Ｎ−３）の直前の画素データＰＤ（Ｎ−４）の値が図６（ｂ）の如く繰り返し読み出されて２次元ローパスフィルタ４０に供給されるのである。
【００２１】
２次元ローパスフィルタ４０は、直列に接続されたＮ段の単位遅延素子Ｄ１〜Ｄ（Ｎ）及び水平方向重付加算回路４３からなる水平方向ローパスフィルタと、直列に接続されたＮ段の１ライン遅延素子Ｌ１〜Ｌ（Ｎ）及び垂直方向重付加算回路４４からなる垂直方向ローパスフィルタと、から構成される。
【００２２】
単位遅延素子Ｄ１〜Ｄ（Ｎ）の各々は、フレームメモリ４１から供給された各画素毎の画素データを所定時間遅延してから次段の単位遅延素子Ｄに出力する。よって、上述したようにフレームメモリ４１からＮ個単位で読み出された画素データの各々は、（所定時間×Ｎ）なる時間経過後には単位遅延素子Ｄ１〜Ｄ（Ｎ）の各々に保持されることになる。ここで、（所定時間×Ｎ）なる時間が経過してＮ個分の画素データが単位遅延素子Ｄ１〜Ｄ（Ｎ）各々へ保持されると、水平方向重付加算回路４３は、単位遅延素子Ｄ１〜Ｄ（Ｎ）各々の出力値を重み付け加算する。尚、水平方向重付加算回路４３においては、単位遅延素子Ｄ（Ｎ／２）の出力値、つまりセンタータップに対する重み付けが最も大となり、このセンタータップから離れた位置に存在するタップほど重み付けが小となる。水平方向重付加算回路４３は、その重み付け加算結果を１ライン遅延素子Ｌ１に供給する。１ライン遅延素子Ｌ１〜Ｌ（Ｎ）の各々は、水平方向重付加算回路４３から供給された加算結果を（１水平走査ライン分の画素数×上記所定時間）なる時間だけ遅延させてから次段の１ライン遅延素子Ｌに出力する。垂直方向重付加算回路４４は、１ライン遅延素子Ｌ１〜Ｌ（Ｎ）各々の出力値を重み付け加算して得られた加算結果を平滑化映像信号Ｓ３として出力する。尚、垂直方向重付加算回路４４においては、１ライン遅延素子Ｌ（Ｎ／２）の出力値、つまりセンタータップに対する重み付けが最も大となり、このセンタータップから離れた位置に存在するタップほど重み付けが小となる。
【００２３】
以上の如き構成により、フィルタ４は、表示画面の２次元の方向（垂直方向及び水平方向）各々に対して、ｍビットの画素データの系列からなるビット付加映像信号Ｓ２を平滑化したｍビットの平滑化映像信号Ｓ３を生成する。このような２次元フィルタリング処理により、例えば、図７（ａ）に示す如きｎビットの入力映像信号Ｓ１における１ＬＳＢ分のレベル推移を図７（ｂ）に示す如き２(m-n)段階のレベル推移に平滑化した平滑化映像信号Ｓ３が生成される。すなわち、元のｎビットの映像信号よりも精細で、且つ量子化ノイズ及び疑似輪郭ノイズを低減させた映像信号が生成されるのである。
【００２４】
更に、フィルタ４では、映像信号中において輝度レベルが変化するエッジ部及びエッジ部周辺の各画素データ（ビット付加映像信号Ｓ２）に対しては、これらをエッジ部の直前又は直後、つまりフィルタのセンタータップ側に近い方に隣接する画素データに置換したものでフィルタリング処理を行うようにしている。これにより、図６（ａ）に示す如きリンギングを含んだ映像信号が入力された場合にも、これを除去した図６（ｂ）に示す如き映像信号に対してフィルタリング処理が為されるようになる。よって、かかるフィルタリング処理によって生成された平滑化映像信号Ｓ３は図６（ｃ）に示されるように平滑化されたものとなり、疑似輪郭ノイズは目立たなくなる。
【００２５】
比較器５は、上記ビット付加映像信号Ｓ２における各画素データの値と上記平滑化映像信号Ｓ３における各画素データの値との差分値が所定閾値Ｔｈよりも小であるか否かの比較を行う。この際、かかる差分値が所定閾値Ｔｈよりも小である場合には、比較器５は、平滑化映像信号Ｓ３を選択させるべき選択信号Ｃ２をセレクタ６に供給する。一方、この差分値が所定閾値Ｔｈ以上の値である場合には、比較器５は、ビット付加映像信号Ｓ２を選択させるべき選択信号Ｃ２をセレクタ６に供給する。
【００２６】
セレクタ６は、ビット付加映像信号Ｓ２及び平滑化映像信号Ｓ３の内から、上記選択信号Ｃ２によって示される方を択一的に選択し、これを量子化誤差の低減されたビット拡張映像信号Ｓ４として出力する。
【００２７】
すなわち、セレクタ６は、平滑化映像信号Ｓ３における画素データの値と、ビット付加映像信号Ｓ２における画素データの値との差が所定閾値Ｔｈより小なる場合には平滑化映像信号Ｓ３をビット拡張映像信号Ｓ４として出力する一方、両者の差が所定閾値Ｔｈ以上になる場合にはビット付加映像信号Ｓ２をビット拡張映像信号Ｓ４として出力する。すなわち、セレクタ６は、例えば図８（ａ）に示す如きビット付加映像信号Ｓ２中のエッジ部に関してはこれをそのまま図８（ｃ）に示す如くビット拡張映像信号Ｓ４として出力し、それ以外の部分に関してはビット付加映像信号Ｓ２を平滑化した図８（ｂ）に示す如き平滑化映像信号Ｓ３をビット拡張映像信号Ｓ４として出力するのである。
【００２８】
従って、解像度向上に大きく関与するエッジ部に対してはその鈍りが抑えられると共に、疑似輪郭部のような輝度レベル変化が微小な映像信号の区間に関してはこれを平滑化して疑似輪郭ノイズを低減させることが可能になる。
【図面の簡単な説明】
【００２９】
【図１】従来の映像信号処理装置の構成を示す図である。
【図２】本発明による映像信号処理装置の構成を示す図である。
【図３】二次元微分オペレータ法に従って映像信号からエッジ部を検出する際に用いる係数の一例を示す図である。
【図４】フィルタ４の内部構成の一例を示す図である。
【図５】フレームメモリ４１に記憶される各画素データの表示画面内での画素位置を示す図である。
【図６】映像信号中にエッジ部が存在する場合におけるフィルタ４の内部動作の一例を示す図である。
【図７】フィルタ４のフィルタリング処理による映像信号の平滑化を表す図である。
【図８】セレクタ４の動作例を示す図である。
【符号の説明】
【００３０】
２ ビット付加回路
３ エッジ検出回路
４ フィルタ
５ 比較器
６ セレクタ
【特許請求の範囲】
【請求項１】
量子化されたｎビットの入力映像信号からｍビット（ｍ＞ｎ）のビット拡張映像信号を生成する映像信号処理装置であって、
前記入力映像信号の最下位ビット側にビット数（ｍ−ｎ）のビット列を付加してビット付加映像信号を生成するビット付加手段と、
前記ビット付加映像信号に対して平滑化処理を施して平滑化映像信号を生成するフィルタと、
前記ビット付加映像信号と前記平滑化映像信号との差分値と、所定閾値との大小を比較する比較手段と、
前記ビット付加映像信号及び前記平滑化映像信号の内のいずれか一方を前記比較手段による比較結果に応じて選択しこれを前記ビット拡張映像信号として出力するセレクタと、を有することを特徴とする映像信号処理装置。
【請求項２】
前記ビット付加映像信号中において輝度レベルが変化するエッジ部を検出するエッジ検出手段を更に備え、
前記フィルタは、前記ビット付加映像信号中における前記エッジ部及びこのエッジ部周辺の値に対してはこれを前記エッジ部の直前又は直後の値に置換したもので前記平滑化処理を行うことを特徴とする請求項１記載の映像信号処理装置。
【請求項３】
前記セレクタは、前記差分値が前記所定閾値よりも大なる場合には前記ビット付加映像信号を前記ビット拡張映像信号として出力する一方、前記差分値が前記所定閾値よりも小なる場合には前記平滑化映像信号を前記ビット拡張映像信号として出力することを特徴とする請求項１記載の映像信号処理装置。
【請求項４】
前記ビット列内の全てのビットは論理レベル０であることを特徴とする請求項１記載の映像信号処理装置。
【請求項１】
量子化されたｎビットの入力映像信号からｍビット（ｍ＞ｎ）のビット拡張映像信号を生成する映像信号処理装置であって、
前記入力映像信号の最下位ビット側にビット数（ｍ−ｎ）のビット列を付加してビット付加映像信号を生成するビット付加手段と、
前記ビット付加映像信号に対して平滑化処理を施して平滑化映像信号を生成するフィルタと、
前記ビット付加映像信号と前記平滑化映像信号との差分値と、所定閾値との大小を比較する比較手段と、
前記ビット付加映像信号及び前記平滑化映像信号の内のいずれか一方を前記比較手段による比較結果に応じて選択しこれを前記ビット拡張映像信号として出力するセレクタと、を有することを特徴とする映像信号処理装置。
【請求項２】
前記ビット付加映像信号中において輝度レベルが変化するエッジ部を検出するエッジ検出手段を更に備え、
前記フィルタは、前記ビット付加映像信号中における前記エッジ部及びこのエッジ部周辺の値に対してはこれを前記エッジ部の直前又は直後の値に置換したもので前記平滑化処理を行うことを特徴とする請求項１記載の映像信号処理装置。
【請求項３】
前記セレクタは、前記差分値が前記所定閾値よりも大なる場合には前記ビット付加映像信号を前記ビット拡張映像信号として出力する一方、前記差分値が前記所定閾値よりも小なる場合には前記平滑化映像信号を前記ビット拡張映像信号として出力することを特徴とする請求項１記載の映像信号処理装置。
【請求項４】
前記ビット列内の全てのビットは論理レベル０であることを特徴とする請求項１記載の映像信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−５０３５８（Ｐ２００６−５０３５８Ａ）
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願番号】特願２００４−２３００６６（Ｐ２００４−２３００６６）
【出願日】平成１６年８月６日（２００４．８．６）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【出願人】（５０３２１３２９１）パイオニア・マイクロ・テクノロジー株式会社 (25)
【Ｆターム（参考）】
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願日】平成１６年８月６日（２００４．８．６）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【出願人】（５０３２１３２９１）パイオニア・マイクロ・テクノロジー株式会社 (25)
【Ｆターム（参考）】
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