時間−デジタル変換器及びＰＬＬ回路
【課題】本発明は、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＴＤＣを提供することを目的とする。
【解決手段】本発明は、直列に接続され入力端で発振器が出力する出力信号ＣＫＶを入力される複数の遅延素子２１と、複数の遅延素子２１が出力する複数の遅延クロック信号を、ＰＬＬ回路が入力される基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする複数のラッチ回路２２と、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、複数の遅延素子２１の遅延時間を調整する遅延時間調整回路３２と、を備えることを特徴とするＴＤＣ２である。
【解決手段】本発明は、直列に接続され入力端で発振器が出力する出力信号ＣＫＶを入力される複数の遅延素子２１と、複数の遅延素子２１が出力する複数の遅延クロック信号を、ＰＬＬ回路が入力される基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする複数のラッチ回路２２と、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、複数の遅延素子２１の遅延時間を調整する遅延時間調整回路３２と、を備えることを特徴とするＴＤＣ２である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号に基づいて所望の周波数の信号を出力するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路等に適用される時間−デジタル変換器に関する。
【背景技術】
【０００２】
無線通信回路の周波数シンセサイザやクロック生成回路においてＰＬＬ回路が用いられている。近年、低電源電圧での動作が可能であり、チップサイズを縮小できるオールデジタルＰＬＬ（ＡＤＰＬＬ）回路が研究されている（例えば、非特許文献１を参照。）。
【０００３】
ＡＤＰＬＬ回路は、入力される基準信号と発振器出力信号の間の位相差を計測して、分周数の整数部及び小数部に相当するデジタル値を生成し、生成したデジタル値で発振器出力信号の周波数を、発振器出力信号の周波数と基準信号の周波数の比が設定した分周数となるように制御する。ＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）は、分周数の小数部に相当するデジタル値を生成する。この動作について以下に説明する。
【０００４】
従来技術のＴＤＣの構成を図１に示す。ＴＤＣ２は、複数の遅延素子２１、複数のラッチ回路２２及びデジタルコード発生器２３から構成される。
【０００５】
複数の遅延素子２１は、直列に接続され入力端で発振器が出力する出力信号ＣＫＶを入力される。複数のラッチ回路２２は、複数の遅延素子２１が出力する複数の遅延クロック信号を、ＡＤＰＬＬ回路が入力される基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする。デジタルコード発生器２３は、複数のラッチ回路２２が出力する複数のラッチ出力信号をコーディングすることにより、基準信号ＦＲＥＦのエッジタイミングに対する出力信号ＣＫＶの相対的な時間の関係を示すデジタルコードＤｏｕｔを発生する。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】“ＡＬＬ−ＤＩＧＩＴＡＬ ＦＲＥＱＵＥＮＣＹ ＳＹＮＴＨＥＺＳＩＺＥＲ ｉｎ ＤＥＥＰ−ＳＵＢＭＩＣＲＯＮ ＣＭＯＳ” Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ／Ｐｏｒａｓ Ｔ．Ｂａｌｓａｒａ 著
【発明の概要】
【発明が解決しようとする課題】
【０００７】
小数分周の分解能つまり位相の分解能は、１個の遅延素子２１の遅延時間が出力信号ＣＫＶの１周期に何個含まれるかにより決定される。しかし、１個の遅延素子２１の遅延時間は、一定時間をとっている。よって、出力信号ＣＫＶの１周期が異なれば、使用する遅延素子２１の段数が異なり、小数分周の分解能つまり位相の分解能が異なる。
【０００８】
そこで、前記課題を解決するために、本発明は、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＴＤＣを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、複数の遅延素子全体の遅延時間が発振器が出力する出力信号の１周期と等しくなるように、発振器が出力する出力信号の１周期に応じて、１個の遅延素子各々の遅延時間を調整することとした。
【００１０】
本発明は、直列に接続され入力端でクロック信号を入力される複数の遅延素子と、前記複数の遅延素子が出力する複数の遅延クロック信号を、基準デジタル信号のエッジタイミングでそれぞれラッチする複数のラッチ回路と、前記複数のラッチ回路が出力する複数のラッチ出力信号をコーディングすることにより、前記基準デジタル信号のエッジタイミングに対する前記クロック信号の相対的な時間の関係を示すデジタルコードを発生するデジタルコード発生器と、直列接続された前記複数の遅延素子の入力端で入力される前記クロック信号と、直列接続された前記複数の遅延素子の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、前記複数の遅延素子の遅延時間を調整する遅延時間調整回路と、を備えることを特徴とする時間−デジタル変換器である。
【００１１】
この構成によれば、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しない時間−デジタル変換器を提供することができる。また、発振器が出力する出力信号及びＰＬＬ回路が入力される基準信号に代えて、それぞれ一般的なクロック信号及び一般的な基準デジタル信号を採用すれば、本発明の時間−デジタル変換器をＰＬＬ回路以外の回路構成にも適用することができる。
【００１２】
また、本発明は、前記遅延時間調整回路は、直列接続された前記複数の遅延素子の入力端で入力される前記クロック信号と、前記複数の遅延素子が出力する前記複数の遅延クロック信号のうちいずれかが、エッジタイミングを等しくするように、前記複数の遅延素子の遅延時間を調整することを特徴とする時間−デジタル変換器である。
【００１３】
この構成によれば、小数分周の計測つまり位相の計測に関わる遅延素子の個数を可変とすることにより、小数分周の分解能つまり位相の分解能を可変とすることができる。また、発振器が出力する出力信号及びＰＬＬ回路が入力される基準信号に代えて、それぞれ一般的なクロック信号及び一般的な基準デジタル信号を採用すれば、本発明の時間−デジタル変換器をＰＬＬ回路以外の回路構成にも適用することができる。
【００１４】
また、本発明は、基準信号と出力信号の間の位相差が０になるような前記出力信号を出力する発振器と、前記クロック信号として、前記出力信号を入力され、前記基準デジタル信号として、前記基準信号を入力される時間−デジタル変換器と、前記基準信号のエッジタイミングに対する前記出力信号の相対的な時間の関係を示すデジタルコードに基づいて、前記位相差を示す情報を出力する位相比較器と、を備えることを特徴とするＰＬＬ回路である。
【００１５】
この構成によれば、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＰＬＬ回路を提供することができる。
【発明の効果】
【００１６】
本発明は、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＴＤＣを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】従来技術のＴＤＣの構成を示す図である。
【図２】ＰＬＬ回路の構成を示す図である。
【図３】実施形態１のＴＤＣの構成を示す図である。
【図４】実施形態２のＴＤＣの構成を示す図である。
【発明を実施するための形態】
【００１８】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【００１９】
（ＰＬＬ回路の概要）
ＰＬＬ回路の構成を図２に示す。ＰＬＬ回路Ｐは、ＤＣＯ１、ＴＤＣ２、サンプラ３、基準位相アキュムレータ４、乗算器５、可変位相アキュムレータ６、サンプラ７、位相検出器８、ループフィルタ９及びゲイン正規化回路１０から構成される。
【００２０】
ＤＣＯ１は、バラクタ（可変容量ダイオード）配列を持ち、発振周波数を２進数コードで制御する。ＴＤＣ２は、ＤＣＯ１の出力信号ＣＫＶと基準信号ＦＲＥＦのパルスエッジの差を時間間隔として計測する。出力値は小数部分周に相当するデジタル値となる。
【００２１】
サンプラ３は、基準信号ＦＲＥＦの立上りエッジをＤＣＯ１の出力信号ＣＫＶの立上りエッジに同期させ、リタイミングされた基準信号ＣＫＲを出力する。基準信号ＣＫＲにより系全体が同期動作する。例えば、基準位相アキュムレータ４やサンプラ７は、基準信号ＣＫＲに基づいてデータ更新タイミングを同期させる。
【００２２】
基準位相アキュムレータ４は、分周データＦＣＷを基準信号ＣＫＲのタイミングで累積し、位相検出器８に出力する。乗算器５は、ＤＣＯ１におけるＤＣＯ分周周期とＴＤＣ２の出力の周期を調整するための正規化係数を乗じる。
【００２３】
可変位相アキュムレータ６は、ＤＣＯ１の出力信号ＣＫＶの立ち上がりエッジ毎に＋１カウントアップし、そのデジタル値を出力する。サンプラ７は、基準信号ＣＫＲの立ち上がりエッジで可変位相アキュムレータ６からの出力値を位相検出器８へ出力する。すなわち、基準信号ＣＫＲの周期にＤＣＯ１の出力信号ＣＫＶの周期が何パルスあるかを計測していることになる。これは整数分周に相当するデジタルデータとなる。
【００２４】
位相検出器８は、基準位相アキュムレータ４の出力値、乗算器５の出力値、サンプラ７の出力値を演算により比較し、位相誤差としてループフィルタ９へ出力する。ループフィルタ９の出力は、ゲイン正規化回路１０へ入力される。ゲイン正規化回路１０は、ループフィルタ９の出力を元に、発振周波数を制御する２進数コードをＤＣＯ１に出力する。
【００２５】
（実施形態１）
実施形態１のＴＤＣの構成を図３に示す。ＴＤＣ２は、複数の遅延素子２１、複数のラッチ回路２２、デジタルコード発生器２３、Ｄ−フリップフロップ回路２４、２５、ＮＡＮＤ回路２６、ＮＯＴ回路２７、２８、Ｄ−フリップフロップ回路２９、３０、遅れ／進み判定器３１及び遅延時間調整回路３２から構成される。
【００２６】
複数の遅延素子２１は、直列に接続され入力端でＤＣＯ１の出力信号ＣＫＶを入力される。複数のラッチ回路２２は、複数の遅延素子２１が出力する複数の遅延クロック信号を、基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする。デジタルコード発生器２３は、複数のラッチ回路２２が出力する複数のラッチ出力信号をコーディングすることにより、基準信号ＦＲＥＦのエッジタイミングに対するＤＣＯ１の出力信号ＣＫＶの相対的な時間の関係を示すデジタルコードＤｏｕｔを発生する。
【００２７】
遅延時間調整回路３２は、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、複数の遅延素子２１の遅延時間を調整する。つまり、遅延時間調整回路３２は、複数の遅延素子２１全体の遅延時間がＤＣＯ１が出力する出力信号ＣＫＶの１周期と等しくなるように、ＤＣＯ１が出力する出力信号ＣＫＶの１周期に応じて、１個の遅延素子２１各々の遅延時間を調整する。
【００２８】
遅れ／進み判定器３１は、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶのエッジタイミングと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号のエッジタイミングと、の比較結果を遅延時間調整回路３２に出力する。遅延時間調整回路３２は、当該比較結果に基づいて、上述の処理を実行する。
【００２９】
Ｄ−フリップフロップ回路２４は、Ｃ端子で、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶを入力し、Ｄ端子で、‘１’を入力し、Ｑ端子で、ラッチ結果を出力し、Ｒ端子で、後述のＮＡＮＤ回路２６の出力を入力する。なお、当該Ｒ端子はローアクティブである。
【００３０】
Ｄ−フリップフロップ回路２５は、Ｃ端子で、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号を入力し、Ｄ端子で、‘１’を入力し、Ｑ端子で、ラッチ結果を出力し、Ｒ端子で、後述のＮＡＮＤ回路２６の出力を入力する。なお、当該Ｒ端子はローアクティブである。
【００３１】
ＮＡＮＤ回路２６は、Ｄ−フリップフロップ回路２４、２５の出力を入力し、これらの出力の論理積をＤ−フリップフロップ回路２４、２５のＲ端子に出力する。
【００３２】
Ｄ−フリップフロップ回路２９は、Ｃ端子で、Ｄ−フリップフロップ回路２４の出力をＮＯＴ回路２７で反転させた信号を入力し、Ｄ端子で、Ｄ−フリップフロップ回路２５の出力を入力し、Ｑ端子で、ラッチ結果を遅れ／進み判定器３１に出力する。
【００３３】
Ｄ−フリップフロップ回路３０は、Ｃ端子で、Ｄ−フリップフロップ回路２５の出力をＮＯＴ回路２８で反転させた信号を入力し、Ｄ端子で、Ｄ−フリップフロップ回路２４の出力を入力し、Ｑ端子で、ラッチ結果を遅れ／進み判定器３１に出力する。
【００３４】
直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶのエッジタイミングと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号のエッジタイミングと、が等しくなるときを考える。Ｄ−フリップフロップ回路２４、２５の出力は、パルス信号となるが、Ｄ−フリップフロップ回路２９、３０の出力は、連続信号となる。遅れ／進み判定器３１は、エッジタイミングの比較結果を正しく得るためには、Ｄ−フリップフロップ回路２４、２５の出力を入力するより、Ｄ−フリップフロップ回路２９、３０の出力を入力するのが望ましい。
【００３５】
実施形態１では、ＤＣＯ１が出力する出力信号ＣＫＶの１周期に、小数分周の分解能つまり位相の分解能が依存しない、ＴＤＣ２を提供することができる。また、ＤＣＯ１が出力する出力信号ＣＫＶ及びＰＬＬ回路Ｐが入力される基準信号ＦＲＥＦに代えて、それぞれ一般的なクロック信号及び一般的な基準デジタル信号を採用すれば、ＴＤＣ２をＰＬＬ回路Ｐ以外の回路構成にも適用することができる。
【００３６】
（実施形態２）
実施形態２のＴＤＣの構成を図４に示す。ＴＤＣ２は、複数の遅延素子２１、複数のラッチ回路２２、デジタルコード発生器２３、Ｄ−フリップフロップ回路２４、２５、ＮＡＮＤ回路２６、ＮＯＴ回路２７、２８、Ｄ−フリップフロップ回路２９、３０、遅れ／進み判定器３１、遅延時間調整回路３２及びセレクタ３３から構成される。
【００３７】
遅延時間調整回路３２は、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶと、複数の遅延素子２１が出力する複数の遅延クロック信号のうちいずれかが、エッジタイミングを等しくするように、複数の遅延素子２１の遅延時間を調整する。そのためには、セレクタ３３は、複数の遅延素子２１の出力のうちいずれかの遅延素子２１の出力を選択し、選択した遅延素子２１の出力をＤ−フリップフロップ回路２５のＣ端子に出力する。他の構成及び処理は、実施形態１、２で同様である。
【００３８】
実施形態２では、小数分周の計測つまり位相の計測に関わる遅延素子２１の個数を可変とすることにより、小数分周の分解能つまり位相の分解能を可変とすることができる。また、ＤＣＯ１が出力する出力信号ＣＫＶ及びＰＬＬ回路Ｐが入力される基準信号ＦＲＥＦに代えて、それぞれ一般的なクロック信号及び一般的な基準デジタル信号を採用すれば、ＴＤＣ２をＰＬＬ回路Ｐ以外の回路構成にも適用することができる。
【００３９】
実施形態１および実施形態２において、Ｄ−フリップフロップ回路２４および２５のＲ端子はローアクティブとしたが、ＮＡＮＤ回路２６をＡＮＤ回路に置き換えれば、当該Ｒ端子がハイアクティブであるＤ−フリップフロップ回路を使用しても良い。
【産業上の利用可能性】
【００４０】
本発明に係るＴＤＣは、ＰＬＬ回路に適用でき、ＤＣＯが出力する出力信号ＣＫＶ及びＰＬＬ回路が入力される基準信号ＦＲＥＦに代えて、それぞれ一般的なクロック信号及び一般的な基準デジタル信号を採用すれば、ＰＬＬ回路以外の回路構成にも適用できる。
【符号の説明】
【００４１】
Ｐ：ＰＬＬ回路
１：ＤＣＯ
２：ＴＤＣ
３：サンプラ
４：基準位相アキュムレータ
５：乗算器
６：可変位相アキュムレータ
７：サンプラ
８：位相検出器
９：ループフィルタ
１０：ゲイン正規化回路
２１：遅延素子
２２：ラッチ回路
２３：デジタルコード発生器
２４、２５：Ｄ−フリップフロップ回路
２６：ＮＡＮＤ回路
２７、２８：ＮＯＴ回路
２９、３０：Ｄ−フリップフロップ回路
３１：遅れ／進み判定器
３２：遅延時間調整回路
３３：セレクタ
【技術分野】
【０００１】
本発明は、基準信号に基づいて所望の周波数の信号を出力するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路等に適用される時間−デジタル変換器に関する。
【背景技術】
【０００２】
無線通信回路の周波数シンセサイザやクロック生成回路においてＰＬＬ回路が用いられている。近年、低電源電圧での動作が可能であり、チップサイズを縮小できるオールデジタルＰＬＬ（ＡＤＰＬＬ）回路が研究されている（例えば、非特許文献１を参照。）。
【０００３】
ＡＤＰＬＬ回路は、入力される基準信号と発振器出力信号の間の位相差を計測して、分周数の整数部及び小数部に相当するデジタル値を生成し、生成したデジタル値で発振器出力信号の周波数を、発振器出力信号の周波数と基準信号の周波数の比が設定した分周数となるように制御する。ＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）は、分周数の小数部に相当するデジタル値を生成する。この動作について以下に説明する。
【０００４】
従来技術のＴＤＣの構成を図１に示す。ＴＤＣ２は、複数の遅延素子２１、複数のラッチ回路２２及びデジタルコード発生器２３から構成される。
【０００５】
複数の遅延素子２１は、直列に接続され入力端で発振器が出力する出力信号ＣＫＶを入力される。複数のラッチ回路２２は、複数の遅延素子２１が出力する複数の遅延クロック信号を、ＡＤＰＬＬ回路が入力される基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする。デジタルコード発生器２３は、複数のラッチ回路２２が出力する複数のラッチ出力信号をコーディングすることにより、基準信号ＦＲＥＦのエッジタイミングに対する出力信号ＣＫＶの相対的な時間の関係を示すデジタルコードＤｏｕｔを発生する。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】“ＡＬＬ−ＤＩＧＩＴＡＬ ＦＲＥＱＵＥＮＣＹ ＳＹＮＴＨＥＺＳＩＺＥＲ ｉｎ ＤＥＥＰ−ＳＵＢＭＩＣＲＯＮ ＣＭＯＳ” Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ／Ｐｏｒａｓ Ｔ．Ｂａｌｓａｒａ 著
【発明の概要】
【発明が解決しようとする課題】
【０００７】
小数分周の分解能つまり位相の分解能は、１個の遅延素子２１の遅延時間が出力信号ＣＫＶの１周期に何個含まれるかにより決定される。しかし、１個の遅延素子２１の遅延時間は、一定時間をとっている。よって、出力信号ＣＫＶの１周期が異なれば、使用する遅延素子２１の段数が異なり、小数分周の分解能つまり位相の分解能が異なる。
【０００８】
そこで、前記課題を解決するために、本発明は、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＴＤＣを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、複数の遅延素子全体の遅延時間が発振器が出力する出力信号の１周期と等しくなるように、発振器が出力する出力信号の１周期に応じて、１個の遅延素子各々の遅延時間を調整することとした。
【００１０】
本発明は、直列に接続され入力端でクロック信号を入力される複数の遅延素子と、前記複数の遅延素子が出力する複数の遅延クロック信号を、基準デジタル信号のエッジタイミングでそれぞれラッチする複数のラッチ回路と、前記複数のラッチ回路が出力する複数のラッチ出力信号をコーディングすることにより、前記基準デジタル信号のエッジタイミングに対する前記クロック信号の相対的な時間の関係を示すデジタルコードを発生するデジタルコード発生器と、直列接続された前記複数の遅延素子の入力端で入力される前記クロック信号と、直列接続された前記複数の遅延素子の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、前記複数の遅延素子の遅延時間を調整する遅延時間調整回路と、を備えることを特徴とする時間−デジタル変換器である。
【００１１】
この構成によれば、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しない時間−デジタル変換器を提供することができる。また、発振器が出力する出力信号及びＰＬＬ回路が入力される基準信号に代えて、それぞれ一般的なクロック信号及び一般的な基準デジタル信号を採用すれば、本発明の時間−デジタル変換器をＰＬＬ回路以外の回路構成にも適用することができる。
【００１２】
また、本発明は、前記遅延時間調整回路は、直列接続された前記複数の遅延素子の入力端で入力される前記クロック信号と、前記複数の遅延素子が出力する前記複数の遅延クロック信号のうちいずれかが、エッジタイミングを等しくするように、前記複数の遅延素子の遅延時間を調整することを特徴とする時間−デジタル変換器である。
【００１３】
この構成によれば、小数分周の計測つまり位相の計測に関わる遅延素子の個数を可変とすることにより、小数分周の分解能つまり位相の分解能を可変とすることができる。また、発振器が出力する出力信号及びＰＬＬ回路が入力される基準信号に代えて、それぞれ一般的なクロック信号及び一般的な基準デジタル信号を採用すれば、本発明の時間−デジタル変換器をＰＬＬ回路以外の回路構成にも適用することができる。
【００１４】
また、本発明は、基準信号と出力信号の間の位相差が０になるような前記出力信号を出力する発振器と、前記クロック信号として、前記出力信号を入力され、前記基準デジタル信号として、前記基準信号を入力される時間−デジタル変換器と、前記基準信号のエッジタイミングに対する前記出力信号の相対的な時間の関係を示すデジタルコードに基づいて、前記位相差を示す情報を出力する位相比較器と、を備えることを特徴とするＰＬＬ回路である。
【００１５】
この構成によれば、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＰＬＬ回路を提供することができる。
【発明の効果】
【００１６】
本発明は、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＴＤＣを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】従来技術のＴＤＣの構成を示す図である。
【図２】ＰＬＬ回路の構成を示す図である。
【図３】実施形態１のＴＤＣの構成を示す図である。
【図４】実施形態２のＴＤＣの構成を示す図である。
【発明を実施するための形態】
【００１８】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【００１９】
（ＰＬＬ回路の概要）
ＰＬＬ回路の構成を図２に示す。ＰＬＬ回路Ｐは、ＤＣＯ１、ＴＤＣ２、サンプラ３、基準位相アキュムレータ４、乗算器５、可変位相アキュムレータ６、サンプラ７、位相検出器８、ループフィルタ９及びゲイン正規化回路１０から構成される。
【００２０】
ＤＣＯ１は、バラクタ（可変容量ダイオード）配列を持ち、発振周波数を２進数コードで制御する。ＴＤＣ２は、ＤＣＯ１の出力信号ＣＫＶと基準信号ＦＲＥＦのパルスエッジの差を時間間隔として計測する。出力値は小数部分周に相当するデジタル値となる。
【００２１】
サンプラ３は、基準信号ＦＲＥＦの立上りエッジをＤＣＯ１の出力信号ＣＫＶの立上りエッジに同期させ、リタイミングされた基準信号ＣＫＲを出力する。基準信号ＣＫＲにより系全体が同期動作する。例えば、基準位相アキュムレータ４やサンプラ７は、基準信号ＣＫＲに基づいてデータ更新タイミングを同期させる。
【００２２】
基準位相アキュムレータ４は、分周データＦＣＷを基準信号ＣＫＲのタイミングで累積し、位相検出器８に出力する。乗算器５は、ＤＣＯ１におけるＤＣＯ分周周期とＴＤＣ２の出力の周期を調整するための正規化係数を乗じる。
【００２３】
可変位相アキュムレータ６は、ＤＣＯ１の出力信号ＣＫＶの立ち上がりエッジ毎に＋１カウントアップし、そのデジタル値を出力する。サンプラ７は、基準信号ＣＫＲの立ち上がりエッジで可変位相アキュムレータ６からの出力値を位相検出器８へ出力する。すなわち、基準信号ＣＫＲの周期にＤＣＯ１の出力信号ＣＫＶの周期が何パルスあるかを計測していることになる。これは整数分周に相当するデジタルデータとなる。
【００２４】
位相検出器８は、基準位相アキュムレータ４の出力値、乗算器５の出力値、サンプラ７の出力値を演算により比較し、位相誤差としてループフィルタ９へ出力する。ループフィルタ９の出力は、ゲイン正規化回路１０へ入力される。ゲイン正規化回路１０は、ループフィルタ９の出力を元に、発振周波数を制御する２進数コードをＤＣＯ１に出力する。
【００２５】
（実施形態１）
実施形態１のＴＤＣの構成を図３に示す。ＴＤＣ２は、複数の遅延素子２１、複数のラッチ回路２２、デジタルコード発生器２３、Ｄ−フリップフロップ回路２４、２５、ＮＡＮＤ回路２６、ＮＯＴ回路２７、２８、Ｄ−フリップフロップ回路２９、３０、遅れ／進み判定器３１及び遅延時間調整回路３２から構成される。
【００２６】
複数の遅延素子２１は、直列に接続され入力端でＤＣＯ１の出力信号ＣＫＶを入力される。複数のラッチ回路２２は、複数の遅延素子２１が出力する複数の遅延クロック信号を、基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする。デジタルコード発生器２３は、複数のラッチ回路２２が出力する複数のラッチ出力信号をコーディングすることにより、基準信号ＦＲＥＦのエッジタイミングに対するＤＣＯ１の出力信号ＣＫＶの相対的な時間の関係を示すデジタルコードＤｏｕｔを発生する。
【００２７】
遅延時間調整回路３２は、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、複数の遅延素子２１の遅延時間を調整する。つまり、遅延時間調整回路３２は、複数の遅延素子２１全体の遅延時間がＤＣＯ１が出力する出力信号ＣＫＶの１周期と等しくなるように、ＤＣＯ１が出力する出力信号ＣＫＶの１周期に応じて、１個の遅延素子２１各々の遅延時間を調整する。
【００２８】
遅れ／進み判定器３１は、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶのエッジタイミングと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号のエッジタイミングと、の比較結果を遅延時間調整回路３２に出力する。遅延時間調整回路３２は、当該比較結果に基づいて、上述の処理を実行する。
【００２９】
Ｄ−フリップフロップ回路２４は、Ｃ端子で、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶを入力し、Ｄ端子で、‘１’を入力し、Ｑ端子で、ラッチ結果を出力し、Ｒ端子で、後述のＮＡＮＤ回路２６の出力を入力する。なお、当該Ｒ端子はローアクティブである。
【００３０】
Ｄ−フリップフロップ回路２５は、Ｃ端子で、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号を入力し、Ｄ端子で、‘１’を入力し、Ｑ端子で、ラッチ結果を出力し、Ｒ端子で、後述のＮＡＮＤ回路２６の出力を入力する。なお、当該Ｒ端子はローアクティブである。
【００３１】
ＮＡＮＤ回路２６は、Ｄ−フリップフロップ回路２４、２５の出力を入力し、これらの出力の論理積をＤ−フリップフロップ回路２４、２５のＲ端子に出力する。
【００３２】
Ｄ−フリップフロップ回路２９は、Ｃ端子で、Ｄ−フリップフロップ回路２４の出力をＮＯＴ回路２７で反転させた信号を入力し、Ｄ端子で、Ｄ−フリップフロップ回路２５の出力を入力し、Ｑ端子で、ラッチ結果を遅れ／進み判定器３１に出力する。
【００３３】
Ｄ−フリップフロップ回路３０は、Ｃ端子で、Ｄ−フリップフロップ回路２５の出力をＮＯＴ回路２８で反転させた信号を入力し、Ｄ端子で、Ｄ−フリップフロップ回路２４の出力を入力し、Ｑ端子で、ラッチ結果を遅れ／進み判定器３１に出力する。
【００３４】
直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶのエッジタイミングと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号のエッジタイミングと、が等しくなるときを考える。Ｄ−フリップフロップ回路２４、２５の出力は、パルス信号となるが、Ｄ−フリップフロップ回路２９、３０の出力は、連続信号となる。遅れ／進み判定器３１は、エッジタイミングの比較結果を正しく得るためには、Ｄ−フリップフロップ回路２４、２５の出力を入力するより、Ｄ−フリップフロップ回路２９、３０の出力を入力するのが望ましい。
【００３５】
実施形態１では、ＤＣＯ１が出力する出力信号ＣＫＶの１周期に、小数分周の分解能つまり位相の分解能が依存しない、ＴＤＣ２を提供することができる。また、ＤＣＯ１が出力する出力信号ＣＫＶ及びＰＬＬ回路Ｐが入力される基準信号ＦＲＥＦに代えて、それぞれ一般的なクロック信号及び一般的な基準デジタル信号を採用すれば、ＴＤＣ２をＰＬＬ回路Ｐ以外の回路構成にも適用することができる。
【００３６】
（実施形態２）
実施形態２のＴＤＣの構成を図４に示す。ＴＤＣ２は、複数の遅延素子２１、複数のラッチ回路２２、デジタルコード発生器２３、Ｄ−フリップフロップ回路２４、２５、ＮＡＮＤ回路２６、ＮＯＴ回路２７、２８、Ｄ−フリップフロップ回路２９、３０、遅れ／進み判定器３１、遅延時間調整回路３２及びセレクタ３３から構成される。
【００３７】
遅延時間調整回路３２は、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶと、複数の遅延素子２１が出力する複数の遅延クロック信号のうちいずれかが、エッジタイミングを等しくするように、複数の遅延素子２１の遅延時間を調整する。そのためには、セレクタ３３は、複数の遅延素子２１の出力のうちいずれかの遅延素子２１の出力を選択し、選択した遅延素子２１の出力をＤ−フリップフロップ回路２５のＣ端子に出力する。他の構成及び処理は、実施形態１、２で同様である。
【００３８】
実施形態２では、小数分周の計測つまり位相の計測に関わる遅延素子２１の個数を可変とすることにより、小数分周の分解能つまり位相の分解能を可変とすることができる。また、ＤＣＯ１が出力する出力信号ＣＫＶ及びＰＬＬ回路Ｐが入力される基準信号ＦＲＥＦに代えて、それぞれ一般的なクロック信号及び一般的な基準デジタル信号を採用すれば、ＴＤＣ２をＰＬＬ回路Ｐ以外の回路構成にも適用することができる。
【００３９】
実施形態１および実施形態２において、Ｄ−フリップフロップ回路２４および２５のＲ端子はローアクティブとしたが、ＮＡＮＤ回路２６をＡＮＤ回路に置き換えれば、当該Ｒ端子がハイアクティブであるＤ−フリップフロップ回路を使用しても良い。
【産業上の利用可能性】
【００４０】
本発明に係るＴＤＣは、ＰＬＬ回路に適用でき、ＤＣＯが出力する出力信号ＣＫＶ及びＰＬＬ回路が入力される基準信号ＦＲＥＦに代えて、それぞれ一般的なクロック信号及び一般的な基準デジタル信号を採用すれば、ＰＬＬ回路以外の回路構成にも適用できる。
【符号の説明】
【００４１】
Ｐ：ＰＬＬ回路
１：ＤＣＯ
２：ＴＤＣ
３：サンプラ
４：基準位相アキュムレータ
５：乗算器
６：可変位相アキュムレータ
７：サンプラ
８：位相検出器
９：ループフィルタ
１０：ゲイン正規化回路
２１：遅延素子
２２：ラッチ回路
２３：デジタルコード発生器
２４、２５：Ｄ−フリップフロップ回路
２６：ＮＡＮＤ回路
２７、２８：ＮＯＴ回路
２９、３０：Ｄ−フリップフロップ回路
３１：遅れ／進み判定器
３２：遅延時間調整回路
３３：セレクタ
【特許請求の範囲】
【請求項１】
直列に接続され入力端でクロック信号を入力される複数の遅延素子と、
前記複数の遅延素子が出力する複数の遅延クロック信号を、基準デジタル信号のエッジタイミングでそれぞれラッチする複数のラッチ回路と、
前記複数のラッチ回路が出力する複数のラッチ出力信号をコーディングすることにより、前記基準デジタル信号のエッジタイミングに対する前記クロック信号の相対的な時間の関係を示すデジタルコードを発生するデジタルコード発生器と、
直列接続された前記複数の遅延素子の入力端で入力される前記クロック信号と、直列接続された前記複数の遅延素子の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、前記複数の遅延素子の遅延時間を調整する遅延時間調整回路と、
を備えることを特徴とする時間−デジタル変換器。
【請求項２】
前記遅延時間調整回路は、直列接続された前記複数の遅延素子の入力端で入力される前記クロック信号と、前記複数の遅延素子が出力する前記複数の遅延クロック信号のうちいずれかが、エッジタイミングを等しくするように、前記複数の遅延素子の遅延時間を調整することを特徴とする、請求項１に記載の時間−デジタル変換器。
【請求項３】
基準信号と出力信号の間の位相差が０になるような前記出力信号を出力する発振器と、
前記クロック信号として、前記出力信号を入力され、前記基準デジタル信号として、前記基準信号を入力される、請求項１又は２に記載の時間−デジタル変換器と、
前記基準信号のエッジタイミングに対する前記出力信号の相対的な時間の関係を示すデジタルコードに基づいて、前記位相差を示す情報を出力する位相比較器と、
を備えることを特徴とするＰＬＬ回路。
【請求項１】
直列に接続され入力端でクロック信号を入力される複数の遅延素子と、
前記複数の遅延素子が出力する複数の遅延クロック信号を、基準デジタル信号のエッジタイミングでそれぞれラッチする複数のラッチ回路と、
前記複数のラッチ回路が出力する複数のラッチ出力信号をコーディングすることにより、前記基準デジタル信号のエッジタイミングに対する前記クロック信号の相対的な時間の関係を示すデジタルコードを発生するデジタルコード発生器と、
直列接続された前記複数の遅延素子の入力端で入力される前記クロック信号と、直列接続された前記複数の遅延素子の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、前記複数の遅延素子の遅延時間を調整する遅延時間調整回路と、
を備えることを特徴とする時間−デジタル変換器。
【請求項２】
前記遅延時間調整回路は、直列接続された前記複数の遅延素子の入力端で入力される前記クロック信号と、前記複数の遅延素子が出力する前記複数の遅延クロック信号のうちいずれかが、エッジタイミングを等しくするように、前記複数の遅延素子の遅延時間を調整することを特徴とする、請求項１に記載の時間−デジタル変換器。
【請求項３】
基準信号と出力信号の間の位相差が０になるような前記出力信号を出力する発振器と、
前記クロック信号として、前記出力信号を入力され、前記基準デジタル信号として、前記基準信号を入力される、請求項１又は２に記載の時間−デジタル変換器と、
前記基準信号のエッジタイミングに対する前記出力信号の相対的な時間の関係を示すデジタルコードに基づいて、前記位相差を示す情報を出力する位相比較器と、
を備えることを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−７７８６９（Ｐ２０１３−７７８６９Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１４８５７（Ｐ２０１１−２１４８５７）
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
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