説明

有機EL画素回路

【課題】画素回路の制御ラインやトランジスタとの接続ライン配線による開口率の減少を抑制する。
【解決手段】容量セットラインCSを画素の上端部に配置し、発光セットラインESを画素の下端部に配置し、ゲートラインGLを両者の真ん中に配置する。ゲートラインGLと容量セットラインCSの間には、選択トランジスタT1、電位制御トランジスタT2および容量Csを配置し、ゲートラインGLと発光セットラインESの間には短絡トランジスタT3、駆動トランジスタT4および駆動制御トランジスタT5を配置する。このような配置によって、配線の引き回しおよびコンタクトの効率的な配置ができ、開口率を比較的高くできる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、有機EL素子などの発光素子を含む画素回路、特にそのレイアウトに関する。
【背景技術】
【0002】
従来より、有機EL素子を用いた有機ELパネルが知られており、その開発が進んでいる。この有機ELパネルにおいては、有機EL素子をマトリクス状に配置し、この有機EL素子の発光を個別に制御することで、表示を行う。特に、アクティブマトリクスタイプの有機ELパネルでは、画素毎に表示制御用のTFTを有し、このTFTの動作制御により画素毎の発光を制御できるため、非常に高精度の表示を行うことができる。
【0003】
図12に、アクティブマトリクスタイプの有機ELパネルにおける画素回路の一例を示す。画素の輝度を示すデータ電圧が供給されるデータラインDLは、ゲートがゲートラインGLに接続されたnチャネルの選択TFT10を介し、駆動TFT12のゲートに接続されている。また、駆動TFT12のゲートには、他端が容量ラインSCに接続された保持容量14の一端が接続され、駆動TFT12のゲート電圧を保持する。
【0004】
駆動TFT12のソースは、EL電源ラインに接続され、ドレインは有機EL素子16のアノードに接続され、有機EL素子16のカソードがカソード電源に接続されている。
【0005】
このような画素回路がマトリクス状に配置されており、所定のタイミングで、水平ライン毎に設けられたゲートラインがHとなり、その行の選択TFT10がオン状態になる。この状態で、データラインには、順次データ電圧が供給されるため、そのデータ電圧は保持容量14に供給保持され、ゲートラインがLとなってもその時の電圧を保持する。
【0006】
そして、この保持容量14に保持された電圧に応じて、駆動TFT12が動作して対応する駆動電流がEL電源からの有機EL素子16を介し、カソード電源に流れ、有機EL素子16がデータ電圧に応じて発光する。
【0007】
そして、ゲートラインを順次Hとして、入力されてくるビデオ信号を対応する画素にデータ電圧として順次供給することで、マトリクス状に配置された、有機EL素子16がデータ電圧に応じて発光し、ビデオ信号についての表示が行われる。
【0008】
ここで、このような画素回路において、マトリクス状に配置された画素回路の駆動TFTのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するTFTについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。
【0009】
そこで、TFTのしきい値の変動への影響を防止するための回路について、例えば、下記特許文献1、2などの提案がある。
【特許文献1】特表2002−514320号公報
【特許文献2】特開2005−128521号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかし、これら提案では、各画素回路の制御のための制御線が2以上必要になる。すなわち、上述の図5の回路では、垂直方向に伸びるデータライン、電源ラインの他の制御ラインとしてゲートラインのみでよいが、特許文献1,2では、ゲートラインの他に、少なくとも2本の制御ラインを必要とする。
【0011】
従って、この制御ラインのみならず、この制御ラインとトランジスタとの接続ラインなどが増え、開口率が減少してしまうという問題がある。
【0012】
そこで、配線等を効率的に配置して開口率を比較的高く維持することが望まれる。
【課題を解決するための手段】
【0013】
本発明は、画素をマトリクス状に配置した表示装置であって、各画素は、ゲートラインからの選択信号によってオンオフされ、データラインに一端が接続されてデータラインからのデータ信号の受け入れを制御する選択トランジスタと、 一端が電源ラインに接続され、選択トランジスタを介し受け入れられたデータ信号に応じた電圧がゲートに印加されることによって、データ信号に応じて前記電源ラインからの電流を流す駆動トランジスタと、この駆動トランジスタの他端側に接続され、この駆動トランジスタに流れる電流に応じて発光する発光素子と、データ信号に応じた電圧が駆動トランジスタのゲートに印加される経路上に一端が接続され、一行の画素に対して共通して設けられるラインからの信号によってオンオフされる電位制御トランジスタと、ゲートラインからの信号によってオンオフされ、駆動トランジスタのゲートと駆動トランジスタの他端との間を短絡する短絡トランジスタと、駆動トランジスタの他端と発光素子の間に配置され、一行の画素に対して共通して設けられるラインからの信号によってオンオフされる駆動制御トランジスタと、を含み、短絡トランジスタと駆動制御トランジスタは、該トランジスタを形成する半導体層によって互いに接続されることを特徴とする。
【0014】
特に、半導体層は、電源ラインとデータラインの間の空間における厚み方向下側に形成されることが好適である。
【0015】
また、駆動トランジスタのゲートは容量に接続され、この容量を、前記駆動トランジスタを形成する半導体層と前記駆動トランジスタのゲート電極と同一の層とが対向することによって形成することも好適であり、さらにこの容量を電源ラインと同一の層に重畳して形成されることでも効果が発揮される。
【0016】
さらに、選択トランジスタおよび短絡トランジスタを構成する半導体層を共にゲートラインに平行に延びるように形成することも好ましい。
【発明の効果】
【0017】
このように、本発明によれば、ゲートラインに平行に配置されるゲートライン以外の2本の制御ラインをゲートラインを挟んで配置した。これによって、配線を効率的に配置することができ、開口率を比較的大きくできる。特に、電源ラインとのコンタクトを画素電極の存在しないゲートラインと制御ラインの間の空間に少なくとも1つ配置することで、開口率の減少を抑制することができる。
【発明を実施するための最良の形態】
【0018】
以下、本発明の実施形態について、図面に基づいて説明する。
【0019】
図1は、実施形態に係る画素回路の構成を示している。データラインDLは、垂直方向に伸び、画素の表示輝度についてのデータ信号(データ電圧Vsig)を画素回路に供給する。データラインDLは、1列の画素に対し1本設けられており、垂直方向の画素に対し、その画素のデータ電圧Vsigを順次供給する。
【0020】
このデータラインDLには、nチャネルの選択トランジスタT1のドレインが接続されており、この選択トランジスタT1のソースは、容量Csの一端に接続されている。選択トランジスタT1のゲートは、水平方向に伸びるゲートラインGLに接続されている。
【0021】
また、1行の画素に対し容量セットラインCSが設けられ、この容量セットラインCSには、pチャンネルの電位制御トランジスタT2のゲートが接続されている。この容量セットラインCSは、ゲートラインGLがHレベルになる少し前にLレベルとなり、ゲートラインGLがLレベルに戻った後にLレベルに戻る。従って、選択トランジスタT1がオンの時に電位制御トランジスタT2がオフ、選択トランジスタT1がオフの時に電位制御トランジスタT2がオンとなる。電位制御トランジスタT2のソースは電源ラインPVddに接続され、ドレインは容量Csと選択トランジスタT1のソースに接続されている。なお、電源ラインPVddも垂直方向に伸びており、垂直方向の各画素に電源電圧PVddを供給する。
【0022】
容量Csの他端は、pチャンネルの駆動トランジスタT4のゲートに接続されている。駆動トランジスタT4のソースは電源ラインPVddに接続され、ドレインはnチャネルの駆動制御トランジスタT5のドレインに接続されている。駆動制御トランジスタT5のソースは、有機EL素子ELのアノードに接続されており、ゲートは、水平方向に伸びる発光セットラインESに接続されている。また、有機EL素子ELのカソードは、低電圧のカソード電源CVに接続されている。
【0023】
さらに、駆動トランジスタT4のゲートには、nチャネルの短絡トランジスタT3のドレインが接続されており、この短絡トランジスタT3のソースは、駆動トランジスタT4のドレインに、またゲートはゲートラインGLに接続されている。
【0024】
このように、本実施形態では、垂直方向にデータラインDLと、電源ラインPVddの2本のラインが配置され、水平方向にはゲートラインGLの他に、容量セットラインCSと発光セットラインESの2本の制御ラインが配置されている。
【0025】
次に、この画素回路の動作について、説明する。
【0026】
図2に示すように、この画素回路は、ゲートラインGL、容量セットラインCS、発光セットラインESの状態(Hレベル,Lレベル)に応じて、(i)ディスチャージ(GL=Hレベル,CS=Lレベル,ES=Hレベル)、(ii)リセット(GL=Hレベル,CS=Lレベル,ES=Lレベル)、(iii)電位固定(GL=Lレベル,CS=Hレベル,ES=Lレベル)、(iv)発光(GL=Lレベル,CS=Hレベル,ES=Hレベル)の4つの状態があり、これを繰り返す。すなわち、データラインDLのデータを有効にした状態で、(i)ディスチャージを行い、その後(ii)リセットによって、容量Csの充電電圧を決定し、(iii)においてゲート電圧Vgを固定し、(v)固定されたゲート電圧に応じた駆動電流で有機EL素子ELが発光する。なお、容量セットラインCSは、上述のようにゲートラインGLがHレベルの時にLレベル、ゲートラインGLがLレベルの時にHレベルであるが、ゲートラインGLがHレベルになる前にLレベルになり、ゲートラインGLのLレベルに戻ってからHレベルになることによって、選択トランジスタT1と、電位制御トランジスタT2が同時にオンすることを防止している。
【0027】
また、データラインDLにおけるデータは、図に示すように、(i)ディスチャージ工程の前に有効になり、(iii)固定工程の後に無効になる。従って、(i)ディスチャージ工程から(iii)固定工程まではデータラインに有効なデータがセットされている。
【0028】
以下、それぞれの状態について、説明する。なお、図3〜6においてオフのトランジスタについてには、破線で示してある。
(i)ディスチャージ(GL=Hレベル,CS=Lレベル,ES=Hレベル)
まず、データラインDLにデータ電圧Vsigが供給されている状態で、ゲートラインGL、発光セットラインESの両方をHレベル(高レベル)、容量セットラインCSをLレベルにする。これによって、選択トランジスタT1、駆動制御トランジスタT5、短絡トランジスタT3がオン、電位制御トランジスタT2がオフとなる。従って、図3に示すように、容量Csの選択トランジスタT1側の電圧Vn=Vsigという状態で、電源ラインPVddからの電流が駆動トランジスタT4、駆動制御トランジスタT5、有機EL素子ELを介しカソード電源CVに流れ、これによって駆動トランジスタT4のゲートに保持されていた電荷が引き抜かれる。これによって、駆動トランジスタT4のゲート電圧Vgは、所定の低電圧になる。
(ii)リセット(GL=Hレベル,CS=Lレベル,ES=Lレベル)
上述のディスチャージの状態から発光セットラインESをLレベル(ローレベル)に変更する。これによって、図4に示すように、駆動制御トランジスタT5がオフとなり、駆動トランジスタT4のゲート電圧Vg=Vg0=PVdd−|Vtp|にリセットされる。ここで、このVtpは、駆動トランジスタT4のしきい値電圧である。すなわち、駆動トランジスタT4はソースが電源PVddに接続されている状態で、短絡トランジスタT3によって、ゲートドレイン間が短絡されているため、そのゲート電圧が、電源PVddより駆動トランジスタT4のしきい値電圧|Vtp|だけ低い電圧にセットされてオフされる。このとき容量Csの選択トランジスタT1側の電位Vn=Vsigであり、容量Csには|Vsig−(PVdd−|Vtp|)|の電圧が充電される。
(iii)電位固定(GL=Lレベル,CS=Hレベル,ES=Lレベル)
次に、ゲートラインGLをLレベルとして、選択トランジスタT1、短絡トランジスタT3をオフし、その後容量セットラインCSをHレベルとして電位制御トランジスタT2をオンする。これによって、図5に示すように、駆動トランジスタT4のゲートは、ドレインから切り離される。そして、電位制御トランジスタT2がオンすることで、Vn=PVddとなる。従って、駆動トランジスタT4のゲート電位Vgは、Vnの変化に応じてシフトする。なお、駆動トランジスタT4のゲートとソースの間には、寄生容量Cpが存在するため、ゲート電位VgはこのCpの影響を受ける。
(iv)発光(GL=Lレベル,CS=Hレベル,ES=Hレベル)
次に、発光セットラインESをHレベルにすることによって、図6に示すように、駆動制御トランジスタT5がオンし、これによって駆動トランジスタT4からの駆動電流が有機EL素子ELに流れる。このときの駆動電流は、駆動トランジスタT4のゲート電圧によって決定される、駆動トランジスタT4のドレイン電流となるが、このドレイン電流は駆動トランジスタT4のしきい値電圧Vtpとは、関係ないものとなり、しきい値電圧の変動に伴う発光量の変動を抑えることができる。
【0029】
これについて図7に基づいて説明する。
【0030】
上述のように、(ii)リセット後は、図において、○で示したように、Vn(=Vsig)は、Vsig(max)〜Vsig(min)の間の値であり、VgはPVddから駆動トランジスタT4のしきい値電圧Vtpだけ減じた電圧Vg0となる。すなわち、Vg=Vg0=PVdd+Vtp (Vtp<0)、Vn=Vsigである。
【0031】
そして、(iii)の電位固定に入ると、Vnは、VsigからPVddまで変化するので、その変化量ΔVgは、Cs、Cpの容量を考慮して、ΔVg=Cs(PVdd−Vsig)/(Cs+Cp)と表せる。
【0032】
よって、Vn,Vgは、図において●で示したように、Vn=PVdd,Vg=Vtp+ΔVg=PVdd+Vtp+Cs(PVdd−Vsig)/(Cs+Cp)となる。
【0033】
ここで、Vgs=Vg−PVddであるので、Vgs=Vtp+Cs(PVdd−Vsig)/(Cs+Cp)となる。
【0034】
一方、ドレイン電流Iは、I=(1/2)β(Vgs−Vtp)2と表され、上式を代入することによって、ドレイン電流Iは次のように表される。
I=(1/2)β{Vtp+Cs(PVdd−Vsig)/(Cs+Cp)−Vtp}2
=(1/2)β{Cs(PVdd−Vsig)/(Cs+Cp)}2
=(1/2)βα(Vsig−PVdd)2
ここで、α={Cs/(Cs+Cp)}2,βは駆動トランジスタT4増幅率であり、
β=μεGw/Glであり、
μはキャリアの移動度、εは誘電率、Gwはゲート幅、Glはゲート長である。
【0035】
このように、ドレイン電流Iの式には、Vtpは含まれず、Vsig−PVddの2乗に比例することになる。従って、駆動トランジスタT4のしきい値電圧のバラツキの影響を排除してデータ電圧Vsigに応じた発光を達成することができる。
【0036】
上述の説明では、1画素についての動作についてのみ説明した。実際には、表示パネルは、マトリクス状に画素が配置されており、これらのそれぞれについて対応する輝度信号に応じたデータ電圧Vsigを供給して各有機EL素子を発光させる。すなわち、図8に示すように、表示パネルには、水平スイッチ回路HSRと、垂直スイッチVSRが設けられており、これらの出力によってデータラインDL、ゲートラインGL、その他発光セットラインESなどの状態が制御される。特に、水平方向の各画素には、1つのゲートラインGLが対応づけられており、このゲートラインGLは垂直スイッチVSRによって、1つずつ順に活性化される。次に、1つのゲートラインGLが活性化される1水平期間に、水平スイッチHSRによってすべてのデータラインDLにデータ電圧が点順次で供給され、これが1水平ライン分の画素回路にデータが書き込まれる。そして、各画素回路において、1垂直期間後まで書き込まれたデータ電圧に応じた発光がされる。
【0037】
次に、1水平ライン内の各画素に対するデータの書き込み手順について、図9に基づいて説明する。
【0038】
まず、1水平期間の開始を示すイネーブル信号ENBのLレベルの後に、すべてのデータラインDLに点順次でデータ電圧Vsigを書き込む。すなわち、データラインDLには、容量などが接続されており、電圧信号をセットすることで、データラインDLにそのデータ電圧Vsigが保持される。そこで、各列の画素についてのデータ電圧Vsigを順次対応するデータラインDLにセットすることで、すべてのデータラインDLにデータ電圧Vsigをセットする。
【0039】
そして、このデータのセットが終了した段階で、HoutをHレベルとして、ゲートラインGLをHレベルとして活性化し、上述した1つの水平方向の各画素について動作を行い、各画素におけるデータ書き込み、発光が行われる。
【0040】
このようにして、通常のビデオ信号(データ電圧Vsig)を順次データラインDLに書き込み、これを画素回路にセットして、発光させることができる。
【0041】
次に、他の方式について、図10に基づいて説明する。この例では、イネーブルラインENBがLレベルの期間に、発光セットラインESをLレベルにし、イネーブルラインENBがHレベルに立ち上がるときにゲートラインGLをHレベル(活性化)とする。この状態で、データ電圧Vsigを順次データラインDLにセットする。そして、すべてのデータラインDLにデータ電圧Vsigをセットした場合には、発光セットラインESをHレベルとして、上述のディスチャージを行い、その後発光セットラインESをLレベルに戻す。ゲートラインGLは、イネーブルラインENBの立ち下がりに同期してLレベルに戻り、イネーブルラインENBがLレベルの時にイネーブルラインENBをHレベルに戻す。これによって、上述の例と同様の動作が行われる。なお、容量セットラインCSは、ゲートラインGLがHレベルの期間にLレベルであり、ゲートラインGLの立ち上がりより若干早くLレベルになり、立ち下がりより若干遅くHレベルに戻る。
【0042】
図11には、図1に記載された画素回路を利用した表示パネルについてのレイアウトを示してある。
【0043】
まず、容量セットラインCSが各行の画素の上端部に沿って伸びている。図における画素において、各画素の右端部分には、データラインDLが列方向に伸びている。そして、各データラインDLのすぐ左側には電源ラインPVddがほぼ平行に列方向に伸びている。なお、図示した画素の下の段の画素においては、各画素の左端部分にデータラインDLおよび電源ラインPVddが配置されている。
【0044】
また、画素の中央やや上部には、画素を横切ってゲートラインGLが伸びている。また、各画素の下端部に沿って発光セットラインESが配置されている。
【0045】
ゲートラインGLの画素の右端に近い部分には、上方に向けて突出部分が設けられ、ここがnチャンネル選択トランジスタT1のゲート電極T1gになっている。すなわち、このゲート電極T1gの厚み方向の下方には、ゲート絶縁膜を介し半導体層112が設けられており、この半導体層112がゲートラインGLに沿って伸びその右端がコンタクトによってデータラインDLが接続されている。
【0046】
また、半導体層112は、ゲート電極T1gの下方を左方向に伸び、ここで、容量セットラインCS方向にほぼ方形に広がっている。そして、この方形に広がった部分には、ゲート絶縁膜を介してゲート電極と同一層の容量電極SCが形成され、この容量電極SCがゲート絶縁膜を介し半導体層112と対応する部分が容量Csとなっている。
【0047】
また、容量Csを構成する半導体層112の一部は容量セットラインCSに沿って右側に伸び、コンタクトによって電源ラインPVddに接続されている。また、半導体層112の容量Cs側と、電源ラインPVdd側の中間部分の厚み方向上方には、容量セットラインCSからの突出部分が位置しており、この突出部分は、ゲート絶縁膜を介し半導体層112の厚み方向上方に位置して、ここがnチャネルの電位制御トランジスタT2となっている。
【0048】
容量Csの画素中央部のゲートラインGLの直上には、コンタクトが設けられ、このコンタクトによってメタル配線118が接続され、このメタル配線118がゲートラインGLをまたいでゲートラインGLの下方に至り、そこで、コンタクトによって半導体層120に接続されている。
【0049】
この半導体層120は、一旦右方向に伸びその後データラインDLおよび電源ラインPVddとの間をこれらに沿って下方に伸び、中間部分で左側に伸びる枝部が設けられるとともに、発光セットラインESの手前で左方向に曲がっている。この半導体層120のゲートラインGLに沿って右方向に伸びる部分の厚み方向上方にゲートラインGLから伸びる突出部分がゲート絶縁膜を介して設けられ、これがnチャネルの短絡トランジスタT3のゲート電極T3gになっている。すなわち、この部分が駆動トランジスタT4のゲートとソース間を接続する短絡トランジスタT3を構成する。
【0050】
メタル配線118は、短絡トランジスタT3と接続されるコンタクトの下方において、コンタクトによってゲートラインGLと同層のゲート配線に接続され、このゲート配線が電源ラインPVddと平行に伸びここがpチャネルの駆動トランジスタT4のゲート電極T4gになっている。すなわち、このゲート電極T4gの厚み方向下方にはゲート絶縁膜を介し上下方向の伸びる半導体層132が設けられており、この半導体層132の一端(ドレイン:図における上側)はコンタクトによって電源ラインPVddに接続されている。半導体層132の図における下側は、一旦左側に曲がった後、コンタクトでメタル配線に接続され、このメタル配線にコンタクトによって前記半導体層120の中間部から左側に伸びる枝部に接続されている。
【0051】
また、半導体層120の下端部は、発光セットラインESに沿って左側に伸び、この部分の厚み方向上方には、ゲート絶縁膜を介し、発光セットラインESの一部が突出して、nチャネルの駆動制御トランジスタT5のゲート電極T5gが形成され、ここに駆動制御トランジスタT5が形成されている。半導体層120の下端左側の端部にはコンタクトによって画素電極が接続されている。そして、この画素電極の厚み方向上方に有機発光層を介し全画素共通の陰極が形成されて有機EL素子が形成される。
【0052】
なお、厚み方向としては、ガラスなどの透明基板上にTFTが形成され、その上に画素毎の透明電極(陽極)が形成され、その上に有機発光層を介し全画素共通のアルミニウムなどの陰極が形成される。TFTは、ガラス基板上にまずバッファ層が形成され、その上に半導体層112,120,132が所定の位置に形成される。半導体層を覆ってゲート絶縁膜が形成され、その上にゲートラインGL、容量電極などがモリブデンやクロムなどで形成される。このゲートラインGLなどの層を覆って層間絶縁膜が形成され、その上層の電源ラインPVdd、データラインDLなどのメタル(例えばアルミニウム)配線などが形成される。そして、これらのメタル配線を覆ってアクリル樹脂などの平坦化層が形成され、その上にITO、IZOなどの透明電極(画素電極)が構成される。
【0053】
このように、本実施形態によれば、画素の図における上側に容量セットラインCSが配置され、画素の図における下側に発光セットラインESが配置され、ゲートラインGLは、容量セットラインCSから若干下側に配置されている。
【0054】
このような配置によって、ゲートラインGLの上側に電位制御トランジスタT2と、選択トランジスタT1を配置できる。特に選択トランジスタT1をゲートラインGLに沿って配置することで、ゲートラインGLの突出部を選択トランジスタT1のゲート電極T1gにできる。一方、電位制御トランジスタT2は容量セットラインCSに沿って形成されるため、そのゲート電極T2gも容易に形成できる。また、電位制御トランジスタT2の電源ラインPVddとのコンタクトも画素の隅に位置し、効率的な配置になる。そして、電位制御トランジスタT2と選択トランジスタT1との間の空間に容量Csを形成できゲートラインGLの上側の空間を効果的に利用できる。
【0055】
また、短絡トランジスタT3をゲートラインGLの下側に沿って配置し、駆動制御トランジスタT5を発光セットラインESに沿って形成したため、短絡トランジスタT3および駆動制御トランジスタT5のゲート電極T3g、T5gも容易に形成できる。さらに、短絡トランジスタT3と駆動制御トランジスタT5の接続を半導体層120とし、これを電源ラインPVddと、データラインDLの間の空間の厚み方向下側に配置したため、この配線が開口率に及ぼす影響を少なくできる。また、駆動トランジスタT4を電源ラインPVddに沿って配置したため、開口率の減少を抑えて、効率的な配置となっている。
【0056】
また、上述の図11に示したようなレイアウトは、水平方向の制御ラインがゲートライン以外に2本存在する回路であれば同様に適用できる。例えば、特許文献1に記載されたような回路にも適用可能である。
【図面の簡単な説明】
【0057】
【図1】実施形態に係る画素回路の構成を示す図である。
【図2】動作を説明するチャート図である。
【図3】ディスチャージ工程を説明する図である。
【図4】リセット工程を説明する図である。
【図5】電位固定工程を説明する図である。
【図6】発光工程を説明する図である。
【図7】リセットから電位固定工程における電位変化の状態を説明する図である。
【図8】パネルの全体構成を示す図である。
【図9】データセットのタイミング例を示す図である。
【図10】データセットの他のタイミング例を示す図である。
【図11】実施形態の画素回路のレイアウトを示す図である。
【図12】従来の画素回路の一例を示す図である。
【符号の説明】
【0058】
T1 選択トランジスタ、T2 電位制御トランジスタ、T3 短絡トランジスタ、T4 駆動トランジスタ、T5 駆動制御トランジスタ、112,120,132 半導体層、118 メタル配線、CS 容量セットライン、Cs 容量、DL データライン、EL 有機EL素子、ES 発光セットライン、GL ゲートライン、PVdd 電源ライン。


【特許請求の範囲】
【請求項1】
画素をマトリクス状に配置した表示装置であって、
各画素は、
ゲートラインからの選択信号によってオンオフされ、データラインに一端が接続されてデータラインからのデータ信号の受け入れを制御する選択トランジスタと、
一端が電源ラインに接続され、前記選択トランジスタを介し受け入れられたデータ信号に応じた電圧がゲートに印加されることによって、前記データ信号に応じて前記電源ラインからの電流を流す駆動トランジスタと、
この駆動トランジスタの他端側に接続され、この駆動トランジスタに流れる電流に応じて発光する発光素子と、
前記データ信号に応じた電圧が前記駆動トランジスタのゲートに印加される経路上に一端が接続され、一行の画素に対して共通して設けられるラインからの信号によってオンオフされる電位制御トランジスタと、
前記ゲートラインからの信号によってオンオフされ、前記駆動トランジスタのゲートと前記駆動トランジスタの他端との間を短絡する短絡トランジスタと、
前記駆動トランジスタの他端と前記発光素子の間に配置され、一行の画素に対して共通して設けられるラインからの信号によってオンオフされる駆動制御トランジスタと、
を含み、
前記短絡トランジスタと前記駆動制御トランジスタは、該トランジスタを形成する半導体層によって互いに接続されることを特徴とする表示装置。
【請求項2】
請求項1に記載の表示装置において、
前記半導体層は、前記電源ラインと前記データラインの間の空間における厚み方向下側に形成されることを特徴とする表示装置。
【請求項3】
請求項1または2に記載の表示装置において、
前記駆動トランジスタのゲートは容量に接続されることを特徴とする表示装置。
【請求項4】
請求項2または3に記載の表示装置において、
前記容量は前記駆動トランジスタを形成する半導体層と前記駆動トランジスタのゲート電極と同一の層とが対向することによって形成されることを特徴とする表示装置。
【請求項5】
請求項2乃至4に記載の表示装置において、
前記容量は電源ラインと同一の層に重畳して形成されることを特徴とする表示装置。
【請求項6】
請求項1乃至5に記載の表示装置において、
前記選択トランジスタおよび前記短絡トランジスタを構成する半導体層は共に前記ゲートラインに平行に延びることを特徴とする表示装置。


【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【公開番号】特開2012−145959(P2012−145959A)
【公開日】平成24年8月2日(2012.8.2)
【国際特許分類】
【出願番号】特願2012−58169(P2012−58169)
【出願日】平成24年3月15日(2012.3.15)
【分割の表示】特願2005−304911(P2005−304911)の分割
【原出願日】平成17年10月19日(2005.10.19)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】