横方向に可変の仕事関数を有するゲート電極を含む半導体構造体
【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 CMOS構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。
【解決手段】 CMOS構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、金属酸化膜半導体電界効果トランジスタ(MOSFET)デバイスを含むことができる半導体構造体に関する。より具体的には、本発明は向上した性能をもつ半導体構造体に関する。
【背景技術】
【0002】
MOSFETデバイスの寸法が減少するにつれ、特にMOSFETのゲート電極の寸法が減少するにつれ、幾つかの新しい効果がMOSFETデバイスにおいてより顕著になってきた。特に有害な新しい効果は短チャネル効果(short channel effect)である。短チャネル効果は、MOSFET内のチャネル領域の上にあるゲート電極の不適切なレベルの電気的制御によって生じる。短チャネル効果の望ましくない結果は、MOSFETの高いオフ状態電流、高い待機時消費電力、及びMOSFETデバイス内の有害な電気パラメータ変動を含む。
【0003】
短チャネル効果を最小にして閾値電圧の変動を減らすために、最近、MOSFETデバイスは、非ドープの極めて薄いチャネル領域を含む、非ドープの極薄の本体領域をもつように製造されている。しかしながら、これらの非ドープの本体領域は向上した短チャネル効果の制御をMOSFETデバイスにもたらす一方で、非ドープ本体領域は、実際には、MOSFETデバイスの他の電気的パラメータを悪くする可能性がある。
【0004】
向上した性能を有する種々の半導体構造体、及びその製造方法は、半導体製造技術においては既知である。
そのような半導体構造体の具体的な例は、(1)Kedzierski他による非特許文献1、(2)Krivokapic他による非特許文献2、(3)Kedzierski他による非特許文献3、及び(4)Doris他による非特許文献4よって開示されている。
【0005】
【非特許文献1】Kedzierski他、「Metal−gate FinFET and fully−depleted SOI devices using total gate silicidtion」、IEDM Technical Digest pp.247−50、2002(向上した電気的性能をもつ金属ゲートFinFET及び完全空乏化SOIデバイス)。
【非特許文献2】Krivokapic他、「Locally Strained Ultra−Thin Channel 25nm Narrow FDSOI Devices with Metal Gate and Mesa Isolation」、IEDM Technical Digest、2003(向上した性能のための半導体・オン・インシュレータ(SOI)基板内に製作されたNMOS&PMOSデバイス)。
【非特許文献3】Kedzierski他、「Fabrication of Metal Gated FinFETs Through Complete Gate Silicidation With Ni」、IEEE Transactions on Electron Devices、vol.51、no.12、pp.2115−20、2004(向上した仕事関数の制御により製作された金属ゲートFinFET)。
【非特許文献4】Doris他、「High Performance FDSOI CMOS Technology with Metal Gate and High−K」、2005、Symposium on VLSI Technology Digest of Technical Papers、pp.214−15、2005(向上した性能に適合する仕事関数をもつCMOSデバイス)。
【発明の開示】
【発明が解決しようとする課題】
【0006】
半導体構造体の性能に対する要求は、半導体構造体及びデバイスの寸法が減少するにつれて確実に増加している。従って、縮小した寸法で向上した性能を与える半導体構造体及びその製造方法が望まれている。
【課題を解決するための手段】
【0007】
本発明は、半導体構造体及び該半導体構造体を製造するための関連方法を含む。半導体構造体は、横方向に可変の仕事関数を有するように設計されたゲート電極を含む。このゲート電極は、MOSFET、CMOS及びfinFETデバイス内で用いることができる。本方法は、横方向に可変の仕事関数を有するゲート電極を製造することに向けられる。開示され請求される本発明の脈絡の中で、「横方向に可変の仕事関数(laterally variable work function)」とは、ゲート電極のライン幅(line width)(即ち、代りにゲート長(gate length)と呼ばれる)の関数としてのゲート電極の仕事関数の変化を意味する。横方向に可変の仕事関数を有するこのようなゲート電極はまた、垂直に可変の仕事関数を有することができる。
【0008】
本発明による半導体構造体の動作に関して特定の理論に束縛されることは望まないが、n−FET又はp−FETの閾値電圧は、そのゲート電極の仕事関数を高くするか又は低くすることによって高くすることができる。n−FET又はp−FETが、中央部(center)と比較して縁部(edge)上でより高い又はより低い仕事関数のゲート電極を有する場合には、有効(effective)仕事関数はゲート電極のより短いゲート長において高くなるか又は低くなることになる。それ故に、n−FET又はp−FETの閾値電圧は、より短いゲート長においては、短チャネル効果が上記の仕事関数関連の効果を押し潰す前に上昇することになり、従って、ハロ・ドーピングを用いることにより従来のFETにおいて実現されるのに類似した、閾値電圧対ゲート長の特性におけるピークを生じる。
【0009】
本発明による半導体構造体は、半導体基板上に配置されたゲート電極を含む。半導体構造体内では、ゲート電極は横方向に可変の仕事関数を有する。
【0010】
本発明による特定の方法は、半導体基板上に形成されたゲート電極を含む半導体基板を準備するステップを含む。この特定の方法はまた、ゲート電極を加工処理して横方向に可変の仕事関数を有する加工処理されたゲート電極を設けるステップを含む。
【0011】
本発明による別の特定の方法は、半導体基板上の誘電体層内部に形成されたダミーのゲート電極を含む半導体基板を準備するステップを含む。この特定の方法はまた、ダミーのゲート電極を除去して開口を形成するステップを含む。この特定の方法はまた、開口内に仕事関数変更層(work function modifying layer)、次いでゲート電極を逐次形成する(forming sequentially)ステップを含む。
【0012】
本発明の目的、特徴及び利点は、以下に説明されるように好ましい実施形態の説明の脈絡の中で理解される。好ましい実施形態の説明は、この開示の資料部分である添付の図面の脈絡の中で理解される。
【発明を実施するための最良の形態】
【0013】
本発明は、横方向に可変の仕事関数を有するゲート電極を順番に含む半導体構造体(及びその製造方法)を含むものでが、以下で前述の図面の脈絡の中で詳細に説明される。図面は例示の目的のためであるので、図面は必ずしも一定の尺度で描かれてはいない。
【0014】
図1乃至図6は、本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図を示す。本発明のこの特定の実施形態は、本発明の第1の実施形態を構成する。図1は、第1の実施形態による製造の初期段階における半導体構造体の略断面図を示す。
【0015】
図1はベースの半導体基板10を示す。埋め込み誘電体層12がベースの半導体基板10上に配置され、表面半導体層14が埋め込み誘電体層12の上に配置される。表面半導体層14の部分が分離領域15により分離される。全体として、ベースの半導体基板10、埋め込み誘電体層12及び表面半導体層14が、半導体・オン・インシュレータ基板を構成する。
【0016】
ベースの半導体基板10は、幾つかの半導体材料の何れかを含むことができる。非限定的な例には、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、炭化シリコン、炭化シリコン・ゲルマニウム合金、及び化合物(すなわちIII−V族及びII−VI族)半導体材料が含まれる。化合物半導体材料の非限定的な例には、ガリウムヒ素、ヒ化インジウム及びリン化インジウム半導体材料が含まれる。典型的には、ベースの半導体基板10は、約0.5ミリメートルから約1.5ミリメートルまでの厚さを有する。
【0017】
埋め込み誘電体層12は、幾つかの誘電体材料の何れかを含むことができる。非限定的な例には、特にシリコンの酸化物、窒化物及び酸窒化物が含まれるが、他の元素の酸化物、窒化物及び酸窒化物は除外されない。埋め込み誘電体層12は、結晶又は非結晶の誘電体材料を含むことができる。埋め込み誘電体層12は、幾つかの方法の何れかを用いて形成することができる。非限定的な例には、イオン注入法、熱又はプラズマ酸化又は窒化法、化学気相堆積法及び物理気相堆積法が含まれる。埋め込み誘電体層12はまた、ウェハ・ボンディング又はラミネート法を用いて形成することができる。典型的には、埋め込み誘電体層12は、ベースの半導体基板10がそれから構成される半導体材料の酸化物を含む。典型的には、埋め込み誘電体層12は約50オングストロームから約20000オングストロームまでの厚さを有する。
【0018】
表面半導体層14は、ベースの半導体基板10をそれから構成することができる幾つかの半導体材料のいずれかを含むことができる。表面半導体層14及びベースの半導体基板10は、化学組成、ドーパントの極性、ドーパントの濃度及び結晶配向に関して同一の又は異なる半導体材料のいずれかを含むことができる。典型的には、表面半導体層14は、約500オングストロームから約1000オングストロームまでの厚さを有することができる。しかしながら、現在の及び以下の実施形態の脈絡において、表面半導体層14は約20オングストロームから約200オングストロームまでの厚さを有することがより好ましい。
【0019】
分離領域15は、典型的には、誘電体絶縁材料を含むことになる幾つかの絶縁材料の何れかを含むことができる。典型的には、分離領域15は、埋め込み誘電体層12に用いた誘電体絶縁材料の同じ群から選択される誘電体絶縁材料を含む。しかしながら、分離領域15を作成する方法は、埋め込み誘電体層12を作成するのに用いた方法とは異なってもよい。例えば、制限なしに、分離領域15がそれから構成される絶縁誘電体材料は、(1)急速熱処理法、例えば、HTOとしても知られている高温酸化物法、又は(2)プラズマ蒸着法、例えば、HDP酸化物法としても知られている高密度プラズマ酸化物法、或いは、(3)(1)と(2)の組合せを用いて堆積させることができる。
【0020】
図1に示される半導体構造体の半導体・オン・インシュレータ基板部分は、幾つかの方法の何れかを用いて作成することができる。非限定的な例には、ラミネート法、層転写法及び酸素注入による分離(SIMOX)法が含まれる。
【0021】
現在の実施形態は、ベースの半導体基板10、埋め込み誘電体層12及び表面半導体層14を備えた半導体・オン・インシュレータ基板の脈絡のなかで本発明を示すが、実施形態及び本発明のいずれもそれには限定されない。むしろ、その実施形態は、代替的に、バルク半導体基板(さもなければベース半導体基板10及び表面半導体層14が同一の化学組成及び結晶配向を有する状況の下で埋め込み誘電体層12がないことから生ずることになる)を用いる特定の状況の下で実行することができる。実施形態にはまた、ハイブリッド配向(HOT)基板の使用が考慮されている。ハイブリッド配向基板は、単一の半導体基板内の複数の結晶配向を有する。
【0022】
図1はまた、分離領域15によって分離され、表面半導体層14の部分の内部及び上に配置された複数の電界効果トランジスタ・デバイスT1及びT2を(断面図で)示す。電界効果トランジスタ・デバイスT1及びT2は、(1)表面半導体層14上に配置された複数のゲート誘電体16、(2)ゲート誘電体16の上に配置された複数のゲート電極18、(3)ゲート誘電体16及びゲート電極18の対向する側壁に隣接して配置された複数のスペーサ層20(平面図でこれらの構造部を完全に取り囲むように示そうとしているが)、(4)表面半導体層14の内部に配置され、ゲート電極18の下方の好ましくは非ドープのチャネル領域により分離される複数のエクステンション及びソース/ドレイン領域22、及び(5)ソース/ドレイン領域22及びゲート電極18の複数の上部表面上に配置された複数のシリサイド層24を備える。
【0023】
また図1の略断面図内に極細線で示されるのは、エクステンション及びソース/ドレイン領域22及びシリサイド層24の代わりに用いることのできる随意の好ましい隆起したエクステンション及びソース/ドレイン領域22’及びシリサイド層24’である。
【0024】
前述の層及び構造体の各々は、半導体製造技術における従来の材料を含み、寸法を有することができる。前述の層及び構造体の各々はまた、半導体製造技術における従来の方法を用いて形成することができる。
【0025】
ゲート誘電体16は、真空を基準として約4(即ち、典型的には酸化シリコン)から約8(即ち、典型的には、窒化シリコン)までの誘電率を有するシリコンの酸化物、窒化物及び酸窒化物のような従来の誘電体材料を含むことができる。代替的に、ゲート誘電体16は、一般的には、約8から少なくとも約100までの誘電率を有するより高誘電率の誘電体材料を含むことができる。このような高誘電率の誘電体材料は、酸化ハフニウム、ハフニウム・シリケート、酸化ジルコニウム、酸化ランタン、酸化チタン、チタン酸バリウムストロンチウム(BST)及びチタン酸ジルコン酸鉛(PZT)を含むことができるが、それらに限定はされない。ゲート誘電体16は、それらの組成物の材料に適切な幾つかの方法のいずれかを使用して形成することができる。非限定的な例には、熱又はプラズマ酸化又は窒化法、化学気相堆積法(原子層堆積法を含む)及び物理気相堆積法が含まれる。典型的には、ゲート誘電体16は、約5オングストロームから約70オングストロームまでの厚さを有する熱酸化シリコン誘電体材料を含む。
【0026】
ゲート電極18は、特定の金属、金属合金、金属窒化物、金属シリサイド、並びに、それらの積層及びそれらの複合物を含んだ材料を含むことができるが、それらに限定はされない。ゲート電極18はまた、ドープ・ポリシリコン及びポリシリコンゲルマニウム合金材料(即ち、1立方センチメートル当り約1×1018個から約1×1022個までのドーパント原子のドーパント濃度を有する)、並びにポリサイド材料(ドープ・ポリシリコン/金属シリサイドの積層材料)を含むことができる。同様に、前述の材料はまた、幾つかの方法のいずれかを用いて形成することができる。非限定的な例には、それらに限定はされないが、蒸発法及びスパッタリング法のような、サリサイド法、化学気相堆積法及び物理気相堆積法が含まれる。典型的には、ゲート電極18は、約400オングストロームから約2000オングストロームまでの厚さを有するドープ・ポリシリコン材料を含む。ゲート電極18は、ドープ・ポリシリコン材料から形成されるときには、典型的にはリソグラフィ及びイオン注入方法を用いて形成される。NFETゲートをn型ドーパントで、そしてPFETゲートをp型ドーパントでドープするにはイオン注入ステップが必要である。
【0027】
スペーサ20は、誘電体材料を含むことができ、特に、スペーサは一般的に、約4より小さな誘電率を有する低誘電率の誘電体材料を含むことができる。このような低誘電率は、ゲート18とエクステンション及びソース/ドレイン領域22との間の寄生容量を減少させる。スペーサ材料は、それらに限定はされないが、化学気相堆積法及び物理気相堆積法を含む方法を用いて形成することができる。スペーサ20はまた、ブランケット層堆積及び異方性エッチバック法を用いることにより、特徴的な内側向きスペーサの形状に形成される。典型的には、スペーサ20は、酸化シリコン及び窒化シリコン誘電体材料の組合せを含む。
【0028】
エクステンション及びソース/ドレイン領域22は、必要に応じて、一般に従来のn導電性型ドーパント又は一般に従来のp導電性型ドーパントを含む。当業者により理解されるように、エクステンション及びソース/ドレイン領域22が、2ステップのイオン注入法を用いて形成される。この方法の第1のイオン注入プロセス・ステップでは、スペーサ20がない状態で、ゲート電極18をマスクとして用いて、それぞれがスペーサ20の下方に延びる複数のエクステンション領域が形成される。第2のイオン注入プロセス・ステップでは、ゲート電極18及びスペーサ20をマスクとして用いて、エクステンション及びソース/ドレイン領域22のより大きな接触領域部分が形成され、同時にエクステンション領域が組み込まれる。ドーパント濃度は、各々のエクステンション及びソース/ドレイン領域22の内部で1立方センチメートルあたり約1×1019個から約1×1021個までのドーパント原子とする。一対のエクステンション及びソース/ドレイン領域22内のエクステンション領域は、ある状況下では、一対のエクステンション及びソース/ドレイン領域22との接触領域よりも薄くドープすることができるが、しかしそのような異なるドープ濃度は本発明の必要条件ではない。
【0029】
シリサイド層24は、幾つかのシリサイド形成金属のいずれかを含むことができる。シリサイド形成金属の候補の非限定的な例には、ニッケル、コバルト、チタン、タングステン、エルビウム、イッテルビウム、白金及びバナジウムのシリサイド形成金属、又は上記材料の合金が含まれる。ニッケル及びコバルトのシリサイド形成金属は特に一般的である。上に列挙した以外のシリサイド形成金属は、あまり一般的ではない。典型的には、シリサイド層24はサリサイド法を用いて形成される。サリサイド法は、(1)シリサイド層24が存在しない図1の半導体構造体上にブランケット・シリサイド形成金属層を形成するステップと、(2)ブランケット・シリサイド形成金属層とそれが接触するシリコン表面とを熱アニール処理して選択的にシリサイド層を形成し、一方、例えばスペーサ20上の未反応の金属シリサイド形成金属層は残すステップと、(3)例えばスペーサ20から金属シリサイド形成金属層の未反応部分を選択的に剥離するステップとを含む。典型的には、シリサイド層24は、約50オングストロームから約300オングストロームまでの厚さを有するニッケルシリサイド材料又はコバルトシリサイド材料を含む。
【0030】
図2は、図1に示される半導体構造体を平坦化するために配置された層間誘電体(ILD)層26を示す。層間誘電体層26は、埋め込み誘電体層12及び分離領域15が構成される幾つかの誘電体材料のいずれかを含むことができる。代替的に、約4(即ち、フッ素ドープ及び炭素ドープの酸化シリコン材料)より小さな誘電率を有する低誘電率の誘電体材料もまた、層間誘電体(ILD)層26に用いることができるが、その理由はそれらがゲート電極18の導体の間の寄生容量を減少させるためである。層間誘電体層26は、典型的には、ブランケット層として堆積させ、次いで平坦化して層間誘電体層26を形成する。このような平坦化は、半導体製造技術における従来の方法を用いて行うことができる。このような平坦化の方法には、それらに限定はされないが、機械的平坦化方法、及び化学的機械研磨平坦化方法が含まれる。化学的機械研磨平坦化法が最も一般的である。
【0031】
図3は、初めに第2トランジスタT2を覆って配置されるマスク層28を示す。マスク層28は、幾つかのマスク材料のいずれかを含むことができる。非限定的な例には、ハード・マスク材料及びフォトレジスト・マスク材料が含まれる。フォトレジスト・マスク材料は、概してより一般的である。候補となるフォトレジスト材料には、ポジティブ・フォトレジスト材料、ネガティブ・フォトレジスト材料及びハイブリッド・フォトレジスト材料が含まれる。典型的には、マスク層28は、約1000オングストロームから約3000オングストロームまでの厚さを有するポジティブ・フォトレジスト材料又はネガティブ・フォトレジスト材料を含む。
【0032】
図3はまた、第1トランジスタT1のゲート電極18に注入してゲート電極18’を有する第1トランジスタT1’を形成するための第1仕事関数変更イオン30のドーズ量を示す。第1仕事関数変更イオン30のドーズ量は、ベースの半導体基板10の平面に対して約10度から約45度までの傾斜角で注入されるので、ゲート電極18’の中央の逆V字形の底部分は第1仕事関数変更イオン30のドーズ量では注入されない。ゲート電極18がシリサイド材料(それらに限定されないが、例えば、ニッケルシリサイド材料又はコバルトシリサイド材料)又はドープ・ポリシリコン材料を含む場合には、第1仕事関数変更イオン30のドーズ量は、ドーパント、より具体的には、カウンタ・ドーパントを含むことができ、それがゲート電極18’内の仕事関数の横方向(即ち、ゲート長又はゲートライン幅)に依存する変化をもたらす。典型的なドーパントは、それらに限定されないが、従来のヒ素、ホウ素及びリン含有ドーパント種を含むことができる。また、やはり限定的ではないが、インジウム及びアンチモン含有ドーパント種も含まれる。一般的には、III族(即ち、p型)及びV族(即ち、n型)ドーパント種のいずれかを用いることができる。典型的には、第1仕事関数変更イオン30のドーズ量は、1立方センチメートルの基板面積当り約1014個から約1016個までイオンのドーズ量で与えられる。
【0033】
図4は、図3の半導体構造体から第1マスク28を剥離した結果を示す。第1マスクは、半導体製造技術における従来の方法及び材料を用いて剥離することができる。非限定的な例には、湿式化学剥離法及び材料、乾式プラズマ剥離法及び材料、及びそれらを総合した剥離法及び材料が含まれる。
【0034】
図5は、第1トランジスタT1’を覆って配置された第2マスク32と、第2トランジスタT2のゲート電極18に注入してゲート電極18”を有する第2トランジスタT2’を形成するための第2仕事関数変更イオン34のドーズ量とを示す。第2マスク32は、他の点では、第1マスク28と類似、等価又は同一であるが、第2マスクは第2トランジスタT2ではなく、第1トランジスタT1’を覆って配置される。第2仕事関数変更イオン34のドーズ量は、他の点では、第1の仕事関数変更イオン30のドーズ量と類似、等価又は同一であるが、第1仕事関数変更イオン30のドーズ量と比較して反対の仕事関数変更効果をもつように意図されたものである。より具体的には、第1仕事関数変更イオン30のドーズ量と第2仕事関数変更イオン34のドーズ量とのうちの1つが、ゲート電極18’又は18”の中央部と比較してゲート電極18’又は18”の縁部でより高い仕事関数を生じるように意図されている(それ故n−FETに適用できる)。同様に、第1仕事関数変更イオン30のドーズ量と第2仕事関数変更イオン34のドーズ量とのうちの別の一つは、ゲート電極18’又は18”の縁部と比較してゲート電極18’又は18”の中央部でより高い仕事関数を生じるように意図されている(それ故p−FETに適用できる)。一般に、(1)ゲート電極18’又は18”の中央部の仕事関数は、nFETに対して約4.4電子ボルトから約4.6電子ボルトまで、そしてpFETに対しては約4.6電子ボルトから約4.8電子ボルトまでであり、(2)ゲート電極18’又は18”の外側部分のより低い仕事関数は、pFETに対しては約4.4電子ボルトから約4.6電子ボルトまでであり、そして(3)ゲート電極18’又は18”の外側部分のより高い仕事関数は、nFETに対して約4.6電子ボルトから約4.8電子ボルトまでである。
【0035】
図6は、図5の半導体構造体から第2マスク32を剥離した結果を示す。第2マスク32は、図3の半導体構造体から第1マスク28を剥離して図4の半導体構造体を生ずるのに用いた方法及び材料と類似、等価又は同一の方法及び材料を用いて剥離することができる。
【0036】
図6は、本発明の一実施形態による半導体構造体を示す。この半導体構造体は、典型的には異なる導電率型(即ち、異なるドーパント極性)の第1トランジスタT1’及び第2トランジスタT2’を有するCMOS構造体を含む。第1トランジスタT1’及び第2トランジスタT2’は、それぞれ、第1ゲート電極18’及び第2ゲート電極18”を含む。第1ゲート電極18’及び第2ゲート電極18”の各々は、横方向に(即ち、ライン幅又はゲート長)可変の仕事関数を有する。ゲート電極18’及び18”の各々の内部の横方向に可変の仕事関数は、適切に注入された仕事関数変更イオン30又は34を用いる大きな傾斜角の注入法を用いて達成される。以下の実施例の脈絡の中でさらに詳細に示されるように、トランジスタ内のゲート電極内部の仕事関数の横方向の変化は、半導体・オン・インシュレータ基板内部の特に薄い(即ち、約50オングストロームから約100オングストロームまでの)表面半導体層を用いて製造される非ドープ・チャネル・トランジスタの電気的特性を向上させるために特に望ましい。
【0037】
図7乃至図17は、本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を示す一連の略断面図を示す。この別の実施形態は、本発明の第2の実施形態を構成する。図7は、第2の実施形態による製造の初期段階における半導体構造体の略断面図を示す。
【0038】
図7は、図1乃至図6に示された第1の実施形態に示されたのと同じベースの半導体基板10、埋め込み誘電体層12、表面半導体層14及び分離領域15を示す。前述の基板、層及び構造体は、図1乃至図6に関連して第1の実施形態の脈絡の中で説明されたものと類似、等価又は同一の材料を含み、厚さを有し、方法を用いて形成することができる。
【0039】
図7はまた、図1乃至図6に示された第1の実施形態のゲート誘電体16に対応する複数のゲート誘電体16’を示すが、しかしそれは横方向の寸法がもっと大きく、表面半導体層14を完全に覆う。
【0040】
図7は、結局、複数のゲート電極スタックG1及びG2を示すが、それら各々の1つは、中間ギャップ材料層18aを含み、その上にドープ・ポリシリコン材料層18b(即ち、1立方センチメートル当り約1018個から約1021個までのドーパント原子のドーパント濃度を含む)が配置される。ゲート電極スタックG1及びG2の各々は、図7に示される半導体構造体のさらなる加工処理に伴って作成される、横方向に可変の仕事関数のゲート電極に対して中程度の仕事関数の中央領域(即ち、約4.4電子ボルトから約4.8電子ボルトまでの仕事関数を有する)を与えるように意図されている。中間ギャップ材料層18aを構成することのできる中間ギャップ材料は、タングステン(W)、窒化チタン(TiN)及び窒化タンタル(TaN)を含む。中間ギャップ材料層18aを構成することのできる中間ギャップ材料、及びドープ・ポリシリコン材料層18bを構成することのできるドープ・ポリシリコン材料の各々は、半導体製造技術における従来の方法を用いて形成することができる。方法の非限定的な例には、化学気相堆積法、物理気相堆積法及び原子層堆積(ALD)法が含まれる。典型的には、中間ギャップ材料層18aの各々は、約50オングストロームから約100オングストロームまでの厚さを有し、ドープ・ポリシリコン層18bの各々は、約500オングストロームから約1000オングストロームまでの厚さを有する。
【0041】
図8は、図7の半導体構造体を共形的に覆って配置される第1キャップ層21aを示す。第1キャップ層21aは、幾つかのキャップ材料のいずれかを含むことができるが、誘電体キャッップ材料が特に一般的ではある。典型的には、第1キャップ層21aは、約200オングストロームから約1000オングストロームまでの厚さを有する窒化シリコンのキャップ材料を含む。図9は、第1キャップ層21aをパターン付けして、図7に示すように、第2ゲート電極スタックG2を覆うが、第1ゲート電極スタックG1は覆わない第1キャップ層21a’を形成した結果を示す。パターン付けは、半導体製造技術における従来のフォトリソグラフィ及びエッチング法を用いて達成することができる。特に、エッチング法は、湿式化学エッチング法、乾式プラズマ・エッチング法、及びそれらを総合したエッチング法を含む。
【0042】
図10は、図9の半導体構造体上に配置された第1仕事関数変更層19aを示す。第1仕事関数変更層19aは、ゲート電極スタックG1及びG2の仕事関数より低いか又は高い仕事関数を有する材料を含むことができる。より低い仕事関数の材料は、それらに限定されないが、アルミニウム(Al)、チタン(Ti)及びタンタル(Ta)材料を含むことができる。より高い仕事関数の材料は、それらに限定されないが、ニッケル(Ni)、白金(Pt)及びパラジウム(Pd)材料を含むことができる。典型的には、第1仕事関数変更層19aは、それらに限定はされないが、約5オングストロームから約25オングストロームまでの厚さを有するアルミニウム(Al)、チタン(Ti)及びタンタル(Ta)のような低い仕事関数の材料を含む。
【0043】
図11は、第1仕事関数変更層19aを異方的にエッチングして第1仕事関数変更層19a’を形成した結果を示す。異方性エッチングには、第1仕事関数変更層19aを形成するのに用いられた材料に好適な腐食ガス組成物を用いる。図12は、第1キャップ層21a’及び第1仕事関数変更層19a’を第2ゲート電極スタックG2から剥離し、しかし第1ゲート電極スタックG1からは剥離せず、その結果第1ゲート電極スタックG1から第1ゲート電極スタックG1’が生じた結果を示す。前述の剥離ステップは、第1ゲート電極スタックG1を、典型的には従来のフォトリソグラフィ法を用いて形成されたフォトレジスト層でマスクした後に行われる。従って、第1ゲート電極スタックG1’は、第1仕事関数変更層19a’の存在により横方向に可変の仕事関数を有する。
【0044】
図13乃至図17は、図8乃至図12の半導体構造体の製造プロセス・ステップに概ね対応する半導体構造体の製造プロセス・ステップを示す。
【0045】
特に、図13は図12の半導体構造体上に配置された第2キャップ層21bを示す。第2キャップ層21bは、図8に示された第1キャップ層21aを形成するのに用いられた材料、厚さ寸法及び方法に類似、等価又は同一の材料を含み、厚さ寸法を有し、方法を用いて形成することができる。図14は、第1キャップ層21bをパターン付けして、第1ゲート電極スタックG1’を覆い、しかし第2ゲート電極スタックG2は覆わない第1キャップ層21b’を形成した結果を示す。
【0046】
図15は、図14の半導体構造体上に第2仕事関数変更層19bを形成した結果を示す。第2仕事関数変更層19bは、他の点では概ね、図10に例示された第1仕事関数変更層19aに類似、等価又は同一であるが、一般的には、第1ゲート電極スタックG1’と比較して第2ゲート電極スタックG2の仕事関数の逆の変更を与える。典型的には、第2仕事関数変更層19bは、それらに限定はされないが、約5オングストロームから約25オングストロームまでの厚さを有するニッケル(Ni)、白金(Pt)及びパラジウム(Pd)のようなより高い仕事関数の材料を含む。
【0047】
図16は、第2仕事関数変更層19bを異方的にエッチングして第2仕事関数変更層19b’を形成した結果を示す。最後に、図17は、第2仕事関数変更層19b’及び第2キャップ層21b’を第1ゲート電極スタックG1’から剥離して一対のゲート電極スタックG1’及びG2’を生成した結果を示す。第2ゲート電極スタックG2’は第2仕事関数変更層19b’を含み、第1ゲート電極スタックG1’は第1仕事関数変更層19a’を含む。さらに、図17の半導体構造体の製造は、第1の実施形態によるCMOS半導体構造体をもたらすことができる。
【0048】
図17は、本発明の第2の実施形態による半導体構造体を示す。半導体構造体は、第1及び第2ゲート電極スタックG1’及びG2’を含む。第1ゲート電極スタックG1’は、中間ギャップ材料層18a及びその上に配置されたポリシリコン層18bを備えたコアを含む。第1ゲート電極スタックG1’はまた、中間ギャップ材料層18a及びポリシリコン層18bの側壁に積層された第1仕事関数変更層19a’を含む。第2ゲート電極スタックG2’はまた、中間ギャップ材料層18a及びその上に配置されたポリシリコン層18bを備えたコアを含む。第2ゲート電極スタックG2’はまた、中間ギャップ層18a及びポリシリコン層18bの側壁に積層された第2仕事関数変更層19b’を含む。第2の実施形態においては、第1仕事関数変更層19a’と第2仕事関数変更層19b’に別々の仕事関数変更材料を用いて、第1ゲート電極スタックG1’と第2ゲート電極スタックG2’に異なる横方向に可変の仕事関数を与える。
【0049】
図18乃至図27は、本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を示す一連の略断面図を示す。本発明のこの付加的な実施形態は、本発明の第3の実施形態を構成する。図18は、この第3の実施形態による製造の初期段階における半導体構造体の略断面図を示す。
【0050】
図18及び図19は、第1の実施形態における図1及び図2に概ね対応するが、シリサイド層24はなく、複数のゲート電極18の代わりに複数の犠牲層17が存在する。犠牲層17は、幾つかの犠牲材料のいずれかを含むことができる。非限定的な例には、導体犠牲材料、半導体犠牲材料及び誘電体犠牲材料が含まれる。典型的には、犠牲層17は、図19の半導体構造体のさらなる加工処理を可能にするように適切なエッチング選択性をもたらすポリシリコン犠牲材料を含む。
【0051】
図20は、右側の犠牲層17を剥離して開口A1を残した結果を示す。図20には具体的に示されていないが、左側の犠牲層17は、典型的には、右側の犠牲層17の剥離に伴いマスクされる(例えば、図3の第1マスク層28を参照)。右側の犠牲層17は半導体製造技術における従来の方法及び材料を用いて剥離することができる。非限定的な例には、湿式化学剥離法、乾式プラズマ剥離法、及びそれらを総合した剥離法が含まれる。典型的には、右側の犠牲層17は、ポリシリコン材料から構成されるとき、適切な酸水溶液、又は代替的に、塩素含有腐食ガスを含むプラズマ腐食ガス組成物を用いて、効果的に剥離することができる。さらに、そして随意に、開口A1の底部のゲート誘電体16はまた、剥離し、次いで異なるゲート誘電体材料で置き換えることができる。
【0052】
図21は、図20の半導体構造体の上に配置され、開口A1を部分的に充填して開口A1’を形成する、第1仕事関数変更層19aを示す。図21の第1仕事関数変更層19aは、図10に示された第2の実施形態における第1仕事関数変更層19aに類似しているが、第1仕事関数変更層19aが、第3の実施形態と比較して第2の実施形態では異なる形状部分を覆う点で異なる。
【0053】
図22は、第1仕事関数変更層19aを異方的にエッチングして開口A1’内に第1仕事関数変更層19a’を形成した結果を示す。第1仕事関数変更層19aは、半導体製造技術における従来の異方性エッチング法及び材料を用いて異方的にエッチングし、第1仕事関数変更層19a’を形成することができる。
【0054】
図23は、ゲート電極18’’’で開口A1’を埋め戻した結果を示す。ゲート電極18’’’は、図1に示された第1の実施形態におけるゲート電極18を形成するのに用いられた材料及び寸法に類似した材料を含み、寸法を有することができる。ゲート電極18’’’を形成する方法は、通常ゲート電極18’’’はブランケット層堆積及び平坦化法を用いて形成されるので、一般には異なる。典型的には、ゲート電極18’’’は、それらに限定はされないが、化学機械研磨平坦化法を用いて平坦化されるタングステン(W)、窒化チタン(TiN)及び窒化タンタル(TaN)のような、中間ギャップ材料(即ち、図7乃至図17の第2の実施形態において示された中間ギャップ材料層18aに類似の)を含む。
【0055】
図24乃至図27は、図20乃至図23に示された半導体構造体の製造に類似した半導体構造体の製造の結果を示す。具体的には、図24は、左側の犠牲層17を剥離して第2開口A2を形成した結果を示す(同様にゲート電極18’’’のマスクを想定する)。図25は、図24の半導体構造体上に配置され、開口A2’を形成する第2仕事関数変更層19bを示す。図26は、第2仕事関数変更層19bを異方的にエッチングして開口A2’の内部に第2仕事関数変更層19b’を形成した結果を示す。最後に、図27は、別のゲート電極18’’’で第2開口A2’を埋め戻した結果を示す。
【0056】
図28は、図27の半導体構造体から層間誘電体層26を剥離した結果を示す。剥離は半導体製造技術における従来の方法及び材料を用いて実施することができる。このような方法は、典型的には、それらに限定はされないが、湿式化学剥離法及び乾式プラズマ剥離法を含むことになる。図28の半導体構造体は、さらに製造加工して、図1乃至図6の略断面図に示されるシリサイド層24に類似したシリサイド層を、ゲート電極18’’’、及びソース/ドレイン領域22の上に設けることができる。
【0057】
図27及び図28は、本発明の第3の実施形態による半導体構造体の略断面図を示す。第1の実施形態に類似して、第3の実施形態はまた、それぞれが横方向に可変の仕事関数をもつ複数のゲート電極(即ち、(1)第1トランジスタT1’’内のゲート電極18’’’及び第1仕事関数変更層19a’、並びに(2)第2トランジスタT2’’内のゲート電極18’’’及び第2仕事関数変更層19b’)を含むCMOS構造体を与える。
【0058】
図29は、横方向に可変の仕事関数をもたないゲート電極を用いて製造された電界効果トランジスタに対する閾値電圧対ゲート長(各々の軸に対して任意の単位の)のグラフを示す。図29はまた、表面半導体層の厚さの5nmから9nmまでの範囲において、表面半導体層の厚さの関数として閾値電圧及びゲート長に対応する一連の曲線を示す。図29に示されるように、ロール・オフ特性は、表面半導体層の厚さに非常に敏感である。薄い表面半導体層に対しては、閾値電圧は「ロール・オフ」する前には、より小さなゲート長の値で一定のままであるのに対して、より厚い表面半導体層に対しては、ロール・オフがより大きなゲート長で起る。薄い表面半導体層においては、量子力学的閉じ込め効果により、閾値電圧の値はまた、より薄い表面半導体層に対して増加する。図29にはさらに、8nm厚の表面半導体層に対する最小のゲート長における閾値電圧に関する基準点29aが示される。最後に、図29には、7nm厚の表面半導体層に対する公称ゲート長における閾値電圧に関する別の基準点29bが示される。前述の2つの閾値電圧の間の差は、デルタVtとして示される。
【0059】
半導体・オン・インシュレータ基板内のゲート長と半導体表面層の厚さとの両方における通常の製造変動性のため、特定のデバイスに関するオフ状態電流は、最悪状態に対して仕様を決める必要がある。それ故に、デバイスは、基準点29aにより示されるように、ある最小ゲート長及び最悪状態の表面半導体層の厚さの値において、オフ状態電流の仕様を満たすように設計される必要がある。それ故に、公称デバイスの閾値電圧は、最悪の場合のデバイスのオフ状態電流の仕様を満たすために、基準点29bに示されるように、所望の値より遥かに高い値に上げる必要がある。このデルタVtは、技術全体の効率を劇的に低下させる可能性がある。
【0060】
図30は、図29のグラフに対応するが、ゲート電極がコア層及び横方向に積層された外側の層を備え、その結果、全体のゲート電極が横方向に可変の仕事関数を有する点で異なるグラフを示す。基準点30a及び30bは、図29の基準点29a及び29bに対応する。図30はまた、相当に小さなデルタVtを示すが、これは、表面半導体層の厚さの変動が閾値電圧に対してより限定された効果を有し、非ドープの極薄半導体・オン・インシュレータ基板内にCOMSデバイス及び他の電界効果デバイスを製造するためのより大きな製造プロセス・ウィンドウを提供することになるので、望ましいことである。より小さなデルタVtはまた、図30の基準点30bにより表される公称デバイスが、図29の基準点29bで示される公称デバイスよりも高い性能を有することを意味する。
【0061】
本発明の好ましい実施形態は、本発明の例証であって、本発明を限定するものではない。好ましい実施形態による半導体構造体の方法、材料、構造体及び寸法に対して修正及び変更を施すことができ、添付の特許請求の範囲による本発明に調和する実施形態をさらに提供することができる。
【図面の簡単な説明】
【0062】
【図1】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図2】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図3】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図4】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図5】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図6】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図7】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図8】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図9】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図10】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図11】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図12】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例 示する一連の略断面図の一つを示す。
【図13】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図14】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図15】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図16】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図17】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図18】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図19】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図20】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図21】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図22】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図23】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図24】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図25】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図26】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図27】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図28】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図29】本発明の値を例示する表面半導体層の厚さの関数としての閾値電圧対ゲート長のグラフを示す。
【図30】本発明の値を例示する表面半導体層の厚さの関数としての閾値電圧対ゲート長のグラフを示す。
【符号の説明】
【0063】
10:ベースの半導体基板
12:埋め込み誘電体層
14:表面半導体層
15:分離領域
16:ゲート誘電体
17:犠牲層
18、18’18”、18’’’:ゲート電極
18a:中間ギャップ材料層
18b:ドープ・ポリシリコン材料層
19a、19a’:第1仕事関数変更層
19b、19b’:第2仕事関数変更層
20:スペーサ層
21a:第1キャップ層
21b:第2キャップ層
22、22’:ソース/ドレイン領域
24、24’:シリサイド層
26:層間誘電体(ILD)層
28:マスク層(第1マスク)
30:第1仕事関数変更イオン
32:第2マスク
34:第2仕事関数変更イオン
A1、A1’:開口
G1、G1’:第1ゲート電極スタック
G2、G2’:第2ゲート電極スタック
T1、T1’:電界効果トランジスタ・デバイス(第1トランジスタ)
T2、T2’:電界効果トランジスタ・デバイス(第2トランジスタ)
29a、29b:基準点
【技術分野】
【0001】
本発明は、一般に、金属酸化膜半導体電界効果トランジスタ(MOSFET)デバイスを含むことができる半導体構造体に関する。より具体的には、本発明は向上した性能をもつ半導体構造体に関する。
【背景技術】
【0002】
MOSFETデバイスの寸法が減少するにつれ、特にMOSFETのゲート電極の寸法が減少するにつれ、幾つかの新しい効果がMOSFETデバイスにおいてより顕著になってきた。特に有害な新しい効果は短チャネル効果(short channel effect)である。短チャネル効果は、MOSFET内のチャネル領域の上にあるゲート電極の不適切なレベルの電気的制御によって生じる。短チャネル効果の望ましくない結果は、MOSFETの高いオフ状態電流、高い待機時消費電力、及びMOSFETデバイス内の有害な電気パラメータ変動を含む。
【0003】
短チャネル効果を最小にして閾値電圧の変動を減らすために、最近、MOSFETデバイスは、非ドープの極めて薄いチャネル領域を含む、非ドープの極薄の本体領域をもつように製造されている。しかしながら、これらの非ドープの本体領域は向上した短チャネル効果の制御をMOSFETデバイスにもたらす一方で、非ドープ本体領域は、実際には、MOSFETデバイスの他の電気的パラメータを悪くする可能性がある。
【0004】
向上した性能を有する種々の半導体構造体、及びその製造方法は、半導体製造技術においては既知である。
そのような半導体構造体の具体的な例は、(1)Kedzierski他による非特許文献1、(2)Krivokapic他による非特許文献2、(3)Kedzierski他による非特許文献3、及び(4)Doris他による非特許文献4よって開示されている。
【0005】
【非特許文献1】Kedzierski他、「Metal−gate FinFET and fully−depleted SOI devices using total gate silicidtion」、IEDM Technical Digest pp.247−50、2002(向上した電気的性能をもつ金属ゲートFinFET及び完全空乏化SOIデバイス)。
【非特許文献2】Krivokapic他、「Locally Strained Ultra−Thin Channel 25nm Narrow FDSOI Devices with Metal Gate and Mesa Isolation」、IEDM Technical Digest、2003(向上した性能のための半導体・オン・インシュレータ(SOI)基板内に製作されたNMOS&PMOSデバイス)。
【非特許文献3】Kedzierski他、「Fabrication of Metal Gated FinFETs Through Complete Gate Silicidation With Ni」、IEEE Transactions on Electron Devices、vol.51、no.12、pp.2115−20、2004(向上した仕事関数の制御により製作された金属ゲートFinFET)。
【非特許文献4】Doris他、「High Performance FDSOI CMOS Technology with Metal Gate and High−K」、2005、Symposium on VLSI Technology Digest of Technical Papers、pp.214−15、2005(向上した性能に適合する仕事関数をもつCMOSデバイス)。
【発明の開示】
【発明が解決しようとする課題】
【0006】
半導体構造体の性能に対する要求は、半導体構造体及びデバイスの寸法が減少するにつれて確実に増加している。従って、縮小した寸法で向上した性能を与える半導体構造体及びその製造方法が望まれている。
【課題を解決するための手段】
【0007】
本発明は、半導体構造体及び該半導体構造体を製造するための関連方法を含む。半導体構造体は、横方向に可変の仕事関数を有するように設計されたゲート電極を含む。このゲート電極は、MOSFET、CMOS及びfinFETデバイス内で用いることができる。本方法は、横方向に可変の仕事関数を有するゲート電極を製造することに向けられる。開示され請求される本発明の脈絡の中で、「横方向に可変の仕事関数(laterally variable work function)」とは、ゲート電極のライン幅(line width)(即ち、代りにゲート長(gate length)と呼ばれる)の関数としてのゲート電極の仕事関数の変化を意味する。横方向に可変の仕事関数を有するこのようなゲート電極はまた、垂直に可変の仕事関数を有することができる。
【0008】
本発明による半導体構造体の動作に関して特定の理論に束縛されることは望まないが、n−FET又はp−FETの閾値電圧は、そのゲート電極の仕事関数を高くするか又は低くすることによって高くすることができる。n−FET又はp−FETが、中央部(center)と比較して縁部(edge)上でより高い又はより低い仕事関数のゲート電極を有する場合には、有効(effective)仕事関数はゲート電極のより短いゲート長において高くなるか又は低くなることになる。それ故に、n−FET又はp−FETの閾値電圧は、より短いゲート長においては、短チャネル効果が上記の仕事関数関連の効果を押し潰す前に上昇することになり、従って、ハロ・ドーピングを用いることにより従来のFETにおいて実現されるのに類似した、閾値電圧対ゲート長の特性におけるピークを生じる。
【0009】
本発明による半導体構造体は、半導体基板上に配置されたゲート電極を含む。半導体構造体内では、ゲート電極は横方向に可変の仕事関数を有する。
【0010】
本発明による特定の方法は、半導体基板上に形成されたゲート電極を含む半導体基板を準備するステップを含む。この特定の方法はまた、ゲート電極を加工処理して横方向に可変の仕事関数を有する加工処理されたゲート電極を設けるステップを含む。
【0011】
本発明による別の特定の方法は、半導体基板上の誘電体層内部に形成されたダミーのゲート電極を含む半導体基板を準備するステップを含む。この特定の方法はまた、ダミーのゲート電極を除去して開口を形成するステップを含む。この特定の方法はまた、開口内に仕事関数変更層(work function modifying layer)、次いでゲート電極を逐次形成する(forming sequentially)ステップを含む。
【0012】
本発明の目的、特徴及び利点は、以下に説明されるように好ましい実施形態の説明の脈絡の中で理解される。好ましい実施形態の説明は、この開示の資料部分である添付の図面の脈絡の中で理解される。
【発明を実施するための最良の形態】
【0013】
本発明は、横方向に可変の仕事関数を有するゲート電極を順番に含む半導体構造体(及びその製造方法)を含むものでが、以下で前述の図面の脈絡の中で詳細に説明される。図面は例示の目的のためであるので、図面は必ずしも一定の尺度で描かれてはいない。
【0014】
図1乃至図6は、本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図を示す。本発明のこの特定の実施形態は、本発明の第1の実施形態を構成する。図1は、第1の実施形態による製造の初期段階における半導体構造体の略断面図を示す。
【0015】
図1はベースの半導体基板10を示す。埋め込み誘電体層12がベースの半導体基板10上に配置され、表面半導体層14が埋め込み誘電体層12の上に配置される。表面半導体層14の部分が分離領域15により分離される。全体として、ベースの半導体基板10、埋め込み誘電体層12及び表面半導体層14が、半導体・オン・インシュレータ基板を構成する。
【0016】
ベースの半導体基板10は、幾つかの半導体材料の何れかを含むことができる。非限定的な例には、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、炭化シリコン、炭化シリコン・ゲルマニウム合金、及び化合物(すなわちIII−V族及びII−VI族)半導体材料が含まれる。化合物半導体材料の非限定的な例には、ガリウムヒ素、ヒ化インジウム及びリン化インジウム半導体材料が含まれる。典型的には、ベースの半導体基板10は、約0.5ミリメートルから約1.5ミリメートルまでの厚さを有する。
【0017】
埋め込み誘電体層12は、幾つかの誘電体材料の何れかを含むことができる。非限定的な例には、特にシリコンの酸化物、窒化物及び酸窒化物が含まれるが、他の元素の酸化物、窒化物及び酸窒化物は除外されない。埋め込み誘電体層12は、結晶又は非結晶の誘電体材料を含むことができる。埋め込み誘電体層12は、幾つかの方法の何れかを用いて形成することができる。非限定的な例には、イオン注入法、熱又はプラズマ酸化又は窒化法、化学気相堆積法及び物理気相堆積法が含まれる。埋め込み誘電体層12はまた、ウェハ・ボンディング又はラミネート法を用いて形成することができる。典型的には、埋め込み誘電体層12は、ベースの半導体基板10がそれから構成される半導体材料の酸化物を含む。典型的には、埋め込み誘電体層12は約50オングストロームから約20000オングストロームまでの厚さを有する。
【0018】
表面半導体層14は、ベースの半導体基板10をそれから構成することができる幾つかの半導体材料のいずれかを含むことができる。表面半導体層14及びベースの半導体基板10は、化学組成、ドーパントの極性、ドーパントの濃度及び結晶配向に関して同一の又は異なる半導体材料のいずれかを含むことができる。典型的には、表面半導体層14は、約500オングストロームから約1000オングストロームまでの厚さを有することができる。しかしながら、現在の及び以下の実施形態の脈絡において、表面半導体層14は約20オングストロームから約200オングストロームまでの厚さを有することがより好ましい。
【0019】
分離領域15は、典型的には、誘電体絶縁材料を含むことになる幾つかの絶縁材料の何れかを含むことができる。典型的には、分離領域15は、埋め込み誘電体層12に用いた誘電体絶縁材料の同じ群から選択される誘電体絶縁材料を含む。しかしながら、分離領域15を作成する方法は、埋め込み誘電体層12を作成するのに用いた方法とは異なってもよい。例えば、制限なしに、分離領域15がそれから構成される絶縁誘電体材料は、(1)急速熱処理法、例えば、HTOとしても知られている高温酸化物法、又は(2)プラズマ蒸着法、例えば、HDP酸化物法としても知られている高密度プラズマ酸化物法、或いは、(3)(1)と(2)の組合せを用いて堆積させることができる。
【0020】
図1に示される半導体構造体の半導体・オン・インシュレータ基板部分は、幾つかの方法の何れかを用いて作成することができる。非限定的な例には、ラミネート法、層転写法及び酸素注入による分離(SIMOX)法が含まれる。
【0021】
現在の実施形態は、ベースの半導体基板10、埋め込み誘電体層12及び表面半導体層14を備えた半導体・オン・インシュレータ基板の脈絡のなかで本発明を示すが、実施形態及び本発明のいずれもそれには限定されない。むしろ、その実施形態は、代替的に、バルク半導体基板(さもなければベース半導体基板10及び表面半導体層14が同一の化学組成及び結晶配向を有する状況の下で埋め込み誘電体層12がないことから生ずることになる)を用いる特定の状況の下で実行することができる。実施形態にはまた、ハイブリッド配向(HOT)基板の使用が考慮されている。ハイブリッド配向基板は、単一の半導体基板内の複数の結晶配向を有する。
【0022】
図1はまた、分離領域15によって分離され、表面半導体層14の部分の内部及び上に配置された複数の電界効果トランジスタ・デバイスT1及びT2を(断面図で)示す。電界効果トランジスタ・デバイスT1及びT2は、(1)表面半導体層14上に配置された複数のゲート誘電体16、(2)ゲート誘電体16の上に配置された複数のゲート電極18、(3)ゲート誘電体16及びゲート電極18の対向する側壁に隣接して配置された複数のスペーサ層20(平面図でこれらの構造部を完全に取り囲むように示そうとしているが)、(4)表面半導体層14の内部に配置され、ゲート電極18の下方の好ましくは非ドープのチャネル領域により分離される複数のエクステンション及びソース/ドレイン領域22、及び(5)ソース/ドレイン領域22及びゲート電極18の複数の上部表面上に配置された複数のシリサイド層24を備える。
【0023】
また図1の略断面図内に極細線で示されるのは、エクステンション及びソース/ドレイン領域22及びシリサイド層24の代わりに用いることのできる随意の好ましい隆起したエクステンション及びソース/ドレイン領域22’及びシリサイド層24’である。
【0024】
前述の層及び構造体の各々は、半導体製造技術における従来の材料を含み、寸法を有することができる。前述の層及び構造体の各々はまた、半導体製造技術における従来の方法を用いて形成することができる。
【0025】
ゲート誘電体16は、真空を基準として約4(即ち、典型的には酸化シリコン)から約8(即ち、典型的には、窒化シリコン)までの誘電率を有するシリコンの酸化物、窒化物及び酸窒化物のような従来の誘電体材料を含むことができる。代替的に、ゲート誘電体16は、一般的には、約8から少なくとも約100までの誘電率を有するより高誘電率の誘電体材料を含むことができる。このような高誘電率の誘電体材料は、酸化ハフニウム、ハフニウム・シリケート、酸化ジルコニウム、酸化ランタン、酸化チタン、チタン酸バリウムストロンチウム(BST)及びチタン酸ジルコン酸鉛(PZT)を含むことができるが、それらに限定はされない。ゲート誘電体16は、それらの組成物の材料に適切な幾つかの方法のいずれかを使用して形成することができる。非限定的な例には、熱又はプラズマ酸化又は窒化法、化学気相堆積法(原子層堆積法を含む)及び物理気相堆積法が含まれる。典型的には、ゲート誘電体16は、約5オングストロームから約70オングストロームまでの厚さを有する熱酸化シリコン誘電体材料を含む。
【0026】
ゲート電極18は、特定の金属、金属合金、金属窒化物、金属シリサイド、並びに、それらの積層及びそれらの複合物を含んだ材料を含むことができるが、それらに限定はされない。ゲート電極18はまた、ドープ・ポリシリコン及びポリシリコンゲルマニウム合金材料(即ち、1立方センチメートル当り約1×1018個から約1×1022個までのドーパント原子のドーパント濃度を有する)、並びにポリサイド材料(ドープ・ポリシリコン/金属シリサイドの積層材料)を含むことができる。同様に、前述の材料はまた、幾つかの方法のいずれかを用いて形成することができる。非限定的な例には、それらに限定はされないが、蒸発法及びスパッタリング法のような、サリサイド法、化学気相堆積法及び物理気相堆積法が含まれる。典型的には、ゲート電極18は、約400オングストロームから約2000オングストロームまでの厚さを有するドープ・ポリシリコン材料を含む。ゲート電極18は、ドープ・ポリシリコン材料から形成されるときには、典型的にはリソグラフィ及びイオン注入方法を用いて形成される。NFETゲートをn型ドーパントで、そしてPFETゲートをp型ドーパントでドープするにはイオン注入ステップが必要である。
【0027】
スペーサ20は、誘電体材料を含むことができ、特に、スペーサは一般的に、約4より小さな誘電率を有する低誘電率の誘電体材料を含むことができる。このような低誘電率は、ゲート18とエクステンション及びソース/ドレイン領域22との間の寄生容量を減少させる。スペーサ材料は、それらに限定はされないが、化学気相堆積法及び物理気相堆積法を含む方法を用いて形成することができる。スペーサ20はまた、ブランケット層堆積及び異方性エッチバック法を用いることにより、特徴的な内側向きスペーサの形状に形成される。典型的には、スペーサ20は、酸化シリコン及び窒化シリコン誘電体材料の組合せを含む。
【0028】
エクステンション及びソース/ドレイン領域22は、必要に応じて、一般に従来のn導電性型ドーパント又は一般に従来のp導電性型ドーパントを含む。当業者により理解されるように、エクステンション及びソース/ドレイン領域22が、2ステップのイオン注入法を用いて形成される。この方法の第1のイオン注入プロセス・ステップでは、スペーサ20がない状態で、ゲート電極18をマスクとして用いて、それぞれがスペーサ20の下方に延びる複数のエクステンション領域が形成される。第2のイオン注入プロセス・ステップでは、ゲート電極18及びスペーサ20をマスクとして用いて、エクステンション及びソース/ドレイン領域22のより大きな接触領域部分が形成され、同時にエクステンション領域が組み込まれる。ドーパント濃度は、各々のエクステンション及びソース/ドレイン領域22の内部で1立方センチメートルあたり約1×1019個から約1×1021個までのドーパント原子とする。一対のエクステンション及びソース/ドレイン領域22内のエクステンション領域は、ある状況下では、一対のエクステンション及びソース/ドレイン領域22との接触領域よりも薄くドープすることができるが、しかしそのような異なるドープ濃度は本発明の必要条件ではない。
【0029】
シリサイド層24は、幾つかのシリサイド形成金属のいずれかを含むことができる。シリサイド形成金属の候補の非限定的な例には、ニッケル、コバルト、チタン、タングステン、エルビウム、イッテルビウム、白金及びバナジウムのシリサイド形成金属、又は上記材料の合金が含まれる。ニッケル及びコバルトのシリサイド形成金属は特に一般的である。上に列挙した以外のシリサイド形成金属は、あまり一般的ではない。典型的には、シリサイド層24はサリサイド法を用いて形成される。サリサイド法は、(1)シリサイド層24が存在しない図1の半導体構造体上にブランケット・シリサイド形成金属層を形成するステップと、(2)ブランケット・シリサイド形成金属層とそれが接触するシリコン表面とを熱アニール処理して選択的にシリサイド層を形成し、一方、例えばスペーサ20上の未反応の金属シリサイド形成金属層は残すステップと、(3)例えばスペーサ20から金属シリサイド形成金属層の未反応部分を選択的に剥離するステップとを含む。典型的には、シリサイド層24は、約50オングストロームから約300オングストロームまでの厚さを有するニッケルシリサイド材料又はコバルトシリサイド材料を含む。
【0030】
図2は、図1に示される半導体構造体を平坦化するために配置された層間誘電体(ILD)層26を示す。層間誘電体層26は、埋め込み誘電体層12及び分離領域15が構成される幾つかの誘電体材料のいずれかを含むことができる。代替的に、約4(即ち、フッ素ドープ及び炭素ドープの酸化シリコン材料)より小さな誘電率を有する低誘電率の誘電体材料もまた、層間誘電体(ILD)層26に用いることができるが、その理由はそれらがゲート電極18の導体の間の寄生容量を減少させるためである。層間誘電体層26は、典型的には、ブランケット層として堆積させ、次いで平坦化して層間誘電体層26を形成する。このような平坦化は、半導体製造技術における従来の方法を用いて行うことができる。このような平坦化の方法には、それらに限定はされないが、機械的平坦化方法、及び化学的機械研磨平坦化方法が含まれる。化学的機械研磨平坦化法が最も一般的である。
【0031】
図3は、初めに第2トランジスタT2を覆って配置されるマスク層28を示す。マスク層28は、幾つかのマスク材料のいずれかを含むことができる。非限定的な例には、ハード・マスク材料及びフォトレジスト・マスク材料が含まれる。フォトレジスト・マスク材料は、概してより一般的である。候補となるフォトレジスト材料には、ポジティブ・フォトレジスト材料、ネガティブ・フォトレジスト材料及びハイブリッド・フォトレジスト材料が含まれる。典型的には、マスク層28は、約1000オングストロームから約3000オングストロームまでの厚さを有するポジティブ・フォトレジスト材料又はネガティブ・フォトレジスト材料を含む。
【0032】
図3はまた、第1トランジスタT1のゲート電極18に注入してゲート電極18’を有する第1トランジスタT1’を形成するための第1仕事関数変更イオン30のドーズ量を示す。第1仕事関数変更イオン30のドーズ量は、ベースの半導体基板10の平面に対して約10度から約45度までの傾斜角で注入されるので、ゲート電極18’の中央の逆V字形の底部分は第1仕事関数変更イオン30のドーズ量では注入されない。ゲート電極18がシリサイド材料(それらに限定されないが、例えば、ニッケルシリサイド材料又はコバルトシリサイド材料)又はドープ・ポリシリコン材料を含む場合には、第1仕事関数変更イオン30のドーズ量は、ドーパント、より具体的には、カウンタ・ドーパントを含むことができ、それがゲート電極18’内の仕事関数の横方向(即ち、ゲート長又はゲートライン幅)に依存する変化をもたらす。典型的なドーパントは、それらに限定されないが、従来のヒ素、ホウ素及びリン含有ドーパント種を含むことができる。また、やはり限定的ではないが、インジウム及びアンチモン含有ドーパント種も含まれる。一般的には、III族(即ち、p型)及びV族(即ち、n型)ドーパント種のいずれかを用いることができる。典型的には、第1仕事関数変更イオン30のドーズ量は、1立方センチメートルの基板面積当り約1014個から約1016個までイオンのドーズ量で与えられる。
【0033】
図4は、図3の半導体構造体から第1マスク28を剥離した結果を示す。第1マスクは、半導体製造技術における従来の方法及び材料を用いて剥離することができる。非限定的な例には、湿式化学剥離法及び材料、乾式プラズマ剥離法及び材料、及びそれらを総合した剥離法及び材料が含まれる。
【0034】
図5は、第1トランジスタT1’を覆って配置された第2マスク32と、第2トランジスタT2のゲート電極18に注入してゲート電極18”を有する第2トランジスタT2’を形成するための第2仕事関数変更イオン34のドーズ量とを示す。第2マスク32は、他の点では、第1マスク28と類似、等価又は同一であるが、第2マスクは第2トランジスタT2ではなく、第1トランジスタT1’を覆って配置される。第2仕事関数変更イオン34のドーズ量は、他の点では、第1の仕事関数変更イオン30のドーズ量と類似、等価又は同一であるが、第1仕事関数変更イオン30のドーズ量と比較して反対の仕事関数変更効果をもつように意図されたものである。より具体的には、第1仕事関数変更イオン30のドーズ量と第2仕事関数変更イオン34のドーズ量とのうちの1つが、ゲート電極18’又は18”の中央部と比較してゲート電極18’又は18”の縁部でより高い仕事関数を生じるように意図されている(それ故n−FETに適用できる)。同様に、第1仕事関数変更イオン30のドーズ量と第2仕事関数変更イオン34のドーズ量とのうちの別の一つは、ゲート電極18’又は18”の縁部と比較してゲート電極18’又は18”の中央部でより高い仕事関数を生じるように意図されている(それ故p−FETに適用できる)。一般に、(1)ゲート電極18’又は18”の中央部の仕事関数は、nFETに対して約4.4電子ボルトから約4.6電子ボルトまで、そしてpFETに対しては約4.6電子ボルトから約4.8電子ボルトまでであり、(2)ゲート電極18’又は18”の外側部分のより低い仕事関数は、pFETに対しては約4.4電子ボルトから約4.6電子ボルトまでであり、そして(3)ゲート電極18’又は18”の外側部分のより高い仕事関数は、nFETに対して約4.6電子ボルトから約4.8電子ボルトまでである。
【0035】
図6は、図5の半導体構造体から第2マスク32を剥離した結果を示す。第2マスク32は、図3の半導体構造体から第1マスク28を剥離して図4の半導体構造体を生ずるのに用いた方法及び材料と類似、等価又は同一の方法及び材料を用いて剥離することができる。
【0036】
図6は、本発明の一実施形態による半導体構造体を示す。この半導体構造体は、典型的には異なる導電率型(即ち、異なるドーパント極性)の第1トランジスタT1’及び第2トランジスタT2’を有するCMOS構造体を含む。第1トランジスタT1’及び第2トランジスタT2’は、それぞれ、第1ゲート電極18’及び第2ゲート電極18”を含む。第1ゲート電極18’及び第2ゲート電極18”の各々は、横方向に(即ち、ライン幅又はゲート長)可変の仕事関数を有する。ゲート電極18’及び18”の各々の内部の横方向に可変の仕事関数は、適切に注入された仕事関数変更イオン30又は34を用いる大きな傾斜角の注入法を用いて達成される。以下の実施例の脈絡の中でさらに詳細に示されるように、トランジスタ内のゲート電極内部の仕事関数の横方向の変化は、半導体・オン・インシュレータ基板内部の特に薄い(即ち、約50オングストロームから約100オングストロームまでの)表面半導体層を用いて製造される非ドープ・チャネル・トランジスタの電気的特性を向上させるために特に望ましい。
【0037】
図7乃至図17は、本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を示す一連の略断面図を示す。この別の実施形態は、本発明の第2の実施形態を構成する。図7は、第2の実施形態による製造の初期段階における半導体構造体の略断面図を示す。
【0038】
図7は、図1乃至図6に示された第1の実施形態に示されたのと同じベースの半導体基板10、埋め込み誘電体層12、表面半導体層14及び分離領域15を示す。前述の基板、層及び構造体は、図1乃至図6に関連して第1の実施形態の脈絡の中で説明されたものと類似、等価又は同一の材料を含み、厚さを有し、方法を用いて形成することができる。
【0039】
図7はまた、図1乃至図6に示された第1の実施形態のゲート誘電体16に対応する複数のゲート誘電体16’を示すが、しかしそれは横方向の寸法がもっと大きく、表面半導体層14を完全に覆う。
【0040】
図7は、結局、複数のゲート電極スタックG1及びG2を示すが、それら各々の1つは、中間ギャップ材料層18aを含み、その上にドープ・ポリシリコン材料層18b(即ち、1立方センチメートル当り約1018個から約1021個までのドーパント原子のドーパント濃度を含む)が配置される。ゲート電極スタックG1及びG2の各々は、図7に示される半導体構造体のさらなる加工処理に伴って作成される、横方向に可変の仕事関数のゲート電極に対して中程度の仕事関数の中央領域(即ち、約4.4電子ボルトから約4.8電子ボルトまでの仕事関数を有する)を与えるように意図されている。中間ギャップ材料層18aを構成することのできる中間ギャップ材料は、タングステン(W)、窒化チタン(TiN)及び窒化タンタル(TaN)を含む。中間ギャップ材料層18aを構成することのできる中間ギャップ材料、及びドープ・ポリシリコン材料層18bを構成することのできるドープ・ポリシリコン材料の各々は、半導体製造技術における従来の方法を用いて形成することができる。方法の非限定的な例には、化学気相堆積法、物理気相堆積法及び原子層堆積(ALD)法が含まれる。典型的には、中間ギャップ材料層18aの各々は、約50オングストロームから約100オングストロームまでの厚さを有し、ドープ・ポリシリコン層18bの各々は、約500オングストロームから約1000オングストロームまでの厚さを有する。
【0041】
図8は、図7の半導体構造体を共形的に覆って配置される第1キャップ層21aを示す。第1キャップ層21aは、幾つかのキャップ材料のいずれかを含むことができるが、誘電体キャッップ材料が特に一般的ではある。典型的には、第1キャップ層21aは、約200オングストロームから約1000オングストロームまでの厚さを有する窒化シリコンのキャップ材料を含む。図9は、第1キャップ層21aをパターン付けして、図7に示すように、第2ゲート電極スタックG2を覆うが、第1ゲート電極スタックG1は覆わない第1キャップ層21a’を形成した結果を示す。パターン付けは、半導体製造技術における従来のフォトリソグラフィ及びエッチング法を用いて達成することができる。特に、エッチング法は、湿式化学エッチング法、乾式プラズマ・エッチング法、及びそれらを総合したエッチング法を含む。
【0042】
図10は、図9の半導体構造体上に配置された第1仕事関数変更層19aを示す。第1仕事関数変更層19aは、ゲート電極スタックG1及びG2の仕事関数より低いか又は高い仕事関数を有する材料を含むことができる。より低い仕事関数の材料は、それらに限定されないが、アルミニウム(Al)、チタン(Ti)及びタンタル(Ta)材料を含むことができる。より高い仕事関数の材料は、それらに限定されないが、ニッケル(Ni)、白金(Pt)及びパラジウム(Pd)材料を含むことができる。典型的には、第1仕事関数変更層19aは、それらに限定はされないが、約5オングストロームから約25オングストロームまでの厚さを有するアルミニウム(Al)、チタン(Ti)及びタンタル(Ta)のような低い仕事関数の材料を含む。
【0043】
図11は、第1仕事関数変更層19aを異方的にエッチングして第1仕事関数変更層19a’を形成した結果を示す。異方性エッチングには、第1仕事関数変更層19aを形成するのに用いられた材料に好適な腐食ガス組成物を用いる。図12は、第1キャップ層21a’及び第1仕事関数変更層19a’を第2ゲート電極スタックG2から剥離し、しかし第1ゲート電極スタックG1からは剥離せず、その結果第1ゲート電極スタックG1から第1ゲート電極スタックG1’が生じた結果を示す。前述の剥離ステップは、第1ゲート電極スタックG1を、典型的には従来のフォトリソグラフィ法を用いて形成されたフォトレジスト層でマスクした後に行われる。従って、第1ゲート電極スタックG1’は、第1仕事関数変更層19a’の存在により横方向に可変の仕事関数を有する。
【0044】
図13乃至図17は、図8乃至図12の半導体構造体の製造プロセス・ステップに概ね対応する半導体構造体の製造プロセス・ステップを示す。
【0045】
特に、図13は図12の半導体構造体上に配置された第2キャップ層21bを示す。第2キャップ層21bは、図8に示された第1キャップ層21aを形成するのに用いられた材料、厚さ寸法及び方法に類似、等価又は同一の材料を含み、厚さ寸法を有し、方法を用いて形成することができる。図14は、第1キャップ層21bをパターン付けして、第1ゲート電極スタックG1’を覆い、しかし第2ゲート電極スタックG2は覆わない第1キャップ層21b’を形成した結果を示す。
【0046】
図15は、図14の半導体構造体上に第2仕事関数変更層19bを形成した結果を示す。第2仕事関数変更層19bは、他の点では概ね、図10に例示された第1仕事関数変更層19aに類似、等価又は同一であるが、一般的には、第1ゲート電極スタックG1’と比較して第2ゲート電極スタックG2の仕事関数の逆の変更を与える。典型的には、第2仕事関数変更層19bは、それらに限定はされないが、約5オングストロームから約25オングストロームまでの厚さを有するニッケル(Ni)、白金(Pt)及びパラジウム(Pd)のようなより高い仕事関数の材料を含む。
【0047】
図16は、第2仕事関数変更層19bを異方的にエッチングして第2仕事関数変更層19b’を形成した結果を示す。最後に、図17は、第2仕事関数変更層19b’及び第2キャップ層21b’を第1ゲート電極スタックG1’から剥離して一対のゲート電極スタックG1’及びG2’を生成した結果を示す。第2ゲート電極スタックG2’は第2仕事関数変更層19b’を含み、第1ゲート電極スタックG1’は第1仕事関数変更層19a’を含む。さらに、図17の半導体構造体の製造は、第1の実施形態によるCMOS半導体構造体をもたらすことができる。
【0048】
図17は、本発明の第2の実施形態による半導体構造体を示す。半導体構造体は、第1及び第2ゲート電極スタックG1’及びG2’を含む。第1ゲート電極スタックG1’は、中間ギャップ材料層18a及びその上に配置されたポリシリコン層18bを備えたコアを含む。第1ゲート電極スタックG1’はまた、中間ギャップ材料層18a及びポリシリコン層18bの側壁に積層された第1仕事関数変更層19a’を含む。第2ゲート電極スタックG2’はまた、中間ギャップ材料層18a及びその上に配置されたポリシリコン層18bを備えたコアを含む。第2ゲート電極スタックG2’はまた、中間ギャップ層18a及びポリシリコン層18bの側壁に積層された第2仕事関数変更層19b’を含む。第2の実施形態においては、第1仕事関数変更層19a’と第2仕事関数変更層19b’に別々の仕事関数変更材料を用いて、第1ゲート電極スタックG1’と第2ゲート電極スタックG2’に異なる横方向に可変の仕事関数を与える。
【0049】
図18乃至図27は、本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を示す一連の略断面図を示す。本発明のこの付加的な実施形態は、本発明の第3の実施形態を構成する。図18は、この第3の実施形態による製造の初期段階における半導体構造体の略断面図を示す。
【0050】
図18及び図19は、第1の実施形態における図1及び図2に概ね対応するが、シリサイド層24はなく、複数のゲート電極18の代わりに複数の犠牲層17が存在する。犠牲層17は、幾つかの犠牲材料のいずれかを含むことができる。非限定的な例には、導体犠牲材料、半導体犠牲材料及び誘電体犠牲材料が含まれる。典型的には、犠牲層17は、図19の半導体構造体のさらなる加工処理を可能にするように適切なエッチング選択性をもたらすポリシリコン犠牲材料を含む。
【0051】
図20は、右側の犠牲層17を剥離して開口A1を残した結果を示す。図20には具体的に示されていないが、左側の犠牲層17は、典型的には、右側の犠牲層17の剥離に伴いマスクされる(例えば、図3の第1マスク層28を参照)。右側の犠牲層17は半導体製造技術における従来の方法及び材料を用いて剥離することができる。非限定的な例には、湿式化学剥離法、乾式プラズマ剥離法、及びそれらを総合した剥離法が含まれる。典型的には、右側の犠牲層17は、ポリシリコン材料から構成されるとき、適切な酸水溶液、又は代替的に、塩素含有腐食ガスを含むプラズマ腐食ガス組成物を用いて、効果的に剥離することができる。さらに、そして随意に、開口A1の底部のゲート誘電体16はまた、剥離し、次いで異なるゲート誘電体材料で置き換えることができる。
【0052】
図21は、図20の半導体構造体の上に配置され、開口A1を部分的に充填して開口A1’を形成する、第1仕事関数変更層19aを示す。図21の第1仕事関数変更層19aは、図10に示された第2の実施形態における第1仕事関数変更層19aに類似しているが、第1仕事関数変更層19aが、第3の実施形態と比較して第2の実施形態では異なる形状部分を覆う点で異なる。
【0053】
図22は、第1仕事関数変更層19aを異方的にエッチングして開口A1’内に第1仕事関数変更層19a’を形成した結果を示す。第1仕事関数変更層19aは、半導体製造技術における従来の異方性エッチング法及び材料を用いて異方的にエッチングし、第1仕事関数変更層19a’を形成することができる。
【0054】
図23は、ゲート電極18’’’で開口A1’を埋め戻した結果を示す。ゲート電極18’’’は、図1に示された第1の実施形態におけるゲート電極18を形成するのに用いられた材料及び寸法に類似した材料を含み、寸法を有することができる。ゲート電極18’’’を形成する方法は、通常ゲート電極18’’’はブランケット層堆積及び平坦化法を用いて形成されるので、一般には異なる。典型的には、ゲート電極18’’’は、それらに限定はされないが、化学機械研磨平坦化法を用いて平坦化されるタングステン(W)、窒化チタン(TiN)及び窒化タンタル(TaN)のような、中間ギャップ材料(即ち、図7乃至図17の第2の実施形態において示された中間ギャップ材料層18aに類似の)を含む。
【0055】
図24乃至図27は、図20乃至図23に示された半導体構造体の製造に類似した半導体構造体の製造の結果を示す。具体的には、図24は、左側の犠牲層17を剥離して第2開口A2を形成した結果を示す(同様にゲート電極18’’’のマスクを想定する)。図25は、図24の半導体構造体上に配置され、開口A2’を形成する第2仕事関数変更層19bを示す。図26は、第2仕事関数変更層19bを異方的にエッチングして開口A2’の内部に第2仕事関数変更層19b’を形成した結果を示す。最後に、図27は、別のゲート電極18’’’で第2開口A2’を埋め戻した結果を示す。
【0056】
図28は、図27の半導体構造体から層間誘電体層26を剥離した結果を示す。剥離は半導体製造技術における従来の方法及び材料を用いて実施することができる。このような方法は、典型的には、それらに限定はされないが、湿式化学剥離法及び乾式プラズマ剥離法を含むことになる。図28の半導体構造体は、さらに製造加工して、図1乃至図6の略断面図に示されるシリサイド層24に類似したシリサイド層を、ゲート電極18’’’、及びソース/ドレイン領域22の上に設けることができる。
【0057】
図27及び図28は、本発明の第3の実施形態による半導体構造体の略断面図を示す。第1の実施形態に類似して、第3の実施形態はまた、それぞれが横方向に可変の仕事関数をもつ複数のゲート電極(即ち、(1)第1トランジスタT1’’内のゲート電極18’’’及び第1仕事関数変更層19a’、並びに(2)第2トランジスタT2’’内のゲート電極18’’’及び第2仕事関数変更層19b’)を含むCMOS構造体を与える。
【0058】
図29は、横方向に可変の仕事関数をもたないゲート電極を用いて製造された電界効果トランジスタに対する閾値電圧対ゲート長(各々の軸に対して任意の単位の)のグラフを示す。図29はまた、表面半導体層の厚さの5nmから9nmまでの範囲において、表面半導体層の厚さの関数として閾値電圧及びゲート長に対応する一連の曲線を示す。図29に示されるように、ロール・オフ特性は、表面半導体層の厚さに非常に敏感である。薄い表面半導体層に対しては、閾値電圧は「ロール・オフ」する前には、より小さなゲート長の値で一定のままであるのに対して、より厚い表面半導体層に対しては、ロール・オフがより大きなゲート長で起る。薄い表面半導体層においては、量子力学的閉じ込め効果により、閾値電圧の値はまた、より薄い表面半導体層に対して増加する。図29にはさらに、8nm厚の表面半導体層に対する最小のゲート長における閾値電圧に関する基準点29aが示される。最後に、図29には、7nm厚の表面半導体層に対する公称ゲート長における閾値電圧に関する別の基準点29bが示される。前述の2つの閾値電圧の間の差は、デルタVtとして示される。
【0059】
半導体・オン・インシュレータ基板内のゲート長と半導体表面層の厚さとの両方における通常の製造変動性のため、特定のデバイスに関するオフ状態電流は、最悪状態に対して仕様を決める必要がある。それ故に、デバイスは、基準点29aにより示されるように、ある最小ゲート長及び最悪状態の表面半導体層の厚さの値において、オフ状態電流の仕様を満たすように設計される必要がある。それ故に、公称デバイスの閾値電圧は、最悪の場合のデバイスのオフ状態電流の仕様を満たすために、基準点29bに示されるように、所望の値より遥かに高い値に上げる必要がある。このデルタVtは、技術全体の効率を劇的に低下させる可能性がある。
【0060】
図30は、図29のグラフに対応するが、ゲート電極がコア層及び横方向に積層された外側の層を備え、その結果、全体のゲート電極が横方向に可変の仕事関数を有する点で異なるグラフを示す。基準点30a及び30bは、図29の基準点29a及び29bに対応する。図30はまた、相当に小さなデルタVtを示すが、これは、表面半導体層の厚さの変動が閾値電圧に対してより限定された効果を有し、非ドープの極薄半導体・オン・インシュレータ基板内にCOMSデバイス及び他の電界効果デバイスを製造するためのより大きな製造プロセス・ウィンドウを提供することになるので、望ましいことである。より小さなデルタVtはまた、図30の基準点30bにより表される公称デバイスが、図29の基準点29bで示される公称デバイスよりも高い性能を有することを意味する。
【0061】
本発明の好ましい実施形態は、本発明の例証であって、本発明を限定するものではない。好ましい実施形態による半導体構造体の方法、材料、構造体及び寸法に対して修正及び変更を施すことができ、添付の特許請求の範囲による本発明に調和する実施形態をさらに提供することができる。
【図面の簡単な説明】
【0062】
【図1】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図2】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図3】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図4】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図5】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図6】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図7】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図8】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図9】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図10】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図11】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図12】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例 示する一連の略断面図の一つを示す。
【図13】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図14】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図15】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図16】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図17】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図18】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図19】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図20】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図21】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図22】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図23】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図24】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図25】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図26】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図27】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図28】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図29】本発明の値を例示する表面半導体層の厚さの関数としての閾値電圧対ゲート長のグラフを示す。
【図30】本発明の値を例示する表面半導体層の厚さの関数としての閾値電圧対ゲート長のグラフを示す。
【符号の説明】
【0063】
10:ベースの半導体基板
12:埋め込み誘電体層
14:表面半導体層
15:分離領域
16:ゲート誘電体
17:犠牲層
18、18’18”、18’’’:ゲート電極
18a:中間ギャップ材料層
18b:ドープ・ポリシリコン材料層
19a、19a’:第1仕事関数変更層
19b、19b’:第2仕事関数変更層
20:スペーサ層
21a:第1キャップ層
21b:第2キャップ層
22、22’:ソース/ドレイン領域
24、24’:シリサイド層
26:層間誘電体(ILD)層
28:マスク層(第1マスク)
30:第1仕事関数変更イオン
32:第2マスク
34:第2仕事関数変更イオン
A1、A1’:開口
G1、G1’:第1ゲート電極スタック
G2、G2’:第2ゲート電極スタック
T1、T1’:電界効果トランジスタ・デバイス(第1トランジスタ)
T2、T2’:電界効果トランジスタ・デバイス(第2トランジスタ)
29a、29b:基準点
【特許請求の範囲】
【請求項1】
半導体基板上に配置されたゲート電極を備える半導体構造体であって、前記ゲート電極は該ゲート電極内において横方向に可変の仕事関数を有する、半導体構造体。
【請求項2】
前記ゲート電極はMOSFETデバイスの内部に含まれる、請求項1に記載の半導体構造体。
【請求項3】
前記ゲート電極はCMOSデバイスの内部に含まれる、請求項1に記載の半導体構造体。
【請求項4】
前記ゲート電極はfinFETデバイスの内部に含まれる、請求項1に記載の半導体構造体。
【請求項5】
前記ゲート電極は比較的高い仕事関数の中央領域を含む、請求項1に記載の半導体構造体。
【請求項6】
前記ゲート電極は比較的低い仕事関数の中央領域を含む、請求項1に記載の半導体構造体。
【請求項7】
前記ゲート電極は、第1仕事関数を有するコア材料と、前記コア材料に積層され、前記第1仕事関数とは異なる第2仕事関数を有する第2材料とを含む、請求項1に記載の半導体構造体。
【請求項8】
前記ゲート電極は、第1仕事関数を有する逆V字形状のコア材料と、前記コア材料に隣接し、前記第1仕事関数とは異なる第2仕事関数を有する第2材料とを含む、請求項1に記載の半導体構造体。
【請求項9】
前記ゲート電極は、前記半導体基板内の非ドープ・チャネルの上に配置される、請求項1に記載の半導体構造体。
【請求項10】
半導体構造体を製造する方法であって、
半導体基板上に形成されたゲート電極を含む半導体基板を準備するステップと、
前記ゲート電極を加工処理して、該加工処理されたゲート電極内に横方向に可変の仕事関数を有する加工処理されたゲート電極を設けるステップと
を含む方法。
【請求項11】
前記半導体基板を前記準備するステップは、バルク半導体基板を準備するステップを含む、請求項10に記載の方法。
【請求項12】
前記半導体基板を前記準備するステップは、半導体・オン・インシュレータ基板を準備するステップを含む、請求項10に記載の方法。
【請求項13】
前記半導体基板を前記準備するステップは、前記半導体基板内の非ドープ・チャネル領域の上に形成される前記ゲート電極を設けるステップを含む、請求項10に記載の方法。
【請求項14】
前記加工処理するステップは、仕事関数変更イオンを用いる大きな傾斜角の注入法を用いて前記ゲート電極にイオンを注入するステップを含む、請求項10に記載の方法。
【請求項15】
前記加工処理するステップは、前記ゲート電極上に仕事関数変更層を積層するステップを含む、請求項10に記載の方法。
【請求項16】
半導体構造体を製造する方法であって、
半導体基板上の誘電体層内に形成されたダミー・ゲート電極を含む半導体基板を準備するステップと、
前記ダミー・ゲート電極を除去して開口を形成するステップと、
前記開口内に仕事関数変更層、次いでゲート電極を逐次形成するステップと、
を含む方法。
【請求項17】
前記除去するステップは、前記半導体基板内の非ドープ・チャネルの上に開口を形成する、請求項16に記載の方法。
【請求項18】
前記形成するステップは、異なる仕事関数を有する前記仕事関数変更層及び前記ゲート電極を用いる、請求項16に記載の方法。
【請求項1】
半導体基板上に配置されたゲート電極を備える半導体構造体であって、前記ゲート電極は該ゲート電極内において横方向に可変の仕事関数を有する、半導体構造体。
【請求項2】
前記ゲート電極はMOSFETデバイスの内部に含まれる、請求項1に記載の半導体構造体。
【請求項3】
前記ゲート電極はCMOSデバイスの内部に含まれる、請求項1に記載の半導体構造体。
【請求項4】
前記ゲート電極はfinFETデバイスの内部に含まれる、請求項1に記載の半導体構造体。
【請求項5】
前記ゲート電極は比較的高い仕事関数の中央領域を含む、請求項1に記載の半導体構造体。
【請求項6】
前記ゲート電極は比較的低い仕事関数の中央領域を含む、請求項1に記載の半導体構造体。
【請求項7】
前記ゲート電極は、第1仕事関数を有するコア材料と、前記コア材料に積層され、前記第1仕事関数とは異なる第2仕事関数を有する第2材料とを含む、請求項1に記載の半導体構造体。
【請求項8】
前記ゲート電極は、第1仕事関数を有する逆V字形状のコア材料と、前記コア材料に隣接し、前記第1仕事関数とは異なる第2仕事関数を有する第2材料とを含む、請求項1に記載の半導体構造体。
【請求項9】
前記ゲート電極は、前記半導体基板内の非ドープ・チャネルの上に配置される、請求項1に記載の半導体構造体。
【請求項10】
半導体構造体を製造する方法であって、
半導体基板上に形成されたゲート電極を含む半導体基板を準備するステップと、
前記ゲート電極を加工処理して、該加工処理されたゲート電極内に横方向に可変の仕事関数を有する加工処理されたゲート電極を設けるステップと
を含む方法。
【請求項11】
前記半導体基板を前記準備するステップは、バルク半導体基板を準備するステップを含む、請求項10に記載の方法。
【請求項12】
前記半導体基板を前記準備するステップは、半導体・オン・インシュレータ基板を準備するステップを含む、請求項10に記載の方法。
【請求項13】
前記半導体基板を前記準備するステップは、前記半導体基板内の非ドープ・チャネル領域の上に形成される前記ゲート電極を設けるステップを含む、請求項10に記載の方法。
【請求項14】
前記加工処理するステップは、仕事関数変更イオンを用いる大きな傾斜角の注入法を用いて前記ゲート電極にイオンを注入するステップを含む、請求項10に記載の方法。
【請求項15】
前記加工処理するステップは、前記ゲート電極上に仕事関数変更層を積層するステップを含む、請求項10に記載の方法。
【請求項16】
半導体構造体を製造する方法であって、
半導体基板上の誘電体層内に形成されたダミー・ゲート電極を含む半導体基板を準備するステップと、
前記ダミー・ゲート電極を除去して開口を形成するステップと、
前記開口内に仕事関数変更層、次いでゲート電極を逐次形成するステップと、
を含む方法。
【請求項17】
前記除去するステップは、前記半導体基板内の非ドープ・チャネルの上に開口を形成する、請求項16に記載の方法。
【請求項18】
前記形成するステップは、異なる仕事関数を有する前記仕事関数変更層及び前記ゲート電極を用いる、請求項16に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
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【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【公開番号】特開2013−102203(P2013−102203A)
【公開日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願番号】特願2013−9395(P2013−9395)
【出願日】平成25年1月22日(2013.1.22)
【分割の表示】特願2008−38075(P2008−38075)の分割
【原出願日】平成20年2月19日(2008.2.19)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
【復代理人】
【識別番号】100085545
【弁理士】
【氏名又は名称】松井 光夫
【復代理人】
【識別番号】100118599
【弁理士】
【氏名又は名称】村上 博司
【Fターム(参考)】
【公開日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願日】平成25年1月22日(2013.1.22)
【分割の表示】特願2008−38075(P2008−38075)の分割
【原出願日】平成20年2月19日(2008.2.19)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
【復代理人】
【識別番号】100085545
【弁理士】
【氏名又は名称】松井 光夫
【復代理人】
【識別番号】100118599
【弁理士】
【氏名又は名称】村上 博司
【Fターム(参考)】
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