歪検知装置及びその製造方法
【課題】微小領域で歪を高感度に検知することができる歪検知装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体回路部と、半導体回路部の上に設けられた検知部と、を含む歪検知装置が提供される。半導体回路部は、半導体基板上に設けられたトランジスタを有する。検知部は、トランジスタの上方に設けられた空洞部と、空洞部と並置された非空洞部と、を有する。検知部は、可動梁、歪検知素子部、第１、第２埋め込み配線を含む。可動梁は、固定部分及び可動部分を有し、第１、第２配線層を含む。固定部分は非空洞部に固定される。可動部分は、固定部分から空洞部に延びトランジスタと離間する。歪検知素子部は、可動部分に固定され、第１、第２配線層と電気的に接続され、第１磁性層を含む。第１、第２埋め込み配線は、非空洞部に設けられ、第１、第２配線層と半導体回路部とを電気的に接続する。
【解決手段】実施形態によれば、半導体回路部と、半導体回路部の上に設けられた検知部と、を含む歪検知装置が提供される。半導体回路部は、半導体基板上に設けられたトランジスタを有する。検知部は、トランジスタの上方に設けられた空洞部と、空洞部と並置された非空洞部と、を有する。検知部は、可動梁、歪検知素子部、第１、第２埋め込み配線を含む。可動梁は、固定部分及び可動部分を有し、第１、第２配線層を含む。固定部分は非空洞部に固定される。可動部分は、固定部分から空洞部に延びトランジスタと離間する。歪検知素子部は、可動部分に固定され、第１、第２配線層と電気的に接続され、第１磁性層を含む。第１、第２埋め込み配線は、非空洞部に設けられ、第１、第２配線層と半導体回路部とを電気的に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、歪検知装置及びその製造方法に関する。
【背景技術】
【０００２】
微小領域でも高感度に歪を測定することができる歪センサが必要とされている。例えば、圧力変動を振動により検出する音響検出部を有する半導体センサチップと制御回路チップとをボンディングワイヤで電気的に接続する構成がある。しかしながら、この構成においては、装置の小型化が困難であり、微小領域で歪を高感度に測定することが困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−５０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、微小領域で歪を高感度に検知することができる歪検知装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体回路部と、検知部と、を含む歪検知装置が提供される。前記半導体回路部は、半導体基板と、前記半導体基板の主面上に設けられたトランジスタと、を有する。前記検知部は、前記半導体回路部の上に設けられる。前記検知部は、前記トランジスタの上方に設けられた空洞部と、前記主面に対して平行な平面内で前記空洞部と並置された非空洞部と、を有する。前記検知部は、可動梁と、歪検知素子部と、第１埋め込み配線と、第２埋め込み配線と、を含む。前記可動梁は、固定部分と、可動部分と、を有する。前記可動梁は、第１配線層と、第２配線層と、を含む。前記固定部分は、前記非空洞部に固定される。前記可動部分は、前記固定部分から前記空洞部に延び前記トランジスタと離間し前記トランジスタと間の距離が可変である。前記第１配線層と前記第２配線層とは、前記固定部分から前記可動部分に向けて延びる。前記歪検知素子部は、前記可動部分に固定される。前記歪検知素子部の一端は前記第１配線層と電気的に接続される。前記歪検知素子部の他端は、前記第２配線層と電気的に接続される。前記歪検知素子部は、第１磁性層を含む。前記第１埋め込み配線は、前記非空洞部に設けられ、前記第１配線層と前記半導体回路部とを電気的に接続する。前記第２埋め込み配線は、前記非空洞部に設けられ、前記第２配線層と前記半導体回路部とを電気的に接続する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る歪検知装置を示す模式的斜視図である。
【図２】第１の実施形態に係る歪検知装置の一部を示す模式的斜視図である。
【図３】図３（ａ）〜図３（ｃ）は、第１の実施形態に係る歪検知装置の動作を示す模式的斜視図である。
【図４】第１の実施形態に係る歪検知装置の一部を示す模式的斜視図である。
【図５】第１の実施形態に係る歪検知装置の一部を示す模式的斜視図である。
【図６】図６（ａ）〜図６（ｃ）は、第１の実施形態に係る歪検知装置の一部を示す模式図である。
【図７】図７（ａ）〜図７（ｃ）は、第１の実施形態に係る歪検知装置の一部を示す模式図である。
【図８】図８（ａ）〜図８（ｃ）は、第１の実施形態に係る歪検知装置の一部を示す模式図である。
【図９】第１の実施形態に係る別の歪検知装置を示す模式的斜視図である。
【図１０】第１の実施形態に係る別の歪検知装置の一部を示す模式的斜視図である。
【図１１】第１の実施形態に係る別の歪検知装置の一部を示す模式的斜視図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第１の実施形態に係る別の歪検知装置及び電子機器を示す模式図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１６】図１６（ａ）及び図１６（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１７】図１７（ａ）及び図１７（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１８】図１８（ａ）及び図１８（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１９】図１９（ａ）及び図１９（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２０】図２０（ａ）及び図２０（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２１】図２１（ａ）及び図２１（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２２】図２２（ａ）及び図２２（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２３】図２３（ａ）及び図２３（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２４】図２４（ａ）及び図２４（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２５】図２５（ａ）〜図２５（ｃ）は、第１の実施形態に係る歪検知装置の一部を示す模式図である。
【図２６】図２６（ａ）及び図２６（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２７】図２７（ａ）及び図２７（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２８】図２８（ａ）及び図２８（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２９】図２９（ａ）及び図２９（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図３０】図３０（ａ）及び図３０（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図３１】図３１（ａ）及び図３１（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図３２】図３２（ａ）及び図３２（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図３３】図３３（ａ）及び図３３（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図３４】第１の実施形態に係る別の歪検知装置を示す模式的斜視図である。
【図３５】第２の実施形態に係る歪検知装置の製造方法を示すフローチャート図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る歪検知装置の構成を例示する模式的斜視図である。
図１では、図を見やすくするために、絶縁部分を省略し、導電部分が主に描かれている。
【０００９】
図１に表したように、本実施形態に係る歪検知装置３１０は、半導体回路部１１０と、検知部１２０と、を含む。
【００１０】
半導体回路部１１０は、半導体基板１１１と、トランジスタ１１２と、を有する。
半導体基板１１１は、半導体基板１１１の主面１１１ａを有する。半導体基板１１１は、主面１１１ａに設けられた素子領域１１１ｂを有する。トランジスタ１１２は、素子領域１１１ｂに設けられる。
【００１１】
半導体回路部１１０は、処理回路１１３を含んでも良い。処理回路１１３は、素子領域１１１ｂに設けられても良く、それ以外の領域に設けられても良い。処理回路１１３は半導体回路部１１０の任意の場所に設けられる。処理回路１１３は、素子領域１１１ｂに設けられるトランジスタ１１２を含んでも良い。
【００１２】
検知部１２０は、半導体回路部１１０の上に設けられる。
【００１３】
検知部１２０は、空洞部７０と、非空洞部７１と、を有する。空洞部７０は、トランジスタ１１２の上方に設けられる。空洞部７０は、少なくとも、素子領域１１１ｂの上に設けられる。非空洞部７１は、主面１１１ａに対して平行な平面内で空洞部７０と並置される。
【００１４】
空洞部７０は、非空洞部７１を形成する材料が設けられていない部分である。空洞部７０内は、真空（１気圧よりも低い低圧状態）でも良く、空洞部７０内に、空気や不活性ガスなどの気体が充填されていても良い。また、空洞部７０内に、液体が充填されていても良い。空洞部７０内には、後述する可動部分が動けるように、変形可能な物質が配置されていても良い。
【００１５】
ここで、主面１１１ａに対して平行な面をＸ−Ｙ平面とする。Ｘ−Ｙ平面に対して垂直な方向をＺ軸方向とする。検知部１２０は、半導体回路部１１０とＺ軸方向に沿って積層されている。
【００１６】
非空洞部７１は、空洞部７０を取り囲んでも良い。
【００１７】
検知部１２０は、可動梁６０と、歪検知素子部５０と、第１埋め込み配線６１ｃと、第２埋め込み配線６２ｃと、を含む。
【００１８】
可動梁６０は、固定部分６３と、可動部分６４と、を有する。可動梁６０は、第１配線層６１と、第２配線層６２と、を含む。
【００１９】
固定部分６３は、非空洞部７１に固定される。可動部分６４は、固定部分６３から空洞部７０に延びる。可動部分６４は、トランジスタ１１２と離間している。可動部分６４とトランジスタ１１２との間の距離が可変である。第１配線層６１及び第２配線層６２は、固定部分６３から可動部分６４に向けて延びる。
【００２０】
この例では、可動梁６０は、Ｘ軸方向（Ｘ−Ｙ平面内の１つの方向）に沿って延びる。すなわち、固定部分６３から可動部分６４に向かう方向は、Ｘ軸方向に沿っている。Ｘ軸方向に対して垂直でＺ軸方向に対して垂直な軸をＹ軸方向とする。
【００２１】
歪検知素子部５０は、可動部分６４に固定されている。歪検知素子部５０の一端は、第１配線層６１と電気的に接続されている。歪検知素子部５０の他端は、第２配線層６２と電気的に接続されている。歪検知素子部５０は、後述する第１磁性層を含む。
【００２２】
第１埋め込み配線６１ｃは、非空洞部７１に設けられる。第１埋め込み配線６１ｃは、第１配線層６１の固定部分６３側の端と半導体回路部１１０とを電気的に接続する。
【００２３】
第２埋め込み配線６２ｃは、非空洞部７１に設けられる。第２埋め込み配線６２ｃは、第２配線層６２の固定部分６３側の端と半導体回路部１１０とを電気的に接続する。
【００２４】
例えば、第１埋め込み配線６１ｃと第２埋め込み配線６２ｃとは、Ｚ軸方向に沿う部分を有する。
【００２５】
本実施形態に係る歪検知装置３１０においては、可動部分６４とトランジスタ１１２との間の距離が変化可能である。この距離の変化に応じて、歪検知素子部５０に加わる歪の量が変化し、その歪量の変化に応じて、第１磁性層の磁化方向が変化する。この磁化方向の変化に伴って、歪検知素子部５０の一端と他端との間の電気抵抗が変化する。この電気抵抗の変化は、例えばＭＲ効果に基づく。これにより、微小領域で歪を高感度に検知することができる。
【００２６】
この例では、可動部分６４は、第１配線層６１と積層されたダイアフラム部６１ｂを有している。この例では、ダイアフラム部６１ｂの一部の上に第１配線層６１が延びている。
【００２７】
本願明細書において、積層されている状態は、直接重ねられる状態に加え、間に別の要素が挿入された状態で重ねられる状態を含む。また、上に設けられている状態は、接して上に配置される状態に加え、間に別の要素が挿入されて上に配置される状態を含む。
【００２８】
ダイアフラム部６１ｂの面積は、第１配線層６１の面積よりも大きい。ダイアフラム部６１ｂを設けることで、外部からの外力が効率よく歪検知素子部５０に伝わる。これにより、歪検知の感度が高くなる。また、ダイアフラム部６１ｂを設けることで、形状が規定された構造物の上での歪検知が可能になるので、外力と歪との関係が一定となる。例えば、歪量から外力への換算が一意となり、使い易くなる。
【００２９】
また、この例では、歪検知素子部５０に、歪抵抗変化部５０ｓと、バイアス磁界を歪抵抗変化部５０ｓに印加するバイアス層５５ａ及び５５ｂ（例えばハードバイアス層）と、が設けられている。バイアス層５５ａ及び５５ｂは、必要に応じて設けられ、場合によっては省略できる。バイアス層５５ａ及び５５ｂについては後述する。以下、歪抵抗変化部５０ｓについて説明する。
【００３０】
図２は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式的斜視図である。
図２に表したように、歪抵抗変化部５０ｓ（歪検知素子部５０）は、例えば、第１磁性層１０と、第２磁性層２０と、第１磁性層１０と第２磁性層２０との間に設けられた中間層３０と、を含む。中間層３０は、非磁性層である。
【００３１】
この例では、第１磁性層１０は、磁化自由層である。第２磁性層２０は、例えば、磁化固定層または磁化自由層である。
【００３２】
以下では、歪検知素子部５０の動作の例について、第２磁性層２０が磁化固定層であり、第１磁性層１０が磁化自由層である場合について説明する。歪検知素子部５０においては、強磁性体が有する「逆磁歪効果」と、歪抵抗変化部５０ｓで発現する「ＭＲ効果」と、が利用される。
【００３３】
「ＭＲ効果」は、磁性体を有する積層膜において、外部磁界が印加されたときに、磁性体の磁化の変化によって積層膜の電気抵抗の値が変化する現象である。ＧＭＲ（Giant magnetoresistance）効果、ＴＭＲ(Tunneling magnetoresistance)効果などがある。歪抵抗変化部５０ｓに電流を流すことで、磁化の向きの相対角度の変化を電気抵抗変化として読み取ることで、ＭＲ効果は発現する。例えば、歪検知素子部５０に加わる応力に基づいて、歪抵抗変化部５０ｓに引っ張り応力が加わる。第１磁性層１０（磁化自由層）の磁化の向きと、第２磁性層２０に加わる引っ張り応力の方向と、が異なるときに、逆磁歪効果によりＭＲ効果が発現する。低抵抗状態の抵抗をＲとし、ＭＲ効果によって変化する電気抵抗の変化量をΔＲとしたときに、ΔＲ／Ｒを「ＭＲ変化率」という。
【００３４】
図３（ａ）〜図３（ｃ）は、第１の実施形態に係る歪検知装置の動作を例示する模式的斜視図である。
これらの図は、歪検知素子部５０の状態を例示している。これらの図は、歪検知素子部５０における磁化の方向と、引っ張り応力の方向と、の関係を例示している。
【００３５】
図３（ａ）は、引っ張り応力が印加されていない状態を示す。このとき、この例では、第２磁性層２０（磁化固定層）の磁化の向きは、第１磁性層１０（磁化自由層）の磁化の向きと、同じである。
【００３６】
図３（ｂ）は、引っ張り応力が印加された状態を示している。この例では、Ｘ軸方向に沿って引っ張り応力が印加されている。例えば、可動部分６４の変形により、例えばＸ軸方向に沿った引っ張り応力が印加される。すなわち、引っ張り応力は、第２磁性層２０（磁化固定層）及び第１磁性層１０（磁化自由層）の磁化の向き（この例では、Ｙ軸方向）に対して直交方向に印加される。このとき、引っ張り応力の方向と同じ方向になるように、第１磁性層１０（磁化自由層）の磁化が回転する。これを「逆磁歪効果」という。このとき、第２磁性層２０（磁化固定層）の磁化は固定されている。よって、第１磁性層１０（磁化自由層）の磁化が回転することで、第２磁性層２０（磁化固定層）の磁化の向きと、第１磁性層１０（磁化自由層）の磁化の向きと、の相対角度が変化する。
【００３７】
この図には、第２磁性層２０（磁化固定層）の磁化の方向が一例として図示されており、磁化の方向は、この図に示した方向でなくても良い。
【００３８】
逆磁歪効果においては、強磁性体の磁歪定数の符号によって磁化の容易軸が変化する。大きな逆磁歪効果を示す多くの材料は、磁歪定数が正の符号を持つ。磁歪定数が正の符号である場合には、上述のように引っ張り応力が加わる方向が磁化容易軸となる。このときには、上記のように、第１磁性層１０（磁化自由層）の磁化は、磁化容易軸の方向に回転する。
【００３９】
例えば、第１磁性層１０（磁化自由層）の磁歪定数が正である場合には、第１磁性層１０（磁化自由層）の磁化の方向は、引っ張り応力が加わる方向とは異なる方向に設定する。
【００４０】
一方、磁歪定数が負である場合には、引っ張り応力が加わる方向に垂直な方向が磁化容易軸となる。
図３（ｃ）は、磁歪定数が負である場合の状態を例示している。この場合には、第１磁性層１０（磁化自由層）の磁化の方向は、引っ張り応力が加わる方向（この例ではＸ軸方向）に対して垂直な方向とは異なる方向に設定する。
この図には、第２磁性層２０（磁化固定層）の磁化の方向が一例として図示されており、磁化の方向は、この図に示した方向でなくても良い。
【００４１】
第１磁性層１０の磁化と第２磁性層２０の磁化との間の角度に応じて、歪検知素子部５０（歪抵抗変化部５０ｓ）の電気抵抗が、例えば、ＭＲ効果によって変化する。
【００４２】
磁歪定数（λｓ）は、外部磁界を印加して強磁性層をある方向に飽和磁化させたときの形状変化の大きさを示す。外部磁界がない状態で長さＬであるときに、外部磁界が印加されたときにΔＬだけ変化したとすると、磁歪定数λｓは、ΔＬ／Ｌで表される。この変化量は磁界の大きさによって変わるが、磁歪定数λｓは十分な磁界が印加され、磁化が飽和された状態のΔＬ／Ｌとしてあらわす。
【００４３】
例えば、第２磁性層２０が磁化固定層である場合、第２磁性層２０には、例えば、ＣｏＦｅ合金、ＣｏＦｅＢ合金及びＮｉＦｅ合金等を用いることができる。第２磁性層２０の厚さは、例えば２ナノメートル（ｎｍ）以上６ｎｍ以下である。
【００４４】
中間層３０には、金属または絶縁体を用いることができる。金属としては、例えば、Ｃｕ、Ａｕ及びＡｇ等を用いることができる。金属の場合、中間層３０の厚さは、例えば１ｎｍ以上７ｎｍ以下である。絶縁体としては、例えば、マグネシウム酸化物（ＭｇＯ等）、アルミ酸化物（Ａｌ２Ｏ３等）、チタン酸化物（ＴｉＯ等）、及び、亜鉛酸化物（ＺｎＯ等）を用いることができる。絶縁体の場合、中間層３０の厚さは、例えば０．６ｎｍ以上２．５ｎｍ以下である。
【００４５】
第１磁性層１０が磁化自由層である場合、第１磁性層１０には、例えば、ＦｅＣｏ合金、及び、ＮｉＦｅ合金等を用いることができる。この他、第１磁性層１０には、Ｆｅ−Ｃｏ−Ｓｉ−Ｂ合金、λｓ＞１００ｐｐｍを示すＴｂ−Ｍ−Ｆｅ合金（Ｍは、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ）、Ｔｂ−Ｍ１−Ｆｅ−Ｍ２合金（Ｍ１は、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｍ２は、Ｔｉ，Ｃｒ，Ｍｎ，Ｃｏ，Ｃｕ，Ｎｂ，Ｍｏ，Ｗ，Ｔａ）、Ｆｅ−Ｍ３−Ｍ４−Ｂ合金（Ｍ３は、Ｔｉ，Ｃｒ，Ｍｎ，Ｃｏ，Ｃｕ，Ｎｂ，Ｍｏ，Ｗ，Ｔａ、Ｍ４は、Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｔｂ，Ｄｙ，Ｅｒ）、Ｎｉ、Ａｌ−Ｆｅやフェライト（Ｆｅ３Ｏ４、（ＦｅＣｏ）３Ｏ４）など）等を用いることができる。第１磁性層１０の厚さは、例えば２ｎｍ以上である。
【００４６】
第１磁性層１０は、２層構造を有することができる。この場合、第１磁性層１０は、ＦｅＣｏ合金の層と、ＦｅＣｏ合金の層と積層された以下の層と、を含むことができる。ＦｅＣｏ合金の層と積層されるのは、Ｆｅ−Ｃｏ−Ｓｉ−Ｂ合金、λｓ＞１００ｐｐｍを示すＴｂ−Ｍ−Ｆｅ合金（Ｍは、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ）、Ｔｂ−Ｍ１−Ｆｅ−Ｍ２合金（Ｍ１は、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｍ２は、Ｔｉ，Ｃｒ，Ｍｎ，Ｃｏ，Ｃｕ，Ｎｂ，Ｍｏ，Ｗ，Ｔａ）、Ｆｅ−Ｍ３−Ｍ４−Ｂ合金（Ｍ３は、Ｔｉ，Ｃｒ，Ｍｎ，Ｃｏ，Ｃｕ，Ｎｂ，Ｍｏ，Ｗ，Ｔａ、Ｍ４は、Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｔｂ，Ｄｙ，Ｅｒ）、Ｎｉ、Ａｌ−Ｆｅやフェライト（Ｆｅ３Ｏ４、（ＦｅＣｏ）３Ｏ４）など）等から選択される材料の層である。
【００４７】
例えば、中間層３０が金属の場合は、ＧＭＲ（Giant Magnetoresistance）効果が発現する。中間層３０が絶縁体の場合は、ＴＭＲ（Tunneling Magnetoresistance）効果が発現する。例えば、歪検知素子部５０においては、例えば、歪抵抗変化部５０ｓの積層方向に沿って電流を流すＣＰＰ（Current Perpendicular to Plane）−ＧＭＲ効果が用いられる。
【００４８】
また、中間層３０として、絶縁層の一部に１ｎｍ以上５ｎｍ程度の幅（例えば径）の金属電流パスが膜厚方向に貫通して複数形成された、ＣＣＰ（Current-Confined-Path）スペーサー層を用いることができる。この場合も、ＣＣＰ−ＧＭＲ効果が用いられる。
【００４９】
このように、本実施形態においては、歪検知素子部５０における逆磁歪現象が用いられる。これにより、高感度な検知が可能になる。逆磁歪効果を用いる場合、例えば、外部から加えられる歪に対して、第１磁性層１０及び第２磁性層２０の少なくともいずれかの磁性層の磁化方向が変化させられる。外部から加えられる歪（有無及びその程度など）によって、２つの磁性層の磁化の相対的な角度が変わる。外部から加えられる歪によって電気抵抗が変わるため、歪検知素子部５０は、歪センサとして機能する。
【００５０】
図４は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式的斜視図である。
図４に表したように、歪検知素子部５０は、例えば、第１電極５１と、第２電極５２と、を含む。第１電極５１と第２電極５２との間に歪抵抗変化部５０ｓが設けられている。この例では、歪抵抗変化部５０ｓにおいては、第１電極５１の側から第２電極５２に向けて、バッファ層４１（兼シード層、厚さ数ｎｍ）、反強磁性層４２（厚さ数ｎｍ）、磁性層４３（厚さ数ｎｍ）、Ｒｕ層４４、第２磁性層２０（厚さ数ｎｍ）、中間層３０（厚さ数ｎｍ）、第１磁性層１０及びキャップ層４５（厚さ数ｎｍ）が、この順で設けられている。
【００５１】
第２磁性層２０には、例えば、磁性積層膜が用いられる。第１磁性層１０は、磁性積層膜１０ａ（厚さ約１ｎｍ）と、磁性積層膜１０ａとキャップ層４５との間に設けられた高磁歪磁性膜１０ｂ（厚さ数ｎｍ）と、を含む。
【００５２】
第１電極５１及び第２電極５２には、例えば、非磁性体であるＡｕ、Ｃｕ、Ｔａ、Ａｌ等を用いることができる。第１電極５１及び第２電極５２として、軟磁性体の材料を用いることで、歪抵抗変化部５０ｓに影響を及ぼす外部からの磁気ノイズを低減することができる。軟磁性体の材料としては、例えば、パーマロイ（ＮｉＦｅ合金）や珪素鋼（ＦｅＳｉ合金）を用いることができる。歪検知素子部５０は、アルミ酸化物（例えばＡｌ２Ｏ３）やシリコン酸化物（例えばＳｉＯ２）等の絶縁体で覆われる。
【００５３】
第１磁性層１０及び第２磁性層２０の少なくともいずれかの磁性層の磁化方向は、応力に応じて変化する。少なくともいずれかの磁性層（応力に応じて磁化方向が変化する磁性層）の磁歪定数の絶対値は、例えば、１０−５以上に設定する。これにより、逆磁歪効果によって、外部から加えられる歪みに応じて磁化の方向が変化する。例えば、第１磁性層１０及び第２磁性層２０の少なくともいずれかには、Ｆｅ、Ｃｏ及びＮｉなどのような金属または、それらを含む合金などが用いられる。用いる元素や添加元素などによって、磁歪定数は大きく設定される。
【００５４】
例えば、中間層３０としてＭｇＯのような酸化物が用いられる。ＭｇＯ層上の磁性層は、一般的にプラスの磁歪定数を有する。例えば、中間層３０の上に第１磁性層１０を形成する場合、第１磁性層１０として、ＣｏＦｅＢ／ＣｏＦｅ／ＮｉＦｅの積層構成の磁化自由層を用いる。最上層のＮｉＦｅ層をＮｉリッチにすると、ＮｉＦｅ層の磁歪定数はマイナスでその絶対値が大きくなる。酸化物層上のプラスの磁歪が打ち消されることを抑制するために、最上層のＮｉＦｅ層のＮｉ組成は、一般的に用いられるＮｉ８１Ｆｅ１９のパーマロイ組成と比較して、Ｎｉリッチにしない。具体的には、最上層のＮｉＦｅ層におけるＮｉの比率は、８０原子パーセント（ａｔｏｍｉｃ％）未満とすることが好ましい。第１磁性層１０を磁化自由層とする場合には、第１磁性層１０の厚さは、例えば、１ｎｍ以上２０ｎｍ以下が好ましい。
【００５５】
第１磁性層１０が磁化自由層である場合において、第２磁性層２０は、磁化固定層でも磁化自由層でも良い。第２磁性層２０が磁化固定層である場合、外部から歪が加えられても第２磁性層２０の磁化の方向は実質的に変化しない。そして、第１磁性層１０と第２磁性層２０との間での相対的な磁化の角度によって電気抵抗が変化する。電気抵抗の違いによって歪の有無が検知される。
【００５６】
第１磁性層１０及び第２磁性層２０の両方が磁化自由層である場合には、例えば、第１磁性層１０の磁歪定数は、第２磁性層２０の磁歪定数とは異なるように設定される。
【００５７】
第２磁性層２０が磁化固定層である場合も磁化自由層である場合も、第２磁性層２０の厚さは、例えば１ｎｍ以上２０ｎｍ以下が好ましい。
【００５８】
例えば、第２磁性層２０が磁化固定層である場合、例えば、第２磁性層２０には、反磁性層／磁性層／Ｒｕ層／磁性層の積層構造を用いたシンセティックＡＦ構造などを用いることができる。反磁性層には、例えばＩｒＭｎなどが用いられる。また、後述するように、ハードバイアス層を設けても良い。
【００５９】
歪検知素子部５０では、磁性層のスピンが用いられる。歪検知素子部５０に必要な面積は、極めて小さいサイズで十分である。歪検知素子部５０の面積は、例えば、１０ｎｍ×１０ｎｍ〜２０ｎｍ×２０ｎｍ以下程度で十分である。
【００６０】
例えば、歪検知素子部５０のＸ軸方向（固定部分６３から可動部分６４に向かう第１方向）に沿った長さは、２０ｎｍ以上１０μｍ以下である。歪検知素子部５０のＸ軸方向に沿った長さは、１００ｎｍ以上３μｍ以下であることが好ましい。
【００６１】
例えば、歪検知素子部５０のＹ軸方向（Ｘ軸方向に対して垂直で、Ｘ−Ｙ平面に対して平行な方向）に沿った長さは、２０ｎｍ以上１０μｍ以下である。歪検知素子部５０のＹ軸方向に沿った長さは、１００ｎｍ以上３μｍ以下であることが好ましい。
【００６２】
例えば、歪検知素子部５０のＺ軸方向（Ｘ−Ｙ平面に対して垂直な方向）に沿った長さは、２０ｎｍ以上１００ｎｍ以下である。
【００６３】
歪検知素子部５０のＸ軸方向に沿った長さは、歪検知素子部５０のＹ軸方向に沿った長さと同じでも良く、異なっても良い。歪検知素子部５０のＸ軸方向に沿った長さが、歪検知素子部５０のＹ軸方向に沿った長さと異なるときに、形状磁気異方性が生じる。これにより、ハードバイアス層で得られる作用と同様の作用を得ることもできる。
【００６４】
歪検知素子部５０において流される電流の向きは、第１磁性層１０から第２磁性層２０に向かう方向でも良く、第２磁性層２０から第１磁性層１０に向かう方向でも良い。
【００６５】
図５は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式的斜視図である。
図５に表したように、この例では、歪検知素子部５０は、バイアス層５５ａ及び５５ｂ（ハードバイアス層）をさらに含む。バイアス層５５ａ及び５５ｂは、歪抵抗変化部５０ｓに対向して設けられる。
【００６６】
この例では、第２磁性層２０が磁化固定層である。バイアス層５５ａ及び５５ｂは、第２磁性層２０に並置される。バイアス層５５ａ及び５５ｂの間に、歪抵抗変化部５０ｓが配置される。バイアス層５５ａと歪抵抗変化部５０ｓとの間に絶縁層５４ａが設けられる。バイアス層５５ｂと歪抵抗変化部５０ｓとの間に絶縁層５４ｂが設けられる。
【００６７】
バイアス層５５ａ及び５５ｂは、第１磁性層１０にバイアス磁界を印加する。これにより、第１磁性層１０の磁化方向を適正な位置にバイアスすることが可能になるとともに、単一磁区化することが可能となる。
【００６８】
バイアス層５５ａ及び５５ｂのそれぞれの大きさ（この例ではＹ軸方向に沿った長さ）は、例えば、１００ｎｍ以上１０μｍ以下である。
【００６９】
絶縁層５４ａ及び５４ｂのそれぞれの大きさ（この例ではＹ軸方向に沿った長さ）は、例えば、１ｎｍ以上５ｎｍ以下である。
【００７０】
本実施形態に係る歪検知装置３１０においては、トランジスタ１１２が形成された基板の上方に、歪検知素子部５０が形成されている。トランジスタ１１２と、歪検知素子部５０とは、実装工程で用いられるようなワイヤではなく、ウェーハ製造工程で一貫して形成される配線層で接続されている。これにより、歪検知装置の小型化が可能になり、微小領域で歪を高感度に検知することができる。
【００７１】
トランジスタと歪検知素子部とを共通の基板上に形成することで、例えば、演算回路、増幅回路及び通信回路などの、センサで得られた情報を処理する回路（処理回路１１３など）を歪検知素子部５０と同じ基板上に形成することができる。高感度なセンサを演算回路と一体として形成することで、システム全体としてみたときに、小型化が実現できる。また、低消費電力化を実現することができる。
【００７２】
本実施形態においては、例えば、高感度のセンサを用い、さらに、そのセンサで得られた信号を演算処理する回路が、共通の基板上にシステムオンチップとして実現される。
【００７３】
トランジスタ１１２の上方に可動部分６４（ダイアフラム部６１ｂ）を設ける場合、現実的に得られる可動範囲（Ｚ軸方向に沿った距離）は、１０μｍ以下である。実際には、さらに小さい可動範囲のほうが形成しやすい。このような小さい可動範囲の場合でも歪を正確に測定するためには、歪センサとして非常に高感度なものが必要となる。また、微小点接触状態においても圧力を正確に測定するために、ダイアフラムの面積も小さいことが望ましい。ダイアフラムが小さくなると、ダイアフラムの膜厚を薄くしなければ、たわみ量も小さくなってしまい、感度良く測定することができない。外部環境で壊れにくい状態で圧力センサとして使用するためには、ダイアフラムの膜厚もあまり薄くすることはできないため、ダイアフラム径が小さくなると、圧力センサの感度も悪くなってしまう。
【００７４】
以上のように、ダイアフラムの上下可動範囲が小さいこと、および、ダイアフラムの直径が小さい状態で使うこと、の２つの状況を実現しようとすると、歪センサとしては感度が高いものが望まれる。実施形態に係る歪検知素子部５０は、この要求を満たすため、このようなことが可能になる。
【００７５】
実施形態に係る歪検知素子部５０においては、実質的に素子サイズの大きさに依存せず、小さい素子面積でも高い歪感度αを実現することができる。歪感度αは、例えば、α＝（ΔＲ／Ｒｍｉｎ）／εで表される。Ｒｍｉｎは、低い状態の抵抗であり、ΔＲは、抵抗変化量である。εは、歪であり、Δｌ／ｌで表される。ここで、ｌは初期の長さであり、Δｌは変位量である。
【００７６】
例えば、Ｓｉを用いたピエゾ抵抗型歪センサの場合には、歪感度αは用いる材料で決まり、例えば歪感度αは、約１３０である。また、Ｓｉを用いたピエゾ抵抗型歪センサの場合には、一辺が１００μｍ程度の素子の面積が必要である。単位面積あたりの歪感度αは、例えば１３０／１００μｍ２であり、約１０１０となる。
【００７７】
一方、本実施形態に係る歪検知素子部５０（スピン歪センサ）の場合には、歪感度αに上限はなく、１０００程度のものは容易に実現できる。この歪感度αを実現するために必要な素子面積は、一辺が２０ｎｍ程度である。このため、例えば、単位面積あたりの歪感度αは、約１０１７となる。このように、実施形態においては、従来のＳｉを用いたＭＥＭＳ構造（Ｓｉ−ＭＥＭＳ：Micro Electro Mechanical Systems）の圧力センサの場合と比較して、約７桁の単位面積あたりの感度向上が可能になる。
【００７８】
本実施形態によれば、スピン歪センサ技術を用いることで、高い歪感度が得られ、例えば、演算回路を混載した歪・圧力センサの実現が可能となる。
【００７９】
図６（ａ）〜図６（ｃ）は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式図である。
これらの図は、検知部１２０の１つの例である検知部１２１の構成を示している。図６（ａ）は斜視図である。図６（ｂ）は、平面図である。図６（ｃ）は、図６（ａ）のＡ１−Ａ２線断面図である。
【００８０】
図６（ａ）に表したように、可動部分６４は、空洞部７０の中において、Ｚ軸方向に沿って動く。検知部１２１（検知部１２０）の厚さＬｚ（Ｚ軸方向に沿った長さ）は、例えば、１μｍ以上１０μｍ以下である。この例では、ダイアフラム部６１ｂが設けられている。可動部分６４のサイズは、ダイアフラム部６１ｂのサイズとなる。
【００８１】
図６（ｂ）に表したように、可動部分６４は、ダイアフラム部６１ｂを含む。ダイアフラム部６１ｂのＹ軸方向（固定部分６３から可動部分６４に向かうＸ軸方向に対して垂直で主面１１１ａに対して平行な方向）に沿った幅は、第１配線層６１及び第２配線層６２のＹ軸方向に沿った幅よりも広い。
【００８２】
Ｘ軸方向に沿った可動部分６４の長さＬｘ（ダイアフラム部６１ｂのＸ軸方向に沿った長さに相当）は、１０μｍ以上５００μｍ以下である。長さＬｘは、５０μｍ以上２００μｍ以下であることが好ましい。また、Ｙ軸方向に沿った可動部分６４の長さＬｙ（ダイアフラム部６１ｂのＹ軸方向に沿った長さに相当）は、１０μｍ以上５００μｍ以下である。長さＬｙは、５０μｍ以上２００μｍ以下であることが好ましい。
【００８３】
長さＬｘは、長さＬｙ以上であることが好ましい。例えば、長さＬｘは、長さＬｙの１．５倍以上５倍以下である。
【００８４】
ダイアフラム部６１ｂの一部は、固定部分６３として、非空洞部７１に固定されていても良い。ダイアフラム部６１ｂのうちで非空洞部７１に固定されている部分の幅Ｌ１（Ｘ軸方向に沿った幅）は、例えば、長さＬｘの１／１０以上１／３以下である。
【００８５】
図６（ｃ）に表したように、可動部分６４（ダイアフラム部６１ｂ）はＺ軸方向に沿って撓む。空洞部７０のＺ軸方向に沿う高さＬｚ７０は、例えば、１μｍ以上１０μｍ以下である。可動部分６４は、空洞部７０の中で動く。可動部分６４（ダイアフラム部６１ｂ）の先端のＺ軸方向に沿う移動の距離（Ｚ軸方向に沿う距離）は、例えば、１μｍ以上１０μｍ以下である。可動部分６４とトランジスタ１１２（半導体回路部１１０）との間の距離は、例えば、１μｍ以上１０μｍ以下の範囲で変化する。
【００８６】
可動部分６４（ダイアフラム部６１ｂ）の動きに応じて、歪検知素子部５０に応力が加わる。この応力に応じて、歪検知素子部５０の電気抵抗が変化する。
【００８７】
第１埋め込み配線６１ｃ、第２埋め込み配線６２ｃ、第１配線層６１及び第２配線層６２を介して、歪検知素子部５０に電流が流され、電気抵抗が検知される。これにより、可動部分６４（ダイアフラム部６１ｂ）に加えられる応力が検知される。すなわち、歪検知装置３１０に加わる歪みが検知される。
【００８８】
第１埋め込み配線６１ｃ、第２埋め込み配線６２ｃ、第１配線層６１及び第２配線層６２には、例えば、Ｃｕ及びＡｌなどの金属が用いられる。
【００８９】
ダイアフラム部６１ｂには、例えば、ＳｉＯ２、アモルファスＳｉ、各種酸化物、及び、各種窒化物の単層膜または積層膜などが用いられる。なお、後述するように、第１配線層６１（第１配線層６１層及び第２配線層６２の少なくともいずれか）が、ダイアフラム部６１ｂの機能を果たすこともできる。この場合には、ダイアフラム部６１ｂ（第１配線層６１）には、Ｃｕ及びＡｌなどの金属が用いられる。このように、実施形態においては、トランジスタ１１２と混載されたダイアフラムの構成が採用される。
【００９０】
一方、従来のＳｉ−ＭＥＭＳではＳＯＩ（Silicon on insulator）基板が用いられる。この場合には、ＳＯＩが設けられる基板（Ｓｉ単結晶基板）の裏面が選択的に除去され、ＳＯＩの酸化膜がダイアフラムとなり、ＳＯＩのシリコン膜が能動部となる。従来の構成においては、ＳＯＩ基板を用いる発想であるため、使用できる膜の材料が、酸化膜と、その上に形成されたシリコン膜に限定される。これは、ＲＩＥ（Reactive Ion Etching）プロセスなどでエッチングすることが、単結晶Ｓｉを歪センサとして用いるためには必要であるためである。基板裏面からエッチングするプロセスとなるため、必然的に基板上に形成するトランジスタの上に、ダイアフラムを形成するということが極めて困難というのが従来の発想である。また、このように単結晶Ｓｉを歪センサとして用いる場合には、ダイアフラムの材料は、必然的に上述のような極めて限定された材料となってしまう。
【００９１】
これに対して、実施形態においては、トランジスタ１１２上に、後述する犠牲層が形成され、犠牲層の上に可動部分６４が形成される。例えば、トランジスタ１１２上に形成された犠牲層の上に成膜された膜が、ダイアフラム部６１ｂとして用いられる。そのため、ダイアフラム部６１ｂとして任意の材料を用いることが可能である。これにより、材料を適切に選択することで、ダイアフラム特性が向上でき、さらに、例えば、ダイアフラム部６１ｂの応力を実質的にゼロにすることができる。また、ＳＯＩ基板以外の基体の上に形成したダイアフラム上に単結晶Ｓｉを形成することは極めて困難だが、スピン歪センサならば形成することが可能となる。
【００９２】
実施形態においては、犠牲層の上に可動部分６４を形成し、犠牲層を犠牲層の上面から除去する構成を採用する。この場合、犠牲層を厚くすることが困難であるため、可動部分６４の可動範囲は、ＳＯＩ基板を用いたＳｉ−ＭＥＭＳに比べて限定的になる。すなわち、ダイアフラムの可動量が小さく、歪変化量が小さくなる。スピン歪センサにおいては高い歪感度が実現可能なため、ダイアフラムの可動量が小さい場合においても、センサとして十分機能することが可能であると、本願発明者は考えた。
【００９３】
ダイアフラム部６１ｂの厚さは、例えば、５０ｎｍ以上１μｍ以下である。１００ｎｍ以上５００ｎｍ以下であることが好ましい。
【００９４】
図６（ｃ）に表したように、第１配線層６１と第２配線層６２との間には、絶縁層６５（例えばＳｉＯ２層など）が設けられる。また、第１配線層６１の可動部分６４側の端部と、第２配線層６２の可動部分６４側の端部とに接して絶縁層６６（例えばＳｉＯ２層など）が設けられる。
【００９５】
このような構成を有する検知部１２０（検知部１２１）を用いることで、微小領域で歪を高感度に検知することができる。
【００９６】
この例では、可動部分６４（例えばダイアフラム部６１ｂ）、及び、空洞部７０のＺ軸方向に沿ってみた時の形状は、実質的に長方形であるが、実施形態はこれに限らない。これらの形状は任意である。
【００９７】
図７（ａ）〜図７（ｃ）は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式図である。
これらの図は、検知部１２０の１つの例である検知部１２２の構成を示している。図７（ａ）は斜視図である。図７（ｂ）は、平面図である。図７（ｃ）は、図７（ａ）のＡ１−Ａ２線断面図である。
【００９８】
図７（ａ）〜図７（ｃ）に表したように、この例では、可動部分６４（例えばダイアフラム部６１ｂ）のＺ軸方向に沿ってみたときの形状は、略円形（扁平円も含む）である。そして、空洞部７０のＺ軸方向に沿ってみた時の形状も、略円形（扁平円も含む）である。
この場合も、微小領域で歪を高感度に検知することができる。
【００９９】
図８（ａ）〜図８（ｃ）は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式図である。
これらの図は、検知部１２０の１つの例である検知部１２３の構成を示している。図８（ａ）は斜視図である。図８（ｂ）は、平面図である。図８（ｃ）は、図８（ａ）のＡ１−Ａ２線断面図である。
【０１００】
図８（ａ）〜図８（ｃ）に表したように、この例では、可動部分６４の端は固定部分６３に接続されており、可動部分６４の他の端（この例では、３つの端）が、固定部６７ａ、６７ｂ及び６７ｃで、非空洞部７１に固定されている。可動部分６４は、固定部分６３と、３つの固定部とによって、４箇所で支持されている。固定部６７ａ、６７ｂ及び６７ｃには、例えば、ＳｉＯ２などの絶縁層が用いられる。
【０１０１】
この構成においては、図８（ｃ）に表したように、可動部分６４の中央部がＺ軸方向に沿って動く。
【０１０２】
この例では、可動部分６４は、４箇所で支持されているが、可動部分６４に、可動部分６４を貫通する孔６４ｈが設けられていると見なすこともできる。
【０１０３】
このように、可動部分６４は、複数の箇所によって支持されても良い。この場合も、微小領域で歪を高感度に検知することができる。
【０１０４】
本実施形態に係る歪検知装置３１０においては、外部から何らかの作用が可動部分６４（例えばダイアフラム部６１ｂ）に与えられ、可動部分６４（例えばダイアフラム部６１ｂ）の形状が変化する。この形状の変化に伴って歪検知素子部５０に歪みが発生し、この歪みを電気抵抗の変化として検知する。歪検知装置３１０は、例えば圧力センサとして用いることができる。さらに、歪検知装置３１０は、加速センサとして用いることができる。さらに、歪検知装置３１０は、温度センサとして用いることができる。温度センサとして用いる場合には、温度に応じて可動部分６４（例えばダイアフラム部６１ｂ）は伸縮し、これによる歪が検知される。例えば、温度膨張係数が大きい材料を可動部分６４（例えばダイアフラム部６１ｂ）として用いることで、高感度の温度センサを提供することができる。
【０１０５】
図９は、第１の実施形態に係る別の歪検知装置の構成を例示する模式的斜視図である。 図９に表したように、本実施形態に係る歪検知装置３２０は、検知部１２０の上に設けられた圧力トランスデュース部１３０をさらに含む。
【０１０６】
圧力トランスデュース部１３０は、センサ保護部１３２と、圧力トランスデュース空洞部１３１と、を有する。圧力トランスデュース空洞部１３１は、例えば、センサ保護部１３２を形成する材料が設けられていない部分である。
【０１０７】
図１０は、第１の実施形態に係る別の歪検知装置の一部の構成を例示する模式的斜視図である。
図１０は、圧力トランスデュース部１３０の構成の１つの例を示している。
センサ保護部１３２には、例えば、Ａｌ２Ｏ３、及び、ＳｉＯ２などの絶縁材料が用いられる。圧力トランスデュース空洞部１３１のＺ軸方向にみたときの形状は、例えば、検知部１２０の空洞部７０のＺ軸方向にみたときの形状に沿う。但し、圧力トランスデュース空洞部１３１の形状は任意である。圧力トランスデュース空洞部１３１の内部には、例えば、空気が充填されている。圧力トランスデュース空洞部１３１は、例えば、空気の振動を歪検知素子部５０に伝える。
【０１０８】
この構成を応用すると、音を検知するマイクロフォンを作製することも可能である。このように、実施形態に係る歪検知装置３２０は、音などの、任意の媒体における振動を検知する検知装置に応用できる。
【０１０９】
圧力トランスデュース部１３０を設けることにより、外部の圧力の変化をより効率的に歪検知素子部５０に伝えることができる。これにより、より高精度でより安定した検知が可能になる。
【０１１０】
この例では、圧力トランスデュース空洞部１３１のＺ軸方向にみたときの形状は、円形（扁平円も含む）であり、その直径１３１ｗは、例えば、１μｍ以上５００ｎｍ以下である。センサ保護部１３２の厚さｔ１３０は、例えば３００ｎｍ以上１００μｍ以下である。ただし、実施形態はこれには限らない。これらの形状及び大きさは任意である。
【０１１１】
図１１は、第１の実施形態に係る別の歪検知装置の一部の構成を例示する模式的斜視図である。
図１１は、圧力トランスデュース部１３０の構成の別の例を示している。
この例では、圧力トランスデュース空洞部１３１の内部には、例えば、圧力トランスデュース材料１３３が配置されている。圧力トランスデュース材料１３３には、例えば、ジェル又は液体の例えばシリコーンなどが用いられる。
【０１１２】
この構成を用いる場合には、例えば、歪検知装置の製造の実装工程で、圧力トランスデュース部１３０と外部との間で圧力が伝達されるような実装が行われる。
【０１１３】
図１に関して説明した処理回路１１３は、例えば、歪検知素子部５０で得られた信号の増幅処理や、センサ信号のＡ／Ｄ変換処理などを行うことができる。このように、半導体回路部１１０は、歪検知素子部５０に流れる電流に基づく信号を処理する。処理回路１１３は、さらに、センサ信号のデータを他の電子機器に送信するための処理を行うことができる。さらに、処理回路１１３は、センサ信号から有意義な情報を引き出すためのデータマイニング処理（例えばノイズ除去処理など）を行うこともできる。
【０１１４】
図１２（ａ）〜図１２（ｃ）は、第１の実施形態に係る別の歪検知装置及び電子機器の構成を例示する模式図である。
図１２（ａ）は、本実施形態に係る別の歪検知装置３１１の構成を例示する模式的斜視図である。図１２（ｂ）は、歪検知装置３１１に設けられる送信回路１１７の例を示している。図１２（ｃ）は、歪検知装置３１１と組み合わせて用いられる電子機器１１８ｄの例を示している。
【０１１５】
図１２（ａ）に表したように、歪検知装置３１１は、半導体回路部１１０及び検知部１２０に加え、アンテナ１１５と、電気配線１１６と、をさらに含む。アンテナ１１５は、電気配線１１６を介して、半導体回路部１１０と接続される。
【０１１６】
図１２（ｂ）に表したように、送信回路１１７が歪検知装置３１１に設けられる。送信回路１１７は、歪検知素子部５０に流れる電気信号に基づくデータを無線で送信する。送信回路１１７の少なくとも一部は、半導体回路部１１０に設けることができる。半導体回路部１１０は、歪検知素子部５０に流れる電気信号に基づくデータを無線で送信する送信回路１１７を含むことができる。
【０１１７】
図１２（ｃ）に表したように、歪検知装置３１１と組み合わせて用いられる電子機器１１８ｄには、受信部１１８が設けられる。電子機器１１８ｄとして、例えば、携帯端末などの電子装置が用いられる。
【０１１８】
例えば、送信回路１１７を含む歪検知装置３１１と、受信部１１８を含む電子機器１１８ｄと、を組み合わせて用いることで、より便利になる。
【０１１９】
この例では、図１２（ｂ）に表したように、歪検知装置３１１には、電子機器１１８ｄからの制御信号を受信する受信回路１１７ｒが設けられている。例えば、受信回路１１７ｒの少なくとも一部は、半導体回路部１１０に設けることができる。受信回路１１７ｒを設けることにより、例えば、電子機器１１８ｄを操作することで、歪検知装置３１１の動作を制御することができる。
【０１２０】
図１２（ｂ）に表したように、この例では、歪検知装置３１１には、送信回路１１７として、例えば、歪検知素子部５０に接続されたＡＤコンバータ１１７ａと、マンチェスター符号化部１１７ｂと、が設けられる。さらに、切替部１１７ｃが設けられ、送信と受信を切り替える。タイミングコントローラ１１７ｄによりこの切り替えが制御される。そして、受信回路１１７ｒとして、データ訂正部１１７ｅと、同期部１１７ｆと、判定部１１７ｇと、が設けられる。さらに、電圧制御発振器１１７ｈ（ＶＣＯ）が設けられている。
【０１２１】
一方、図１２（ｃ）に表したように、電子機器１１８ｄには、マンチェスター符号化部１１７ｂ、切替部１１７ｃ、タイミングコントローラ１１７ｄ、データ訂正部１１７ｅ、同期部１１７ｆ、判定部１１７ｇ及び電圧制御発振器１１７ｈが設けられ、さらに記憶部１１８ａ及び中央演算部１１８ｂ（ＣＰＵ）が設けられている。
【０１２２】
以下、本実施形態に係る歪検知装置３１０の製造方法の例として、図６（ａ）〜図６（ｃ）に例示した検知部１２１のように四角形のダイアフラム部６１ｂを有する歪検知装置の製造方法の例について説明する。
【０１２３】
図１３（ａ）、図１３（ｂ）、図１４（ａ）、図１４（ｂ）、図１５（ａ）、図１５（ｂ）、図１６（ａ）、図１６（ｂ）、図１７（ａ）、図１７（ｂ）、図１８（ａ）、図１８（ｂ）、図１９（ａ）、図１９（ｂ）、図２０（ａ）、図２０（ｂ）、図２１（ａ）、図２１（ｂ）、図２２（ａ）、図２２（ｂ）、図２３（ａ）、図２３（ｂ）、図２４（ａ）及び図２４（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を例示する模式図である。
図１３（ａ）〜図２４（ａ）は、模式的平面図であり、図１３（ｂ）〜図２４（ｂ）は、模式的断面図である。
【０１２４】
図１３（ａ）及び図１３（ｂ）に表したように、半導体基板１１１の表面部分に半導体層１１２Ｍが設けられている。半導体層１１２Ｍの上面に素子分離絶縁層１１２Ｉを形成する。半導体層１１２Ｍの上に、図示しない絶縁層を介して、ゲート１１２Ｇを形成する。ゲート１１２Ｇの両側に、ソース１１２Ｓとドレイン１１２Ｄとを形成し、トランジスタ１１２が形成される。この上に層間絶縁膜１１４ａを形成し、さらに層間絶縁膜１１４ｂを形成する。
【０１２５】
非空洞部７１となる領域において、層間絶縁膜１１４ａ及び１１４ｂの一部に、トレンチ及び孔を形成する。孔に導電材料を埋め込んで、接続ピラー１１４ｃ〜１１４ｅを形成する。この例では、接続ピラー１１４ｃは、１つのトランジスタのソース１１２Ｓに接続され、接続ピラー１１４ｄはドレイン１１２Ｄに接続されている。接続ピラー１１４ｅは、別のトランジスタのソース１１２Ｓに接続されている。トレンチに導電材料を埋め込んで、配線部１１４ｆ及び配線部１１４ｇを形成する。配線部１１４ｆは、接続ピラー１１４ｃ及び接続ピラー１１４ｄに接続される。配線部１１４ｇは、接続ピラー１１４ｅに接続される。層間絶縁膜１１４ｂの上に、層間絶縁膜１１４ｈを形成する。
【０１２６】
図１４（ａ）及び図１４（ｂ）に表したように、層間絶縁膜１１４ｈの上に層間絶縁膜１１４ｉとなるＳｉＯ２を例えばＣＶＤで形成する。層間絶縁膜１１４ｉの所定の位置に孔を形成し、導電材料（金属材料）を埋め込み、上面をＣＭＰで平坦化する。これにより、配線部１１４ｆに接続された接続ピラー１１４ｊと、配線部１１４ｇに接続された接続ピラー１１４ｋと、が形成される。
【０１２７】
図１５（ａ）及び図１５（ｂ）に表したように、層間絶縁膜１１４ｉの空洞部７０となる領域に溝を形成し、その溝に犠牲層１１４ｌを埋め込む。犠牲層１１４ｌには、例えば、ＳｉＧｅなどが用いられる。犠牲層１１４ｌには、低温で成膜できる材料が用いられる。
【０１２８】
図１６（ａ）及び図１６（ｂ）に表したように、層間絶縁膜１１４ｉ及び犠牲層１１４ｌの上に、ダイアフラム部６１ｂとなる絶縁膜６１ｂｆ（ＳｉＯ２など）を形成する。絶縁膜６１ｂｆに孔を設け、その孔に導電材料（金属）を埋め込み、接続ピラー６１ｆａ及び接続ピラー６２ｆａを形成する。接続ピラー６１ｆａは接続ピラー１１４ｋと接続され、接続ピラー６２ｆａは接続ピラー１１４ｊと接続されている。
【０１２９】
図１７（ａ）及び図１７（ｂ）に表したように、絶縁膜６１ｂｆ、接続ピラー６１ｆａ及び接続ピラー６２ｆａの上に、第１配線層６１となる導電層６１ｆを形成する。
【０１３０】
図１８（ａ）及び図１８（ｂ）に表したように、導電層６１ｆの上に、歪検知素子部５０となる積層膜５０ｆを形成する。
【０１３１】
図１９（ａ）及び図１９（ｂ）に表したように、積層膜５０ｆを所定の形状に加工し、その上に、絶縁層６５となる絶縁膜６５ｆ（ＳｉＯ２など）を形成する。
【０１３２】
図２０（ａ）及び図２０（ｂ）に表したように、絶縁膜６５ｆの一部を除去し、導電層６１ｆを所定の形状に加工する。これにより、第１配線層６１の形状が形成される。このとき、導電層６１ｆの一部は、接続ピラー６２ｆａに接続された接続ピラー６２ｆｂとなる。さらに、この上に、絶縁層６６となる絶縁膜６６ｆを形成する。
【０１３３】
図２１（ａ）及び図２１（ｂ）に表したように、絶縁膜６６ｆに開口部６６ｐを形成する。これにより、接続ピラー６２ｆｂが露出する。
【０１３４】
図２２（ａ）及び図２２（ｂ）に表したように、この上に、第２配線層６２となる導電層６２ｆを形成する。導電層６２ｆの一部は、接続ピラー６２ｆｂと接続される。
【０１３５】
図２３（ａ）及び図２３（ｂ）に表したように、導電層６２ｆを所定の形状に加工する。これにより、第２配線層６２が形成される。第２配線層６２は、接続ピラー６２ｆｂに接続されている。
【０１３６】
図２４（ａ）及び図２４（ｂ）に表したように、絶縁膜６６ｆに所定の形状の開口部６６ｏを形成する。開口部６６ｏを介して、絶縁膜６１ｂｆを加工し、さらに、犠牲層１１４ｌを除去する。これにより、空洞部７０が形成される。犠牲層１１４ｌの除去においては、例えば、犠牲層１１４ｌの上面（犠牲層１１４ｌの半導体基板１１１とは反対側の面）から犠牲層１１４ｌを除去（例えばエッチング）する。
これにより、本実施形態に係る歪検知装置３１０が形成できる。
【０１３７】
図２５（ａ）〜図２５（ｃ）は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式図である。
これらの図は、検知部１２０の１つの例である検知部１２４の構成を示している。図２５（ａ）は斜視図である。図２５（ｂ）は、平面図である。図２５（ｃ）は、図２５（ａ）のＡ１−Ａ２線断面図である。
【０１３８】
図２５（ａ）に表したように、この例では、ダイアフラム部６１ｂが設けられず、ダイアフラム部６１ｂの機能を第１配線層６１が果たす。
【０１３９】
第１配線層６１は、第２配線層６２よりも下側に設けられている。すなわち、第１配線層６１は、第２配線層６２と半導体回路部１１０（図２５（ａ）では図示していない）との間に設けられている。
【０１４０】
第１配線層６１の可動部分６４におけるＹ軸方向（固定部分６３から可動部分６４に向かうＸ軸方向に対して垂直で主面１１１ａに対して平行な方向）に沿った幅は、第２配線層６２の可動部分６４におけるＹ軸方向に沿った幅よりも広い。
【０１４１】
ダイアフラム部６１ｂが設けられない場合は、可動部分６４のＹ軸方向の長さＬｙは、第１配線層６１のうちの可動部分６４におけるＹ軸方向の長さに相当する。可動部分６４のＸ軸方向の長さＬｘは、第１配線層６１のうちの可動部分６４におけるＸ軸方向の長さに相当する。
【０１４２】
ダイアフラム部６１ｂの機能を第１配線層６１が果たすことで、構成が簡単になり、製造工程も簡単になる。このような検知部１２４においても、微小領域で歪を高感度に検知することができる。
【０１４３】
以下、図２５（ａ）〜図２５（ｃ）に例示した検知部１２４を有する歪検知装置の製造方法の例について説明する。
【０１４４】
図２６（ａ）、図２６（ｂ）、図２７（ａ）、図２７（ｂ）、図２８（ａ）、図２８（ｂ）、図２９（ａ）、図２９（ｂ）、図３０（ａ）、図３０（ｂ）、図３１（ａ）、図３１（ｂ）、図３２（ａ）、図３２（ｂ）、図３３（ａ）及び図３３（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を例示する模式図である。
図２６（ａ）〜図３３（ａ）は、模式的平面図であり、図２６（ｂ）〜図３３（ｂ）は、模式的断面図である。以下では、図１３（ａ）〜図１５（ｂ）に関して説明したのと同様の工程の後の工程について説明する。
【０１４５】
図２６（ａ）及び図２６（ｂ）に表したように、接続ピラー１１４ｊ、接続ピラー１１４ｋ、層間絶縁膜１１４ｉ及び犠牲層１１４ｌの上に、第１配線層６１となる導電層６１ｆを形成する。
【０１４６】
図２７（ａ）及び図２７（ｂ）に表したように、導電層６１ｆの上に、歪検知素子部５０となる積層膜５０ｆを形成する。
【０１４７】
図２８（ａ）及び図２８（ｂ）に表したように、積層膜５０ｆを所定の形状に加工し、その上に、絶縁層６５となる絶縁膜６５ｆ（ＳｉＯ２など）を形成する。
【０１４８】
図２９（ａ）及び図２９（ｂ）に表したように、絶縁膜６５ｆの一部を除去し、導電層６１ｆを所定の形状に加工する。これにより、第１配線層６１の形状が形成される。第１配線層６１は、接続ピラー１１４ｋと接続される。このとき、導電層６１ｆの一部は、接続ピラー１１４ｊに接続された接続ピラー６２ｆｂとなる。さらに、この上に、絶縁層６６となる絶縁膜６６ｆを形成する。
【０１４９】
図３０（ａ）及び図３０（ｂ）に表したように、絶縁膜６６ｆに開口部６６ｐを形成する。これにより、接続ピラー６２ｆｂが露出する。
【０１５０】
図３１（ａ）及び図３１（ｂ）に表したように、この上に、第２配線層６２となる導電層６２ｆを形成する。導電層６２ｆの一部は、接続ピラー６２ｆｂと接続される。
【０１５１】
図３２（ａ）及び図３２（ｂ）に表したように、導電層６２ｆを所定の形状に加工する。これにより、第２配線層６２が形成される。第２配線層６２は、接続ピラー６２ｆｂに接続されている。
【０１５２】
図３３（ａ）及び図３３（ｂ）に表したように、絶縁膜６６ｆに所定の形状の開口部６６ｏを形成する。開口部６６ｏを介して、犠牲層１１４ｌを除去する。これにより、空洞部７０が形成される。
これにより、検知部１２４を有する歪検知装置が形成できる。この構成においては、ダイアフラム部６１ｂの機能を第１配線層６１が果たし、構成が簡単であるため、製造も簡単になる。
【０１５３】
図３４は、第１の実施形態に係る別の歪検知装置の構成を例示する模式的斜視図である。
図３４に表したように、本実施形態に係る別の歪検知装置３３０においては、検知部１２０の第１埋め込み配線６１ｃ及び第２埋め込み配線６２ｃは、空洞部７０の下方に設けられたトランジスタ１１２と電気的に接続されている。
【０１５４】
この例では、歪検知素子部５０に流れる電流は、第１配線層６１、第２配線層６２、第１埋め込み配線６１ｃ及び第２埋め込み配線６２ｃを介して、空洞部７０の下に設けられたトランジスタ１１２に流れる。
【０１５５】
歪検知素子部５０の下に設けられたトランジスタ１１２が、歪検知素子部５０の抵抗変化を検知する構成により、例えば、チップ面積がより小さくできる。
【０１５６】
（第２の実施形態）
本実施形態は、歪検知装置の製造方法に係る。
図３５は、第２の実施形態に係る歪検知装置の製造方法を例示するフローチャート図である。
図３５に表したように、本実施形態に係る歪検知装置の製造方法においては、半導体基板１１１の上にトランジスタ１１２を形成する（ステップＳ１１０）。例えば、図１３（ａ）及び図１３（ｂ）に関して説明した処理を行う。
【０１５７】
本製造方法においては、半導体基板１１１の上に層間絶縁層を形成し、トランジスタ１１２の上に犠牲層１１４ｌを形成する（ステップＳ１２０）。例えば、図１４（ａ）〜図１５（ｂ）に関して説明した処理を行う。この層間絶縁層は、例えば、層間絶縁膜１１４ｉを含む。
【０１５８】
層間絶縁層（例えば層間絶縁膜１１４ｉ）と犠牲層１１４ｌとの上に、第１配線層６１となる第１導電層（導電層６１ｆ）を形成する（ステップＳ１３０）。例えば、図１７（ａ）及び図１７（ｂ）に関して説明した処理を行う。なお、この前に、ダイアフラム部６１ｂを形成しても良い。
【０１５９】
犠牲層１１４ｌの上の第１導電層（導電層６１ｆ）の上に、第１磁性層１０を含む歪検知素子部５０を形成する（ステップＳ１４０）。例えば、図１８（ａ）〜図１９（ｂ）に関して説明した処理を行う。
【０１６０】
歪検知素子部５０の上に第２配線層６２となる第２導電層（導電層６２ｆ）を形成する（ステップＳ１５０）。例えば、図２２（ａ）〜図２３（ｂ）に関して説明した処理を行う。
【０１６１】
層間絶縁層の中に、第１導電層（導電層６１ｆ）を半導体基板１１１と電気的に接続する第１埋め込み配線６１ｃと、第２導電層（導電層６２ｆ）を半導体基板１１１と電気的に接続する第２埋め込み配線６２ｃと、を形成する（ステップＳ１６０）。例えば、図１３（ａ）、図１３（ｂ）、図１４（ａ）、図１４（ｂ）、図１６（ａ）、図１６（ｂ）、図２０（ａ）及び図２０（ｂ）に関して説明した処理を行う。ステップＳ１６０は、例えば、上記のステップＳ１１０〜ステップＳ１５０の間、及び、ステップＳ１５０の後、の少なくともいずれかの工程において、１回、または、複数の処理により実施される。
【０１６２】
そして、犠牲層１１４ｌを除去する（ステップＳ１７０）。例えば、図２４（ａ）及び図２４（ｂ）に関して説明した処理を行う。
【０１６３】
これにより、微小領域で歪を高感度に検知することができる歪検知装置の製造方法を提供できる。
【０１６４】
上記の犠牲層１１４ｌを除去する工程（ステップＳ１７０）は、例えば、犠牲層１１４ｌの上面（犠牲層１１４ｌの半導体基板１１１とは反対側の面）から犠牲層１１４ｌを除去（例えばエッチング）することを含む。
【０１６５】
実施形態によれば、微小領域で歪を高感度に検知することができる歪検知装置及びその製造方法が提供される。
【０１６６】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、歪検知装置に含まれる半導体回路部、半導体基板、トランジスタ、歪検知部、固定部分、可動部分、歪検知素子部、第１磁性層、第２磁性層、中間層、第１配線層、第２配線層、ダイアフラム部、第１埋め込み配線、第２埋め込み配線、及びトランスデューサ部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０１６７】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１６８】
その他、本発明の実施の形態として上述した歪検知装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての歪検知装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１６９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７１】
１０…第１磁性層、 １０ａ…磁性積層膜、 １０ｂ…高磁歪磁性膜、 ２０…第２磁性層、 ３０…中間層、 ４１…バッファ層、 ４２…反強磁性層、 ４３…磁性層、 ４４…Ｒｕ層、 ４５…キャップ層、 ５０…歪検知素子部、 ５０ｆ…積層膜、 ５０ｓ…歪抵抗変化部、 ５１…第１電極、 ５２…第２電極、 ５４ａ、５４ｂ…絶縁層、 ５５ａ、５５ｂ…バイアス層、 ６０…可動梁、 ６１…第１配線層、 ６１ｂ…ダイアフラム部、 ６１ｂｆ…絶縁膜、 ６１ｃ…第１埋め込み配線、 ６１ｆ…導電層、 ６１ｆａ…接続ピラー、 ６２…第２配線層、 ６２ｃ…第２埋め込み配線、 ６２ｆ…導電層、 ６２ｆａ、６２ｆｂ…接続ピラー、 ６３…固定部分、 ６４…可動部分、 ６４ｈ…孔、 ６５…絶縁層、 ６５ｆ…絶縁膜、 ６６…絶縁層、 ６６ｆ…絶縁膜、 ６６ｏ、６６ｐ…開口部、 ６７ａ〜６７ｃ…固定部、 ７０…空洞部、 ７１…非空洞部、 １１０…半導体回路部、 １１１…半導体基板、 １１１ａ…主面、 １１１ｂ…素子領域、 １１２…トランジスタ、 １１２Ｄ…ドレイン、 １１２Ｇ…ゲート、 １１２Ｉ…素子分離絶縁層、 １１２Ｍ…半導体層、 １１２Ｓ…ソース、 １１３…処理回路、 １１４ａ、１１４ｂ…層間絶縁膜、 １１４ｃ〜１１４ｅ…接続ピラー、 １１４ｆ、１１４ｇ…配線部、 １１４ｈ、１１４ｉ…層間絶縁膜、 １１４ｊ、１１４ｋ…接続ピラー、 １１４ｌ…犠牲層、 １１５…アンテナ、 １１６…電気配線、 １１７…送信回路、 １１７ａ…ＡＤコンバータ、 １１７ｂ…マンチェスター符号化部、１１７ｃ…切替部、 １１７ｄ…タイミングコントローラ、 １１７ｅ…データ訂正部、 １１７ｆ…同期部、 １１７ｇ…判定部、 １１７ｈ…電圧制御発振器、 １１７ｒ…受信回路、 １１８…受信部、 １１８ａ…記憶部、 １１８ｂ…中央演算部、 １１８ｄ…電子機器、 １２０〜１２４…検知部、 １３０…圧力トランスデュース部、 １３１…圧力トランスデュース空洞部、 １３１ｗ…直径、 １３２…センサ保護部、 １３３…圧力トランスデュース材料、 ３１０、３１１、３２０、３３０…歪検知装置、Ｌ１…幅、 Ｌｘ、Ｌｙ…長さ、 Ｌｚ…厚さ、 Ｌｚ７０…高さ、 ｔ１３０…厚さ
【技術分野】
【０００１】
本発明の実施形態は、歪検知装置及びその製造方法に関する。
【背景技術】
【０００２】
微小領域でも高感度に歪を測定することができる歪センサが必要とされている。例えば、圧力変動を振動により検出する音響検出部を有する半導体センサチップと制御回路チップとをボンディングワイヤで電気的に接続する構成がある。しかしながら、この構成においては、装置の小型化が困難であり、微小領域で歪を高感度に測定することが困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−５０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、微小領域で歪を高感度に検知することができる歪検知装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体回路部と、検知部と、を含む歪検知装置が提供される。前記半導体回路部は、半導体基板と、前記半導体基板の主面上に設けられたトランジスタと、を有する。前記検知部は、前記半導体回路部の上に設けられる。前記検知部は、前記トランジスタの上方に設けられた空洞部と、前記主面に対して平行な平面内で前記空洞部と並置された非空洞部と、を有する。前記検知部は、可動梁と、歪検知素子部と、第１埋め込み配線と、第２埋め込み配線と、を含む。前記可動梁は、固定部分と、可動部分と、を有する。前記可動梁は、第１配線層と、第２配線層と、を含む。前記固定部分は、前記非空洞部に固定される。前記可動部分は、前記固定部分から前記空洞部に延び前記トランジスタと離間し前記トランジスタと間の距離が可変である。前記第１配線層と前記第２配線層とは、前記固定部分から前記可動部分に向けて延びる。前記歪検知素子部は、前記可動部分に固定される。前記歪検知素子部の一端は前記第１配線層と電気的に接続される。前記歪検知素子部の他端は、前記第２配線層と電気的に接続される。前記歪検知素子部は、第１磁性層を含む。前記第１埋め込み配線は、前記非空洞部に設けられ、前記第１配線層と前記半導体回路部とを電気的に接続する。前記第２埋め込み配線は、前記非空洞部に設けられ、前記第２配線層と前記半導体回路部とを電気的に接続する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る歪検知装置を示す模式的斜視図である。
【図２】第１の実施形態に係る歪検知装置の一部を示す模式的斜視図である。
【図３】図３（ａ）〜図３（ｃ）は、第１の実施形態に係る歪検知装置の動作を示す模式的斜視図である。
【図４】第１の実施形態に係る歪検知装置の一部を示す模式的斜視図である。
【図５】第１の実施形態に係る歪検知装置の一部を示す模式的斜視図である。
【図６】図６（ａ）〜図６（ｃ）は、第１の実施形態に係る歪検知装置の一部を示す模式図である。
【図７】図７（ａ）〜図７（ｃ）は、第１の実施形態に係る歪検知装置の一部を示す模式図である。
【図８】図８（ａ）〜図８（ｃ）は、第１の実施形態に係る歪検知装置の一部を示す模式図である。
【図９】第１の実施形態に係る別の歪検知装置を示す模式的斜視図である。
【図１０】第１の実施形態に係る別の歪検知装置の一部を示す模式的斜視図である。
【図１１】第１の実施形態に係る別の歪検知装置の一部を示す模式的斜視図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第１の実施形態に係る別の歪検知装置及び電子機器を示す模式図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１６】図１６（ａ）及び図１６（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１７】図１７（ａ）及び図１７（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１８】図１８（ａ）及び図１８（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図１９】図１９（ａ）及び図１９（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２０】図２０（ａ）及び図２０（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２１】図２１（ａ）及び図２１（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２２】図２２（ａ）及び図２２（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２３】図２３（ａ）及び図２３（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２４】図２４（ａ）及び図２４（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２５】図２５（ａ）〜図２５（ｃ）は、第１の実施形態に係る歪検知装置の一部を示す模式図である。
【図２６】図２６（ａ）及び図２６（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２７】図２７（ａ）及び図２７（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２８】図２８（ａ）及び図２８（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図２９】図２９（ａ）及び図２９（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図３０】図３０（ａ）及び図３０（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図３１】図３１（ａ）及び図３１（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図３２】図３２（ａ）及び図３２（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図３３】図３３（ａ）及び図３３（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を示す模式図である。
【図３４】第１の実施形態に係る別の歪検知装置を示す模式的斜視図である。
【図３５】第２の実施形態に係る歪検知装置の製造方法を示すフローチャート図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る歪検知装置の構成を例示する模式的斜視図である。
図１では、図を見やすくするために、絶縁部分を省略し、導電部分が主に描かれている。
【０００９】
図１に表したように、本実施形態に係る歪検知装置３１０は、半導体回路部１１０と、検知部１２０と、を含む。
【００１０】
半導体回路部１１０は、半導体基板１１１と、トランジスタ１１２と、を有する。
半導体基板１１１は、半導体基板１１１の主面１１１ａを有する。半導体基板１１１は、主面１１１ａに設けられた素子領域１１１ｂを有する。トランジスタ１１２は、素子領域１１１ｂに設けられる。
【００１１】
半導体回路部１１０は、処理回路１１３を含んでも良い。処理回路１１３は、素子領域１１１ｂに設けられても良く、それ以外の領域に設けられても良い。処理回路１１３は半導体回路部１１０の任意の場所に設けられる。処理回路１１３は、素子領域１１１ｂに設けられるトランジスタ１１２を含んでも良い。
【００１２】
検知部１２０は、半導体回路部１１０の上に設けられる。
【００１３】
検知部１２０は、空洞部７０と、非空洞部７１と、を有する。空洞部７０は、トランジスタ１１２の上方に設けられる。空洞部７０は、少なくとも、素子領域１１１ｂの上に設けられる。非空洞部７１は、主面１１１ａに対して平行な平面内で空洞部７０と並置される。
【００１４】
空洞部７０は、非空洞部７１を形成する材料が設けられていない部分である。空洞部７０内は、真空（１気圧よりも低い低圧状態）でも良く、空洞部７０内に、空気や不活性ガスなどの気体が充填されていても良い。また、空洞部７０内に、液体が充填されていても良い。空洞部７０内には、後述する可動部分が動けるように、変形可能な物質が配置されていても良い。
【００１５】
ここで、主面１１１ａに対して平行な面をＸ−Ｙ平面とする。Ｘ−Ｙ平面に対して垂直な方向をＺ軸方向とする。検知部１２０は、半導体回路部１１０とＺ軸方向に沿って積層されている。
【００１６】
非空洞部７１は、空洞部７０を取り囲んでも良い。
【００１７】
検知部１２０は、可動梁６０と、歪検知素子部５０と、第１埋め込み配線６１ｃと、第２埋め込み配線６２ｃと、を含む。
【００１８】
可動梁６０は、固定部分６３と、可動部分６４と、を有する。可動梁６０は、第１配線層６１と、第２配線層６２と、を含む。
【００１９】
固定部分６３は、非空洞部７１に固定される。可動部分６４は、固定部分６３から空洞部７０に延びる。可動部分６４は、トランジスタ１１２と離間している。可動部分６４とトランジスタ１１２との間の距離が可変である。第１配線層６１及び第２配線層６２は、固定部分６３から可動部分６４に向けて延びる。
【００２０】
この例では、可動梁６０は、Ｘ軸方向（Ｘ−Ｙ平面内の１つの方向）に沿って延びる。すなわち、固定部分６３から可動部分６４に向かう方向は、Ｘ軸方向に沿っている。Ｘ軸方向に対して垂直でＺ軸方向に対して垂直な軸をＹ軸方向とする。
【００２１】
歪検知素子部５０は、可動部分６４に固定されている。歪検知素子部５０の一端は、第１配線層６１と電気的に接続されている。歪検知素子部５０の他端は、第２配線層６２と電気的に接続されている。歪検知素子部５０は、後述する第１磁性層を含む。
【００２２】
第１埋め込み配線６１ｃは、非空洞部７１に設けられる。第１埋め込み配線６１ｃは、第１配線層６１の固定部分６３側の端と半導体回路部１１０とを電気的に接続する。
【００２３】
第２埋め込み配線６２ｃは、非空洞部７１に設けられる。第２埋め込み配線６２ｃは、第２配線層６２の固定部分６３側の端と半導体回路部１１０とを電気的に接続する。
【００２４】
例えば、第１埋め込み配線６１ｃと第２埋め込み配線６２ｃとは、Ｚ軸方向に沿う部分を有する。
【００２５】
本実施形態に係る歪検知装置３１０においては、可動部分６４とトランジスタ１１２との間の距離が変化可能である。この距離の変化に応じて、歪検知素子部５０に加わる歪の量が変化し、その歪量の変化に応じて、第１磁性層の磁化方向が変化する。この磁化方向の変化に伴って、歪検知素子部５０の一端と他端との間の電気抵抗が変化する。この電気抵抗の変化は、例えばＭＲ効果に基づく。これにより、微小領域で歪を高感度に検知することができる。
【００２６】
この例では、可動部分６４は、第１配線層６１と積層されたダイアフラム部６１ｂを有している。この例では、ダイアフラム部６１ｂの一部の上に第１配線層６１が延びている。
【００２７】
本願明細書において、積層されている状態は、直接重ねられる状態に加え、間に別の要素が挿入された状態で重ねられる状態を含む。また、上に設けられている状態は、接して上に配置される状態に加え、間に別の要素が挿入されて上に配置される状態を含む。
【００２８】
ダイアフラム部６１ｂの面積は、第１配線層６１の面積よりも大きい。ダイアフラム部６１ｂを設けることで、外部からの外力が効率よく歪検知素子部５０に伝わる。これにより、歪検知の感度が高くなる。また、ダイアフラム部６１ｂを設けることで、形状が規定された構造物の上での歪検知が可能になるので、外力と歪との関係が一定となる。例えば、歪量から外力への換算が一意となり、使い易くなる。
【００２９】
また、この例では、歪検知素子部５０に、歪抵抗変化部５０ｓと、バイアス磁界を歪抵抗変化部５０ｓに印加するバイアス層５５ａ及び５５ｂ（例えばハードバイアス層）と、が設けられている。バイアス層５５ａ及び５５ｂは、必要に応じて設けられ、場合によっては省略できる。バイアス層５５ａ及び５５ｂについては後述する。以下、歪抵抗変化部５０ｓについて説明する。
【００３０】
図２は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式的斜視図である。
図２に表したように、歪抵抗変化部５０ｓ（歪検知素子部５０）は、例えば、第１磁性層１０と、第２磁性層２０と、第１磁性層１０と第２磁性層２０との間に設けられた中間層３０と、を含む。中間層３０は、非磁性層である。
【００３１】
この例では、第１磁性層１０は、磁化自由層である。第２磁性層２０は、例えば、磁化固定層または磁化自由層である。
【００３２】
以下では、歪検知素子部５０の動作の例について、第２磁性層２０が磁化固定層であり、第１磁性層１０が磁化自由層である場合について説明する。歪検知素子部５０においては、強磁性体が有する「逆磁歪効果」と、歪抵抗変化部５０ｓで発現する「ＭＲ効果」と、が利用される。
【００３３】
「ＭＲ効果」は、磁性体を有する積層膜において、外部磁界が印加されたときに、磁性体の磁化の変化によって積層膜の電気抵抗の値が変化する現象である。ＧＭＲ（Giant magnetoresistance）効果、ＴＭＲ(Tunneling magnetoresistance)効果などがある。歪抵抗変化部５０ｓに電流を流すことで、磁化の向きの相対角度の変化を電気抵抗変化として読み取ることで、ＭＲ効果は発現する。例えば、歪検知素子部５０に加わる応力に基づいて、歪抵抗変化部５０ｓに引っ張り応力が加わる。第１磁性層１０（磁化自由層）の磁化の向きと、第２磁性層２０に加わる引っ張り応力の方向と、が異なるときに、逆磁歪効果によりＭＲ効果が発現する。低抵抗状態の抵抗をＲとし、ＭＲ効果によって変化する電気抵抗の変化量をΔＲとしたときに、ΔＲ／Ｒを「ＭＲ変化率」という。
【００３４】
図３（ａ）〜図３（ｃ）は、第１の実施形態に係る歪検知装置の動作を例示する模式的斜視図である。
これらの図は、歪検知素子部５０の状態を例示している。これらの図は、歪検知素子部５０における磁化の方向と、引っ張り応力の方向と、の関係を例示している。
【００３５】
図３（ａ）は、引っ張り応力が印加されていない状態を示す。このとき、この例では、第２磁性層２０（磁化固定層）の磁化の向きは、第１磁性層１０（磁化自由層）の磁化の向きと、同じである。
【００３６】
図３（ｂ）は、引っ張り応力が印加された状態を示している。この例では、Ｘ軸方向に沿って引っ張り応力が印加されている。例えば、可動部分６４の変形により、例えばＸ軸方向に沿った引っ張り応力が印加される。すなわち、引っ張り応力は、第２磁性層２０（磁化固定層）及び第１磁性層１０（磁化自由層）の磁化の向き（この例では、Ｙ軸方向）に対して直交方向に印加される。このとき、引っ張り応力の方向と同じ方向になるように、第１磁性層１０（磁化自由層）の磁化が回転する。これを「逆磁歪効果」という。このとき、第２磁性層２０（磁化固定層）の磁化は固定されている。よって、第１磁性層１０（磁化自由層）の磁化が回転することで、第２磁性層２０（磁化固定層）の磁化の向きと、第１磁性層１０（磁化自由層）の磁化の向きと、の相対角度が変化する。
【００３７】
この図には、第２磁性層２０（磁化固定層）の磁化の方向が一例として図示されており、磁化の方向は、この図に示した方向でなくても良い。
【００３８】
逆磁歪効果においては、強磁性体の磁歪定数の符号によって磁化の容易軸が変化する。大きな逆磁歪効果を示す多くの材料は、磁歪定数が正の符号を持つ。磁歪定数が正の符号である場合には、上述のように引っ張り応力が加わる方向が磁化容易軸となる。このときには、上記のように、第１磁性層１０（磁化自由層）の磁化は、磁化容易軸の方向に回転する。
【００３９】
例えば、第１磁性層１０（磁化自由層）の磁歪定数が正である場合には、第１磁性層１０（磁化自由層）の磁化の方向は、引っ張り応力が加わる方向とは異なる方向に設定する。
【００４０】
一方、磁歪定数が負である場合には、引っ張り応力が加わる方向に垂直な方向が磁化容易軸となる。
図３（ｃ）は、磁歪定数が負である場合の状態を例示している。この場合には、第１磁性層１０（磁化自由層）の磁化の方向は、引っ張り応力が加わる方向（この例ではＸ軸方向）に対して垂直な方向とは異なる方向に設定する。
この図には、第２磁性層２０（磁化固定層）の磁化の方向が一例として図示されており、磁化の方向は、この図に示した方向でなくても良い。
【００４１】
第１磁性層１０の磁化と第２磁性層２０の磁化との間の角度に応じて、歪検知素子部５０（歪抵抗変化部５０ｓ）の電気抵抗が、例えば、ＭＲ効果によって変化する。
【００４２】
磁歪定数（λｓ）は、外部磁界を印加して強磁性層をある方向に飽和磁化させたときの形状変化の大きさを示す。外部磁界がない状態で長さＬであるときに、外部磁界が印加されたときにΔＬだけ変化したとすると、磁歪定数λｓは、ΔＬ／Ｌで表される。この変化量は磁界の大きさによって変わるが、磁歪定数λｓは十分な磁界が印加され、磁化が飽和された状態のΔＬ／Ｌとしてあらわす。
【００４３】
例えば、第２磁性層２０が磁化固定層である場合、第２磁性層２０には、例えば、ＣｏＦｅ合金、ＣｏＦｅＢ合金及びＮｉＦｅ合金等を用いることができる。第２磁性層２０の厚さは、例えば２ナノメートル（ｎｍ）以上６ｎｍ以下である。
【００４４】
中間層３０には、金属または絶縁体を用いることができる。金属としては、例えば、Ｃｕ、Ａｕ及びＡｇ等を用いることができる。金属の場合、中間層３０の厚さは、例えば１ｎｍ以上７ｎｍ以下である。絶縁体としては、例えば、マグネシウム酸化物（ＭｇＯ等）、アルミ酸化物（Ａｌ２Ｏ３等）、チタン酸化物（ＴｉＯ等）、及び、亜鉛酸化物（ＺｎＯ等）を用いることができる。絶縁体の場合、中間層３０の厚さは、例えば０．６ｎｍ以上２．５ｎｍ以下である。
【００４５】
第１磁性層１０が磁化自由層である場合、第１磁性層１０には、例えば、ＦｅＣｏ合金、及び、ＮｉＦｅ合金等を用いることができる。この他、第１磁性層１０には、Ｆｅ−Ｃｏ−Ｓｉ−Ｂ合金、λｓ＞１００ｐｐｍを示すＴｂ−Ｍ−Ｆｅ合金（Ｍは、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ）、Ｔｂ−Ｍ１−Ｆｅ−Ｍ２合金（Ｍ１は、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｍ２は、Ｔｉ，Ｃｒ，Ｍｎ，Ｃｏ，Ｃｕ，Ｎｂ，Ｍｏ，Ｗ，Ｔａ）、Ｆｅ−Ｍ３−Ｍ４−Ｂ合金（Ｍ３は、Ｔｉ，Ｃｒ，Ｍｎ，Ｃｏ，Ｃｕ，Ｎｂ，Ｍｏ，Ｗ，Ｔａ、Ｍ４は、Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｔｂ，Ｄｙ，Ｅｒ）、Ｎｉ、Ａｌ−Ｆｅやフェライト（Ｆｅ３Ｏ４、（ＦｅＣｏ）３Ｏ４）など）等を用いることができる。第１磁性層１０の厚さは、例えば２ｎｍ以上である。
【００４６】
第１磁性層１０は、２層構造を有することができる。この場合、第１磁性層１０は、ＦｅＣｏ合金の層と、ＦｅＣｏ合金の層と積層された以下の層と、を含むことができる。ＦｅＣｏ合金の層と積層されるのは、Ｆｅ−Ｃｏ−Ｓｉ−Ｂ合金、λｓ＞１００ｐｐｍを示すＴｂ−Ｍ−Ｆｅ合金（Ｍは、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ）、Ｔｂ−Ｍ１−Ｆｅ−Ｍ２合金（Ｍ１は、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｍ２は、Ｔｉ，Ｃｒ，Ｍｎ，Ｃｏ，Ｃｕ，Ｎｂ，Ｍｏ，Ｗ，Ｔａ）、Ｆｅ−Ｍ３−Ｍ４−Ｂ合金（Ｍ３は、Ｔｉ，Ｃｒ，Ｍｎ，Ｃｏ，Ｃｕ，Ｎｂ，Ｍｏ，Ｗ，Ｔａ、Ｍ４は、Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｔｂ，Ｄｙ，Ｅｒ）、Ｎｉ、Ａｌ−Ｆｅやフェライト（Ｆｅ３Ｏ４、（ＦｅＣｏ）３Ｏ４）など）等から選択される材料の層である。
【００４７】
例えば、中間層３０が金属の場合は、ＧＭＲ（Giant Magnetoresistance）効果が発現する。中間層３０が絶縁体の場合は、ＴＭＲ（Tunneling Magnetoresistance）効果が発現する。例えば、歪検知素子部５０においては、例えば、歪抵抗変化部５０ｓの積層方向に沿って電流を流すＣＰＰ（Current Perpendicular to Plane）−ＧＭＲ効果が用いられる。
【００４８】
また、中間層３０として、絶縁層の一部に１ｎｍ以上５ｎｍ程度の幅（例えば径）の金属電流パスが膜厚方向に貫通して複数形成された、ＣＣＰ（Current-Confined-Path）スペーサー層を用いることができる。この場合も、ＣＣＰ−ＧＭＲ効果が用いられる。
【００４９】
このように、本実施形態においては、歪検知素子部５０における逆磁歪現象が用いられる。これにより、高感度な検知が可能になる。逆磁歪効果を用いる場合、例えば、外部から加えられる歪に対して、第１磁性層１０及び第２磁性層２０の少なくともいずれかの磁性層の磁化方向が変化させられる。外部から加えられる歪（有無及びその程度など）によって、２つの磁性層の磁化の相対的な角度が変わる。外部から加えられる歪によって電気抵抗が変わるため、歪検知素子部５０は、歪センサとして機能する。
【００５０】
図４は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式的斜視図である。
図４に表したように、歪検知素子部５０は、例えば、第１電極５１と、第２電極５２と、を含む。第１電極５１と第２電極５２との間に歪抵抗変化部５０ｓが設けられている。この例では、歪抵抗変化部５０ｓにおいては、第１電極５１の側から第２電極５２に向けて、バッファ層４１（兼シード層、厚さ数ｎｍ）、反強磁性層４２（厚さ数ｎｍ）、磁性層４３（厚さ数ｎｍ）、Ｒｕ層４４、第２磁性層２０（厚さ数ｎｍ）、中間層３０（厚さ数ｎｍ）、第１磁性層１０及びキャップ層４５（厚さ数ｎｍ）が、この順で設けられている。
【００５１】
第２磁性層２０には、例えば、磁性積層膜が用いられる。第１磁性層１０は、磁性積層膜１０ａ（厚さ約１ｎｍ）と、磁性積層膜１０ａとキャップ層４５との間に設けられた高磁歪磁性膜１０ｂ（厚さ数ｎｍ）と、を含む。
【００５２】
第１電極５１及び第２電極５２には、例えば、非磁性体であるＡｕ、Ｃｕ、Ｔａ、Ａｌ等を用いることができる。第１電極５１及び第２電極５２として、軟磁性体の材料を用いることで、歪抵抗変化部５０ｓに影響を及ぼす外部からの磁気ノイズを低減することができる。軟磁性体の材料としては、例えば、パーマロイ（ＮｉＦｅ合金）や珪素鋼（ＦｅＳｉ合金）を用いることができる。歪検知素子部５０は、アルミ酸化物（例えばＡｌ２Ｏ３）やシリコン酸化物（例えばＳｉＯ２）等の絶縁体で覆われる。
【００５３】
第１磁性層１０及び第２磁性層２０の少なくともいずれかの磁性層の磁化方向は、応力に応じて変化する。少なくともいずれかの磁性層（応力に応じて磁化方向が変化する磁性層）の磁歪定数の絶対値は、例えば、１０−５以上に設定する。これにより、逆磁歪効果によって、外部から加えられる歪みに応じて磁化の方向が変化する。例えば、第１磁性層１０及び第２磁性層２０の少なくともいずれかには、Ｆｅ、Ｃｏ及びＮｉなどのような金属または、それらを含む合金などが用いられる。用いる元素や添加元素などによって、磁歪定数は大きく設定される。
【００５４】
例えば、中間層３０としてＭｇＯのような酸化物が用いられる。ＭｇＯ層上の磁性層は、一般的にプラスの磁歪定数を有する。例えば、中間層３０の上に第１磁性層１０を形成する場合、第１磁性層１０として、ＣｏＦｅＢ／ＣｏＦｅ／ＮｉＦｅの積層構成の磁化自由層を用いる。最上層のＮｉＦｅ層をＮｉリッチにすると、ＮｉＦｅ層の磁歪定数はマイナスでその絶対値が大きくなる。酸化物層上のプラスの磁歪が打ち消されることを抑制するために、最上層のＮｉＦｅ層のＮｉ組成は、一般的に用いられるＮｉ８１Ｆｅ１９のパーマロイ組成と比較して、Ｎｉリッチにしない。具体的には、最上層のＮｉＦｅ層におけるＮｉの比率は、８０原子パーセント（ａｔｏｍｉｃ％）未満とすることが好ましい。第１磁性層１０を磁化自由層とする場合には、第１磁性層１０の厚さは、例えば、１ｎｍ以上２０ｎｍ以下が好ましい。
【００５５】
第１磁性層１０が磁化自由層である場合において、第２磁性層２０は、磁化固定層でも磁化自由層でも良い。第２磁性層２０が磁化固定層である場合、外部から歪が加えられても第２磁性層２０の磁化の方向は実質的に変化しない。そして、第１磁性層１０と第２磁性層２０との間での相対的な磁化の角度によって電気抵抗が変化する。電気抵抗の違いによって歪の有無が検知される。
【００５６】
第１磁性層１０及び第２磁性層２０の両方が磁化自由層である場合には、例えば、第１磁性層１０の磁歪定数は、第２磁性層２０の磁歪定数とは異なるように設定される。
【００５７】
第２磁性層２０が磁化固定層である場合も磁化自由層である場合も、第２磁性層２０の厚さは、例えば１ｎｍ以上２０ｎｍ以下が好ましい。
【００５８】
例えば、第２磁性層２０が磁化固定層である場合、例えば、第２磁性層２０には、反磁性層／磁性層／Ｒｕ層／磁性層の積層構造を用いたシンセティックＡＦ構造などを用いることができる。反磁性層には、例えばＩｒＭｎなどが用いられる。また、後述するように、ハードバイアス層を設けても良い。
【００５９】
歪検知素子部５０では、磁性層のスピンが用いられる。歪検知素子部５０に必要な面積は、極めて小さいサイズで十分である。歪検知素子部５０の面積は、例えば、１０ｎｍ×１０ｎｍ〜２０ｎｍ×２０ｎｍ以下程度で十分である。
【００６０】
例えば、歪検知素子部５０のＸ軸方向（固定部分６３から可動部分６４に向かう第１方向）に沿った長さは、２０ｎｍ以上１０μｍ以下である。歪検知素子部５０のＸ軸方向に沿った長さは、１００ｎｍ以上３μｍ以下であることが好ましい。
【００６１】
例えば、歪検知素子部５０のＹ軸方向（Ｘ軸方向に対して垂直で、Ｘ−Ｙ平面に対して平行な方向）に沿った長さは、２０ｎｍ以上１０μｍ以下である。歪検知素子部５０のＹ軸方向に沿った長さは、１００ｎｍ以上３μｍ以下であることが好ましい。
【００６２】
例えば、歪検知素子部５０のＺ軸方向（Ｘ−Ｙ平面に対して垂直な方向）に沿った長さは、２０ｎｍ以上１００ｎｍ以下である。
【００６３】
歪検知素子部５０のＸ軸方向に沿った長さは、歪検知素子部５０のＹ軸方向に沿った長さと同じでも良く、異なっても良い。歪検知素子部５０のＸ軸方向に沿った長さが、歪検知素子部５０のＹ軸方向に沿った長さと異なるときに、形状磁気異方性が生じる。これにより、ハードバイアス層で得られる作用と同様の作用を得ることもできる。
【００６４】
歪検知素子部５０において流される電流の向きは、第１磁性層１０から第２磁性層２０に向かう方向でも良く、第２磁性層２０から第１磁性層１０に向かう方向でも良い。
【００６５】
図５は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式的斜視図である。
図５に表したように、この例では、歪検知素子部５０は、バイアス層５５ａ及び５５ｂ（ハードバイアス層）をさらに含む。バイアス層５５ａ及び５５ｂは、歪抵抗変化部５０ｓに対向して設けられる。
【００６６】
この例では、第２磁性層２０が磁化固定層である。バイアス層５５ａ及び５５ｂは、第２磁性層２０に並置される。バイアス層５５ａ及び５５ｂの間に、歪抵抗変化部５０ｓが配置される。バイアス層５５ａと歪抵抗変化部５０ｓとの間に絶縁層５４ａが設けられる。バイアス層５５ｂと歪抵抗変化部５０ｓとの間に絶縁層５４ｂが設けられる。
【００６７】
バイアス層５５ａ及び５５ｂは、第１磁性層１０にバイアス磁界を印加する。これにより、第１磁性層１０の磁化方向を適正な位置にバイアスすることが可能になるとともに、単一磁区化することが可能となる。
【００６８】
バイアス層５５ａ及び５５ｂのそれぞれの大きさ（この例ではＹ軸方向に沿った長さ）は、例えば、１００ｎｍ以上１０μｍ以下である。
【００６９】
絶縁層５４ａ及び５４ｂのそれぞれの大きさ（この例ではＹ軸方向に沿った長さ）は、例えば、１ｎｍ以上５ｎｍ以下である。
【００７０】
本実施形態に係る歪検知装置３１０においては、トランジスタ１１２が形成された基板の上方に、歪検知素子部５０が形成されている。トランジスタ１１２と、歪検知素子部５０とは、実装工程で用いられるようなワイヤではなく、ウェーハ製造工程で一貫して形成される配線層で接続されている。これにより、歪検知装置の小型化が可能になり、微小領域で歪を高感度に検知することができる。
【００７１】
トランジスタと歪検知素子部とを共通の基板上に形成することで、例えば、演算回路、増幅回路及び通信回路などの、センサで得られた情報を処理する回路（処理回路１１３など）を歪検知素子部５０と同じ基板上に形成することができる。高感度なセンサを演算回路と一体として形成することで、システム全体としてみたときに、小型化が実現できる。また、低消費電力化を実現することができる。
【００７２】
本実施形態においては、例えば、高感度のセンサを用い、さらに、そのセンサで得られた信号を演算処理する回路が、共通の基板上にシステムオンチップとして実現される。
【００７３】
トランジスタ１１２の上方に可動部分６４（ダイアフラム部６１ｂ）を設ける場合、現実的に得られる可動範囲（Ｚ軸方向に沿った距離）は、１０μｍ以下である。実際には、さらに小さい可動範囲のほうが形成しやすい。このような小さい可動範囲の場合でも歪を正確に測定するためには、歪センサとして非常に高感度なものが必要となる。また、微小点接触状態においても圧力を正確に測定するために、ダイアフラムの面積も小さいことが望ましい。ダイアフラムが小さくなると、ダイアフラムの膜厚を薄くしなければ、たわみ量も小さくなってしまい、感度良く測定することができない。外部環境で壊れにくい状態で圧力センサとして使用するためには、ダイアフラムの膜厚もあまり薄くすることはできないため、ダイアフラム径が小さくなると、圧力センサの感度も悪くなってしまう。
【００７４】
以上のように、ダイアフラムの上下可動範囲が小さいこと、および、ダイアフラムの直径が小さい状態で使うこと、の２つの状況を実現しようとすると、歪センサとしては感度が高いものが望まれる。実施形態に係る歪検知素子部５０は、この要求を満たすため、このようなことが可能になる。
【００７５】
実施形態に係る歪検知素子部５０においては、実質的に素子サイズの大きさに依存せず、小さい素子面積でも高い歪感度αを実現することができる。歪感度αは、例えば、α＝（ΔＲ／Ｒｍｉｎ）／εで表される。Ｒｍｉｎは、低い状態の抵抗であり、ΔＲは、抵抗変化量である。εは、歪であり、Δｌ／ｌで表される。ここで、ｌは初期の長さであり、Δｌは変位量である。
【００７６】
例えば、Ｓｉを用いたピエゾ抵抗型歪センサの場合には、歪感度αは用いる材料で決まり、例えば歪感度αは、約１３０である。また、Ｓｉを用いたピエゾ抵抗型歪センサの場合には、一辺が１００μｍ程度の素子の面積が必要である。単位面積あたりの歪感度αは、例えば１３０／１００μｍ２であり、約１０１０となる。
【００７７】
一方、本実施形態に係る歪検知素子部５０（スピン歪センサ）の場合には、歪感度αに上限はなく、１０００程度のものは容易に実現できる。この歪感度αを実現するために必要な素子面積は、一辺が２０ｎｍ程度である。このため、例えば、単位面積あたりの歪感度αは、約１０１７となる。このように、実施形態においては、従来のＳｉを用いたＭＥＭＳ構造（Ｓｉ−ＭＥＭＳ：Micro Electro Mechanical Systems）の圧力センサの場合と比較して、約７桁の単位面積あたりの感度向上が可能になる。
【００７８】
本実施形態によれば、スピン歪センサ技術を用いることで、高い歪感度が得られ、例えば、演算回路を混載した歪・圧力センサの実現が可能となる。
【００７９】
図６（ａ）〜図６（ｃ）は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式図である。
これらの図は、検知部１２０の１つの例である検知部１２１の構成を示している。図６（ａ）は斜視図である。図６（ｂ）は、平面図である。図６（ｃ）は、図６（ａ）のＡ１−Ａ２線断面図である。
【００８０】
図６（ａ）に表したように、可動部分６４は、空洞部７０の中において、Ｚ軸方向に沿って動く。検知部１２１（検知部１２０）の厚さＬｚ（Ｚ軸方向に沿った長さ）は、例えば、１μｍ以上１０μｍ以下である。この例では、ダイアフラム部６１ｂが設けられている。可動部分６４のサイズは、ダイアフラム部６１ｂのサイズとなる。
【００８１】
図６（ｂ）に表したように、可動部分６４は、ダイアフラム部６１ｂを含む。ダイアフラム部６１ｂのＹ軸方向（固定部分６３から可動部分６４に向かうＸ軸方向に対して垂直で主面１１１ａに対して平行な方向）に沿った幅は、第１配線層６１及び第２配線層６２のＹ軸方向に沿った幅よりも広い。
【００８２】
Ｘ軸方向に沿った可動部分６４の長さＬｘ（ダイアフラム部６１ｂのＸ軸方向に沿った長さに相当）は、１０μｍ以上５００μｍ以下である。長さＬｘは、５０μｍ以上２００μｍ以下であることが好ましい。また、Ｙ軸方向に沿った可動部分６４の長さＬｙ（ダイアフラム部６１ｂのＹ軸方向に沿った長さに相当）は、１０μｍ以上５００μｍ以下である。長さＬｙは、５０μｍ以上２００μｍ以下であることが好ましい。
【００８３】
長さＬｘは、長さＬｙ以上であることが好ましい。例えば、長さＬｘは、長さＬｙの１．５倍以上５倍以下である。
【００８４】
ダイアフラム部６１ｂの一部は、固定部分６３として、非空洞部７１に固定されていても良い。ダイアフラム部６１ｂのうちで非空洞部７１に固定されている部分の幅Ｌ１（Ｘ軸方向に沿った幅）は、例えば、長さＬｘの１／１０以上１／３以下である。
【００８５】
図６（ｃ）に表したように、可動部分６４（ダイアフラム部６１ｂ）はＺ軸方向に沿って撓む。空洞部７０のＺ軸方向に沿う高さＬｚ７０は、例えば、１μｍ以上１０μｍ以下である。可動部分６４は、空洞部７０の中で動く。可動部分６４（ダイアフラム部６１ｂ）の先端のＺ軸方向に沿う移動の距離（Ｚ軸方向に沿う距離）は、例えば、１μｍ以上１０μｍ以下である。可動部分６４とトランジスタ１１２（半導体回路部１１０）との間の距離は、例えば、１μｍ以上１０μｍ以下の範囲で変化する。
【００８６】
可動部分６４（ダイアフラム部６１ｂ）の動きに応じて、歪検知素子部５０に応力が加わる。この応力に応じて、歪検知素子部５０の電気抵抗が変化する。
【００８７】
第１埋め込み配線６１ｃ、第２埋め込み配線６２ｃ、第１配線層６１及び第２配線層６２を介して、歪検知素子部５０に電流が流され、電気抵抗が検知される。これにより、可動部分６４（ダイアフラム部６１ｂ）に加えられる応力が検知される。すなわち、歪検知装置３１０に加わる歪みが検知される。
【００８８】
第１埋め込み配線６１ｃ、第２埋め込み配線６２ｃ、第１配線層６１及び第２配線層６２には、例えば、Ｃｕ及びＡｌなどの金属が用いられる。
【００８９】
ダイアフラム部６１ｂには、例えば、ＳｉＯ２、アモルファスＳｉ、各種酸化物、及び、各種窒化物の単層膜または積層膜などが用いられる。なお、後述するように、第１配線層６１（第１配線層６１層及び第２配線層６２の少なくともいずれか）が、ダイアフラム部６１ｂの機能を果たすこともできる。この場合には、ダイアフラム部６１ｂ（第１配線層６１）には、Ｃｕ及びＡｌなどの金属が用いられる。このように、実施形態においては、トランジスタ１１２と混載されたダイアフラムの構成が採用される。
【００９０】
一方、従来のＳｉ−ＭＥＭＳではＳＯＩ（Silicon on insulator）基板が用いられる。この場合には、ＳＯＩが設けられる基板（Ｓｉ単結晶基板）の裏面が選択的に除去され、ＳＯＩの酸化膜がダイアフラムとなり、ＳＯＩのシリコン膜が能動部となる。従来の構成においては、ＳＯＩ基板を用いる発想であるため、使用できる膜の材料が、酸化膜と、その上に形成されたシリコン膜に限定される。これは、ＲＩＥ（Reactive Ion Etching）プロセスなどでエッチングすることが、単結晶Ｓｉを歪センサとして用いるためには必要であるためである。基板裏面からエッチングするプロセスとなるため、必然的に基板上に形成するトランジスタの上に、ダイアフラムを形成するということが極めて困難というのが従来の発想である。また、このように単結晶Ｓｉを歪センサとして用いる場合には、ダイアフラムの材料は、必然的に上述のような極めて限定された材料となってしまう。
【００９１】
これに対して、実施形態においては、トランジスタ１１２上に、後述する犠牲層が形成され、犠牲層の上に可動部分６４が形成される。例えば、トランジスタ１１２上に形成された犠牲層の上に成膜された膜が、ダイアフラム部６１ｂとして用いられる。そのため、ダイアフラム部６１ｂとして任意の材料を用いることが可能である。これにより、材料を適切に選択することで、ダイアフラム特性が向上でき、さらに、例えば、ダイアフラム部６１ｂの応力を実質的にゼロにすることができる。また、ＳＯＩ基板以外の基体の上に形成したダイアフラム上に単結晶Ｓｉを形成することは極めて困難だが、スピン歪センサならば形成することが可能となる。
【００９２】
実施形態においては、犠牲層の上に可動部分６４を形成し、犠牲層を犠牲層の上面から除去する構成を採用する。この場合、犠牲層を厚くすることが困難であるため、可動部分６４の可動範囲は、ＳＯＩ基板を用いたＳｉ−ＭＥＭＳに比べて限定的になる。すなわち、ダイアフラムの可動量が小さく、歪変化量が小さくなる。スピン歪センサにおいては高い歪感度が実現可能なため、ダイアフラムの可動量が小さい場合においても、センサとして十分機能することが可能であると、本願発明者は考えた。
【００９３】
ダイアフラム部６１ｂの厚さは、例えば、５０ｎｍ以上１μｍ以下である。１００ｎｍ以上５００ｎｍ以下であることが好ましい。
【００９４】
図６（ｃ）に表したように、第１配線層６１と第２配線層６２との間には、絶縁層６５（例えばＳｉＯ２層など）が設けられる。また、第１配線層６１の可動部分６４側の端部と、第２配線層６２の可動部分６４側の端部とに接して絶縁層６６（例えばＳｉＯ２層など）が設けられる。
【００９５】
このような構成を有する検知部１２０（検知部１２１）を用いることで、微小領域で歪を高感度に検知することができる。
【００９６】
この例では、可動部分６４（例えばダイアフラム部６１ｂ）、及び、空洞部７０のＺ軸方向に沿ってみた時の形状は、実質的に長方形であるが、実施形態はこれに限らない。これらの形状は任意である。
【００９７】
図７（ａ）〜図７（ｃ）は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式図である。
これらの図は、検知部１２０の１つの例である検知部１２２の構成を示している。図７（ａ）は斜視図である。図７（ｂ）は、平面図である。図７（ｃ）は、図７（ａ）のＡ１−Ａ２線断面図である。
【００９８】
図７（ａ）〜図７（ｃ）に表したように、この例では、可動部分６４（例えばダイアフラム部６１ｂ）のＺ軸方向に沿ってみたときの形状は、略円形（扁平円も含む）である。そして、空洞部７０のＺ軸方向に沿ってみた時の形状も、略円形（扁平円も含む）である。
この場合も、微小領域で歪を高感度に検知することができる。
【００９９】
図８（ａ）〜図８（ｃ）は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式図である。
これらの図は、検知部１２０の１つの例である検知部１２３の構成を示している。図８（ａ）は斜視図である。図８（ｂ）は、平面図である。図８（ｃ）は、図８（ａ）のＡ１−Ａ２線断面図である。
【０１００】
図８（ａ）〜図８（ｃ）に表したように、この例では、可動部分６４の端は固定部分６３に接続されており、可動部分６４の他の端（この例では、３つの端）が、固定部６７ａ、６７ｂ及び６７ｃで、非空洞部７１に固定されている。可動部分６４は、固定部分６３と、３つの固定部とによって、４箇所で支持されている。固定部６７ａ、６７ｂ及び６７ｃには、例えば、ＳｉＯ２などの絶縁層が用いられる。
【０１０１】
この構成においては、図８（ｃ）に表したように、可動部分６４の中央部がＺ軸方向に沿って動く。
【０１０２】
この例では、可動部分６４は、４箇所で支持されているが、可動部分６４に、可動部分６４を貫通する孔６４ｈが設けられていると見なすこともできる。
【０１０３】
このように、可動部分６４は、複数の箇所によって支持されても良い。この場合も、微小領域で歪を高感度に検知することができる。
【０１０４】
本実施形態に係る歪検知装置３１０においては、外部から何らかの作用が可動部分６４（例えばダイアフラム部６１ｂ）に与えられ、可動部分６４（例えばダイアフラム部６１ｂ）の形状が変化する。この形状の変化に伴って歪検知素子部５０に歪みが発生し、この歪みを電気抵抗の変化として検知する。歪検知装置３１０は、例えば圧力センサとして用いることができる。さらに、歪検知装置３１０は、加速センサとして用いることができる。さらに、歪検知装置３１０は、温度センサとして用いることができる。温度センサとして用いる場合には、温度に応じて可動部分６４（例えばダイアフラム部６１ｂ）は伸縮し、これによる歪が検知される。例えば、温度膨張係数が大きい材料を可動部分６４（例えばダイアフラム部６１ｂ）として用いることで、高感度の温度センサを提供することができる。
【０１０５】
図９は、第１の実施形態に係る別の歪検知装置の構成を例示する模式的斜視図である。 図９に表したように、本実施形態に係る歪検知装置３２０は、検知部１２０の上に設けられた圧力トランスデュース部１３０をさらに含む。
【０１０６】
圧力トランスデュース部１３０は、センサ保護部１３２と、圧力トランスデュース空洞部１３１と、を有する。圧力トランスデュース空洞部１３１は、例えば、センサ保護部１３２を形成する材料が設けられていない部分である。
【０１０７】
図１０は、第１の実施形態に係る別の歪検知装置の一部の構成を例示する模式的斜視図である。
図１０は、圧力トランスデュース部１３０の構成の１つの例を示している。
センサ保護部１３２には、例えば、Ａｌ２Ｏ３、及び、ＳｉＯ２などの絶縁材料が用いられる。圧力トランスデュース空洞部１３１のＺ軸方向にみたときの形状は、例えば、検知部１２０の空洞部７０のＺ軸方向にみたときの形状に沿う。但し、圧力トランスデュース空洞部１３１の形状は任意である。圧力トランスデュース空洞部１３１の内部には、例えば、空気が充填されている。圧力トランスデュース空洞部１３１は、例えば、空気の振動を歪検知素子部５０に伝える。
【０１０８】
この構成を応用すると、音を検知するマイクロフォンを作製することも可能である。このように、実施形態に係る歪検知装置３２０は、音などの、任意の媒体における振動を検知する検知装置に応用できる。
【０１０９】
圧力トランスデュース部１３０を設けることにより、外部の圧力の変化をより効率的に歪検知素子部５０に伝えることができる。これにより、より高精度でより安定した検知が可能になる。
【０１１０】
この例では、圧力トランスデュース空洞部１３１のＺ軸方向にみたときの形状は、円形（扁平円も含む）であり、その直径１３１ｗは、例えば、１μｍ以上５００ｎｍ以下である。センサ保護部１３２の厚さｔ１３０は、例えば３００ｎｍ以上１００μｍ以下である。ただし、実施形態はこれには限らない。これらの形状及び大きさは任意である。
【０１１１】
図１１は、第１の実施形態に係る別の歪検知装置の一部の構成を例示する模式的斜視図である。
図１１は、圧力トランスデュース部１３０の構成の別の例を示している。
この例では、圧力トランスデュース空洞部１３１の内部には、例えば、圧力トランスデュース材料１３３が配置されている。圧力トランスデュース材料１３３には、例えば、ジェル又は液体の例えばシリコーンなどが用いられる。
【０１１２】
この構成を用いる場合には、例えば、歪検知装置の製造の実装工程で、圧力トランスデュース部１３０と外部との間で圧力が伝達されるような実装が行われる。
【０１１３】
図１に関して説明した処理回路１１３は、例えば、歪検知素子部５０で得られた信号の増幅処理や、センサ信号のＡ／Ｄ変換処理などを行うことができる。このように、半導体回路部１１０は、歪検知素子部５０に流れる電流に基づく信号を処理する。処理回路１１３は、さらに、センサ信号のデータを他の電子機器に送信するための処理を行うことができる。さらに、処理回路１１３は、センサ信号から有意義な情報を引き出すためのデータマイニング処理（例えばノイズ除去処理など）を行うこともできる。
【０１１４】
図１２（ａ）〜図１２（ｃ）は、第１の実施形態に係る別の歪検知装置及び電子機器の構成を例示する模式図である。
図１２（ａ）は、本実施形態に係る別の歪検知装置３１１の構成を例示する模式的斜視図である。図１２（ｂ）は、歪検知装置３１１に設けられる送信回路１１７の例を示している。図１２（ｃ）は、歪検知装置３１１と組み合わせて用いられる電子機器１１８ｄの例を示している。
【０１１５】
図１２（ａ）に表したように、歪検知装置３１１は、半導体回路部１１０及び検知部１２０に加え、アンテナ１１５と、電気配線１１６と、をさらに含む。アンテナ１１５は、電気配線１１６を介して、半導体回路部１１０と接続される。
【０１１６】
図１２（ｂ）に表したように、送信回路１１７が歪検知装置３１１に設けられる。送信回路１１７は、歪検知素子部５０に流れる電気信号に基づくデータを無線で送信する。送信回路１１７の少なくとも一部は、半導体回路部１１０に設けることができる。半導体回路部１１０は、歪検知素子部５０に流れる電気信号に基づくデータを無線で送信する送信回路１１７を含むことができる。
【０１１７】
図１２（ｃ）に表したように、歪検知装置３１１と組み合わせて用いられる電子機器１１８ｄには、受信部１１８が設けられる。電子機器１１８ｄとして、例えば、携帯端末などの電子装置が用いられる。
【０１１８】
例えば、送信回路１１７を含む歪検知装置３１１と、受信部１１８を含む電子機器１１８ｄと、を組み合わせて用いることで、より便利になる。
【０１１９】
この例では、図１２（ｂ）に表したように、歪検知装置３１１には、電子機器１１８ｄからの制御信号を受信する受信回路１１７ｒが設けられている。例えば、受信回路１１７ｒの少なくとも一部は、半導体回路部１１０に設けることができる。受信回路１１７ｒを設けることにより、例えば、電子機器１１８ｄを操作することで、歪検知装置３１１の動作を制御することができる。
【０１２０】
図１２（ｂ）に表したように、この例では、歪検知装置３１１には、送信回路１１７として、例えば、歪検知素子部５０に接続されたＡＤコンバータ１１７ａと、マンチェスター符号化部１１７ｂと、が設けられる。さらに、切替部１１７ｃが設けられ、送信と受信を切り替える。タイミングコントローラ１１７ｄによりこの切り替えが制御される。そして、受信回路１１７ｒとして、データ訂正部１１７ｅと、同期部１１７ｆと、判定部１１７ｇと、が設けられる。さらに、電圧制御発振器１１７ｈ（ＶＣＯ）が設けられている。
【０１２１】
一方、図１２（ｃ）に表したように、電子機器１１８ｄには、マンチェスター符号化部１１７ｂ、切替部１１７ｃ、タイミングコントローラ１１７ｄ、データ訂正部１１７ｅ、同期部１１７ｆ、判定部１１７ｇ及び電圧制御発振器１１７ｈが設けられ、さらに記憶部１１８ａ及び中央演算部１１８ｂ（ＣＰＵ）が設けられている。
【０１２２】
以下、本実施形態に係る歪検知装置３１０の製造方法の例として、図６（ａ）〜図６（ｃ）に例示した検知部１２１のように四角形のダイアフラム部６１ｂを有する歪検知装置の製造方法の例について説明する。
【０１２３】
図１３（ａ）、図１３（ｂ）、図１４（ａ）、図１４（ｂ）、図１５（ａ）、図１５（ｂ）、図１６（ａ）、図１６（ｂ）、図１７（ａ）、図１７（ｂ）、図１８（ａ）、図１８（ｂ）、図１９（ａ）、図１９（ｂ）、図２０（ａ）、図２０（ｂ）、図２１（ａ）、図２１（ｂ）、図２２（ａ）、図２２（ｂ）、図２３（ａ）、図２３（ｂ）、図２４（ａ）及び図２４（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を例示する模式図である。
図１３（ａ）〜図２４（ａ）は、模式的平面図であり、図１３（ｂ）〜図２４（ｂ）は、模式的断面図である。
【０１２４】
図１３（ａ）及び図１３（ｂ）に表したように、半導体基板１１１の表面部分に半導体層１１２Ｍが設けられている。半導体層１１２Ｍの上面に素子分離絶縁層１１２Ｉを形成する。半導体層１１２Ｍの上に、図示しない絶縁層を介して、ゲート１１２Ｇを形成する。ゲート１１２Ｇの両側に、ソース１１２Ｓとドレイン１１２Ｄとを形成し、トランジスタ１１２が形成される。この上に層間絶縁膜１１４ａを形成し、さらに層間絶縁膜１１４ｂを形成する。
【０１２５】
非空洞部７１となる領域において、層間絶縁膜１１４ａ及び１１４ｂの一部に、トレンチ及び孔を形成する。孔に導電材料を埋め込んで、接続ピラー１１４ｃ〜１１４ｅを形成する。この例では、接続ピラー１１４ｃは、１つのトランジスタのソース１１２Ｓに接続され、接続ピラー１１４ｄはドレイン１１２Ｄに接続されている。接続ピラー１１４ｅは、別のトランジスタのソース１１２Ｓに接続されている。トレンチに導電材料を埋め込んで、配線部１１４ｆ及び配線部１１４ｇを形成する。配線部１１４ｆは、接続ピラー１１４ｃ及び接続ピラー１１４ｄに接続される。配線部１１４ｇは、接続ピラー１１４ｅに接続される。層間絶縁膜１１４ｂの上に、層間絶縁膜１１４ｈを形成する。
【０１２６】
図１４（ａ）及び図１４（ｂ）に表したように、層間絶縁膜１１４ｈの上に層間絶縁膜１１４ｉとなるＳｉＯ２を例えばＣＶＤで形成する。層間絶縁膜１１４ｉの所定の位置に孔を形成し、導電材料（金属材料）を埋め込み、上面をＣＭＰで平坦化する。これにより、配線部１１４ｆに接続された接続ピラー１１４ｊと、配線部１１４ｇに接続された接続ピラー１１４ｋと、が形成される。
【０１２７】
図１５（ａ）及び図１５（ｂ）に表したように、層間絶縁膜１１４ｉの空洞部７０となる領域に溝を形成し、その溝に犠牲層１１４ｌを埋め込む。犠牲層１１４ｌには、例えば、ＳｉＧｅなどが用いられる。犠牲層１１４ｌには、低温で成膜できる材料が用いられる。
【０１２８】
図１６（ａ）及び図１６（ｂ）に表したように、層間絶縁膜１１４ｉ及び犠牲層１１４ｌの上に、ダイアフラム部６１ｂとなる絶縁膜６１ｂｆ（ＳｉＯ２など）を形成する。絶縁膜６１ｂｆに孔を設け、その孔に導電材料（金属）を埋め込み、接続ピラー６１ｆａ及び接続ピラー６２ｆａを形成する。接続ピラー６１ｆａは接続ピラー１１４ｋと接続され、接続ピラー６２ｆａは接続ピラー１１４ｊと接続されている。
【０１２９】
図１７（ａ）及び図１７（ｂ）に表したように、絶縁膜６１ｂｆ、接続ピラー６１ｆａ及び接続ピラー６２ｆａの上に、第１配線層６１となる導電層６１ｆを形成する。
【０１３０】
図１８（ａ）及び図１８（ｂ）に表したように、導電層６１ｆの上に、歪検知素子部５０となる積層膜５０ｆを形成する。
【０１３１】
図１９（ａ）及び図１９（ｂ）に表したように、積層膜５０ｆを所定の形状に加工し、その上に、絶縁層６５となる絶縁膜６５ｆ（ＳｉＯ２など）を形成する。
【０１３２】
図２０（ａ）及び図２０（ｂ）に表したように、絶縁膜６５ｆの一部を除去し、導電層６１ｆを所定の形状に加工する。これにより、第１配線層６１の形状が形成される。このとき、導電層６１ｆの一部は、接続ピラー６２ｆａに接続された接続ピラー６２ｆｂとなる。さらに、この上に、絶縁層６６となる絶縁膜６６ｆを形成する。
【０１３３】
図２１（ａ）及び図２１（ｂ）に表したように、絶縁膜６６ｆに開口部６６ｐを形成する。これにより、接続ピラー６２ｆｂが露出する。
【０１３４】
図２２（ａ）及び図２２（ｂ）に表したように、この上に、第２配線層６２となる導電層６２ｆを形成する。導電層６２ｆの一部は、接続ピラー６２ｆｂと接続される。
【０１３５】
図２３（ａ）及び図２３（ｂ）に表したように、導電層６２ｆを所定の形状に加工する。これにより、第２配線層６２が形成される。第２配線層６２は、接続ピラー６２ｆｂに接続されている。
【０１３６】
図２４（ａ）及び図２４（ｂ）に表したように、絶縁膜６６ｆに所定の形状の開口部６６ｏを形成する。開口部６６ｏを介して、絶縁膜６１ｂｆを加工し、さらに、犠牲層１１４ｌを除去する。これにより、空洞部７０が形成される。犠牲層１１４ｌの除去においては、例えば、犠牲層１１４ｌの上面（犠牲層１１４ｌの半導体基板１１１とは反対側の面）から犠牲層１１４ｌを除去（例えばエッチング）する。
これにより、本実施形態に係る歪検知装置３１０が形成できる。
【０１３７】
図２５（ａ）〜図２５（ｃ）は、第１の実施形態に係る歪検知装置の一部の構成を例示する模式図である。
これらの図は、検知部１２０の１つの例である検知部１２４の構成を示している。図２５（ａ）は斜視図である。図２５（ｂ）は、平面図である。図２５（ｃ）は、図２５（ａ）のＡ１−Ａ２線断面図である。
【０１３８】
図２５（ａ）に表したように、この例では、ダイアフラム部６１ｂが設けられず、ダイアフラム部６１ｂの機能を第１配線層６１が果たす。
【０１３９】
第１配線層６１は、第２配線層６２よりも下側に設けられている。すなわち、第１配線層６１は、第２配線層６２と半導体回路部１１０（図２５（ａ）では図示していない）との間に設けられている。
【０１４０】
第１配線層６１の可動部分６４におけるＹ軸方向（固定部分６３から可動部分６４に向かうＸ軸方向に対して垂直で主面１１１ａに対して平行な方向）に沿った幅は、第２配線層６２の可動部分６４におけるＹ軸方向に沿った幅よりも広い。
【０１４１】
ダイアフラム部６１ｂが設けられない場合は、可動部分６４のＹ軸方向の長さＬｙは、第１配線層６１のうちの可動部分６４におけるＹ軸方向の長さに相当する。可動部分６４のＸ軸方向の長さＬｘは、第１配線層６１のうちの可動部分６４におけるＸ軸方向の長さに相当する。
【０１４２】
ダイアフラム部６１ｂの機能を第１配線層６１が果たすことで、構成が簡単になり、製造工程も簡単になる。このような検知部１２４においても、微小領域で歪を高感度に検知することができる。
【０１４３】
以下、図２５（ａ）〜図２５（ｃ）に例示した検知部１２４を有する歪検知装置の製造方法の例について説明する。
【０１４４】
図２６（ａ）、図２６（ｂ）、図２７（ａ）、図２７（ｂ）、図２８（ａ）、図２８（ｂ）、図２９（ａ）、図２９（ｂ）、図３０（ａ）、図３０（ｂ）、図３１（ａ）、図３１（ｂ）、図３２（ａ）、図３２（ｂ）、図３３（ａ）及び図３３（ｂ）は、第１の実施形態に係る歪検知装置の製造方法を例示する模式図である。
図２６（ａ）〜図３３（ａ）は、模式的平面図であり、図２６（ｂ）〜図３３（ｂ）は、模式的断面図である。以下では、図１３（ａ）〜図１５（ｂ）に関して説明したのと同様の工程の後の工程について説明する。
【０１４５】
図２６（ａ）及び図２６（ｂ）に表したように、接続ピラー１１４ｊ、接続ピラー１１４ｋ、層間絶縁膜１１４ｉ及び犠牲層１１４ｌの上に、第１配線層６１となる導電層６１ｆを形成する。
【０１４６】
図２７（ａ）及び図２７（ｂ）に表したように、導電層６１ｆの上に、歪検知素子部５０となる積層膜５０ｆを形成する。
【０１４７】
図２８（ａ）及び図２８（ｂ）に表したように、積層膜５０ｆを所定の形状に加工し、その上に、絶縁層６５となる絶縁膜６５ｆ（ＳｉＯ２など）を形成する。
【０１４８】
図２９（ａ）及び図２９（ｂ）に表したように、絶縁膜６５ｆの一部を除去し、導電層６１ｆを所定の形状に加工する。これにより、第１配線層６１の形状が形成される。第１配線層６１は、接続ピラー１１４ｋと接続される。このとき、導電層６１ｆの一部は、接続ピラー１１４ｊに接続された接続ピラー６２ｆｂとなる。さらに、この上に、絶縁層６６となる絶縁膜６６ｆを形成する。
【０１４９】
図３０（ａ）及び図３０（ｂ）に表したように、絶縁膜６６ｆに開口部６６ｐを形成する。これにより、接続ピラー６２ｆｂが露出する。
【０１５０】
図３１（ａ）及び図３１（ｂ）に表したように、この上に、第２配線層６２となる導電層６２ｆを形成する。導電層６２ｆの一部は、接続ピラー６２ｆｂと接続される。
【０１５１】
図３２（ａ）及び図３２（ｂ）に表したように、導電層６２ｆを所定の形状に加工する。これにより、第２配線層６２が形成される。第２配線層６２は、接続ピラー６２ｆｂに接続されている。
【０１５２】
図３３（ａ）及び図３３（ｂ）に表したように、絶縁膜６６ｆに所定の形状の開口部６６ｏを形成する。開口部６６ｏを介して、犠牲層１１４ｌを除去する。これにより、空洞部７０が形成される。
これにより、検知部１２４を有する歪検知装置が形成できる。この構成においては、ダイアフラム部６１ｂの機能を第１配線層６１が果たし、構成が簡単であるため、製造も簡単になる。
【０１５３】
図３４は、第１の実施形態に係る別の歪検知装置の構成を例示する模式的斜視図である。
図３４に表したように、本実施形態に係る別の歪検知装置３３０においては、検知部１２０の第１埋め込み配線６１ｃ及び第２埋め込み配線６２ｃは、空洞部７０の下方に設けられたトランジスタ１１２と電気的に接続されている。
【０１５４】
この例では、歪検知素子部５０に流れる電流は、第１配線層６１、第２配線層６２、第１埋め込み配線６１ｃ及び第２埋め込み配線６２ｃを介して、空洞部７０の下に設けられたトランジスタ１１２に流れる。
【０１５５】
歪検知素子部５０の下に設けられたトランジスタ１１２が、歪検知素子部５０の抵抗変化を検知する構成により、例えば、チップ面積がより小さくできる。
【０１５６】
（第２の実施形態）
本実施形態は、歪検知装置の製造方法に係る。
図３５は、第２の実施形態に係る歪検知装置の製造方法を例示するフローチャート図である。
図３５に表したように、本実施形態に係る歪検知装置の製造方法においては、半導体基板１１１の上にトランジスタ１１２を形成する（ステップＳ１１０）。例えば、図１３（ａ）及び図１３（ｂ）に関して説明した処理を行う。
【０１５７】
本製造方法においては、半導体基板１１１の上に層間絶縁層を形成し、トランジスタ１１２の上に犠牲層１１４ｌを形成する（ステップＳ１２０）。例えば、図１４（ａ）〜図１５（ｂ）に関して説明した処理を行う。この層間絶縁層は、例えば、層間絶縁膜１１４ｉを含む。
【０１５８】
層間絶縁層（例えば層間絶縁膜１１４ｉ）と犠牲層１１４ｌとの上に、第１配線層６１となる第１導電層（導電層６１ｆ）を形成する（ステップＳ１３０）。例えば、図１７（ａ）及び図１７（ｂ）に関して説明した処理を行う。なお、この前に、ダイアフラム部６１ｂを形成しても良い。
【０１５９】
犠牲層１１４ｌの上の第１導電層（導電層６１ｆ）の上に、第１磁性層１０を含む歪検知素子部５０を形成する（ステップＳ１４０）。例えば、図１８（ａ）〜図１９（ｂ）に関して説明した処理を行う。
【０１６０】
歪検知素子部５０の上に第２配線層６２となる第２導電層（導電層６２ｆ）を形成する（ステップＳ１５０）。例えば、図２２（ａ）〜図２３（ｂ）に関して説明した処理を行う。
【０１６１】
層間絶縁層の中に、第１導電層（導電層６１ｆ）を半導体基板１１１と電気的に接続する第１埋め込み配線６１ｃと、第２導電層（導電層６２ｆ）を半導体基板１１１と電気的に接続する第２埋め込み配線６２ｃと、を形成する（ステップＳ１６０）。例えば、図１３（ａ）、図１３（ｂ）、図１４（ａ）、図１４（ｂ）、図１６（ａ）、図１６（ｂ）、図２０（ａ）及び図２０（ｂ）に関して説明した処理を行う。ステップＳ１６０は、例えば、上記のステップＳ１１０〜ステップＳ１５０の間、及び、ステップＳ１５０の後、の少なくともいずれかの工程において、１回、または、複数の処理により実施される。
【０１６２】
そして、犠牲層１１４ｌを除去する（ステップＳ１７０）。例えば、図２４（ａ）及び図２４（ｂ）に関して説明した処理を行う。
【０１６３】
これにより、微小領域で歪を高感度に検知することができる歪検知装置の製造方法を提供できる。
【０１６４】
上記の犠牲層１１４ｌを除去する工程（ステップＳ１７０）は、例えば、犠牲層１１４ｌの上面（犠牲層１１４ｌの半導体基板１１１とは反対側の面）から犠牲層１１４ｌを除去（例えばエッチング）することを含む。
【０１６５】
実施形態によれば、微小領域で歪を高感度に検知することができる歪検知装置及びその製造方法が提供される。
【０１６６】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、歪検知装置に含まれる半導体回路部、半導体基板、トランジスタ、歪検知部、固定部分、可動部分、歪検知素子部、第１磁性層、第２磁性層、中間層、第１配線層、第２配線層、ダイアフラム部、第１埋め込み配線、第２埋め込み配線、及びトランスデューサ部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０１６７】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１６８】
その他、本発明の実施の形態として上述した歪検知装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての歪検知装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１６９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７１】
１０…第１磁性層、 １０ａ…磁性積層膜、 １０ｂ…高磁歪磁性膜、 ２０…第２磁性層、 ３０…中間層、 ４１…バッファ層、 ４２…反強磁性層、 ４３…磁性層、 ４４…Ｒｕ層、 ４５…キャップ層、 ５０…歪検知素子部、 ５０ｆ…積層膜、 ５０ｓ…歪抵抗変化部、 ５１…第１電極、 ５２…第２電極、 ５４ａ、５４ｂ…絶縁層、 ５５ａ、５５ｂ…バイアス層、 ６０…可動梁、 ６１…第１配線層、 ６１ｂ…ダイアフラム部、 ６１ｂｆ…絶縁膜、 ６１ｃ…第１埋め込み配線、 ６１ｆ…導電層、 ６１ｆａ…接続ピラー、 ６２…第２配線層、 ６２ｃ…第２埋め込み配線、 ６２ｆ…導電層、 ６２ｆａ、６２ｆｂ…接続ピラー、 ６３…固定部分、 ６４…可動部分、 ６４ｈ…孔、 ６５…絶縁層、 ６５ｆ…絶縁膜、 ６６…絶縁層、 ６６ｆ…絶縁膜、 ６６ｏ、６６ｐ…開口部、 ６７ａ〜６７ｃ…固定部、 ７０…空洞部、 ７１…非空洞部、 １１０…半導体回路部、 １１１…半導体基板、 １１１ａ…主面、 １１１ｂ…素子領域、 １１２…トランジスタ、 １１２Ｄ…ドレイン、 １１２Ｇ…ゲート、 １１２Ｉ…素子分離絶縁層、 １１２Ｍ…半導体層、 １１２Ｓ…ソース、 １１３…処理回路、 １１４ａ、１１４ｂ…層間絶縁膜、 １１４ｃ〜１１４ｅ…接続ピラー、 １１４ｆ、１１４ｇ…配線部、 １１４ｈ、１１４ｉ…層間絶縁膜、 １１４ｊ、１１４ｋ…接続ピラー、 １１４ｌ…犠牲層、 １１５…アンテナ、 １１６…電気配線、 １１７…送信回路、 １１７ａ…ＡＤコンバータ、 １１７ｂ…マンチェスター符号化部、１１７ｃ…切替部、 １１７ｄ…タイミングコントローラ、 １１７ｅ…データ訂正部、 １１７ｆ…同期部、 １１７ｇ…判定部、 １１７ｈ…電圧制御発振器、 １１７ｒ…受信回路、 １１８…受信部、 １１８ａ…記憶部、 １１８ｂ…中央演算部、 １１８ｄ…電子機器、 １２０〜１２４…検知部、 １３０…圧力トランスデュース部、 １３１…圧力トランスデュース空洞部、 １３１ｗ…直径、 １３２…センサ保護部、 １３３…圧力トランスデュース材料、 ３１０、３１１、３２０、３３０…歪検知装置、Ｌ１…幅、 Ｌｘ、Ｌｙ…長さ、 Ｌｚ…厚さ、 Ｌｚ７０…高さ、 ｔ１３０…厚さ
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の主面上に設けられたトランジスタと、を有する半導体回路部と、
前記半導体回路部の上に設けられた検知部であって、
前記検知部は、前記トランジスタの上方に設けられた空洞部と、前記主面に対して平行な平面内で前記空洞部と並置された非空洞部と、を有し、
前記検知部は、
前記非空洞部に固定された固定部分と、
前記固定部分から前記空洞部に延び前記トランジスタと離間し前記トランジスタとの間の距離が可変の可動部分と、
を有する可動梁であって、前記固定部分から前記可動部分に向けて延びる第１配線層と第２配線層とを含む、可動梁と、
前記可動部分に固定され、一端が前記第１配線層と電気的に接続され、他端が前記第２配線層と電気的に接続され、第１磁性層を含む歪検知素子部と、
前記非空洞部に設けられ、前記第１配線層と前記半導体回路部とを電気的に接続する第１埋め込み配線と、
前記非空洞部に設けられ、前記第２配線層と前記半導体回路部とを電気的に接続する第２埋め込み配線と、
を含む、前記検知部と
を備えた歪検知装置。
【請求項２】
前記可動部分は、
前記固定部分から前記可動部分に向かう第１方向に対して垂直で前記主面に対して平行な第２方向に沿った幅が、前記第１配線層及び前記第２配線層の前記第２方向に沿った幅よりも広いダイアフラム部をさらに含む請求項１記載の歪検知装置。
【請求項３】
前記第１配線層は、前記第２配線層と前記半導体回路部との間に設けられ、
前記第１配線層の前記可動部分における、前記固定部分から前記可動部分に向かう第１方向に対して垂直で前記主面に対して平行な第２方向に沿った幅は、前記第２配線層の前記可動部分における前記第２方向に沿った幅よりも広い請求項１記載の歪検知装置。
【請求項４】
前記可動部分の前記トランジスタとの前記距離の変化に応じて、前記第１磁性層の磁化方向が変化し、前記磁化方向の変化に伴って前記一端と前記他端との間の電気抵抗が変化する請求項１〜３のいずれか１つに記載の歪検知装置。
【請求項５】
前記歪検知素子部は、
前記第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた非磁性の中間層と、
をさらに含む請求項１〜４のいずれか１つに記載の歪検知装置。
【請求項６】
前記歪検知素子部は、前記第１磁性層に並置され、前記第１磁性層にバイアス磁界を印加するバイアス層をさらに含む請求項１〜５のいずれか１つに記載の歪検知装置。
【請求項７】
前記第１磁性層の磁歪定数は、１０−５以上である請求項１〜６のいずれか１つに記載の歪検知装置。
【請求項８】
前記可動部分は、前記可動部分を貫通する孔を有する請求項１〜７のいずれか１つに記載の歪検知装置。
【請求項９】
前記可動部分と前記トランジスタと間の距離は、１マイクロメートル以上１０マイクロメートル以下の範囲で変化する請求項１〜８のいずれか１つに記載の歪検知装置。
【請求項１０】
前記固定部分から前記可動部分に向かう第１方向に沿った前記可動部分の長さは、１０マイクロメートル以上５００マイクロメートル以下である請求項１〜９のいずれか１つに記載の歪検知装置。
【請求項１１】
前記半導体回路部は、歪検知素子部に流れる電流に基づく信号を処理する処理回路を含む請求項１〜１０のいずれか１つに記載の歪検知装置。
【請求項１２】
前記半導体回路部は、歪検知素子部に流れる電気信号に基づくデータを無線で送信する送信回路を含む請求項１〜１１のいずれか１つに記載の歪検知装置。
【請求項１３】
半導体基板の上にトランジスタを形成する工程と、
前記半導体基板の上に層間絶縁層を形成し、前記トランジスタの上に犠牲層を形成する工程と、
前記層間絶縁層と前記犠牲層との上に第１配線層となる第１導電層を形成する工程と、
前記犠牲層の上の前記第１導電層の上に、第１磁性層を含む歪検知素子部を形成する工程と、
前記歪検知素子部の上に第２配線層となる第２導電層を形成する工程と、
前記層間絶縁層の中に、前記第１導電層を前記半導体基板と電気的に接続する第１埋め込み配線と、前記第２導電層を前記半導体基板と電気的に接続する第２埋め込み配線と、を形成する工程と、
前記犠牲層を除去する工程と、
を備えた歪検知装置の製造方法。
【請求項１４】
前記犠牲層を除去する前記工程は、前記犠牲層の上面から前記犠牲層を除去することを含む請求項１３記載の歪検知装置の製造方法。
【請求項１】
半導体基板と、前記半導体基板の主面上に設けられたトランジスタと、を有する半導体回路部と、
前記半導体回路部の上に設けられた検知部であって、
前記検知部は、前記トランジスタの上方に設けられた空洞部と、前記主面に対して平行な平面内で前記空洞部と並置された非空洞部と、を有し、
前記検知部は、
前記非空洞部に固定された固定部分と、
前記固定部分から前記空洞部に延び前記トランジスタと離間し前記トランジスタとの間の距離が可変の可動部分と、
を有する可動梁であって、前記固定部分から前記可動部分に向けて延びる第１配線層と第２配線層とを含む、可動梁と、
前記可動部分に固定され、一端が前記第１配線層と電気的に接続され、他端が前記第２配線層と電気的に接続され、第１磁性層を含む歪検知素子部と、
前記非空洞部に設けられ、前記第１配線層と前記半導体回路部とを電気的に接続する第１埋め込み配線と、
前記非空洞部に設けられ、前記第２配線層と前記半導体回路部とを電気的に接続する第２埋め込み配線と、
を含む、前記検知部と
を備えた歪検知装置。
【請求項２】
前記可動部分は、
前記固定部分から前記可動部分に向かう第１方向に対して垂直で前記主面に対して平行な第２方向に沿った幅が、前記第１配線層及び前記第２配線層の前記第２方向に沿った幅よりも広いダイアフラム部をさらに含む請求項１記載の歪検知装置。
【請求項３】
前記第１配線層は、前記第２配線層と前記半導体回路部との間に設けられ、
前記第１配線層の前記可動部分における、前記固定部分から前記可動部分に向かう第１方向に対して垂直で前記主面に対して平行な第２方向に沿った幅は、前記第２配線層の前記可動部分における前記第２方向に沿った幅よりも広い請求項１記載の歪検知装置。
【請求項４】
前記可動部分の前記トランジスタとの前記距離の変化に応じて、前記第１磁性層の磁化方向が変化し、前記磁化方向の変化に伴って前記一端と前記他端との間の電気抵抗が変化する請求項１〜３のいずれか１つに記載の歪検知装置。
【請求項５】
前記歪検知素子部は、
前記第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた非磁性の中間層と、
をさらに含む請求項１〜４のいずれか１つに記載の歪検知装置。
【請求項６】
前記歪検知素子部は、前記第１磁性層に並置され、前記第１磁性層にバイアス磁界を印加するバイアス層をさらに含む請求項１〜５のいずれか１つに記載の歪検知装置。
【請求項７】
前記第１磁性層の磁歪定数は、１０−５以上である請求項１〜６のいずれか１つに記載の歪検知装置。
【請求項８】
前記可動部分は、前記可動部分を貫通する孔を有する請求項１〜７のいずれか１つに記載の歪検知装置。
【請求項９】
前記可動部分と前記トランジスタと間の距離は、１マイクロメートル以上１０マイクロメートル以下の範囲で変化する請求項１〜８のいずれか１つに記載の歪検知装置。
【請求項１０】
前記固定部分から前記可動部分に向かう第１方向に沿った前記可動部分の長さは、１０マイクロメートル以上５００マイクロメートル以下である請求項１〜９のいずれか１つに記載の歪検知装置。
【請求項１１】
前記半導体回路部は、歪検知素子部に流れる電流に基づく信号を処理する処理回路を含む請求項１〜１０のいずれか１つに記載の歪検知装置。
【請求項１２】
前記半導体回路部は、歪検知素子部に流れる電気信号に基づくデータを無線で送信する送信回路を含む請求項１〜１１のいずれか１つに記載の歪検知装置。
【請求項１３】
半導体基板の上にトランジスタを形成する工程と、
前記半導体基板の上に層間絶縁層を形成し、前記トランジスタの上に犠牲層を形成する工程と、
前記層間絶縁層と前記犠牲層との上に第１配線層となる第１導電層を形成する工程と、
前記犠牲層の上の前記第１導電層の上に、第１磁性層を含む歪検知素子部を形成する工程と、
前記歪検知素子部の上に第２配線層となる第２導電層を形成する工程と、
前記層間絶縁層の中に、前記第１導電層を前記半導体基板と電気的に接続する第１埋め込み配線と、前記第２導電層を前記半導体基板と電気的に接続する第２埋め込み配線と、を形成する工程と、
前記犠牲層を除去する工程と、
を備えた歪検知装置の製造方法。
【請求項１４】
前記犠牲層を除去する前記工程は、前記犠牲層の上面から前記犠牲層を除去することを含む請求項１３記載の歪検知装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１３−７２７１２（Ｐ２０１３−７２７１２Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１１２１２（Ｐ２０１１−２１１２１２）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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