比較回路及びアナログデジタル変換回路
【課題】動作電圧に対して入力電圧範囲を拡大し、低消費電力化を図ること。
【解決手段】比較回路１０の電圧制御部１２は、キャパシタＣ１１の第１端子に、クロック信号ＣＫに応答して高電位電圧ＡＶＤと低電位電圧（グランドＧＮＤ）を供給する。キャパシタＣ１１の第２端子に接続されたトランジスタＴ２３は、反転クロック信号ＸＣＫに応答してオンオフする。入力トランジスタＴ１１，Ｔ１２のしきい値電圧と等しく設定されたトランジスタＴ２３は、グランドＧＮＤの電圧とノードＮ２１の電圧に応じて反転状態となり、比較部１１に供給する制御電圧ＶＣＭ（ノードＮ２１の電圧）をグランドＧＮＤからトランジスタＴ２３のしきい値電圧低い電圧に安定させる。
【解決手段】比較回路１０の電圧制御部１２は、キャパシタＣ１１の第１端子に、クロック信号ＣＫに応答して高電位電圧ＡＶＤと低電位電圧（グランドＧＮＤ）を供給する。キャパシタＣ１１の第２端子に接続されたトランジスタＴ２３は、反転クロック信号ＸＣＫに応答してオンオフする。入力トランジスタＴ１１，Ｔ１２のしきい値電圧と等しく設定されたトランジスタＴ２３は、グランドＧＮＤの電圧とノードＮ２１の電圧に応じて反転状態となり、比較部１１に供給する制御電圧ＶＣＭ（ノードＮ２１の電圧）をグランドＧＮＤからトランジスタＴ２３のしきい値電圧低い電圧に安定させる。
【発明の詳細な説明】
【技術分野】
【０００１】
比較回路及びアナログデジタル変換回路に関する。
【背景技術】
【０００２】
比較回路は、２つの入力電圧を大小比較した結果に応じて高電位電源レベル（Ｈレベル）又は低電位電源レベル（Ｌレベル）の信号を出力する。
比較回路は、入力電圧を受けるトランジスタの型に応じて、動作範囲に制限を受ける。例えば、入力電圧をＮチャネルＭＯＳトランジスタで受ける比較回路は、低電位電源に近い入力電圧の比較を行うことができない。また、入力電圧をＰチャネルＭＯＳトランジスタで受ける比較回路は、高電位電源に近い入力電圧の比較を行うことができない。
【０００３】
このため、電源電圧をチャージポンプ回路で昇圧した電源電圧を比較回路に供給することで、動作範囲を拡大する方法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１０４０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、比較回路は、電源電圧の低電圧化とともに、低消費電力化が望まれている。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、クロック信号に応答してキャパシタの第１端子に第１の電圧と第２の電圧とを交互に供給するインバータ回路と、前記キャパシタの第２端子に第１端子が接続され、ゲートに反転クロック信号が供給され、第２端子に前記第２の電圧が供給されるトランジスタとを含み、前記キャパシタと前記トランジスタとの間のノードに前記第２の電圧と前記キャパシタの蓄積電荷に応じた制御電圧を生成する電圧制御部と、第１の入力電圧をゲートに受ける第１のトランジスタと、第２の入力電圧をゲートに受ける第２のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第１のトランジスタのソースと前記第２のトランジスタのソースにそれぞれ接続された第３のトランジスタを含み、クロック信号に応答して、前記第１の入力電圧と前記第２の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第１の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、を有する。
【発明の効果】
【０００７】
本発明の一観点によれば、動作電圧に対して入力電圧範囲を拡大し、低消費電力化を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】第一実施形態の比較回路の回路図である。
【図２】図１の比較回路の動作波形図である。
【図３】アナログデジタル変換回路のブロック回路図である。
【図４】第二実施形態の比較回路の回路図である。
【図５】トランジスタの概略構成図である。
【図６】トランジスタの概略構成図である。
【図７】第三実施形態の比較回路の回路図である。
【図８】図７の比較回路の動作波形図である。
【図９】第四実施形態の比較回路の回路図である。
【図１０】図９の比較回路の動作波形図である。
【図１１】第五実施形態の比較回路の回路図である。
【図１２】図１１の比較回路の動作波形図である。
【図１３】電圧制御部の回路図である。
【図１４】図１３の電圧制御部の動作波形図である。
【図１５】電圧制御部の回路図である。
【図１６】図１５の電圧制御部の動作波形図である。
【図１７】比較例の比較回路の回路図である。
【図１８】比較例の比較回路の回路図である。
【発明を実施するための形態】
【０００９】
（第一実施形態）
以下、第一実施形態を説明する。
図１に示すように、比較回路１０は、入力電圧ＶＰ，ＶＮを比較して出力信号ＯＰ，ＯＭを生成する比較部１１と、比較部１１の動作電圧を制御する電圧制御部１２を備えている。
【００１０】
入力電圧ＶＰ，ＶＮは、比較部１１の入力トランジスタＴ１１，Ｔ１２に入力される。入力トランジスタＴ１１，Ｔ１２はＮチャネルＭＯＳトランジスタである。入力電圧ＶＰ（第１の入力電圧）は入力トランジスタＴ１１のゲートに入力され、入力電圧ＶＮ（第２の入力電圧）は入力トランジスタＴ１２のゲートに入力される。両入力トランジスタＴ１１，Ｔ１２のソースは互いに接続され、その接続点はスイッチングトランジスタＴ１３に接続されている。
【００１１】
スイッチングトランジスタＴ１３は入力トランジスタＴ１２，Ｔ１２と同じ導電型のＮチャネルＭＯＳトランジスタである。スイッチングトランジスタＴ１３のドレインは両入力トランジスタＴ１１，Ｔ１２に接続され、ゲートにはクロック信号ＣＫが供給される。トランジスタＴ１３のソース及びバックゲートと、入力トランジスタＴ１１，Ｔ１２のバックゲートは互いに接続され、その接続点は電圧制御部１２に接続されている。
【００１２】
入力トランジスタＴ１１，Ｔ１２のドレインは、ラッチ部１３に接続されている。
ラッチ部１３は、互いに入力端子と出力端子がクロスカップル接続された一対のインバータ回路１４，１５を備える。インバータ回路１４は、ＰチャネルＭＯＳトランジスタＴ１４と、ＮチャネルＭＯＳトランジスタＴ１５を備えている。インバータ回路１５は、ＰチャネルＭＯＳトランジスタＴ１６と、ＮチャネルＭＯＳトランジスタＴ１７を備えている。
【００１３】
トランジスタＴ１４のソースには高電位電圧ＡＶＤ（第１の電圧）が供給され、トランジスタＴ１４のドレインはトランジスタＴ１５のドレインと接続され、トランジスタＴ１５のソースは入力トランジスタＴ１１のドレインと接続されている。トランジスタＴ１６のソースには高電位電圧ＡＶＤが供給され、トランジスタＴ１６のドレインはトランジスタＴ１７のドレインと接続され、トランジスタＴ１７のソースは入力トランジスタＴ１２のドレインと接続されている。
【００１４】
トランジスタＴ１４のドレインとトランジスタＴ１５のドレインとの間のノードＮ１１はトランジスタＴ１６，Ｔ１７のゲートに接続されている。トランジスタＴ１６のドレインとトランジスタＴ１７のドレインとの間のノードＮ１２は、トランジスタＴ１４，Ｔ１５のゲートに接続されている。
【００１５】
ノードＮ１１にはリセットトランジスタＴ１８が接続されている。リセットトランジスタＴ１８はＰチャネルＭＯＳトランジスタであり、ドレインがノードＮ１１に接続され、ソースに高電位電圧ＡＶＤが供給され、ゲートにクロック信号ＣＫが供給される。ノードＮ１２にはリセットトランジスタＴ１９が接続されている。リセットトランジスタＴ１９はＰチャネルＭＯＳトランジスタであり、ドレインがノードＮ１２に接続され、ソースに高電位電圧ＡＶＤが供給され、ゲートにクロック信号ＣＫが供給される。そして、ノードＮ１１から出力信号ＯＭが出力され、ノードＮ１２から出力信号ＯＰが出力される。
【００１６】
電圧制御部１２は、ＰチャネルＭＯＳトランジスタＴ２１、ＮチャネルＭＯＳトランジスタＴ２２，Ｔ２３、キャパシタＣ１１を備えている。トランジスタＴ２１のソースには高電位電圧ＡＶＤが供給され、トランジスタＴ２１のドレインはトランジスタＴ２２のドレインに接続され、トランジスタＴ２２のソースは低電位電圧（第２の電圧）を供給する配線（以下、グランドＧＮＤ）と接続される。両トランジスタＴ２１，Ｔ２２のゲートにはクロック信号ＣＫが供給される。トランジスタＴ２１とトランジスタＴ２２はインバータ回路１６に含まれる。
【００１７】
トランジスタＴ２１のドレインとトランジスタＴ２２のドレインとの間の接続点は、キャパシタＣ１１の第１端子に接続され、キャパシタＣ１１の第２端子は降圧用トランジスタＴ２３のドレインに接続されている。トランジスタＴ２３のソースはグランドＧＮＤに接続されている。トランジスタＴ２３のゲートにはクロック信号ＸＣＫが供給される。降圧用トランジスタＴ２３の電気的特性（しきい値電圧）は、入力トランジスタＴ１１，Ｔ１２のしきい値電圧と等しい値に設定されている。例えば、トランジスタＴ２３のゲート長（Ｌ）及びゲート幅（Ｗ）と、入力トランジスタＴ１１，Ｔ１２のゲート長（Ｌ）及びライト長（Ｗ）とを等しく設定することにより、各トランジスタＴ１１，Ｔ１２，Ｔ２３のしきい値電圧が互いに等しくなる。
【００１８】
クロック信号ＸＣＫは、クロック信号ＣＫに対して相補的に変化する反転クロック信号である。なお、この反転クロック信号ＸＣＫのエッジは、クロック信号ＣＫのエッジと同期した、又は進んだタイミングとなるのが好ましい。トランジスタＴ２３のバックゲートはトランジスタＴ２３のドレインとキャパシタＣ１１の第２端子との間のノードＮ２１に接続されている。そして、このノードＮ２１は、比較部１１に含まれるトランジスタＴ１３のソース及びトランジスタＴ１１，Ｔ１２，Ｔ１３のバックゲートに接続されている。
【００１９】
次に、比較回路１０の作用を説明する。
［電圧制御部］
クロック信号ＣＫがＬレベルのとき、トランジスタＴ２１はクロック信号ＣＫに応答してオンし、トランジスタＴ２２はクロック信号ＣＫに応答してオフし、インバータ回路１６は高電位電圧ＡＶＤをキャパシタＣ１１の第１端子に供給する。クロック信号ＣＫがＬレベルのとき、反転クロック信号ＸＣＫはＨレベルである。トランジスタＴ２３は、Ｈレベルの反転クロック信号ＸＣＫに応答してオンし、キャパシタＣ１１の第２端子が接続されたノードＮ２１をグランドＧＮＤに接続する。従って、クロック信号ＣＫがＬレベルのとき、ノードＮ２１の電位はグランドＧＮＤレベル（＝０Ｖ）となる。キャパシタＣ１１は、供給される電圧に応じた電荷を蓄積する。この状態を［蓄積状態］という。
【００２０】
次いで、反転クロック信号ＸＣＫがＨレベルからＬレベルに立ち下がる（図２の時刻ｔ０）と、Ｌレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ２３がオフし、ノードＮ２１がフローティング状態となる。
【００２１】
次いで、クロック信号ＣＫがＬレベルからＨレベルに立ち上がる（図２の時刻ｔ１）と、インバータ回路１６は、Ｈレベルのクロック信号ＣＫに応答して、キャパシタＣ１１の第１端子をグランドＧＮＤに接続する。すると、図２に示すように、キャパシタＣ１１の第２端子が接続されたノードＮ２１の電位は、キャパシタＣ１１に蓄積された電荷により、負の電圧［−ＡＤＶ］まで低下する。
【００２２】
トランジスタＴ２３は、ゲート及びソースの電位がグランドＧＮＤレベルとなり、ドレイン及びバックゲートの電位がノードＮ２１の電位（−ＡＶＤ）となる。すると、ＮチャネルＭＯＳトランジスタＴ２３は、ソース及びバックゲートがノードＮ２１に接続され、そのノードＮ２１の電位より高電位側のグランドＧＮＤにゲート及びドレインが接続される。つまり、トランジスタＴ２３は、ソースとドレインが互いに反転した反転状態となってオンし、グランドＧＮＤからノードＮ２１に向って電流を流す。その結果、ノードＮ２１の電位は、グランドＧＮＤの電位（０Ｖ）からトランジスタＴ２３のしきい値電圧Ｖｔｈｎ低い電圧［−Ｖｔｈｎ］にて安定する。この状態を［降圧状態］という。
【００２３】
次いで、反転クロック信号ＸＣＫがＬレベルからＨレベルに立ち上がる（図２の時刻ｔ２）と、Ｈレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ２３がオンし、ノードＮ２１をグランドＧＮＤに接続する。次いで、クロック信号ＣＫがＨレベルからＬレベルに立ち下がる（図２の時刻ｔ３）と、インバータ回路１５はキャパシタＣ１１に高電位電圧ＡＶＤを供給する。これにより、キャパシタＣ１１の充電が開始される。
【００２４】
このように、電圧制御部１２は、クロック信号ＣＫと反転クロック信号ＸＣＫに応答して、充電状態と降圧状態とを交互に繰り返し、それぞれの状態に応じた制御電圧ＶＣＭを、ノードＮ２１から出力する。
【００２５】
［比較部］
クロック信号ＣＫがＬレベルのとき、ＮチャネルＭＯＳトランジスタＴ１３はオフし、ＰチャネルＭＯＳトランジスタＴ１８，Ｔ１９はオンする。入力トランジスタＴ１１，Ｔ１２のソースは、オフしたトランジスタＴ１３によりフローティング状態となる。オンしたトランジスタＴ１８，Ｔ１９は、ノードＮ１１，Ｎ１２の電位をＨレベルとする。この結果、出力信号ＯＰ，ＯＭはＨレベルとなる。この時の状態をリセット状態という。そして、クロック信号ＣＫがＬレベルである期間をリセット期間という。
【００２６】
クロック信号ＣＫがＬレベルからＨレベルへと変化する（図２の時刻ｔ１）。スイッチングトランジスタＴ１３は、Ｈレベルのクロック信号ＣＫに応答してオンする。また、リセットトランジスタＴ１８，Ｔ１９は、Ｈレベルのクロック信号ＣＫに応答してオフする。
【００２７】
トランジスタＴ１３がオンすると、入力トランジスタＴ１１，Ｔ１２のソースにはノードＮ２１の電位に応じた制御電圧ＶＣＭ（＝−Ｖｔｈｎ）が供給される。また、入力トランジスタＴ１１，Ｔ１２のバックゲートには、制御電圧ＶＣＭが供給される。従って、比較部１１は、高電位電圧ＡＶＤと制御電圧ＶＣＭ（＝−Ｖｔｈｎ）とを動作電圧として動作する。そして、トランジスタＴ１４，Ｔ１５，Ｔ１１，Ｔ１３による第１の電流経路を介して電流が流れ、トランジスタＴ１６，Ｔ１７，Ｔ１２，Ｔ１３による第２の電流経路を介して電流が流れる。
【００２８】
入力電圧ＶＰ，ＶＮの電圧差、つまり入力トランジスタＴ１１，Ｔ１２のソース−ゲート間電圧Ｖｇｓに電圧差は、ノードＮ１１，Ｎ１２に流れる電流量に差を生じさせ、ノードＮ１１，Ｎ１２に電位差を生じさせる。ノードＮ１１，Ｎ１２の電位差は、インバータ回路１４，１５の正帰還により増幅され、ノードＮ１１，Ｎ１２のレベルが確定する。そして、ノードＮ１１，Ｎ１２のレベルに応じてトランジスタＴ１４〜Ｔ１７がオンオフする。
【００２９】
例えば、入力電圧ＶＰが入力電圧ＶＮよりも高い場合、ノードＮ１１の電位がノードＮ１２の電位よりも低くなる。この電位差が増幅され、トランジスタＴ１６がオンし、トランジスタＴ１７がオフし、ノードＮ１２がＨレベル（高電位電圧ＡＶＤレベル）となる。一方、トランジスタＴ１４がオフし、トランジスタＴ１５がオンし、ノードＮ１１の電位は、トランジスタＴ１５のソース電圧、即ち入力トランジスタＴ１１のソースに供給される制御電圧ＶＣＭと等しく、グランドＧＮＤよりしきい値電圧ＶＴＨｎ低い電圧（＝−Ｖｔｈｎ）で安定する（図２の時刻ｔｃ１）。
【００３０】
次いで、反転クロック信号ＸＣＫがＬレベルからＨレベルに立ち上がる（図２の時刻ｔ２）と、図１に示すスイッチングトランジスタＴ１３のソースにグランドＧＮＤレベルの制御電圧ＶＣＭが供給され、ノードＮ１１の電圧、即ち出力信号ＯＭはグランドＧＮＤレベルへと変化する。次いで、クロック信号ＣＫがＨレベルからＬレベルに立ち下がる（図２の時刻ｔ３）と、図１に示すスイッチングトランジスタＴ１３がオフし、リセットトランジスタＴ１８，Ｔ１９がオンする。このオンしたトランジスタＴ１８，Ｔ１９は、ノードＮ１１，Ｎ１２のレベルをＨレベルにクリップする。
【００３１】
次いで、反転クロック信号ＸＣＫがＨレベルからＬレベルに立ち下がる（図２の時刻ｔ４）と、Ｌレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ２３がオフし、ノードＮ２１がフローティング状態となる。つまり、比較回路１０は、上記の動作（図２の時刻ｔ０から時刻ｔ３）を繰り返し実行し（例えば、図２の時刻ｔ４から時刻ｔ７）、入力電圧ＶＰ，ＶＮの電位差に応じたレベルの信号ＯＭ，ＯＰを出力する。
【００３２】
上記の比較状態において、入力トランジスタＴ１１，Ｔ１２のソース及びバックゲートには、グランドＧＮＤよりも降圧用トランジスタＴ２３のしきい値電圧低い制御電圧ＶＣＭ（＝−Ｖｔｈｎ）が供給されている。従って、入力電圧ＶＰ，ＶＮの電圧範囲は、トランジスタＴ１３のソース電圧と、トランジスタＴ１３のソース−ドレイン間電圧と、入力トランジスタＴ１１，Ｔ１２のソース−ゲート間電圧の和から、高電位電圧ＡＶＤまでの範囲となる。
【００３３】
トランジスタＴ１３のソース電圧は、そのトランジスタＴ１３のソースが接続されたノードＮ２１の電圧であり、制御電圧ＶＣＭである。トランジスタＴ１３のゲート電圧はクロック信号ＣＫのＨレベル、即ち高電位電圧ＡＶＤレベルであるため、「０」となる。従って、入力トランジスタＴ１１，Ｔ１２のしきい値電圧をＶthn2とすると、入力電圧ＶＰ，ＶＮの範囲は、
（ＶＣＭ＋Ｖthn2）＜ＶＰ＜ＡＶＤ
（ＶＣＭ＋Ｖthn2）＜ＶＮ＜ＡＶＤ
となる。制御電圧ＶＣＭは、グランドＧＮＤ（＝０Ｖ）からトランジスタＴ２１のしきい値電圧Ｖｔｈ低い電圧である。そして、降圧用トランジスタＴ２３のしきい値電圧Ｖｔｈは、入力トランジスタＴ１１，Ｔ１２のしきい値電圧Ｖthn2と等しい。従って、入力電圧ＶＰ，ＶＮの範囲は、
０（Ｖ）＜ＶＰ＜ＡＶＤ
０（Ｖ）＜ＶＮ＜ＡＶＤ
となる。
【００３４】
例えば、図１７に示すように、トランジスタＴ１３のソースをグランドＧＮＤ（＝０Ｖ）に接続した比較回路８０の場合、入力電圧ＶＰの範囲は、
（０＋Ｖthn2）＜ＶＰ＜ＡＶＤ
となる。従って、比較回路８０における入力電圧ＶＰ，ＶＮの範囲は、グランドＧＮＤから入力トランジスタＴ１１，Ｔ１２のしきい値電圧Ｖthn2高い電圧を低電位側とし、高電位電圧ＡＶＤを高電位側とする範囲となる。
【００３５】
従って、図１に示す比較回路１０は、図１７に示す比較回路８０と比べ、入力電圧ＶＰ，ＶＮの範囲を拡大することができる。
また、図１に示す比較回路１０は、駆動電圧の低電圧化に対して有利である。例えば、高電位電圧ＡＶＤを３．０（Ｖ）とし、入力トランジスタＴ１１，Ｔ１２のしきい値電圧を１（Ｖ）とする。この場合、図１７に示す比較回路８０における入力電圧ＶＰ（ＶＮ）の範囲は、
１．０（Ｖ）＜ＶＰ＜３．０（Ｖ）
となる。従って、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に、図１７に示す比較回路８０を用いることができる。
【００３６】
しかし、低電圧化により高電位電圧ＡＶＤが例えば１．８（Ｖ）になると、入力電圧ＶＰ（ＶＮ）の範囲は、
１．０（Ｖ）＜ＶＰ＜１．８（Ｖ）
となる。従って、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に、図１７に示す比較回路８０を用いることができない。
【００３７】
これに対し、図１に示す比較回路１０は、入力電圧ＶＰ，ＶＮの範囲が、
０（Ｖ）＜ＶＰ＜ＡＶＤ
０（Ｖ）＜ＶＮ＜ＡＶＤ
である。従って、比較回路１０は、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に用いることができる。
【００３８】
また、図１に示すトランジスタＴ１３は、Ｈレベルのクロック信号ＣＫに応答してオンし、入力トランジスタＴ１１，Ｔ１２のソースに、ノードＮ２１の電圧、即ちグランドＧＮＤよりトランジスタＴ２３のしきい値電圧低い電圧（＝−Ｖｔｈｎ）を供給する。従って、入力電圧ＶＰ，ＶＮがグランドＧＮＤレベルに近づいても、図１７に示す回路構成と比べ、入力トランジスタＴ１１，Ｔ１２のオン抵抗値が増加が少なく、比較速度の低下を抑制することができる。
【００３９】
キャパシタＣ１１の容量値は、比較部１１の動作と、降圧用トランジスタＴ２３のしきい値電圧Ｖｔｈｎに応じて設定される。比較部１１は、Ｈレベルのクロック信号ＣＫに応答して比較動作を開始し（図２の時刻ｔ１）、入力電圧ＶＰ，ＶＮに応じてインバータ回路１４，１５の出力信号レベルが確定して比較動作を終了する（図２の時刻ｔｃ１）。この比較動作の間、高電位電圧ＡＶＤが供給される配線からノードＮ２１に向って電流が流れる。キャパシタＣ１１の容量値は、ノードＮ２１の電位が、グランドＧＮＤからトランジスタＴ２３のしきい値電圧Ｖｔｈｎ低い電圧以下を保つように設定される。例えば、キャパシタＣ１１の容量値は、比較動作を行う期間（図２の時刻ｔ１から時刻ｔｃ１）と、比較部１１に流れる電流量の積により得られる電荷Ｑ１と、トランジスタＴ２３のしきい値電圧Ｖｔｈｎとに基づいて、
Ｃ１１≫Ｑ１／Ｖｔｈｎ
となるように設定される。
【００４０】
［適用例］
図１に示す比較回路１０は、例えば、図３に示すように、逐次変換型のアナログデジタル変換回路(Analog to Digital Converter:ＡＤＣ)２０に用いられる。アナログデジタル変換回路２０は、ホールド回路２１と、比較回路１０と、逐次変換レジスタ（ＳＡＲ:successive approximation register）回路２２と、デジタルアナログ変換回路(Digital to Analog Converter:ＤＡＣ)２３を有している。
【００４１】
ホールド回路２１は，アナログ入力信号Ｖｉｎをサンプルクロックに同期してサンプルホールドし、ホールドした電圧Ｖａを出力する。比較回路１０は、クロック信号ＣＫに同期して、ホールド回路２１から出力される電圧Ｖａ（ＶＰ）と判定電圧Ｖｃ（ＶＮ）とを比較し、入力電圧Ｖａが判定電圧Ｖｃより大きいか小さいかの判定結果を示す判定信号Ｖｑ（ＯＰ）を生成する。逐次変換レジスタ回路２２は、判定信号Ｖｑを逐次保存するレジスタと，デジタル入力信号ＤＩを生成する論理回路とを有する。ＳＡＲ回路２２は、クロック信号ＣＫに同期して、判定信号Ｖｑを逐次保存しデジタル出力信号Ｄｏｕｔとして出力する。また、ＳＡＲ回路２２は、判定信号Ｖｑに応じてデジタル入力信号ＤＩを出力する。デジタルアナログ変換回路（ＤＡＣ）２３は、デジタル入力信号ＤＩをアナログの判定電圧Ｖｃに変換する。
【００４２】
このように、電源電圧範囲を入力電圧範囲とする比較回路１０を用いることで、アナログ入力信号Ｖｉｎに対して電源電圧の制約を受けないアナログデジタル変換回路を提供することができる。
【００４３】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）比較回路１０は、入力電圧ＶＰ，ＶＮを比較して出力信号ＯＰ，ＯＭを生成する比較部１１と、比較部１１の動作電圧を制御する電圧制御部１２を備える。比較部１１は、入力電圧ＶＰ，ＶＮを受けるＰチャネルＭＯＳトランジスタＴ１１，Ｔ１２と、両トランジスタＴ１１，Ｔ１２のソースに接続され、ドレインに制御電圧ＶＣＭが供給され、クロック信号ＣＫに応答してオンオフするスイッチングトランジスタＴ１３を備える。比較部１１は、Ｈレベルのクロック信号ＣＫに応答して比較状態となり、入力電圧ＶＰ，ＶＮの電位差に応じた出力信号ＯＰ，ＯＭを出力する。
【００４４】
電圧制御部１２のインバータ回路１６は、キャパシタＣ１１の第１端子に、クロック信号ＣＫに応答して高電位電圧ＡＶＤと低電位電圧（グランドＧＮＤ）を供給する。キャパシタＣ１１の第２端子に接続されたトランジスタＴ２３は、反転クロック信号ＸＣＫに応答してオンオフする。トランジスタＴ２３がオフすると、キャパシタＣ１１とトランジスタＴ２３との間のノードＮ２１の電位は、キャパシタＣ１１に蓄積された電荷に応じてグランドＧＮＤから低下する。トランジスタＴ２３のしきい値電圧は入力トランジスタＴ１１，Ｔ１２のしきい値電圧と等しく設定される。トランジスタＴ２３は、グランドＧＮＤの電圧とノードＮ２１の電圧に応じて反転状態となり、ノードＮ２１の電圧をグランドＧＮＤからトランジスタＴ２３のしきい値電圧低い電圧に安定させる。ノードＮ２１の電圧が制御電圧ＶＣＭとして比較部１１に供給される。
【００４５】
比較部１１は、グランドＧＮＤより低い制御電圧ＶＣＭと高電位電圧ＡＶＤを動作電圧として比較動作する。従って、入力電圧ＶＰ，ＶＮの範囲は、高電位電圧ＡＶＤからグランドＧＮＤまでの範囲となり、入力範囲を拡大することができる。
【００４６】
（２）電圧制御部１２は、キャパシタＣ１１に接続されたトランジスタＴ２３の反転動作により、キャパシタＣ１１とトランジスタＴ２３の間ノードＮ２１の電圧を、グランドＧＮＤよりトランジスタＴ２３のしきい値電圧Ｖｔｈｎ低い電圧にて安定化させる。従って、チャージポンプ回路などのように、大きな回路を必要とせず、素子数が少なく、占有面積の小さな比較回路を提供することができる。
【００４７】
（３）電圧制御部１２のキャパシタＣ１１は、グランドＧＮＤ（０Ｖ）よりトランジスタＴ２３のしきい値電圧Ｖｔｈｎ低い電圧（制御電圧ＶＣＭ）を安定的に保持することができればよく、容量の小さなキャパシタＣ１１を用いることができる。このようなキャパシタＣ１１は、配線間容量でも実現可能である。このため、大きな回路を必要とせず、占有面積の小さな比較回路を提供することができる。
【００４８】
（４）電圧制御部１２のトランジスタＴ２３のしきい値電圧Ｖｔｈｎは、比較部１１の入力トランジスタＴ１１，Ｔ１２のしきい値電圧と等しく設定されている。従って、プロセス条件や動作条件（温度、電源電圧）によって入力トランジスタＴ１１，Ｔ１２のしきい値電圧が変化しても、トランジスタＴ２３のしきい値電圧Ｖｔｈｎも同様に変化するため、入力電圧ＶＰ，ＶＮの範囲が変化するのを抑制することができる。
【００４９】
（５）比較部１１は、Ｈレベルのクロック信号ＣＫに応答して比較状態となり、Ｌレベルのクロック信号ＣＫに応答してリセット状態となる。このリセット状態において、入力トランジスタＴ１１，Ｔ１２のソースが接続されたスイッチングトランジスタＴ１３は、Ｌレベルのクロック信号ＣＫに応答してオフする。従って、常に電流が流れる比較回路と比べ、消費電力を低減することができる。
【００５０】
（６）入力トランジスタＴ１１，Ｔ１２のドレインには、クロスカップル接続されたインバータ回路１４，１５を含むラッチ部１３が接続されている。インバータ回路１４，１５は、ＰチャネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタがオフして出力信号ＯＰ，ＯＭのレベルを確定する。従って、比較状態において、出力信号ＯＰ，ＯＭのレベルが確定した後は、インバータ回路１４，１５を介して貫通電力が流れなくなるため、消費連力を低減することができる。
【００５１】
（第二実施形態）
以下、第二実施形態を説明する。
なお、第一実施形態と同じ部材については同じ符号を付し、その部材に対する全て又は一部の説明を省略する。
【００５２】
図４に示すように、比較回路１０ａは、入力電圧ＶＰ，ＶＮを比較して出力信号ＯＰ，ＯＭを生成する比較部１１ａと、比較部１１ａの動作電圧を制御する電圧制御部１２ａを備えている。
【００５３】
入力電圧ＶＰ，ＶＮは、比較部１１ａの入力トランジスタＴ１１，Ｔ１２に入力される。入力トランジスタＴ１１，Ｔ１２のソースは互いに接続され、その接続点はスイッチングトランジスタＴ１３ａに接続されている。
【００５４】
スイッチングトランジスタＴ１３ａは入力トランジスタＴ１２，Ｔ１２と同じ導電型であるＮチャネルＭＯＳトランジスタである。スイッチングトランジスタＴ１３ａのドレインは両入力トランジスタＴ１１，Ｔ１２に接続され、ゲートにはクロック信号ＣＫが供給される。トランジスタＴ１３ａのソースは、電圧制御部１２ａのノードＮ２１に接続され、そのノードＮ２１の制御電圧ＶＣＭが供給される。トランジスタＴ１３ａのバックゲートと、入力トランジスタＴ１１，Ｔ１２のバックゲートはグランドＧＮＤに接続されている。
【００５５】
電圧制御部１２ａのトランジスタＴ２３ａのソース及びバックゲートはグランドＧＮＤに接続されている。このトランジスタＴ２３ａは、バックゲートとソース、もしくはバックゲートとドレインの間に形成される寄生ダイオードを有している。電圧制御部１２ａのトランジスタＴ２２がＨレベルのクロック信号ＣＫに応答してオンするとき（降圧動作）、グランドＧＮＤからトランジスタＴ２３の寄生ダイオードを介してキャパシタＣ１１に向って電流が流れる。この電流を流す寄生ダイオードの順方向電圧ＶＦは、トランジスタＴ２３のしきい値電圧Ｖｔｈｎより高い。従って、キャパシタＣ１１の第２端子が接続されたノードＮ２１の電位は、グランドＧＮＤよりトランジスタＴ２３の寄生ダイオードにおける順方向電圧だけ低い電圧（＝−ＶＦ）となる。そして、このノードＮ２１とグランドＧＮＤとの間の電位差は、入力トランジスタＴ１１，Ｔ１２のしきい値電圧Ｖｔｈｎより大きい。従って、入力トランジスタＴ１１，Ｔ１２のソースは、両トランジスタＴ１１，Ｔ１２のしきい値電圧Ｖｔｈｎより低い電圧（＝−ＶＦ）となる。このため、入力トランジスタＴ１１，Ｔ１２及びスイッチングトランジスタＴ１３ａのバックゲートをグランドＧＮＤに接続することができる。
【００５６】
この場合、比較部１１ａに含まれるトランジスタのうち、少なくともスイッチングトランジスタＴ１３ａは、図５に示すように構成される。Ｐ型半導体基板１００には、Ｎ＋型拡散層１０１とＮ＋型拡散層１０２とＰ−型領域１０３が形成され、両拡散層１０１，１０２の間において、基板１００上に絶縁層（例えば、酸化膜）１０４及び導電層１０５が形成されている。これらＮ＋型拡散層１０１、Ｎ＋型拡散層１０２、導電層１０５、Ｐ−領域１０３は、それぞれトランジスタＴ１３ａのドレイン、ソース、ゲート、バックゲートとなる。
【００５７】
比較例として、図１に示すスイッチングトランジスタＴ１３の概略構成を図６に示す。Ｐ型半導体基板１１０には、ディープＮ型ウェル（Ｄｅｅｐ Ｎｗｅｌｌ）１１１とＰ−型領域１１２が形成され、ウェル１１１にＰ型ウェル（Ｐｗｅｌｌ）１１３とＮ−型領域１１４が形成されている。Ｐ型ウェル１１３には、Ｎ＋型拡散層１１５，１１６とＰ−型領域１１７が形成されている。Ｎ＋型拡散層１１５，１１６の間において、Ｐ型ウェル１１３の表面には絶縁層（酸化膜）１１８及び導電層１１９が形成されている。これらＮ＋型拡散層１１５、Ｎ＋型拡散層１１６、導電層１１９、Ｐ−型領域１１７は、それぞれトランジスタＴ１３のドレイン、ソース、ゲート、バックゲートとなる。Ｎ−型領域１１４には高電位電圧ＡＶＤが供給され、Ｐ−型領域１１２はグランドＧＮＤに接続される。
【００５８】
このように、図４，図５に示すトランジスタＴ１３ａは、図１，図６に示すトランジスタＴ１３と比べ、占有面積が少なく、比較回路１０ａを含む半導体チップの面積の縮小を図ることができる。また、図５に示すトランジスタＴ１３ａは、図６に示すトランジスタＴ１３と比べ、構造が簡単で製造工数が少ない。
【００５９】
この実施形態における比較回路１０ａは、図１に示す比較回路１０と同様に、図３に示す逐次比較型のアナログデジタル変換回路に用いることができる。
以上記述したように、本実施形態によれば、第一実施形態の効果に加え、以下の効果を奏する。
【００６０】
（７）寄生ダイオードの順方向電圧ＶＦがしきい値電圧Ｖｔｈｎより大きなトランジスタＴ２３ａを用いて制御電圧ＶＣＭを生成することで、比較部１１ａのトランジスタＴ１３ａの構造を簡略化することができ、占有面積を低減することができる。
【００６１】
（第三実施形態）
以下、第三実施形態を説明する。
なお、上記各実施形態と同じ部材については同じ符号を付し、その部材に対する一部又は全ての説明を省略する。
【００６２】
図７に示すように、比較回路３０は、比較部１１と電圧制御部１２とラッチ部３１を備えている。ラッチ部３１は、２つのナンド回路３２，３３を備えている。ナンド回路３２の１つの入力端子は比較部１１のノードＮ１１に接続され、信号ＯＭを入力する。ナンド回路３２の他の１つの入力端子はナンド回路３３の出力端子に接続され、ナンド回路３２は信号ＯＰ２を出力する。ナンド回路３３の１つの入力端子は比較部１１のノードＮ１２に接続され、信号ＯＰを入力する。ナンド回路３３の他の１つの入力端子はナンド回路３２の出力端子に接続されている。ナンド回路３３は、信号ＯＭ２を出力する。
【００６３】
ナンド回路３２，３３は、２つの入力信号のうちの少なくとも一方の信号がＬレベルのときにＨレベルの信号を出力し、２つの入力信号がともにＨレベルのときにＬレベルの信号を出力する。
【００６４】
比較部１１は、Ｈレベルのクロック信号ＣＫに応答して比較状態となり、入力電圧ＶＰ，ＶＮの電位差に応じたレベルの信号ＯＰ，ＯＭを出力する。
例えば、入力電圧ＶＰが入力電圧ＶＮより高いとき、比較部１１は、Ｌレベルの信号ＯＭと、Ｈレベルの信号ＯＰを出力する。Ｌレベルの信号ＯＭを受けるナンド回路３２はＨレベルの信号ＯＰ２を出力する。ナンド回路３３は、Ｈレベルの信号ＯＰとＨレベルの信号ＯＰ２に基づいてＬレベルの信号ＯＭ２を出力する。ナンド回路３２は、Ｌレベルの信号ＯＭと、Ｌレベルの信号ＯＭ２を受ける。
【００６５】
また、入力電圧ＶＰが入力電圧ＶＮより低いとき、比較部１１は、Ｈレベルの信号ＯＭと、Ｌレベルの信号ＯＰを出力する。Ｌレベルの信号ＯＰを受けるナンド回路３３はＨレベルの信号ＯＭ２を出力する。ナンド回路３２は、Ｈレベルの信号ＯＭとＨレベルの信号ＯＭ２に基づいてＬレベルの信号ＯＰ２を出力する。ナンド回路３３は、Ｌレベルの信号ＯＰと、Ｌレベルの信号ＯＰ２を受ける。つまり、ラッチ部３１は、比較部１１の比較動作によって出力される信号ＯＰ，ＯＭとそれぞれ等しいレベルの信号ＯＰ２，ＯＭ２を出力する。
【００６６】
比較部１１は、Ｌレベルのクロック信号ＣＫに応答してリセット状態となり、ノードＮ１１，Ｎ１２を高電位電圧ＡＶＤレベル（Ｈレベル）にリセットする。つまり、リセット状態の比較部１１は、Ｈレベルの信号ＯＰ，ＯＭを出力する。
【００６７】
比較状態において、２つのナンド回路３２，３３のうちの何れか一方は２つのＬレベルの信号を受け、２つのナンド回路３２，３３のうちの何れか他方は２つのＨレベルの信号を受ける。２つのＬレベルの信号を受けるナンド回路は、Ｈレベルの信号を受けても、出力信号のレベルを変更しない。また、２つのＨレベルの信号を受けるナンド回路は、Ｈレベルの信号を受ける、つまり入力信号のレベルが変化しないため、出力信号のレベルを変更しない。
【００６８】
つまり、ラッチ部３１は、比較状態（図８の時刻ｔ１から時刻ｔｃ１の間）の比較部１１が出力する信号ＯＰ，ＯＭのレベルを保持し、保持したレベルに応じた信号ＯＰ２，ＯＭ２を出力する。また、ラッチ部３１は、出力信号ＯＰ２，ＯＭ２のレベルを、次の比較によってノードＮ１１，Ｎ１２のレベルが確定するまで（例えば、図８の時刻ｔ２から時刻ｔｃ２までの間）出力する。
【００６９】
この実施形態における比較回路３０は、図１に示す比較回路１０と同様に、図３に示す逐次比較型のアナログデジタル変換回路に用いることができる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
【００７０】
（１）ラッチ部３１は、一対のナンド回路３２，３３を備える。ラッチ部３１は、比較状態の比較部１１から出力される信号ＯＰ，ＯＭをラッチし、信号ＯＰ，ＯＭに応じたレベルの信号ＯＰ２，ＯＭ２を出力する。また、ラッチ部３１は、リセット状態の比較部１１から出力されるＨレベルの信号ＯＰ，ＯＭに応答して出力信号ＯＰ２，ＯＭ２のレベルを保持する。従って、この比較回路３０は、クロック信号ＣＫに同期して動作し、クロック信号ＣＫの１周期の間、入力電圧ＶＰ，ＶＮの電位差に応じた出力信号ＯＰ２，ＯＭ２を出力することができる。
【００７１】
（第四実施形態）
以下、第四実施形態を説明する。
図９に示すように、比較回路４０は、入力電圧ＶＰ，ＶＮを比較して出力信号ＯＰ，ＯＭを生成する比較部４１と、比較部４１の動作電圧を制御する電圧制御部４２を備えている。
【００７２】
入力電圧ＶＰ，ＶＮは、比較部４１の入力トランジスタＴ３１，Ｔ３２に入力される。入力トランジスタＴ３１，Ｔ３２はＰチャネルＭＯＳトランジスタである。入力電圧ＶＰは入力トランジスタＴ３１のゲートに入力され、入力電圧ＶＮは入力トランジスタＴ３２のゲートに入力される。両入力トランジスタＴ３１，Ｔ３２のソースは互いに接続され、その接続点はスイッチングトランジスタＴ３３に接続されている。
【００７３】
スイッチングトランジスタＴ３３は入力トランジスタＴ３２，Ｔ３２と同じ導電型のＰチャネルＭＯＳトランジスタである。スイッチングトランジスタＴ３３のドレインは両入力トランジスタＴ３１，Ｔ３２に接続され、ゲートにはクロック信号ＣＫが供給される。トランジスタＴ３３のソース及びバックゲートと、入力トランジスタＴ３１，Ｔ３２のバックゲートは互いに接続され、その接続点は電圧制御部４２に接続されている。
【００７４】
入力トランジスタＴ３１，Ｔ３２のドレインは、ラッチ部４３に接続されている。
ラッチ部４３は、互いに入力端子と出力端子がクロスカップル接続された一対のインバータ回路４４，４５を備える。インバータ回路４４は、ＰチャネルＭＯＳトランジスタＴ３４と、ＮチャネルＭＯＳトランジスタＴ３５を備えている。インバータ回路４５は、ＰチャネルＭＯＳトランジスタＴ３６と、ＮチャネルＭＯＳトランジスタＴ３７を備えている。
【００７５】
トランジスタＴ３４のソースは入力トランジスタＴ３１のドレインに接続され、トランジスタＴ３４のドレインはトランジスタＴ３５のドレインと接続され、トランジスタＴ３５のソースはグランドＧＮＤに接続されている。トランジスタＴ３６のソースは入力トランジスタＴ３２のドレインに接続され、トランジスタＴ３６のドレインはトランジスタＴ３７のドレインと接続され、トランジスタＴ３７のソースはグランドＧＮＤと接続されている。
【００７６】
トランジスタＴ３４のドレインとトランジスタＴ３５のドレインとの間のノードＮ３１はトランジスタＴ３６，Ｔ３７のゲートに接続されている。トランジスタＴ３６のドレインとトランジスタＴ３７のドレインとの間のノードＮ３２は、トランジスタＴ３４，Ｔ３５のゲートに接続されている。
【００７７】
ノードＮ３１にはリセットトランジスタＴ３８が接続されている。リセットトランジスタＴ３８はＮチャネルＭＯＳトランジスタであり、ドレインがノードＮ３１に接続され、ソースはグランドＧＮＤに接続され、ゲートにクロック信号ＣＫが供給される。ノードＮ３２にはリセットトランジスタＴ３９が接続されている。リセットトランジスタＴ３９はＮチャネルＭＯＳトランジスタであり、ドレインがノードＮ３２に接続され、ソースはグランドＧＮＤに接続され、ゲートにクロック信号ＣＫが供給される。そして、ノードＮ３１から出力信号ＯＭが出力され、ノードＮ３２から出力信号ＯＰが出力される。
【００７８】
電圧制御部４２は、ＰチャネルＭＯＳトランジスタＴ４１，Ｔ４２、ＮチャネルＭＯＳトランジスタＴ４３、キャパシタＣ２１を備えている。トランジスタＴ４１のソースには高電位電圧ＡＶＤ（第２の電圧）が供給され、トランジスタＴ４１のドレインはキャパシタＣ２１の第１端子に接続されている。トランジスタＴ４１のゲートには反転クロック信号ＸＣＫが供給され、トランジスタＴ４１のバックゲートはトランジスタＴ４１のドレインと接続されている。トランジスタＴ４１のドレインとキャパシタＣ２１の第１端子との間のノードＮ４１は、比較部４１に含まれるトランジスタＴ３３のソース及びトランジスタＴ３１，Ｔ３２，Ｔ３３のバックゲートに接続されている。
【００７９】
キャパシタＣ２１の第２端子は、トランジスタＴ４２のドレインとトランジスタＴ４３のドレインとの間の接続点に接続されている。トランジスタＴ４２のソースには高電位電圧ＡＶＤが供給され、トランジスタＴ４３のソースは低電位電圧（第１の電圧）を供給する配線（以下、グランドＧＮＤ）と接続される。両トランジスタＴ４２，Ｔ４３のゲートは互いに接続され、クロック信号ＣＫが供給される。トランジスタＴ４２とトランジスタＴ４３はインバータ回路４６に含まれる。
【００８０】
次に、比較回路４０の作用を説明する。
［電圧制御部］
反転クロック信号ＸＣＫがＬレベルのとき、トランジスタＴ４１は、Ｌレベルの反転クロック信号ＸＣＫに応答してオンし、キャパシタＣ２１の第１端子に高電位電圧ＡＶＤを供給する。クロック信号ＣＫがＨレベルのとき、トランジスタＴ４２はＨレベルのクロック信号ＣＫに応答してオフし、トランジスタＴ４３はＨレベルのクロック信号ＣＫに応答してオンし、インバータ回路４６はキャパシタＣ１１の第２端子をグランドに接続する。従って、クロック信号ＣＫがＬレベルのとき、ノードＮ４１の電位は高電位電圧ＡＶＤレベルとなる。キャパシタＣ１１は、供給される電圧に応じた電荷を蓄積する。この状態を［蓄積状態］という。
【００８１】
次いで、反転クロック信号ＸＣＫがＬレベルからＨレベルに立ち上がる（図１０の時刻ｔ０）と、Ｈレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ４１がオフし、ノードＮ４１がフローティング状態となる。
【００８２】
次いで、クロック信号ＣＫがＨレベルからＬレベルに立ち下がる（図１０の時刻ｔ１）と、インバータ回路４６は、Ｌレベルのクロック信号ＣＫに応答して、キャパシタＣ１１の第２端子に高電位電圧ＡＶＤを供給する。すると、図１０に示すように、キャパシタＣ１１の第２端子が接続されたノードＮ４１の電位は、キャパシタＣ１１に蓄積された電荷により、正の電圧［＝ＡＤＶ×２］まで上昇する。
【００８３】
トランジスタＴ４１は、ゲート及びソースの電位が高電位電圧ＡＶＤレベルであり、ドレイン及びバックゲートの電位がノードＮ４１の電位（ＡＶＤ×２）となる。すると、ＰチャネルＭＯＳトランジスタＴ４１は、ソース及びバックゲートがノードＮ４１に接続され、そのノードＮ４１の電位より低電位側の電圧ＡＶＤがゲート及びドレインに供給される。つまり、トランジスタＴ４１は、ソースとドレインが互いに反転した反転状態となってオンし、キャパシタＣ２１から高電位電圧ＡＶＤに向って電流を流す。その結果、ノードＮ４１の電位は、高電位電圧ＡＶＤからトランジスタＴ４１のしきい値電圧Ｖｔｈｐ高い電圧［＝ＡＶＤ＋Ｖｔｈｐ］にて安定する。この状態を［昇圧状態］という。
【００８４】
次いで、反転クロック信号ＸＣＫがＨレベルからＬレベルに立ち下がる（図１０の時刻ｔ２）と、Ｌレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ４１がオンし、キャパシタＣ２１の第１端子に高電位電圧ＡＶＤを供給する。次いで、クロック信号ＣＫがＬレベルからＨレベルに立ち上がる（図１０の時刻ｔ３）と、インバータ回路４６は、キャパシタＣ２１の第２端子をグランドＧＮＤに接続する。これにより、キャパシタＣ２１の充電が開始される。
【００８５】
このように、電圧制御部４２は、クロック信号ＣＫと反転クロック信号ＸＣＫに応答して、充電状態と昇圧状態とを交互に繰り返し、それぞれの状態に応じた制御電圧ＶＣＰ１を、ノードＮ４１から出力する。
【００８６】
［比較部］
クロック信号ＣＫがＨレベルのとき、ＰチャネルＭＯＳトランジスタＴ３３はオフし、ＮチャネルＭＯＳトランジスタＴ３８，Ｔ３９はオンする。入力トランジスタＴ３１，Ｔ３２のソースは、オフしたトランジスタＴ３３によりフローティング状態となる。オンしたトランジスタＴ３８，Ｔ３９は、ノードＮ３１，Ｎ３２の電位をＬレベルとする。この結果、出力信号ＯＰ，ＯＭはＬレベルとなる。この時の状態をリセット状態という。そして、クロック信号ＣＫがＨレベルである期間をリセット期間という。
【００８７】
クロック信号ＣＫがＨレベルからＬレベルへと変化する（図１０の時刻ｔ１）。スイッチングトランジスタＴ３３は、Ｌレベルのクロック信号ＣＫに応答してオンする。また、リセットトランジスタＴ３８，Ｔ３９は、Ｌレベルのクロック信号ＣＫに応答してオフする。
【００８８】
トランジスタＴ３３がオンすると、入力トランジスタＴ３１，Ｔ３２のソースにはノードＮ４１の電位に応じた制御電圧ＶＣＰ１（＝ＡＶＤ＋Ｖｔｈｐ）が供給される。また、入力トランジスタＴ３１，Ｔ３２のバックゲートには、制御電圧ＶＣＰ１が供給される。従って、比較部４１は、制御電圧ＶＣＰ１（＝ＡＶＤ＋Ｖｔｈｐ）とグランドＧＮＤの電圧（＝０Ｖ）を動作電圧として動作する。そして、トランジスタＴ３３，Ｔ３１，Ｔ３４，Ｔ３５による第１の電流経路を介して電流が流れ、トランジスタＴ３３，Ｔ３２，Ｔ３６，Ｔ３７による第２の電流経路を介して電流が流れる。
【００８９】
入力電圧ＶＰ，ＶＮの電圧差、つまり入力トランジスタＴ３１，Ｔ３２のソース−ゲート間電圧Ｖｇｓに電圧差は、ノードＮ３１，Ｎ３２に流れる電流量に差を生じさせ、ノードＮ３１，Ｎ３２に電位差を生じさせる。ノードＮ３１，Ｎ３２の電位差は、インバータ回路４４，４５の正帰還により増幅され、ノードＮ３１，Ｎ３２のレベルが確定する。そして、ノードＮ３１，Ｎ３２のレベルに応じてトランジスタＴ３４〜Ｔ３７がオンオフする。
【００９０】
例えば、入力電圧ＶＰが入力電圧ＶＮよりも高い場合、ノードＮ３１の電位がノードＮ３２の電位よりも低くなる。この電位差が増幅され、トランジスタＴ３６がオンし、トランジスタＴ３７がオフし、ノードＮ３２がＨレベル（制御電圧ＶＣＰ１のレベル）となる。一方、トランジスタＴ３４がオフし、トランジスタＴ３５がオンし、ノードＮ３１の電位は、Ｌレベル（グランドＧＮＤレベル）で安定する（図１０の時刻ｔｃ１）。
【００９１】
次いで、反転クロック信号ＸＣＫがＨレベルからＬレベルに立ち下がる（図１０の時刻ｔ２）と、図９に示すスイッチングトランジスタＴ３３のソースに高電位電圧ＡＶＤレベルの制御電圧ＶＣＰ１が供給され、ノードＮ３１の電圧、即ち出力信号ＯＭはグランドＧＮＤレベルへと変化する。次いで、クロック信号ＣＫがＬレベルからＨレベルに立ち上がる（図１０の時刻ｔ３）と、図９に示すスイッチングトランジスタＴ３３がオフし、リセットトランジスタＴ３８，Ｔ３９がオンする。このオンしたトランジスタＴ３８，Ｔ３９は、ノードＮ３１，Ｎ３２のレベルをＬレベルにクリップする。
【００９２】
次いで、反転クロック信号ＸＣＫがＬレベルからＨレベルに立ち上がる（図１０の時刻ｔ４）と、Ｈレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ４１がオフし、ノードＮ４１がフローティング状態となる。つまり、比較回路１０は、上記の動作（図１０の時刻ｔ０から時刻ｔ３）を繰り返し実行し（例えば、図１０の時刻ｔ４から時刻ｔ７）、入力電圧ＶＰ，ＶＮの電位差に応じたレベルの信号ＯＭ，ＯＰを出力する。
【００９３】
上記の比較状態において、入力トランジスタＴ３１，Ｔ３２のソース及びバックゲートには、高電位電圧ＡＶＤよりも昇圧用トランジスタＴ４１のしきい値電圧高い制御電圧ＶＣＰ１（＝ＡＶＤ＋Ｖｔｈｐ）が供給されている。従って、入力電圧ＶＰ，ＶＮの電圧範囲は、トランジスタＴ３３のソース電圧から、トランジスタＴ３３のソース−ドレイン間電圧と、入力トランジスタＴ３１，Ｔ３２のソース−ゲート間電圧の和から、高電位電圧ＡＶＤまでの範囲となる。
【００９４】
トランジスタＴ３３のソース電圧は、そのトランジスタＴ３３のソースが接続されたノードＮ４１の電圧であり、制御電圧ＶＣＰ１である。トランジスタＴ３３のゲート電圧はクロック信号ＣＫのＬレベル、即ち高電位電圧ＡＶＤレベルであるため、「０」となる。従って、入力トランジスタＴ３１，Ｔ３２のしきい値電圧をＶthp2とすると、入力電圧ＶＰ，ＶＮの範囲は、
０（Ｖ）＜ＶＰ＜（ＶＣＰ１−Ｖthp2）
０（Ｖ）＜ＶＮ＜（ＶＣＰ１−Ｖthp2）
となる。制御電圧ＶＣＰ１は、高電位電圧ＡＶＤからトランジスタＴ２１のしきい値電圧Ｖｔｈｐ高い電圧である。そして、降圧用トランジスタＴ２３のしきい値電圧Ｖｔｈｐは、入力トランジスタＴ３１，Ｔ３２のしきい値電圧Ｖthp2と等しい。従って、入力電圧ＶＰ，ＶＮの範囲は、
０（Ｖ）＜ＶＰ＜ＡＶＤ
０（Ｖ）＜ＶＮ＜ＡＶＤ
となる。
【００９５】
例えば、図１８に示すように、トランジスタＴ３３のソースに高電位電圧ＡＶＤを供給した比較回路９０の場合、入力電圧ＶＰの範囲は、
０（Ｖ）＜ＶＰ＜（ＡＶＤ−Ｖthp2）
となる。従って、比較回路９０における入力電圧ＶＰ，ＶＮの範囲は、グランドＧＮＤを低電位側とし、高電位電圧ＡＶＤから入力トランジスタＴ３１，Ｔ３２のしきい値電圧Ｖthp2低い電圧を高電位側とする範囲となる。
【００９６】
従って、図９に示す比較回路１０は、図１８に示す比較回路９０と比べ、入力電圧ＶＰ，ＶＮの範囲を拡大することができる。
また、図９に示す比較回路１０は、図１に示す比較回路１０と同様に、駆動電圧の低電圧化に対して有利である。例えば、高電位電圧ＡＶＤを３．０（Ｖ）とし、入力トランジスタＴ３１，Ｔ３２のしきい値電圧を１（Ｖ）とする。この場合、図１８に示す比較回路９０における入力電圧ＶＰ（ＶＮ）の範囲は、
０（Ｖ）＜ＶＰ＜２．０（Ｖ）
となる。従って、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に、図１８に示す比較回路９０を用いることができる。
【００９７】
しかし、低電圧化により高電位電圧ＡＶＤが例えば１．８（Ｖ）になると、入力電圧ＶＰ（ＶＮ）の範囲は、
０（Ｖ）＜ＶＰ＜０．８（Ｖ）
となる。従って、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に、図１８に示す比較回路９０を用いることができない。
【００９８】
これに対し、図９に示す比較回路１０は、入力電圧ＶＰ，ＶＮの範囲が、
０（Ｖ）＜ＶＰ＜ＡＶＤ
０（Ｖ）＜ＶＮ＜ＡＶＤ
である。従って、比較回路１０は、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に用いることができる。
【００９９】
また、図９に示すトランジスタＴ３３は、Ｌレベルのクロック信号ＣＫに応答してオンし、入力トランジスタＴ３１，Ｔ３２のソースに、ノードＮ４１の電圧、即ち高電位電圧ＡＶＤよりトランジスタＴ４１のしきい値電圧高い電圧（＝ＡＶＤ＋Ｖｔｈｐ）を供給する。従って、入力電圧ＶＰ，ＶＮが高電位電圧ＡＶＤレベルに近づいても、図１８に示す回路構成と比べ、入力トランジスタＴ３１，Ｔ３２のオン抵抗値が増加が少なく、比較速度の低下を抑制することができる。
【０１００】
キャパシタＣ２１の容量値は、比較部４１の動作と、昇圧用トランジスタＴ４１のしきい値電圧Ｖｔｈｐに応じて設定される。比較部４１は、Ｌレベルのクロック信号ＣＫに応答して比較動作を開始し（図１０の時刻ｔ１）、入力電圧ＶＰ，ＶＮに応じてインバータ回路１４，１５の出力信号レベルが確定して比較動作を終了する（図１０の時刻ｔｃ１）。この比較動作の間、制御電圧ＶＣＰ１を供給するノードＮ４１からグランドＧＮＤに向って電流が流れる。キャパシタＣ１１の容量値は、ノードＮ４１の電位が、高電位電圧ＡＶＤからトランジスタＴ４１のしきい値電圧Ｖｔｈｐ高い電圧以上を保つように設定される。例えば、キャパシタＣ２１の容量値は、比較動作を行う期間（図１０の時刻ｔ１から時刻ｔｃ１）と、比較部４１に流れる電流量の積により得られる電荷Ｑ２と、トランジスタＴ４１のしきい値電圧Ｖｔｈｐとに基づいて、
Ｃ２１≫Ｑ２／Ｖｔｈｐ
となるように設定される。
【０１０１】
この実施形態における比較回路４０は、図１に示す比較回路１０と同様に、図３に示す逐次比較型のアナログデジタル変換回路に用いることができる。
以上記述したように、本実施形態によれば、第一実施形態と同様の効果をえることができる。
【０１０２】
（第五実施形態）
以下、第五実施形態を説明する。
なお、上記各実施形態と同じ部材については同じ符号を付し、その部材に対する一部又は全ての説明を省略する。
【０１０３】
図１１に示すように、比較回路５０は、比較部４１と電圧制御部４２とラッチ部５１を備えている。ラッチ部５１は、２つのノア回路５２，５３を備えている。ノア回路５２の１つの入力端子は比較部４１のノードＮ３１に接続され、信号ＯＭを入力する。ノア回路５２の他の１つの入力端子はノア回路５３の出力端子に接続され、ノア回路５２は信号ＯＰ２を出力する。ノア回路５３の１つの入力端子は比較部４１のノードＮ３２に接続され、信号ＯＰを入力する。ノア回路５３の他の１つの入力端子はノア回路５２の出力端子に接続されている。ノア回路５３は、信号ＯＭ２を出力する。
【０１０４】
ノア回路５２，５３は、２つの入力信号のうちの少なくとも一方の信号がＨレベルのときにＬレベルの信号を出力し、２つの入力信号がともにＬレベルのときにＨレベルの信号を出力する。
【０１０５】
比較部４１は、Ｌレベルのクロック信号ＣＫに応答して比較状態となり、入力電圧ＶＰ，ＶＮの電位差に応じたレベルの信号ＯＰ，ＯＭを出力する。
例えば、入力電圧ＶＰが入力電圧ＶＮより高いとき、比較部４１は、Ｌレベルの信号ＯＭと、Ｈレベルの信号ＯＰを出力する。Ｈレベルの信号ＯＰを受けるノア回路５３はＬレベルの信号ＯＭ２を出力する。ノア回路５２は、Ｌレベルの信号ＯＭとＬレベルの信号ＯＭ２に基づいてＨレベルの信号ＯＰ２を出力する。ノア回路５３は、Ｈレベルの信号ＯＰと、Ｈレベルの信号ＯＰ２を受ける。
【０１０６】
また、入力電圧ＶＰが入力電圧ＶＮより低いとき、比較部４１は、Ｈレベルの信号ＯＭと、Ｌレベルの信号ＯＰを出力する。Ｈレベルの信号ＯＭを受けるノア回路５２はＬレベルの信号ＯＰ２を出力する。ノア回路５３は、Ｌレベルの信号ＯＰとＬレベルの信号ＯＰ２に基づいてＨレベルの信号ＯＭ２を出力する。ノア回路５２は、Ｈレベルの信号ＯＭと、Ｈレベルの信号ＯＭ２を受ける。つまり、ラッチ部５１は、比較部４１の比較動作によって出力される信号ＯＰ，ＯＭとそれぞれ等しいレベルの信号ＯＰ２，ＯＭ２を出力する。
【０１０７】
比較部４１は、Ｈレベルのクロック信号ＣＫに応答してリセット状態となり、ノードＮ３１，Ｎ３２をグランドＧＮＤレベル（Ｌレベル）にリセットする。つまり、リセット状態の比較部４１は、Ｌレベルの信号ＯＰ，ＯＭを出力する。
【０１０８】
比較状態において、２つのノア回路５２，５３のうちの何れか一方は２つのＬレベルの信号を受け、２つのノア回路５２，５３のうちの何れか他方は２つのＨレベルの信号を受ける。２つのＨレベルの信号を受けるノア回路は、Ｌレベルの信号を受けても、出力信号のレベルを変更しない。また、２つのＬレベルの信号を受けるノア回路は、Ｌレベルの信号を受ける、つまり入力信号のレベルが変化しないため、出力信号のレベルを変更しない。
【０１０９】
つまり、ラッチ部５１は、比較状態（図１２の時刻ｔ１から時刻ｔｃ１の間）の比較部４１が出力する信号ＯＰ，ＯＭのレベルを保持し、保持したレベルに応じた信号ＯＰ２，ＯＭ２を出力する。また、ラッチ部５１は、出力信号ＯＰ２，ＯＭ２のレベルを、次の比較によってノードＮ３１，Ｎ３２のレベルが確定するまで（例えば、図１２の時刻ｔ２から時刻ｔｃ２までの間）出力する。
【０１１０】
この実施形態における比較回路５０は、図１に示す比較回路１０と同様に、図３に示す逐次比較型のアナログデジタル変換回路に用いることができる。
以上記述したように、本実施形態によれば、第三実施形態と同様の効果を得ることができる。
【０１１１】
尚、上記各実施形態は、以下の態様で実施してもよい。
・図９に示す実施形態では、入力トランジスタＴ３１，Ｔ３２のバックゲートとスイッチングトランジスタＴ３３のバックゲートとを電圧制御部４２のノードＮ４１に接続して制御電圧ＶＣＰ１を供給するようにした。これに対し、各トランジスタＴ３１，Ｔ３２，Ｔ３３のバックゲートに高電位電圧ＡＶＤを供給するようにしてもよい。
【０１１２】
・電圧制御部の構成を適宜変更しても良い。
例えば、図１３に示す電圧制御部６１は、ＰチャネルＭＯＳトランジスタＴ６１（スイッチ部）、ＮチャネルＭＯＳトランジスタＴ６２、インダクタＬ１１、キャパシタＣ３１を備える。トランジスタＴ６１は、ソースに高電位電圧ＡＶＤが供給され、ゲートにクロック信号ＣＫが供給され、ドレインにインダクタＬ１１の第１端子が接続される。インダクタＬ１１の第２端子はグランドＧＮＤに接続される。トランジスタＴ６１のドレインとインダクタＬ１１の第１端子との間のノードＮ６１はトランジスタＴ６２に接続されている。トランジスタＴ６２は、第１端子（例えばドレイン）がノードＮ６１に接続され、ゲートはグランドＧＮＤに接続され、バックゲートと第２端子（例えばソース）が互いに接続されている。キャパシタＣ３１の第１端子はトランジスタＴ６２の第２端子に接続され、キャパシタＣ３１の第２端子はグランドＧＮＤに接続されている。
【０１１３】
この電圧制御部６１の動作を図１４に従って説明する。
クロック信号ＣＫがＬレベルのとき、トランジスタＴ６１はオンし、トランジスタＴ６１を介してインダクタＬ１１に電流が流れる。このとき、ノードＮ６１はグランドＧＮＤレベルにある。また、トランジスタＴ６２はオフし、キャパシタＣ３１の第１端子はフローティング状態にある（初期状態）。
【０１１４】
クロック信号ＣＫがＬレベルからＨレベルに立ち上がる（図１４の時刻ｔ１）と、トランジスタＴ６１がオフする。すると、インダクタＬ１１に流れる電流が減少し、ノードＮ６１の電位がグランドＧＮＤより低くなる。
【０１１５】
ノードＮ６１の電圧Ｖ６１は、
Ｖ（ｔ）＝Ｌ１１×ｄｉ（ｔ）／ｄｔ
により、ｄｉ（ｔ）／ｄｔが負であり、Ｖ（ｔ）＝Ｖ６１−０（Ｖ）であるため、
Ｖ６１＝０（Ｖ）−Ｌ１１｜ｄｉ（ｔ）／ｄｔ｜
となる。
【０１１６】
ノードＮ６１の電圧がトランジスタＴ６２のしきい値電圧より低くなるとトランジスタＴ６２がオンし、ノードＮ６１の電圧と等しい制御電圧ＶＣＭが比較回路に供給される。
インダクタＬ１１の電流変化が収束し、ノードＮ６１の電圧はグランドＧＮＤの電圧に収束する。このとき、ノードＮ６１の電圧が、設定電圧（グランドＧＮＤよりトランジスタＴ６２のしきい値電圧Ｖｔｈｎ低い電圧）より高くなる（図１４の時刻ｔ３）と、トランジスタＴ６２がオフし、制御電圧ＶＣＭはキャパシタＣ３１により設定電圧（＝−Ｖｔｈｎ）に保持される。
【０１１７】
次いで、クロック信号ＣＫがＨレベルからＬレベルに立ち下がる（図１４の時刻ｔ４）と、電圧制御部６１の各素子は初期状態に戻る。制御電圧ＶＣＭはキャパシタＣ３１により設定電圧（＝−Ｖｔｈｎ）に保持される。
【０１１８】
また、図１５に示す電圧制御部７１は、ＮチャネルＭＯＳトランジスタＴ７１（スイッチ部）、ＰチャネルＭＯＳトランジスタＴ７２、インダクタＬ２１、キャパシタＣ４１を備える。インダクタＬ２１の第１端子には高電位電圧ＡＶＤが供給され、インダクタＬ２１の第２端子はトランジスタＴ７１のドレインに接続されている。トランジスタＴ７１はゲートにクロック信号ＣＫが供給され、ソースがグランドＧＮＤに接続されている。インダクタＬ２１の第２端子とトランジスタＴ７１のドレインとの間のノードＮ７１はトランジスタＴ７２に接続されている。トランジスタＴ７２は、第１端子（例えばドレイン）がノードＮ７１に接続され、ゲートに高電位電圧ＡＶＤが供給され、バックゲートと第２端子（例えばソース）が互いに接続されている。キャパシタＣ４１の第１端子はトランジスタＴ７２の第２端子と接続され、キャパシタＣ４１の第２端子はグランドＧＮＤに接続されている。
【０１１９】
この電圧制御部７１の動作を図１６に従って説明する。
クロック信号ＣＫがＨレベルのとき、トランジスタＴ７１はオンし、インダクタＬ２１に電流が流れる。このとき、ノードＮ７１はグランドＧＮＤレベルにある。また、トランジスタＴ７２はオフし、キャパシタＣ４１の第１端子はフローティング状態にある（初期状態）。
【０１２０】
クロック信号ＣＫがＨレベルからＬレベルに立ち下がる（図１６の時刻ｔ１）と、トランジスタＴ７１がオフする。すると、インダクタＬ２１に流れる電流が減少し、ノードＮ７１の電位が高電位電圧ＡＶＤより高くなる。
【０１２１】
ノードＮ７１の電圧Ｖ７１は、
Ｖ（ｔ）＝Ｌ２１×ｄｉ（ｔ）／ｄｔ
により、ｄｉ（ｔ）／ｄｔが負であり、Ｖ（ｔ）＝ＡＶＤ−Ｖ７１であるため、
Ｖ７１＝ＡＶＤ＋Ｌ２１｜ｄｉ（ｔ）／ｄｔ｜
となる。
【０１２２】
ノードＮ７１の電圧が設定電圧（高電位電圧ＡＶＤよりトランジスタＴ７２のしきい値電圧Ｖｔｈｐ高い電圧）より高くなるとトランジスタＴ７２がオンし、ノードＮ７１の電圧と等しい制御電圧ＶＣＰ１が比較回路に供給される。
【０１２３】
インダクタＬ２１の電流変化が収束し、ノードＮ７１の電圧は高電位電圧ＡＶＤに収束する。このとき、ノードＮ７１の電圧Ｖ７１が、設定電圧（高電位電圧ＡＶＤよりトランジスタＴ７２のしきい値電圧Ｖｔｈｐ高い電圧）より低くなる（図１６の時刻ｔ３）と、トランジスタＴ７２がオフし、制御電圧ＶＣＰ１はキャパシタＣ４１により設定電圧（＝ＡＶＤ＋Ｖｔｈｐ）に保持される。
【０１２４】
次いで、クロック信号ＣＫがＬレベルからＨレベルに立ち下がる（図１６の時刻ｔ４）と、電圧制御部７１の各素子は初期状態に戻る。制御電圧ＶＣＰ１はキャパシタＣ４１により目標電圧（＝ＡＶＤ＋Ｖｔｈｐ）に保持される。
【０１２５】
・上記各実施形態において、制御電圧を降圧又は昇圧するタイミングと、比較部が比較動作を開始するタイミングとを適宜変更してもよい。これらのタイミングは、例えば電圧制御部と比較部に互いに異なるクロック信号を供給する、クロック信号に応答する回路の動作速度（応答速度）を変更することで、設定することが可能である。
【０１２６】
・上記第二実施形態において、しきい値電圧Ｖｔｈｎに対して寄生ダイオードの順方向電圧ＶＦが大きいトランジスタＴ２３ａを用いた。寄生ダイオードの順方向電圧ＶＦが入力トランジスタＴ１１，Ｔ１２のしきい値電圧より大きければよく、トランジスタＴ２３ａのしきい値電圧を適宜変更してもよい。
【０１２７】
上記各実施形態に関し、以下の付記を開示する。
（付記１）
クロック信号に応答してキャパシタの第１端子に第１の電圧と第２の電圧とを交互に供給するインバータ回路と、前記キャパシタの第２端子に第１端子が接続され、ゲートに反転クロック信号が供給され、第２端子に前記第２の電圧が供給されるトランジスタとを含み、前記キャパシタと前記トランジスタとの間のノードに前記第２の電圧と前記キャパシタの蓄積電荷に応じた制御電圧を生成する電圧制御部と、
第１の入力電圧をゲートに受ける第１のトランジスタと、第２の入力電圧をゲートに受ける第２のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第１のトランジスタのソースと前記第２のトランジスタのソースにそれぞれ接続された第３のトランジスタを含み、クロック信号に応答して、前記第１の入力電圧と前記第２の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第１の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。
（付記２）
前記電圧制御部の前記トランジスタのバックゲートは前記制御電圧を生成するノードに接続され、
前記比較部の前記第１〜第３のトランジスタのバックゲートには前記制御電圧が供給される、
ことを特徴とする付記１記載の比較回路。
（付記３）
前記電圧制御部の前記トランジスタのバックゲートには前記第１の電圧が供給され、
前記比較部の前記第１〜第３のトランジスタのバックゲートには前記第１の電圧が供給される、
ことを特徴とする付記１記載の比較回路。
（付記４）
一端に第２の電圧が供給されるインダクタの他端に対してクロック信号に応答して第１の電圧の供給と停止を行うスイッチ部と、前記インダクタと前記スイッチ部との間のノードに第１端子が接続され、ゲートに前記第２の電圧が供給され、バックゲートと第２端子が互いに接続されたトランジスタを含み、前記トランジスタの第２端子に制御電圧を生成する電圧制御部と、
第１の入力電圧をゲートに受ける第１のトランジスタと、第２の入力電圧をゲートに受ける第２のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第１のトランジスタのソースと前記第２のトランジスタのソースにそれぞれ接続された第３のトランジスタを含み、クロック信号に応答して、前記第１の入力電圧と前記第２の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第１の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。
（付記５）
前記電圧制御部は、前記第２の電圧より低い前記制御電圧を生成するものであり、
前記トランジスタの第２端子に一端が接続され、他端に前記第２の電圧が供給されたキャパシタを含む、ことを特徴とする付記４記載の比較回路。
（付記６）
前記電圧制御部は、前記第２の電圧より高い前記制御電圧を生成するものであり、
前記トランジスタの第２端子に一端が接続され、他端に前記第１の電圧が供給されるキャパシタを含む、ことを特徴とする付記４記載の比較回路。
（付記７）
前記比較部は、
前記第１のトランジスタのドレインと前記第２のトランジスタのドレインにそれぞれ接続され、前記第１の電圧が供給され、互いに入力端子と出力端子がクロスカップル接続された一対のインバータ回路と、
前記一対のインバータ回路の出力端子にドレインがそれぞれ接続され、ゲートに前記クロック信号が供給され、ソースに前記第１の電圧が供給される一対のリセットトランジスタと、
を含むことを特徴とする付記１〜６のうちの何れか一項に記載の比較回路。
（付記８）
前記第２の電圧は前記第１の電圧よりも高い電圧であり、
前記比較部の出力信号がそれぞれ入力され、互いの出力信号が入力される一対のノア回路を含む、ことを特徴とする付記１〜４，６のうちの何れか一項に記載の比較回路。
（付記９）
前記第２の電圧は前記第１の電圧よりも低い電圧であり、
前記比較部の出力信号がそれぞれ入力され、互いの出力信号が入力される一対のナンド回路を含む、ことを特徴とする付記１〜５のうちの何れか一項に記載の比較回路。
（付記１０）
アナログ入力信号をサンプルクロックに同期してサンプルホールドし、保持するホールド回路と、
前記ホールド回路から出力される電圧と判定電圧との比較結果に応じた判定信号を出力する付記１〜９のうちの何れか一項に記載の比較回路と、
前記判定信号を逐次変換してデジタル入力信号を生成する逐次変換レジスタ回路と、
前記デジタル入力信号をアナログの前記判定信号に変換するデジタルアナログ変換回路と、
を有するアナログデジタル変換回路。
【符号の説明】
【０１２８】
１１，１１ａ，４１ 比較部
１２，１２ａ，４２，６１，７１ 電圧制御部
ＡＶＤ 高電位電圧
ＧＮＤ グランド（低電位電圧）
Ｃ１１，Ｃ２１ キャパシタ
Ｔ２３，Ｔ４１ トランジスタ
Ｔ１１，Ｔ３１ 第１のトランジスタ
Ｔ１２，Ｔ３２ 第２のトランジスタ
Ｔ１３，Ｔ３３ 第３のトランジスタ
Ｌ１１，Ｌ２１ インダクタ
Ｔ６２，Ｔ７２ トランジスタ
ＣＫ クロック信号
ＸＣＫ 反転クロック信号
ＶＰ，ＶＮ 入力電圧
ＯＰ，ＯＭ 出力信号
ＶＣＭ，ＶＣＰ 制御電圧
ＶＣＭ１，ＶＣＰ１ 制御電圧
【技術分野】
【０００１】
比較回路及びアナログデジタル変換回路に関する。
【背景技術】
【０００２】
比較回路は、２つの入力電圧を大小比較した結果に応じて高電位電源レベル（Ｈレベル）又は低電位電源レベル（Ｌレベル）の信号を出力する。
比較回路は、入力電圧を受けるトランジスタの型に応じて、動作範囲に制限を受ける。例えば、入力電圧をＮチャネルＭＯＳトランジスタで受ける比較回路は、低電位電源に近い入力電圧の比較を行うことができない。また、入力電圧をＰチャネルＭＯＳトランジスタで受ける比較回路は、高電位電源に近い入力電圧の比較を行うことができない。
【０００３】
このため、電源電圧をチャージポンプ回路で昇圧した電源電圧を比較回路に供給することで、動作範囲を拡大する方法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１０４０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、比較回路は、電源電圧の低電圧化とともに、低消費電力化が望まれている。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、クロック信号に応答してキャパシタの第１端子に第１の電圧と第２の電圧とを交互に供給するインバータ回路と、前記キャパシタの第２端子に第１端子が接続され、ゲートに反転クロック信号が供給され、第２端子に前記第２の電圧が供給されるトランジスタとを含み、前記キャパシタと前記トランジスタとの間のノードに前記第２の電圧と前記キャパシタの蓄積電荷に応じた制御電圧を生成する電圧制御部と、第１の入力電圧をゲートに受ける第１のトランジスタと、第２の入力電圧をゲートに受ける第２のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第１のトランジスタのソースと前記第２のトランジスタのソースにそれぞれ接続された第３のトランジスタを含み、クロック信号に応答して、前記第１の入力電圧と前記第２の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第１の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、を有する。
【発明の効果】
【０００７】
本発明の一観点によれば、動作電圧に対して入力電圧範囲を拡大し、低消費電力化を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】第一実施形態の比較回路の回路図である。
【図２】図１の比較回路の動作波形図である。
【図３】アナログデジタル変換回路のブロック回路図である。
【図４】第二実施形態の比較回路の回路図である。
【図５】トランジスタの概略構成図である。
【図６】トランジスタの概略構成図である。
【図７】第三実施形態の比較回路の回路図である。
【図８】図７の比較回路の動作波形図である。
【図９】第四実施形態の比較回路の回路図である。
【図１０】図９の比較回路の動作波形図である。
【図１１】第五実施形態の比較回路の回路図である。
【図１２】図１１の比較回路の動作波形図である。
【図１３】電圧制御部の回路図である。
【図１４】図１３の電圧制御部の動作波形図である。
【図１５】電圧制御部の回路図である。
【図１６】図１５の電圧制御部の動作波形図である。
【図１７】比較例の比較回路の回路図である。
【図１８】比較例の比較回路の回路図である。
【発明を実施するための形態】
【０００９】
（第一実施形態）
以下、第一実施形態を説明する。
図１に示すように、比較回路１０は、入力電圧ＶＰ，ＶＮを比較して出力信号ＯＰ，ＯＭを生成する比較部１１と、比較部１１の動作電圧を制御する電圧制御部１２を備えている。
【００１０】
入力電圧ＶＰ，ＶＮは、比較部１１の入力トランジスタＴ１１，Ｔ１２に入力される。入力トランジスタＴ１１，Ｔ１２はＮチャネルＭＯＳトランジスタである。入力電圧ＶＰ（第１の入力電圧）は入力トランジスタＴ１１のゲートに入力され、入力電圧ＶＮ（第２の入力電圧）は入力トランジスタＴ１２のゲートに入力される。両入力トランジスタＴ１１，Ｔ１２のソースは互いに接続され、その接続点はスイッチングトランジスタＴ１３に接続されている。
【００１１】
スイッチングトランジスタＴ１３は入力トランジスタＴ１２，Ｔ１２と同じ導電型のＮチャネルＭＯＳトランジスタである。スイッチングトランジスタＴ１３のドレインは両入力トランジスタＴ１１，Ｔ１２に接続され、ゲートにはクロック信号ＣＫが供給される。トランジスタＴ１３のソース及びバックゲートと、入力トランジスタＴ１１，Ｔ１２のバックゲートは互いに接続され、その接続点は電圧制御部１２に接続されている。
【００１２】
入力トランジスタＴ１１，Ｔ１２のドレインは、ラッチ部１３に接続されている。
ラッチ部１３は、互いに入力端子と出力端子がクロスカップル接続された一対のインバータ回路１４，１５を備える。インバータ回路１４は、ＰチャネルＭＯＳトランジスタＴ１４と、ＮチャネルＭＯＳトランジスタＴ１５を備えている。インバータ回路１５は、ＰチャネルＭＯＳトランジスタＴ１６と、ＮチャネルＭＯＳトランジスタＴ１７を備えている。
【００１３】
トランジスタＴ１４のソースには高電位電圧ＡＶＤ（第１の電圧）が供給され、トランジスタＴ１４のドレインはトランジスタＴ１５のドレインと接続され、トランジスタＴ１５のソースは入力トランジスタＴ１１のドレインと接続されている。トランジスタＴ１６のソースには高電位電圧ＡＶＤが供給され、トランジスタＴ１６のドレインはトランジスタＴ１７のドレインと接続され、トランジスタＴ１７のソースは入力トランジスタＴ１２のドレインと接続されている。
【００１４】
トランジスタＴ１４のドレインとトランジスタＴ１５のドレインとの間のノードＮ１１はトランジスタＴ１６，Ｔ１７のゲートに接続されている。トランジスタＴ１６のドレインとトランジスタＴ１７のドレインとの間のノードＮ１２は、トランジスタＴ１４，Ｔ１５のゲートに接続されている。
【００１５】
ノードＮ１１にはリセットトランジスタＴ１８が接続されている。リセットトランジスタＴ１８はＰチャネルＭＯＳトランジスタであり、ドレインがノードＮ１１に接続され、ソースに高電位電圧ＡＶＤが供給され、ゲートにクロック信号ＣＫが供給される。ノードＮ１２にはリセットトランジスタＴ１９が接続されている。リセットトランジスタＴ１９はＰチャネルＭＯＳトランジスタであり、ドレインがノードＮ１２に接続され、ソースに高電位電圧ＡＶＤが供給され、ゲートにクロック信号ＣＫが供給される。そして、ノードＮ１１から出力信号ＯＭが出力され、ノードＮ１２から出力信号ＯＰが出力される。
【００１６】
電圧制御部１２は、ＰチャネルＭＯＳトランジスタＴ２１、ＮチャネルＭＯＳトランジスタＴ２２，Ｔ２３、キャパシタＣ１１を備えている。トランジスタＴ２１のソースには高電位電圧ＡＶＤが供給され、トランジスタＴ２１のドレインはトランジスタＴ２２のドレインに接続され、トランジスタＴ２２のソースは低電位電圧（第２の電圧）を供給する配線（以下、グランドＧＮＤ）と接続される。両トランジスタＴ２１，Ｔ２２のゲートにはクロック信号ＣＫが供給される。トランジスタＴ２１とトランジスタＴ２２はインバータ回路１６に含まれる。
【００１７】
トランジスタＴ２１のドレインとトランジスタＴ２２のドレインとの間の接続点は、キャパシタＣ１１の第１端子に接続され、キャパシタＣ１１の第２端子は降圧用トランジスタＴ２３のドレインに接続されている。トランジスタＴ２３のソースはグランドＧＮＤに接続されている。トランジスタＴ２３のゲートにはクロック信号ＸＣＫが供給される。降圧用トランジスタＴ２３の電気的特性（しきい値電圧）は、入力トランジスタＴ１１，Ｔ１２のしきい値電圧と等しい値に設定されている。例えば、トランジスタＴ２３のゲート長（Ｌ）及びゲート幅（Ｗ）と、入力トランジスタＴ１１，Ｔ１２のゲート長（Ｌ）及びライト長（Ｗ）とを等しく設定することにより、各トランジスタＴ１１，Ｔ１２，Ｔ２３のしきい値電圧が互いに等しくなる。
【００１８】
クロック信号ＸＣＫは、クロック信号ＣＫに対して相補的に変化する反転クロック信号である。なお、この反転クロック信号ＸＣＫのエッジは、クロック信号ＣＫのエッジと同期した、又は進んだタイミングとなるのが好ましい。トランジスタＴ２３のバックゲートはトランジスタＴ２３のドレインとキャパシタＣ１１の第２端子との間のノードＮ２１に接続されている。そして、このノードＮ２１は、比較部１１に含まれるトランジスタＴ１３のソース及びトランジスタＴ１１，Ｔ１２，Ｔ１３のバックゲートに接続されている。
【００１９】
次に、比較回路１０の作用を説明する。
［電圧制御部］
クロック信号ＣＫがＬレベルのとき、トランジスタＴ２１はクロック信号ＣＫに応答してオンし、トランジスタＴ２２はクロック信号ＣＫに応答してオフし、インバータ回路１６は高電位電圧ＡＶＤをキャパシタＣ１１の第１端子に供給する。クロック信号ＣＫがＬレベルのとき、反転クロック信号ＸＣＫはＨレベルである。トランジスタＴ２３は、Ｈレベルの反転クロック信号ＸＣＫに応答してオンし、キャパシタＣ１１の第２端子が接続されたノードＮ２１をグランドＧＮＤに接続する。従って、クロック信号ＣＫがＬレベルのとき、ノードＮ２１の電位はグランドＧＮＤレベル（＝０Ｖ）となる。キャパシタＣ１１は、供給される電圧に応じた電荷を蓄積する。この状態を［蓄積状態］という。
【００２０】
次いで、反転クロック信号ＸＣＫがＨレベルからＬレベルに立ち下がる（図２の時刻ｔ０）と、Ｌレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ２３がオフし、ノードＮ２１がフローティング状態となる。
【００２１】
次いで、クロック信号ＣＫがＬレベルからＨレベルに立ち上がる（図２の時刻ｔ１）と、インバータ回路１６は、Ｈレベルのクロック信号ＣＫに応答して、キャパシタＣ１１の第１端子をグランドＧＮＤに接続する。すると、図２に示すように、キャパシタＣ１１の第２端子が接続されたノードＮ２１の電位は、キャパシタＣ１１に蓄積された電荷により、負の電圧［−ＡＤＶ］まで低下する。
【００２２】
トランジスタＴ２３は、ゲート及びソースの電位がグランドＧＮＤレベルとなり、ドレイン及びバックゲートの電位がノードＮ２１の電位（−ＡＶＤ）となる。すると、ＮチャネルＭＯＳトランジスタＴ２３は、ソース及びバックゲートがノードＮ２１に接続され、そのノードＮ２１の電位より高電位側のグランドＧＮＤにゲート及びドレインが接続される。つまり、トランジスタＴ２３は、ソースとドレインが互いに反転した反転状態となってオンし、グランドＧＮＤからノードＮ２１に向って電流を流す。その結果、ノードＮ２１の電位は、グランドＧＮＤの電位（０Ｖ）からトランジスタＴ２３のしきい値電圧Ｖｔｈｎ低い電圧［−Ｖｔｈｎ］にて安定する。この状態を［降圧状態］という。
【００２３】
次いで、反転クロック信号ＸＣＫがＬレベルからＨレベルに立ち上がる（図２の時刻ｔ２）と、Ｈレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ２３がオンし、ノードＮ２１をグランドＧＮＤに接続する。次いで、クロック信号ＣＫがＨレベルからＬレベルに立ち下がる（図２の時刻ｔ３）と、インバータ回路１５はキャパシタＣ１１に高電位電圧ＡＶＤを供給する。これにより、キャパシタＣ１１の充電が開始される。
【００２４】
このように、電圧制御部１２は、クロック信号ＣＫと反転クロック信号ＸＣＫに応答して、充電状態と降圧状態とを交互に繰り返し、それぞれの状態に応じた制御電圧ＶＣＭを、ノードＮ２１から出力する。
【００２５】
［比較部］
クロック信号ＣＫがＬレベルのとき、ＮチャネルＭＯＳトランジスタＴ１３はオフし、ＰチャネルＭＯＳトランジスタＴ１８，Ｔ１９はオンする。入力トランジスタＴ１１，Ｔ１２のソースは、オフしたトランジスタＴ１３によりフローティング状態となる。オンしたトランジスタＴ１８，Ｔ１９は、ノードＮ１１，Ｎ１２の電位をＨレベルとする。この結果、出力信号ＯＰ，ＯＭはＨレベルとなる。この時の状態をリセット状態という。そして、クロック信号ＣＫがＬレベルである期間をリセット期間という。
【００２６】
クロック信号ＣＫがＬレベルからＨレベルへと変化する（図２の時刻ｔ１）。スイッチングトランジスタＴ１３は、Ｈレベルのクロック信号ＣＫに応答してオンする。また、リセットトランジスタＴ１８，Ｔ１９は、Ｈレベルのクロック信号ＣＫに応答してオフする。
【００２７】
トランジスタＴ１３がオンすると、入力トランジスタＴ１１，Ｔ１２のソースにはノードＮ２１の電位に応じた制御電圧ＶＣＭ（＝−Ｖｔｈｎ）が供給される。また、入力トランジスタＴ１１，Ｔ１２のバックゲートには、制御電圧ＶＣＭが供給される。従って、比較部１１は、高電位電圧ＡＶＤと制御電圧ＶＣＭ（＝−Ｖｔｈｎ）とを動作電圧として動作する。そして、トランジスタＴ１４，Ｔ１５，Ｔ１１，Ｔ１３による第１の電流経路を介して電流が流れ、トランジスタＴ１６，Ｔ１７，Ｔ１２，Ｔ１３による第２の電流経路を介して電流が流れる。
【００２８】
入力電圧ＶＰ，ＶＮの電圧差、つまり入力トランジスタＴ１１，Ｔ１２のソース−ゲート間電圧Ｖｇｓに電圧差は、ノードＮ１１，Ｎ１２に流れる電流量に差を生じさせ、ノードＮ１１，Ｎ１２に電位差を生じさせる。ノードＮ１１，Ｎ１２の電位差は、インバータ回路１４，１５の正帰還により増幅され、ノードＮ１１，Ｎ１２のレベルが確定する。そして、ノードＮ１１，Ｎ１２のレベルに応じてトランジスタＴ１４〜Ｔ１７がオンオフする。
【００２９】
例えば、入力電圧ＶＰが入力電圧ＶＮよりも高い場合、ノードＮ１１の電位がノードＮ１２の電位よりも低くなる。この電位差が増幅され、トランジスタＴ１６がオンし、トランジスタＴ１７がオフし、ノードＮ１２がＨレベル（高電位電圧ＡＶＤレベル）となる。一方、トランジスタＴ１４がオフし、トランジスタＴ１５がオンし、ノードＮ１１の電位は、トランジスタＴ１５のソース電圧、即ち入力トランジスタＴ１１のソースに供給される制御電圧ＶＣＭと等しく、グランドＧＮＤよりしきい値電圧ＶＴＨｎ低い電圧（＝−Ｖｔｈｎ）で安定する（図２の時刻ｔｃ１）。
【００３０】
次いで、反転クロック信号ＸＣＫがＬレベルからＨレベルに立ち上がる（図２の時刻ｔ２）と、図１に示すスイッチングトランジスタＴ１３のソースにグランドＧＮＤレベルの制御電圧ＶＣＭが供給され、ノードＮ１１の電圧、即ち出力信号ＯＭはグランドＧＮＤレベルへと変化する。次いで、クロック信号ＣＫがＨレベルからＬレベルに立ち下がる（図２の時刻ｔ３）と、図１に示すスイッチングトランジスタＴ１３がオフし、リセットトランジスタＴ１８，Ｔ１９がオンする。このオンしたトランジスタＴ１８，Ｔ１９は、ノードＮ１１，Ｎ１２のレベルをＨレベルにクリップする。
【００３１】
次いで、反転クロック信号ＸＣＫがＨレベルからＬレベルに立ち下がる（図２の時刻ｔ４）と、Ｌレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ２３がオフし、ノードＮ２１がフローティング状態となる。つまり、比較回路１０は、上記の動作（図２の時刻ｔ０から時刻ｔ３）を繰り返し実行し（例えば、図２の時刻ｔ４から時刻ｔ７）、入力電圧ＶＰ，ＶＮの電位差に応じたレベルの信号ＯＭ，ＯＰを出力する。
【００３２】
上記の比較状態において、入力トランジスタＴ１１，Ｔ１２のソース及びバックゲートには、グランドＧＮＤよりも降圧用トランジスタＴ２３のしきい値電圧低い制御電圧ＶＣＭ（＝−Ｖｔｈｎ）が供給されている。従って、入力電圧ＶＰ，ＶＮの電圧範囲は、トランジスタＴ１３のソース電圧と、トランジスタＴ１３のソース−ドレイン間電圧と、入力トランジスタＴ１１，Ｔ１２のソース−ゲート間電圧の和から、高電位電圧ＡＶＤまでの範囲となる。
【００３３】
トランジスタＴ１３のソース電圧は、そのトランジスタＴ１３のソースが接続されたノードＮ２１の電圧であり、制御電圧ＶＣＭである。トランジスタＴ１３のゲート電圧はクロック信号ＣＫのＨレベル、即ち高電位電圧ＡＶＤレベルであるため、「０」となる。従って、入力トランジスタＴ１１，Ｔ１２のしきい値電圧をＶthn2とすると、入力電圧ＶＰ，ＶＮの範囲は、
（ＶＣＭ＋Ｖthn2）＜ＶＰ＜ＡＶＤ
（ＶＣＭ＋Ｖthn2）＜ＶＮ＜ＡＶＤ
となる。制御電圧ＶＣＭは、グランドＧＮＤ（＝０Ｖ）からトランジスタＴ２１のしきい値電圧Ｖｔｈ低い電圧である。そして、降圧用トランジスタＴ２３のしきい値電圧Ｖｔｈは、入力トランジスタＴ１１，Ｔ１２のしきい値電圧Ｖthn2と等しい。従って、入力電圧ＶＰ，ＶＮの範囲は、
０（Ｖ）＜ＶＰ＜ＡＶＤ
０（Ｖ）＜ＶＮ＜ＡＶＤ
となる。
【００３４】
例えば、図１７に示すように、トランジスタＴ１３のソースをグランドＧＮＤ（＝０Ｖ）に接続した比較回路８０の場合、入力電圧ＶＰの範囲は、
（０＋Ｖthn2）＜ＶＰ＜ＡＶＤ
となる。従って、比較回路８０における入力電圧ＶＰ，ＶＮの範囲は、グランドＧＮＤから入力トランジスタＴ１１，Ｔ１２のしきい値電圧Ｖthn2高い電圧を低電位側とし、高電位電圧ＡＶＤを高電位側とする範囲となる。
【００３５】
従って、図１に示す比較回路１０は、図１７に示す比較回路８０と比べ、入力電圧ＶＰ，ＶＮの範囲を拡大することができる。
また、図１に示す比較回路１０は、駆動電圧の低電圧化に対して有利である。例えば、高電位電圧ＡＶＤを３．０（Ｖ）とし、入力トランジスタＴ１１，Ｔ１２のしきい値電圧を１（Ｖ）とする。この場合、図１７に示す比較回路８０における入力電圧ＶＰ（ＶＮ）の範囲は、
１．０（Ｖ）＜ＶＰ＜３．０（Ｖ）
となる。従って、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に、図１７に示す比較回路８０を用いることができる。
【００３６】
しかし、低電圧化により高電位電圧ＡＶＤが例えば１．８（Ｖ）になると、入力電圧ＶＰ（ＶＮ）の範囲は、
１．０（Ｖ）＜ＶＰ＜１．８（Ｖ）
となる。従って、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に、図１７に示す比較回路８０を用いることができない。
【００３７】
これに対し、図１に示す比較回路１０は、入力電圧ＶＰ，ＶＮの範囲が、
０（Ｖ）＜ＶＰ＜ＡＶＤ
０（Ｖ）＜ＶＮ＜ＡＶＤ
である。従って、比較回路１０は、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に用いることができる。
【００３８】
また、図１に示すトランジスタＴ１３は、Ｈレベルのクロック信号ＣＫに応答してオンし、入力トランジスタＴ１１，Ｔ１２のソースに、ノードＮ２１の電圧、即ちグランドＧＮＤよりトランジスタＴ２３のしきい値電圧低い電圧（＝−Ｖｔｈｎ）を供給する。従って、入力電圧ＶＰ，ＶＮがグランドＧＮＤレベルに近づいても、図１７に示す回路構成と比べ、入力トランジスタＴ１１，Ｔ１２のオン抵抗値が増加が少なく、比較速度の低下を抑制することができる。
【００３９】
キャパシタＣ１１の容量値は、比較部１１の動作と、降圧用トランジスタＴ２３のしきい値電圧Ｖｔｈｎに応じて設定される。比較部１１は、Ｈレベルのクロック信号ＣＫに応答して比較動作を開始し（図２の時刻ｔ１）、入力電圧ＶＰ，ＶＮに応じてインバータ回路１４，１５の出力信号レベルが確定して比較動作を終了する（図２の時刻ｔｃ１）。この比較動作の間、高電位電圧ＡＶＤが供給される配線からノードＮ２１に向って電流が流れる。キャパシタＣ１１の容量値は、ノードＮ２１の電位が、グランドＧＮＤからトランジスタＴ２３のしきい値電圧Ｖｔｈｎ低い電圧以下を保つように設定される。例えば、キャパシタＣ１１の容量値は、比較動作を行う期間（図２の時刻ｔ１から時刻ｔｃ１）と、比較部１１に流れる電流量の積により得られる電荷Ｑ１と、トランジスタＴ２３のしきい値電圧Ｖｔｈｎとに基づいて、
Ｃ１１≫Ｑ１／Ｖｔｈｎ
となるように設定される。
【００４０】
［適用例］
図１に示す比較回路１０は、例えば、図３に示すように、逐次変換型のアナログデジタル変換回路(Analog to Digital Converter:ＡＤＣ)２０に用いられる。アナログデジタル変換回路２０は、ホールド回路２１と、比較回路１０と、逐次変換レジスタ（ＳＡＲ:successive approximation register）回路２２と、デジタルアナログ変換回路(Digital to Analog Converter:ＤＡＣ)２３を有している。
【００４１】
ホールド回路２１は，アナログ入力信号Ｖｉｎをサンプルクロックに同期してサンプルホールドし、ホールドした電圧Ｖａを出力する。比較回路１０は、クロック信号ＣＫに同期して、ホールド回路２１から出力される電圧Ｖａ（ＶＰ）と判定電圧Ｖｃ（ＶＮ）とを比較し、入力電圧Ｖａが判定電圧Ｖｃより大きいか小さいかの判定結果を示す判定信号Ｖｑ（ＯＰ）を生成する。逐次変換レジスタ回路２２は、判定信号Ｖｑを逐次保存するレジスタと，デジタル入力信号ＤＩを生成する論理回路とを有する。ＳＡＲ回路２２は、クロック信号ＣＫに同期して、判定信号Ｖｑを逐次保存しデジタル出力信号Ｄｏｕｔとして出力する。また、ＳＡＲ回路２２は、判定信号Ｖｑに応じてデジタル入力信号ＤＩを出力する。デジタルアナログ変換回路（ＤＡＣ）２３は、デジタル入力信号ＤＩをアナログの判定電圧Ｖｃに変換する。
【００４２】
このように、電源電圧範囲を入力電圧範囲とする比較回路１０を用いることで、アナログ入力信号Ｖｉｎに対して電源電圧の制約を受けないアナログデジタル変換回路を提供することができる。
【００４３】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）比較回路１０は、入力電圧ＶＰ，ＶＮを比較して出力信号ＯＰ，ＯＭを生成する比較部１１と、比較部１１の動作電圧を制御する電圧制御部１２を備える。比較部１１は、入力電圧ＶＰ，ＶＮを受けるＰチャネルＭＯＳトランジスタＴ１１，Ｔ１２と、両トランジスタＴ１１，Ｔ１２のソースに接続され、ドレインに制御電圧ＶＣＭが供給され、クロック信号ＣＫに応答してオンオフするスイッチングトランジスタＴ１３を備える。比較部１１は、Ｈレベルのクロック信号ＣＫに応答して比較状態となり、入力電圧ＶＰ，ＶＮの電位差に応じた出力信号ＯＰ，ＯＭを出力する。
【００４４】
電圧制御部１２のインバータ回路１６は、キャパシタＣ１１の第１端子に、クロック信号ＣＫに応答して高電位電圧ＡＶＤと低電位電圧（グランドＧＮＤ）を供給する。キャパシタＣ１１の第２端子に接続されたトランジスタＴ２３は、反転クロック信号ＸＣＫに応答してオンオフする。トランジスタＴ２３がオフすると、キャパシタＣ１１とトランジスタＴ２３との間のノードＮ２１の電位は、キャパシタＣ１１に蓄積された電荷に応じてグランドＧＮＤから低下する。トランジスタＴ２３のしきい値電圧は入力トランジスタＴ１１，Ｔ１２のしきい値電圧と等しく設定される。トランジスタＴ２３は、グランドＧＮＤの電圧とノードＮ２１の電圧に応じて反転状態となり、ノードＮ２１の電圧をグランドＧＮＤからトランジスタＴ２３のしきい値電圧低い電圧に安定させる。ノードＮ２１の電圧が制御電圧ＶＣＭとして比較部１１に供給される。
【００４５】
比較部１１は、グランドＧＮＤより低い制御電圧ＶＣＭと高電位電圧ＡＶＤを動作電圧として比較動作する。従って、入力電圧ＶＰ，ＶＮの範囲は、高電位電圧ＡＶＤからグランドＧＮＤまでの範囲となり、入力範囲を拡大することができる。
【００４６】
（２）電圧制御部１２は、キャパシタＣ１１に接続されたトランジスタＴ２３の反転動作により、キャパシタＣ１１とトランジスタＴ２３の間ノードＮ２１の電圧を、グランドＧＮＤよりトランジスタＴ２３のしきい値電圧Ｖｔｈｎ低い電圧にて安定化させる。従って、チャージポンプ回路などのように、大きな回路を必要とせず、素子数が少なく、占有面積の小さな比較回路を提供することができる。
【００４７】
（３）電圧制御部１２のキャパシタＣ１１は、グランドＧＮＤ（０Ｖ）よりトランジスタＴ２３のしきい値電圧Ｖｔｈｎ低い電圧（制御電圧ＶＣＭ）を安定的に保持することができればよく、容量の小さなキャパシタＣ１１を用いることができる。このようなキャパシタＣ１１は、配線間容量でも実現可能である。このため、大きな回路を必要とせず、占有面積の小さな比較回路を提供することができる。
【００４８】
（４）電圧制御部１２のトランジスタＴ２３のしきい値電圧Ｖｔｈｎは、比較部１１の入力トランジスタＴ１１，Ｔ１２のしきい値電圧と等しく設定されている。従って、プロセス条件や動作条件（温度、電源電圧）によって入力トランジスタＴ１１，Ｔ１２のしきい値電圧が変化しても、トランジスタＴ２３のしきい値電圧Ｖｔｈｎも同様に変化するため、入力電圧ＶＰ，ＶＮの範囲が変化するのを抑制することができる。
【００４９】
（５）比較部１１は、Ｈレベルのクロック信号ＣＫに応答して比較状態となり、Ｌレベルのクロック信号ＣＫに応答してリセット状態となる。このリセット状態において、入力トランジスタＴ１１，Ｔ１２のソースが接続されたスイッチングトランジスタＴ１３は、Ｌレベルのクロック信号ＣＫに応答してオフする。従って、常に電流が流れる比較回路と比べ、消費電力を低減することができる。
【００５０】
（６）入力トランジスタＴ１１，Ｔ１２のドレインには、クロスカップル接続されたインバータ回路１４，１５を含むラッチ部１３が接続されている。インバータ回路１４，１５は、ＰチャネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタがオフして出力信号ＯＰ，ＯＭのレベルを確定する。従って、比較状態において、出力信号ＯＰ，ＯＭのレベルが確定した後は、インバータ回路１４，１５を介して貫通電力が流れなくなるため、消費連力を低減することができる。
【００５１】
（第二実施形態）
以下、第二実施形態を説明する。
なお、第一実施形態と同じ部材については同じ符号を付し、その部材に対する全て又は一部の説明を省略する。
【００５２】
図４に示すように、比較回路１０ａは、入力電圧ＶＰ，ＶＮを比較して出力信号ＯＰ，ＯＭを生成する比較部１１ａと、比較部１１ａの動作電圧を制御する電圧制御部１２ａを備えている。
【００５３】
入力電圧ＶＰ，ＶＮは、比較部１１ａの入力トランジスタＴ１１，Ｔ１２に入力される。入力トランジスタＴ１１，Ｔ１２のソースは互いに接続され、その接続点はスイッチングトランジスタＴ１３ａに接続されている。
【００５４】
スイッチングトランジスタＴ１３ａは入力トランジスタＴ１２，Ｔ１２と同じ導電型であるＮチャネルＭＯＳトランジスタである。スイッチングトランジスタＴ１３ａのドレインは両入力トランジスタＴ１１，Ｔ１２に接続され、ゲートにはクロック信号ＣＫが供給される。トランジスタＴ１３ａのソースは、電圧制御部１２ａのノードＮ２１に接続され、そのノードＮ２１の制御電圧ＶＣＭが供給される。トランジスタＴ１３ａのバックゲートと、入力トランジスタＴ１１，Ｔ１２のバックゲートはグランドＧＮＤに接続されている。
【００５５】
電圧制御部１２ａのトランジスタＴ２３ａのソース及びバックゲートはグランドＧＮＤに接続されている。このトランジスタＴ２３ａは、バックゲートとソース、もしくはバックゲートとドレインの間に形成される寄生ダイオードを有している。電圧制御部１２ａのトランジスタＴ２２がＨレベルのクロック信号ＣＫに応答してオンするとき（降圧動作）、グランドＧＮＤからトランジスタＴ２３の寄生ダイオードを介してキャパシタＣ１１に向って電流が流れる。この電流を流す寄生ダイオードの順方向電圧ＶＦは、トランジスタＴ２３のしきい値電圧Ｖｔｈｎより高い。従って、キャパシタＣ１１の第２端子が接続されたノードＮ２１の電位は、グランドＧＮＤよりトランジスタＴ２３の寄生ダイオードにおける順方向電圧だけ低い電圧（＝−ＶＦ）となる。そして、このノードＮ２１とグランドＧＮＤとの間の電位差は、入力トランジスタＴ１１，Ｔ１２のしきい値電圧Ｖｔｈｎより大きい。従って、入力トランジスタＴ１１，Ｔ１２のソースは、両トランジスタＴ１１，Ｔ１２のしきい値電圧Ｖｔｈｎより低い電圧（＝−ＶＦ）となる。このため、入力トランジスタＴ１１，Ｔ１２及びスイッチングトランジスタＴ１３ａのバックゲートをグランドＧＮＤに接続することができる。
【００５６】
この場合、比較部１１ａに含まれるトランジスタのうち、少なくともスイッチングトランジスタＴ１３ａは、図５に示すように構成される。Ｐ型半導体基板１００には、Ｎ＋型拡散層１０１とＮ＋型拡散層１０２とＰ−型領域１０３が形成され、両拡散層１０１，１０２の間において、基板１００上に絶縁層（例えば、酸化膜）１０４及び導電層１０５が形成されている。これらＮ＋型拡散層１０１、Ｎ＋型拡散層１０２、導電層１０５、Ｐ−領域１０３は、それぞれトランジスタＴ１３ａのドレイン、ソース、ゲート、バックゲートとなる。
【００５７】
比較例として、図１に示すスイッチングトランジスタＴ１３の概略構成を図６に示す。Ｐ型半導体基板１１０には、ディープＮ型ウェル（Ｄｅｅｐ Ｎｗｅｌｌ）１１１とＰ−型領域１１２が形成され、ウェル１１１にＰ型ウェル（Ｐｗｅｌｌ）１１３とＮ−型領域１１４が形成されている。Ｐ型ウェル１１３には、Ｎ＋型拡散層１１５，１１６とＰ−型領域１１７が形成されている。Ｎ＋型拡散層１１５，１１６の間において、Ｐ型ウェル１１３の表面には絶縁層（酸化膜）１１８及び導電層１１９が形成されている。これらＮ＋型拡散層１１５、Ｎ＋型拡散層１１６、導電層１１９、Ｐ−型領域１１７は、それぞれトランジスタＴ１３のドレイン、ソース、ゲート、バックゲートとなる。Ｎ−型領域１１４には高電位電圧ＡＶＤが供給され、Ｐ−型領域１１２はグランドＧＮＤに接続される。
【００５８】
このように、図４，図５に示すトランジスタＴ１３ａは、図１，図６に示すトランジスタＴ１３と比べ、占有面積が少なく、比較回路１０ａを含む半導体チップの面積の縮小を図ることができる。また、図５に示すトランジスタＴ１３ａは、図６に示すトランジスタＴ１３と比べ、構造が簡単で製造工数が少ない。
【００５９】
この実施形態における比較回路１０ａは、図１に示す比較回路１０と同様に、図３に示す逐次比較型のアナログデジタル変換回路に用いることができる。
以上記述したように、本実施形態によれば、第一実施形態の効果に加え、以下の効果を奏する。
【００６０】
（７）寄生ダイオードの順方向電圧ＶＦがしきい値電圧Ｖｔｈｎより大きなトランジスタＴ２３ａを用いて制御電圧ＶＣＭを生成することで、比較部１１ａのトランジスタＴ１３ａの構造を簡略化することができ、占有面積を低減することができる。
【００６１】
（第三実施形態）
以下、第三実施形態を説明する。
なお、上記各実施形態と同じ部材については同じ符号を付し、その部材に対する一部又は全ての説明を省略する。
【００６２】
図７に示すように、比較回路３０は、比較部１１と電圧制御部１２とラッチ部３１を備えている。ラッチ部３１は、２つのナンド回路３２，３３を備えている。ナンド回路３２の１つの入力端子は比較部１１のノードＮ１１に接続され、信号ＯＭを入力する。ナンド回路３２の他の１つの入力端子はナンド回路３３の出力端子に接続され、ナンド回路３２は信号ＯＰ２を出力する。ナンド回路３３の１つの入力端子は比較部１１のノードＮ１２に接続され、信号ＯＰを入力する。ナンド回路３３の他の１つの入力端子はナンド回路３２の出力端子に接続されている。ナンド回路３３は、信号ＯＭ２を出力する。
【００６３】
ナンド回路３２，３３は、２つの入力信号のうちの少なくとも一方の信号がＬレベルのときにＨレベルの信号を出力し、２つの入力信号がともにＨレベルのときにＬレベルの信号を出力する。
【００６４】
比較部１１は、Ｈレベルのクロック信号ＣＫに応答して比較状態となり、入力電圧ＶＰ，ＶＮの電位差に応じたレベルの信号ＯＰ，ＯＭを出力する。
例えば、入力電圧ＶＰが入力電圧ＶＮより高いとき、比較部１１は、Ｌレベルの信号ＯＭと、Ｈレベルの信号ＯＰを出力する。Ｌレベルの信号ＯＭを受けるナンド回路３２はＨレベルの信号ＯＰ２を出力する。ナンド回路３３は、Ｈレベルの信号ＯＰとＨレベルの信号ＯＰ２に基づいてＬレベルの信号ＯＭ２を出力する。ナンド回路３２は、Ｌレベルの信号ＯＭと、Ｌレベルの信号ＯＭ２を受ける。
【００６５】
また、入力電圧ＶＰが入力電圧ＶＮより低いとき、比較部１１は、Ｈレベルの信号ＯＭと、Ｌレベルの信号ＯＰを出力する。Ｌレベルの信号ＯＰを受けるナンド回路３３はＨレベルの信号ＯＭ２を出力する。ナンド回路３２は、Ｈレベルの信号ＯＭとＨレベルの信号ＯＭ２に基づいてＬレベルの信号ＯＰ２を出力する。ナンド回路３３は、Ｌレベルの信号ＯＰと、Ｌレベルの信号ＯＰ２を受ける。つまり、ラッチ部３１は、比較部１１の比較動作によって出力される信号ＯＰ，ＯＭとそれぞれ等しいレベルの信号ＯＰ２，ＯＭ２を出力する。
【００６６】
比較部１１は、Ｌレベルのクロック信号ＣＫに応答してリセット状態となり、ノードＮ１１，Ｎ１２を高電位電圧ＡＶＤレベル（Ｈレベル）にリセットする。つまり、リセット状態の比較部１１は、Ｈレベルの信号ＯＰ，ＯＭを出力する。
【００６７】
比較状態において、２つのナンド回路３２，３３のうちの何れか一方は２つのＬレベルの信号を受け、２つのナンド回路３２，３３のうちの何れか他方は２つのＨレベルの信号を受ける。２つのＬレベルの信号を受けるナンド回路は、Ｈレベルの信号を受けても、出力信号のレベルを変更しない。また、２つのＨレベルの信号を受けるナンド回路は、Ｈレベルの信号を受ける、つまり入力信号のレベルが変化しないため、出力信号のレベルを変更しない。
【００６８】
つまり、ラッチ部３１は、比較状態（図８の時刻ｔ１から時刻ｔｃ１の間）の比較部１１が出力する信号ＯＰ，ＯＭのレベルを保持し、保持したレベルに応じた信号ＯＰ２，ＯＭ２を出力する。また、ラッチ部３１は、出力信号ＯＰ２，ＯＭ２のレベルを、次の比較によってノードＮ１１，Ｎ１２のレベルが確定するまで（例えば、図８の時刻ｔ２から時刻ｔｃ２までの間）出力する。
【００６９】
この実施形態における比較回路３０は、図１に示す比較回路１０と同様に、図３に示す逐次比較型のアナログデジタル変換回路に用いることができる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
【００７０】
（１）ラッチ部３１は、一対のナンド回路３２，３３を備える。ラッチ部３１は、比較状態の比較部１１から出力される信号ＯＰ，ＯＭをラッチし、信号ＯＰ，ＯＭに応じたレベルの信号ＯＰ２，ＯＭ２を出力する。また、ラッチ部３１は、リセット状態の比較部１１から出力されるＨレベルの信号ＯＰ，ＯＭに応答して出力信号ＯＰ２，ＯＭ２のレベルを保持する。従って、この比較回路３０は、クロック信号ＣＫに同期して動作し、クロック信号ＣＫの１周期の間、入力電圧ＶＰ，ＶＮの電位差に応じた出力信号ＯＰ２，ＯＭ２を出力することができる。
【００７１】
（第四実施形態）
以下、第四実施形態を説明する。
図９に示すように、比較回路４０は、入力電圧ＶＰ，ＶＮを比較して出力信号ＯＰ，ＯＭを生成する比較部４１と、比較部４１の動作電圧を制御する電圧制御部４２を備えている。
【００７２】
入力電圧ＶＰ，ＶＮは、比較部４１の入力トランジスタＴ３１，Ｔ３２に入力される。入力トランジスタＴ３１，Ｔ３２はＰチャネルＭＯＳトランジスタである。入力電圧ＶＰは入力トランジスタＴ３１のゲートに入力され、入力電圧ＶＮは入力トランジスタＴ３２のゲートに入力される。両入力トランジスタＴ３１，Ｔ３２のソースは互いに接続され、その接続点はスイッチングトランジスタＴ３３に接続されている。
【００７３】
スイッチングトランジスタＴ３３は入力トランジスタＴ３２，Ｔ３２と同じ導電型のＰチャネルＭＯＳトランジスタである。スイッチングトランジスタＴ３３のドレインは両入力トランジスタＴ３１，Ｔ３２に接続され、ゲートにはクロック信号ＣＫが供給される。トランジスタＴ３３のソース及びバックゲートと、入力トランジスタＴ３１，Ｔ３２のバックゲートは互いに接続され、その接続点は電圧制御部４２に接続されている。
【００７４】
入力トランジスタＴ３１，Ｔ３２のドレインは、ラッチ部４３に接続されている。
ラッチ部４３は、互いに入力端子と出力端子がクロスカップル接続された一対のインバータ回路４４，４５を備える。インバータ回路４４は、ＰチャネルＭＯＳトランジスタＴ３４と、ＮチャネルＭＯＳトランジスタＴ３５を備えている。インバータ回路４５は、ＰチャネルＭＯＳトランジスタＴ３６と、ＮチャネルＭＯＳトランジスタＴ３７を備えている。
【００７５】
トランジスタＴ３４のソースは入力トランジスタＴ３１のドレインに接続され、トランジスタＴ３４のドレインはトランジスタＴ３５のドレインと接続され、トランジスタＴ３５のソースはグランドＧＮＤに接続されている。トランジスタＴ３６のソースは入力トランジスタＴ３２のドレインに接続され、トランジスタＴ３６のドレインはトランジスタＴ３７のドレインと接続され、トランジスタＴ３７のソースはグランドＧＮＤと接続されている。
【００７６】
トランジスタＴ３４のドレインとトランジスタＴ３５のドレインとの間のノードＮ３１はトランジスタＴ３６，Ｔ３７のゲートに接続されている。トランジスタＴ３６のドレインとトランジスタＴ３７のドレインとの間のノードＮ３２は、トランジスタＴ３４，Ｔ３５のゲートに接続されている。
【００７７】
ノードＮ３１にはリセットトランジスタＴ３８が接続されている。リセットトランジスタＴ３８はＮチャネルＭＯＳトランジスタであり、ドレインがノードＮ３１に接続され、ソースはグランドＧＮＤに接続され、ゲートにクロック信号ＣＫが供給される。ノードＮ３２にはリセットトランジスタＴ３９が接続されている。リセットトランジスタＴ３９はＮチャネルＭＯＳトランジスタであり、ドレインがノードＮ３２に接続され、ソースはグランドＧＮＤに接続され、ゲートにクロック信号ＣＫが供給される。そして、ノードＮ３１から出力信号ＯＭが出力され、ノードＮ３２から出力信号ＯＰが出力される。
【００７８】
電圧制御部４２は、ＰチャネルＭＯＳトランジスタＴ４１，Ｔ４２、ＮチャネルＭＯＳトランジスタＴ４３、キャパシタＣ２１を備えている。トランジスタＴ４１のソースには高電位電圧ＡＶＤ（第２の電圧）が供給され、トランジスタＴ４１のドレインはキャパシタＣ２１の第１端子に接続されている。トランジスタＴ４１のゲートには反転クロック信号ＸＣＫが供給され、トランジスタＴ４１のバックゲートはトランジスタＴ４１のドレインと接続されている。トランジスタＴ４１のドレインとキャパシタＣ２１の第１端子との間のノードＮ４１は、比較部４１に含まれるトランジスタＴ３３のソース及びトランジスタＴ３１，Ｔ３２，Ｔ３３のバックゲートに接続されている。
【００７９】
キャパシタＣ２１の第２端子は、トランジスタＴ４２のドレインとトランジスタＴ４３のドレインとの間の接続点に接続されている。トランジスタＴ４２のソースには高電位電圧ＡＶＤが供給され、トランジスタＴ４３のソースは低電位電圧（第１の電圧）を供給する配線（以下、グランドＧＮＤ）と接続される。両トランジスタＴ４２，Ｔ４３のゲートは互いに接続され、クロック信号ＣＫが供給される。トランジスタＴ４２とトランジスタＴ４３はインバータ回路４６に含まれる。
【００８０】
次に、比較回路４０の作用を説明する。
［電圧制御部］
反転クロック信号ＸＣＫがＬレベルのとき、トランジスタＴ４１は、Ｌレベルの反転クロック信号ＸＣＫに応答してオンし、キャパシタＣ２１の第１端子に高電位電圧ＡＶＤを供給する。クロック信号ＣＫがＨレベルのとき、トランジスタＴ４２はＨレベルのクロック信号ＣＫに応答してオフし、トランジスタＴ４３はＨレベルのクロック信号ＣＫに応答してオンし、インバータ回路４６はキャパシタＣ１１の第２端子をグランドに接続する。従って、クロック信号ＣＫがＬレベルのとき、ノードＮ４１の電位は高電位電圧ＡＶＤレベルとなる。キャパシタＣ１１は、供給される電圧に応じた電荷を蓄積する。この状態を［蓄積状態］という。
【００８１】
次いで、反転クロック信号ＸＣＫがＬレベルからＨレベルに立ち上がる（図１０の時刻ｔ０）と、Ｈレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ４１がオフし、ノードＮ４１がフローティング状態となる。
【００８２】
次いで、クロック信号ＣＫがＨレベルからＬレベルに立ち下がる（図１０の時刻ｔ１）と、インバータ回路４６は、Ｌレベルのクロック信号ＣＫに応答して、キャパシタＣ１１の第２端子に高電位電圧ＡＶＤを供給する。すると、図１０に示すように、キャパシタＣ１１の第２端子が接続されたノードＮ４１の電位は、キャパシタＣ１１に蓄積された電荷により、正の電圧［＝ＡＤＶ×２］まで上昇する。
【００８３】
トランジスタＴ４１は、ゲート及びソースの電位が高電位電圧ＡＶＤレベルであり、ドレイン及びバックゲートの電位がノードＮ４１の電位（ＡＶＤ×２）となる。すると、ＰチャネルＭＯＳトランジスタＴ４１は、ソース及びバックゲートがノードＮ４１に接続され、そのノードＮ４１の電位より低電位側の電圧ＡＶＤがゲート及びドレインに供給される。つまり、トランジスタＴ４１は、ソースとドレインが互いに反転した反転状態となってオンし、キャパシタＣ２１から高電位電圧ＡＶＤに向って電流を流す。その結果、ノードＮ４１の電位は、高電位電圧ＡＶＤからトランジスタＴ４１のしきい値電圧Ｖｔｈｐ高い電圧［＝ＡＶＤ＋Ｖｔｈｐ］にて安定する。この状態を［昇圧状態］という。
【００８４】
次いで、反転クロック信号ＸＣＫがＨレベルからＬレベルに立ち下がる（図１０の時刻ｔ２）と、Ｌレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ４１がオンし、キャパシタＣ２１の第１端子に高電位電圧ＡＶＤを供給する。次いで、クロック信号ＣＫがＬレベルからＨレベルに立ち上がる（図１０の時刻ｔ３）と、インバータ回路４６は、キャパシタＣ２１の第２端子をグランドＧＮＤに接続する。これにより、キャパシタＣ２１の充電が開始される。
【００８５】
このように、電圧制御部４２は、クロック信号ＣＫと反転クロック信号ＸＣＫに応答して、充電状態と昇圧状態とを交互に繰り返し、それぞれの状態に応じた制御電圧ＶＣＰ１を、ノードＮ４１から出力する。
【００８６】
［比較部］
クロック信号ＣＫがＨレベルのとき、ＰチャネルＭＯＳトランジスタＴ３３はオフし、ＮチャネルＭＯＳトランジスタＴ３８，Ｔ３９はオンする。入力トランジスタＴ３１，Ｔ３２のソースは、オフしたトランジスタＴ３３によりフローティング状態となる。オンしたトランジスタＴ３８，Ｔ３９は、ノードＮ３１，Ｎ３２の電位をＬレベルとする。この結果、出力信号ＯＰ，ＯＭはＬレベルとなる。この時の状態をリセット状態という。そして、クロック信号ＣＫがＨレベルである期間をリセット期間という。
【００８７】
クロック信号ＣＫがＨレベルからＬレベルへと変化する（図１０の時刻ｔ１）。スイッチングトランジスタＴ３３は、Ｌレベルのクロック信号ＣＫに応答してオンする。また、リセットトランジスタＴ３８，Ｔ３９は、Ｌレベルのクロック信号ＣＫに応答してオフする。
【００８８】
トランジスタＴ３３がオンすると、入力トランジスタＴ３１，Ｔ３２のソースにはノードＮ４１の電位に応じた制御電圧ＶＣＰ１（＝ＡＶＤ＋Ｖｔｈｐ）が供給される。また、入力トランジスタＴ３１，Ｔ３２のバックゲートには、制御電圧ＶＣＰ１が供給される。従って、比較部４１は、制御電圧ＶＣＰ１（＝ＡＶＤ＋Ｖｔｈｐ）とグランドＧＮＤの電圧（＝０Ｖ）を動作電圧として動作する。そして、トランジスタＴ３３，Ｔ３１，Ｔ３４，Ｔ３５による第１の電流経路を介して電流が流れ、トランジスタＴ３３，Ｔ３２，Ｔ３６，Ｔ３７による第２の電流経路を介して電流が流れる。
【００８９】
入力電圧ＶＰ，ＶＮの電圧差、つまり入力トランジスタＴ３１，Ｔ３２のソース−ゲート間電圧Ｖｇｓに電圧差は、ノードＮ３１，Ｎ３２に流れる電流量に差を生じさせ、ノードＮ３１，Ｎ３２に電位差を生じさせる。ノードＮ３１，Ｎ３２の電位差は、インバータ回路４４，４５の正帰還により増幅され、ノードＮ３１，Ｎ３２のレベルが確定する。そして、ノードＮ３１，Ｎ３２のレベルに応じてトランジスタＴ３４〜Ｔ３７がオンオフする。
【００９０】
例えば、入力電圧ＶＰが入力電圧ＶＮよりも高い場合、ノードＮ３１の電位がノードＮ３２の電位よりも低くなる。この電位差が増幅され、トランジスタＴ３６がオンし、トランジスタＴ３７がオフし、ノードＮ３２がＨレベル（制御電圧ＶＣＰ１のレベル）となる。一方、トランジスタＴ３４がオフし、トランジスタＴ３５がオンし、ノードＮ３１の電位は、Ｌレベル（グランドＧＮＤレベル）で安定する（図１０の時刻ｔｃ１）。
【００９１】
次いで、反転クロック信号ＸＣＫがＨレベルからＬレベルに立ち下がる（図１０の時刻ｔ２）と、図９に示すスイッチングトランジスタＴ３３のソースに高電位電圧ＡＶＤレベルの制御電圧ＶＣＰ１が供給され、ノードＮ３１の電圧、即ち出力信号ＯＭはグランドＧＮＤレベルへと変化する。次いで、クロック信号ＣＫがＬレベルからＨレベルに立ち上がる（図１０の時刻ｔ３）と、図９に示すスイッチングトランジスタＴ３３がオフし、リセットトランジスタＴ３８，Ｔ３９がオンする。このオンしたトランジスタＴ３８，Ｔ３９は、ノードＮ３１，Ｎ３２のレベルをＬレベルにクリップする。
【００９２】
次いで、反転クロック信号ＸＣＫがＬレベルからＨレベルに立ち上がる（図１０の時刻ｔ４）と、Ｈレベルの反転クロック信号ＸＣＫに応答してトランジスタＴ４１がオフし、ノードＮ４１がフローティング状態となる。つまり、比較回路１０は、上記の動作（図１０の時刻ｔ０から時刻ｔ３）を繰り返し実行し（例えば、図１０の時刻ｔ４から時刻ｔ７）、入力電圧ＶＰ，ＶＮの電位差に応じたレベルの信号ＯＭ，ＯＰを出力する。
【００９３】
上記の比較状態において、入力トランジスタＴ３１，Ｔ３２のソース及びバックゲートには、高電位電圧ＡＶＤよりも昇圧用トランジスタＴ４１のしきい値電圧高い制御電圧ＶＣＰ１（＝ＡＶＤ＋Ｖｔｈｐ）が供給されている。従って、入力電圧ＶＰ，ＶＮの電圧範囲は、トランジスタＴ３３のソース電圧から、トランジスタＴ３３のソース−ドレイン間電圧と、入力トランジスタＴ３１，Ｔ３２のソース−ゲート間電圧の和から、高電位電圧ＡＶＤまでの範囲となる。
【００９４】
トランジスタＴ３３のソース電圧は、そのトランジスタＴ３３のソースが接続されたノードＮ４１の電圧であり、制御電圧ＶＣＰ１である。トランジスタＴ３３のゲート電圧はクロック信号ＣＫのＬレベル、即ち高電位電圧ＡＶＤレベルであるため、「０」となる。従って、入力トランジスタＴ３１，Ｔ３２のしきい値電圧をＶthp2とすると、入力電圧ＶＰ，ＶＮの範囲は、
０（Ｖ）＜ＶＰ＜（ＶＣＰ１−Ｖthp2）
０（Ｖ）＜ＶＮ＜（ＶＣＰ１−Ｖthp2）
となる。制御電圧ＶＣＰ１は、高電位電圧ＡＶＤからトランジスタＴ２１のしきい値電圧Ｖｔｈｐ高い電圧である。そして、降圧用トランジスタＴ２３のしきい値電圧Ｖｔｈｐは、入力トランジスタＴ３１，Ｔ３２のしきい値電圧Ｖthp2と等しい。従って、入力電圧ＶＰ，ＶＮの範囲は、
０（Ｖ）＜ＶＰ＜ＡＶＤ
０（Ｖ）＜ＶＮ＜ＡＶＤ
となる。
【００９５】
例えば、図１８に示すように、トランジスタＴ３３のソースに高電位電圧ＡＶＤを供給した比較回路９０の場合、入力電圧ＶＰの範囲は、
０（Ｖ）＜ＶＰ＜（ＡＶＤ−Ｖthp2）
となる。従って、比較回路９０における入力電圧ＶＰ，ＶＮの範囲は、グランドＧＮＤを低電位側とし、高電位電圧ＡＶＤから入力トランジスタＴ３１，Ｔ３２のしきい値電圧Ｖthp2低い電圧を高電位側とする範囲となる。
【００９６】
従って、図９に示す比較回路１０は、図１８に示す比較回路９０と比べ、入力電圧ＶＰ，ＶＮの範囲を拡大することができる。
また、図９に示す比較回路１０は、図１に示す比較回路１０と同様に、駆動電圧の低電圧化に対して有利である。例えば、高電位電圧ＡＶＤを３．０（Ｖ）とし、入力トランジスタＴ３１，Ｔ３２のしきい値電圧を１（Ｖ）とする。この場合、図１８に示す比較回路９０における入力電圧ＶＰ（ＶＮ）の範囲は、
０（Ｖ）＜ＶＰ＜２．０（Ｖ）
となる。従って、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に、図１８に示す比較回路９０を用いることができる。
【００９７】
しかし、低電圧化により高電位電圧ＡＶＤが例えば１．８（Ｖ）になると、入力電圧ＶＰ（ＶＮ）の範囲は、
０（Ｖ）＜ＶＰ＜０．８（Ｖ）
となる。従って、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に、図１８に示す比較回路９０を用いることができない。
【００９８】
これに対し、図９に示す比較回路１０は、入力電圧ＶＰ，ＶＮの範囲が、
０（Ｖ）＜ＶＰ＜ＡＶＤ
０（Ｖ）＜ＶＮ＜ＡＶＤ
である。従って、比較回路１０は、一方の入力電圧（例えば、ＶＮ）を高電位電圧ＡＶＤの２分の１（＝１／２）として入力電圧ＶＰ，ＶＮを比較するような用途に用いることができる。
【００９９】
また、図９に示すトランジスタＴ３３は、Ｌレベルのクロック信号ＣＫに応答してオンし、入力トランジスタＴ３１，Ｔ３２のソースに、ノードＮ４１の電圧、即ち高電位電圧ＡＶＤよりトランジスタＴ４１のしきい値電圧高い電圧（＝ＡＶＤ＋Ｖｔｈｐ）を供給する。従って、入力電圧ＶＰ，ＶＮが高電位電圧ＡＶＤレベルに近づいても、図１８に示す回路構成と比べ、入力トランジスタＴ３１，Ｔ３２のオン抵抗値が増加が少なく、比較速度の低下を抑制することができる。
【０１００】
キャパシタＣ２１の容量値は、比較部４１の動作と、昇圧用トランジスタＴ４１のしきい値電圧Ｖｔｈｐに応じて設定される。比較部４１は、Ｌレベルのクロック信号ＣＫに応答して比較動作を開始し（図１０の時刻ｔ１）、入力電圧ＶＰ，ＶＮに応じてインバータ回路１４，１５の出力信号レベルが確定して比較動作を終了する（図１０の時刻ｔｃ１）。この比較動作の間、制御電圧ＶＣＰ１を供給するノードＮ４１からグランドＧＮＤに向って電流が流れる。キャパシタＣ１１の容量値は、ノードＮ４１の電位が、高電位電圧ＡＶＤからトランジスタＴ４１のしきい値電圧Ｖｔｈｐ高い電圧以上を保つように設定される。例えば、キャパシタＣ２１の容量値は、比較動作を行う期間（図１０の時刻ｔ１から時刻ｔｃ１）と、比較部４１に流れる電流量の積により得られる電荷Ｑ２と、トランジスタＴ４１のしきい値電圧Ｖｔｈｐとに基づいて、
Ｃ２１≫Ｑ２／Ｖｔｈｐ
となるように設定される。
【０１０１】
この実施形態における比較回路４０は、図１に示す比較回路１０と同様に、図３に示す逐次比較型のアナログデジタル変換回路に用いることができる。
以上記述したように、本実施形態によれば、第一実施形態と同様の効果をえることができる。
【０１０２】
（第五実施形態）
以下、第五実施形態を説明する。
なお、上記各実施形態と同じ部材については同じ符号を付し、その部材に対する一部又は全ての説明を省略する。
【０１０３】
図１１に示すように、比較回路５０は、比較部４１と電圧制御部４２とラッチ部５１を備えている。ラッチ部５１は、２つのノア回路５２，５３を備えている。ノア回路５２の１つの入力端子は比較部４１のノードＮ３１に接続され、信号ＯＭを入力する。ノア回路５２の他の１つの入力端子はノア回路５３の出力端子に接続され、ノア回路５２は信号ＯＰ２を出力する。ノア回路５３の１つの入力端子は比較部４１のノードＮ３２に接続され、信号ＯＰを入力する。ノア回路５３の他の１つの入力端子はノア回路５２の出力端子に接続されている。ノア回路５３は、信号ＯＭ２を出力する。
【０１０４】
ノア回路５２，５３は、２つの入力信号のうちの少なくとも一方の信号がＨレベルのときにＬレベルの信号を出力し、２つの入力信号がともにＬレベルのときにＨレベルの信号を出力する。
【０１０５】
比較部４１は、Ｌレベルのクロック信号ＣＫに応答して比較状態となり、入力電圧ＶＰ，ＶＮの電位差に応じたレベルの信号ＯＰ，ＯＭを出力する。
例えば、入力電圧ＶＰが入力電圧ＶＮより高いとき、比較部４１は、Ｌレベルの信号ＯＭと、Ｈレベルの信号ＯＰを出力する。Ｈレベルの信号ＯＰを受けるノア回路５３はＬレベルの信号ＯＭ２を出力する。ノア回路５２は、Ｌレベルの信号ＯＭとＬレベルの信号ＯＭ２に基づいてＨレベルの信号ＯＰ２を出力する。ノア回路５３は、Ｈレベルの信号ＯＰと、Ｈレベルの信号ＯＰ２を受ける。
【０１０６】
また、入力電圧ＶＰが入力電圧ＶＮより低いとき、比較部４１は、Ｈレベルの信号ＯＭと、Ｌレベルの信号ＯＰを出力する。Ｈレベルの信号ＯＭを受けるノア回路５２はＬレベルの信号ＯＰ２を出力する。ノア回路５３は、Ｌレベルの信号ＯＰとＬレベルの信号ＯＰ２に基づいてＨレベルの信号ＯＭ２を出力する。ノア回路５２は、Ｈレベルの信号ＯＭと、Ｈレベルの信号ＯＭ２を受ける。つまり、ラッチ部５１は、比較部４１の比較動作によって出力される信号ＯＰ，ＯＭとそれぞれ等しいレベルの信号ＯＰ２，ＯＭ２を出力する。
【０１０７】
比較部４１は、Ｈレベルのクロック信号ＣＫに応答してリセット状態となり、ノードＮ３１，Ｎ３２をグランドＧＮＤレベル（Ｌレベル）にリセットする。つまり、リセット状態の比較部４１は、Ｌレベルの信号ＯＰ，ＯＭを出力する。
【０１０８】
比較状態において、２つのノア回路５２，５３のうちの何れか一方は２つのＬレベルの信号を受け、２つのノア回路５２，５３のうちの何れか他方は２つのＨレベルの信号を受ける。２つのＨレベルの信号を受けるノア回路は、Ｌレベルの信号を受けても、出力信号のレベルを変更しない。また、２つのＬレベルの信号を受けるノア回路は、Ｌレベルの信号を受ける、つまり入力信号のレベルが変化しないため、出力信号のレベルを変更しない。
【０１０９】
つまり、ラッチ部５１は、比較状態（図１２の時刻ｔ１から時刻ｔｃ１の間）の比較部４１が出力する信号ＯＰ，ＯＭのレベルを保持し、保持したレベルに応じた信号ＯＰ２，ＯＭ２を出力する。また、ラッチ部５１は、出力信号ＯＰ２，ＯＭ２のレベルを、次の比較によってノードＮ３１，Ｎ３２のレベルが確定するまで（例えば、図１２の時刻ｔ２から時刻ｔｃ２までの間）出力する。
【０１１０】
この実施形態における比較回路５０は、図１に示す比較回路１０と同様に、図３に示す逐次比較型のアナログデジタル変換回路に用いることができる。
以上記述したように、本実施形態によれば、第三実施形態と同様の効果を得ることができる。
【０１１１】
尚、上記各実施形態は、以下の態様で実施してもよい。
・図９に示す実施形態では、入力トランジスタＴ３１，Ｔ３２のバックゲートとスイッチングトランジスタＴ３３のバックゲートとを電圧制御部４２のノードＮ４１に接続して制御電圧ＶＣＰ１を供給するようにした。これに対し、各トランジスタＴ３１，Ｔ３２，Ｔ３３のバックゲートに高電位電圧ＡＶＤを供給するようにしてもよい。
【０１１２】
・電圧制御部の構成を適宜変更しても良い。
例えば、図１３に示す電圧制御部６１は、ＰチャネルＭＯＳトランジスタＴ６１（スイッチ部）、ＮチャネルＭＯＳトランジスタＴ６２、インダクタＬ１１、キャパシタＣ３１を備える。トランジスタＴ６１は、ソースに高電位電圧ＡＶＤが供給され、ゲートにクロック信号ＣＫが供給され、ドレインにインダクタＬ１１の第１端子が接続される。インダクタＬ１１の第２端子はグランドＧＮＤに接続される。トランジスタＴ６１のドレインとインダクタＬ１１の第１端子との間のノードＮ６１はトランジスタＴ６２に接続されている。トランジスタＴ６２は、第１端子（例えばドレイン）がノードＮ６１に接続され、ゲートはグランドＧＮＤに接続され、バックゲートと第２端子（例えばソース）が互いに接続されている。キャパシタＣ３１の第１端子はトランジスタＴ６２の第２端子に接続され、キャパシタＣ３１の第２端子はグランドＧＮＤに接続されている。
【０１１３】
この電圧制御部６１の動作を図１４に従って説明する。
クロック信号ＣＫがＬレベルのとき、トランジスタＴ６１はオンし、トランジスタＴ６１を介してインダクタＬ１１に電流が流れる。このとき、ノードＮ６１はグランドＧＮＤレベルにある。また、トランジスタＴ６２はオフし、キャパシタＣ３１の第１端子はフローティング状態にある（初期状態）。
【０１１４】
クロック信号ＣＫがＬレベルからＨレベルに立ち上がる（図１４の時刻ｔ１）と、トランジスタＴ６１がオフする。すると、インダクタＬ１１に流れる電流が減少し、ノードＮ６１の電位がグランドＧＮＤより低くなる。
【０１１５】
ノードＮ６１の電圧Ｖ６１は、
Ｖ（ｔ）＝Ｌ１１×ｄｉ（ｔ）／ｄｔ
により、ｄｉ（ｔ）／ｄｔが負であり、Ｖ（ｔ）＝Ｖ６１−０（Ｖ）であるため、
Ｖ６１＝０（Ｖ）−Ｌ１１｜ｄｉ（ｔ）／ｄｔ｜
となる。
【０１１６】
ノードＮ６１の電圧がトランジスタＴ６２のしきい値電圧より低くなるとトランジスタＴ６２がオンし、ノードＮ６１の電圧と等しい制御電圧ＶＣＭが比較回路に供給される。
インダクタＬ１１の電流変化が収束し、ノードＮ６１の電圧はグランドＧＮＤの電圧に収束する。このとき、ノードＮ６１の電圧が、設定電圧（グランドＧＮＤよりトランジスタＴ６２のしきい値電圧Ｖｔｈｎ低い電圧）より高くなる（図１４の時刻ｔ３）と、トランジスタＴ６２がオフし、制御電圧ＶＣＭはキャパシタＣ３１により設定電圧（＝−Ｖｔｈｎ）に保持される。
【０１１７】
次いで、クロック信号ＣＫがＨレベルからＬレベルに立ち下がる（図１４の時刻ｔ４）と、電圧制御部６１の各素子は初期状態に戻る。制御電圧ＶＣＭはキャパシタＣ３１により設定電圧（＝−Ｖｔｈｎ）に保持される。
【０１１８】
また、図１５に示す電圧制御部７１は、ＮチャネルＭＯＳトランジスタＴ７１（スイッチ部）、ＰチャネルＭＯＳトランジスタＴ７２、インダクタＬ２１、キャパシタＣ４１を備える。インダクタＬ２１の第１端子には高電位電圧ＡＶＤが供給され、インダクタＬ２１の第２端子はトランジスタＴ７１のドレインに接続されている。トランジスタＴ７１はゲートにクロック信号ＣＫが供給され、ソースがグランドＧＮＤに接続されている。インダクタＬ２１の第２端子とトランジスタＴ７１のドレインとの間のノードＮ７１はトランジスタＴ７２に接続されている。トランジスタＴ７２は、第１端子（例えばドレイン）がノードＮ７１に接続され、ゲートに高電位電圧ＡＶＤが供給され、バックゲートと第２端子（例えばソース）が互いに接続されている。キャパシタＣ４１の第１端子はトランジスタＴ７２の第２端子と接続され、キャパシタＣ４１の第２端子はグランドＧＮＤに接続されている。
【０１１９】
この電圧制御部７１の動作を図１６に従って説明する。
クロック信号ＣＫがＨレベルのとき、トランジスタＴ７１はオンし、インダクタＬ２１に電流が流れる。このとき、ノードＮ７１はグランドＧＮＤレベルにある。また、トランジスタＴ７２はオフし、キャパシタＣ４１の第１端子はフローティング状態にある（初期状態）。
【０１２０】
クロック信号ＣＫがＨレベルからＬレベルに立ち下がる（図１６の時刻ｔ１）と、トランジスタＴ７１がオフする。すると、インダクタＬ２１に流れる電流が減少し、ノードＮ７１の電位が高電位電圧ＡＶＤより高くなる。
【０１２１】
ノードＮ７１の電圧Ｖ７１は、
Ｖ（ｔ）＝Ｌ２１×ｄｉ（ｔ）／ｄｔ
により、ｄｉ（ｔ）／ｄｔが負であり、Ｖ（ｔ）＝ＡＶＤ−Ｖ７１であるため、
Ｖ７１＝ＡＶＤ＋Ｌ２１｜ｄｉ（ｔ）／ｄｔ｜
となる。
【０１２２】
ノードＮ７１の電圧が設定電圧（高電位電圧ＡＶＤよりトランジスタＴ７２のしきい値電圧Ｖｔｈｐ高い電圧）より高くなるとトランジスタＴ７２がオンし、ノードＮ７１の電圧と等しい制御電圧ＶＣＰ１が比較回路に供給される。
【０１２３】
インダクタＬ２１の電流変化が収束し、ノードＮ７１の電圧は高電位電圧ＡＶＤに収束する。このとき、ノードＮ７１の電圧Ｖ７１が、設定電圧（高電位電圧ＡＶＤよりトランジスタＴ７２のしきい値電圧Ｖｔｈｐ高い電圧）より低くなる（図１６の時刻ｔ３）と、トランジスタＴ７２がオフし、制御電圧ＶＣＰ１はキャパシタＣ４１により設定電圧（＝ＡＶＤ＋Ｖｔｈｐ）に保持される。
【０１２４】
次いで、クロック信号ＣＫがＬレベルからＨレベルに立ち下がる（図１６の時刻ｔ４）と、電圧制御部７１の各素子は初期状態に戻る。制御電圧ＶＣＰ１はキャパシタＣ４１により目標電圧（＝ＡＶＤ＋Ｖｔｈｐ）に保持される。
【０１２５】
・上記各実施形態において、制御電圧を降圧又は昇圧するタイミングと、比較部が比較動作を開始するタイミングとを適宜変更してもよい。これらのタイミングは、例えば電圧制御部と比較部に互いに異なるクロック信号を供給する、クロック信号に応答する回路の動作速度（応答速度）を変更することで、設定することが可能である。
【０１２６】
・上記第二実施形態において、しきい値電圧Ｖｔｈｎに対して寄生ダイオードの順方向電圧ＶＦが大きいトランジスタＴ２３ａを用いた。寄生ダイオードの順方向電圧ＶＦが入力トランジスタＴ１１，Ｔ１２のしきい値電圧より大きければよく、トランジスタＴ２３ａのしきい値電圧を適宜変更してもよい。
【０１２７】
上記各実施形態に関し、以下の付記を開示する。
（付記１）
クロック信号に応答してキャパシタの第１端子に第１の電圧と第２の電圧とを交互に供給するインバータ回路と、前記キャパシタの第２端子に第１端子が接続され、ゲートに反転クロック信号が供給され、第２端子に前記第２の電圧が供給されるトランジスタとを含み、前記キャパシタと前記トランジスタとの間のノードに前記第２の電圧と前記キャパシタの蓄積電荷に応じた制御電圧を生成する電圧制御部と、
第１の入力電圧をゲートに受ける第１のトランジスタと、第２の入力電圧をゲートに受ける第２のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第１のトランジスタのソースと前記第２のトランジスタのソースにそれぞれ接続された第３のトランジスタを含み、クロック信号に応答して、前記第１の入力電圧と前記第２の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第１の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。
（付記２）
前記電圧制御部の前記トランジスタのバックゲートは前記制御電圧を生成するノードに接続され、
前記比較部の前記第１〜第３のトランジスタのバックゲートには前記制御電圧が供給される、
ことを特徴とする付記１記載の比較回路。
（付記３）
前記電圧制御部の前記トランジスタのバックゲートには前記第１の電圧が供給され、
前記比較部の前記第１〜第３のトランジスタのバックゲートには前記第１の電圧が供給される、
ことを特徴とする付記１記載の比較回路。
（付記４）
一端に第２の電圧が供給されるインダクタの他端に対してクロック信号に応答して第１の電圧の供給と停止を行うスイッチ部と、前記インダクタと前記スイッチ部との間のノードに第１端子が接続され、ゲートに前記第２の電圧が供給され、バックゲートと第２端子が互いに接続されたトランジスタを含み、前記トランジスタの第２端子に制御電圧を生成する電圧制御部と、
第１の入力電圧をゲートに受ける第１のトランジスタと、第２の入力電圧をゲートに受ける第２のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第１のトランジスタのソースと前記第２のトランジスタのソースにそれぞれ接続された第３のトランジスタを含み、クロック信号に応答して、前記第１の入力電圧と前記第２の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第１の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。
（付記５）
前記電圧制御部は、前記第２の電圧より低い前記制御電圧を生成するものであり、
前記トランジスタの第２端子に一端が接続され、他端に前記第２の電圧が供給されたキャパシタを含む、ことを特徴とする付記４記載の比較回路。
（付記６）
前記電圧制御部は、前記第２の電圧より高い前記制御電圧を生成するものであり、
前記トランジスタの第２端子に一端が接続され、他端に前記第１の電圧が供給されるキャパシタを含む、ことを特徴とする付記４記載の比較回路。
（付記７）
前記比較部は、
前記第１のトランジスタのドレインと前記第２のトランジスタのドレインにそれぞれ接続され、前記第１の電圧が供給され、互いに入力端子と出力端子がクロスカップル接続された一対のインバータ回路と、
前記一対のインバータ回路の出力端子にドレインがそれぞれ接続され、ゲートに前記クロック信号が供給され、ソースに前記第１の電圧が供給される一対のリセットトランジスタと、
を含むことを特徴とする付記１〜６のうちの何れか一項に記載の比較回路。
（付記８）
前記第２の電圧は前記第１の電圧よりも高い電圧であり、
前記比較部の出力信号がそれぞれ入力され、互いの出力信号が入力される一対のノア回路を含む、ことを特徴とする付記１〜４，６のうちの何れか一項に記載の比較回路。
（付記９）
前記第２の電圧は前記第１の電圧よりも低い電圧であり、
前記比較部の出力信号がそれぞれ入力され、互いの出力信号が入力される一対のナンド回路を含む、ことを特徴とする付記１〜５のうちの何れか一項に記載の比較回路。
（付記１０）
アナログ入力信号をサンプルクロックに同期してサンプルホールドし、保持するホールド回路と、
前記ホールド回路から出力される電圧と判定電圧との比較結果に応じた判定信号を出力する付記１〜９のうちの何れか一項に記載の比較回路と、
前記判定信号を逐次変換してデジタル入力信号を生成する逐次変換レジスタ回路と、
前記デジタル入力信号をアナログの前記判定信号に変換するデジタルアナログ変換回路と、
を有するアナログデジタル変換回路。
【符号の説明】
【０１２８】
１１，１１ａ，４１ 比較部
１２，１２ａ，４２，６１，７１ 電圧制御部
ＡＶＤ 高電位電圧
ＧＮＤ グランド（低電位電圧）
Ｃ１１，Ｃ２１ キャパシタ
Ｔ２３，Ｔ４１ トランジスタ
Ｔ１１，Ｔ３１ 第１のトランジスタ
Ｔ１２，Ｔ３２ 第２のトランジスタ
Ｔ１３，Ｔ３３ 第３のトランジスタ
Ｌ１１，Ｌ２１ インダクタ
Ｔ６２，Ｔ７２ トランジスタ
ＣＫ クロック信号
ＸＣＫ 反転クロック信号
ＶＰ，ＶＮ 入力電圧
ＯＰ，ＯＭ 出力信号
ＶＣＭ，ＶＣＰ 制御電圧
ＶＣＭ１，ＶＣＰ１ 制御電圧
【特許請求の範囲】
【請求項１】
クロック信号に応答してキャパシタの第１端子に第１の電圧と第２の電圧とを交互に供給するインバータ回路と、前記キャパシタの第２端子に第１端子が接続され、ゲートに反転クロック信号が供給され、第２端子に前記第２の電圧が供給されるトランジスタとを含み、前記キャパシタと前記トランジスタとの間のノードに前記第２の電圧と前記キャパシタの蓄積電荷に応じた制御電圧を生成する電圧制御部と、
第１の入力電圧をゲートに受ける第１のトランジスタと、第２の入力電圧をゲートに受ける第２のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第１のトランジスタのソースと前記第２のトランジスタのソースにそれぞれ接続された第３のトランジスタを含み、クロック信号に応答して、前記第１の入力電圧と前記第２の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第１の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。
【請求項２】
前記電圧制御部の前記トランジスタのバックゲートは前記制御電圧を生成するノードに接続され、
前記比較部の前記第１〜第３のトランジスタのバックゲートには前記制御電圧が供給される、
ことを特徴とする請求項１記載の比較回路。
【請求項３】
前記電圧制御部の前記トランジスタのバックゲートには前記第１の電圧が供給され、
前記比較部の前記第１〜第３のトランジスタのバックゲートには前記第１の電圧が供給される、
ことを特徴とする請求項１記載の比較回路。
【請求項４】
一端に第２の電圧が供給されるインダクタの他端に対してクロック信号に応答して第１の電圧の供給と停止を行うスイッチ部と、前記インダクタと前記スイッチ部との間のノードに第１端子が接続され、ゲートに前記第２の電圧が供給され、バックゲートと第２端子が互いに接続されたトランジスタを含み、前記トランジスタの第２端子に制御電圧を生成する電圧制御部と、
第１の入力電圧をゲートに受ける第１のトランジスタと、第２の入力電圧をゲートに受ける第２のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第１のトランジスタのソースと前記第２のトランジスタのソースにそれぞれ接続された第３のトランジスタを含み、クロック信号に応答して、前記第１の入力電圧と前記第２の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第１の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。
【請求項５】
前記電圧制御部は、前記第２の電圧より低い前記制御電圧を生成するものであり、
前記トランジスタの第２端子に一端が接続され、他端に前記第２の電圧が供給されたキャパシタを含む、ことを特徴とする請求項４記載の比較回路。
【請求項６】
前記電圧制御部は、前記第２の電圧より高い前記制御電圧を生成するものであり、
前記トランジスタの第２端子に一端が接続され、他端に前記第１の電圧が供給されるキャパシタを含む、ことを特徴とする請求項４記載の比較回路。
【請求項７】
アナログ入力信号をサンプルクロックに同期してサンプルホールドし、保持するホールド回路と、
前記ホールド回路から出力される電圧と判定電圧との比較結果に応じた判定信号を出力する請求項１〜６のうちの何れか一項に記載の比較回路と、
前記判定信号を逐次変換してデジタル入力信号を生成する逐次変換レジスタ回路と、
前記デジタル入力信号をアナログの前記判定信号に変換するデジタルアナログ変換回路と、
を有するアナログデジタル変換回路。
【請求項１】
クロック信号に応答してキャパシタの第１端子に第１の電圧と第２の電圧とを交互に供給するインバータ回路と、前記キャパシタの第２端子に第１端子が接続され、ゲートに反転クロック信号が供給され、第２端子に前記第２の電圧が供給されるトランジスタとを含み、前記キャパシタと前記トランジスタとの間のノードに前記第２の電圧と前記キャパシタの蓄積電荷に応じた制御電圧を生成する電圧制御部と、
第１の入力電圧をゲートに受ける第１のトランジスタと、第２の入力電圧をゲートに受ける第２のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第１のトランジスタのソースと前記第２のトランジスタのソースにそれぞれ接続された第３のトランジスタを含み、クロック信号に応答して、前記第１の入力電圧と前記第２の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第１の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。
【請求項２】
前記電圧制御部の前記トランジスタのバックゲートは前記制御電圧を生成するノードに接続され、
前記比較部の前記第１〜第３のトランジスタのバックゲートには前記制御電圧が供給される、
ことを特徴とする請求項１記載の比較回路。
【請求項３】
前記電圧制御部の前記トランジスタのバックゲートには前記第１の電圧が供給され、
前記比較部の前記第１〜第３のトランジスタのバックゲートには前記第１の電圧が供給される、
ことを特徴とする請求項１記載の比較回路。
【請求項４】
一端に第２の電圧が供給されるインダクタの他端に対してクロック信号に応答して第１の電圧の供給と停止を行うスイッチ部と、前記インダクタと前記スイッチ部との間のノードに第１端子が接続され、ゲートに前記第２の電圧が供給され、バックゲートと第２端子が互いに接続されたトランジスタを含み、前記トランジスタの第２端子に制御電圧を生成する電圧制御部と、
第１の入力電圧をゲートに受ける第１のトランジスタと、第２の入力電圧をゲートに受ける第２のトランジスタと、前記クロック信号がゲートに供給され、ソースに前記制御電圧が供給され、ドレインが前記第１のトランジスタのソースと前記第２のトランジスタのソースにそれぞれ接続された第３のトランジスタを含み、クロック信号に応答して、前記第１の入力電圧と前記第２の入力電圧との比較結果に応じた出力信号を生成する比較動作と、前記第１の電圧に応じたレベルの前記出力信号を生成するリセット動作とを交互に行う比較部と、
を有する比較回路。
【請求項５】
前記電圧制御部は、前記第２の電圧より低い前記制御電圧を生成するものであり、
前記トランジスタの第２端子に一端が接続され、他端に前記第２の電圧が供給されたキャパシタを含む、ことを特徴とする請求項４記載の比較回路。
【請求項６】
前記電圧制御部は、前記第２の電圧より高い前記制御電圧を生成するものであり、
前記トランジスタの第２端子に一端が接続され、他端に前記第１の電圧が供給されるキャパシタを含む、ことを特徴とする請求項４記載の比較回路。
【請求項７】
アナログ入力信号をサンプルクロックに同期してサンプルホールドし、保持するホールド回路と、
前記ホールド回路から出力される電圧と判定電圧との比較結果に応じた判定信号を出力する請求項１〜６のうちの何れか一項に記載の比較回路と、
前記判定信号を逐次変換してデジタル入力信号を生成する逐次変換レジスタ回路と、
前記デジタル入力信号をアナログの前記判定信号に変換するデジタルアナログ変換回路と、
を有するアナログデジタル変換回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−２２７５８８（Ｐ２０１２−２２７５８８Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９０８６７（Ｐ２０１１−９０８６７）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１５日（２０１１．４．１５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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