液晶表示装置およびその製造方法
【課題】 個々の液晶表示パネルにおける残像を低減するとともに、複数枚の液晶表示パネル間における残像のレベルを均一化する。
【解決手段】 あらかじめ用意されたレイアウトデータに基づいて複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極を形成する工程を有する液晶表示装置の製造方法であって、前記走査信号線を形成する工程は、前記レイアウトデータに基づいて作成される描画データによる数値制御で露光パターンを生成する空間光変調素子を有する露光装置を用いて感光性材料膜を露光する工程を有し、前記描画データは、前記レイアウトデータにおける前記走査信号線のうちの、前記ソース電極と重畳させる部分の形状が、前記走査信号線と前記ソース電極との間に介在する絶縁層の膜厚の分布に応じた面積になるように補正して作成する液晶表示装置の製造方法。
【解決手段】 あらかじめ用意されたレイアウトデータに基づいて複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極を形成する工程を有する液晶表示装置の製造方法であって、前記走査信号線を形成する工程は、前記レイアウトデータに基づいて作成される描画データによる数値制御で露光パターンを生成する空間光変調素子を有する露光装置を用いて感光性材料膜を露光する工程を有し、前記描画データは、前記レイアウトデータにおける前記走査信号線のうちの、前記ソース電極と重畳させる部分の形状が、前記走査信号線と前記ソース電極との間に介在する絶縁層の膜厚の分布に応じた面積になるように補正して作成する液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置およびその製造方法に関し、特に、多面取りで液晶表示パネルを製造する方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型のＴＦＴ液晶表示装置（以下、単に液晶表示装置という。）は、たとえば、液晶テレビ、パーソナルコンピュータ用の液晶ディスプレイ、携帯電話端末などの携帯型電子機器の液晶ディスプレイとして広く用いられている。
【０００３】
液晶表示装置は、一対の基板の間に液晶材料を封入した液晶表示パネルを有し、当該液晶表示パネルの表示領域は、ＴＦＴ素子、画素電極、共通電極、および液晶層（液晶材料）を有する画素の集合でなる。また、アクティブマトリクス型の場合、液晶表示パネルは、複数の走査信号線および複数の映像信号線を有する。
【０００４】
このとき、各画素のＴＦＴ素子は、ソースが画素電極と接続しており、ドレインが複数の映像信号線のうちの１本と接続している。また、各画素のＴＦＴ素子は、ゲート電極が複数の走査信号線のうちの１本と接続している。
【０００５】
液晶表示装置では、画素電極と共通電極との電位差によって各画素における光の透過量または反射量あるいはその両方を制御して映像や画像を表示する。このとき、液晶表示装置では、複数の走査信号線のうちの１本の走査信号線にゲート電極が接続している複数のＴＦＴ素子をオンにし、各映像信号線に加えられている映像信号（階調電圧）を当該ＴＦＴ素子を介して画素電極に書き込む、という動作が繰り返し行われる。
【０００６】
またこのとき、液晶表示装置では、あらかじめ定められたフレーム期間毎に各画素の極性、言い換えると画素電極の電位と共通電極の電位との高低の関係を反転させながら、映像や画像を表示する。
【０００７】
ところで、従来の液晶表示装置では、たとえば、走査信号線に加えた走査信号の波形に生じる歪み（なまり）に起因する残像が発生しやすい。この走査信号の波形の歪みによる残像は、一般に、走査信号線の信号入力端から遠い部分で発生しやすいことが知られている。このような走査信号の波形の歪みによる残像を低減する方法としては、たとえば、走査信号線の信号入力端から遠ざかるにつれて、ＴＦＴ素子のゲート電極とソース電極との間に形成される寄生容量Ｃgsを大きくする方法が提案されている（たとえば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−０９３８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
液晶表示パネルを製造するときには、通常、一組のマザーガラスを用いて複数枚の液晶表示パネルを一括して製造する多面取りと呼ばれる方法をとることが多い。
【００１０】
一組のマザーガラスを用いて４枚の液晶表示パネルを製造する、いわゆる４面取りの場合は、一方のマザーガラスに設定された４つの領域のそれぞれに、複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極などを有する回路（薄膜積層体）を形成する。
【００１１】
このとき、前記回路は、導電膜または半導体膜をエッチングする工程と、絶縁膜を形成する工程とを、所定の順序で行って形成する。
【００１２】
またこのとき、絶縁膜は、通常、ＣＶＤ法などの成膜法を用いて、マザーガラスの回路形成面全体に形成する。そのため、マザーガラス上に形成された絶縁膜の膜厚は、当該マザーガラスの中央部分が最も厚く、中心から遠ざかるにつれて同心円的に薄くなっていくような分布になる。
【００１３】
４面取りの場合、マザーガラスの前記４つの領域に形成される回路は、通常、並進対称性を有する。したがって、一組のマザーガラスから得られる４枚の液晶表示パネルは、絶縁膜の膜厚分布が異なる。
【００１４】
ところで、走査信号線は、回路的に見ると、複数の配線抵抗と複数の配線容量とを有する。走査信号線の配線容量には、たとえば、ＴＦＴ素子のソース電極や画素電極との間で形成される寄生容量Ｃgsや、映像信号線との間で形成される寄生容量などがある。これらの寄生容量は、たとえば、走査信号線と他の導電層との間に介在する絶縁層の厚さによって変化する。そのため、１枚の液晶表示パネルにおいて寄生容量に関わる絶縁層の膜厚に分布（傾斜）があると、各走査信号線の配線容量の大きさには、絶縁層の膜厚分布に応じた違いが生じる。このように、各走査信号線の配線容量の大きさに違いが生じると、各走査信号線の時定数に違いが生じる。その結果、１枚の液晶表示パネルに形成された各走査信号線における走査信号の波形の歪み方（信号遅延）が異なってしまう。
【００１５】
したがって、各画素の寄生容量Ｃgsの大きさを調整することで走査信号の波形の歪みによる残像を防ぐ場合は、絶縁膜の膜厚分布を考慮して、たとえば、各ＴＦＴ素子におけるゲート電極（走査信号線）とソース電極との重畳面積や、ゲート電極（走査信号線）と画素電極との平面距離などを補正することが望まれる。
【００１６】
また、一組のマザーガラスから得られる複数枚の液晶表示パネルは、前述のように、絶縁膜の膜厚分布が異なる。そのため、一組のマザーガラスから得られる複数枚の液晶表示パネルでは、各走査信号線における走査信号の波形の歪み方に違いが生じる。
【００１７】
したがって、液晶表示パネルを多面取りで製造する場合、一組のマザーガラスから得られる個々の液晶表示パネルにおける残像を低減するとともに、複数枚の液晶表示パネル間における残像のレベル（強さの度合い）を均一化するには、面付け位置（回路を形成する領域）毎に、異なる補正をすることが望まれる。
【００１８】
また、ＣＶＤ法などの成膜法で絶縁膜を形成する場合は、使用するＣＶＤ装置によって、たとえば、マザーガラスの中心からの距離と膜厚の減少率との関係が異なることが多い。したがって、ある１組のレイアウトデータに基づき、異なる製造ラインで製造された複数枚の液晶表示パネル間における残像のレベルを均一化するには、使用するＣＶＤ装置における膜厚分布を考慮し、たとえば、製造ライン毎に異なる補正をすることが望まれる。
【００１９】
しかしながら、寄生容量Ｃgsの大きさと関わりがある走査信号線やソース電極は、通常、導電膜をエッチングして形成する。導電膜をエッチングするときには、当該導電膜の上に形成した感光性材料膜を露光、現像して、所定のパターンのレジスト（エッチングレジスト）を形成する。このとき、従来の液晶表示パネルの製造方法では、導電膜の上に形成した感光性材料膜を、通常、フォトマスクを有する露光装置で露光する。
【００２０】
フォトマスクを有する露光装置で、導電膜の上に形成した感光性材料膜を露光する場合、絶縁膜の膜厚分布に応じて、ゲート電極（走査信号線）とソース電極との重畳面積や、ゲート電極（走査信号線）と画素電極との平面距離などを補正すると、たとえば、面付け位置毎、製造ライン毎に露光パターンが異なるフォトマスクを作成する必要がある。そのため、従来の多面取りの液晶表示パネルの製造方法では、個々の液晶表示パネルにおける残像を低減するとともに、複数枚の液晶表示パネル間における残像の度合いを均一化することが難しく、製造効率が悪くなるという問題があった。
【００２１】
本発明の目的は、個々の液晶表示パネルにおける残像を低減するとともに、複数枚の液晶表示パネル間における残像のレベルを均一化することが容易な液晶表示パネルの製造方法を提供することにある。
【００２２】
本発明の他の目的は、絶縁膜の膜厚分布によらず、走査信号の波形の歪みに起因する残像が低減されている液晶表示パネルを提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００２５】
（１）ＴＦＴ基板と対向基板との間に液晶材料が封入された液晶表示パネルを有し、前記ＴＦＴ基板は、複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極を有し、前記複数のＴＦＴ素子は、ゲート電極が前記複数の走査信号線のうちの１本の走査信号線に接続し、ドレイン電極が前記複数の映像信号線のうちの１本の映像信号線に接続しており、かつ、ＴＦＴ素子毎に、前記ゲート電極が接続している前記走査信号線と前記ドレイン電極が接続している前記映像信号線との組み合わせが異なる液晶表示装置であって、前記ＴＦＴ素子のソース電極は、走査信号線と重畳している部分としていない部分とを有し、１本の前記走査信号線に接続している複数のＴＦＴ素子は、当該走査信号線の信号入力端からの距離と前記ソース電極と前記走査信号線との重畳領域の面積との関係が、単調減少の関係である液晶表示装置。
【００２６】
（２）前記（１）の液晶表示装置において、１本の前記映像信号線に接続している複数のＴＦＴ素子は、当該映像信号線の信号入力端からの距離と前記ソース電極と前記走査信号線との重畳領域の面積との関係が、単調減少の関係である液晶表示装置。
【００２７】
（３）ＴＦＴ基板を形成する工程と、対向基板を形成する工程と、前記ＴＦＴ基板と前記対向基板とを貼り合わせるとともに液晶材料を封入して液晶表示パネルを形成する工程とを有し、前記ＴＦＴ基板を形成する工程は、あらかじめ用意されたレイアウトデータに基づいて複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極を形成する液晶表示装置の製造方法であって、前記複数のＴＦＴ素子のソース電極は、前記画素電極と接続し、かつ、前記走査信号線と重畳させる部分とさせない部分とを有し、前記ＴＦＴ基板を形成する工程は、前記複数の走査信号線を形成する第１の工程と、前記第１の工程の後、第１の絶縁層を形成する第２の工程と、前記第１の絶縁層の上に、前記ＴＦＴ素子の半導体層、前記複数の映像信号線、および前記ＴＦＴ素子のソース電極を形成する第３の工程を有し、前記第１の工程は、導電膜を形成する工程と、前記導電膜の上に感光性材料膜を形成する工程と、前記感光性材料膜を露光、現像する工程と、現像した前記感光性材料膜をマスクにして前記導電膜の不要な部分を除去する工程を有し、前記感光性材料膜の露光は、前記レイアウトデータに基づいて作成される描画データによる数値制御で露光パターンを生成する空間光変調素子を有する露光装置を用いて行い、前記描画データは、前記レイアウトデータにおける前記走査信号線のうちの、前記ソース電極と重畳させる部分の形状が、前記第２の工程で形成される前記第１の絶縁層の膜厚の分布に応じた面積になるように補正して作成する液晶表示装置の製造方法。
【００２８】
（４）前記（３）の液晶表示装置の製造方法において、前記ＴＦＴ基板を形成する工程は、１枚のマザー基板を用いて複数枚のＴＦＴ基板を一括して形成し、前記第１の工程で行う前記感光性材料膜の露光は、前記マザー基板上における前記ＴＦＴ基板の位置毎に、異なる前記描画データを用いて行う液晶表示装置の製造方法。
【発明の効果】
【００２９】
本発明の液晶表示装置の製造方法によれば、個々の液晶表示パネルにおける残像を低減するとともに、複数枚の液晶表示パネル間における残像のレベルを均一化することが容易である。
【００３０】
また、本発明の液晶表示装置によれば、液晶表示パネルの絶縁膜の膜厚分布によらず、走査信号の波形の歪みに起因する残像が低減される。
【図面の簡単な説明】
【００３１】
【図１】液晶表示装置の概略構成の一例を示す模式ブロック図である。
【図２】ＴＦＴ基板における画素の平面構成の一例を示す模式平面図である。
【図３】図２のＡ−Ａ’線における液晶表示パネルの断面構成の一例を示す模式断面図である。
【図４】図２および図３に示した画素の模式等価回路図である。
【図５】走査信号線の模式等価回路図である。
【図６】走査信号線の信号入力端からの距離が異なる２つの画素における画素電極の電位の変動の様子の一例を示す模式図である。
【図７】４面取りの場合のＴＦＴ基板として切り出す領域と絶縁層の膜厚分布との関係の一例を示す模式平面図である。
【図８】図７の領域ＡＲ１に形成された走査信号線および領域ＡＲ２に形成された走査信号線における走査信号の遅延量の一例を示す模式図である。
【図９】図７の領域ＡＲ１のＴＦＴ基板を有する液晶表示パネルおよび領域ＡＲ２のＴＦＴ基板を有する液晶表示パネルにおける最適なＶcom値の分布の一例を示す模式図である。
【図１０】図７の領域ＡＲ１のＴＦＴ基板を有する液晶表示パネルおよび領域ＡＲ２のＴＦＴ基板を有する液晶表示パネルにおける残像の傾向を示す模式図である。
【図１１】信号入力端からの距離と寄生容量Ｃgsの大きさとの関係を示す模式図である。
【図１２】寄生容量Ｃgsの調整方法の一例を示す模式図である。
【図１３】領域ＡＲ１に形成されたＴＦＴ基板における信号入力端の位置と絶縁層の膜厚分布との関係を示す模式平面図である。
【図１４】領域ＡＲ１に形成されたＴＦＴ基板における絶縁層の膜厚の変動量の一例を示す模式図である。
【図１５】図１３に示した３本の走査信号線に接続している画素の寄生容量Ｃgsの補正量の一例を示す模式図である。
【図１６】補正後のレイアウトデータにおける４隅の画素の補正パターンの一例を示す模式図である。
【図１７】領域ＡＲ２に形成されたＴＦＴ基板における信号入力端の位置と絶縁層の膜厚分布との関係を示す模式平面図である。
【図１８】図１７に示した映像信号線に接続している画素の寄生容量Ｃgsの補正量の一例を示す模式図である。
【図１９】補正後のレイアウトデータにおける４隅の画素の補正パターンの一例を示す模式図である。
【図２０】本実施例の製造方法の作用効果の一例を示す模式図である。
【図２１】本実施例の液晶表示パネルの製造方法の主要部を説明するための模式フロー図である。
【発明を実施するための形態】
【００３２】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００３３】
図１乃至図３は、本発明に関わる液晶表示装置の概略構成の一例を説明するための模式図である。
図１は、液晶表示装置の概略構成の一例を示す模式ブロック図である。図２は、ＴＦＴ基板における画素の平面構成の一例を示す模式平面図である。図３は、図２のＡ−Ａ’線における液晶表示パネルの断面構成の一例を示す模式断面図である。
【００３４】
本発明に関わる液晶表示装置は、たとえば、図１に示すように、液晶表示パネル１、第１の駆動回路２、第２の駆動回路３、および制御回路４を有する。また、本発明に関わる液晶表示装置は、そのほかに、たとえば、バックライトユニットなどを有する。
【００３５】
液晶表示パネル１は、ＴＦＴ基板５と対向基板６との間に液晶材料が封入された表示パネルである。また、液晶表示パネル１は、アクティブマトリクス型であり、ＴＦＴ基板５は、複数の走査信号線ＧＬおよび複数の映像信号線ＤＬを有する。また、液晶表示パネル１の表示領域は、ＴＦＴ素子、画素電極、共通電極、および液晶層（液晶材料）を有する画素の集合でなる。
【００３６】
ＴＦＴ基板５は、たとえば、図２および図３に示すように、ガラス基板などの第１の絶縁基板５０１、第１の絶縁基板５０１の液晶層７と対向する面に形成された第１の薄膜積層体、および第１の偏光板８を有する。
【００３７】
第１の薄膜積層体は、走査信号線ＧＬ、保持容量線５０２、第１の絶縁層５０３、ＴＦＴ素子の半導体層５０４、映像信号線ＤＬ、ＴＦＴ素子のソース電極５０５、第２の絶縁層５０６、画素電極ＰＸ、および第１の配向膜５０７などを有する。
【００３８】
一方、対向基板６は、たとえば、図３に示すように、ガラス基板などの第２の絶縁基板６０１、第２の絶縁基板６０１の液晶層７と対向する面に形成された第２の薄膜積層体、および第２の偏光板９を有する。
【００３９】
第２の薄膜積層体は、ブラックマトリクス６０２、カラーフィルタ６０３、平坦化層６０４、共通電極ＣＴ、および第２の配向膜６０５などを有する。
【００４０】
第１の駆動回路２は、各画素の画素電極ＰＸに加える階調電圧を生成し、各映像信号線ＤＬに出力する回路であり、一般に、データドライバなどと呼ばれている。また、第２の駆動回路３は、第１の駆動回路２から各映像信号線ＤＬに加えられた階調電圧を書き込む画素（画素電極ＰＸ）を選択するための走査信号を生成し、各走査信号線ＧＬに出力する回路であり、一般に、ゲートドライバ、走査ドライバなどと呼ばれている。また、制御回路４は、第１の駆動回路２の動作、第２の駆動回路３の動作、および共通電極ＣＴに加える電圧などの制御をする回路であり、一般に、ＴＦＴコントローラ、Ｔ−ＣＯＮなどと呼ばれている。
【００４１】
本発明に関わる液晶表示装置の動作は、基本的には、従来の液晶表示装置と同じでよい。そのため、第１の駆動回路２、第２の駆動回路３、および制御回路４の具体的な構成や、液晶表示装置の動作に関する説明は省略する。
【００４２】
図４乃至図６は、従来の液晶表示装置における残像の発生要因の一例を説明するための模式図である。
図４は、図２および図３に示した画素の模式等価回路図である。図５は、走査信号線の模式等価回路図である。図６は、走査信号線の信号入力端からの距離が異なる２つの画素における画素電極の電位の変動の様子の一例を示す模式図である。
【００４３】
図２および図３に示した画素の等価回路は、たとえば、図４のように表すことができ、ＴＦＴ素子１０、画素容量ＣLC、および保持容量ＣSTGを有する。
【００４４】
ＴＦＴ素子１０は、ゲート電極が走査信号線ＧＬに接続しており、ドレイン電極が映像信号線ＤＬに接続している。また、ＴＦＴ素子１０のソース電極５０５は、画素電極ＰＸに接続している。このとき、ＴＦＴ素子１０のソースとドレインとは、映像信号線ＤＬの電位と画素電極ＰＸの電位との高低の関係によって決まるが、本明細書では、映像信号線ＤＬに接続しているほうをドレインと呼び、画素電極ＰＸに接続しているほうをソースと呼ぶ。
【００４５】
画素容量ＣLCは、画素電極ＰＸ、共通電極ＣＴ、および液晶層７により形成される容量であり、液晶容量などと呼ぶこともある。画素容量ＣLCは、画素電極ＰＸと共通電極ＣＴとの電位差に応じて液晶層７の配向状態が変化する。これにより、バックライトユニットからの光の透過光量が制御される。
【００４６】
保持容量ＣSTGは、画素電極ＰＸ、保持容量線５０２、および介在する絶縁層（第１の絶縁層５０３および第２の絶縁層５０６）により形成される容量であり、補助容量、蓄積容量などと呼ぶこともある。保持容量ＣSTGは、ＴＦＴ素子１０がオフの期間の画素電極ＰＸの電位を保持するための容量である。なお、保持容量ＣSTGの形成方法には、種々の方法がある。
【００４７】
また、図２および図３に示したような構成の画素は、画素容量ＣLCおよび保持容量ＣSTGの他に、たとえば、寄生容量Ｃgsを有する。寄生容量Ｃgsは、ＴＦＴ素子１０のゲート電極（走査信号線ＧＬ）とソース電極５０５との間で形成される容量である。また、図２および図３に示したような構成の画素は、そのほかにも、たとえば、ＴＦＴ素子１０のゲート電極（走査信号線ＧＬ）とドレイン電極（映像信号線ＤＬ）との間に形成される寄生容量なども有する。
【００４８】
寄生容量は、画素容量ＣLCおよび保持容量ＣSTGとは異なり、画素の動作（透過光量の制御）には不要な容量である。しかしながら、ＴＦＴ基板５の構成上、これらの寄生容量が形成されることは避けられない。
【００４９】
このように、アクティブマトリクス型の液晶表示装置では、走査信号線ＧＬを一方の電極とする寄生容量Ｃgsなどが形成される。また、走査信号線ＧＬは、たとえば、アルミニウムなどの金属で形成されており、電気抵抗を有する。
【００５０】
したがって、１本の走査信号線ＧＬは、回路的に見ると、たとえば、図５に示すように、複数の配線抵抗Ｒｍ（ｍ＝１，２，３，…，Ｍ）と複数の配線容量（寄生容量）Ｃｐｍとを有する。そのため、第２の駆動回路３から走査信号線ＧＬに加えた走査信号の波形には、配線抵抗Ｒｍおよび配線容量Ｃｐｍによる歪みが生じる。また、この走査信号の波形の歪みは、走査信号線ＧＬの信号入力端から遠くなるほど大きくなる。なお、図５において、１つの配線抵抗Ｒｍは、１画素分の配線抵抗であり、１つの配線容量Ｃｐｍは１画素分の寄生容量の合成容量である。
【００５１】
バックライトユニットを有する液晶表示装置では、各画素における光の透過光量を制御することで、バックライトユニットからの光（面状光線）を変調し、映像や画像を表示する。このとき、光の透過光量は、画素電極ＰＸと共通電極ＣＴとの電位差によって制御する。またこのとき、一般的な液晶表示装置では、画素電極ＰＸに加える階調電圧の極性、すなわち画素電極ＰＸの電位と共通電極ＣＴの電位との高低の関係を、あらかじめ定められたフレーム期間毎（たとえば、１フレーム期間毎）に反転させることで、フリッカや残像などの発生を抑えている。
【００５２】
しかしながら、従来の液晶表示装置では、たとえば、上記の走査信号の波形の歪みや寄生容量Ｃgsなどの影響による残像が発生する。
【００５３】
図２および図３に示したような構成の画素を有する従来の液晶表示装置において、走査信号線ＧＬの信号入力端からの距離が異なる２つの画素の画素電極ＰＸに同じ電位ＶＫの階調電圧を書き込む場合、ゲート電極の電位および画素電極ＰＸの電位は、それぞれ、たとえば、図６に示すような時間変化をする。
【００５４】
なお、図６において、左側のＶG1、ＶDL1、およびＶPX1は、それぞれ、信号入力端から近い位置にある第１の画素Ｕ１のゲート電極の電位、ドレイン電極（映像信号線ＤＬ）の電位、および画素電極ＰＸの電位の時間変化を示す波形である。また、図６において、右側のＶG2、ＶDL2、およびＶPX2は、それぞれ、信号入力端から遠い位置にある第２の画素Ｕ２のゲート電極の電位、ドレイン電極（映像信号線）の電位、および画素電極ＰＸの電位の時間変化を示す波形である。また、図６において、Ｖcom１およびＶcom２は、それぞれ、第１の画素ＰＸ１および第２の画素ＰＸ２における最適コモン電圧である。なお、最適コモン電圧とは、画素電極ＰＸと共通電極ＣＴの電位差が設計段階で定められた所定の値ΔＶになるようにするためのコモン電圧のことである。
【００５５】
アクティブマトリクス型の液晶表示装置において、画素の透過光量を制御するときには、ＴＦＴ素子１０をオンにする期間と同期させてドレイン電極に階調電圧を加え、当該階調電圧を画素電極ＰＸに書き込む。
【００５６】
第２の駆動回路３から走査信号線ＧＬに加わる走査信号の波形は、たとえば、図６に点線で示したような矩形である。しかしながら、走査信号線ＧＬに加えられた走査信号には、前述のように、信号入力端からの距離に応じた歪み（遅延）が生じる。このとき、第１の画素Ｕ１のゲート電極および第２の画素Ｕ２のゲート電極の電位は、それぞれ、波形ＶG1および波形ＶG2のような時間変化をする。すなわち、第２の画素Ｕ２のゲート電極に加わる走査信号の波形ＶG2は、第１の画素Ｕ１のゲート電極に加わる走査信号の波形ＶG1よりも歪みが大きくなる。
【００５７】
また、第１の画素Ｕ１のドレイン電極に加わる階調電圧の電位および第２の画素Ｕ２のドレイン電極に加わる階調電圧の電位は、それぞれ、波形ＶDL1および波形ＶDL2のような時間変化をする。すなわち、第１の画素Ｕ１のドレイン電極の電位および第２の画素Ｕ２のドレイン電極の電位は、それぞれ、ゲート電極の電位が上昇するタイミングと同期して、所定の電位ＶＫに変化する。
【００５８】
このとき、第１の画素Ｕ１の画素電極ＰＸの電位および第２の画素Ｕ２の画素電極ＰＸの電位は、それぞれ、波形ＶPX1および波形ＶPX2のような時間変化をする。すなわち、第１の画素Ｕ１の画素電極ＰＸの電位および第２の画素Ｕ２の画素電極ＰＸの電位は、それぞれ、ＴＦＴ素子１０がオンからオフに切り替わる時点、言い換えるとゲート電極の電位の下降が始まる時点で、それぞれ、ドレイン電極（階調電圧）の電位ＶＫと概ね同じ電位になる。
【００５９】
また、液晶表示パネル１における画素の構成が、図２および図３に示したような構成である場合は、ＴＦＴ素子１０がオンからオフに切り替わるときに、たとえば、上記の寄生容量Ｃgsを介した飛び込み電圧の影響により、画素電極ＰＸの電位に変動が生じる。このＴＦＴ素子１０がオンからオフに切り替わるときに生じる画素電極ＰＸの電位の変動量は、一般に、フィードスルー電圧と呼ばれる。
【００６０】
フィードスルー電圧の大きさは、通常、走査信号線ＧＬの信号入力端から遠い画素ほど小さくなる。そのため、第２の画素Ｕ２におけるフィードスルー電圧ＶFT2は、第１の画素Ｕ１におけるフィードスルー電圧ＶFT1よりも小さくなる。
【００６１】
したがって、第１の画素Ｕ１と第２の画素Ｕ２とでは、画素電極ＰＸと共通電極ＣＴとの電位差を所定の値ΔＶにするためのコモン電圧（最適コモン電圧Ｖcom１，Ｖcom２）の電位が異なる。また、１本の走査信号線ＧＬには、多数の画素のＴＦＴ素子１０が接続しており、それらの画素におけるフィードスルー電圧の大きさは、走査信号線ＧＬの信号入力端からの距離によって異なる。そのため、これらの画素の画素電極ＰＸに電位ＶＫの階調電圧を書き込む場合、各画素における最適コモン電圧の電位は、走査信号線ＧＬの信号入力端からの距離によって異なる。
【００６２】
しかしながら、共通電極ＣＴに加えるコモン電圧Ｖcomは、ある所定の電位である。そのため、複数の画素に電位ＶＫの階調電圧を書き込む場合、各画素における最適コモン電圧と、共通電極ＣＴに加わっているコモン電圧Ｖcomとの電位差に違いが生じ、ある領域では電位差が小さくなり、別の部分では電位差が大きくなる。そして、従来の液晶表示装置では、この最適コモン電圧と共通電極ＣＴに加わっているコモン電圧Ｖcomとの電位差に相当する電圧が直流成分となり、残像が発生する。
【００６３】
なお、液晶表示装置における残像の発生要因には、上記の直流成分以外にも種々の要因があるが、以下の説明における残像は、上記の直流成分により生じる残像のこととする。
【００６４】
このような残像を低減する方法としては、従来、たとえば、前述の直流成分をキャンセルする電圧（ＤＣオフセット電圧）を階調電圧に付加する方法や、各画素におけるフィードスルー電圧の差が小さくなるように寄生容量Ｃgsの大きさを調整する方法が知られている。
【００６５】
ところで、液晶表示パネル１を製造するときには、通常、１組のマザーガラスを用いて複数枚の液晶表示パネル１を一括製造する多面取りと呼ばれる方法がとられる。
【００６６】
液晶表示パネル１を多面取りで製造する場合は、１組のマザーガラスのうちの一方のマザーガラスに設定された複数の領域のそれぞれに、たとえば、走査信号線ＧＬ、映像信号線ＤＬ、ＴＦＴ素子１０、および画素電極ＰＸなどを有する回路（第１の薄膜積層体）を形成する。
【００６７】
このとき、１枚のマザーガラス１１に設定されたそれぞれの領域に、たとえば、ある１つのレイアウトデータに基づいて第１の薄膜積層体を形成すると、当該マザーガラス１１から切り出されたＴＦＴ基板５を有する複数枚の液晶表示パネル１は、同じ条件で駆動させたときに生じる残像の傾向が概ね等しくなると考えられる。しかしながら、従来の多面取りの製造方法では、１組のマザーガラスから切り出された複数枚の液晶表示パネル１を同じ条件で駆動させたときに、それぞれの液晶表示パネル１における残像の傾向に違いが生じる。なお、残像の傾向というのは、走査信号線ＧＬや映像信号線ＤＬの信号入力端の位置と残像が強く出る位置との関係や、残像のレベル（強さの度合い）のことである。
【００６８】
したがって、上記のようにＤＣオフセット電圧を階調電圧を付加したり、寄生容量Ｃgsの大きさを調節したりして残像を抑制する場合は、液晶表示パネル１毎に異なる残像の傾向を考慮する必要がある。
【００６９】
液晶表示パネル１を４面取りで製造する場合、１組のマザーガラスから得られる４枚の液晶表示パネル１における残像の傾向には、以下のような関係がある。
【００７０】
図７乃至図１０は、多面取りで製造した複数枚の液晶表示パネルに生じる残像の傾向とレベルの違いを説明するための模式図である。
図７は、４面取りの場合のＴＦＴ基板として切り出す領域と絶縁層の膜厚分布との関係の一例を示す模式平面図である。図８は、図７の領域ＡＲ１に形成された走査信号線および領域ＡＲ２に形成された走査信号線における走査信号の遅延量の一例を示す模式図である。図９は、図７の領域ＡＲ１のＴＦＴ基板を有する液晶表示パネルおよび領域ＡＲ２のＴＦＴ基板を有する液晶表示パネルにおける最適なＶcom値の分布の一例を示す模式図である。図１０は、図７の領域ＡＲ１のＴＦＴ基板を有する液晶表示パネルおよび領域ＡＲ２のＴＦＴ基板を有する液晶表示パネルにおける残像の傾向を示す模式図である。
【００７１】
液晶表示パネル１を４面取りで製造する場合は、たとえば、図７に示すように、１組のマザーガラスのうちの一方のマザーガラス１１に４つの領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４が設定され、当該４つの領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４のそれぞれに、たとえば、走査信号線ＧＬ、映像信号線ＤＬ、ＴＦＴ素子１０、および画素電極ＰＸなどを有する回路（第１の薄膜積層体）が形成される。
【００７２】
また、ある１つのレイアウトデータに基づいて４つの領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４のそれぞれに第１の薄膜積層体を形成したときには、通常、当該４つの領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４に形成される回路が並進対称性を有する。
【００７３】
しかしながら、多面取りの製造方法において第１の絶縁層５０３などの絶縁層を形成するときには、通常、ＣＶＤ法などの成膜法でマザーガラス１１の表面全体に形成する。このとき、マザーガラス１１に形成（成膜）される絶縁層の膜厚は、図７に二点差線で示したような、マザーガラス１１の中心部分が最も厚くなり、中心から遠ざかるにつれて同心円状に徐々に薄くなっていく同心円状の分布になる。そのため、４つの領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４のそれぞれに形成された第１の薄膜積層体は、走査信号線ＧＬの信号入力端および映像信号線ＤＬの信号入力端の位置と、絶縁層の膜厚分布との関係に違いがある。
【００７４】
液晶表示パネル１を製造するときに使用するレイアウトデータでは、通常、各画素におけるソース電極５０５の寸法や、走査信号線ＧＬとソース電極５０５との重畳領域の面積などが同じ値である。そのため、１枚のＴＦＴ基板５における絶縁層の膜厚に二次元的な分布があると、各画素の寄生容量Ｃgsの大きさには、絶縁層の膜厚分布を反映する違いが生じる。
【００７５】
また、領域ＡＲ１に形成された走査信号線ＧＬと領域ＡＲ２に形成された走査信号線ＧＬとでは、信号入力端から他端に向かって見たときの配線容量の大きさの組み合わせ、すなわち時定数が異なる。したがって、領域ＡＲ１に形成された走査信号線ＧＬと領域ＡＲ２に形成された走査信号線ＧＬとでは、たとえば、図８に示すように、信号入力端からの距離と走査信号の遅延量との関係に違いが生じる。なお、図８は、横軸が信号入力端からの距離の相対値、縦軸が走査信号の遅延量のグラフである。また、図８のグラフの縦軸は、上にいくほど遅延量が大きくなる。また、図８の曲線Ｆ１および曲線Ｆ２は、それぞれ、領域ＡＲ１に形成された走査信号線ＧＬにおける走査信号の遅延量、および領域ＡＲ２に形成された走査信号線ＧＬにおける走査信号の遅延量を示している。また、図８の区間ＤＡｘは、走査信号線ＧＬのうちの表示領域を通る部分である。
【００７６】
またさらに、１枚のＴＦＴ基板５に形成された絶縁層の膜厚に二次元的な分布があると、それぞれの走査信号線における信号入力端からの距離と走査信号の遅延量との関係にも違いが生じる。
【００７７】
液晶表示パネル１の残像と関係があるフィードスルー電圧の大きさは、主として、寄生容量Ｃgsの大きさと、寄生容量Ｃgsの大きさによる走査信号の遅延量（ゲート電極の電位の波形の歪み）によって決まる。また、寄生容量Ｃgsの大きさは、絶縁層の厚さによって変化する。
【００７８】
したがって、ある１つのレイアウトデータに基づいて４面取りで製造した４枚の液晶表示パネル１を同じ条件で駆動させると、残像の傾向に違いが生じる。このとき、４枚の液晶表示パネル１の残像にどのような傾向があるかについては、後述する。
【００７９】
液晶表示パネル１を駆動させたときに生じる残像のレベルは、たとえば、最低階調（たとえば、黒）で表示するときの最適コモン電圧ＶcomＢと、最高階調（たとえば、白）で表示するときの最適コモン電圧ＶcomＷとの差で定義される。
【００８０】
ところで、絶縁層の膜厚に二次元的な分布があるＴＦＴ基板５の液晶表示パネル１は、走査信号の遅延量と寄生容量Ｃgsの大きさとの組み合わせが画素毎に異なる。そのため、１枚の液晶表示パネル１における最適コモン電圧ＶcomＢ，ＶcomＷは、画素毎に異なる。
【００８１】
そこで、本願発明者らは、まず、液晶表示パネル１毎に、最低階調で表示するときの最適コモン電圧ＶcomＢの面内分布と、最高階調で表示するときの最適コモン電圧ＶcomＷの面内分布とを調べた。
【００８２】
このとき、領域ＡＲ１に形成された回路（ＴＦＴ基板５）を有する第１の液晶表示パネル１と、領域ＡＲ２に形成された回路（ＴＦＴ基板５）を有する第２の液晶表示パネル１とでは、最適コモン電圧ＶcomＢ，ＶcomＷの面内分布に、たとえば、図９に示したような違いが生じる。
【００８３】
なお、図９の縦軸は、１枚の液晶表示パネル１における共通電極ＰＸの電位の最適値の最大値と最小値との差である。また、図９の点Ｐ１および点Ｐ２は、それぞれ、第１の液晶表示パネル１の各画素における最適コモン電圧ＶcomＢの最大値と最小値の差および最適コモン電圧ＶcomＷの最大値と最小値の差である。また、図９の点Ｐ３および点Ｐ４は、それぞれ、第２の液晶表示パネル１の各画素における最適コモン電圧ＶcomＢの最大値と最小値の差および最適コモン電圧ＶcomＷの最大値と最小値の差である。また、図９の点Ｐ５および点Ｐ６は、それぞれ、４枚の液晶表示パネル１における最適コモン電圧ＶcomＢの最大値と最小値の差の平均値および最適コモン電圧ＶcomＷの最大値と最小値の差の平均値である。
【００８４】
液晶表示パネル１を駆動させたときに生じる残像のレベルは、たとえば、図９に示した最適コモン電圧ＶcomＢの差と最適コモン電圧ＶcomＷの差との差ΔＳに相当する。そのため、第１の液晶表示パネル１と、第２の液晶表示パネル１とでは、第１の液晶表示パネル１のほうが残像のレベルが大きくなる。
【００８５】
また、第１の液晶表示パネル１および第２の液晶表示パネル１について、走査信号線ＧＬの延伸方向に並んでいる各画素における走査信号線ＧＬの信号入力端からの距離と、最適コモン電圧ＶcomＢ，ＶcomＢの差との関係を調べると、たとえば、図１０に示すような関係になる。
【００８６】
なお、図１０は、横軸が画素の識別子ｍ、縦軸が最適コモン電圧ＶcomＢ，ＶcomＷの差を示すグラフであり、縦軸は上に行くほど値が大きくなる。また、図１０の横軸の識別子ｍは、１本の走査信号線ＧＬに接続しているＭ個の画素（ＴＦＴ素子１０）を区別する整数値であり、走査信号線ＧＬの信号入力端に最も近い画素から順に、１，２，３，・・・，Ｍとしている。
【００８７】
また、図１０の曲線Ｆ３は、第１の液晶表示パネル１における走査信号線ＧＬの信号入力端からの距離と、最適コモン電圧ＶcomＢ，ＶcomＷの差との関係を示す分布曲線である。また、図１０の曲線Ｆ４は、第２の液晶表示パネル１における走査信号線ＧＬの信号入力端からの距離と、最適コモン電圧ＶcomＢ，ＶcomＷの差との関係を示す分布曲線である。また、図１０の曲線Ｆ５は、絶縁層の膜厚が面内で均一な液晶表示パネル（以下、レイアウトデータ通りの液晶表示パネルという）における走査信号線ＧＬの信号入力端からの距離と、最適コモン電圧ＶcomＢ，ＶcomＷの差との関係を示す分布曲線である。また、図１０では、曲線Ｆ３、曲線Ｆ４、および曲線Ｆ５の関係をわかりやすくするために上下方向にずらして示している。
【００８８】
また、図１０に示した曲線Ｆ３、曲線Ｆ４、および曲線Ｆ５は、それぞれ、第１の液晶表示パネル１、第２の液晶表示パネル１、およびレイアウトデータ通りの液晶表示パネルを同じ条件で駆動させたときの分布曲線である。
【００８９】
図１０を見ると、第１の液晶表示パネル１および第２の液晶表示パネル１は、同じ条件で駆動したときに、走査信号線ＧＬの信号入力端から遠い画素ほど最適コモン電圧ＶcomＢ，ＶcomＷの差が小さくなる。そのため、第１の液晶表示パネル１および第２の液晶表示パネル１は、走査信号線ＧＬの信号入力端から遠い画素ほど残像のレベルが弱くなる。したがって、第１の液晶表示パネル１と第２の液晶表示パネル１とでは、走査信号線ＧＬの延伸方向で見た残像の傾向が同じ傾向である。
【００９０】
しかしながら、第１の液晶表示パネル１は、信号入力端から最も近い位置にある画素の最適コモン電圧の差と最も遠い位置にある画素の最適コモン電圧の差との差ΔＳ３が、レイアウトデータ通りの液晶表示パネルにおける差ΔＳ５よりも大きくなる。すなわち、第１の液晶表示パネル１は、走査信号線ＧＬの延伸方向で見た残像のレベルが、レイアウトデータ通りの液晶表示パネルよりも強くなる。
【００９１】
これに対し、第２の液晶表示パネル１は、信号入力端から最も近い位置にある画素の最適コモン電圧の差と最も遠い位置にある画素の最適コモン電圧の差との差ΔＳ４が、レイアウトデータ通りの液晶表示パネルにおける差Δ５よりも小さくなる。すなわち、第２の液晶表示パネル１は、走査信号線ＧＬの延伸方向で見た残像のレベルが、レイアウトデータ通りの液晶表示パネルよりも弱くなる。
【００９２】
また、図を用いた詳細な説明は省略するが、第１の液晶表示パネル１および第２の液晶表示パネル２は、映像信号線ＤＬの延伸方向でみたときの残像のレベルが、レイアウトデータ通りの液晶表示パネルとは異なる。
【００９３】
また、図を用いた詳細な説明は省略するが、領域ＡＲ３に形成された回路を有する第３の液晶表示パネル１および領域ＡＲ４に形成された回路を有する第４の液晶表示パネル１についても同様のことが言え、走査信号線ＧＬの延在方向で見たときの残像のレベルや、映像信号線ＤＬの延伸方向でみたときの残像のレベルが、レイアウトデータ通りの液晶表示パネルとは異なる。
【００９４】
以上の結果をまとめると、４面取りで製造された４枚の液晶表示パネル１における残像の傾向は、たとえば、下記の表１のようになる。
【００９５】
【表１】
【００９６】
なお、表１において、ＳＰＥＣｘは走査信号線ＧＬの延在方向で見たときの残像のレベルであり、ＳＰＥＣｙは映像信号線ＤＬの延在方向で見たときの残像のレベルである。また、表１において、丸印はレイアウトデータ通りの液晶表示パネルよりも残像のレベルが弱いことを意味し、×印はレイアウトデータ通りの液晶表示パネルよりも残像のレベルが強いことを意味する。
【００９７】
このように、４面取りで製造された４枚の液晶表示パネル１は、同じ条件で駆動させたときに生じる残像の傾向が異なる。
【００９８】
ＤＣオフセット電圧を階調電圧に付加して残像を抑制する場合は、たとえば、液晶表示パネル１に生じる残像の傾向に合わせて、第１の駆動回路２の階調電圧生成回路を調整する。そのため、４面取りで製造された液晶表示パネル１を有する液晶表示装置の残像を傾向を均一化するには、第１の駆動回路２の調整方法が４通り必要になる。
【００９９】
一方、寄生容量Ｃgsの大きさを調整して残像を抑制する場合は、たとえば、液晶表示パネル１に生じる残像の傾向にあわせて、走査信号線ＧＬとソース電極５０５との重畳領域の面積や、走査信号線ＧＬと画素電極ＰＸとの平面距離などを補正する。そのため、４面取りで製造された液晶表示パネル１を有する液晶表示装置の残像を傾向を均一化するには、１つのレイアウトデータに対して４通りの補正が必要になる。
【０１００】
また、従来の液晶表示パネル１の製造方法において、走査信号線ＧＬ、ソース電極５０５、および画素電極ＰＸなどの導体パターンは、通常、エッチングで形成している。エッチングで導体パターンを形成するときには、マザーガラス１１の表面全体に形成（成膜）された導電膜の上にレジストパターンを形成する。このとき、レジストパターンは、フォトリソグラフィー、すなわち導電膜上に形成した感光性材料膜を露光、現像して形成する。またこのとき、感光性材料膜は、通常、フォトマスクを有する露光装置で露光する。そのため、従来の液晶表示パネル１の製造方法では、レイアウトデータを補正した場合、補正後のレイアウトデータに基づいてフォトマスクを作製する必要がある。したがって、４面取りの製造方法において領域毎に個別に露光する場合は、露光パターンが異なる４枚のフォトマスクを作製する必要がある。また、４面取りの製造方法において４つの領域を一括で露光する場合は、１枚のフォトマスクの４つの領域に、異なる露光パターンを形成する必要がある。
【０１０１】
また、絶縁層をＣＶＤ法などの成膜法で形成する場合、膜厚の分布、すなわちマザーガラス１１の中心からの距離と膜厚の変動量との関係は、たとえば、使用するＣＶＤ装置やチャンバーによって変化する。
【０１０２】
そのため、従来の多面取りの液晶表示パネルの製造方法に、従来の残像の抑制方法を適用すると、絶縁層の膜厚に生じるに二次元的な分布が異なる液晶表示パネルを有する液晶表示装置における残像の傾向を均一化させることが難しく、液晶表示装置の製造効率の低下や製造コストの上昇が懸念される。
【０１０３】
本発明の液晶表示パネルの製造方法は、上記のような懸念を鑑みてなされたものであり、絶縁層の膜厚に生じるに二次元的な分布が異なる液晶表示パネルを有する液晶表示装置間の残像の傾向を均一化させることが容易であり、液晶表示装置の製造効率の低下や製造コストの上昇を抑えることができる。
【実施例】
【０１０４】
図１１および図１２は、本発明による一実施例の液晶表示パネルの製造方法の原理を説明するための模式図である。
図１１は、信号入力端からの距離と寄生容量Ｃgsの大きさとの関係を示す模式図である。図１２は、寄生容量Ｃgsの調整方法の一例を示す模式図である。
【０１０５】
本実施例では、図７に示したような４面取りの液晶表示パネルの製造方法を挙げ、一組のマザーガラスから得られる４枚の液晶表示パネルにおける残像のレベルを均一化する方法について説明する。また、４枚の液晶表示パネル１には、それぞれ、図２および図３に示したような構成の画素を形成する。
【０１０６】
４面取りで製造された液晶表示パネルのうちの、領域ＡＲ１に形成された回路（ＴＦＴ基板５）を有する第１の液晶表示パネル１、および領域ＡＲ２に形成された回路（ＴＦＴ基板５）を有する第２の液晶表示パネル１は、それぞれ、走査信号線ＧＬの延在方向でみた各画素の寄生容量Ｃgsの大きさに、たとえば、図１１に示すような変動がある。
【０１０７】
なお、図１１は、横軸が画素の識別子ｍ、縦軸が寄生容量Ｃgsの大きさを示すグラフであり、縦軸は上に行くほど値が大きくなる。また、図１１の横軸の識別子ｍは、１本の走査信号線ＧＬに接続しているＭ個の画素（ＴＦＴ素子１０）を区別する整数値であり、走査信号線ＧＬの信号入力端に最も近い画素から順に、１，２，３，・・・，Ｍとしている。
【０１０８】
また、図１１の直線Ｆ６は、絶縁層の膜厚が面内で均一な液晶表示パネル（レイアウトデータ通りの液晶表示パネル）における走査信号線ＧＬの信号入力端からの距離と寄生容量Ｃgsとの関係を示す分布曲線である。また、図１１の曲線Ｆ７は、第１の液晶表示パネル１における走査信号線ＧＬの信号入力端からの距離と寄生容量Ｃgsとの関係を示す分布曲線である。また、図１１の曲線Ｆ８は、第２の液晶表示パネル１における走査信号線の信号入力端からの距離と寄生容量Ｃgsとの関係を示す分布曲線である。また、図１１の曲線Ｆ９は、残像の発生を抑えるのに最適な、走査信号線ＧＬの信号入力端からの距離と寄生容量Ｃgsとの関係の一例を示す分布曲線である。
【０１０９】
レイアウトデータを作製するときには、通常、絶縁膜の膜厚が面内で均一であるとしている。そのため、レイアウトデータ通りに製造された液晶表示パネル１は、走査信号線ＧＬの延伸方向で見たときの、走査信号線の信号入力端からの距離と寄生容量Ｃgsとの関係が、図１１に示した直線Ｆ６のように、一定の関係になる。
【０１１０】
これに対し、第１の液晶表示パネル１は、走査信号線ＧＬの延伸方向に沿った膜厚が、信号入力端から遠ざかるにつれて薄くなる。そのため、上記のレイアウトデータに基づいて第１の薄膜積層体を形成した場合、第１の液晶表示パネル１における走査信号線ＧＬの信号入力端からの距離と寄生容量Ｃgsとの関係は、図１１に示した曲線Ｆ７のように、信号入力端からの距離が遠くなるにつれて寄生容量Ｃgsが大きくなる関係になる。
【０１１１】
また、第２の液晶表示パネル１は、走査信号線ＧＬの延伸方向に沿った膜厚が、信号入力端から遠ざかるにつれて厚くなる。そのため、上記のレイアウトデータに基づいて第１の薄膜積層体を形成した場合、第２の液晶表示パネル１における走査信号線ＧＬの信号入力端からの距離と寄生容量Ｃgsとの関係は、図１１に示した曲線Ｆ８のように、信号入力端からの距離が遠くなるにつれて寄生容量Ｃgsが小さくなる関係になる。
【０１１２】
また、特許文献１などによると、走査信号の遅延による残像を低減するためには、走査信号線ＧＬの延伸方向に沿って並んだ画素における寄生容量Ｃgsの関係が、たとえば、図１１に示した曲線Ｆ９のような関係になるようにすることが望ましいとされている。
【０１１３】
したがって、第１の液晶表示パネル１および第２の液晶表示パネル１における走査信号線の延伸方向に沿った残像のレベルを低減するには、それぞれ、曲線Ｆ７および曲線Ｆ８が、曲線Ｆ９になるようにすればよい。
【０１１４】
第１の絶縁層５０３などの絶縁層は、ＣＶＤ法などの成膜法で形成するので、膜厚を面内で均一にすることが難しい。そのため、本実施例の液晶表示パネルの製造方法では、絶縁層の膜厚分布を考慮して、各画素の寄生容量Ｃgsの電極面積を調整し、信号入力端からの距離と寄生容量Ｃgsの大きさとの関係を曲線Ｆ９のような関係にする。
【０１１５】
また、本実施例の液晶表示パネル１では、たとえば、図１２に示すように、走査信号線ＧＬのうちの、ソース電極５０５との重畳領域に補正パターンＲＰを設けて、各画素の寄生容量Ｃgsの大きさを調整する。
【０１１６】
図１３乃至図１６は、領域ＡＲ１に形成される画素の寄生容量Ｃgsの補正方法の一例を示す模式図である。
図１３は、領域ＡＲ１に形成されたＴＦＴ基板における信号入力端の位置と絶縁層の膜厚分布との関係を示す模式平面図である。図１４は、領域ＡＲ１に形成されたＴＦＴ基板における絶縁層の膜厚の変動量の一例を示す模式図である。図１５は、図１３に示した３本の走査信号線に接続している画素の寄生容量Ｃgsの補正量の一例を示す模式図である。図１６は、補正後のレイアウトデータにおける４隅の画素の補正パターンの一例を示す模式図である。
【０１１７】
領域ＡＲ１に形成される絶縁層は、たとえば、図１３に示すように、走査信号線ＧＬの信号入力端ＧＩＮから遠ざかるにつれて薄くなり、かつ、映像信号線ＤＬの信号入力端ＤＩＮから遠ざかるにつれて薄くなる。このとき、絶縁層の膜厚が最も薄くなる画素は、走査信号線の信号入力端ＧＩＮから最も遠く、かつ、映像信号線の信号入力端ＤＩＮから最も遠い位置にある画素Ｕ６である。すなわち、各画素における走査信号線ＧＬとソース電極５０５との重畳領域の面積が等しい場合、寄生容量Ｃgsが最も大きくなるのは、画素Ｕ６である。
【０１１８】
したがって、図１２に示したような補正パターンを付加することで各画素の寄生容量Ｃgsを調整する場合は、画素Ｕ６における寄生容量Ｃgsの大きさを基準にして調整する。
【０１１９】
領域ＡＲ１において、画素Ｕ６における絶縁層の厚さを基準膜厚にした場合、基準膜厚と、表示領域内にある各画素Ｕ１，Ｕ２，Ｕ３，Ｕ４，Ｕ５，Ｕ６における絶縁層の厚さとの差の関係は、たとえば、図１４に示すような関係になる。なお、図１４の縦軸は、絶縁膜の厚さの差である。
【０１２０】
このとき、映像信号線ＤＬの信号入力端ＤＩＮから最も遠い位置にある走査信号線ＧＬＮに接続されている画素の寄生容量Ｃgsの分布を、図１１に示した曲線Ｆ９のようにするには、たとえば、画素Ｕ６における寄生容量Ｃgsを基準にし、当該走査信号線ＧＬＮに接続されている各画素の寄生容量Ｃgsを決める。走査信号線ＧＬＮの上における絶縁層の膜厚は、図１４に示した点線ような変化をしている。そのため、領域ＡＲ１では、映像信号線ＤＬの信号入力端ＤＩＮから最も遠い位置にある走査信号線ＧＬＮに接続されている画素の寄生容量Ｃgsの分布を、たとえば、図１５に示した曲線Ｆ１０Ｎのような分布にする。
【０１２１】
また、映像信号線ＤＬの信号入力端ＤＩＮから最も近い位置にある走査信号線ＧＬ１に接続されている画素の寄生容量Ｃgsの分布を、図１１に示した曲線Ｆ９のようにするには、たとえば、画素Ｕ３における寄生容量Ｃgsを基準にし、当該走査信号線ＧＬ１に接続されている各画素の寄生容量Ｃgsを決める。走査信号線ＧＬ１の上における絶縁層の膜厚は、図１４に示した実線のような変化をしており、走査信号線ＧＬ１の信号入力端ＧＩＮから最も遠い位置にある画素Ｕ３における絶縁層の膜厚は、画素Ｕ６における膜厚よりも厚くなっている。そのため、領域ＡＲ１では、映像信号線ＤＬの信号入力端ＤＩＮから最も近い位置にある走査信号線ＧＬ１に接続されている画素の寄生容量Ｃgsの分布を、たとえば、図１５に示した曲線Ｆ１０１のような分布にする。
【０１２２】
また、そのほかの走査信号線ＧＬｉに接続されている画素の寄生容量Ｃgsの分布についても、同様の手順で決めればよい。このとき、領域ＡＲ１では、走査信号線ＧＬｉに接続されている画素の寄生容量Ｃgsの分布は、たとえば、図１５に示した曲線Ｆ１０ｉのような分布になる。
【０１２３】
このとき、各画素における補正パターンの寸法が上記の分布にしたがうようにレイアウトデータを補正し、領域ＡＲ１に回路（第１の薄膜積層体）を形成すると、表示領域の４隅に位置する４つの画素Ｕ１，Ｕ３，Ｕ４，Ｕ６における走査信号線ＧＬとソース電極５０５との重畳領域の関係は、たとえば、図１５に示すようになる。
【０１２４】
このようにすると、各走査信号線ＧＬｎの配線容量の組み合わせ（時定数）が概ね等しくなり、信号入力端からの距離と遅延量の関係が概ね等しくなる。またこのとき、各走査信号線ＧＬにおける信号入力端からの距離と寄生容量Ｃgsの大きさの変動量との関係が概ね等しくなる。したがって、領域ＡＲ１に形成された回路を有する液晶表示パネル１は、たとえば、ＤＣオフセット電圧が十分小さくても、残像を抑制することができる。
【０１２５】
図１７乃至図１９は、領域ＡＲ２に形成される画素の寄生容量Ｃgsの補正方法の一例を示す模式図である。
図１７は、領域ＡＲ２に形成されたＴＦＴ基板における信号入力端の位置と絶縁層の膜厚分布との関係を示す模式平面図である。図１８は、図１７に示した映像信号線に接続している画素の寄生容量Ｃgsの補正量の一例を示す模式図である。図１９は、補正後のレイアウトデータにおける４隅の画素の補正パターンの一例を示す模式図である。
【０１２６】
領域ＡＲ２に形成される絶縁層の膜厚は、たとえば、図１７に示すように、走査信号線ＧＬの信号入力端ＧＩＮから遠ざかるにつれて厚くなり、かつ、映像信号線ＤＬの信号入力端ＤＩＮから遠ざかるにつれて薄くなる。
【０１２７】
領域ＡＲ２では、たとえば、図１０に示したように、ＤＣオフセット電圧を領域ＡＲ１に形成された液晶表示パネル１より小さく入力しても、走査信号線ＧＬの延伸方向でみた残像のレベルが、レイアウトデータ通りの場合に比べて小さくなる。しかしながら、残像のレベルは補正後の領域ＡＲ１より大きい。したがって、領域ＡＲ２に形成する回路についても、領域ＡＲ１と同様に補正し１本の走査信号線に接続されている画素の寄生容量Ｃgsの分布は、たとえば、図１８に示した曲線Ｆ１１のようになる。
【０１２８】
このとき、各画素における補正パターンの寸法が上記の分布にしたがうようにレイアウトデータを補正し、領域ＡＲ２に回路（第１の薄膜積層体）を形成すると、表示領域の４隅に位置する４つの画素Ｕ１，Ｕ３，Ｕ４，Ｕ６における走査信号線ＧＬとソース電極５０５との重畳領域の関係は、たとえば、図１９に示すようになる。
【０１２９】
このようにすると、各走査信号線ＧＬｎの配線容量の組み合わせ（時定数）が概ね等しくなり、信号入力端からの距離と遅延量の関係が概ね等しくなる。またこのとき、各走査信号線における信号入力端からの距離と寄生容量Ｃgsの大きさの変動量との関係が概ね等しくなる。したがって、領域ＡＲ２に形成された回路を有する液晶表示パネル１の残像を抑制することができる。
【０１３０】
図２０は、本実施例の製造方法の作用効果の一例を示す模式図である。
【０１３１】
本実施例の液晶表示パネルの製造方法では、上記のように、４面取りで製造された第１の液晶表示パネル１と第２の液晶表示パネル１とを比較すると、各画素における走査信号線ＧＬとソース電極５０５との重畳領域の面積の関係に違いが生じる。
【０１３２】
しかしながら、第１の液晶表示パネル１および第２の液晶表示パネル１は、それぞれ、第１の絶縁層５０３の膜厚分布に基づいて、各画素における寄生容量Ｃgsの大きさを調整している。そのため、第１の液晶表示パネル１と第２の液晶表示パネル２を同じ条件で駆動すると、たとえば、図２０に示すように、それぞれの液晶表示パネル１における走査信号線の延在方向で見た残像のレベルΔＳ３’，ΔＳ４’が、補正前の液晶表示パネル１の残像のレベルΔＳ３，ΔＳ４よりも小さくなり、かつ、概ね等しくなる。
【０１３３】
また、詳細な説明は省略するが、領域ＡＲ３および領域ＡＲ４に形成する回路（第１の薄膜積層体）についても、領域ＡＲ１および領域ＡＲ２の場合と同様の考え方で、各画素における寄生容量Ｃgsの大きさを決めてやれば、領域ＡＲ３に形成された回路を有する第３の液晶表示パネル１および領域ＡＲ４に形成された回路を有する第４の液晶表示パネル１も、走査信号線ＧＬの延伸方向で見た残像のレベルを小さくすることができる。
【０１３４】
したがって、本実施例の液晶表示パネルの製造方法では、一組のマザーガラスから得られる４枚の液晶表示パネル１を駆動するときにＤＣオフセット電圧を液晶表示パネル毎に変更しなくても、それぞれの液晶表示パネル１における残像を抑制することができ、かつ、４枚の液晶表示パネル１間の残像の傾向を均一化することができる。
【０１３５】
さて、このように絶縁層の膜厚分布に応じて走査信号線ＧＬとソース電極５０５との重畳領域の面積を変える場合、従来の液晶表示パネル１の製造方法だと、たとえば、走査信号線ＧＬに関するレイアウトデータを４通りに補正し、走査信号線ＧＬを形成する工程で使用するフォトマスクを４通りに作り分ける必要がある。
【０１３６】
また、絶縁層の膜厚分布は、使用するＣＶＤ装置やチャンバーによって異なることがある。そのため、絶縁層の膜厚分布に応じてレイアウトデータを補正し、フォトマスクを作り分けるのは効率が悪い。
【０１３７】
したがって、本実施例の液晶表示パネルの製造方法では、走査信号線ＧＬを形成する工程で行う感光性材料膜の露光を、直描露光方式またはダイレクト露光方式と呼ばれる露光装置で行う。
【０１３８】
直描露光方式の露光装置は、フォトマスクの代わりに、数値制御により露光パターンを生成する空間光変調素子を用いる。このとき、空間光変調素子は、レイアウトデータを所定の条件で変換して得られる描画データ（数値データ）に基づいて制御する。そのため、直描露光方式の露光装置で感光性材料膜を露光するときには、レイアウトデータの数値を変えるだけで露光パターンを変えることができる。
【０１３９】
図２１は、本実施例の液晶表示パネルの製造方法の主要部を説明するための模式フロー図である。
【０１４０】
実施例１の液晶表示パネルの製造方法は、たとえば、ＣＶＤ装置と寄生容量Ｃgsの補正量との関係を登録する工程、レイアウトデータを描画データに変換する工程、液晶表示パネル１を製造する工程の３つの工程を有する。
【０１４１】
ＣＶＤ装置と寄生容量Ｃgsの補正量との関係を登録する工程は、たとえば、図２１に示したＳＴＡＲＴ１からＥＮＤ１までのような処理を行う。まず、液晶表示パネルの製造に使用するＣＶＤ装置と絶縁層の膜厚分布との関係を、たとえば、所定のデータサーバの膜厚分布データベースに登録しておく（ステップＳ１１）。
【０１４２】
このとき、ＣＶＤ装置と絶縁層の膜厚分布との関係は、たとえば、ＣＶＤ装置の号機毎、チャンバー毎に計測する。そして、膜厚分布データベースには、たとえば、ＣＶＤ装置の号機番号、チャンバー番号、マザーガラス上の面付け位置（領域）、および絶縁膜の膜厚分布の傾向を関連づけたデータを登録する。
【０１４３】
次に、データサーバにおいて、膜厚分布データベースに登録された上記の関係毎に、たとえば、図１５に示したような寄生容量Ｃgsの補正量を算出し、補正データベースに登録する（ステップＳ１２）。
【０１４４】
このとき、補正データベースには、たとえば、ＣＶＤ装置の号機番号、チャンバー番号、マザーガラス上の面付け位置（領域）、および絶縁膜の膜厚分布の傾向と、寄生容量Ｃgsの補正量とを関連づけたデータを登録する。
【０１４５】
またこのとき、ＣＶＤ装置と寄生容量Ｃgsの補正量との関係を登録する工程は、たとえば、ステップＳ１１とステップＳ１２の処理を定期的に行う。
【０１４６】
また、レイアウトデータを描画データに変換する工程は、たとえば、図２１に示したＳＴＡＲＴ２からＥＮＤ２までのような処理を行う。まず、ＣＡＤなどで作製されたレイアウトデータを、データサーバに登録する（ステップＳ２１）。
【０１４７】
このとき、データサーバでは、登録されたレイアウトデータと、データベースに登録された寄生容量Ｃgsの補正量に基づいて、走査信号線とソース電極の重畳領域の面積の補正量を決定（ステップＳ２２）し、決定された補正量に基づいてレイアウトデータを補正する（Ｓ２３）。
【０１４８】
次に、データサーバでは、補正されたレイアウトデータから描画データを生成し、描画データベースに登録する（ステップＳ２４）。
【０１４９】
このとき、描画データベースには、ＣＶＤ装置の号機番号、チャンバー番号、マザーガラス上の面付け位置（領域）、および描画データを関連づけて登録する。
【０１５０】
またこのとき、ＣＶＤ装置と寄生容量Ｃgsの補正量との関係が変更されたら、描画データも変更する。
【０１５１】
また、液晶表示パネル１を製造する工程は、基本的には、従来と同じ手順であり、ＴＦＴ基板５を形成する工程、対向基板６を形成する工程、ＴＦＴ基板５と対向基板６を貼り合わせるとともに液晶材料（液晶層７）を封入する工程を有する。このとき、ＴＦＴ基板５を形成する工程は、たとえば、図２１に示したＳＴＡＲＴ３からＥＮＤ３までのような処理を行う。まず、マザーガラス上に、走査信号線ＧＬを形成するための導電膜を形成（成膜）し、当該導電膜の上に感光性材料膜を形成（成膜）する（ステップＳ３１）。
【０１５２】
導電膜の上に形成された感光性材料膜の露光は、上記のように直描露光方式の露光装置で行う。直描露光方式の露光装置で感光性材料膜を露光するときには、まず、露光装置に、たとえば、第１の絶縁層５０３を形成するときに使用するＣＶＤ装置の号機番号およびチャンバー番号を設定（ステップＳ３２）し、描画データベースに登録されている描画データを取得する（ステップＳ３３）。
【０１５３】
このとき、露光装置には、たとえば、ＣＶＤ装置の号機番号およびチャンバー番号に基づいて、面付け位置（マザーガラスに設定された４つの領域）のそれぞれと対応する、４通りの描画データが登録される。
【０１５４】
露光装置は、４通りの描画データを取得したら、当該描画データを用いて、マザーガラスに設定された４つの領域の露光を行う（ステップＳ３４）。
【０１５５】
次に、感光性材料膜を現像し、導電膜をエッチングすると、マザーガラスの４つの領域には、取得した描画データを反映した平面形状の走査信号線ＧＬが形成される（ステップＳ３５）。
【０１５６】
その後、感光性材料膜を露光する時に指定したＣＶＤ装置で第１の絶縁層５０３を形成し、続けてＴＦＴ素子１０の半導体層５０４の形成、映像信号線ＤＬおよびソース電極１０などの形成を行い、各領域に所定の回路（第１の薄膜積層体）を形成する（ステップＳ３６）。
【０１５７】
また、図示は省略するが、これと並行して別のマザーガラスに対向基板６を形成し、これら２枚のマザーガラスを貼り合わせるとともに液晶材料（液晶層７）を封入する。そして、各領域を切り出すと、４枚の液晶表示パネル１が得られる。
【０１５８】
こうして得られた４枚の液晶表示パネル１は、上記のように、同じ条件で駆動させたときに、１枚の液晶表示パネル内における残像が抑制されており、かつ、４枚の液晶表示パネル１の間の残像のレベルが同程度になる。
【０１５９】
また、液晶表示パネル１を上記の手順で製造する場合、第１の絶縁層５０３を形成するときに使用するＣＶＤ装置やチャンバーが異なっても、残像のレベルを同程度にすることができる。
【０１６０】
また、本実施例の製造方法の場合、たとえば、あるＣＶＤ装置における膜厚分布が途中で変動しても、寄生容量Ｃgsの大きさの変更が容易である。
【０１６１】
以上説明したように、本実施例の液晶表示装置の製造方法によれば、１枚の液晶表示パネルにおける残像の抑制、および複数枚の液晶表示パネル間の残像のレベルの均一化が容易になる。
【０１６２】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【０１６３】
たとえば、前記実施例では、４面取りで液晶表示パネルを製造する場合を例に挙げているが、本発明の製造方法は、４面取りに限らず、一組のマザーガラスを用いて任意のｎ枚の液晶表示パネルを一括製造するｎ面取りの製造方法に適用できることはもちろんである。
【０１６４】
また、前記実施例では、たとえば、図２および図３に示したような構成の画素を有する液晶表示パネルを製造する場合を例に挙げている。しかしながら、本発明の製造方法は、これに限らず、各画素のＴＦＴ素子のソース電極が、ゲート電極（走査信号線）と重畳している部分としていない部分とを有する構造であり、かつ、レイアウトデータ通りに製造したときに残像が生じる液晶表示パネルであれば適用可能である。すなわち、本発明の製造方法は、たとえば、ＩＰＳ方式のように共通電極がＴＦＴ基板側に形成されている液晶表示パネルの製造方法などにも適用できる。
【０１６５】
また、前記実施例の製造方法で製造された液晶表示パネルを駆動すると、たとえば、図２０に示したように、残像のレベルが低減するものの、完全にゼロにならないこともある。そのため、前記実施例の製造方法で製造された液晶表示パネルを駆動するときには、たとえば、ＤＣオフセット電圧を階調電圧に付加して駆動させてもよい。このようにすることで、残像のレベルをさらに低減することができる。またこのとき、一組のマザーガラスから得られる複数枚の液晶表示パネルは、絶縁層の膜厚分布によらず、残像のレベルが概ね等しい。そのため、ＤＣオフセット電圧を階調電圧に付加して当該複数枚の液晶表示パネルを駆動させる場合、第１の駆動回路の調整が容易になる。
【符号の説明】
【０１６６】
１ 液晶表示パネル
２ 第１の駆動回路
３ 第２の駆動回路
４ 制御回路
５ ＴＦＴ基板
６ 対向基板
ＧＬ 走査信号線
ＤＬ 映像信号線
ＰＸ 画素電極
ＣＴ 共通電極
５０１ 第１の絶縁基板
５０２ 保持容量線
５０３ 第１の絶縁層
５０４ 半導体層
５０５ ソース電極
５０６ 第２の絶縁層
５０７ 第１の配向膜
６０１ 第２の絶縁基板
６０２ ブラックマトリクス
６０３ カラーフィルタ
６０４ 平坦化層
６０５第２の配向膜
７ 液晶層
８ 第１の偏光板
９ 第２の偏光板
１０ ＴＦＴ素子
１１ マザーガラス
【技術分野】
【０００１】
本発明は、液晶表示装置およびその製造方法に関し、特に、多面取りで液晶表示パネルを製造する方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型のＴＦＴ液晶表示装置（以下、単に液晶表示装置という。）は、たとえば、液晶テレビ、パーソナルコンピュータ用の液晶ディスプレイ、携帯電話端末などの携帯型電子機器の液晶ディスプレイとして広く用いられている。
【０００３】
液晶表示装置は、一対の基板の間に液晶材料を封入した液晶表示パネルを有し、当該液晶表示パネルの表示領域は、ＴＦＴ素子、画素電極、共通電極、および液晶層（液晶材料）を有する画素の集合でなる。また、アクティブマトリクス型の場合、液晶表示パネルは、複数の走査信号線および複数の映像信号線を有する。
【０００４】
このとき、各画素のＴＦＴ素子は、ソースが画素電極と接続しており、ドレインが複数の映像信号線のうちの１本と接続している。また、各画素のＴＦＴ素子は、ゲート電極が複数の走査信号線のうちの１本と接続している。
【０００５】
液晶表示装置では、画素電極と共通電極との電位差によって各画素における光の透過量または反射量あるいはその両方を制御して映像や画像を表示する。このとき、液晶表示装置では、複数の走査信号線のうちの１本の走査信号線にゲート電極が接続している複数のＴＦＴ素子をオンにし、各映像信号線に加えられている映像信号（階調電圧）を当該ＴＦＴ素子を介して画素電極に書き込む、という動作が繰り返し行われる。
【０００６】
またこのとき、液晶表示装置では、あらかじめ定められたフレーム期間毎に各画素の極性、言い換えると画素電極の電位と共通電極の電位との高低の関係を反転させながら、映像や画像を表示する。
【０００７】
ところで、従来の液晶表示装置では、たとえば、走査信号線に加えた走査信号の波形に生じる歪み（なまり）に起因する残像が発生しやすい。この走査信号の波形の歪みによる残像は、一般に、走査信号線の信号入力端から遠い部分で発生しやすいことが知られている。このような走査信号の波形の歪みによる残像を低減する方法としては、たとえば、走査信号線の信号入力端から遠ざかるにつれて、ＴＦＴ素子のゲート電極とソース電極との間に形成される寄生容量Ｃgsを大きくする方法が提案されている（たとえば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−０９３８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
液晶表示パネルを製造するときには、通常、一組のマザーガラスを用いて複数枚の液晶表示パネルを一括して製造する多面取りと呼ばれる方法をとることが多い。
【００１０】
一組のマザーガラスを用いて４枚の液晶表示パネルを製造する、いわゆる４面取りの場合は、一方のマザーガラスに設定された４つの領域のそれぞれに、複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極などを有する回路（薄膜積層体）を形成する。
【００１１】
このとき、前記回路は、導電膜または半導体膜をエッチングする工程と、絶縁膜を形成する工程とを、所定の順序で行って形成する。
【００１２】
またこのとき、絶縁膜は、通常、ＣＶＤ法などの成膜法を用いて、マザーガラスの回路形成面全体に形成する。そのため、マザーガラス上に形成された絶縁膜の膜厚は、当該マザーガラスの中央部分が最も厚く、中心から遠ざかるにつれて同心円的に薄くなっていくような分布になる。
【００１３】
４面取りの場合、マザーガラスの前記４つの領域に形成される回路は、通常、並進対称性を有する。したがって、一組のマザーガラスから得られる４枚の液晶表示パネルは、絶縁膜の膜厚分布が異なる。
【００１４】
ところで、走査信号線は、回路的に見ると、複数の配線抵抗と複数の配線容量とを有する。走査信号線の配線容量には、たとえば、ＴＦＴ素子のソース電極や画素電極との間で形成される寄生容量Ｃgsや、映像信号線との間で形成される寄生容量などがある。これらの寄生容量は、たとえば、走査信号線と他の導電層との間に介在する絶縁層の厚さによって変化する。そのため、１枚の液晶表示パネルにおいて寄生容量に関わる絶縁層の膜厚に分布（傾斜）があると、各走査信号線の配線容量の大きさには、絶縁層の膜厚分布に応じた違いが生じる。このように、各走査信号線の配線容量の大きさに違いが生じると、各走査信号線の時定数に違いが生じる。その結果、１枚の液晶表示パネルに形成された各走査信号線における走査信号の波形の歪み方（信号遅延）が異なってしまう。
【００１５】
したがって、各画素の寄生容量Ｃgsの大きさを調整することで走査信号の波形の歪みによる残像を防ぐ場合は、絶縁膜の膜厚分布を考慮して、たとえば、各ＴＦＴ素子におけるゲート電極（走査信号線）とソース電極との重畳面積や、ゲート電極（走査信号線）と画素電極との平面距離などを補正することが望まれる。
【００１６】
また、一組のマザーガラスから得られる複数枚の液晶表示パネルは、前述のように、絶縁膜の膜厚分布が異なる。そのため、一組のマザーガラスから得られる複数枚の液晶表示パネルでは、各走査信号線における走査信号の波形の歪み方に違いが生じる。
【００１７】
したがって、液晶表示パネルを多面取りで製造する場合、一組のマザーガラスから得られる個々の液晶表示パネルにおける残像を低減するとともに、複数枚の液晶表示パネル間における残像のレベル（強さの度合い）を均一化するには、面付け位置（回路を形成する領域）毎に、異なる補正をすることが望まれる。
【００１８】
また、ＣＶＤ法などの成膜法で絶縁膜を形成する場合は、使用するＣＶＤ装置によって、たとえば、マザーガラスの中心からの距離と膜厚の減少率との関係が異なることが多い。したがって、ある１組のレイアウトデータに基づき、異なる製造ラインで製造された複数枚の液晶表示パネル間における残像のレベルを均一化するには、使用するＣＶＤ装置における膜厚分布を考慮し、たとえば、製造ライン毎に異なる補正をすることが望まれる。
【００１９】
しかしながら、寄生容量Ｃgsの大きさと関わりがある走査信号線やソース電極は、通常、導電膜をエッチングして形成する。導電膜をエッチングするときには、当該導電膜の上に形成した感光性材料膜を露光、現像して、所定のパターンのレジスト（エッチングレジスト）を形成する。このとき、従来の液晶表示パネルの製造方法では、導電膜の上に形成した感光性材料膜を、通常、フォトマスクを有する露光装置で露光する。
【００２０】
フォトマスクを有する露光装置で、導電膜の上に形成した感光性材料膜を露光する場合、絶縁膜の膜厚分布に応じて、ゲート電極（走査信号線）とソース電極との重畳面積や、ゲート電極（走査信号線）と画素電極との平面距離などを補正すると、たとえば、面付け位置毎、製造ライン毎に露光パターンが異なるフォトマスクを作成する必要がある。そのため、従来の多面取りの液晶表示パネルの製造方法では、個々の液晶表示パネルにおける残像を低減するとともに、複数枚の液晶表示パネル間における残像の度合いを均一化することが難しく、製造効率が悪くなるという問題があった。
【００２１】
本発明の目的は、個々の液晶表示パネルにおける残像を低減するとともに、複数枚の液晶表示パネル間における残像のレベルを均一化することが容易な液晶表示パネルの製造方法を提供することにある。
【００２２】
本発明の他の目的は、絶縁膜の膜厚分布によらず、走査信号の波形の歪みに起因する残像が低減されている液晶表示パネルを提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００２５】
（１）ＴＦＴ基板と対向基板との間に液晶材料が封入された液晶表示パネルを有し、前記ＴＦＴ基板は、複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極を有し、前記複数のＴＦＴ素子は、ゲート電極が前記複数の走査信号線のうちの１本の走査信号線に接続し、ドレイン電極が前記複数の映像信号線のうちの１本の映像信号線に接続しており、かつ、ＴＦＴ素子毎に、前記ゲート電極が接続している前記走査信号線と前記ドレイン電極が接続している前記映像信号線との組み合わせが異なる液晶表示装置であって、前記ＴＦＴ素子のソース電極は、走査信号線と重畳している部分としていない部分とを有し、１本の前記走査信号線に接続している複数のＴＦＴ素子は、当該走査信号線の信号入力端からの距離と前記ソース電極と前記走査信号線との重畳領域の面積との関係が、単調減少の関係である液晶表示装置。
【００２６】
（２）前記（１）の液晶表示装置において、１本の前記映像信号線に接続している複数のＴＦＴ素子は、当該映像信号線の信号入力端からの距離と前記ソース電極と前記走査信号線との重畳領域の面積との関係が、単調減少の関係である液晶表示装置。
【００２７】
（３）ＴＦＴ基板を形成する工程と、対向基板を形成する工程と、前記ＴＦＴ基板と前記対向基板とを貼り合わせるとともに液晶材料を封入して液晶表示パネルを形成する工程とを有し、前記ＴＦＴ基板を形成する工程は、あらかじめ用意されたレイアウトデータに基づいて複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極を形成する液晶表示装置の製造方法であって、前記複数のＴＦＴ素子のソース電極は、前記画素電極と接続し、かつ、前記走査信号線と重畳させる部分とさせない部分とを有し、前記ＴＦＴ基板を形成する工程は、前記複数の走査信号線を形成する第１の工程と、前記第１の工程の後、第１の絶縁層を形成する第２の工程と、前記第１の絶縁層の上に、前記ＴＦＴ素子の半導体層、前記複数の映像信号線、および前記ＴＦＴ素子のソース電極を形成する第３の工程を有し、前記第１の工程は、導電膜を形成する工程と、前記導電膜の上に感光性材料膜を形成する工程と、前記感光性材料膜を露光、現像する工程と、現像した前記感光性材料膜をマスクにして前記導電膜の不要な部分を除去する工程を有し、前記感光性材料膜の露光は、前記レイアウトデータに基づいて作成される描画データによる数値制御で露光パターンを生成する空間光変調素子を有する露光装置を用いて行い、前記描画データは、前記レイアウトデータにおける前記走査信号線のうちの、前記ソース電極と重畳させる部分の形状が、前記第２の工程で形成される前記第１の絶縁層の膜厚の分布に応じた面積になるように補正して作成する液晶表示装置の製造方法。
【００２８】
（４）前記（３）の液晶表示装置の製造方法において、前記ＴＦＴ基板を形成する工程は、１枚のマザー基板を用いて複数枚のＴＦＴ基板を一括して形成し、前記第１の工程で行う前記感光性材料膜の露光は、前記マザー基板上における前記ＴＦＴ基板の位置毎に、異なる前記描画データを用いて行う液晶表示装置の製造方法。
【発明の効果】
【００２９】
本発明の液晶表示装置の製造方法によれば、個々の液晶表示パネルにおける残像を低減するとともに、複数枚の液晶表示パネル間における残像のレベルを均一化することが容易である。
【００３０】
また、本発明の液晶表示装置によれば、液晶表示パネルの絶縁膜の膜厚分布によらず、走査信号の波形の歪みに起因する残像が低減される。
【図面の簡単な説明】
【００３１】
【図１】液晶表示装置の概略構成の一例を示す模式ブロック図である。
【図２】ＴＦＴ基板における画素の平面構成の一例を示す模式平面図である。
【図３】図２のＡ−Ａ’線における液晶表示パネルの断面構成の一例を示す模式断面図である。
【図４】図２および図３に示した画素の模式等価回路図である。
【図５】走査信号線の模式等価回路図である。
【図６】走査信号線の信号入力端からの距離が異なる２つの画素における画素電極の電位の変動の様子の一例を示す模式図である。
【図７】４面取りの場合のＴＦＴ基板として切り出す領域と絶縁層の膜厚分布との関係の一例を示す模式平面図である。
【図８】図７の領域ＡＲ１に形成された走査信号線および領域ＡＲ２に形成された走査信号線における走査信号の遅延量の一例を示す模式図である。
【図９】図７の領域ＡＲ１のＴＦＴ基板を有する液晶表示パネルおよび領域ＡＲ２のＴＦＴ基板を有する液晶表示パネルにおける最適なＶcom値の分布の一例を示す模式図である。
【図１０】図７の領域ＡＲ１のＴＦＴ基板を有する液晶表示パネルおよび領域ＡＲ２のＴＦＴ基板を有する液晶表示パネルにおける残像の傾向を示す模式図である。
【図１１】信号入力端からの距離と寄生容量Ｃgsの大きさとの関係を示す模式図である。
【図１２】寄生容量Ｃgsの調整方法の一例を示す模式図である。
【図１３】領域ＡＲ１に形成されたＴＦＴ基板における信号入力端の位置と絶縁層の膜厚分布との関係を示す模式平面図である。
【図１４】領域ＡＲ１に形成されたＴＦＴ基板における絶縁層の膜厚の変動量の一例を示す模式図である。
【図１５】図１３に示した３本の走査信号線に接続している画素の寄生容量Ｃgsの補正量の一例を示す模式図である。
【図１６】補正後のレイアウトデータにおける４隅の画素の補正パターンの一例を示す模式図である。
【図１７】領域ＡＲ２に形成されたＴＦＴ基板における信号入力端の位置と絶縁層の膜厚分布との関係を示す模式平面図である。
【図１８】図１７に示した映像信号線に接続している画素の寄生容量Ｃgsの補正量の一例を示す模式図である。
【図１９】補正後のレイアウトデータにおける４隅の画素の補正パターンの一例を示す模式図である。
【図２０】本実施例の製造方法の作用効果の一例を示す模式図である。
【図２１】本実施例の液晶表示パネルの製造方法の主要部を説明するための模式フロー図である。
【発明を実施するための形態】
【００３２】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００３３】
図１乃至図３は、本発明に関わる液晶表示装置の概略構成の一例を説明するための模式図である。
図１は、液晶表示装置の概略構成の一例を示す模式ブロック図である。図２は、ＴＦＴ基板における画素の平面構成の一例を示す模式平面図である。図３は、図２のＡ−Ａ’線における液晶表示パネルの断面構成の一例を示す模式断面図である。
【００３４】
本発明に関わる液晶表示装置は、たとえば、図１に示すように、液晶表示パネル１、第１の駆動回路２、第２の駆動回路３、および制御回路４を有する。また、本発明に関わる液晶表示装置は、そのほかに、たとえば、バックライトユニットなどを有する。
【００３５】
液晶表示パネル１は、ＴＦＴ基板５と対向基板６との間に液晶材料が封入された表示パネルである。また、液晶表示パネル１は、アクティブマトリクス型であり、ＴＦＴ基板５は、複数の走査信号線ＧＬおよび複数の映像信号線ＤＬを有する。また、液晶表示パネル１の表示領域は、ＴＦＴ素子、画素電極、共通電極、および液晶層（液晶材料）を有する画素の集合でなる。
【００３６】
ＴＦＴ基板５は、たとえば、図２および図３に示すように、ガラス基板などの第１の絶縁基板５０１、第１の絶縁基板５０１の液晶層７と対向する面に形成された第１の薄膜積層体、および第１の偏光板８を有する。
【００３７】
第１の薄膜積層体は、走査信号線ＧＬ、保持容量線５０２、第１の絶縁層５０３、ＴＦＴ素子の半導体層５０４、映像信号線ＤＬ、ＴＦＴ素子のソース電極５０５、第２の絶縁層５０６、画素電極ＰＸ、および第１の配向膜５０７などを有する。
【００３８】
一方、対向基板６は、たとえば、図３に示すように、ガラス基板などの第２の絶縁基板６０１、第２の絶縁基板６０１の液晶層７と対向する面に形成された第２の薄膜積層体、および第２の偏光板９を有する。
【００３９】
第２の薄膜積層体は、ブラックマトリクス６０２、カラーフィルタ６０３、平坦化層６０４、共通電極ＣＴ、および第２の配向膜６０５などを有する。
【００４０】
第１の駆動回路２は、各画素の画素電極ＰＸに加える階調電圧を生成し、各映像信号線ＤＬに出力する回路であり、一般に、データドライバなどと呼ばれている。また、第２の駆動回路３は、第１の駆動回路２から各映像信号線ＤＬに加えられた階調電圧を書き込む画素（画素電極ＰＸ）を選択するための走査信号を生成し、各走査信号線ＧＬに出力する回路であり、一般に、ゲートドライバ、走査ドライバなどと呼ばれている。また、制御回路４は、第１の駆動回路２の動作、第２の駆動回路３の動作、および共通電極ＣＴに加える電圧などの制御をする回路であり、一般に、ＴＦＴコントローラ、Ｔ−ＣＯＮなどと呼ばれている。
【００４１】
本発明に関わる液晶表示装置の動作は、基本的には、従来の液晶表示装置と同じでよい。そのため、第１の駆動回路２、第２の駆動回路３、および制御回路４の具体的な構成や、液晶表示装置の動作に関する説明は省略する。
【００４２】
図４乃至図６は、従来の液晶表示装置における残像の発生要因の一例を説明するための模式図である。
図４は、図２および図３に示した画素の模式等価回路図である。図５は、走査信号線の模式等価回路図である。図６は、走査信号線の信号入力端からの距離が異なる２つの画素における画素電極の電位の変動の様子の一例を示す模式図である。
【００４３】
図２および図３に示した画素の等価回路は、たとえば、図４のように表すことができ、ＴＦＴ素子１０、画素容量ＣLC、および保持容量ＣSTGを有する。
【００４４】
ＴＦＴ素子１０は、ゲート電極が走査信号線ＧＬに接続しており、ドレイン電極が映像信号線ＤＬに接続している。また、ＴＦＴ素子１０のソース電極５０５は、画素電極ＰＸに接続している。このとき、ＴＦＴ素子１０のソースとドレインとは、映像信号線ＤＬの電位と画素電極ＰＸの電位との高低の関係によって決まるが、本明細書では、映像信号線ＤＬに接続しているほうをドレインと呼び、画素電極ＰＸに接続しているほうをソースと呼ぶ。
【００４５】
画素容量ＣLCは、画素電極ＰＸ、共通電極ＣＴ、および液晶層７により形成される容量であり、液晶容量などと呼ぶこともある。画素容量ＣLCは、画素電極ＰＸと共通電極ＣＴとの電位差に応じて液晶層７の配向状態が変化する。これにより、バックライトユニットからの光の透過光量が制御される。
【００４６】
保持容量ＣSTGは、画素電極ＰＸ、保持容量線５０２、および介在する絶縁層（第１の絶縁層５０３および第２の絶縁層５０６）により形成される容量であり、補助容量、蓄積容量などと呼ぶこともある。保持容量ＣSTGは、ＴＦＴ素子１０がオフの期間の画素電極ＰＸの電位を保持するための容量である。なお、保持容量ＣSTGの形成方法には、種々の方法がある。
【００４７】
また、図２および図３に示したような構成の画素は、画素容量ＣLCおよび保持容量ＣSTGの他に、たとえば、寄生容量Ｃgsを有する。寄生容量Ｃgsは、ＴＦＴ素子１０のゲート電極（走査信号線ＧＬ）とソース電極５０５との間で形成される容量である。また、図２および図３に示したような構成の画素は、そのほかにも、たとえば、ＴＦＴ素子１０のゲート電極（走査信号線ＧＬ）とドレイン電極（映像信号線ＤＬ）との間に形成される寄生容量なども有する。
【００４８】
寄生容量は、画素容量ＣLCおよび保持容量ＣSTGとは異なり、画素の動作（透過光量の制御）には不要な容量である。しかしながら、ＴＦＴ基板５の構成上、これらの寄生容量が形成されることは避けられない。
【００４９】
このように、アクティブマトリクス型の液晶表示装置では、走査信号線ＧＬを一方の電極とする寄生容量Ｃgsなどが形成される。また、走査信号線ＧＬは、たとえば、アルミニウムなどの金属で形成されており、電気抵抗を有する。
【００５０】
したがって、１本の走査信号線ＧＬは、回路的に見ると、たとえば、図５に示すように、複数の配線抵抗Ｒｍ（ｍ＝１，２，３，…，Ｍ）と複数の配線容量（寄生容量）Ｃｐｍとを有する。そのため、第２の駆動回路３から走査信号線ＧＬに加えた走査信号の波形には、配線抵抗Ｒｍおよび配線容量Ｃｐｍによる歪みが生じる。また、この走査信号の波形の歪みは、走査信号線ＧＬの信号入力端から遠くなるほど大きくなる。なお、図５において、１つの配線抵抗Ｒｍは、１画素分の配線抵抗であり、１つの配線容量Ｃｐｍは１画素分の寄生容量の合成容量である。
【００５１】
バックライトユニットを有する液晶表示装置では、各画素における光の透過光量を制御することで、バックライトユニットからの光（面状光線）を変調し、映像や画像を表示する。このとき、光の透過光量は、画素電極ＰＸと共通電極ＣＴとの電位差によって制御する。またこのとき、一般的な液晶表示装置では、画素電極ＰＸに加える階調電圧の極性、すなわち画素電極ＰＸの電位と共通電極ＣＴの電位との高低の関係を、あらかじめ定められたフレーム期間毎（たとえば、１フレーム期間毎）に反転させることで、フリッカや残像などの発生を抑えている。
【００５２】
しかしながら、従来の液晶表示装置では、たとえば、上記の走査信号の波形の歪みや寄生容量Ｃgsなどの影響による残像が発生する。
【００５３】
図２および図３に示したような構成の画素を有する従来の液晶表示装置において、走査信号線ＧＬの信号入力端からの距離が異なる２つの画素の画素電極ＰＸに同じ電位ＶＫの階調電圧を書き込む場合、ゲート電極の電位および画素電極ＰＸの電位は、それぞれ、たとえば、図６に示すような時間変化をする。
【００５４】
なお、図６において、左側のＶG1、ＶDL1、およびＶPX1は、それぞれ、信号入力端から近い位置にある第１の画素Ｕ１のゲート電極の電位、ドレイン電極（映像信号線ＤＬ）の電位、および画素電極ＰＸの電位の時間変化を示す波形である。また、図６において、右側のＶG2、ＶDL2、およびＶPX2は、それぞれ、信号入力端から遠い位置にある第２の画素Ｕ２のゲート電極の電位、ドレイン電極（映像信号線）の電位、および画素電極ＰＸの電位の時間変化を示す波形である。また、図６において、Ｖcom１およびＶcom２は、それぞれ、第１の画素ＰＸ１および第２の画素ＰＸ２における最適コモン電圧である。なお、最適コモン電圧とは、画素電極ＰＸと共通電極ＣＴの電位差が設計段階で定められた所定の値ΔＶになるようにするためのコモン電圧のことである。
【００５５】
アクティブマトリクス型の液晶表示装置において、画素の透過光量を制御するときには、ＴＦＴ素子１０をオンにする期間と同期させてドレイン電極に階調電圧を加え、当該階調電圧を画素電極ＰＸに書き込む。
【００５６】
第２の駆動回路３から走査信号線ＧＬに加わる走査信号の波形は、たとえば、図６に点線で示したような矩形である。しかしながら、走査信号線ＧＬに加えられた走査信号には、前述のように、信号入力端からの距離に応じた歪み（遅延）が生じる。このとき、第１の画素Ｕ１のゲート電極および第２の画素Ｕ２のゲート電極の電位は、それぞれ、波形ＶG1および波形ＶG2のような時間変化をする。すなわち、第２の画素Ｕ２のゲート電極に加わる走査信号の波形ＶG2は、第１の画素Ｕ１のゲート電極に加わる走査信号の波形ＶG1よりも歪みが大きくなる。
【００５７】
また、第１の画素Ｕ１のドレイン電極に加わる階調電圧の電位および第２の画素Ｕ２のドレイン電極に加わる階調電圧の電位は、それぞれ、波形ＶDL1および波形ＶDL2のような時間変化をする。すなわち、第１の画素Ｕ１のドレイン電極の電位および第２の画素Ｕ２のドレイン電極の電位は、それぞれ、ゲート電極の電位が上昇するタイミングと同期して、所定の電位ＶＫに変化する。
【００５８】
このとき、第１の画素Ｕ１の画素電極ＰＸの電位および第２の画素Ｕ２の画素電極ＰＸの電位は、それぞれ、波形ＶPX1および波形ＶPX2のような時間変化をする。すなわち、第１の画素Ｕ１の画素電極ＰＸの電位および第２の画素Ｕ２の画素電極ＰＸの電位は、それぞれ、ＴＦＴ素子１０がオンからオフに切り替わる時点、言い換えるとゲート電極の電位の下降が始まる時点で、それぞれ、ドレイン電極（階調電圧）の電位ＶＫと概ね同じ電位になる。
【００５９】
また、液晶表示パネル１における画素の構成が、図２および図３に示したような構成である場合は、ＴＦＴ素子１０がオンからオフに切り替わるときに、たとえば、上記の寄生容量Ｃgsを介した飛び込み電圧の影響により、画素電極ＰＸの電位に変動が生じる。このＴＦＴ素子１０がオンからオフに切り替わるときに生じる画素電極ＰＸの電位の変動量は、一般に、フィードスルー電圧と呼ばれる。
【００６０】
フィードスルー電圧の大きさは、通常、走査信号線ＧＬの信号入力端から遠い画素ほど小さくなる。そのため、第２の画素Ｕ２におけるフィードスルー電圧ＶFT2は、第１の画素Ｕ１におけるフィードスルー電圧ＶFT1よりも小さくなる。
【００６１】
したがって、第１の画素Ｕ１と第２の画素Ｕ２とでは、画素電極ＰＸと共通電極ＣＴとの電位差を所定の値ΔＶにするためのコモン電圧（最適コモン電圧Ｖcom１，Ｖcom２）の電位が異なる。また、１本の走査信号線ＧＬには、多数の画素のＴＦＴ素子１０が接続しており、それらの画素におけるフィードスルー電圧の大きさは、走査信号線ＧＬの信号入力端からの距離によって異なる。そのため、これらの画素の画素電極ＰＸに電位ＶＫの階調電圧を書き込む場合、各画素における最適コモン電圧の電位は、走査信号線ＧＬの信号入力端からの距離によって異なる。
【００６２】
しかしながら、共通電極ＣＴに加えるコモン電圧Ｖcomは、ある所定の電位である。そのため、複数の画素に電位ＶＫの階調電圧を書き込む場合、各画素における最適コモン電圧と、共通電極ＣＴに加わっているコモン電圧Ｖcomとの電位差に違いが生じ、ある領域では電位差が小さくなり、別の部分では電位差が大きくなる。そして、従来の液晶表示装置では、この最適コモン電圧と共通電極ＣＴに加わっているコモン電圧Ｖcomとの電位差に相当する電圧が直流成分となり、残像が発生する。
【００６３】
なお、液晶表示装置における残像の発生要因には、上記の直流成分以外にも種々の要因があるが、以下の説明における残像は、上記の直流成分により生じる残像のこととする。
【００６４】
このような残像を低減する方法としては、従来、たとえば、前述の直流成分をキャンセルする電圧（ＤＣオフセット電圧）を階調電圧に付加する方法や、各画素におけるフィードスルー電圧の差が小さくなるように寄生容量Ｃgsの大きさを調整する方法が知られている。
【００６５】
ところで、液晶表示パネル１を製造するときには、通常、１組のマザーガラスを用いて複数枚の液晶表示パネル１を一括製造する多面取りと呼ばれる方法がとられる。
【００６６】
液晶表示パネル１を多面取りで製造する場合は、１組のマザーガラスのうちの一方のマザーガラスに設定された複数の領域のそれぞれに、たとえば、走査信号線ＧＬ、映像信号線ＤＬ、ＴＦＴ素子１０、および画素電極ＰＸなどを有する回路（第１の薄膜積層体）を形成する。
【００６７】
このとき、１枚のマザーガラス１１に設定されたそれぞれの領域に、たとえば、ある１つのレイアウトデータに基づいて第１の薄膜積層体を形成すると、当該マザーガラス１１から切り出されたＴＦＴ基板５を有する複数枚の液晶表示パネル１は、同じ条件で駆動させたときに生じる残像の傾向が概ね等しくなると考えられる。しかしながら、従来の多面取りの製造方法では、１組のマザーガラスから切り出された複数枚の液晶表示パネル１を同じ条件で駆動させたときに、それぞれの液晶表示パネル１における残像の傾向に違いが生じる。なお、残像の傾向というのは、走査信号線ＧＬや映像信号線ＤＬの信号入力端の位置と残像が強く出る位置との関係や、残像のレベル（強さの度合い）のことである。
【００６８】
したがって、上記のようにＤＣオフセット電圧を階調電圧を付加したり、寄生容量Ｃgsの大きさを調節したりして残像を抑制する場合は、液晶表示パネル１毎に異なる残像の傾向を考慮する必要がある。
【００６９】
液晶表示パネル１を４面取りで製造する場合、１組のマザーガラスから得られる４枚の液晶表示パネル１における残像の傾向には、以下のような関係がある。
【００７０】
図７乃至図１０は、多面取りで製造した複数枚の液晶表示パネルに生じる残像の傾向とレベルの違いを説明するための模式図である。
図７は、４面取りの場合のＴＦＴ基板として切り出す領域と絶縁層の膜厚分布との関係の一例を示す模式平面図である。図８は、図７の領域ＡＲ１に形成された走査信号線および領域ＡＲ２に形成された走査信号線における走査信号の遅延量の一例を示す模式図である。図９は、図７の領域ＡＲ１のＴＦＴ基板を有する液晶表示パネルおよび領域ＡＲ２のＴＦＴ基板を有する液晶表示パネルにおける最適なＶcom値の分布の一例を示す模式図である。図１０は、図７の領域ＡＲ１のＴＦＴ基板を有する液晶表示パネルおよび領域ＡＲ２のＴＦＴ基板を有する液晶表示パネルにおける残像の傾向を示す模式図である。
【００７１】
液晶表示パネル１を４面取りで製造する場合は、たとえば、図７に示すように、１組のマザーガラスのうちの一方のマザーガラス１１に４つの領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４が設定され、当該４つの領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４のそれぞれに、たとえば、走査信号線ＧＬ、映像信号線ＤＬ、ＴＦＴ素子１０、および画素電極ＰＸなどを有する回路（第１の薄膜積層体）が形成される。
【００７２】
また、ある１つのレイアウトデータに基づいて４つの領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４のそれぞれに第１の薄膜積層体を形成したときには、通常、当該４つの領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４に形成される回路が並進対称性を有する。
【００７３】
しかしながら、多面取りの製造方法において第１の絶縁層５０３などの絶縁層を形成するときには、通常、ＣＶＤ法などの成膜法でマザーガラス１１の表面全体に形成する。このとき、マザーガラス１１に形成（成膜）される絶縁層の膜厚は、図７に二点差線で示したような、マザーガラス１１の中心部分が最も厚くなり、中心から遠ざかるにつれて同心円状に徐々に薄くなっていく同心円状の分布になる。そのため、４つの領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４のそれぞれに形成された第１の薄膜積層体は、走査信号線ＧＬの信号入力端および映像信号線ＤＬの信号入力端の位置と、絶縁層の膜厚分布との関係に違いがある。
【００７４】
液晶表示パネル１を製造するときに使用するレイアウトデータでは、通常、各画素におけるソース電極５０５の寸法や、走査信号線ＧＬとソース電極５０５との重畳領域の面積などが同じ値である。そのため、１枚のＴＦＴ基板５における絶縁層の膜厚に二次元的な分布があると、各画素の寄生容量Ｃgsの大きさには、絶縁層の膜厚分布を反映する違いが生じる。
【００７５】
また、領域ＡＲ１に形成された走査信号線ＧＬと領域ＡＲ２に形成された走査信号線ＧＬとでは、信号入力端から他端に向かって見たときの配線容量の大きさの組み合わせ、すなわち時定数が異なる。したがって、領域ＡＲ１に形成された走査信号線ＧＬと領域ＡＲ２に形成された走査信号線ＧＬとでは、たとえば、図８に示すように、信号入力端からの距離と走査信号の遅延量との関係に違いが生じる。なお、図８は、横軸が信号入力端からの距離の相対値、縦軸が走査信号の遅延量のグラフである。また、図８のグラフの縦軸は、上にいくほど遅延量が大きくなる。また、図８の曲線Ｆ１および曲線Ｆ２は、それぞれ、領域ＡＲ１に形成された走査信号線ＧＬにおける走査信号の遅延量、および領域ＡＲ２に形成された走査信号線ＧＬにおける走査信号の遅延量を示している。また、図８の区間ＤＡｘは、走査信号線ＧＬのうちの表示領域を通る部分である。
【００７６】
またさらに、１枚のＴＦＴ基板５に形成された絶縁層の膜厚に二次元的な分布があると、それぞれの走査信号線における信号入力端からの距離と走査信号の遅延量との関係にも違いが生じる。
【００７７】
液晶表示パネル１の残像と関係があるフィードスルー電圧の大きさは、主として、寄生容量Ｃgsの大きさと、寄生容量Ｃgsの大きさによる走査信号の遅延量（ゲート電極の電位の波形の歪み）によって決まる。また、寄生容量Ｃgsの大きさは、絶縁層の厚さによって変化する。
【００７８】
したがって、ある１つのレイアウトデータに基づいて４面取りで製造した４枚の液晶表示パネル１を同じ条件で駆動させると、残像の傾向に違いが生じる。このとき、４枚の液晶表示パネル１の残像にどのような傾向があるかについては、後述する。
【００７９】
液晶表示パネル１を駆動させたときに生じる残像のレベルは、たとえば、最低階調（たとえば、黒）で表示するときの最適コモン電圧ＶcomＢと、最高階調（たとえば、白）で表示するときの最適コモン電圧ＶcomＷとの差で定義される。
【００８０】
ところで、絶縁層の膜厚に二次元的な分布があるＴＦＴ基板５の液晶表示パネル１は、走査信号の遅延量と寄生容量Ｃgsの大きさとの組み合わせが画素毎に異なる。そのため、１枚の液晶表示パネル１における最適コモン電圧ＶcomＢ，ＶcomＷは、画素毎に異なる。
【００８１】
そこで、本願発明者らは、まず、液晶表示パネル１毎に、最低階調で表示するときの最適コモン電圧ＶcomＢの面内分布と、最高階調で表示するときの最適コモン電圧ＶcomＷの面内分布とを調べた。
【００８２】
このとき、領域ＡＲ１に形成された回路（ＴＦＴ基板５）を有する第１の液晶表示パネル１と、領域ＡＲ２に形成された回路（ＴＦＴ基板５）を有する第２の液晶表示パネル１とでは、最適コモン電圧ＶcomＢ，ＶcomＷの面内分布に、たとえば、図９に示したような違いが生じる。
【００８３】
なお、図９の縦軸は、１枚の液晶表示パネル１における共通電極ＰＸの電位の最適値の最大値と最小値との差である。また、図９の点Ｐ１および点Ｐ２は、それぞれ、第１の液晶表示パネル１の各画素における最適コモン電圧ＶcomＢの最大値と最小値の差および最適コモン電圧ＶcomＷの最大値と最小値の差である。また、図９の点Ｐ３および点Ｐ４は、それぞれ、第２の液晶表示パネル１の各画素における最適コモン電圧ＶcomＢの最大値と最小値の差および最適コモン電圧ＶcomＷの最大値と最小値の差である。また、図９の点Ｐ５および点Ｐ６は、それぞれ、４枚の液晶表示パネル１における最適コモン電圧ＶcomＢの最大値と最小値の差の平均値および最適コモン電圧ＶcomＷの最大値と最小値の差の平均値である。
【００８４】
液晶表示パネル１を駆動させたときに生じる残像のレベルは、たとえば、図９に示した最適コモン電圧ＶcomＢの差と最適コモン電圧ＶcomＷの差との差ΔＳに相当する。そのため、第１の液晶表示パネル１と、第２の液晶表示パネル１とでは、第１の液晶表示パネル１のほうが残像のレベルが大きくなる。
【００８５】
また、第１の液晶表示パネル１および第２の液晶表示パネル１について、走査信号線ＧＬの延伸方向に並んでいる各画素における走査信号線ＧＬの信号入力端からの距離と、最適コモン電圧ＶcomＢ，ＶcomＢの差との関係を調べると、たとえば、図１０に示すような関係になる。
【００８６】
なお、図１０は、横軸が画素の識別子ｍ、縦軸が最適コモン電圧ＶcomＢ，ＶcomＷの差を示すグラフであり、縦軸は上に行くほど値が大きくなる。また、図１０の横軸の識別子ｍは、１本の走査信号線ＧＬに接続しているＭ個の画素（ＴＦＴ素子１０）を区別する整数値であり、走査信号線ＧＬの信号入力端に最も近い画素から順に、１，２，３，・・・，Ｍとしている。
【００８７】
また、図１０の曲線Ｆ３は、第１の液晶表示パネル１における走査信号線ＧＬの信号入力端からの距離と、最適コモン電圧ＶcomＢ，ＶcomＷの差との関係を示す分布曲線である。また、図１０の曲線Ｆ４は、第２の液晶表示パネル１における走査信号線ＧＬの信号入力端からの距離と、最適コモン電圧ＶcomＢ，ＶcomＷの差との関係を示す分布曲線である。また、図１０の曲線Ｆ５は、絶縁層の膜厚が面内で均一な液晶表示パネル（以下、レイアウトデータ通りの液晶表示パネルという）における走査信号線ＧＬの信号入力端からの距離と、最適コモン電圧ＶcomＢ，ＶcomＷの差との関係を示す分布曲線である。また、図１０では、曲線Ｆ３、曲線Ｆ４、および曲線Ｆ５の関係をわかりやすくするために上下方向にずらして示している。
【００８８】
また、図１０に示した曲線Ｆ３、曲線Ｆ４、および曲線Ｆ５は、それぞれ、第１の液晶表示パネル１、第２の液晶表示パネル１、およびレイアウトデータ通りの液晶表示パネルを同じ条件で駆動させたときの分布曲線である。
【００８９】
図１０を見ると、第１の液晶表示パネル１および第２の液晶表示パネル１は、同じ条件で駆動したときに、走査信号線ＧＬの信号入力端から遠い画素ほど最適コモン電圧ＶcomＢ，ＶcomＷの差が小さくなる。そのため、第１の液晶表示パネル１および第２の液晶表示パネル１は、走査信号線ＧＬの信号入力端から遠い画素ほど残像のレベルが弱くなる。したがって、第１の液晶表示パネル１と第２の液晶表示パネル１とでは、走査信号線ＧＬの延伸方向で見た残像の傾向が同じ傾向である。
【００９０】
しかしながら、第１の液晶表示パネル１は、信号入力端から最も近い位置にある画素の最適コモン電圧の差と最も遠い位置にある画素の最適コモン電圧の差との差ΔＳ３が、レイアウトデータ通りの液晶表示パネルにおける差ΔＳ５よりも大きくなる。すなわち、第１の液晶表示パネル１は、走査信号線ＧＬの延伸方向で見た残像のレベルが、レイアウトデータ通りの液晶表示パネルよりも強くなる。
【００９１】
これに対し、第２の液晶表示パネル１は、信号入力端から最も近い位置にある画素の最適コモン電圧の差と最も遠い位置にある画素の最適コモン電圧の差との差ΔＳ４が、レイアウトデータ通りの液晶表示パネルにおける差Δ５よりも小さくなる。すなわち、第２の液晶表示パネル１は、走査信号線ＧＬの延伸方向で見た残像のレベルが、レイアウトデータ通りの液晶表示パネルよりも弱くなる。
【００９２】
また、図を用いた詳細な説明は省略するが、第１の液晶表示パネル１および第２の液晶表示パネル２は、映像信号線ＤＬの延伸方向でみたときの残像のレベルが、レイアウトデータ通りの液晶表示パネルとは異なる。
【００９３】
また、図を用いた詳細な説明は省略するが、領域ＡＲ３に形成された回路を有する第３の液晶表示パネル１および領域ＡＲ４に形成された回路を有する第４の液晶表示パネル１についても同様のことが言え、走査信号線ＧＬの延在方向で見たときの残像のレベルや、映像信号線ＤＬの延伸方向でみたときの残像のレベルが、レイアウトデータ通りの液晶表示パネルとは異なる。
【００９４】
以上の結果をまとめると、４面取りで製造された４枚の液晶表示パネル１における残像の傾向は、たとえば、下記の表１のようになる。
【００９５】
【表１】
【００９６】
なお、表１において、ＳＰＥＣｘは走査信号線ＧＬの延在方向で見たときの残像のレベルであり、ＳＰＥＣｙは映像信号線ＤＬの延在方向で見たときの残像のレベルである。また、表１において、丸印はレイアウトデータ通りの液晶表示パネルよりも残像のレベルが弱いことを意味し、×印はレイアウトデータ通りの液晶表示パネルよりも残像のレベルが強いことを意味する。
【００９７】
このように、４面取りで製造された４枚の液晶表示パネル１は、同じ条件で駆動させたときに生じる残像の傾向が異なる。
【００９８】
ＤＣオフセット電圧を階調電圧に付加して残像を抑制する場合は、たとえば、液晶表示パネル１に生じる残像の傾向に合わせて、第１の駆動回路２の階調電圧生成回路を調整する。そのため、４面取りで製造された液晶表示パネル１を有する液晶表示装置の残像を傾向を均一化するには、第１の駆動回路２の調整方法が４通り必要になる。
【００９９】
一方、寄生容量Ｃgsの大きさを調整して残像を抑制する場合は、たとえば、液晶表示パネル１に生じる残像の傾向にあわせて、走査信号線ＧＬとソース電極５０５との重畳領域の面積や、走査信号線ＧＬと画素電極ＰＸとの平面距離などを補正する。そのため、４面取りで製造された液晶表示パネル１を有する液晶表示装置の残像を傾向を均一化するには、１つのレイアウトデータに対して４通りの補正が必要になる。
【０１００】
また、従来の液晶表示パネル１の製造方法において、走査信号線ＧＬ、ソース電極５０５、および画素電極ＰＸなどの導体パターンは、通常、エッチングで形成している。エッチングで導体パターンを形成するときには、マザーガラス１１の表面全体に形成（成膜）された導電膜の上にレジストパターンを形成する。このとき、レジストパターンは、フォトリソグラフィー、すなわち導電膜上に形成した感光性材料膜を露光、現像して形成する。またこのとき、感光性材料膜は、通常、フォトマスクを有する露光装置で露光する。そのため、従来の液晶表示パネル１の製造方法では、レイアウトデータを補正した場合、補正後のレイアウトデータに基づいてフォトマスクを作製する必要がある。したがって、４面取りの製造方法において領域毎に個別に露光する場合は、露光パターンが異なる４枚のフォトマスクを作製する必要がある。また、４面取りの製造方法において４つの領域を一括で露光する場合は、１枚のフォトマスクの４つの領域に、異なる露光パターンを形成する必要がある。
【０１０１】
また、絶縁層をＣＶＤ法などの成膜法で形成する場合、膜厚の分布、すなわちマザーガラス１１の中心からの距離と膜厚の変動量との関係は、たとえば、使用するＣＶＤ装置やチャンバーによって変化する。
【０１０２】
そのため、従来の多面取りの液晶表示パネルの製造方法に、従来の残像の抑制方法を適用すると、絶縁層の膜厚に生じるに二次元的な分布が異なる液晶表示パネルを有する液晶表示装置における残像の傾向を均一化させることが難しく、液晶表示装置の製造効率の低下や製造コストの上昇が懸念される。
【０１０３】
本発明の液晶表示パネルの製造方法は、上記のような懸念を鑑みてなされたものであり、絶縁層の膜厚に生じるに二次元的な分布が異なる液晶表示パネルを有する液晶表示装置間の残像の傾向を均一化させることが容易であり、液晶表示装置の製造効率の低下や製造コストの上昇を抑えることができる。
【実施例】
【０１０４】
図１１および図１２は、本発明による一実施例の液晶表示パネルの製造方法の原理を説明するための模式図である。
図１１は、信号入力端からの距離と寄生容量Ｃgsの大きさとの関係を示す模式図である。図１２は、寄生容量Ｃgsの調整方法の一例を示す模式図である。
【０１０５】
本実施例では、図７に示したような４面取りの液晶表示パネルの製造方法を挙げ、一組のマザーガラスから得られる４枚の液晶表示パネルにおける残像のレベルを均一化する方法について説明する。また、４枚の液晶表示パネル１には、それぞれ、図２および図３に示したような構成の画素を形成する。
【０１０６】
４面取りで製造された液晶表示パネルのうちの、領域ＡＲ１に形成された回路（ＴＦＴ基板５）を有する第１の液晶表示パネル１、および領域ＡＲ２に形成された回路（ＴＦＴ基板５）を有する第２の液晶表示パネル１は、それぞれ、走査信号線ＧＬの延在方向でみた各画素の寄生容量Ｃgsの大きさに、たとえば、図１１に示すような変動がある。
【０１０７】
なお、図１１は、横軸が画素の識別子ｍ、縦軸が寄生容量Ｃgsの大きさを示すグラフであり、縦軸は上に行くほど値が大きくなる。また、図１１の横軸の識別子ｍは、１本の走査信号線ＧＬに接続しているＭ個の画素（ＴＦＴ素子１０）を区別する整数値であり、走査信号線ＧＬの信号入力端に最も近い画素から順に、１，２，３，・・・，Ｍとしている。
【０１０８】
また、図１１の直線Ｆ６は、絶縁層の膜厚が面内で均一な液晶表示パネル（レイアウトデータ通りの液晶表示パネル）における走査信号線ＧＬの信号入力端からの距離と寄生容量Ｃgsとの関係を示す分布曲線である。また、図１１の曲線Ｆ７は、第１の液晶表示パネル１における走査信号線ＧＬの信号入力端からの距離と寄生容量Ｃgsとの関係を示す分布曲線である。また、図１１の曲線Ｆ８は、第２の液晶表示パネル１における走査信号線の信号入力端からの距離と寄生容量Ｃgsとの関係を示す分布曲線である。また、図１１の曲線Ｆ９は、残像の発生を抑えるのに最適な、走査信号線ＧＬの信号入力端からの距離と寄生容量Ｃgsとの関係の一例を示す分布曲線である。
【０１０９】
レイアウトデータを作製するときには、通常、絶縁膜の膜厚が面内で均一であるとしている。そのため、レイアウトデータ通りに製造された液晶表示パネル１は、走査信号線ＧＬの延伸方向で見たときの、走査信号線の信号入力端からの距離と寄生容量Ｃgsとの関係が、図１１に示した直線Ｆ６のように、一定の関係になる。
【０１１０】
これに対し、第１の液晶表示パネル１は、走査信号線ＧＬの延伸方向に沿った膜厚が、信号入力端から遠ざかるにつれて薄くなる。そのため、上記のレイアウトデータに基づいて第１の薄膜積層体を形成した場合、第１の液晶表示パネル１における走査信号線ＧＬの信号入力端からの距離と寄生容量Ｃgsとの関係は、図１１に示した曲線Ｆ７のように、信号入力端からの距離が遠くなるにつれて寄生容量Ｃgsが大きくなる関係になる。
【０１１１】
また、第２の液晶表示パネル１は、走査信号線ＧＬの延伸方向に沿った膜厚が、信号入力端から遠ざかるにつれて厚くなる。そのため、上記のレイアウトデータに基づいて第１の薄膜積層体を形成した場合、第２の液晶表示パネル１における走査信号線ＧＬの信号入力端からの距離と寄生容量Ｃgsとの関係は、図１１に示した曲線Ｆ８のように、信号入力端からの距離が遠くなるにつれて寄生容量Ｃgsが小さくなる関係になる。
【０１１２】
また、特許文献１などによると、走査信号の遅延による残像を低減するためには、走査信号線ＧＬの延伸方向に沿って並んだ画素における寄生容量Ｃgsの関係が、たとえば、図１１に示した曲線Ｆ９のような関係になるようにすることが望ましいとされている。
【０１１３】
したがって、第１の液晶表示パネル１および第２の液晶表示パネル１における走査信号線の延伸方向に沿った残像のレベルを低減するには、それぞれ、曲線Ｆ７および曲線Ｆ８が、曲線Ｆ９になるようにすればよい。
【０１１４】
第１の絶縁層５０３などの絶縁層は、ＣＶＤ法などの成膜法で形成するので、膜厚を面内で均一にすることが難しい。そのため、本実施例の液晶表示パネルの製造方法では、絶縁層の膜厚分布を考慮して、各画素の寄生容量Ｃgsの電極面積を調整し、信号入力端からの距離と寄生容量Ｃgsの大きさとの関係を曲線Ｆ９のような関係にする。
【０１１５】
また、本実施例の液晶表示パネル１では、たとえば、図１２に示すように、走査信号線ＧＬのうちの、ソース電極５０５との重畳領域に補正パターンＲＰを設けて、各画素の寄生容量Ｃgsの大きさを調整する。
【０１１６】
図１３乃至図１６は、領域ＡＲ１に形成される画素の寄生容量Ｃgsの補正方法の一例を示す模式図である。
図１３は、領域ＡＲ１に形成されたＴＦＴ基板における信号入力端の位置と絶縁層の膜厚分布との関係を示す模式平面図である。図１４は、領域ＡＲ１に形成されたＴＦＴ基板における絶縁層の膜厚の変動量の一例を示す模式図である。図１５は、図１３に示した３本の走査信号線に接続している画素の寄生容量Ｃgsの補正量の一例を示す模式図である。図１６は、補正後のレイアウトデータにおける４隅の画素の補正パターンの一例を示す模式図である。
【０１１７】
領域ＡＲ１に形成される絶縁層は、たとえば、図１３に示すように、走査信号線ＧＬの信号入力端ＧＩＮから遠ざかるにつれて薄くなり、かつ、映像信号線ＤＬの信号入力端ＤＩＮから遠ざかるにつれて薄くなる。このとき、絶縁層の膜厚が最も薄くなる画素は、走査信号線の信号入力端ＧＩＮから最も遠く、かつ、映像信号線の信号入力端ＤＩＮから最も遠い位置にある画素Ｕ６である。すなわち、各画素における走査信号線ＧＬとソース電極５０５との重畳領域の面積が等しい場合、寄生容量Ｃgsが最も大きくなるのは、画素Ｕ６である。
【０１１８】
したがって、図１２に示したような補正パターンを付加することで各画素の寄生容量Ｃgsを調整する場合は、画素Ｕ６における寄生容量Ｃgsの大きさを基準にして調整する。
【０１１９】
領域ＡＲ１において、画素Ｕ６における絶縁層の厚さを基準膜厚にした場合、基準膜厚と、表示領域内にある各画素Ｕ１，Ｕ２，Ｕ３，Ｕ４，Ｕ５，Ｕ６における絶縁層の厚さとの差の関係は、たとえば、図１４に示すような関係になる。なお、図１４の縦軸は、絶縁膜の厚さの差である。
【０１２０】
このとき、映像信号線ＤＬの信号入力端ＤＩＮから最も遠い位置にある走査信号線ＧＬＮに接続されている画素の寄生容量Ｃgsの分布を、図１１に示した曲線Ｆ９のようにするには、たとえば、画素Ｕ６における寄生容量Ｃgsを基準にし、当該走査信号線ＧＬＮに接続されている各画素の寄生容量Ｃgsを決める。走査信号線ＧＬＮの上における絶縁層の膜厚は、図１４に示した点線ような変化をしている。そのため、領域ＡＲ１では、映像信号線ＤＬの信号入力端ＤＩＮから最も遠い位置にある走査信号線ＧＬＮに接続されている画素の寄生容量Ｃgsの分布を、たとえば、図１５に示した曲線Ｆ１０Ｎのような分布にする。
【０１２１】
また、映像信号線ＤＬの信号入力端ＤＩＮから最も近い位置にある走査信号線ＧＬ１に接続されている画素の寄生容量Ｃgsの分布を、図１１に示した曲線Ｆ９のようにするには、たとえば、画素Ｕ３における寄生容量Ｃgsを基準にし、当該走査信号線ＧＬ１に接続されている各画素の寄生容量Ｃgsを決める。走査信号線ＧＬ１の上における絶縁層の膜厚は、図１４に示した実線のような変化をしており、走査信号線ＧＬ１の信号入力端ＧＩＮから最も遠い位置にある画素Ｕ３における絶縁層の膜厚は、画素Ｕ６における膜厚よりも厚くなっている。そのため、領域ＡＲ１では、映像信号線ＤＬの信号入力端ＤＩＮから最も近い位置にある走査信号線ＧＬ１に接続されている画素の寄生容量Ｃgsの分布を、たとえば、図１５に示した曲線Ｆ１０１のような分布にする。
【０１２２】
また、そのほかの走査信号線ＧＬｉに接続されている画素の寄生容量Ｃgsの分布についても、同様の手順で決めればよい。このとき、領域ＡＲ１では、走査信号線ＧＬｉに接続されている画素の寄生容量Ｃgsの分布は、たとえば、図１５に示した曲線Ｆ１０ｉのような分布になる。
【０１２３】
このとき、各画素における補正パターンの寸法が上記の分布にしたがうようにレイアウトデータを補正し、領域ＡＲ１に回路（第１の薄膜積層体）を形成すると、表示領域の４隅に位置する４つの画素Ｕ１，Ｕ３，Ｕ４，Ｕ６における走査信号線ＧＬとソース電極５０５との重畳領域の関係は、たとえば、図１５に示すようになる。
【０１２４】
このようにすると、各走査信号線ＧＬｎの配線容量の組み合わせ（時定数）が概ね等しくなり、信号入力端からの距離と遅延量の関係が概ね等しくなる。またこのとき、各走査信号線ＧＬにおける信号入力端からの距離と寄生容量Ｃgsの大きさの変動量との関係が概ね等しくなる。したがって、領域ＡＲ１に形成された回路を有する液晶表示パネル１は、たとえば、ＤＣオフセット電圧が十分小さくても、残像を抑制することができる。
【０１２５】
図１７乃至図１９は、領域ＡＲ２に形成される画素の寄生容量Ｃgsの補正方法の一例を示す模式図である。
図１７は、領域ＡＲ２に形成されたＴＦＴ基板における信号入力端の位置と絶縁層の膜厚分布との関係を示す模式平面図である。図１８は、図１７に示した映像信号線に接続している画素の寄生容量Ｃgsの補正量の一例を示す模式図である。図１９は、補正後のレイアウトデータにおける４隅の画素の補正パターンの一例を示す模式図である。
【０１２６】
領域ＡＲ２に形成される絶縁層の膜厚は、たとえば、図１７に示すように、走査信号線ＧＬの信号入力端ＧＩＮから遠ざかるにつれて厚くなり、かつ、映像信号線ＤＬの信号入力端ＤＩＮから遠ざかるにつれて薄くなる。
【０１２７】
領域ＡＲ２では、たとえば、図１０に示したように、ＤＣオフセット電圧を領域ＡＲ１に形成された液晶表示パネル１より小さく入力しても、走査信号線ＧＬの延伸方向でみた残像のレベルが、レイアウトデータ通りの場合に比べて小さくなる。しかしながら、残像のレベルは補正後の領域ＡＲ１より大きい。したがって、領域ＡＲ２に形成する回路についても、領域ＡＲ１と同様に補正し１本の走査信号線に接続されている画素の寄生容量Ｃgsの分布は、たとえば、図１８に示した曲線Ｆ１１のようになる。
【０１２８】
このとき、各画素における補正パターンの寸法が上記の分布にしたがうようにレイアウトデータを補正し、領域ＡＲ２に回路（第１の薄膜積層体）を形成すると、表示領域の４隅に位置する４つの画素Ｕ１，Ｕ３，Ｕ４，Ｕ６における走査信号線ＧＬとソース電極５０５との重畳領域の関係は、たとえば、図１９に示すようになる。
【０１２９】
このようにすると、各走査信号線ＧＬｎの配線容量の組み合わせ（時定数）が概ね等しくなり、信号入力端からの距離と遅延量の関係が概ね等しくなる。またこのとき、各走査信号線における信号入力端からの距離と寄生容量Ｃgsの大きさの変動量との関係が概ね等しくなる。したがって、領域ＡＲ２に形成された回路を有する液晶表示パネル１の残像を抑制することができる。
【０１３０】
図２０は、本実施例の製造方法の作用効果の一例を示す模式図である。
【０１３１】
本実施例の液晶表示パネルの製造方法では、上記のように、４面取りで製造された第１の液晶表示パネル１と第２の液晶表示パネル１とを比較すると、各画素における走査信号線ＧＬとソース電極５０５との重畳領域の面積の関係に違いが生じる。
【０１３２】
しかしながら、第１の液晶表示パネル１および第２の液晶表示パネル１は、それぞれ、第１の絶縁層５０３の膜厚分布に基づいて、各画素における寄生容量Ｃgsの大きさを調整している。そのため、第１の液晶表示パネル１と第２の液晶表示パネル２を同じ条件で駆動すると、たとえば、図２０に示すように、それぞれの液晶表示パネル１における走査信号線の延在方向で見た残像のレベルΔＳ３’，ΔＳ４’が、補正前の液晶表示パネル１の残像のレベルΔＳ３，ΔＳ４よりも小さくなり、かつ、概ね等しくなる。
【０１３３】
また、詳細な説明は省略するが、領域ＡＲ３および領域ＡＲ４に形成する回路（第１の薄膜積層体）についても、領域ＡＲ１および領域ＡＲ２の場合と同様の考え方で、各画素における寄生容量Ｃgsの大きさを決めてやれば、領域ＡＲ３に形成された回路を有する第３の液晶表示パネル１および領域ＡＲ４に形成された回路を有する第４の液晶表示パネル１も、走査信号線ＧＬの延伸方向で見た残像のレベルを小さくすることができる。
【０１３４】
したがって、本実施例の液晶表示パネルの製造方法では、一組のマザーガラスから得られる４枚の液晶表示パネル１を駆動するときにＤＣオフセット電圧を液晶表示パネル毎に変更しなくても、それぞれの液晶表示パネル１における残像を抑制することができ、かつ、４枚の液晶表示パネル１間の残像の傾向を均一化することができる。
【０１３５】
さて、このように絶縁層の膜厚分布に応じて走査信号線ＧＬとソース電極５０５との重畳領域の面積を変える場合、従来の液晶表示パネル１の製造方法だと、たとえば、走査信号線ＧＬに関するレイアウトデータを４通りに補正し、走査信号線ＧＬを形成する工程で使用するフォトマスクを４通りに作り分ける必要がある。
【０１３６】
また、絶縁層の膜厚分布は、使用するＣＶＤ装置やチャンバーによって異なることがある。そのため、絶縁層の膜厚分布に応じてレイアウトデータを補正し、フォトマスクを作り分けるのは効率が悪い。
【０１３７】
したがって、本実施例の液晶表示パネルの製造方法では、走査信号線ＧＬを形成する工程で行う感光性材料膜の露光を、直描露光方式またはダイレクト露光方式と呼ばれる露光装置で行う。
【０１３８】
直描露光方式の露光装置は、フォトマスクの代わりに、数値制御により露光パターンを生成する空間光変調素子を用いる。このとき、空間光変調素子は、レイアウトデータを所定の条件で変換して得られる描画データ（数値データ）に基づいて制御する。そのため、直描露光方式の露光装置で感光性材料膜を露光するときには、レイアウトデータの数値を変えるだけで露光パターンを変えることができる。
【０１３９】
図２１は、本実施例の液晶表示パネルの製造方法の主要部を説明するための模式フロー図である。
【０１４０】
実施例１の液晶表示パネルの製造方法は、たとえば、ＣＶＤ装置と寄生容量Ｃgsの補正量との関係を登録する工程、レイアウトデータを描画データに変換する工程、液晶表示パネル１を製造する工程の３つの工程を有する。
【０１４１】
ＣＶＤ装置と寄生容量Ｃgsの補正量との関係を登録する工程は、たとえば、図２１に示したＳＴＡＲＴ１からＥＮＤ１までのような処理を行う。まず、液晶表示パネルの製造に使用するＣＶＤ装置と絶縁層の膜厚分布との関係を、たとえば、所定のデータサーバの膜厚分布データベースに登録しておく（ステップＳ１１）。
【０１４２】
このとき、ＣＶＤ装置と絶縁層の膜厚分布との関係は、たとえば、ＣＶＤ装置の号機毎、チャンバー毎に計測する。そして、膜厚分布データベースには、たとえば、ＣＶＤ装置の号機番号、チャンバー番号、マザーガラス上の面付け位置（領域）、および絶縁膜の膜厚分布の傾向を関連づけたデータを登録する。
【０１４３】
次に、データサーバにおいて、膜厚分布データベースに登録された上記の関係毎に、たとえば、図１５に示したような寄生容量Ｃgsの補正量を算出し、補正データベースに登録する（ステップＳ１２）。
【０１４４】
このとき、補正データベースには、たとえば、ＣＶＤ装置の号機番号、チャンバー番号、マザーガラス上の面付け位置（領域）、および絶縁膜の膜厚分布の傾向と、寄生容量Ｃgsの補正量とを関連づけたデータを登録する。
【０１４５】
またこのとき、ＣＶＤ装置と寄生容量Ｃgsの補正量との関係を登録する工程は、たとえば、ステップＳ１１とステップＳ１２の処理を定期的に行う。
【０１４６】
また、レイアウトデータを描画データに変換する工程は、たとえば、図２１に示したＳＴＡＲＴ２からＥＮＤ２までのような処理を行う。まず、ＣＡＤなどで作製されたレイアウトデータを、データサーバに登録する（ステップＳ２１）。
【０１４７】
このとき、データサーバでは、登録されたレイアウトデータと、データベースに登録された寄生容量Ｃgsの補正量に基づいて、走査信号線とソース電極の重畳領域の面積の補正量を決定（ステップＳ２２）し、決定された補正量に基づいてレイアウトデータを補正する（Ｓ２３）。
【０１４８】
次に、データサーバでは、補正されたレイアウトデータから描画データを生成し、描画データベースに登録する（ステップＳ２４）。
【０１４９】
このとき、描画データベースには、ＣＶＤ装置の号機番号、チャンバー番号、マザーガラス上の面付け位置（領域）、および描画データを関連づけて登録する。
【０１５０】
またこのとき、ＣＶＤ装置と寄生容量Ｃgsの補正量との関係が変更されたら、描画データも変更する。
【０１５１】
また、液晶表示パネル１を製造する工程は、基本的には、従来と同じ手順であり、ＴＦＴ基板５を形成する工程、対向基板６を形成する工程、ＴＦＴ基板５と対向基板６を貼り合わせるとともに液晶材料（液晶層７）を封入する工程を有する。このとき、ＴＦＴ基板５を形成する工程は、たとえば、図２１に示したＳＴＡＲＴ３からＥＮＤ３までのような処理を行う。まず、マザーガラス上に、走査信号線ＧＬを形成するための導電膜を形成（成膜）し、当該導電膜の上に感光性材料膜を形成（成膜）する（ステップＳ３１）。
【０１５２】
導電膜の上に形成された感光性材料膜の露光は、上記のように直描露光方式の露光装置で行う。直描露光方式の露光装置で感光性材料膜を露光するときには、まず、露光装置に、たとえば、第１の絶縁層５０３を形成するときに使用するＣＶＤ装置の号機番号およびチャンバー番号を設定（ステップＳ３２）し、描画データベースに登録されている描画データを取得する（ステップＳ３３）。
【０１５３】
このとき、露光装置には、たとえば、ＣＶＤ装置の号機番号およびチャンバー番号に基づいて、面付け位置（マザーガラスに設定された４つの領域）のそれぞれと対応する、４通りの描画データが登録される。
【０１５４】
露光装置は、４通りの描画データを取得したら、当該描画データを用いて、マザーガラスに設定された４つの領域の露光を行う（ステップＳ３４）。
【０１５５】
次に、感光性材料膜を現像し、導電膜をエッチングすると、マザーガラスの４つの領域には、取得した描画データを反映した平面形状の走査信号線ＧＬが形成される（ステップＳ３５）。
【０１５６】
その後、感光性材料膜を露光する時に指定したＣＶＤ装置で第１の絶縁層５０３を形成し、続けてＴＦＴ素子１０の半導体層５０４の形成、映像信号線ＤＬおよびソース電極１０などの形成を行い、各領域に所定の回路（第１の薄膜積層体）を形成する（ステップＳ３６）。
【０１５７】
また、図示は省略するが、これと並行して別のマザーガラスに対向基板６を形成し、これら２枚のマザーガラスを貼り合わせるとともに液晶材料（液晶層７）を封入する。そして、各領域を切り出すと、４枚の液晶表示パネル１が得られる。
【０１５８】
こうして得られた４枚の液晶表示パネル１は、上記のように、同じ条件で駆動させたときに、１枚の液晶表示パネル内における残像が抑制されており、かつ、４枚の液晶表示パネル１の間の残像のレベルが同程度になる。
【０１５９】
また、液晶表示パネル１を上記の手順で製造する場合、第１の絶縁層５０３を形成するときに使用するＣＶＤ装置やチャンバーが異なっても、残像のレベルを同程度にすることができる。
【０１６０】
また、本実施例の製造方法の場合、たとえば、あるＣＶＤ装置における膜厚分布が途中で変動しても、寄生容量Ｃgsの大きさの変更が容易である。
【０１６１】
以上説明したように、本実施例の液晶表示装置の製造方法によれば、１枚の液晶表示パネルにおける残像の抑制、および複数枚の液晶表示パネル間の残像のレベルの均一化が容易になる。
【０１６２】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【０１６３】
たとえば、前記実施例では、４面取りで液晶表示パネルを製造する場合を例に挙げているが、本発明の製造方法は、４面取りに限らず、一組のマザーガラスを用いて任意のｎ枚の液晶表示パネルを一括製造するｎ面取りの製造方法に適用できることはもちろんである。
【０１６４】
また、前記実施例では、たとえば、図２および図３に示したような構成の画素を有する液晶表示パネルを製造する場合を例に挙げている。しかしながら、本発明の製造方法は、これに限らず、各画素のＴＦＴ素子のソース電極が、ゲート電極（走査信号線）と重畳している部分としていない部分とを有する構造であり、かつ、レイアウトデータ通りに製造したときに残像が生じる液晶表示パネルであれば適用可能である。すなわち、本発明の製造方法は、たとえば、ＩＰＳ方式のように共通電極がＴＦＴ基板側に形成されている液晶表示パネルの製造方法などにも適用できる。
【０１６５】
また、前記実施例の製造方法で製造された液晶表示パネルを駆動すると、たとえば、図２０に示したように、残像のレベルが低減するものの、完全にゼロにならないこともある。そのため、前記実施例の製造方法で製造された液晶表示パネルを駆動するときには、たとえば、ＤＣオフセット電圧を階調電圧に付加して駆動させてもよい。このようにすることで、残像のレベルをさらに低減することができる。またこのとき、一組のマザーガラスから得られる複数枚の液晶表示パネルは、絶縁層の膜厚分布によらず、残像のレベルが概ね等しい。そのため、ＤＣオフセット電圧を階調電圧に付加して当該複数枚の液晶表示パネルを駆動させる場合、第１の駆動回路の調整が容易になる。
【符号の説明】
【０１６６】
１ 液晶表示パネル
２ 第１の駆動回路
３ 第２の駆動回路
４ 制御回路
５ ＴＦＴ基板
６ 対向基板
ＧＬ 走査信号線
ＤＬ 映像信号線
ＰＸ 画素電極
ＣＴ 共通電極
５０１ 第１の絶縁基板
５０２ 保持容量線
５０３ 第１の絶縁層
５０４ 半導体層
５０５ ソース電極
５０６ 第２の絶縁層
５０７ 第１の配向膜
６０１ 第２の絶縁基板
６０２ ブラックマトリクス
６０３ カラーフィルタ
６０４ 平坦化層
６０５第２の配向膜
７ 液晶層
８ 第１の偏光板
９ 第２の偏光板
１０ ＴＦＴ素子
１１ マザーガラス
【特許請求の範囲】
【請求項１】
ＴＦＴ基板と対向基板との間に液晶材料が封入された液晶表示パネルを有し、
前記ＴＦＴ基板は、複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極を有し、
前記複数のＴＦＴ素子は、ゲート電極が前記複数の走査信号線のうちの１本の走査信号線に接続し、ドレイン電極が前記複数の映像信号線のうちの１本の映像信号線に接続しており、かつ、ＴＦＴ素子毎に、前記ゲート電極が接続している前記走査信号線と前記ドレイン電極が接続している前記映像信号線との組み合わせが異なる液晶表示装置であって、
前記ＴＦＴ素子のソース電極は、走査信号線と重畳している部分としていない部分とを有し、
１本の前記走査信号線に接続している複数のＴＦＴ素子は、当該走査信号線の信号入力端からの距離と前記ソース電極と前記走査信号線との重畳領域の面積との関係が、単調減少の関係であることを特徴とする液晶表示装置。
【請求項２】
１本の前記映像信号線に接続している複数のＴＦＴ素子は、当該映像信号線の信号入力端からの距離と前記ソース電極と前記走査信号線との重畳領域の面積との関係が、単調減少の関係であることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
ＴＦＴ基板を形成する工程と、対向基板を形成する工程と、前記ＴＦＴ基板と前記対向基板とを貼り合わせるとともに液晶材料を封入して液晶表示パネルを形成する工程とを有し、
前記ＴＦＴ基板を形成する工程は、あらかじめ用意されたレイアウトデータに基づいて複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極を形成する液晶表示装置の製造方法であって、
前記複数のＴＦＴ素子のソース電極は、前記画素電極と接続し、かつ、前記走査信号線と重畳させる部分とさせない部分とを有し、
前記ＴＦＴ基板を形成する工程は、前記複数の走査信号線を形成する第１の工程と、
前記第１の工程の後、第１の絶縁層を形成する第２の工程と、
前記第１の絶縁層の上に、前記ＴＦＴ素子の半導体層、前記複数の映像信号線、および前記ＴＦＴ素子のソース電極を形成する第３の工程を有し、
前記第１の工程は、導電膜を形成する工程と、
前記導電膜の上に感光性材料膜を形成する工程と、
前記感光性材料膜を露光、現像する工程と、
現像した前記感光性材料膜をマスクにして前記導電膜の不要な部分を除去する工程を有し、
前記感光性材料膜の露光は、前記レイアウトデータに基づいて作成される描画データによる数値制御で露光パターンを生成する空間光変調素子を有する露光装置を用いて行い、
前記描画データは、前記レイアウトデータにおける前記走査信号線のうちの、前記ソース電極と重畳させる部分の形状が、前記第２の工程で形成される前記第１の絶縁層の膜厚の分布に応じた面積になるように補正して作成することを特徴とする液晶表示装置の製造方法。
【請求項４】
前記ＴＦＴ基板を形成する工程は、１枚のマザー基板を用いて複数枚のＴＦＴ基板を一括して形成し、
前記第１の工程で行う前記感光性材料膜の露光は、前記マザー基板上における前記ＴＦＴ基板の位置毎に、異なる前記描画データを用いて行うことを特徴とする請求項３に記載の液晶表示装置の製造方法。
【請求項１】
ＴＦＴ基板と対向基板との間に液晶材料が封入された液晶表示パネルを有し、
前記ＴＦＴ基板は、複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極を有し、
前記複数のＴＦＴ素子は、ゲート電極が前記複数の走査信号線のうちの１本の走査信号線に接続し、ドレイン電極が前記複数の映像信号線のうちの１本の映像信号線に接続しており、かつ、ＴＦＴ素子毎に、前記ゲート電極が接続している前記走査信号線と前記ドレイン電極が接続している前記映像信号線との組み合わせが異なる液晶表示装置であって、
前記ＴＦＴ素子のソース電極は、走査信号線と重畳している部分としていない部分とを有し、
１本の前記走査信号線に接続している複数のＴＦＴ素子は、当該走査信号線の信号入力端からの距離と前記ソース電極と前記走査信号線との重畳領域の面積との関係が、単調減少の関係であることを特徴とする液晶表示装置。
【請求項２】
１本の前記映像信号線に接続している複数のＴＦＴ素子は、当該映像信号線の信号入力端からの距離と前記ソース電極と前記走査信号線との重畳領域の面積との関係が、単調減少の関係であることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
ＴＦＴ基板を形成する工程と、対向基板を形成する工程と、前記ＴＦＴ基板と前記対向基板とを貼り合わせるとともに液晶材料を封入して液晶表示パネルを形成する工程とを有し、
前記ＴＦＴ基板を形成する工程は、あらかじめ用意されたレイアウトデータに基づいて複数の走査信号線、複数の映像信号線、複数のＴＦＴ素子、および複数の画素電極を形成する液晶表示装置の製造方法であって、
前記複数のＴＦＴ素子のソース電極は、前記画素電極と接続し、かつ、前記走査信号線と重畳させる部分とさせない部分とを有し、
前記ＴＦＴ基板を形成する工程は、前記複数の走査信号線を形成する第１の工程と、
前記第１の工程の後、第１の絶縁層を形成する第２の工程と、
前記第１の絶縁層の上に、前記ＴＦＴ素子の半導体層、前記複数の映像信号線、および前記ＴＦＴ素子のソース電極を形成する第３の工程を有し、
前記第１の工程は、導電膜を形成する工程と、
前記導電膜の上に感光性材料膜を形成する工程と、
前記感光性材料膜を露光、現像する工程と、
現像した前記感光性材料膜をマスクにして前記導電膜の不要な部分を除去する工程を有し、
前記感光性材料膜の露光は、前記レイアウトデータに基づいて作成される描画データによる数値制御で露光パターンを生成する空間光変調素子を有する露光装置を用いて行い、
前記描画データは、前記レイアウトデータにおける前記走査信号線のうちの、前記ソース電極と重畳させる部分の形状が、前記第２の工程で形成される前記第１の絶縁層の膜厚の分布に応じた面積になるように補正して作成することを特徴とする液晶表示装置の製造方法。
【請求項４】
前記ＴＦＴ基板を形成する工程は、１枚のマザー基板を用いて複数枚のＴＦＴ基板を一括して形成し、
前記第１の工程で行う前記感光性材料膜の露光は、前記マザー基板上における前記ＴＦＴ基板の位置毎に、異なる前記描画データを用いて行うことを特徴とする請求項３に記載の液晶表示装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−５３３８３（Ｐ２０１１−５３３８３Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−２０１２４０（Ｐ２００９−２０１２４０）
【出願日】平成２１年９月１日（２００９．９．１）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年９月１日（２００９．９．１）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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