液晶表示装置
【課題】コストの削減を可能とするとともに表示品位の劣化を抑制することを可能とする。
【解決手段】 第１方向に延出した第１補助容量線及び第２補助容量線と、第１補助容量線と第２補助容量線との間に位置し第１方向にゲート配線と、画素の略中央でゲート配線の上方に位置する半導体層と、半導体層とコンタクトし第２方向にソース配線と、半導体層にコンタクトし第１補助容量線及び第２補助容量線の上方に延出したドレイン電極と、ドレイン電極と電気的に接続され第１補助容量線と対向し第１方向に延出した第１主画素電極及びドレイン電極と電気的に接続され第２補助容量線と対向し第１方向に延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、第１主画素電極を挟んだ両側及び第２主画素電極を挟んだ両側に位置し第１方向に延出した主共通電極を備えた共通電極を備えた第２基板と、を備えた液晶表示装置。
【解決手段】 第１方向に延出した第１補助容量線及び第２補助容量線と、第１補助容量線と第２補助容量線との間に位置し第１方向にゲート配線と、画素の略中央でゲート配線の上方に位置する半導体層と、半導体層とコンタクトし第２方向にソース配線と、半導体層にコンタクトし第１補助容量線及び第２補助容量線の上方に延出したドレイン電極と、ドレイン電極と電気的に接続され第１補助容量線と対向し第１方向に延出した第１主画素電極及びドレイン電極と電気的に接続され第２補助容量線と対向し第１方向に延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、第１主画素電極を挟んだ両側及び第２主画素電極を挟んだ両側に位置し第１方向に延出した主共通電極を備えた共通電極を備えた第２基板と、を備えた液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−４２６３０号公報
【特許文献２】特開２００９−１９２８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向に沿ってそれぞれ延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に位置し第１方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第１方向に交差する第２方向に沿って延出したソース配線と、前記半導体層にコンタクトするとともに前記第１補助容量線及び前記第２補助容量線の上方にそれぞれ延出したドレイン電極と、前記ドレイン電極と電気的に接続され前記第１補助容量線と対向し第１方向に沿って延出した第１主画素電極及び前記ドレイン電極と電気的に接続され前記第２補助容量線と対向し第１方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、前記第１主画素電極を挟んだ両側、及び、前記第２主画素電極を挟んだ両側にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００７】
本実施形態によれば、
第１方向に沿ってそれぞれ延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に位置し第１方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第１方向に交差する第２方向に沿って延出したソース配線と、前記ソース配線を挟んだ両側にそれぞれ位置し前記半導体層にコンタクトするとともに前記第１補助容量線及び前記第２補助容量線の上方にそれぞれ延出した第１ドレイン電極及び第２ドレイン電極と、前記第１ドレイン電極及び前記第２ドレイン電極と電気的に接続され前記第１補助容量線と対向し第１方向に沿って延出した第１主画素電極及び前記第１ドレイン電極及び前記第２ドレイン電極と電気的に接続され前記第２補助容量線と対向し第１方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、前記第１主画素電極を挟んだ両側、及び、前記第２主画素電極を挟んだ両側にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。
【図４】図４は、図２のＡ−Ｂ線で切断したアレイ基板の断面構造を概略的に示す断面図である。
【図５】図５は、図３のＣ−Ｄ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。
【図６】図６は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図７】図７は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図８】図８は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図９】図９は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図１０】図１０は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【発明を実施するための形態】
【０００９】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１１】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１２】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って延出した信号配線に相当する。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接している。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って延出した信号配線に相当する。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１３】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１４】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。なお、画素電極ＰＥとの間で容量を形成するための補助容量線Ｃは、１画素あたり複数本配置しても良い。
【００１５】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１６】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。
【００１７】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。本実施形態においては、後に詳述するが、スイッチング素子ＳＷのドレイン電極が画素電極ＰＥとして機能しても良いし、ドレイン電極に電気的に接続された画素電極ＰＥを別途設けても良い。ドレイン電極が画素電極ＰＥとして機能する構成の場合、画素電極ＰＥは、配線材料、不透明な導電材料、あるいは、遮光性あるいは反射性を有する導電材料によって形成され、一例として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）のうちの少なくとも１つの金属材料またはいずれかを含む合金によって形成される。また、画素電極ＰＥをドレイン電極とは別個に設ける場合、画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されても良いし、上記の配線材料によって形成されていても良い。
【００１８】
共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような共通電極ＣＥは、例えば、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されても良いし、上記の配線材料によって形成されていても良い。
【００１９】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。対向基板ＣＴの共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００２０】
図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００２１】
アレイ基板ＡＲは、ゲート配線Ｇ１、補助容量線Ｃ１、補助容量線Ｃ２、ソース配線Ｓ１、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。
【００２２】
図示した例では、画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも長い横長の長方形状である。補助容量線Ｃ１及び補助容量線Ｃ２は、第２方向Ｙに沿って第１ピッチで配置され、それぞれ第１方向Ｘに沿って延出している。ゲート配線Ｇ１は、補助容量線Ｃ１と補助容量線Ｃ２との間に位置し、第１方向Ｘに沿って延出している。ソース配線Ｓ１は、第２方向Ｙに沿って延出している。
【００２３】
図示した画素ＰＸにおいて、補助容量線Ｃ１はゲート配線Ｇ１よりも画素ＰＸの上側の領域に配置され、補助容量線Ｃ２はゲート配線Ｇ１よりも画素ＰＸの下側の領域に配置されている。画素ＰＸの第２方向Ｙに沿った長さは、補助容量線間の第１ピッチよりも大きい。
【００２４】
また、ゲート配線Ｇ１は、補助容量線Ｃ１と補助容量線Ｃ２との略中間、あるいは、画素中央部に位置している。つまり、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔は、補助容量線Ｃ２とゲート配線Ｇ１との第２方向Ｙに沿った間隔と略同一である。
【００２５】
また、ソース配線Ｓ１は、画素中央部に位置している。つまり、ソース配線Ｓ１は、ゲート配線Ｇ１、補助容量線Ｃ１、及び、補助容量線Ｃ２と交差するが、ソース配線Ｓ１とゲート配線Ｇ１と交差する位置は、画素ＰＸの略中央であって、ソース配線Ｓ１と補助容量線Ｃ１とが交差する位置と、ソース配線Ｓ１と補助容量線Ｃ２とが交差する位置との略中間に位置している。
【００２６】
スイッチング素子ＳＷは、図示した例では、画素ＰＸの略中央に位置し、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１と電気的に接続されたゲート電極ＷＧ、画素ＰＸの略中央でゲート電極ＷＧの上方に位置する半導体層ＳＣ、ソース配線Ｓ１と電気的に接続され半導体層ＳＣにコンタクトしたソース電極ＷＳ、及び、半導体層ＳＣにコンタクトしたドレイン電極ＷＤを備えている。図示した例では、ゲート電極ＷＧはゲート配線Ｇ１と一体的に形成され、ソース電極ＷＳはソース配線Ｓ１と一体的に形成されている。また、ソース電極ＷＳのうち半導体層ＳＣにコンタクトしている部分については、第２方向Ｙに沿って延出している。ドレイン電極ＷＤは、ソース配線Ｓ１あるいはソース電極ＷＳから離間しており、第２方向Ｙに沿って延出している。このようなドレイン電極ＷＤは、補助容量線Ｃ１及び補助容量線Ｃ２の上方に延出している。
【００２７】
画素電極ＰＥは、ドレイン電極ＷＤと電気的に接続されている。この画素電極ＰＥは、補助容量線Ｃ１に対向し第１方向Ｘに沿って延出した主画素電極ＰＡ１、及び、補助容量線Ｃ２に対向し第１方向Ｘに沿って延出した主画素電極ＰＡ２を備えている。主画素電極ＰＡ１は、画素ＰＸの第１方向Ｘに沿った略中間の位置にコンタクト部ＰＣ１を備えている。コンタクト部ＰＣ１は、ドレイン電極ＷＤの一端部の上方に位置し、補助容量線Ｃ１の上方において、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤと電気的に接続されている。同様に、主画素電極ＰＡ２は、画素ＰＸの第１方向Ｘに沿った略中間の位置にコンタクト部ＰＣ２を備えている。コンタクト部ＰＣ２は、ドレイン電極ＷＤの一端部の上方に位置し、補助容量線Ｃ２の上方において、コンタクトホールＣＨ３及びコンタクトホールＣＨ４を介してドレイン電極ＷＤと電気的に接続されている。図示した例では、主画素電極ＰＡ１は、主画素電極ＰＡ２から離間しているが、ともに同一のドレイン電極ＷＤと電気的に接続されているため、主画素電極ＰＡ１及び主画素電極ＰＡ２には同一電圧が印加される。
【００２８】
主画素電極ＰＡ１においては、コンタクト部ＰＣ１から画素ＰＸの左側端部に向かって延出した部分及びコンタクト部ＰＣ１からソース配線Ｓ１の上方を通り画素ＰＸの右側端部に向かって延出した部分がそれぞれ補助容量線Ｃ１と対向し、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。補助容量線Ｃ１は、主として主画素電極ＰＡ１との間で容量を形成している。
【００２９】
主画素電極ＰＡ２においては、コンタクト部ＰＣ２から画素ＰＸの左側端部に向かって延出した部分及びコンタクト部ＰＣ２からソース配線Ｓ１の上方を通り画素ＰＸの右側端部に向かって延出した部分がそれぞれ補助容量線Ｃ２と対向し、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。補助容量線Ｃ２は、主として主画素電極ＰＡ２との間で容量を形成している。
【００３０】
なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。
【００３１】
このようなアレイ基板ＡＲにおいては、画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、第１方向Ｘと略平行である。
【００３２】
ここで、寸法の一例について述べると、画素ＰＸの第２方向Ｙに沿った長さは５０μｍ〜６０μｍであり、画素ＰＸの第１方向に沿った長さは１５０μｍ〜１８０μｍであり、ゲート配線Ｇ及び補助容量線Ｃの第２方向Ｙに沿った幅が５μｍであり、ソース配線Ｓの第１方向Ｘに沿った幅が３μｍである。なお、ゲート配線Ｇ及び補助容量線Ｃは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば１０μｍ程度のマージンを確保している。また、ソース配線Ｓ及びソース電極ＷＳと、ドレイン電極ＷＤとは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば１０μｍ程度のマージンを確保している。
【００３３】
図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられたゲート配線Ｇ、補助容量線Ｃ、ソース配線Ｓ、スイッチング素子ＳＷ、画素電極ＰＥなどを破線で示している。
【００３４】
共通電極ＣＥは、対向基板ＣＴに主共通電極ＣＡを備えている。図示した例では、共通電極ＣＥは、さらに、対向基板ＣＴに副共通電極ＣＢを備えている。但し、副共通電極ＣＢは省略しても良い。
【００３５】
主共通電極ＣＡは、Ｘ−Ｙ平面内において、画素電極ＰＥの主画素電極ＰＡ１を挟んだ両側、及び、主画素電極ＰＡ２を挟んだ両側にそれぞれ位置し、第１方向Ｘに沿って直線的に延出している。あるいは、主共通電極ＣＡは、主画素電極ＰＡ１と主画素電極ＰＡ２との間、画素ＰＸの上側端部、及び、画素ＰＸの下側端部にそれぞれ位置し、第１方向Ｘに沿って延出している。このような主共通電極ＣＡは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【００３６】
図示した例では、主共通電極ＣＡは、第２方向Ｙに間隔をおいて３本平行に並んでいる。すなわち、一画素あたり、３本の主共通電極ＣＡが第２方向Ｙに沿って等ピッチで配置されている。画素ＰＸにおいて、主共通電極ＣＡＵは上側端部に配置され、主共通電極ＣＡＢは下側端部に配置され、主共通電極ＣＡＣは画素中央部に配置されている。厳密には、主共通電極ＣＡＵは当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＢは当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第２方向Ｙに沿った長さは、主共通電極ＣＡＵと主共通電極ＣＡＢとの間の第２方向Ｙに沿ったピッチに相当する。主共通電極ＣＡＣは、第２電極部Ｄ２と第３電極部Ｄ３との間、あるいは、ゲート配線Ｇ１の上方に位置している。
【００３７】
主共通電極ＣＡＵ及び主共通電極ＣＡＣは、主画素電極ＰＡ１及び補助容量線Ｃ１を挟んだ両側に位置している。同様に、主共通電極ＣＡＣ及び主共通電極ＣＡＢは、主画素電極ＰＡ２及び補助容量線Ｃ２を挟んだ両側に位置している。換言すると、画素中央部に配置された１本の主共通電極ＣＡＣは、主画素電極ＰＡ１と主画素電極ＰＡ２との略中間に位置している。つまり、図示した例では、Ｘ−Ｙ平面において、主共通電極ＣＡＢ、主画素電極ＰＡ２、主共通電極ＣＡＣ、主画素電極ＰＡ１、主共通電極ＣＡＵが第２方向Ｙに沿ってこの順に並んでいる。なお、主画素電極ＰＡ１と主共通電極ＣＡＣとの間の第２方向Ｙに沿った電極間距離、及び、主共通電極ＣＡＣと主画素電極ＰＡ２との間の第２方向Ｙに沿った電極間距離は略同等である。また、主共通電極ＣＡＵと主画素電極ＰＡ１との間の第２方向Ｙに沿った電極間距離、及び、主画素電極ＰＡ２と主共通電極ＣＡＢとの間の第２方向Ｙに沿った電極間距離は略同等である。
【００３８】
副共通電極ＣＢは、Ｘ−Ｙ平面内において、画素電極ＰＥを挟んだ両側で第２方向Ｙに沿って直線的に延出している。このような副共通電極ＣＢは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。また、このような副共通電極ＣＢは、主共通電極ＣＡと一体的あるいは連続的に形成され、主共通電極ＣＡと電気的に接続されている。つまり、対向基板ＣＴにおいては、共通電極ＣＥは格子状に形成されている。
【００３９】
図示した例では、副共通電極ＣＢは、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。すなわち、一画素あたり、２本の副共通電極ＣＢが配置されている。図示した画素ＰＸにおいて、副共通電極ＣＢＬは左側端部に配置され、副共通電極ＣＢＲは右側端部に配置されている。厳密には、副共通電極ＣＢＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、副共通電極ＣＢＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第１方向Ｘに沿った長さは、副共通電極ＣＢＬと副共通電極ＣＢＲとの間の第１方向Ｘに沿ったピッチに相当する。
【００４０】
このような対向基板ＣＴにおいては、共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第２配向処理方向ＰＤ２は、第１方向Ｘと平行であり、Ｘ−Ｙ平面内において、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きである。
【００４１】
図４は、図２のＡ−Ｂ線で切断したアレイ基板ＡＲの断面構造を概略的に示す断面図である。
【００４２】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０においてスイッチング素子ＳＷ、補助容量線Ｃ１、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。
【００４３】
スイッチング素子ＳＷのゲート電極ＷＧは、ゲート配線Ｇ１の一部であり、第１絶縁基板１０の内面１０Ａに形成されている。補助容量線Ｃ１及び図示しない補助容量線Ｃ２は、ゲート電極ＷＧから離間し、第１絶縁基板１０の内面１０Ａに形成され、第１絶縁膜１１によって覆われている。これらのゲート電極ＷＧ、ゲート配線Ｇ１及び補助容量線Ｃ１は同一材料（例えば、上記の不透明な配線材料）によって形成され、また、これらは同一材料を用いて一括して形成可能である。
【００４４】
スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁膜１１の上に形成され、ゲート電極ＷＧの上方に位置している。スイッチング素子ＳＷのソース電極ＷＳは、ソース配線Ｓ１の一部であり、第１絶縁膜１１の上に形成され、半導体層ＳＣにコンタクトしている。ドレイン電極ＷＤは、ソース電極ＷＳ及びソース配線Ｓ１から離間し、第１絶縁膜１１の上に形成され、半導体層ＳＣにコンタクトしている。また、ドレイン電極ＷＤは、補助容量線Ｃ１の上方に延在している。すなわち、ドレイン電極ＷＤは、第１絶縁膜１１を介して補助容量線Ｃ１と対向している。これらのソース電極ＷＳ及びドレイン電極ＷＤは、ソース配線Ｓ１と同一材料（具体的には上記した不透明な配線材料）によって形成され、また、これらは同一材料を用いて一括して形成可能である。なお、図示しないが、ドレイン電極ＷＤは、第１絶縁膜１１上において補助容量線Ｃ２の上方にも延在している。
【００４５】
これらの半導体層ＳＣ、ソース電極ＷＳ、及び、ドレイン電極ＷＤは、ソース配線Ｓ１とともに第２絶縁膜１２によって覆われている。この第２絶縁膜１２には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨ１が形成されている。図示しないが、第２絶縁膜１２にはコンタクトホールＣＨ３も形成されている。
【００４６】
第３絶縁膜１３は、第２絶縁膜１２の上に形成されている。この第３絶縁膜１３は、例えば、有機材料を成膜することによって形成され、その表面を平坦化するものである。この第３絶縁膜１３には、コンタクトホールＣＨ２が形成されている。このコンタクトホールＣＨ２は、コンタクトホールＣＨ１よりも大きなサイズであり、コンタクトホールＣＨ１でドレイン電極ＷＤまで貫通するとともにコンタクトホールＣＨ１の周囲の第２絶縁膜１２まで貫通する。なお、図示しないが、第３絶縁膜１３にはコンタクトホールＣＨ４も形成されている。
【００４７】
画素電極ＰＥである主画素電極ＰＡ１のコンタクト部ＰＣ１や、図示しない主画素電極ＰＡ２のコンタクト部ＰＣ２は、第３絶縁膜１３の上に形成されている。つまり、第２絶縁膜１２及び第３絶縁膜１３は、ソース配線、ソース電極及びドレイン電極と、画素電極ＰＥとの間に介在する層間絶縁膜に相当する。コンタクト部ＰＣ１は、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤにコンタクトしている。
【００４８】
第１配向膜ＡＬ１は、画素電極ＰＥを覆っており、第３絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００４９】
図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。
【００５０】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００５１】
アレイ基板ＡＲにおいて、ゲート配線Ｇ１、補助容量線Ｃ１及び補助容量線Ｃ２は、第１絶縁基板１０の内面１０Ａ、つまり、対向基板ＣＴと対向する側に形成され、第１絶縁膜１１によって覆われている。画素電極ＰＥの主画素電極ＰＡ１及び主画素電極ＰＡ２は、第３絶縁膜１３の上に形成されている。主画素電極ＰＡ１は、補助容量線Ｃ１に対向している。つまり、主画素電極ＰＡ１は、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３を介して補助容量線Ｃ１と重なる位置に配置されている。主画素電極ＰＡ２は、補助容量線Ｃ２に対向している。つまり、主画素電極ＰＡ１は、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３を介して補助容量線Ｃ１と重なる位置に配置されている。このような画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。
【００５２】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。なお、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａには、各画素ＰＸを区画するブラックマトリクスが配置されても良い。
【００５３】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａに配置されている。第２方向Ｙに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色カラーフィルタは赤色画素に対応して配置されている。青色カラーフィルタは青色画素に対応して配置されている。緑色カラーフィルタは緑色画素に対応して配置されている。
【００５４】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。
【００５５】
共通電極ＣＥの主共通電極ＣＡＵ、主共通電極ＣＡＣ、主共通電極ＣＡＢ、図示しない副共通電極ＣＢなどは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。主共通電極ＣＡＵ及び主共通電極ＣＡＢのそれぞれは、隣接するカラーフィルタの境界と重なる位置に配置されている。主共通電極ＣＡＣは、主共通電極ＣＡＵと主共通電極ＣＡＢとの間、あるいは、主画素電極ＰＡ１と主画素電極ＰＡ２との間、あるいは、ゲート配線Ｇ１の上方に位置している。
【００５６】
画素電極ＰＥと共通電極ＣＥとの間の領域、つまり、主共通電極ＣＡＵと主画素電極ＰＡ１との間の領域、主共通電極ＣＡＣと主画素電極ＰＡ１との間の領域、主共通電極ＣＡＣと主画素電極ＰＡ２との間の領域、及び、主共通電極ＣＡＢと主画素電極ＰＡ２との間の領域は、バックライト光が透過可能な透過領域に相当する。
【００５７】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥやオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００５８】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。
【００５９】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００６０】
尚、主画素電極ＰＡ１と主共通電極ＣＡＵ及び主共通電極ＣＡＣとの第２方向Ｙに沿った間隔、及び、主画素電極ＰＡ２と主共通電極ＣＡＣ及び主共通電極ＣＡＢとの第２方向Ｙに沿った間隔は、液晶層ＬＱの厚さよりも大きく、液晶層ＬＱの厚さの２倍以上の大きさを持つ。
【００６１】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。
【００６２】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。
【００６３】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡや主共通電極ＣＡなどの延出方向と略平行または略直交するように配置されている。つまり、主画素電極ＰＡや主共通電極ＣＡの延出方向が第１方向Ｘである場合、一方の偏光板の偏光軸は、第１方向Ｘと略平行である、あるいは、第２方向Ｙと略平行である。
【００６４】
あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と略平行または略直交するように配置されている。初期配向方向が第１方向Ｘと平行である場合、一方の偏光板の偏光軸は、第１方向Ｘと略平行である、あるいは、第２方向Ｙと略平行である。
【００６５】
図３において、（ａ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第１方向Ｘに対して直交するように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置されている。また、図３において、（ｂ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第１方向Ｘに対して直交するように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置されている。
【００６６】
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２乃至図５を参照しながら説明する。
【００６７】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）では、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００６８】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第１方向Ｘと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図３に破線で示したように、その長軸が第１方向Ｘと略平行な方向に初期配向する。
【００６９】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。
【００７０】
なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００７１】
バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時においてはほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
【００７２】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００７３】
図３に示した例では、例えば、画素ＰＸ内において、主画素電極ＰＡ１と主共通電極ＣＡＣとの間の領域内では、液晶分子ＬＭは、第１方向Ｘに対して反時計回りに回転し図中の左下を向くように配向する。また、主画素電極ＰＡ２と主共通電極ＣＡＣとの間の領域内では、液晶分子ＬＭは、第１方向Ｘに対して時計回りに回転し図中の左上を向くように配向する。
【００７４】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置あるいは共通電極ＣＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００７５】
このようなＯＮ時には、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。例えば、第１方向Ｘに平行な直線偏光が液晶表示パネルＬＰＮに入射すると、液晶層ＬＱを通過する際に第１方向Ｘに対して４５°−２２５°方位あるいは１３５°−３１５°方位に配向した液晶分子ＬＭによりλ／２の位相差の影響を受ける（但し、λは液晶層ＬＱを透過する光の波長である）。これにより、液晶層ＬＱを通過した光の偏光状態は、第２方向Ｙに平行な直線偏光となる。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、ＯＦＦ時と同様に黒表示となる。
【００７６】
本実施形態によれば、ゲート配線や補助容量線などの延出方向である第１方向Ｘに沿った長さがソース配線などの延出方向である第２方向Ｙに沿った長さよりも長い横長の画素構成としたことにより、第２方向Ｙに沿った長さが第１方向Ｘに沿った長さよりも長い縦長の画素構成とした場合と比較して、アクティブエリアにおける総画素数が同一でありながら、ゲート配線、補助容量線、ソース配線などの信号配線の総数を低減することができる。このため、信号配線の端子数を低減することができ、これらの信号配線に信号を供給するドライバの規模を低減することが可能となるとともに液晶表示パネルＬＰＮに実装すべき駆動ＩＣチップの数を低減することが可能となる。したがって、コストの削減が可能となる。
【００７７】
また、本実施形態によれば、画素電極ＰＥの主画素電極ＰＡは、画素ＰＸの第１方向Ｘに沿って延出し、しかも、画素ＰＸの第１方向Ｘに沿った略中間の位置でスイッチング素子ＳＷのドレイン電極ＷＤと電気的に接続されている。このため、画素サイズが拡大した仕様、特に、画素ＰＸの第１方向Ｘに沿った長さが伸びた画素ピッチの仕様においても、画素電極ＰＥにおけるドレイン電極ＷＤとのコンタクト付近と主画素電極端との間での抵抗差を抑制することができ、ＯＮ時における画素内での電界強度の差に起因した表示品位の低下を抑制することが可能となる。
【００７８】
また、本実施形態によれば、一本のゲート配線Ｇは画素ＰＸの中央部に位置し、一画素ＰＸあたり２本の補助容量線Ｃはゲート配線Ｇを挟んだ両側に位置し画素電極ＰＥとの間で各画素ＰＸにおいて画像表示に必要な容量を形成している。このため、画素ＰＸ内で補助容量線Ｃを引き回す必要がなく、容量形成に必要なスペースを確保することが可能となる。また、ゲート配線Ｇは、画素ＰＸにおいて非透過領域となる主共通電極ＣＡＣの直下に位置しているため、画素中央部に位置していても透過領域の面積が低減することはない。
【００７９】
また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと共通電極ＣＥとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、画素電極ＰＥと共通電極ＣＥとの電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。
【００８０】
また、本実施形態によれば、共通電極ＣＥと重なる領域では、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、隣接する画素間で不所望な横電界が生じないため、共通電極ＣＥと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００８１】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００８２】
また、一画素ＰＸをＸ−Ｙ平面で見た場合に、対向基板ＣＴに配置された共通電極ＣＥの内側にアレイ基板ＡＲ上に画素電極ＰＥが配置されている。言い換えれば、一画素ＰＸにおいて画素電極ＰＥは、共通電極ＣＥの主共通電極ＣＡＵ、主共通電極ＣＡＢ、副共通電極ＣＢＲ、及び、副共通電極ＣＢＬによって囲まれている。このように配置することによって、一画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、例えば、第１方向Ｘ及び第２方向Ｙに隣接した画素ＰＸ間において液晶層ＬＱに印加される電界が互いに影響を受けることがない。したがって、隣接画素からの電界の影響によって自画素の液晶分子ＬＭが動くことが無く、表示品位の劣化を抑制することができる。
【００８３】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。図３に示した例では、一画素内に少なくとも２つのドメインを形成することが可能となり、しかも、２つのドメインが略同等の面積であるため、更なる視野角補償が可能となる。
【００８４】
なお、上記の例では、液晶分子ＬＭの初期配向方向が第１方向Ｘと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、第１方向Ｘ及び第２方向Ｙを斜めに交差する斜め方向であっても良い。
【００８５】
また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。
【００８６】
また、ゲート配線Ｇ１と対向するゲートシールド電極を追加しても良い。このようなゲートシールド電極は、第１方向Ｘに沿って直線的に延出しており、帯状に形成され、ゲート配線Ｇ１に対向している。このゲートシールド電極は、共通電極ＣＥと電気的に接続され、共通電極ＣＥと同電位とする。このようなゲートシールド電極は、画素電極ＰＥと同一層である第３絶縁膜１３の上面に形成されるため、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて形成することが可能である。このような構造例によれば、ゲートシールド電極がゲート配線Ｇ１と対向するため、ゲート配線Ｇ１からの不所望な電界を遮蔽することが可能となる。このため、ゲート配線Ｇ１から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。
【００８７】
なお、本実施形態において、画素ＰＸの構造は、上記の例に限定されるものではない。
【００８８】
図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００８９】
ここに示した構造例は、図２に示した構造例と比較して、画素電極ＰＥがループ状に形成された点で相違している。
【００９０】
すなわち、画素電極ＰＥは、第１方向Ｘに沿ってそれぞれ延出した主画素電極ＰＡ１及び主画素電極ＰＡ２に加えて、主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれの一端部と繋がり第２方向Ｙに沿って延出した接続部ＰＤ１、及び、主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれの他端部と繋がり第２方向Ｙに沿って延出した接続部ＰＤ２を備えている。接続部ＰＤ１は、画素ＰＸの左側端部付近に位置している。接続部ＰＤ２は、画素ＰＸの右側端部付近に位置している。これらの接続部ＰＤ１及び接続部ＰＤ２は、第２方向Ｙに沿って直線的に延出し、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。つまり、ここで示した画素電極ＰＥは、矩形枠状である。
【００９１】
このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、ゲート配線Ｇ１の上方に位置する。
【００９２】
このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、画素電極ＰＥがループ状に形成されているため、画素電極ＰＥの断線に対する冗長性を向上することが可能となる。すなわち、例え画素電極ＰＥの一部で断線が発生したとしても、他のパスにより、主画素電極ＰＡ１及び主画素電極ＰＡ２のいずれにも画素電位を供給することが可能となる。したがって、高精細化の要求に伴って電極幅が極めて細くなったとしても、画素ＰＸ内での断線に起因した表示不良など表示品位の劣化を抑制することが可能となる。
【００９３】
図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００９４】
ここに示した構造例は、図２に示した構造例と比較して、ドレイン電極ＷＤが補助容量線Ｃ１及び補助容量線Ｃ２との間で容量形成を可能とした点で相違している。
【００９５】
すなわち、ドレイン電極ＷＤは、半導体層ＳＣにコンタクトした第１電極部Ｄ１、第１電極部Ｄ１に繋がった第２電極部Ｄ２及び第３電極部Ｄ３を備えている。これらの第１電極部Ｄ１、第２電極部Ｄ２、及び、第３電極部Ｄ３は、一体的あるいは連続的に形成され、互いに電気的に接続されている。
【００９６】
第１電極部Ｄ１は、第２方向Ｙに沿って直線的に延出している。このような第１電極部Ｄ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第２電極部Ｄ２及び第３電極部Ｄ３は、第１電極部Ｄ１からそれぞれ第１方向Ｘに沿って直線的に延出している。図示した例では、第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれは、第１電極部Ｄ１と繋がった位置から画素ＰＸの左側端部付近に向かって第１方向Ｘに沿って延出している。これらの第２電極部Ｄ２及び第３電極部Ｄ３は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【００９７】
このようなドレイン電極ＷＤにおいて、第２電極部Ｄ２は、補助容量線Ｃ１と対向している。すなわち、補助容量線Ｃ１は、第２電極部Ｄ２の直下を通り第１方向Ｘに沿って直線的に延出している。また、第３電極部Ｄ３は、補助容量線Ｃ２と対向している。すなわち、補助容量線Ｃ２は、第３電極部Ｄ３の直下を通り第１方向Ｘに沿って直線的に延出している。詳述しないが、第２電極部Ｄ２と補助容量線Ｃ１との間、及び、第３電極部Ｄ３と補助容量線Ｃ２との間には、第１絶縁膜１１のみが介在している。このようなドレイン電極ＷＤでは、第２電極部Ｄ２と補助容量線Ｃ１との間、及び、第３電極部Ｄ３と補助容量線Ｃ２との間で、画素ＰＸでの画像表示に必要な容量を形成することができる。
【００９８】
このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、ゲート配線Ｇ１の上方に位置する。
【００９９】
このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、第１絶縁膜１１を介して対向する補助容量線Ｃ１及び補助容量線Ｃ２とドレイン電極ＷＤとの間で容量を形成することが可能となる。つまり、補助容量線Ｃ１及び補助容量線Ｃ２とドレイン電極ＷＤとのギャップは、第１絶縁膜１１の膜厚に相当する。このため、補助容量線Ｃ１及び補助容量線Ｃ２と画素電極ＰＥとの間に複数の絶縁膜が介在した状態で容量を形成する場合と比較して、より大きな容量を小さい面積で効率良く形成することが可能となる。
【０１００】
なお、上記のドレイン電極ＷＤにおいては、画素ＰＸの左側端部付近において、第２電極部Ｄ２及び第３電極部Ｄ３の端部をそれぞれ接続する電極部を配置することで、ループ状に形成しても良い。この場合、ドレイン電極ＷＤの断線に対する冗長性を向上することが可能となる。
【０１０１】
図８は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１０２】
ここに示した構造例は、図２に示した構造例と比較して、ソース配線Ｓ１を挟んだ両側にドレイン電極ＷＤ１及びドレイン電極ＷＤ２を備えた点で相違している。
【０１０３】
すなわち、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２は、ソース配線Ｓ１（あるいは半導体層ＳＣにコンタクトしたソース電極ＷＳ）から離間しており、それぞれ第２方向Ｙに沿って延出している。ドレイン電極ＷＤ１は、ソース配線Ｓ１あるいはソース電極ＷＳに対して画素ＰＸの左側に位置しており、半導体層ＳＣにコンタクトするとともに補助容量線Ｃ１及び補助容量線Ｃ２の上方に延出している。ドレイン電極ＷＤ２は、ソース配線Ｓ１あるいはソース電極ＷＳに対して画素ＰＸの右側に位置しており、半導体層ＳＣにコンタクトするとともに補助容量線Ｃ１及び補助容量線Ｃ２の上方に延出している。つまり、ドレイン電極ＷＤ１、ソース電極ＷＳ、及び、ドレイン電極ＷＤ２は、第１方向Ｘに沿ってこの順に並んでおり、それぞれ半導体層ＳＣにコンタクトしている。
【０１０４】
画素電極ＰＥの主画素電極ＰＡ１は、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２と電気的に接続され、補助容量線Ｃ１の上方に位置し、第１方向Ｘに沿って延出している。この主画素電極ＰＡ１は、コンタクト部ＰＣ１及びコンタクト部ＰＣ３を備えている。これらのコンタクト部ＰＣ１及びコンタクト部ＰＣ３は、画素ＰＸの略中央を通るソース配線Ｓ１と交差する位置を挟んだ両側に位置している。コンタクト部ＰＣ１は、ドレイン電極ＷＤ１の一端部の上方に位置し、補助容量線Ｃ１の上方において、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤ１と電気的に接続されている。コンタクト部ＰＣ３も同様に、ドレイン電極ＷＤ２の一端部の上方に位置し、補助容量線Ｃ１の上方において、２つのコンタクトホールを介してドレイン電極ＷＤ２と電気的に接続されている。
【０１０５】
画素電極ＰＥの主画素電極ＰＡ２は、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２と電気的に接続され、補助容量線Ｃ２の上方に位置し、第１方向Ｘに沿って延出している。この主画素電極ＰＡ２は、コンタクト部ＰＣ２及びコンタクト部ＰＣ４を備えている。これらのコンタクト部ＰＣ２及びコンタクト部ＰＣ４は、画素ＰＸの略中央を通るソース配線Ｓ１と交差する位置を挟んだ両側に位置している。コンタクト部ＰＣ２は、ドレイン電極ＷＤ１の一端部の上方に位置し、補助容量線Ｃ２の上方において、コンタクトホールＣＨ３及びコンタクトホールＣＨ４を介してドレイン電極ＷＤ１と電気的に接続されている。コンタクト部ＰＣ４も同様に、ドレイン電極ＷＤ２の一端部の上方に位置し、補助容量線Ｃ２の上方において、２つのコンタクトホールを介してドレイン電極ＷＤ２と電気的に接続されている。
【０１０６】
このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、ゲート配線Ｇ１の上方に位置する。
【０１０７】
このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、画素電極ＰＥの１本の主画素電極ＰＡに対して、画素ＰＸの第１方向Ｘに沿った略中間の位置で２つのドレイン電極ＷＤと電気的に接続されている。また、主画素電極ＰＡ１のドレイン電極ＷＤ１とのコンタクト位置から主画素電極ＰＡ１の一端（画素ＰＸの左側の端部）までの距離は、主画素電極ＰＡ１のドレイン電極ＷＤ２とのコンタクト位置から主画素電極ＰＡ１の他端（画素ＰＸの右側の端部）までの距離と略同等である。このため、主画素電極ＰＡの第１方向Ｘに沿った長さが伸びた仕様であっても、ドレイン電極ＷＤとのコンタクト付近と主画素電極端との間での抵抗差を抑制することが可能となる。また、仮に抵抗差が生じたとしても、主画素電極の一端と他端とでの抵抗値を略同等することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。
【０１０８】
また、この構造例によれば、一方のドレイン電極と主画素電極との間で断線が生じたとしても、他方のドレイン電極と主画素電極との間で電気的な接続を確保することが可能となり、冗長性を向上することが可能となる。
【０１０９】
図９は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１１０】
ここに示した構造例は、図８に示した構造例と比較して、画素電極ＰＥがループ状に形成された点で相違している。
【０１１１】
すなわち、画素電極ＰＥは、第１方向Ｘに沿ってそれぞれ延出した主画素電極ＰＡ１及び主画素電極ＰＡ２に加えて、主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれの一端部と繋がり第２方向Ｙに沿って延出した接続部ＰＤ１、及び、主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれの他端部と繋がり第２方向Ｙに沿って延出した接続部ＰＤ２を備えている。ここで示した画素電極ＰＥは、図６に示した例と同様に、矩形枠状である。
【０１１２】
このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、ゲート配線Ｇ１の上方に位置する。
【０１１３】
このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、画素電極ＰＥがループ状に形成されているため、画素電極ＰＥの断線に対する冗長性を向上することが可能となる。
【０１１４】
図１０は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１１５】
ここに示した構造例は、図８に示した構造例と比較して、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２が補助容量線Ｃ１及び補助容量線Ｃ２との間で容量形成を可能とした点で相違している。
【０１１６】
すなわち、ドレイン電極ＷＤ１は、半導体層ＳＣにコンタクトした第１電極部Ｄ１、第１電極部Ｄ１に繋がった第２電極部Ｄ２及び第３電極部Ｄ３を備えている。これらの第１電極部Ｄ１、第２電極部Ｄ２、及び、第３電極部Ｄ３は、一体的あるいは連続的に形成され、互いに電気的に接続されている。このようなドレイン電極ＷＤ１は、図７に示した例と同様に構成されており、詳細な説明を省略する。
【０１１７】
ドレイン電極ＷＤ２は、第１電極部Ｄ１とはソース電極ＷＳを挟んだ反対側で半導体層ＳＣにコンタクトした第４電極部Ｄ４、第４電極部Ｄ４に繋がった第５電極部Ｄ５及び第６電極部Ｄ６を備えている。これらの第４電極部Ｄ４、第５電極部Ｄ５、及び、第６電極部Ｄ６は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第４電極部Ｄ４は、第２方向Ｙに沿って直線的に延出している。このような第４電極部Ｄ４は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第５電極部Ｄ５及び第６電極部Ｄ６は、第４電極部Ｄ４からそれぞれ第１方向Ｘに沿って直線的に延出している。図示した例では、第５電極部Ｄ５及び第６電極部Ｄ６のそれぞれは、第４電極部Ｄ４と繋がった位置から画素ＰＸの右側端部付近に向かって第１方向Ｘに沿って延出している。これらの第５電極部Ｄ５及び第６電極部Ｄ６は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【０１１８】
第２電極部Ｄ２及び第５電極部Ｄ５は、補助容量線Ｃ１に対向し、しかも、主画素電極ＰＡ１の直下に位置している。補助容量線Ｃ１は、第２電極部Ｄ２及び第５電極部Ｄ５の直下を通り第１方向Ｘに沿って直線的に延出している。また、第３電極部Ｄ３及び第６電極部Ｄ６は、補助容量線Ｃ２に対向し、しかも、主画素電極ＰＡ２の直下に位置している。補助容量線Ｃ２は、第３電極部Ｄ３及び第６電極部Ｄ６の直下を通り第１方向Ｘに沿って直線的に延出している。
【０１１９】
ドレイン電極ＷＤ１では、第２電極部Ｄ２と補助容量線Ｃ１との間、及び、第３電極部Ｄ３と補助容量線Ｃ２との間で、画素ＰＸでの画像表示に必要な容量を形成することができる。また、ドレイン電極ＷＤ２では、第５電極部Ｄ５と補助容量線Ｃ１との間、及び、第６電極部Ｄ６と補助容量線Ｃ２との間で、画素ＰＸでの画像表示に必要な容量を形成することができる。
【０１２０】
このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、ゲート配線Ｇ１の上方に位置する。
【０１２１】
このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、第１絶縁膜１１を介して対向する補助容量線Ｃ１及び補助容量線Ｃ２とドレイン電極ＷＤ１及びドレイン電極ＷＤ２との間で容量を形成することが可能となる。このため、補助容量線Ｃ１及び補助容量線Ｃ２と画素電極ＰＥとの間に複数の絶縁膜が介在した状態で容量を形成する場合と比較して、より大きな容量を小さい面積で効率良く形成することが可能となる。
【０１２２】
なお、上記のドレイン電極ＷＤ１においては、画素ＰＸの左側端部付近において、第２電極部Ｄ２及び第３電極部Ｄ３の端部をそれぞれ接続する電極部を配置することでループ状に形成しても良い。また、ドレイン電極ＷＤ２においては、画素ＰＸの右側端部付近において、第５電極部Ｄ５及び第６電極部Ｄ６の端部をそれぞれ接続する電極部を配置することでループ状に形成しても良い。この場合、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２の断線に対する冗長性を向上することが可能となる。
【０１２３】
また、このような構造例によれば、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２をそれぞれ画素電極として利用しても良い。この場合、ドレイン電極よりも上層に位置する第２絶縁膜、第３絶縁膜、ＩＴＯなどで形成された画素電極ＰＥを省略できる。ドレイン電極ＷＤ１及びドレイン電極ＷＤ２は、インジウム（Ｉｎ）を使用しない配線材料によって形成されている。このため、画素電極ＰＥ及び共通電極ＣＥの双方をＩＴＯやＩＺＯによって形成した場合と比較して、インジウムの使用量を低減することが可能となる。また、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２のみならず共通電極ＣＥについても、インジウム（Ｉｎ）を使用しない導電材料によって形成された場合には、インジウムフリーを実現することが可能となる。
【０１２４】
また、画素電極として機能するドレイン電極ＷＤ１及びドレイン電極ＷＤ２が上記の不透明な配線材料によって形成された構造例において、液晶表示パネルＬＰＮに入射した直線偏光は、ドレイン電極ＷＤのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な配線材料によって形成されているゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。また、共通電極ＣＥも上記の不透明な導電材料によって形成されている場合もあり、共通電極ＣＥの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。このため、ドレイン電極ＷＤや共通電極ＣＥ、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第１偏光板ＰＬ１を透過した際の偏光面を維持することができる。したがって、ＯＦＦ時において、液晶表示パネルＬＰＮを透過した直線偏光は、検光子である第２偏光板ＰＬ２で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、ドレイン電極ＷＤや共通電極ＣＥの周辺での光漏れ対策のためにブラックマトリクスの幅を拡張する必要がなく、透過領域の面積の低減、ＯＮ時の透過率の低減を抑制することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。
【０１２５】
以上説明したように、本実施形態によれば、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。
【０１２６】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＷＤ…ドレイン電極
ＰＥ…画素電極 ＰＡ…主画素電極
ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極
Ｇ…ゲート配線 Ｃ…補助容量線 Ｓ…ソース配線
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−４２６３０号公報
【特許文献２】特開２００９−１９２８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向に沿ってそれぞれ延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に位置し第１方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第１方向に交差する第２方向に沿って延出したソース配線と、前記半導体層にコンタクトするとともに前記第１補助容量線及び前記第２補助容量線の上方にそれぞれ延出したドレイン電極と、前記ドレイン電極と電気的に接続され前記第１補助容量線と対向し第１方向に沿って延出した第１主画素電極及び前記ドレイン電極と電気的に接続され前記第２補助容量線と対向し第１方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、前記第１主画素電極を挟んだ両側、及び、前記第２主画素電極を挟んだ両側にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００７】
本実施形態によれば、
第１方向に沿ってそれぞれ延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に位置し第１方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第１方向に交差する第２方向に沿って延出したソース配線と、前記ソース配線を挟んだ両側にそれぞれ位置し前記半導体層にコンタクトするとともに前記第１補助容量線及び前記第２補助容量線の上方にそれぞれ延出した第１ドレイン電極及び第２ドレイン電極と、前記第１ドレイン電極及び前記第２ドレイン電極と電気的に接続され前記第１補助容量線と対向し第１方向に沿って延出した第１主画素電極及び前記第１ドレイン電極及び前記第２ドレイン電極と電気的に接続され前記第２補助容量線と対向し第１方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、前記第１主画素電極を挟んだ両側、及び、前記第２主画素電極を挟んだ両側にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。
【図４】図４は、図２のＡ−Ｂ線で切断したアレイ基板の断面構造を概略的に示す断面図である。
【図５】図５は、図３のＣ−Ｄ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。
【図６】図６は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図７】図７は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図８】図８は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図９】図９は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図１０】図１０は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【発明を実施するための形態】
【０００９】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１１】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１２】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って延出した信号配線に相当する。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接している。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って延出した信号配線に相当する。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１３】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１４】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。なお、画素電極ＰＥとの間で容量を形成するための補助容量線Ｃは、１画素あたり複数本配置しても良い。
【００１５】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１６】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。
【００１７】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。本実施形態においては、後に詳述するが、スイッチング素子ＳＷのドレイン電極が画素電極ＰＥとして機能しても良いし、ドレイン電極に電気的に接続された画素電極ＰＥを別途設けても良い。ドレイン電極が画素電極ＰＥとして機能する構成の場合、画素電極ＰＥは、配線材料、不透明な導電材料、あるいは、遮光性あるいは反射性を有する導電材料によって形成され、一例として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）のうちの少なくとも１つの金属材料またはいずれかを含む合金によって形成される。また、画素電極ＰＥをドレイン電極とは別個に設ける場合、画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されても良いし、上記の配線材料によって形成されていても良い。
【００１８】
共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような共通電極ＣＥは、例えば、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されても良いし、上記の配線材料によって形成されていても良い。
【００１９】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。対向基板ＣＴの共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００２０】
図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００２１】
アレイ基板ＡＲは、ゲート配線Ｇ１、補助容量線Ｃ１、補助容量線Ｃ２、ソース配線Ｓ１、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。
【００２２】
図示した例では、画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも長い横長の長方形状である。補助容量線Ｃ１及び補助容量線Ｃ２は、第２方向Ｙに沿って第１ピッチで配置され、それぞれ第１方向Ｘに沿って延出している。ゲート配線Ｇ１は、補助容量線Ｃ１と補助容量線Ｃ２との間に位置し、第１方向Ｘに沿って延出している。ソース配線Ｓ１は、第２方向Ｙに沿って延出している。
【００２３】
図示した画素ＰＸにおいて、補助容量線Ｃ１はゲート配線Ｇ１よりも画素ＰＸの上側の領域に配置され、補助容量線Ｃ２はゲート配線Ｇ１よりも画素ＰＸの下側の領域に配置されている。画素ＰＸの第２方向Ｙに沿った長さは、補助容量線間の第１ピッチよりも大きい。
【００２４】
また、ゲート配線Ｇ１は、補助容量線Ｃ１と補助容量線Ｃ２との略中間、あるいは、画素中央部に位置している。つまり、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔は、補助容量線Ｃ２とゲート配線Ｇ１との第２方向Ｙに沿った間隔と略同一である。
【００２５】
また、ソース配線Ｓ１は、画素中央部に位置している。つまり、ソース配線Ｓ１は、ゲート配線Ｇ１、補助容量線Ｃ１、及び、補助容量線Ｃ２と交差するが、ソース配線Ｓ１とゲート配線Ｇ１と交差する位置は、画素ＰＸの略中央であって、ソース配線Ｓ１と補助容量線Ｃ１とが交差する位置と、ソース配線Ｓ１と補助容量線Ｃ２とが交差する位置との略中間に位置している。
【００２６】
スイッチング素子ＳＷは、図示した例では、画素ＰＸの略中央に位置し、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１と電気的に接続されたゲート電極ＷＧ、画素ＰＸの略中央でゲート電極ＷＧの上方に位置する半導体層ＳＣ、ソース配線Ｓ１と電気的に接続され半導体層ＳＣにコンタクトしたソース電極ＷＳ、及び、半導体層ＳＣにコンタクトしたドレイン電極ＷＤを備えている。図示した例では、ゲート電極ＷＧはゲート配線Ｇ１と一体的に形成され、ソース電極ＷＳはソース配線Ｓ１と一体的に形成されている。また、ソース電極ＷＳのうち半導体層ＳＣにコンタクトしている部分については、第２方向Ｙに沿って延出している。ドレイン電極ＷＤは、ソース配線Ｓ１あるいはソース電極ＷＳから離間しており、第２方向Ｙに沿って延出している。このようなドレイン電極ＷＤは、補助容量線Ｃ１及び補助容量線Ｃ２の上方に延出している。
【００２７】
画素電極ＰＥは、ドレイン電極ＷＤと電気的に接続されている。この画素電極ＰＥは、補助容量線Ｃ１に対向し第１方向Ｘに沿って延出した主画素電極ＰＡ１、及び、補助容量線Ｃ２に対向し第１方向Ｘに沿って延出した主画素電極ＰＡ２を備えている。主画素電極ＰＡ１は、画素ＰＸの第１方向Ｘに沿った略中間の位置にコンタクト部ＰＣ１を備えている。コンタクト部ＰＣ１は、ドレイン電極ＷＤの一端部の上方に位置し、補助容量線Ｃ１の上方において、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤと電気的に接続されている。同様に、主画素電極ＰＡ２は、画素ＰＸの第１方向Ｘに沿った略中間の位置にコンタクト部ＰＣ２を備えている。コンタクト部ＰＣ２は、ドレイン電極ＷＤの一端部の上方に位置し、補助容量線Ｃ２の上方において、コンタクトホールＣＨ３及びコンタクトホールＣＨ４を介してドレイン電極ＷＤと電気的に接続されている。図示した例では、主画素電極ＰＡ１は、主画素電極ＰＡ２から離間しているが、ともに同一のドレイン電極ＷＤと電気的に接続されているため、主画素電極ＰＡ１及び主画素電極ＰＡ２には同一電圧が印加される。
【００２８】
主画素電極ＰＡ１においては、コンタクト部ＰＣ１から画素ＰＸの左側端部に向かって延出した部分及びコンタクト部ＰＣ１からソース配線Ｓ１の上方を通り画素ＰＸの右側端部に向かって延出した部分がそれぞれ補助容量線Ｃ１と対向し、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。補助容量線Ｃ１は、主として主画素電極ＰＡ１との間で容量を形成している。
【００２９】
主画素電極ＰＡ２においては、コンタクト部ＰＣ２から画素ＰＸの左側端部に向かって延出した部分及びコンタクト部ＰＣ２からソース配線Ｓ１の上方を通り画素ＰＸの右側端部に向かって延出した部分がそれぞれ補助容量線Ｃ２と対向し、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。補助容量線Ｃ２は、主として主画素電極ＰＡ２との間で容量を形成している。
【００３０】
なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。
【００３１】
このようなアレイ基板ＡＲにおいては、画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、第１方向Ｘと略平行である。
【００３２】
ここで、寸法の一例について述べると、画素ＰＸの第２方向Ｙに沿った長さは５０μｍ〜６０μｍであり、画素ＰＸの第１方向に沿った長さは１５０μｍ〜１８０μｍであり、ゲート配線Ｇ及び補助容量線Ｃの第２方向Ｙに沿った幅が５μｍであり、ソース配線Ｓの第１方向Ｘに沿った幅が３μｍである。なお、ゲート配線Ｇ及び補助容量線Ｃは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば１０μｍ程度のマージンを確保している。また、ソース配線Ｓ及びソース電極ＷＳと、ドレイン電極ＷＤとは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば１０μｍ程度のマージンを確保している。
【００３３】
図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられたゲート配線Ｇ、補助容量線Ｃ、ソース配線Ｓ、スイッチング素子ＳＷ、画素電極ＰＥなどを破線で示している。
【００３４】
共通電極ＣＥは、対向基板ＣＴに主共通電極ＣＡを備えている。図示した例では、共通電極ＣＥは、さらに、対向基板ＣＴに副共通電極ＣＢを備えている。但し、副共通電極ＣＢは省略しても良い。
【００３５】
主共通電極ＣＡは、Ｘ−Ｙ平面内において、画素電極ＰＥの主画素電極ＰＡ１を挟んだ両側、及び、主画素電極ＰＡ２を挟んだ両側にそれぞれ位置し、第１方向Ｘに沿って直線的に延出している。あるいは、主共通電極ＣＡは、主画素電極ＰＡ１と主画素電極ＰＡ２との間、画素ＰＸの上側端部、及び、画素ＰＸの下側端部にそれぞれ位置し、第１方向Ｘに沿って延出している。このような主共通電極ＣＡは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【００３６】
図示した例では、主共通電極ＣＡは、第２方向Ｙに間隔をおいて３本平行に並んでいる。すなわち、一画素あたり、３本の主共通電極ＣＡが第２方向Ｙに沿って等ピッチで配置されている。画素ＰＸにおいて、主共通電極ＣＡＵは上側端部に配置され、主共通電極ＣＡＢは下側端部に配置され、主共通電極ＣＡＣは画素中央部に配置されている。厳密には、主共通電極ＣＡＵは当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＢは当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第２方向Ｙに沿った長さは、主共通電極ＣＡＵと主共通電極ＣＡＢとの間の第２方向Ｙに沿ったピッチに相当する。主共通電極ＣＡＣは、第２電極部Ｄ２と第３電極部Ｄ３との間、あるいは、ゲート配線Ｇ１の上方に位置している。
【００３７】
主共通電極ＣＡＵ及び主共通電極ＣＡＣは、主画素電極ＰＡ１及び補助容量線Ｃ１を挟んだ両側に位置している。同様に、主共通電極ＣＡＣ及び主共通電極ＣＡＢは、主画素電極ＰＡ２及び補助容量線Ｃ２を挟んだ両側に位置している。換言すると、画素中央部に配置された１本の主共通電極ＣＡＣは、主画素電極ＰＡ１と主画素電極ＰＡ２との略中間に位置している。つまり、図示した例では、Ｘ−Ｙ平面において、主共通電極ＣＡＢ、主画素電極ＰＡ２、主共通電極ＣＡＣ、主画素電極ＰＡ１、主共通電極ＣＡＵが第２方向Ｙに沿ってこの順に並んでいる。なお、主画素電極ＰＡ１と主共通電極ＣＡＣとの間の第２方向Ｙに沿った電極間距離、及び、主共通電極ＣＡＣと主画素電極ＰＡ２との間の第２方向Ｙに沿った電極間距離は略同等である。また、主共通電極ＣＡＵと主画素電極ＰＡ１との間の第２方向Ｙに沿った電極間距離、及び、主画素電極ＰＡ２と主共通電極ＣＡＢとの間の第２方向Ｙに沿った電極間距離は略同等である。
【００３８】
副共通電極ＣＢは、Ｘ−Ｙ平面内において、画素電極ＰＥを挟んだ両側で第２方向Ｙに沿って直線的に延出している。このような副共通電極ＣＢは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。また、このような副共通電極ＣＢは、主共通電極ＣＡと一体的あるいは連続的に形成され、主共通電極ＣＡと電気的に接続されている。つまり、対向基板ＣＴにおいては、共通電極ＣＥは格子状に形成されている。
【００３９】
図示した例では、副共通電極ＣＢは、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。すなわち、一画素あたり、２本の副共通電極ＣＢが配置されている。図示した画素ＰＸにおいて、副共通電極ＣＢＬは左側端部に配置され、副共通電極ＣＢＲは右側端部に配置されている。厳密には、副共通電極ＣＢＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、副共通電極ＣＢＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第１方向Ｘに沿った長さは、副共通電極ＣＢＬと副共通電極ＣＢＲとの間の第１方向Ｘに沿ったピッチに相当する。
【００４０】
このような対向基板ＣＴにおいては、共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第２配向処理方向ＰＤ２は、第１方向Ｘと平行であり、Ｘ−Ｙ平面内において、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きである。
【００４１】
図４は、図２のＡ−Ｂ線で切断したアレイ基板ＡＲの断面構造を概略的に示す断面図である。
【００４２】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０においてスイッチング素子ＳＷ、補助容量線Ｃ１、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。
【００４３】
スイッチング素子ＳＷのゲート電極ＷＧは、ゲート配線Ｇ１の一部であり、第１絶縁基板１０の内面１０Ａに形成されている。補助容量線Ｃ１及び図示しない補助容量線Ｃ２は、ゲート電極ＷＧから離間し、第１絶縁基板１０の内面１０Ａに形成され、第１絶縁膜１１によって覆われている。これらのゲート電極ＷＧ、ゲート配線Ｇ１及び補助容量線Ｃ１は同一材料（例えば、上記の不透明な配線材料）によって形成され、また、これらは同一材料を用いて一括して形成可能である。
【００４４】
スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁膜１１の上に形成され、ゲート電極ＷＧの上方に位置している。スイッチング素子ＳＷのソース電極ＷＳは、ソース配線Ｓ１の一部であり、第１絶縁膜１１の上に形成され、半導体層ＳＣにコンタクトしている。ドレイン電極ＷＤは、ソース電極ＷＳ及びソース配線Ｓ１から離間し、第１絶縁膜１１の上に形成され、半導体層ＳＣにコンタクトしている。また、ドレイン電極ＷＤは、補助容量線Ｃ１の上方に延在している。すなわち、ドレイン電極ＷＤは、第１絶縁膜１１を介して補助容量線Ｃ１と対向している。これらのソース電極ＷＳ及びドレイン電極ＷＤは、ソース配線Ｓ１と同一材料（具体的には上記した不透明な配線材料）によって形成され、また、これらは同一材料を用いて一括して形成可能である。なお、図示しないが、ドレイン電極ＷＤは、第１絶縁膜１１上において補助容量線Ｃ２の上方にも延在している。
【００４５】
これらの半導体層ＳＣ、ソース電極ＷＳ、及び、ドレイン電極ＷＤは、ソース配線Ｓ１とともに第２絶縁膜１２によって覆われている。この第２絶縁膜１２には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨ１が形成されている。図示しないが、第２絶縁膜１２にはコンタクトホールＣＨ３も形成されている。
【００４６】
第３絶縁膜１３は、第２絶縁膜１２の上に形成されている。この第３絶縁膜１３は、例えば、有機材料を成膜することによって形成され、その表面を平坦化するものである。この第３絶縁膜１３には、コンタクトホールＣＨ２が形成されている。このコンタクトホールＣＨ２は、コンタクトホールＣＨ１よりも大きなサイズであり、コンタクトホールＣＨ１でドレイン電極ＷＤまで貫通するとともにコンタクトホールＣＨ１の周囲の第２絶縁膜１２まで貫通する。なお、図示しないが、第３絶縁膜１３にはコンタクトホールＣＨ４も形成されている。
【００４７】
画素電極ＰＥである主画素電極ＰＡ１のコンタクト部ＰＣ１や、図示しない主画素電極ＰＡ２のコンタクト部ＰＣ２は、第３絶縁膜１３の上に形成されている。つまり、第２絶縁膜１２及び第３絶縁膜１３は、ソース配線、ソース電極及びドレイン電極と、画素電極ＰＥとの間に介在する層間絶縁膜に相当する。コンタクト部ＰＣ１は、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤにコンタクトしている。
【００４８】
第１配向膜ＡＬ１は、画素電極ＰＥを覆っており、第３絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００４９】
図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。
【００５０】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００５１】
アレイ基板ＡＲにおいて、ゲート配線Ｇ１、補助容量線Ｃ１及び補助容量線Ｃ２は、第１絶縁基板１０の内面１０Ａ、つまり、対向基板ＣＴと対向する側に形成され、第１絶縁膜１１によって覆われている。画素電極ＰＥの主画素電極ＰＡ１及び主画素電極ＰＡ２は、第３絶縁膜１３の上に形成されている。主画素電極ＰＡ１は、補助容量線Ｃ１に対向している。つまり、主画素電極ＰＡ１は、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３を介して補助容量線Ｃ１と重なる位置に配置されている。主画素電極ＰＡ２は、補助容量線Ｃ２に対向している。つまり、主画素電極ＰＡ１は、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３を介して補助容量線Ｃ１と重なる位置に配置されている。このような画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。
【００５２】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。なお、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａには、各画素ＰＸを区画するブラックマトリクスが配置されても良い。
【００５３】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａに配置されている。第２方向Ｙに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色カラーフィルタは赤色画素に対応して配置されている。青色カラーフィルタは青色画素に対応して配置されている。緑色カラーフィルタは緑色画素に対応して配置されている。
【００５４】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。
【００５５】
共通電極ＣＥの主共通電極ＣＡＵ、主共通電極ＣＡＣ、主共通電極ＣＡＢ、図示しない副共通電極ＣＢなどは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。主共通電極ＣＡＵ及び主共通電極ＣＡＢのそれぞれは、隣接するカラーフィルタの境界と重なる位置に配置されている。主共通電極ＣＡＣは、主共通電極ＣＡＵと主共通電極ＣＡＢとの間、あるいは、主画素電極ＰＡ１と主画素電極ＰＡ２との間、あるいは、ゲート配線Ｇ１の上方に位置している。
【００５６】
画素電極ＰＥと共通電極ＣＥとの間の領域、つまり、主共通電極ＣＡＵと主画素電極ＰＡ１との間の領域、主共通電極ＣＡＣと主画素電極ＰＡ１との間の領域、主共通電極ＣＡＣと主画素電極ＰＡ２との間の領域、及び、主共通電極ＣＡＢと主画素電極ＰＡ２との間の領域は、バックライト光が透過可能な透過領域に相当する。
【００５７】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥやオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００５８】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。
【００５９】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００６０】
尚、主画素電極ＰＡ１と主共通電極ＣＡＵ及び主共通電極ＣＡＣとの第２方向Ｙに沿った間隔、及び、主画素電極ＰＡ２と主共通電極ＣＡＣ及び主共通電極ＣＡＢとの第２方向Ｙに沿った間隔は、液晶層ＬＱの厚さよりも大きく、液晶層ＬＱの厚さの２倍以上の大きさを持つ。
【００６１】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。
【００６２】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。
【００６３】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡや主共通電極ＣＡなどの延出方向と略平行または略直交するように配置されている。つまり、主画素電極ＰＡや主共通電極ＣＡの延出方向が第１方向Ｘである場合、一方の偏光板の偏光軸は、第１方向Ｘと略平行である、あるいは、第２方向Ｙと略平行である。
【００６４】
あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と略平行または略直交するように配置されている。初期配向方向が第１方向Ｘと平行である場合、一方の偏光板の偏光軸は、第１方向Ｘと略平行である、あるいは、第２方向Ｙと略平行である。
【００６５】
図３において、（ａ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第１方向Ｘに対して直交するように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置されている。また、図３において、（ｂ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第１方向Ｘに対して直交するように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置されている。
【００６６】
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２乃至図５を参照しながら説明する。
【００６７】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）では、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００６８】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第１方向Ｘと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図３に破線で示したように、その長軸が第１方向Ｘと略平行な方向に初期配向する。
【００６９】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。
【００７０】
なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００７１】
バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時においてはほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
【００７２】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００７３】
図３に示した例では、例えば、画素ＰＸ内において、主画素電極ＰＡ１と主共通電極ＣＡＣとの間の領域内では、液晶分子ＬＭは、第１方向Ｘに対して反時計回りに回転し図中の左下を向くように配向する。また、主画素電極ＰＡ２と主共通電極ＣＡＣとの間の領域内では、液晶分子ＬＭは、第１方向Ｘに対して時計回りに回転し図中の左上を向くように配向する。
【００７４】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置あるいは共通電極ＣＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００７５】
このようなＯＮ時には、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。例えば、第１方向Ｘに平行な直線偏光が液晶表示パネルＬＰＮに入射すると、液晶層ＬＱを通過する際に第１方向Ｘに対して４５°−２２５°方位あるいは１３５°−３１５°方位に配向した液晶分子ＬＭによりλ／２の位相差の影響を受ける（但し、λは液晶層ＬＱを透過する光の波長である）。これにより、液晶層ＬＱを通過した光の偏光状態は、第２方向Ｙに平行な直線偏光となる。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、ＯＦＦ時と同様に黒表示となる。
【００７６】
本実施形態によれば、ゲート配線や補助容量線などの延出方向である第１方向Ｘに沿った長さがソース配線などの延出方向である第２方向Ｙに沿った長さよりも長い横長の画素構成としたことにより、第２方向Ｙに沿った長さが第１方向Ｘに沿った長さよりも長い縦長の画素構成とした場合と比較して、アクティブエリアにおける総画素数が同一でありながら、ゲート配線、補助容量線、ソース配線などの信号配線の総数を低減することができる。このため、信号配線の端子数を低減することができ、これらの信号配線に信号を供給するドライバの規模を低減することが可能となるとともに液晶表示パネルＬＰＮに実装すべき駆動ＩＣチップの数を低減することが可能となる。したがって、コストの削減が可能となる。
【００７７】
また、本実施形態によれば、画素電極ＰＥの主画素電極ＰＡは、画素ＰＸの第１方向Ｘに沿って延出し、しかも、画素ＰＸの第１方向Ｘに沿った略中間の位置でスイッチング素子ＳＷのドレイン電極ＷＤと電気的に接続されている。このため、画素サイズが拡大した仕様、特に、画素ＰＸの第１方向Ｘに沿った長さが伸びた画素ピッチの仕様においても、画素電極ＰＥにおけるドレイン電極ＷＤとのコンタクト付近と主画素電極端との間での抵抗差を抑制することができ、ＯＮ時における画素内での電界強度の差に起因した表示品位の低下を抑制することが可能となる。
【００７８】
また、本実施形態によれば、一本のゲート配線Ｇは画素ＰＸの中央部に位置し、一画素ＰＸあたり２本の補助容量線Ｃはゲート配線Ｇを挟んだ両側に位置し画素電極ＰＥとの間で各画素ＰＸにおいて画像表示に必要な容量を形成している。このため、画素ＰＸ内で補助容量線Ｃを引き回す必要がなく、容量形成に必要なスペースを確保することが可能となる。また、ゲート配線Ｇは、画素ＰＸにおいて非透過領域となる主共通電極ＣＡＣの直下に位置しているため、画素中央部に位置していても透過領域の面積が低減することはない。
【００７９】
また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと共通電極ＣＥとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、画素電極ＰＥと共通電極ＣＥとの電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。
【００８０】
また、本実施形態によれば、共通電極ＣＥと重なる領域では、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、隣接する画素間で不所望な横電界が生じないため、共通電極ＣＥと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００８１】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００８２】
また、一画素ＰＸをＸ−Ｙ平面で見た場合に、対向基板ＣＴに配置された共通電極ＣＥの内側にアレイ基板ＡＲ上に画素電極ＰＥが配置されている。言い換えれば、一画素ＰＸにおいて画素電極ＰＥは、共通電極ＣＥの主共通電極ＣＡＵ、主共通電極ＣＡＢ、副共通電極ＣＢＲ、及び、副共通電極ＣＢＬによって囲まれている。このように配置することによって、一画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、例えば、第１方向Ｘ及び第２方向Ｙに隣接した画素ＰＸ間において液晶層ＬＱに印加される電界が互いに影響を受けることがない。したがって、隣接画素からの電界の影響によって自画素の液晶分子ＬＭが動くことが無く、表示品位の劣化を抑制することができる。
【００８３】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。図３に示した例では、一画素内に少なくとも２つのドメインを形成することが可能となり、しかも、２つのドメインが略同等の面積であるため、更なる視野角補償が可能となる。
【００８４】
なお、上記の例では、液晶分子ＬＭの初期配向方向が第１方向Ｘと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、第１方向Ｘ及び第２方向Ｙを斜めに交差する斜め方向であっても良い。
【００８５】
また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。
【００８６】
また、ゲート配線Ｇ１と対向するゲートシールド電極を追加しても良い。このようなゲートシールド電極は、第１方向Ｘに沿って直線的に延出しており、帯状に形成され、ゲート配線Ｇ１に対向している。このゲートシールド電極は、共通電極ＣＥと電気的に接続され、共通電極ＣＥと同電位とする。このようなゲートシールド電極は、画素電極ＰＥと同一層である第３絶縁膜１３の上面に形成されるため、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて形成することが可能である。このような構造例によれば、ゲートシールド電極がゲート配線Ｇ１と対向するため、ゲート配線Ｇ１からの不所望な電界を遮蔽することが可能となる。このため、ゲート配線Ｇ１から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。
【００８７】
なお、本実施形態において、画素ＰＸの構造は、上記の例に限定されるものではない。
【００８８】
図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００８９】
ここに示した構造例は、図２に示した構造例と比較して、画素電極ＰＥがループ状に形成された点で相違している。
【００９０】
すなわち、画素電極ＰＥは、第１方向Ｘに沿ってそれぞれ延出した主画素電極ＰＡ１及び主画素電極ＰＡ２に加えて、主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれの一端部と繋がり第２方向Ｙに沿って延出した接続部ＰＤ１、及び、主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれの他端部と繋がり第２方向Ｙに沿って延出した接続部ＰＤ２を備えている。接続部ＰＤ１は、画素ＰＸの左側端部付近に位置している。接続部ＰＤ２は、画素ＰＸの右側端部付近に位置している。これらの接続部ＰＤ１及び接続部ＰＤ２は、第２方向Ｙに沿って直線的に延出し、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。つまり、ここで示した画素電極ＰＥは、矩形枠状である。
【００９１】
このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、ゲート配線Ｇ１の上方に位置する。
【００９２】
このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、画素電極ＰＥがループ状に形成されているため、画素電極ＰＥの断線に対する冗長性を向上することが可能となる。すなわち、例え画素電極ＰＥの一部で断線が発生したとしても、他のパスにより、主画素電極ＰＡ１及び主画素電極ＰＡ２のいずれにも画素電位を供給することが可能となる。したがって、高精細化の要求に伴って電極幅が極めて細くなったとしても、画素ＰＸ内での断線に起因した表示不良など表示品位の劣化を抑制することが可能となる。
【００９３】
図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００９４】
ここに示した構造例は、図２に示した構造例と比較して、ドレイン電極ＷＤが補助容量線Ｃ１及び補助容量線Ｃ２との間で容量形成を可能とした点で相違している。
【００９５】
すなわち、ドレイン電極ＷＤは、半導体層ＳＣにコンタクトした第１電極部Ｄ１、第１電極部Ｄ１に繋がった第２電極部Ｄ２及び第３電極部Ｄ３を備えている。これらの第１電極部Ｄ１、第２電極部Ｄ２、及び、第３電極部Ｄ３は、一体的あるいは連続的に形成され、互いに電気的に接続されている。
【００９６】
第１電極部Ｄ１は、第２方向Ｙに沿って直線的に延出している。このような第１電極部Ｄ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第２電極部Ｄ２及び第３電極部Ｄ３は、第１電極部Ｄ１からそれぞれ第１方向Ｘに沿って直線的に延出している。図示した例では、第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれは、第１電極部Ｄ１と繋がった位置から画素ＰＸの左側端部付近に向かって第１方向Ｘに沿って延出している。これらの第２電極部Ｄ２及び第３電極部Ｄ３は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【００９７】
このようなドレイン電極ＷＤにおいて、第２電極部Ｄ２は、補助容量線Ｃ１と対向している。すなわち、補助容量線Ｃ１は、第２電極部Ｄ２の直下を通り第１方向Ｘに沿って直線的に延出している。また、第３電極部Ｄ３は、補助容量線Ｃ２と対向している。すなわち、補助容量線Ｃ２は、第３電極部Ｄ３の直下を通り第１方向Ｘに沿って直線的に延出している。詳述しないが、第２電極部Ｄ２と補助容量線Ｃ１との間、及び、第３電極部Ｄ３と補助容量線Ｃ２との間には、第１絶縁膜１１のみが介在している。このようなドレイン電極ＷＤでは、第２電極部Ｄ２と補助容量線Ｃ１との間、及び、第３電極部Ｄ３と補助容量線Ｃ２との間で、画素ＰＸでの画像表示に必要な容量を形成することができる。
【００９８】
このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、ゲート配線Ｇ１の上方に位置する。
【００９９】
このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、第１絶縁膜１１を介して対向する補助容量線Ｃ１及び補助容量線Ｃ２とドレイン電極ＷＤとの間で容量を形成することが可能となる。つまり、補助容量線Ｃ１及び補助容量線Ｃ２とドレイン電極ＷＤとのギャップは、第１絶縁膜１１の膜厚に相当する。このため、補助容量線Ｃ１及び補助容量線Ｃ２と画素電極ＰＥとの間に複数の絶縁膜が介在した状態で容量を形成する場合と比較して、より大きな容量を小さい面積で効率良く形成することが可能となる。
【０１００】
なお、上記のドレイン電極ＷＤにおいては、画素ＰＸの左側端部付近において、第２電極部Ｄ２及び第３電極部Ｄ３の端部をそれぞれ接続する電極部を配置することで、ループ状に形成しても良い。この場合、ドレイン電極ＷＤの断線に対する冗長性を向上することが可能となる。
【０１０１】
図８は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１０２】
ここに示した構造例は、図２に示した構造例と比較して、ソース配線Ｓ１を挟んだ両側にドレイン電極ＷＤ１及びドレイン電極ＷＤ２を備えた点で相違している。
【０１０３】
すなわち、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２は、ソース配線Ｓ１（あるいは半導体層ＳＣにコンタクトしたソース電極ＷＳ）から離間しており、それぞれ第２方向Ｙに沿って延出している。ドレイン電極ＷＤ１は、ソース配線Ｓ１あるいはソース電極ＷＳに対して画素ＰＸの左側に位置しており、半導体層ＳＣにコンタクトするとともに補助容量線Ｃ１及び補助容量線Ｃ２の上方に延出している。ドレイン電極ＷＤ２は、ソース配線Ｓ１あるいはソース電極ＷＳに対して画素ＰＸの右側に位置しており、半導体層ＳＣにコンタクトするとともに補助容量線Ｃ１及び補助容量線Ｃ２の上方に延出している。つまり、ドレイン電極ＷＤ１、ソース電極ＷＳ、及び、ドレイン電極ＷＤ２は、第１方向Ｘに沿ってこの順に並んでおり、それぞれ半導体層ＳＣにコンタクトしている。
【０１０４】
画素電極ＰＥの主画素電極ＰＡ１は、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２と電気的に接続され、補助容量線Ｃ１の上方に位置し、第１方向Ｘに沿って延出している。この主画素電極ＰＡ１は、コンタクト部ＰＣ１及びコンタクト部ＰＣ３を備えている。これらのコンタクト部ＰＣ１及びコンタクト部ＰＣ３は、画素ＰＸの略中央を通るソース配線Ｓ１と交差する位置を挟んだ両側に位置している。コンタクト部ＰＣ１は、ドレイン電極ＷＤ１の一端部の上方に位置し、補助容量線Ｃ１の上方において、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤ１と電気的に接続されている。コンタクト部ＰＣ３も同様に、ドレイン電極ＷＤ２の一端部の上方に位置し、補助容量線Ｃ１の上方において、２つのコンタクトホールを介してドレイン電極ＷＤ２と電気的に接続されている。
【０１０５】
画素電極ＰＥの主画素電極ＰＡ２は、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２と電気的に接続され、補助容量線Ｃ２の上方に位置し、第１方向Ｘに沿って延出している。この主画素電極ＰＡ２は、コンタクト部ＰＣ２及びコンタクト部ＰＣ４を備えている。これらのコンタクト部ＰＣ２及びコンタクト部ＰＣ４は、画素ＰＸの略中央を通るソース配線Ｓ１と交差する位置を挟んだ両側に位置している。コンタクト部ＰＣ２は、ドレイン電極ＷＤ１の一端部の上方に位置し、補助容量線Ｃ２の上方において、コンタクトホールＣＨ３及びコンタクトホールＣＨ４を介してドレイン電極ＷＤ１と電気的に接続されている。コンタクト部ＰＣ４も同様に、ドレイン電極ＷＤ２の一端部の上方に位置し、補助容量線Ｃ２の上方において、２つのコンタクトホールを介してドレイン電極ＷＤ２と電気的に接続されている。
【０１０６】
このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、ゲート配線Ｇ１の上方に位置する。
【０１０７】
このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、画素電極ＰＥの１本の主画素電極ＰＡに対して、画素ＰＸの第１方向Ｘに沿った略中間の位置で２つのドレイン電極ＷＤと電気的に接続されている。また、主画素電極ＰＡ１のドレイン電極ＷＤ１とのコンタクト位置から主画素電極ＰＡ１の一端（画素ＰＸの左側の端部）までの距離は、主画素電極ＰＡ１のドレイン電極ＷＤ２とのコンタクト位置から主画素電極ＰＡ１の他端（画素ＰＸの右側の端部）までの距離と略同等である。このため、主画素電極ＰＡの第１方向Ｘに沿った長さが伸びた仕様であっても、ドレイン電極ＷＤとのコンタクト付近と主画素電極端との間での抵抗差を抑制することが可能となる。また、仮に抵抗差が生じたとしても、主画素電極の一端と他端とでの抵抗値を略同等することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。
【０１０８】
また、この構造例によれば、一方のドレイン電極と主画素電極との間で断線が生じたとしても、他方のドレイン電極と主画素電極との間で電気的な接続を確保することが可能となり、冗長性を向上することが可能となる。
【０１０９】
図９は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１１０】
ここに示した構造例は、図８に示した構造例と比較して、画素電極ＰＥがループ状に形成された点で相違している。
【０１１１】
すなわち、画素電極ＰＥは、第１方向Ｘに沿ってそれぞれ延出した主画素電極ＰＡ１及び主画素電極ＰＡ２に加えて、主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれの一端部と繋がり第２方向Ｙに沿って延出した接続部ＰＤ１、及び、主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれの他端部と繋がり第２方向Ｙに沿って延出した接続部ＰＤ２を備えている。ここで示した画素電極ＰＥは、図６に示した例と同様に、矩形枠状である。
【０１１２】
このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、ゲート配線Ｇ１の上方に位置する。
【０１１３】
このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、画素電極ＰＥがループ状に形成されているため、画素電極ＰＥの断線に対する冗長性を向上することが可能となる。
【０１１４】
図１０は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１１５】
ここに示した構造例は、図８に示した構造例と比較して、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２が補助容量線Ｃ１及び補助容量線Ｃ２との間で容量形成を可能とした点で相違している。
【０１１６】
すなわち、ドレイン電極ＷＤ１は、半導体層ＳＣにコンタクトした第１電極部Ｄ１、第１電極部Ｄ１に繋がった第２電極部Ｄ２及び第３電極部Ｄ３を備えている。これらの第１電極部Ｄ１、第２電極部Ｄ２、及び、第３電極部Ｄ３は、一体的あるいは連続的に形成され、互いに電気的に接続されている。このようなドレイン電極ＷＤ１は、図７に示した例と同様に構成されており、詳細な説明を省略する。
【０１１７】
ドレイン電極ＷＤ２は、第１電極部Ｄ１とはソース電極ＷＳを挟んだ反対側で半導体層ＳＣにコンタクトした第４電極部Ｄ４、第４電極部Ｄ４に繋がった第５電極部Ｄ５及び第６電極部Ｄ６を備えている。これらの第４電極部Ｄ４、第５電極部Ｄ５、及び、第６電極部Ｄ６は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第４電極部Ｄ４は、第２方向Ｙに沿って直線的に延出している。このような第４電極部Ｄ４は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第５電極部Ｄ５及び第６電極部Ｄ６は、第４電極部Ｄ４からそれぞれ第１方向Ｘに沿って直線的に延出している。図示した例では、第５電極部Ｄ５及び第６電極部Ｄ６のそれぞれは、第４電極部Ｄ４と繋がった位置から画素ＰＸの右側端部付近に向かって第１方向Ｘに沿って延出している。これらの第５電極部Ｄ５及び第６電極部Ｄ６は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【０１１８】
第２電極部Ｄ２及び第５電極部Ｄ５は、補助容量線Ｃ１に対向し、しかも、主画素電極ＰＡ１の直下に位置している。補助容量線Ｃ１は、第２電極部Ｄ２及び第５電極部Ｄ５の直下を通り第１方向Ｘに沿って直線的に延出している。また、第３電極部Ｄ３及び第６電極部Ｄ６は、補助容量線Ｃ２に対向し、しかも、主画素電極ＰＡ２の直下に位置している。補助容量線Ｃ２は、第３電極部Ｄ３及び第６電極部Ｄ６の直下を通り第１方向Ｘに沿って直線的に延出している。
【０１１９】
ドレイン電極ＷＤ１では、第２電極部Ｄ２と補助容量線Ｃ１との間、及び、第３電極部Ｄ３と補助容量線Ｃ２との間で、画素ＰＸでの画像表示に必要な容量を形成することができる。また、ドレイン電極ＷＤ２では、第５電極部Ｄ５と補助容量線Ｃ１との間、及び、第６電極部Ｄ６と補助容量線Ｃ２との間で、画素ＰＸでの画像表示に必要な容量を形成することができる。
【０１２０】
このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、ゲート配線Ｇ１の上方に位置する。
【０１２１】
このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、第１絶縁膜１１を介して対向する補助容量線Ｃ１及び補助容量線Ｃ２とドレイン電極ＷＤ１及びドレイン電極ＷＤ２との間で容量を形成することが可能となる。このため、補助容量線Ｃ１及び補助容量線Ｃ２と画素電極ＰＥとの間に複数の絶縁膜が介在した状態で容量を形成する場合と比較して、より大きな容量を小さい面積で効率良く形成することが可能となる。
【０１２２】
なお、上記のドレイン電極ＷＤ１においては、画素ＰＸの左側端部付近において、第２電極部Ｄ２及び第３電極部Ｄ３の端部をそれぞれ接続する電極部を配置することでループ状に形成しても良い。また、ドレイン電極ＷＤ２においては、画素ＰＸの右側端部付近において、第５電極部Ｄ５及び第６電極部Ｄ６の端部をそれぞれ接続する電極部を配置することでループ状に形成しても良い。この場合、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２の断線に対する冗長性を向上することが可能となる。
【０１２３】
また、このような構造例によれば、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２をそれぞれ画素電極として利用しても良い。この場合、ドレイン電極よりも上層に位置する第２絶縁膜、第３絶縁膜、ＩＴＯなどで形成された画素電極ＰＥを省略できる。ドレイン電極ＷＤ１及びドレイン電極ＷＤ２は、インジウム（Ｉｎ）を使用しない配線材料によって形成されている。このため、画素電極ＰＥ及び共通電極ＣＥの双方をＩＴＯやＩＺＯによって形成した場合と比較して、インジウムの使用量を低減することが可能となる。また、ドレイン電極ＷＤ１及びドレイン電極ＷＤ２のみならず共通電極ＣＥについても、インジウム（Ｉｎ）を使用しない導電材料によって形成された場合には、インジウムフリーを実現することが可能となる。
【０１２４】
また、画素電極として機能するドレイン電極ＷＤ１及びドレイン電極ＷＤ２が上記の不透明な配線材料によって形成された構造例において、液晶表示パネルＬＰＮに入射した直線偏光は、ドレイン電極ＷＤのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な配線材料によって形成されているゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。また、共通電極ＣＥも上記の不透明な導電材料によって形成されている場合もあり、共通電極ＣＥの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。このため、ドレイン電極ＷＤや共通電極ＣＥ、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第１偏光板ＰＬ１を透過した際の偏光面を維持することができる。したがって、ＯＦＦ時において、液晶表示パネルＬＰＮを透過した直線偏光は、検光子である第２偏光板ＰＬ２で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、ドレイン電極ＷＤや共通電極ＣＥの周辺での光漏れ対策のためにブラックマトリクスの幅を拡張する必要がなく、透過領域の面積の低減、ＯＮ時の透過率の低減を抑制することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。
【０１２５】
以上説明したように、本実施形態によれば、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。
【０１２６】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＷＤ…ドレイン電極
ＰＥ…画素電極 ＰＡ…主画素電極
ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極
Ｇ…ゲート配線 Ｃ…補助容量線 Ｓ…ソース配線
【特許請求の範囲】
【請求項１】
第１方向に沿ってそれぞれ延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に位置し第１方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第１方向に交差する第２方向に沿って延出したソース配線と、前記半導体層にコンタクトするとともに前記第１補助容量線及び前記第２補助容量線の上方にそれぞれ延出したドレイン電極と、前記ドレイン電極と電気的に接続され前記第１補助容量線と対向し第１方向に沿って延出した第１主画素電極及び前記ドレイン電極と電気的に接続され前記第２補助容量線と対向し第１方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、
前記第１主画素電極を挟んだ両側、及び、前記第２主画素電極を挟んだ両側にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記ドレイン電極は、前記半導体層にコンタクトし第２方向に沿って延出した第１電極部、前記第１電極部に繋がり前記第１補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第２電極部、及び、前記第１電極部に繋がり前記第２補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第３電極部を備えたことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
第１方向に沿ってそれぞれ延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に位置し第１方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第１方向に交差する第２方向に沿って延出したソース配線と、前記ソース配線を挟んだ両側にそれぞれ位置し前記半導体層にコンタクトするとともに前記第１補助容量線及び前記第２補助容量線の上方にそれぞれ延出した第１ドレイン電極及び第２ドレイン電極と、前記第１ドレイン電極及び前記第２ドレイン電極と電気的に接続され前記第１補助容量線と対向し第１方向に沿って延出した第１主画素電極及び前記第１ドレイン電極及び前記第２ドレイン電極と電気的に接続され前記第２補助容量線と対向し第１方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、
前記第１主画素電極を挟んだ両側、及び、前記第２主画素電極を挟んだ両側にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項４】
前記第１ドレイン電極は、前記半導体層にコンタクトし第２方向に沿って延出した第１電極部、前記第１電極部に繋がり前記第１補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第２電極部、及び、前記第１電極部に繋がり前記第２補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第３電極部を備え、
前記第２ドレイン電極は、前記半導体層にコンタクトし第２方向に沿って延出した第４電極部、前記第４電極部に繋がり前記第１補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第５電極部、及び、前記第４電極部に繋がり前記第２補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第６電極部を備えたことを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記画素電極は、ループ状に形成されたことを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
前記第１主画素電極と前記第２主画素電極との間の前記主共通電極は、前記ゲート配線の上方に位置することを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
【請求項７】
前記ゲート配線は、前記第１補助容量線と前記第２補助容量線との略中間に位置することを特徴とする請求項１乃至６のいずれか１項に記載の液晶表示装置。
【請求項８】
前記第２基板は、前記主共通電極と繋がり第２方向に沿ってそれぞれ延出した副共通電極を備えたことを特徴とする請求項１乃至７のいずれか１項に記載の液晶表示装置。
【請求項９】
前記画素電極が配置される画素は、第１方向に沿った長さが第２方向に沿った長さよりも長い横長形状であることを特徴とする請求項１乃至８のいずれか１項に記載の液晶表示装置。
【請求項１】
第１方向に沿ってそれぞれ延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に位置し第１方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第１方向に交差する第２方向に沿って延出したソース配線と、前記半導体層にコンタクトするとともに前記第１補助容量線及び前記第２補助容量線の上方にそれぞれ延出したドレイン電極と、前記ドレイン電極と電気的に接続され前記第１補助容量線と対向し第１方向に沿って延出した第１主画素電極及び前記ドレイン電極と電気的に接続され前記第２補助容量線と対向し第１方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、
前記第１主画素電極を挟んだ両側、及び、前記第２主画素電極を挟んだ両側にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記ドレイン電極は、前記半導体層にコンタクトし第２方向に沿って延出した第１電極部、前記第１電極部に繋がり前記第１補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第２電極部、及び、前記第１電極部に繋がり前記第２補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第３電極部を備えたことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
第１方向に沿ってそれぞれ延出した第１補助容量線及び第２補助容量線と、前記第１補助容量線と前記第２補助容量線との間に位置し第１方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第１方向に交差する第２方向に沿って延出したソース配線と、前記ソース配線を挟んだ両側にそれぞれ位置し前記半導体層にコンタクトするとともに前記第１補助容量線及び前記第２補助容量線の上方にそれぞれ延出した第１ドレイン電極及び第２ドレイン電極と、前記第１ドレイン電極及び前記第２ドレイン電極と電気的に接続され前記第１補助容量線と対向し第１方向に沿って延出した第１主画素電極及び前記第１ドレイン電極及び前記第２ドレイン電極と電気的に接続され前記第２補助容量線と対向し第１方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、
前記第１主画素電極を挟んだ両側、及び、前記第２主画素電極を挟んだ両側にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項４】
前記第１ドレイン電極は、前記半導体層にコンタクトし第２方向に沿って延出した第１電極部、前記第１電極部に繋がり前記第１補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第２電極部、及び、前記第１電極部に繋がり前記第２補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第３電極部を備え、
前記第２ドレイン電極は、前記半導体層にコンタクトし第２方向に沿って延出した第４電極部、前記第４電極部に繋がり前記第１補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第５電極部、及び、前記第４電極部に繋がり前記第２補助容量線に対向し第１方向に沿って前記ソース配線とは反対側に延出した第６電極部を備えたことを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記画素電極は、ループ状に形成されたことを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
前記第１主画素電極と前記第２主画素電極との間の前記主共通電極は、前記ゲート配線の上方に位置することを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
【請求項７】
前記ゲート配線は、前記第１補助容量線と前記第２補助容量線との略中間に位置することを特徴とする請求項１乃至６のいずれか１項に記載の液晶表示装置。
【請求項８】
前記第２基板は、前記主共通電極と繋がり第２方向に沿ってそれぞれ延出した副共通電極を備えたことを特徴とする請求項１乃至７のいずれか１項に記載の液晶表示装置。
【請求項９】
前記画素電極が配置される画素は、第１方向に沿った長さが第２方向に沿った長さよりも長い横長形状であることを特徴とする請求項１乃至８のいずれか１項に記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−１０９１６６（Ｐ２０１３−１０９１６６Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５４３３５（Ｐ２０１１−２５４３３５）
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
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