溝に横方向第１ゲート及び縦方向第２ゲートを含むスプリットゲート記憶装置
スプリットゲート記憶装置には、第１ゲート誘電体に接触した第１ゲート電極と、第２ゲート誘電体に接触した第２ゲート電極とが含まれる。第１拡散領域は、半導体基板中に画成された溝（１０８）の一部の下に横たわり、第２拡散領域は、基板（１０２）の上部を占有する。第１ゲート誘電体（１１０）は、溝を内張りする。第１及び第２ゲート誘電体の内の１つには、一層の不連続記憶素子（ＤＳＥ）（１２０）が含まれ、第１及び第２ゲート電極の内の１つは、少なくとも部分的に溝内に配置される。一事例では、第１ゲート電極は制御ゲートであり、第１誘電体は一層のＤＳＥを含む。他の事例では、第１ゲート電極は選択ゲートであり、第２誘電体は一層のＤＳＥを含む。第２ゲート誘電体は基板の上面全体に横たわる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の分野に関し、特に、不揮発性記憶装置に関する。
【背景技術】
【０００２】
従来のスプリットゲート記憶装置１０を図１９に示す。スプリットゲート記憶装置１０には、一対のソース／ドレイン領域１２−１と１２−２との間に直列に配置された第１及び第２ゲート電極１６及び１８が含まれる。誘電体２０は、半導体基板１１からゲート電極１６及び１８を分離する。ゲート電極１６の下に横たわる誘電体２０には、不揮発性記憶装置の分野で公知なように、情報ビットをプログラミングするための電荷蓄積素子２２が含まれる。記憶装置１０は、ソース／ドレイン領域１２−１と１２−２との間のチャネル１４が、全く別の第１及び第２ゲート１６及び１８によって制御されることから、スプリットゲート装置と称する。スプリットゲート記憶装置は、低プログラミング電流でのキャリア注入によって効率的なプログラミングを達成するのに望ましい。注入メカニズムの効率は、第１ゲート電極１６（制御ゲートとも称する）の電圧及びソース／ドレイン領域１２−１上の電圧によって制御される一方で、プログラミング電流は、第２ゲート電極１８によって制御される。相対的に大きな電位を第１ゲート電極１６に印加し、また、相対的に小さい電位を第２ゲート電極１８に印加することによって、望み通りの低プログラミング電流で適切な注入効率を達成し得る。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
スプリットゲート装置１０の恩恵は、プログラム可能な不揮発性記憶装置の文脈で明らかであるが、第１及び第２ゲート双方が貴重なウェーハ面積を消費する従来のスプリットゲート装置１０の設計は、セル密度に悪影響を及ぼす。セル密度とは、規定された面積に記憶し得る情報の量を意味する。スプリットゲート装置１０の有益な特性を呈するが、占有面積が低減され、これによって密度を大きくできるスプリットゲート装置を実現することが望ましい。
【課題を解決するための手段】
【０００４】
本発明は、添付の図によって、一例として例示するものであって、これらによって限定されるものではない。図では、同様な参照符号は、同様な要素を示す。
当業者は、図の要素が、簡単明瞭に示されており、必ずしも縮尺通りに描かれていないことを認識されたい。例えば、図の要素には、本発明の実施形態の理解を改善する一助とするために、他の要素と比較して寸法を誇張したものがある。
【０００５】
一態様において、半導体ベースの記憶セル及び対応する組立プロセスは、制御ゲート及び選択ゲートを含むスプリットゲート構造を用いる。ウェーハ基板中に画成された溝内において、ゲートの内の一方は、基板上面上で横方向に向かい、他方のゲートは、縦方向に向かう。制御ゲートは、一層の不連続記憶素子（ＤＳＥ）が含まれる電荷蓄積積層体上に横たわる又はそれに隣接する。幾つかの実施形態において、制御ゲートは、溝内において縦方向に向かい、選択ゲートは、横方向に向かう。他の実施形態において、選択ゲートは、溝において縦方向に向かうゲートであり、制御ゲートは、基板上面上に横たわる横方向に向かうゲートである。幾つかの実施形態において、一層のＤＳＥは、シリコンナノ結晶である。
【発明を実施するための最良の形態】
【０００６】
図面を参照すると、図１乃至図１２は、一実施形態のスプリットゲート不揮発性記憶装置１００を組み立てるためのプロセス中の様々な段階におけるウェーハの一組の部分横断面図を示し、ここで、制御ゲートは溝内において縦方向に向かい、選択ゲートは横方向に向かって基板上面上に横たわる。図１３乃至図１７は、図３乃至図１１に示す処理の代わりに、第２実施形態のスプリットゲート記憶装置２００を組み立てるための代替の処理を示し、ここで、選択ゲートは、溝内において縦方向に向かい、制御ゲートは、横方向に向かって基板上面上に横たわる。
【０００７】
図１において、誘電体裏地１０４及びハードマスク１０６を半導体ウェーハ１０１の半導体基板１０２の上面上に形成する。半導体基板は、好適には、不純物が添加された又は不純物が添加されていない単結晶シリコンである。他の実施形態において、半導体基板には、ゲルマニウム等の他の半導体、又はガリウム砒素を含むＩＩＩ−Ｖ半導体合金等の様々な半導体合金を含み得る。
【０００８】
一実施形態において、誘電体裏地１０４は、酸化ケイ素であるが、これは、熱形成（成長）又はＣＶＤ（化学蒸着法）を用いて成膜し得る。ハードマスク１０６は、好適には、基板１０２を基準にして選択的にエッチングし得る誘電体である。ハードマスク１０６は、好適には、ＣＶＤ窒化ケイ素であり、これは、下地半導体の酸化を防止するその能力のために望ましい。ハードマスク層１０６は、好適には、誘電体裏地１４０よりかなり厚い。例えば、ハードマスク層１０６は、一実施例では、１００乃至２００ｎｍ厚の範囲内にあり、他方、誘電体裏地１０４は、２０ｎｍ未満である。これらの相対的な寸法は、図面には反映されておらず、図面は縮尺通りではない。
【０００９】
次に、図２において、溝１０８を半導体基板１０２中に形成する。溝１０８は、以下の説明から明らかになるように、形成される記憶装置の構造を規定する。溝１０８の形成には、誘電体裏地１０４及びハードマスク１０６の従来のフォトリソグラフィパターン形成が含まれ、裏地１０４及びハードマスク１０６を基準にして、半導体材料（例えば、シリコン）を優先的にエッチングするドライエッチングプロセスがこれに続く。この種類のエッチングプロセスは、半導体組み立ての分野では、公知である。例示した実施例において、溝１０８は、約１：２のアスペクト比を有する。溝１０８の深さは実施例細目ではあるが、約５０ｎｍから３００ｎｍの範囲の深さを有する溝は、高密度の記憶アレイを必要とする用途にとっては望ましい。
【００１０】
図３において、電荷蓄積積層体の形成、即ち、溝１０８の側壁及び床部への本明細書で底部誘電体１１０と称する誘電体の形成の第１ステップを示す。底部誘電体１１０は、好適には、ＤＳＥのプログラミング及び消去に用いられる薄い（例えば、１ｎｍ乃至１０ｎｍ）高品質誘電体である。薄膜誘電体は、注入ベース又はトンネルベースのプログラミング手法のいずれかを用いて、適切なプログラミング回数を達成するため好ましい。高品質誘電体は、絶縁破壊、トラップアップ、又は深刻なリークを呈することなく、潜在的に高いプログラミング電圧及び電流並びに潜在的に多数のプログラミングサイクルに耐えるため好ましい。好適な実施形態において、底部誘電体１１０は、約４乃至１０ｎｍの範囲の厚さを有する熱形成二酸化ケイ素膜である。図３に示すように、ハードマスク１０６が、窒化ケイ素ハードマスクである場合、溝壁の熱酸化では、窒化ケイ素ハードマスク１０６付近の下には実質的に追加の酸化物は形成されない。
【００１１】
図４において、電荷蓄積層１２１は、底部酸化物１１０及びハードマスク１０６の上面上に非選択的に形成されている。電荷蓄積層１２１は、記憶装置１００のビット又は複数のビットをプログラム又は消去するために電荷が蓄積される構造を表す。例示した実施形態において、電荷蓄積層１２１には、複数のＤＳＥ１２０が含まれる。幾つかの実施形態においてナノ結晶として実現されるＤＳＥ１２０は、電荷を蓄積することが可能な一組の用意周到な材料の積み重ねである。適切な材料には、シリコンやポリシリコンと、チタン、タンタル、アルミニウム、それらの合金等を含む金属材料と、窒化ケイ素又はシリコン窒化酸化物等の誘電体とが含まれる。
【００１２】
好適な実施例において、ＤＳＥ１２０は、シリコンナノ結晶である。本実施例において、ＤＳＥ１２０は、様々な方法の内の任意の１つで、好適には、どのフォトリソグラフィ工程も必要とせずに形成し得る。１つの公知のＤＳＥ形成手法は、アモルファスシリコン層を成膜し、それを加熱してナノ結晶を形成することである。他の手法は、化学蒸着法（ＣＶＤ）を用いて、ナノ結晶を成膜することである。ＤＳＥは、用いられる成膜手法に応じて、半球形や球形を含む様々な形状を有し得る。一実施例において、ＤＳＥ１２０は、直径が約１０ｎｍであり、約１０ｎｍのほとんど均一な間隔で配置される。用いられる形成手法にかかわらず、本実施形態における各ＤＳＥ１２０は、その隣接するものから電気的に及び物理的に絶縁されるシリコンの粒子である。
【００１３】
図５において、頂部誘電体１３０が非選択的に形成されて、電荷蓄積層１２１上に横たわり、電荷蓄積積層体１３１の形成が完了するが、これには、底部誘電体１１０、電荷蓄積層１２１、及び頂部誘電体１３０が含まれる。好適な実施形態において、頂部誘電体１３０は、熱形成二酸化ケイ素と実質的に等価な特性（例えば、密度や誘電体強度）を呈するために望ましい高温酸化物（ＨＴＯ）である。本実施形態において、頂部誘電体１３０は、従来のＨＴＯプロセスによって、例えば、９００℃近くの温度でダイクロロシランと亜酸化窒素を反応させることによって形成し得る。他の実施形態において、低温プロセス（例えば、ＴＥＯＳ（オルトケイ酸テトラエチル）プロセス）を用いて、シリコン実施形態のＤＳＥ１２０の不要な酸化を防止すると望ましい場合がある。頂部誘電体１３０の厚さは、好適には、約５乃至１０ｎｍの範囲内にある。
【００１４】
次に、図６において、溝床上の電荷蓄積積層体１３１の一部を覆うように、また、溝側壁の電荷蓄積積層体１３１の一部に隣接するように、制御ゲートスペーサ１４０を溝１０８の中に形成する。制御ゲートスペーサ１４０は、好適な実施形態において、半導体組み立て分野で公知なように、ウェーハ１０１及び溝１０８上に導電性制御ゲート材料を非選択的に成膜し、また、成膜された材料を異方性エッチングすることによって形成する。一実施形態において、制御ゲートスペーサ１４０用の材料は、従来のＣＶＤポリシリコンである。本実施形態において、ポリシリコンは、その場で又は成膜後、イオン注入を用いて不純物を添加してよい。ＮＭＯＳトランジスタ一を用いる実施形態において、例えば、制御ゲートスペーサ１４０には、ヒ素又はリン等のｎタイプの不純物を添加してよい。他の実施形態において、制御ゲート層１４０には、アルミニウム、銅、チタン、タングステン、その合金等の金属を含み得る。
【００１５】
例示した実施形態において、制御ゲートスペーサ１４０の幅は、溝１０８の床全体を網羅するのに充分ではなく、その結果、間隙１４７が、溝１０８の対向する側壁にあるスペーサ１４０間に存在する。間隙１４７は、溝１０８内において実質的に中央に位置し、間隙１４７は、溝１０８の側壁のいずれからも等距離である。間隙１４７は、半導体基板１０２の下地部分を露出させ、拡散領域を形成するために用いられる。
【００１６】
図６における制御ゲートスペーサ１４０の形成に続き、裏地誘電体１４５をスペーサ１４０上に形成して、導電スペーサ１４０を装置の他の導電性要素から絶縁する。制御ゲートスペーサ１４０と同様に、スペーサ処理手順によって、一実施形態の裏地誘電体１４５を形成するが、この手順では、共形層の誘電材料をウェーハ全体に非選択的に成膜し、その後、異方性エッチングを行って、図６に示す裏地誘電体１４５を生成する。スペーサ（１４５）を他のスペーサ（１４０）上に形成する本実施形態の場合、好適には、第１スペーサ（１４０）のエッチングを制御して、スペーサの頂部において極小水平面を有する相対的に急峻で三角形状の制御ゲートスペーサ１４０を生成する。本実施形態において、水平面上に横たわる裏地誘電体１４５の部分（例えば、ハードマスク１０６の上に横たわる頂部誘電体１３０の上面及び間隙１４７における頂部誘電体１３０の上面）は、制御ゲートスペーサ１４０を絶縁する裏地誘電体１４５の部分を完全に除去することなく、エッチングし得る。裏地誘電体１４５は、ＴＥＯＳ膜等の従来のＣＶＤ酸化膜であってよい。他の実施形態において、裏地誘電体１４５は、間隙１４７の下に横たわる電荷蓄積積層体１３１を基準として選択的にエッチングする異なる材料（例えば、窒化ケイ素又はシリコン窒化酸化物）からなるものであってよい。制御ゲートスペーサ１４０がシリコン又はポリシリコンである更に他の実施形態において、裏地誘電体１４５には、熱形成二酸化ケイ素膜を含み得る。
【００１７】
図７において、図６の間隙１４７の下に横たわる電荷蓄積積層体１３１の部分を選択的エッチングプロセスで除去し、間隙１４７の下に横たわる基板１０２の相対的に小さい部分を露出させる。記憶積層体１３１のこの部分の選択的除去によって、半導体基板の下地部分が露出する。好適な実施形態において、電荷蓄積積層体１３１のこの部分の除去は、電荷蓄積積層体１３１の従来の異方性ドライエッチングで達成される。
【００１８】
次に、図８において、追加処理を示すが、ここでは、本明細書において制御ゲート拡散１５０と称する拡散領域を間隙１４７（図７に示す）の下に形成し、溝１０８を導電プラグ１５１で埋める。制御ゲート拡散１５０の形成には、オプションのイオン注入ステップとこれに続く拡散ステップを含み得る。制御ゲート拡散１５０の導電性タイプは、半導体基板１０２の導電性タイプと反対であり、不純物濃度は、好適には、基板１０２の不純物濃度より高い。ＮＭＯＳ実施例において、例えば、制御ゲート拡散１５０は、好適には、ヒ素、リン、又は他の適切なｎタイプの不純物が添加されたｎ＋領域であり、一方、半導体基板１０２は、好適には、ｐ不純物が微量添加された材料である。図示する制御ゲート拡散領域１５０は、溝床の一部の下だけに横たわり、このため、拡散領域１５０に隣接する溝１０８の一部の下に横たわる基板１０２の部分が存在し、これが、制御ゲート拡散１５０と引き続き形成される第２拡散領域との間のチャネルの一部として機能することになる。
【００１９】
導電プラグ１５１は、好適には、タングステン、チタン、タンタル、アルミニウム、銅、プラチナ等の金属材料、又は、シリコンやポリシリコン等の半導体、又はそれらの内のいずれかの合金である。導電プラグ１５１は、制御ゲート拡散１５０へのバックエンドメタライゼーション（図示せず）の接触を可能にする導電性構造体である。一実施形態において、スパッタリングプロセス等の物理蒸着（ＰＶＤ）プロセス、これに続く化学的機械研磨（ＣＭＰ）プロセス等の平坦化ステップを含むプロセス手順によって導電プラグ１５１を形成して、ウェーハ１０１の上面と実質的に同一平面上にある上面を有する導電プラグを生成する。
【００２０】
次に、図９において、ハードマスク１０６の残りの部分と、隣接溝１０８間に位置する上層の電荷蓄積積層体要素（例えば、ＤＳＥ１２０及び頂部酸化物１３０）とに対して追加処理を実施した。ハードマスク１０６の残りの部分及び上層の除去には、溝１０８内における要素を遮蔽するフォトリソグラフィプロセスを含み得る。他の実施形態において、ハードマスク１０６（及び上層１２１及び１３０）とウェーハ１０１上の導電プラグ１５１との間で選択的ドライエッチングを用いる。ハードマスク層１０６が裏地誘電体又は層１２１及び１３０のいずれよりもかなり厚いことを思い起こすと、このドライエッチングのほとんどがハードマスク層１０６をエッチングするためのものであることを認識されるであろう。ハードマスク１０６が窒化ケイ素である実施形態において、窒化ケイ素エッチングは、酸化物実施形態の層１３０、１１０、及び１０４に対して選択的であり、このため、酸化物層の部分は、図９に示すエッチングプロセスによってほとんど影響されない。図８に示すようにハードマスク１０６の残りの部分の除去には、下地誘電体裏地１０４を除去して、隣接溝１０８間における基板１０２の上面を露出させることが含まれる。誘電体裏地１０４の除去は、底部誘電体１１０及び頂部誘電体１３０の露出部も除去するが、誘電体裏地１０４を除去するのに必要なエッチングの持続時間は、基板上面上方の底部誘電体１１０及び頂部誘電体１３０の部分が相対的に影響を受けないようにするのに充分なほど短い（即ち、誘電体１１０及び１３０が、裏地誘電体１０４の厚さよりかなり大きい高さまで基板１０２上方に延在する）。
【００２１】
次に、図１０において、誘電体層１６０を基板１０２の露出部上に形成する。誘電体層１６０は、スプリットゲート装置１００の選択ゲート用のゲート誘電体層として機能する。一実施形態において、誘電体層１６０は、基板１０２の露出面の熱酸化によって形成された二酸化ケイ素膜である。他の実施形態において、誘電体層１６０は、酸化ハフニウム等の高ｋ誘電体であってよい。本明細書に用いる高ｋ誘電体は、二酸化ケイ素の誘電率を超える誘電率を有する材料である。
【００２２】
次に、図１１において、ゲート誘電体層１６０の全面に選択ゲート１７０を形成する。例示した実施例において、選択ゲート１７０は、ウェーハ１０１の全面に共形層の選択ゲート材料を成膜し、成膜された膜を異方性エッチングして、基板１０２の上面から突出する電荷蓄積積層体１３１の部分上の側壁にスペーサを生成することによって形成されるスペーサ構造体である。選択ゲート１７０は、不純物が添加されたポリシリコン等の導電性材料又はチタン、タンタル、アルミニウム、銅、プラチナ等の金属から形成される。選択ゲート１７０の寸法は、隣接溝構造間において基板１０２の全面を覆うゲート誘電体層１６０を完全に網羅するには不充分であり、このため、間隙１７２が選択ゲート１７０間に存在する。
【００２３】
次に、図１２において、選択ゲート１７０に位置合わせして基板１０２の上部の中に拡散領域１７５を形成する。一実施形態において、拡散領域１７５の形成には、選択ゲート１７０によって網羅されないゲート誘電体層１６０の部分を除去するエッチングステップが含まれる。ゲート誘電体１６０が二酸化ケイ素である実施形態の場合、例えば、ゲート誘電体１６０の露出部の除去には、公知のように、希釈ＨＦ溶液にウェーハ１０１を浸漬する段階を含み得る。
【００２４】
拡散領域１７５を形成すると、スプリットゲート記憶装置１００の形成が完了する。図１２に示す断面図には、第１及び第２記憶装置１００−１及び１００−２が含まれ、それら各々は、記憶装置１００の例である。図１１に示すスプリットゲート記憶装置１００には、拡散領域１５０−１と１７５との間に直列に配置された制御ゲートスペーサ１４０−１及び選択ゲートスペーサ１７０が含まれ、ここで、拡散領域は、互いに対して垂直に変位し、また、ゲートスペーサの内の１つ、即ち、制御ゲートスペーサ１４０−１は、溝の側壁に沿って縦方向に向かい、他方のゲートスペーサ、即ち、選択ゲートスペーサ１７０−１は、横方向に向かって半導体基板の表面全体を覆う。装置ゲートの内の１つを溝の縦側壁に沿って方向付けることによって、スプリットゲート記憶装置１００は、装置を実装するのに必要な面積を維持し、これによって、与えられた面積内において更に高密度の記憶装置の集団を実現することが可能である。
【００２５】
図１２に示すスプリットゲート記憶装置１００−１には、基板１０２中の溝１０８の中央部分の下に横たわる拡散領域１５０−１が含まれる。溝側壁及び溝床の部分は、電荷蓄積積層体１３１で内張りされる。電荷蓄積１３１の好適な実施形態には、底部誘電体層１１０と頂部誘電体層１３０との間に電荷蓄積層１２１が含まれる。電荷蓄積層１２１は、好適には、複数のシリコンＤＳＥ１２０として実現される。
【００２６】
記憶装置１００−１には、更に、ほぼ垂直な溝側壁に接する電荷記憶積層体１３１に隣接して少なくとも部分的に溝に配置され、また、溝床を内張りする電荷蓄積積層体１３１の部分の上に配置された制御ゲートスペーサ１４０−１が含まれる。電荷蓄積積層体１３１は、制御ゲートスペーサ１４０−１用のゲート誘電体として機能する。制御ゲートスペーサ１４０−１は、好適には、不純物が添加されたポリシリコン又は他の適切な導電材料で形成される導電性構造体である。例示した実施形態において、制御ゲートスペーサ１４０−１は、本来縦方向に向かっており、このことは、制御ゲートスペーサ１４０−１の主動作面（溝側壁に隣接する表面）が、基板１０２の上部ソースに垂直な平面内にあることを意味する。スプリットゲート記憶装置１００−１には、更に、選択ゲート誘電体１６０の上に横たわる基板１０２の上面上方にあって横方向に向く選択ゲートスペーサ１７０−１が含まれるが、このことは、選択ゲートスペーサ１７０−１の主動作面が、基板上面に平行であることを意味する。制御ゲート１４０は、縦方向の溝側壁に隣接し拡散領域１５０の付近の溝床の下に横たわる基板１０２中にチャネルを生成するように構成される。選択ゲート１７０は、拡散領域１７５の付近で基板の上面において基板１０２中にチャネルを生成するように構成される。総合すれば、制御ゲート１４０及び選択ゲート１７０は、基板１０２の上面を占有する拡散領域１７５から溝の下に横たわる制御ゲート拡散領域１５０に延在するチャネルを制御するように構成される。この構成において、制御ゲート１４０及び選択ゲート１７０は、拡散領域１７５と１５０との間で直列に配置されていると言われ、制御ゲート１４０はチャネルの縦方向に向かう部分に対して責任を負い、選択ゲート１７０は基板上面におけるチャネルの水平部分に対して責任を負っている。
【００２７】
スプリットゲート記憶装置１００のプログラミングには、電荷蓄積層１２１の注入領域１１４−１に電荷を注入する段階が含まれる。プログラミング装置１００は、制御ゲート１４０−１を第１プログラミング電圧（Ｖｐ１）に、第１選択ゲート１７０−１を第２プログラミング電圧（Ｖｐ２）に、拡散領域１５０−１を第３プログラミング電圧（Ｖｐ３）に、並びに拡散領域１７５及び基板１０２を第４プログラミング電圧（Ｖｐ４）にバイアスすることによって達成される。ＮＭＯＳ実施形態のスプリットゲート記憶装置１００−１の一実施例において、Ｖｐ１は、約６Ｖであり、Ｖｐ２は、約５Ｖであり、Ｖｐ４は、接地である。選択ゲートプログラミング電圧Ｖｐ３は、所望のプログラミング電流に応じて変動する。低プログラミング電流用途では、Ｖｐ３は、選択ゲート１７０−１のしきい値電圧において又はそれより若干低い電圧においてバイアスし得る。スプリットゲート記憶セル１００−１の消去は、制御ゲート１４０−１を相対的に大きな正又は負の電位ＶＥ１（例えば、＋６Ｖ又は−６Ｖ）に、また、基板１０２を大きな負又は正の電圧ＶＥ２（例えば、−６Ｖ又は＋６Ｖ）にバイアスすることによって達成し得る。拡散領域１５０−１及び１７５及び選択ゲート１７０−１は、消去動作中、浮かせてよく（接続しなくてよく）、又は拡散領域１７５と選択ゲート１７０−１との間の電圧が選択ゲート誘電体１６０の絶縁破壊電圧未満であるようにバイアスしてよい。これらのプログラミング電圧は、図１８のプログラミングテーブル１８０にまとめてある。図１２に示すスプリットゲート記憶装置１００−２は、記憶装置１００−１と機能的に等価であり、プログラミングは、記憶装置１００−１に印加されるバイアスを記憶装置１００−２に代入することによって達成される。
【００２８】
次に、図１３乃至図１７において、第２実施形態のスプリットゲート記憶装置２００の組み立てを一連の部分横断面図として示す。スプリットゲート記憶装置２００は、縦方向に向かう選択ゲート及び横方向に向かう制御ゲートで実現される。図１３において、裏地誘電体２１０を成膜又は熱形成して、溝２０８の表面を内張りする。ゲート誘電体として用いるために裏地誘電体が維持される実施形態の場合、熱酸化を用いて裏地誘電体２１０を形成するのが好ましい。
【００２９】
図１４において、図７乃至図９に関して上述した処理に類似した追加処理を実施して、誘電体２１０に隣接して又それを覆うように選択ゲートスペーサ２７０を溝２０８に形成するが、誘電体２１０は、溝側壁を内張りし、また、選択ゲートスペーサ２７０用のゲート誘電体として機能する。選択ゲートスペーサ２７０は、ポリシリコン又は他の適切な導電材料から形成される。誘電体スペーサ２４５は、選択ゲートスペーサを内張りする。溝２０８の中央部分の下に横たわる拡散領域２５０が、基板１０２中に選択ゲートスペーサ２７０に位置合わせして形成されており、また、導電プラグ２５１が溝２０８を埋めるように組み立てられている。誘電体スペーサ２４５は、導電プラグ２５１から選択ゲートスペーサ２７０を絶縁する。図１５において、誘電体２１０の一部、ハードマスク１０６、及び誘電体裏地１０４が、除去されており、図９に関して上述した処理と同様に、隣接溝２０８間の基板１０２の一部の上に横たわっている。 図１６において、追加処理を実施し、電荷蓄積積層体２３１を基板１０２の露出面上に形成する。電荷蓄積積層体２３１には、図５の電荷蓄積積層体１３１に類似した底部誘電体の上に横たわり頂部誘電体の下に横たわる一層のＤＳＥ２２０が含まれる。（図１６に示す詳細レベルでは、頂部及び底部誘電体は、電荷蓄積積層体２３１内において容易に区別できない。）プラグ２５１上方の電荷蓄積積層体の一部が、一実施形態において、ＣＭＰプロセスで除去されている。制御ゲートスペーサ２４０は、溝２０８の側壁に隣接して電荷蓄積積層体２３１の上に形成されているものとして示す。制御ゲートスペーサ２４０には、ポリシリコン又は他の適切なゲート電極材料を含み得る。
【００３０】
図１７において、電荷蓄積積層体２３１の露出部（制御ゲートスペーサ２４０によって網羅されない部分）を除去して、半導体基板１０２を露出させる。その後、制御ゲートスペーサ２４０に位置合わせして、拡散領域２７５を基板１０２中に形成し、第１及び第２スプリットゲート記憶装置２００−１及び２００−２の形成を完了する。
【００３１】
スプリットゲート記憶装置２００−１には、拡散領域２５０−１と２７５との間に直列に配置された選択ゲートスペーサ２７０−１及び制御ゲート２４０−１が含まれる。例示した実施形態において、選択ゲートスペーサ２７０−１は、溝２０８内において縦方向に向かう構造体である。選択ゲートスペーサ２７０−１は、少なくとも部分的に溝に配置され、ゲート誘電体２７０に隣接して位置決めされるが、ゲート誘電体２７０は、ほぼ縦方向の溝側壁及び溝床の一部を内張りする。制御ゲートスペーサ２４０は、基板１０２の上面の上方において電荷蓄積積層体２３１の上に横たわる横方向に向かうスペーサである。本実施形態において、拡散領域２５０と拡散領域２７５との間に形成されるチャネルのほとんどは、選択ゲートスペーサ２７０によって制御され、一方、チャネルのわずかな部分が、制御ゲートスペーサ２４０によって制御される。ＤＳＥ２２０の注入領域２１４−１のプログラミングは、図１２の注入領域１１４のプログラミングと同様であり、注入領域には、スペーサ２４０の下に横たわるＤＳＥが含まれる。記憶装置２００用のプログラミング値を図１８のテーブル１８０に示す。
【００３２】
次に、図１９において、記憶アレイ２９０の一部の上面図を示し、アレイ内における個々の装置の絶縁について議論する。図１９の上面図から分かるように、溝２０８は、縦方向に走っている。例示の記憶装置２００には、第１溝２０８−１、第２溝２０８−２、及びその間の拡散領域２７５が含まれる。装置２００の制御ゲートスペーサ２４０、選択ゲートスペーサ２７０、及び他の特徴は、簡潔にするために、図１９から省略する。絶縁領域２０９の行又はストライプを図１９に示し、隣接拡散領域２７５間（例えば、拡散領域２７５−１と２７５−２との間）に電気的な絶縁を提供する。絶縁ストライプ２０９は、注入で実現するか、又は溝２０８を形成する前に形成された誘電体絶縁溝が溝２０８の深さより深く延在する深い溝の絶縁誘電体で実現し得る。接合絶縁実施形態では、絶縁ストライプ２０９は、基板１０２の導電性タイプを強化する種で注入される。ＮＭＯＳ実施形態の記憶装置２００において、例えば、拡散領域２７５は、ｎ＋領域であり、基板１０２は、ｐ−領域であり、絶縁ストライプ２０９は、ｐ領域である。
【００３３】
上記明細書において、具体的な実施形態を参照して、本発明について説明した。しかしながら、当業者が理解されるように、以下の請求項に記載した本発明の範囲から逸脱することなく、様々な修正及び変更を行い得る。例えば、例示した実施形態は、ＮＭＯＳトランジスタ実施形態であるが、ＰＭＯＳ実施形態も同様に包含される。したがって、明細書及び図は、限定的でなく例示的であると見なすものとし、また、そのような全ての修正は、本発明の範囲内に含まれるものとする。
【００３４】
恩恵、他の利点、及び問題の解決策について、具体的な実施形態を基に上述した。しかしながら、これらの恩恵、利点、問題の解決策、及び何らかの恩恵、利点、又は解決策を生じさせる又はより顕著にさせる如何なる要素（１つ又は複数）も、全ての請求項の決定的な、必要な、若しくは不可欠な特徴又は要素として解釈してはならない。本明細書に用いる用語「含まれる」、「含む」、又はそのあらゆる他の派生語は、非排他的包含を網羅することを意図しており、このため、一覧の要素を含むプロセス、方法、もの、又は装置は、それらの要素だけを含まず、明示されていない又はそのようなプロセス、方法、もの、又は装置に本来備わっている他の要素も含み得る。
【図面の簡単な説明】
【００３５】
【図１】半導体基板を覆う誘電体裏地上にハードマスクを形成する組立プロセスの中間段階におけるウェーハを示す部分横断面図。
【図２】図１に続き、溝を半導体基板中に形成する処理を示す図。
【図３】図２に続き、溝を底部誘電体で内張りする処理を示す図。
【図４】図５に続き、一層の不連続記憶素子を成膜する処理を示す図。
【図５】図６に続き、頂部誘電体を不連続記憶素子層上に形成する処理を示す図。
【図６】図５に続き、制御ゲートスペーサ及び誘電体裏地を溝側壁に隣接して形成する処理を示す図。
【図７】図６に続き、制御ゲートスペーサ間の間隙によって画成された電荷蓄積積層体の一部を除去する処理を示す図。
【図８】図７に続き、拡散領域を間隙の下に形成し、溝を導電プラグで埋める処理を示す図。
【図９】図８に続き、ハードマスク及び誘電体積層体層の一部を隣接溝の境界間において除去する処理を示す図。
【図１０】図９に続き、選択ゲート誘電体を基板上に形成する処理を示す図。
【図１１】図１０に続き、選択ゲートを電荷蓄積積層体の外部側壁に接して形成する処理を示す図。
【図１２】図１１に続き、選択ゲート構造体に位置合わせして基板の上部に拡散領域を形成する処理を示す図。
【図１３】図２に続き、溝を誘電体で内張りする第２実施形態による処理を示す図。
【図１４】図１３に続き、溝側壁に隣接して溝中に選択ゲートスペーサを形成し、誘電体裏地を選択ゲートスペーサ上に形成し、スペーサによって画成された間隙の下に拡散領域を形成し、導電プラグを成膜して溝を埋める処理を示す図。
【図１５】図１４に続き、ハードマスクの一部を隣接溝間において除去する処理を示す図。
【図１６】図１５に続き、電荷蓄積積層体を基板の露出部上に形成し、制御ゲートを溝裏地誘電体の外部側壁に接して形成する処理を示す図。
【図１７】図１６に続き、制御ゲートに位置合わせして基板上部の中に拡散領域を形成する処理を示す図。
【図１８】図１２及び図１７のスプリットゲート記憶装置用のプログラミングテーブルを示す図。
【図１９】スプリットゲート装置記憶アレイを示し装置絶縁を強調する上面図。
【図２０】従来のスプリットゲート記憶装置を示す断面図。
【技術分野】
【０００１】
本発明は、半導体装置の分野に関し、特に、不揮発性記憶装置に関する。
【背景技術】
【０００２】
従来のスプリットゲート記憶装置１０を図１９に示す。スプリットゲート記憶装置１０には、一対のソース／ドレイン領域１２−１と１２−２との間に直列に配置された第１及び第２ゲート電極１６及び１８が含まれる。誘電体２０は、半導体基板１１からゲート電極１６及び１８を分離する。ゲート電極１６の下に横たわる誘電体２０には、不揮発性記憶装置の分野で公知なように、情報ビットをプログラミングするための電荷蓄積素子２２が含まれる。記憶装置１０は、ソース／ドレイン領域１２−１と１２−２との間のチャネル１４が、全く別の第１及び第２ゲート１６及び１８によって制御されることから、スプリットゲート装置と称する。スプリットゲート記憶装置は、低プログラミング電流でのキャリア注入によって効率的なプログラミングを達成するのに望ましい。注入メカニズムの効率は、第１ゲート電極１６（制御ゲートとも称する）の電圧及びソース／ドレイン領域１２−１上の電圧によって制御される一方で、プログラミング電流は、第２ゲート電極１８によって制御される。相対的に大きな電位を第１ゲート電極１６に印加し、また、相対的に小さい電位を第２ゲート電極１８に印加することによって、望み通りの低プログラミング電流で適切な注入効率を達成し得る。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
スプリットゲート装置１０の恩恵は、プログラム可能な不揮発性記憶装置の文脈で明らかであるが、第１及び第２ゲート双方が貴重なウェーハ面積を消費する従来のスプリットゲート装置１０の設計は、セル密度に悪影響を及ぼす。セル密度とは、規定された面積に記憶し得る情報の量を意味する。スプリットゲート装置１０の有益な特性を呈するが、占有面積が低減され、これによって密度を大きくできるスプリットゲート装置を実現することが望ましい。
【課題を解決するための手段】
【０００４】
本発明は、添付の図によって、一例として例示するものであって、これらによって限定されるものではない。図では、同様な参照符号は、同様な要素を示す。
当業者は、図の要素が、簡単明瞭に示されており、必ずしも縮尺通りに描かれていないことを認識されたい。例えば、図の要素には、本発明の実施形態の理解を改善する一助とするために、他の要素と比較して寸法を誇張したものがある。
【０００５】
一態様において、半導体ベースの記憶セル及び対応する組立プロセスは、制御ゲート及び選択ゲートを含むスプリットゲート構造を用いる。ウェーハ基板中に画成された溝内において、ゲートの内の一方は、基板上面上で横方向に向かい、他方のゲートは、縦方向に向かう。制御ゲートは、一層の不連続記憶素子（ＤＳＥ）が含まれる電荷蓄積積層体上に横たわる又はそれに隣接する。幾つかの実施形態において、制御ゲートは、溝内において縦方向に向かい、選択ゲートは、横方向に向かう。他の実施形態において、選択ゲートは、溝において縦方向に向かうゲートであり、制御ゲートは、基板上面上に横たわる横方向に向かうゲートである。幾つかの実施形態において、一層のＤＳＥは、シリコンナノ結晶である。
【発明を実施するための最良の形態】
【０００６】
図面を参照すると、図１乃至図１２は、一実施形態のスプリットゲート不揮発性記憶装置１００を組み立てるためのプロセス中の様々な段階におけるウェーハの一組の部分横断面図を示し、ここで、制御ゲートは溝内において縦方向に向かい、選択ゲートは横方向に向かって基板上面上に横たわる。図１３乃至図１７は、図３乃至図１１に示す処理の代わりに、第２実施形態のスプリットゲート記憶装置２００を組み立てるための代替の処理を示し、ここで、選択ゲートは、溝内において縦方向に向かい、制御ゲートは、横方向に向かって基板上面上に横たわる。
【０００７】
図１において、誘電体裏地１０４及びハードマスク１０６を半導体ウェーハ１０１の半導体基板１０２の上面上に形成する。半導体基板は、好適には、不純物が添加された又は不純物が添加されていない単結晶シリコンである。他の実施形態において、半導体基板には、ゲルマニウム等の他の半導体、又はガリウム砒素を含むＩＩＩ−Ｖ半導体合金等の様々な半導体合金を含み得る。
【０００８】
一実施形態において、誘電体裏地１０４は、酸化ケイ素であるが、これは、熱形成（成長）又はＣＶＤ（化学蒸着法）を用いて成膜し得る。ハードマスク１０６は、好適には、基板１０２を基準にして選択的にエッチングし得る誘電体である。ハードマスク１０６は、好適には、ＣＶＤ窒化ケイ素であり、これは、下地半導体の酸化を防止するその能力のために望ましい。ハードマスク層１０６は、好適には、誘電体裏地１４０よりかなり厚い。例えば、ハードマスク層１０６は、一実施例では、１００乃至２００ｎｍ厚の範囲内にあり、他方、誘電体裏地１０４は、２０ｎｍ未満である。これらの相対的な寸法は、図面には反映されておらず、図面は縮尺通りではない。
【０００９】
次に、図２において、溝１０８を半導体基板１０２中に形成する。溝１０８は、以下の説明から明らかになるように、形成される記憶装置の構造を規定する。溝１０８の形成には、誘電体裏地１０４及びハードマスク１０６の従来のフォトリソグラフィパターン形成が含まれ、裏地１０４及びハードマスク１０６を基準にして、半導体材料（例えば、シリコン）を優先的にエッチングするドライエッチングプロセスがこれに続く。この種類のエッチングプロセスは、半導体組み立ての分野では、公知である。例示した実施例において、溝１０８は、約１：２のアスペクト比を有する。溝１０８の深さは実施例細目ではあるが、約５０ｎｍから３００ｎｍの範囲の深さを有する溝は、高密度の記憶アレイを必要とする用途にとっては望ましい。
【００１０】
図３において、電荷蓄積積層体の形成、即ち、溝１０８の側壁及び床部への本明細書で底部誘電体１１０と称する誘電体の形成の第１ステップを示す。底部誘電体１１０は、好適には、ＤＳＥのプログラミング及び消去に用いられる薄い（例えば、１ｎｍ乃至１０ｎｍ）高品質誘電体である。薄膜誘電体は、注入ベース又はトンネルベースのプログラミング手法のいずれかを用いて、適切なプログラミング回数を達成するため好ましい。高品質誘電体は、絶縁破壊、トラップアップ、又は深刻なリークを呈することなく、潜在的に高いプログラミング電圧及び電流並びに潜在的に多数のプログラミングサイクルに耐えるため好ましい。好適な実施形態において、底部誘電体１１０は、約４乃至１０ｎｍの範囲の厚さを有する熱形成二酸化ケイ素膜である。図３に示すように、ハードマスク１０６が、窒化ケイ素ハードマスクである場合、溝壁の熱酸化では、窒化ケイ素ハードマスク１０６付近の下には実質的に追加の酸化物は形成されない。
【００１１】
図４において、電荷蓄積層１２１は、底部酸化物１１０及びハードマスク１０６の上面上に非選択的に形成されている。電荷蓄積層１２１は、記憶装置１００のビット又は複数のビットをプログラム又は消去するために電荷が蓄積される構造を表す。例示した実施形態において、電荷蓄積層１２１には、複数のＤＳＥ１２０が含まれる。幾つかの実施形態においてナノ結晶として実現されるＤＳＥ１２０は、電荷を蓄積することが可能な一組の用意周到な材料の積み重ねである。適切な材料には、シリコンやポリシリコンと、チタン、タンタル、アルミニウム、それらの合金等を含む金属材料と、窒化ケイ素又はシリコン窒化酸化物等の誘電体とが含まれる。
【００１２】
好適な実施例において、ＤＳＥ１２０は、シリコンナノ結晶である。本実施例において、ＤＳＥ１２０は、様々な方法の内の任意の１つで、好適には、どのフォトリソグラフィ工程も必要とせずに形成し得る。１つの公知のＤＳＥ形成手法は、アモルファスシリコン層を成膜し、それを加熱してナノ結晶を形成することである。他の手法は、化学蒸着法（ＣＶＤ）を用いて、ナノ結晶を成膜することである。ＤＳＥは、用いられる成膜手法に応じて、半球形や球形を含む様々な形状を有し得る。一実施例において、ＤＳＥ１２０は、直径が約１０ｎｍであり、約１０ｎｍのほとんど均一な間隔で配置される。用いられる形成手法にかかわらず、本実施形態における各ＤＳＥ１２０は、その隣接するものから電気的に及び物理的に絶縁されるシリコンの粒子である。
【００１３】
図５において、頂部誘電体１３０が非選択的に形成されて、電荷蓄積層１２１上に横たわり、電荷蓄積積層体１３１の形成が完了するが、これには、底部誘電体１１０、電荷蓄積層１２１、及び頂部誘電体１３０が含まれる。好適な実施形態において、頂部誘電体１３０は、熱形成二酸化ケイ素と実質的に等価な特性（例えば、密度や誘電体強度）を呈するために望ましい高温酸化物（ＨＴＯ）である。本実施形態において、頂部誘電体１３０は、従来のＨＴＯプロセスによって、例えば、９００℃近くの温度でダイクロロシランと亜酸化窒素を反応させることによって形成し得る。他の実施形態において、低温プロセス（例えば、ＴＥＯＳ（オルトケイ酸テトラエチル）プロセス）を用いて、シリコン実施形態のＤＳＥ１２０の不要な酸化を防止すると望ましい場合がある。頂部誘電体１３０の厚さは、好適には、約５乃至１０ｎｍの範囲内にある。
【００１４】
次に、図６において、溝床上の電荷蓄積積層体１３１の一部を覆うように、また、溝側壁の電荷蓄積積層体１３１の一部に隣接するように、制御ゲートスペーサ１４０を溝１０８の中に形成する。制御ゲートスペーサ１４０は、好適な実施形態において、半導体組み立て分野で公知なように、ウェーハ１０１及び溝１０８上に導電性制御ゲート材料を非選択的に成膜し、また、成膜された材料を異方性エッチングすることによって形成する。一実施形態において、制御ゲートスペーサ１４０用の材料は、従来のＣＶＤポリシリコンである。本実施形態において、ポリシリコンは、その場で又は成膜後、イオン注入を用いて不純物を添加してよい。ＮＭＯＳトランジスタ一を用いる実施形態において、例えば、制御ゲートスペーサ１４０には、ヒ素又はリン等のｎタイプの不純物を添加してよい。他の実施形態において、制御ゲート層１４０には、アルミニウム、銅、チタン、タングステン、その合金等の金属を含み得る。
【００１５】
例示した実施形態において、制御ゲートスペーサ１４０の幅は、溝１０８の床全体を網羅するのに充分ではなく、その結果、間隙１４７が、溝１０８の対向する側壁にあるスペーサ１４０間に存在する。間隙１４７は、溝１０８内において実質的に中央に位置し、間隙１４７は、溝１０８の側壁のいずれからも等距離である。間隙１４７は、半導体基板１０２の下地部分を露出させ、拡散領域を形成するために用いられる。
【００１６】
図６における制御ゲートスペーサ１４０の形成に続き、裏地誘電体１４５をスペーサ１４０上に形成して、導電スペーサ１４０を装置の他の導電性要素から絶縁する。制御ゲートスペーサ１４０と同様に、スペーサ処理手順によって、一実施形態の裏地誘電体１４５を形成するが、この手順では、共形層の誘電材料をウェーハ全体に非選択的に成膜し、その後、異方性エッチングを行って、図６に示す裏地誘電体１４５を生成する。スペーサ（１４５）を他のスペーサ（１４０）上に形成する本実施形態の場合、好適には、第１スペーサ（１４０）のエッチングを制御して、スペーサの頂部において極小水平面を有する相対的に急峻で三角形状の制御ゲートスペーサ１４０を生成する。本実施形態において、水平面上に横たわる裏地誘電体１４５の部分（例えば、ハードマスク１０６の上に横たわる頂部誘電体１３０の上面及び間隙１４７における頂部誘電体１３０の上面）は、制御ゲートスペーサ１４０を絶縁する裏地誘電体１４５の部分を完全に除去することなく、エッチングし得る。裏地誘電体１４５は、ＴＥＯＳ膜等の従来のＣＶＤ酸化膜であってよい。他の実施形態において、裏地誘電体１４５は、間隙１４７の下に横たわる電荷蓄積積層体１３１を基準として選択的にエッチングする異なる材料（例えば、窒化ケイ素又はシリコン窒化酸化物）からなるものであってよい。制御ゲートスペーサ１４０がシリコン又はポリシリコンである更に他の実施形態において、裏地誘電体１４５には、熱形成二酸化ケイ素膜を含み得る。
【００１７】
図７において、図６の間隙１４７の下に横たわる電荷蓄積積層体１３１の部分を選択的エッチングプロセスで除去し、間隙１４７の下に横たわる基板１０２の相対的に小さい部分を露出させる。記憶積層体１３１のこの部分の選択的除去によって、半導体基板の下地部分が露出する。好適な実施形態において、電荷蓄積積層体１３１のこの部分の除去は、電荷蓄積積層体１３１の従来の異方性ドライエッチングで達成される。
【００１８】
次に、図８において、追加処理を示すが、ここでは、本明細書において制御ゲート拡散１５０と称する拡散領域を間隙１４７（図７に示す）の下に形成し、溝１０８を導電プラグ１５１で埋める。制御ゲート拡散１５０の形成には、オプションのイオン注入ステップとこれに続く拡散ステップを含み得る。制御ゲート拡散１５０の導電性タイプは、半導体基板１０２の導電性タイプと反対であり、不純物濃度は、好適には、基板１０２の不純物濃度より高い。ＮＭＯＳ実施例において、例えば、制御ゲート拡散１５０は、好適には、ヒ素、リン、又は他の適切なｎタイプの不純物が添加されたｎ＋領域であり、一方、半導体基板１０２は、好適には、ｐ不純物が微量添加された材料である。図示する制御ゲート拡散領域１５０は、溝床の一部の下だけに横たわり、このため、拡散領域１５０に隣接する溝１０８の一部の下に横たわる基板１０２の部分が存在し、これが、制御ゲート拡散１５０と引き続き形成される第２拡散領域との間のチャネルの一部として機能することになる。
【００１９】
導電プラグ１５１は、好適には、タングステン、チタン、タンタル、アルミニウム、銅、プラチナ等の金属材料、又は、シリコンやポリシリコン等の半導体、又はそれらの内のいずれかの合金である。導電プラグ１５１は、制御ゲート拡散１５０へのバックエンドメタライゼーション（図示せず）の接触を可能にする導電性構造体である。一実施形態において、スパッタリングプロセス等の物理蒸着（ＰＶＤ）プロセス、これに続く化学的機械研磨（ＣＭＰ）プロセス等の平坦化ステップを含むプロセス手順によって導電プラグ１５１を形成して、ウェーハ１０１の上面と実質的に同一平面上にある上面を有する導電プラグを生成する。
【００２０】
次に、図９において、ハードマスク１０６の残りの部分と、隣接溝１０８間に位置する上層の電荷蓄積積層体要素（例えば、ＤＳＥ１２０及び頂部酸化物１３０）とに対して追加処理を実施した。ハードマスク１０６の残りの部分及び上層の除去には、溝１０８内における要素を遮蔽するフォトリソグラフィプロセスを含み得る。他の実施形態において、ハードマスク１０６（及び上層１２１及び１３０）とウェーハ１０１上の導電プラグ１５１との間で選択的ドライエッチングを用いる。ハードマスク層１０６が裏地誘電体又は層１２１及び１３０のいずれよりもかなり厚いことを思い起こすと、このドライエッチングのほとんどがハードマスク層１０６をエッチングするためのものであることを認識されるであろう。ハードマスク１０６が窒化ケイ素である実施形態において、窒化ケイ素エッチングは、酸化物実施形態の層１３０、１１０、及び１０４に対して選択的であり、このため、酸化物層の部分は、図９に示すエッチングプロセスによってほとんど影響されない。図８に示すようにハードマスク１０６の残りの部分の除去には、下地誘電体裏地１０４を除去して、隣接溝１０８間における基板１０２の上面を露出させることが含まれる。誘電体裏地１０４の除去は、底部誘電体１１０及び頂部誘電体１３０の露出部も除去するが、誘電体裏地１０４を除去するのに必要なエッチングの持続時間は、基板上面上方の底部誘電体１１０及び頂部誘電体１３０の部分が相対的に影響を受けないようにするのに充分なほど短い（即ち、誘電体１１０及び１３０が、裏地誘電体１０４の厚さよりかなり大きい高さまで基板１０２上方に延在する）。
【００２１】
次に、図１０において、誘電体層１６０を基板１０２の露出部上に形成する。誘電体層１６０は、スプリットゲート装置１００の選択ゲート用のゲート誘電体層として機能する。一実施形態において、誘電体層１６０は、基板１０２の露出面の熱酸化によって形成された二酸化ケイ素膜である。他の実施形態において、誘電体層１６０は、酸化ハフニウム等の高ｋ誘電体であってよい。本明細書に用いる高ｋ誘電体は、二酸化ケイ素の誘電率を超える誘電率を有する材料である。
【００２２】
次に、図１１において、ゲート誘電体層１６０の全面に選択ゲート１７０を形成する。例示した実施例において、選択ゲート１７０は、ウェーハ１０１の全面に共形層の選択ゲート材料を成膜し、成膜された膜を異方性エッチングして、基板１０２の上面から突出する電荷蓄積積層体１３１の部分上の側壁にスペーサを生成することによって形成されるスペーサ構造体である。選択ゲート１７０は、不純物が添加されたポリシリコン等の導電性材料又はチタン、タンタル、アルミニウム、銅、プラチナ等の金属から形成される。選択ゲート１７０の寸法は、隣接溝構造間において基板１０２の全面を覆うゲート誘電体層１６０を完全に網羅するには不充分であり、このため、間隙１７２が選択ゲート１７０間に存在する。
【００２３】
次に、図１２において、選択ゲート１７０に位置合わせして基板１０２の上部の中に拡散領域１７５を形成する。一実施形態において、拡散領域１７５の形成には、選択ゲート１７０によって網羅されないゲート誘電体層１６０の部分を除去するエッチングステップが含まれる。ゲート誘電体１６０が二酸化ケイ素である実施形態の場合、例えば、ゲート誘電体１６０の露出部の除去には、公知のように、希釈ＨＦ溶液にウェーハ１０１を浸漬する段階を含み得る。
【００２４】
拡散領域１７５を形成すると、スプリットゲート記憶装置１００の形成が完了する。図１２に示す断面図には、第１及び第２記憶装置１００−１及び１００−２が含まれ、それら各々は、記憶装置１００の例である。図１１に示すスプリットゲート記憶装置１００には、拡散領域１５０−１と１７５との間に直列に配置された制御ゲートスペーサ１４０−１及び選択ゲートスペーサ１７０が含まれ、ここで、拡散領域は、互いに対して垂直に変位し、また、ゲートスペーサの内の１つ、即ち、制御ゲートスペーサ１４０−１は、溝の側壁に沿って縦方向に向かい、他方のゲートスペーサ、即ち、選択ゲートスペーサ１７０−１は、横方向に向かって半導体基板の表面全体を覆う。装置ゲートの内の１つを溝の縦側壁に沿って方向付けることによって、スプリットゲート記憶装置１００は、装置を実装するのに必要な面積を維持し、これによって、与えられた面積内において更に高密度の記憶装置の集団を実現することが可能である。
【００２５】
図１２に示すスプリットゲート記憶装置１００−１には、基板１０２中の溝１０８の中央部分の下に横たわる拡散領域１５０−１が含まれる。溝側壁及び溝床の部分は、電荷蓄積積層体１３１で内張りされる。電荷蓄積１３１の好適な実施形態には、底部誘電体層１１０と頂部誘電体層１３０との間に電荷蓄積層１２１が含まれる。電荷蓄積層１２１は、好適には、複数のシリコンＤＳＥ１２０として実現される。
【００２６】
記憶装置１００−１には、更に、ほぼ垂直な溝側壁に接する電荷記憶積層体１３１に隣接して少なくとも部分的に溝に配置され、また、溝床を内張りする電荷蓄積積層体１３１の部分の上に配置された制御ゲートスペーサ１４０−１が含まれる。電荷蓄積積層体１３１は、制御ゲートスペーサ１４０−１用のゲート誘電体として機能する。制御ゲートスペーサ１４０−１は、好適には、不純物が添加されたポリシリコン又は他の適切な導電材料で形成される導電性構造体である。例示した実施形態において、制御ゲートスペーサ１４０−１は、本来縦方向に向かっており、このことは、制御ゲートスペーサ１４０−１の主動作面（溝側壁に隣接する表面）が、基板１０２の上部ソースに垂直な平面内にあることを意味する。スプリットゲート記憶装置１００−１には、更に、選択ゲート誘電体１６０の上に横たわる基板１０２の上面上方にあって横方向に向く選択ゲートスペーサ１７０−１が含まれるが、このことは、選択ゲートスペーサ１７０−１の主動作面が、基板上面に平行であることを意味する。制御ゲート１４０は、縦方向の溝側壁に隣接し拡散領域１５０の付近の溝床の下に横たわる基板１０２中にチャネルを生成するように構成される。選択ゲート１７０は、拡散領域１７５の付近で基板の上面において基板１０２中にチャネルを生成するように構成される。総合すれば、制御ゲート１４０及び選択ゲート１７０は、基板１０２の上面を占有する拡散領域１７５から溝の下に横たわる制御ゲート拡散領域１５０に延在するチャネルを制御するように構成される。この構成において、制御ゲート１４０及び選択ゲート１７０は、拡散領域１７５と１５０との間で直列に配置されていると言われ、制御ゲート１４０はチャネルの縦方向に向かう部分に対して責任を負い、選択ゲート１７０は基板上面におけるチャネルの水平部分に対して責任を負っている。
【００２７】
スプリットゲート記憶装置１００のプログラミングには、電荷蓄積層１２１の注入領域１１４−１に電荷を注入する段階が含まれる。プログラミング装置１００は、制御ゲート１４０−１を第１プログラミング電圧（Ｖｐ１）に、第１選択ゲート１７０−１を第２プログラミング電圧（Ｖｐ２）に、拡散領域１５０−１を第３プログラミング電圧（Ｖｐ３）に、並びに拡散領域１７５及び基板１０２を第４プログラミング電圧（Ｖｐ４）にバイアスすることによって達成される。ＮＭＯＳ実施形態のスプリットゲート記憶装置１００−１の一実施例において、Ｖｐ１は、約６Ｖであり、Ｖｐ２は、約５Ｖであり、Ｖｐ４は、接地である。選択ゲートプログラミング電圧Ｖｐ３は、所望のプログラミング電流に応じて変動する。低プログラミング電流用途では、Ｖｐ３は、選択ゲート１７０−１のしきい値電圧において又はそれより若干低い電圧においてバイアスし得る。スプリットゲート記憶セル１００−１の消去は、制御ゲート１４０−１を相対的に大きな正又は負の電位ＶＥ１（例えば、＋６Ｖ又は−６Ｖ）に、また、基板１０２を大きな負又は正の電圧ＶＥ２（例えば、−６Ｖ又は＋６Ｖ）にバイアスすることによって達成し得る。拡散領域１５０−１及び１７５及び選択ゲート１７０−１は、消去動作中、浮かせてよく（接続しなくてよく）、又は拡散領域１７５と選択ゲート１７０−１との間の電圧が選択ゲート誘電体１６０の絶縁破壊電圧未満であるようにバイアスしてよい。これらのプログラミング電圧は、図１８のプログラミングテーブル１８０にまとめてある。図１２に示すスプリットゲート記憶装置１００−２は、記憶装置１００−１と機能的に等価であり、プログラミングは、記憶装置１００−１に印加されるバイアスを記憶装置１００−２に代入することによって達成される。
【００２８】
次に、図１３乃至図１７において、第２実施形態のスプリットゲート記憶装置２００の組み立てを一連の部分横断面図として示す。スプリットゲート記憶装置２００は、縦方向に向かう選択ゲート及び横方向に向かう制御ゲートで実現される。図１３において、裏地誘電体２１０を成膜又は熱形成して、溝２０８の表面を内張りする。ゲート誘電体として用いるために裏地誘電体が維持される実施形態の場合、熱酸化を用いて裏地誘電体２１０を形成するのが好ましい。
【００２９】
図１４において、図７乃至図９に関して上述した処理に類似した追加処理を実施して、誘電体２１０に隣接して又それを覆うように選択ゲートスペーサ２７０を溝２０８に形成するが、誘電体２１０は、溝側壁を内張りし、また、選択ゲートスペーサ２７０用のゲート誘電体として機能する。選択ゲートスペーサ２７０は、ポリシリコン又は他の適切な導電材料から形成される。誘電体スペーサ２４５は、選択ゲートスペーサを内張りする。溝２０８の中央部分の下に横たわる拡散領域２５０が、基板１０２中に選択ゲートスペーサ２７０に位置合わせして形成されており、また、導電プラグ２５１が溝２０８を埋めるように組み立てられている。誘電体スペーサ２４５は、導電プラグ２５１から選択ゲートスペーサ２７０を絶縁する。図１５において、誘電体２１０の一部、ハードマスク１０６、及び誘電体裏地１０４が、除去されており、図９に関して上述した処理と同様に、隣接溝２０８間の基板１０２の一部の上に横たわっている。 図１６において、追加処理を実施し、電荷蓄積積層体２３１を基板１０２の露出面上に形成する。電荷蓄積積層体２３１には、図５の電荷蓄積積層体１３１に類似した底部誘電体の上に横たわり頂部誘電体の下に横たわる一層のＤＳＥ２２０が含まれる。（図１６に示す詳細レベルでは、頂部及び底部誘電体は、電荷蓄積積層体２３１内において容易に区別できない。）プラグ２５１上方の電荷蓄積積層体の一部が、一実施形態において、ＣＭＰプロセスで除去されている。制御ゲートスペーサ２４０は、溝２０８の側壁に隣接して電荷蓄積積層体２３１の上に形成されているものとして示す。制御ゲートスペーサ２４０には、ポリシリコン又は他の適切なゲート電極材料を含み得る。
【００３０】
図１７において、電荷蓄積積層体２３１の露出部（制御ゲートスペーサ２４０によって網羅されない部分）を除去して、半導体基板１０２を露出させる。その後、制御ゲートスペーサ２４０に位置合わせして、拡散領域２７５を基板１０２中に形成し、第１及び第２スプリットゲート記憶装置２００−１及び２００−２の形成を完了する。
【００３１】
スプリットゲート記憶装置２００−１には、拡散領域２５０−１と２７５との間に直列に配置された選択ゲートスペーサ２７０−１及び制御ゲート２４０−１が含まれる。例示した実施形態において、選択ゲートスペーサ２７０−１は、溝２０８内において縦方向に向かう構造体である。選択ゲートスペーサ２７０−１は、少なくとも部分的に溝に配置され、ゲート誘電体２７０に隣接して位置決めされるが、ゲート誘電体２７０は、ほぼ縦方向の溝側壁及び溝床の一部を内張りする。制御ゲートスペーサ２４０は、基板１０２の上面の上方において電荷蓄積積層体２３１の上に横たわる横方向に向かうスペーサである。本実施形態において、拡散領域２５０と拡散領域２７５との間に形成されるチャネルのほとんどは、選択ゲートスペーサ２７０によって制御され、一方、チャネルのわずかな部分が、制御ゲートスペーサ２４０によって制御される。ＤＳＥ２２０の注入領域２１４−１のプログラミングは、図１２の注入領域１１４のプログラミングと同様であり、注入領域には、スペーサ２４０の下に横たわるＤＳＥが含まれる。記憶装置２００用のプログラミング値を図１８のテーブル１８０に示す。
【００３２】
次に、図１９において、記憶アレイ２９０の一部の上面図を示し、アレイ内における個々の装置の絶縁について議論する。図１９の上面図から分かるように、溝２０８は、縦方向に走っている。例示の記憶装置２００には、第１溝２０８−１、第２溝２０８−２、及びその間の拡散領域２７５が含まれる。装置２００の制御ゲートスペーサ２４０、選択ゲートスペーサ２７０、及び他の特徴は、簡潔にするために、図１９から省略する。絶縁領域２０９の行又はストライプを図１９に示し、隣接拡散領域２７５間（例えば、拡散領域２７５−１と２７５−２との間）に電気的な絶縁を提供する。絶縁ストライプ２０９は、注入で実現するか、又は溝２０８を形成する前に形成された誘電体絶縁溝が溝２０８の深さより深く延在する深い溝の絶縁誘電体で実現し得る。接合絶縁実施形態では、絶縁ストライプ２０９は、基板１０２の導電性タイプを強化する種で注入される。ＮＭＯＳ実施形態の記憶装置２００において、例えば、拡散領域２７５は、ｎ＋領域であり、基板１０２は、ｐ−領域であり、絶縁ストライプ２０９は、ｐ領域である。
【００３３】
上記明細書において、具体的な実施形態を参照して、本発明について説明した。しかしながら、当業者が理解されるように、以下の請求項に記載した本発明の範囲から逸脱することなく、様々な修正及び変更を行い得る。例えば、例示した実施形態は、ＮＭＯＳトランジスタ実施形態であるが、ＰＭＯＳ実施形態も同様に包含される。したがって、明細書及び図は、限定的でなく例示的であると見なすものとし、また、そのような全ての修正は、本発明の範囲内に含まれるものとする。
【００３４】
恩恵、他の利点、及び問題の解決策について、具体的な実施形態を基に上述した。しかしながら、これらの恩恵、利点、問題の解決策、及び何らかの恩恵、利点、又は解決策を生じさせる又はより顕著にさせる如何なる要素（１つ又は複数）も、全ての請求項の決定的な、必要な、若しくは不可欠な特徴又は要素として解釈してはならない。本明細書に用いる用語「含まれる」、「含む」、又はそのあらゆる他の派生語は、非排他的包含を網羅することを意図しており、このため、一覧の要素を含むプロセス、方法、もの、又は装置は、それらの要素だけを含まず、明示されていない又はそのようなプロセス、方法、もの、又は装置に本来備わっている他の要素も含み得る。
【図面の簡単な説明】
【００３５】
【図１】半導体基板を覆う誘電体裏地上にハードマスクを形成する組立プロセスの中間段階におけるウェーハを示す部分横断面図。
【図２】図１に続き、溝を半導体基板中に形成する処理を示す図。
【図３】図２に続き、溝を底部誘電体で内張りする処理を示す図。
【図４】図５に続き、一層の不連続記憶素子を成膜する処理を示す図。
【図５】図６に続き、頂部誘電体を不連続記憶素子層上に形成する処理を示す図。
【図６】図５に続き、制御ゲートスペーサ及び誘電体裏地を溝側壁に隣接して形成する処理を示す図。
【図７】図６に続き、制御ゲートスペーサ間の間隙によって画成された電荷蓄積積層体の一部を除去する処理を示す図。
【図８】図７に続き、拡散領域を間隙の下に形成し、溝を導電プラグで埋める処理を示す図。
【図９】図８に続き、ハードマスク及び誘電体積層体層の一部を隣接溝の境界間において除去する処理を示す図。
【図１０】図９に続き、選択ゲート誘電体を基板上に形成する処理を示す図。
【図１１】図１０に続き、選択ゲートを電荷蓄積積層体の外部側壁に接して形成する処理を示す図。
【図１２】図１１に続き、選択ゲート構造体に位置合わせして基板の上部に拡散領域を形成する処理を示す図。
【図１３】図２に続き、溝を誘電体で内張りする第２実施形態による処理を示す図。
【図１４】図１３に続き、溝側壁に隣接して溝中に選択ゲートスペーサを形成し、誘電体裏地を選択ゲートスペーサ上に形成し、スペーサによって画成された間隙の下に拡散領域を形成し、導電プラグを成膜して溝を埋める処理を示す図。
【図１５】図１４に続き、ハードマスクの一部を隣接溝間において除去する処理を示す図。
【図１６】図１５に続き、電荷蓄積積層体を基板の露出部上に形成し、制御ゲートを溝裏地誘電体の外部側壁に接して形成する処理を示す図。
【図１７】図１６に続き、制御ゲートに位置合わせして基板上部の中に拡散領域を形成する処理を示す図。
【図１８】図１２及び図１７のスプリットゲート記憶装置用のプログラミングテーブルを示す図。
【図１９】スプリットゲート装置記憶アレイを示し装置絶縁を強調する上面図。
【図２０】従来のスプリットゲート記憶装置を示す断面図。
【特許請求の範囲】
【請求項１】
スプリットゲート記憶装置であって、
第１ゲート誘電体に接触した第１ゲート電極と、
第２ゲート誘電体に接触した第２ゲート電極と、
半導体基板中に画成された溝の一部の下に横たわる第１拡散領域及び前記基板の上部を占有する第２拡散領域と、が含まれ、
前記第１及び第２ゲート誘電体の内の１つには、一層の不連続記憶素子（ＤＳＥ）が含まれるスプリットゲート記憶装置。
【請求項２】
請求項１に記載のスプリットゲート記憶装置であって、前記第１ゲート電極は制御ゲートであり、前記第１ゲート誘電体には一層のＤＳＥが含まれるスプリットゲート記憶装置。
【請求項３】
請求項２に記載のスプリットゲート記憶装置であって、前記制御ゲートは、少なくとも部分的に前記溝内に配置されるスプリットゲート記憶装置。
【請求項４】
請求項３に記載のスプリットゲート記憶装置であって、前記制御ゲートには、前記溝の側壁に形成された前記一層のＤＳＥの一部に隣接して形成された制御ゲートスペーサが含まれるスプリットゲート記憶装置。
【請求項５】
請求項４に記載のスプリットゲート記憶装置であって、前記第２ゲートには、選択ゲートが含まれるスプリットゲート記憶装置。
【請求項６】
請求項５に記載のスプリットゲート記憶装置であって、前記選択ゲートは、前記基板の上面全体に配置されるスプリットゲート記憶装置。
【請求項７】
請求項１に記載のスプリットゲート記憶装置であって、前記一層のＤＳＥには、一層のシリコンナノ結晶が含まれるスプリットゲート記憶装置。
【請求項８】
請求項１に記載のスプリットゲート記憶装置であって、更に、前記溝を通って延在し前記第１拡散領域に接触する導電プラグが含まれるスプリットゲート記憶装置。
【請求項９】
請求項１に記載のスプリットゲート記憶装置であって、前記第１ゲート電極は前記選択ゲートであり、前記第２ゲート誘電体には前記一層のＤＳＥが含まれるスプリットゲート記憶装置。
【請求項１０】
請求項９に記載のスプリットゲート記憶装置であって、前記第１ゲート誘電体は、前記溝側壁を内張りするスプリットゲート記憶装置。
【請求項１１】
請求項１０に記載のスプリットゲート記憶装置であって、前記選択ゲートは、少なくとも部分的に前記溝内に配置されるスプリットゲート記憶装置。
【請求項１２】
請求項１１に記載のスプリットゲート記憶装置であって、前記選択ゲートは、前記第１ゲート誘電体に隣接して形成されたスペーサ構造であるスプリットゲート記憶装置。
【請求項１３】
請求項１１に記載のスプリットゲート記憶装置であって、前記制御ゲートは、前記基板の上面全体に配置されるスプリットゲート記憶装置。
【請求項１４】
スプリットゲート記憶装置をプログラミングする方法であって、
第１ゲート誘電体に接触した制御ゲートを第１プログラミング電圧（Ｖｐ１）にバイアスする段階と、
基板に形成された溝の一部の下に横たわる第１拡散領域を第２プログラミング電圧（Ｖｐ２）にバイアスする段階と、
第２ゲート誘電体に接触した選択ゲートを第３プログラミング電圧にバイアスする段階と、
前記半導体基板と前記基板の上部を占有する第２拡散領域とを第４プログラミング電圧（Ｖｐ４）にバイアスする段階と、が含まれ、
前記第１誘電体は、一層の不連続記憶素子（ＤＳＥ）を含み、また、前記バイアスする段階は、前記ＤＳＥの一部に電荷を注入する方法。
【請求項１５】
記憶装置をアレイ状の記憶装置に組み立てる方法であって、
半導体基板に溝を形成する段階と、
第１誘電体で前記溝を内張りする段階と、
前記第１誘電体に隣接し、また、前記溝の側壁に隣接して、第１導電ゲートを前記溝に形成する段階と、
前記基板上面を覆う第２ゲート誘電体を覆って第２導電ゲートを形成する段階と、
前記溝の下に横たわる第１拡散を形成する段階と、
前記基板上部の中に第２拡散領域を形成する段階と、が含まれ、
前記第１又は前記第２ゲート誘電体のいずれかには、一層のＤＳＥが含まれる方法。
【請求項１６】
請求項１５に記載の方法であって、前記第１導電ゲートは、
制御ゲートである方法。
【請求項１７】
請求項１６に記載の方法であって、前記第１誘電体には、前記一層のＤＳＥが含まれる方法。
【請求項１８】
請求項１５に記載の方法であって、前記第１導電ゲートを形成する段階には、前記溝の側壁に隣接する前記第１誘電体に隣接して導電スペーサを形成する段階が含まれる方法。
【請求項１９】
請求項１５に記載の方法であって、前記第１導電ゲートは、選択ゲートである方法。
【請求項２０】
請求項１９に記載の方法であって、前記第２誘電体には、前記一層のＤＳＥが含まれる方法。
【請求項１】
スプリットゲート記憶装置であって、
第１ゲート誘電体に接触した第１ゲート電極と、
第２ゲート誘電体に接触した第２ゲート電極と、
半導体基板中に画成された溝の一部の下に横たわる第１拡散領域及び前記基板の上部を占有する第２拡散領域と、が含まれ、
前記第１及び第２ゲート誘電体の内の１つには、一層の不連続記憶素子（ＤＳＥ）が含まれるスプリットゲート記憶装置。
【請求項２】
請求項１に記載のスプリットゲート記憶装置であって、前記第１ゲート電極は制御ゲートであり、前記第１ゲート誘電体には一層のＤＳＥが含まれるスプリットゲート記憶装置。
【請求項３】
請求項２に記載のスプリットゲート記憶装置であって、前記制御ゲートは、少なくとも部分的に前記溝内に配置されるスプリットゲート記憶装置。
【請求項４】
請求項３に記載のスプリットゲート記憶装置であって、前記制御ゲートには、前記溝の側壁に形成された前記一層のＤＳＥの一部に隣接して形成された制御ゲートスペーサが含まれるスプリットゲート記憶装置。
【請求項５】
請求項４に記載のスプリットゲート記憶装置であって、前記第２ゲートには、選択ゲートが含まれるスプリットゲート記憶装置。
【請求項６】
請求項５に記載のスプリットゲート記憶装置であって、前記選択ゲートは、前記基板の上面全体に配置されるスプリットゲート記憶装置。
【請求項７】
請求項１に記載のスプリットゲート記憶装置であって、前記一層のＤＳＥには、一層のシリコンナノ結晶が含まれるスプリットゲート記憶装置。
【請求項８】
請求項１に記載のスプリットゲート記憶装置であって、更に、前記溝を通って延在し前記第１拡散領域に接触する導電プラグが含まれるスプリットゲート記憶装置。
【請求項９】
請求項１に記載のスプリットゲート記憶装置であって、前記第１ゲート電極は前記選択ゲートであり、前記第２ゲート誘電体には前記一層のＤＳＥが含まれるスプリットゲート記憶装置。
【請求項１０】
請求項９に記載のスプリットゲート記憶装置であって、前記第１ゲート誘電体は、前記溝側壁を内張りするスプリットゲート記憶装置。
【請求項１１】
請求項１０に記載のスプリットゲート記憶装置であって、前記選択ゲートは、少なくとも部分的に前記溝内に配置されるスプリットゲート記憶装置。
【請求項１２】
請求項１１に記載のスプリットゲート記憶装置であって、前記選択ゲートは、前記第１ゲート誘電体に隣接して形成されたスペーサ構造であるスプリットゲート記憶装置。
【請求項１３】
請求項１１に記載のスプリットゲート記憶装置であって、前記制御ゲートは、前記基板の上面全体に配置されるスプリットゲート記憶装置。
【請求項１４】
スプリットゲート記憶装置をプログラミングする方法であって、
第１ゲート誘電体に接触した制御ゲートを第１プログラミング電圧（Ｖｐ１）にバイアスする段階と、
基板に形成された溝の一部の下に横たわる第１拡散領域を第２プログラミング電圧（Ｖｐ２）にバイアスする段階と、
第２ゲート誘電体に接触した選択ゲートを第３プログラミング電圧にバイアスする段階と、
前記半導体基板と前記基板の上部を占有する第２拡散領域とを第４プログラミング電圧（Ｖｐ４）にバイアスする段階と、が含まれ、
前記第１誘電体は、一層の不連続記憶素子（ＤＳＥ）を含み、また、前記バイアスする段階は、前記ＤＳＥの一部に電荷を注入する方法。
【請求項１５】
記憶装置をアレイ状の記憶装置に組み立てる方法であって、
半導体基板に溝を形成する段階と、
第１誘電体で前記溝を内張りする段階と、
前記第１誘電体に隣接し、また、前記溝の側壁に隣接して、第１導電ゲートを前記溝に形成する段階と、
前記基板上面を覆う第２ゲート誘電体を覆って第２導電ゲートを形成する段階と、
前記溝の下に横たわる第１拡散を形成する段階と、
前記基板上部の中に第２拡散領域を形成する段階と、が含まれ、
前記第１又は前記第２ゲート誘電体のいずれかには、一層のＤＳＥが含まれる方法。
【請求項１６】
請求項１５に記載の方法であって、前記第１導電ゲートは、
制御ゲートである方法。
【請求項１７】
請求項１６に記載の方法であって、前記第１誘電体には、前記一層のＤＳＥが含まれる方法。
【請求項１８】
請求項１５に記載の方法であって、前記第１導電ゲートを形成する段階には、前記溝の側壁に隣接する前記第１誘電体に隣接して導電スペーサを形成する段階が含まれる方法。
【請求項１９】
請求項１５に記載の方法であって、前記第１導電ゲートは、選択ゲートである方法。
【請求項２０】
請求項１９に記載の方法であって、前記第２誘電体には、前記一層のＤＳＥが含まれる方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公表番号】特表２００９−５０３８５６（Ｐ２００９−５０３８５６Ａ）
【公表日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願番号】特願２００８−５２３９９５（Ｐ２００８−５２３９９５）
【出願日】平成１８年７月２１日（２００６．７．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２８３７２
【国際公開番号】ＷＯ２００７／０１４０３８
【国際公開日】平成１９年２月１日（２００７．２．１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願日】平成１８年７月２１日（２００６．７．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２８３７２
【国際公開番号】ＷＯ２００７／０１４０３８
【国際公開日】平成１９年２月１日（２００７．２．１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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