【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減と、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】凹部４ｃ内に形成されたｉ型（イントリンシック半導体）側壁層５を介してｐ⁺型ゲート領域６を形成する。このような構成とすれば、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ⁺型ゲート領域６よりも低濃度のｐ^-型層が必要とされない。このため、ｎ^-型チャネル層３に直接接触している高濃度のｐ⁺型ゲート領域６によって、ｎ^-型チャネル層３内に伸びる空乏層幅を制御できる。したがって、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ^-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制できる。また、ｐ⁺型ゲート領域６の側面がｉ型側壁層５によってｎ⁺型層４と分離されるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減できる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＪＦＥＴもしくはＭＥＳＦＥＴを備えた半導体装置およびその製造方法に関するもので、ワイドバンドギャップ半導体、特に炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用すると好ましい。
【背景技術】
【０００２】
従来、特許文献１において、高周波かつ高耐圧に適したＳｉＣにて構成されるＪＦＥＴが提案されている。図１３は、このＪＦＥＴの断面図である。この図に示されるように、ＳｉＣで構成された基板Ｊ１上に、ｐ^-型バッファ層Ｊ２とｎ^-型チャネル層Ｊ３およびｎ⁺型層Ｊ４を順に積層したのち、ｎ⁺型層Ｊ４の表面からｎ^-型チャネル層Ｊ３に達する凹部Ｊ５をエッチングにて形成している。そして、凹部Ｊ５内にｐ^-型層Ｊ６を介してｐ⁺型ゲート領域Ｊ７を構成すると共に、ｐ⁺型ゲート領域Ｊ７から離間するように、金属層Ｊ８を介してソース電極Ｊ９およびドレイン電極Ｊ１０が形成されることにより、特許文献１に示されたＪＦＥＴが構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７５６０３２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に示したノーマリーオンＪＦＥＴでは、ｐ⁺型ゲート領域Ｊ７が直接ｎ⁺型層Ｊ４に接触させられることで濃度変化が急峻となるＰＮ接合とならないように、ｐ⁺型ゲート領域Ｊ７をｐ^-型層Ｊ６にて囲んだ構造としている。このため、ｐ⁺型ゲート領域Ｊ７とｎ⁺型層Ｊ４との間、つまりゲート−ソース間およびゲート−ドレイン間のキャパシタンスが大きくなり、高周波の実現に限界があるという問題がある。さらに、濃度の薄いｐ^-型層Ｊ６から広がる空乏層によってｎ^-型チャネル層Ｊ３をピンチオフさせる設計にしなければならず、ＪＦＥＴをオフさせる際にｐ⁺型ゲート領域Ｊ７に対して高電圧を印加しなければならないという問題もある。
【０００５】
なお、ここではＪＦＥＴについて説明したが、キャパシタンスが大きくなるという意味ではＭＥＳＦＥＴに関しても同様のことが言える。
【０００６】
本発明は上記点に鑑みて、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減が図れると共に、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できるＪＦＥＴを備えた半導体装置およびその製造方法を提供することを目的とする。また、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減が図れるＭＥＳＦＥＴを備えた半導体装置およびその製造方法を提供することも目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、基板（１）の主表面の上にエピタキシャル成長にて第１導電型の半導体からなるチャネル層（３）を形成すると共に、チャネル層（３）の表面上にエピタキシャル成長にて、チャネル層（３）よりも高不純物濃度の第１導電型の半導体からなる第１導電型層（４）を形成し、第１導電型層（４）を貫通するように凹部（４ｃ）を設けることで、第１導電型層（４）をソース領域（４ａ）とドレイン領域（４ｂ）とに分離する。そして、凹部（４ｃ）内において、該凹部（４ｃ）の側面上にｉ型（イントリンシック半導体）側壁層（５）を形成すると共に、チャネル層（３）およびｉ型側壁層（５）の表面にエピタキシャル成長により、ｉ型側壁層（５）によってソース領域（４ａ）およびドレイン領域（４ｂ）から離間して配置される第２導電型のゲート領域（６）を形成し、さらに、このゲート領域（６）の表面にゲート電極（７）を形成した構造とすることで、ＪＦＥＴを構成することを特徴としている。
【０００８】
このようなＪＦＥＴでは、凹部（４ｃ）内に形成されたｉ型側壁層（５）を介してゲート領域（６）を形成できるため、第１導電型層（４）とゲート領域（６）との間にさらにゲート領域（６）よりも低濃度の第２導電型層が必要とされない。このため、チャネル層（３）に直接接触している高濃度のゲート領域（６）によって、チャネル層（３）内に伸びる空乏層幅を制御できる。したがって、第１導電型層（４）とゲート領域（６）との間にさらに第２導電型層層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制することができる。また、ゲート領域（６）の側面がｉ型側壁層（５）によってソース領域（４ａ）およびドレイン領域（４ｂ）と電気的に分離された構造とされているが、ｉ型側壁層（５）が半絶縁性という非常に不純物濃度が低い半導体で構成されていることから、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。
【０００９】
請求項２に記載の発明は、請求項１と同様の構造において、ｉ型側壁層（５）およびチャネル層（３）の表面にショットキー電極にて構成されるゲート電極（７）を備えた構造とし、ｉ型側壁層（５）によってソース領域（４ａ）およびドレイン領域（４ｂ）からゲート電極（７）が離間して配置されるようにしたＭＥＳＦＥＴを構成することを特徴としている。
【００１０】
このようなＭＥＳＦＥＴについても、凹部（４ｃ）内に形成されたｉ型側壁層（５）を介してゲート電極（７）を形成できるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減することが可能となる。
【００１１】
これら請求項１または２に記載のＪＦＥＴもしくはＭＥＳＦＥＴを備えた構造は、請求項３に記載したように、半導体材料として、ワイドバンドギャップ半導体が用いられる半導体装置に適用すると好適である。
【００１２】
請求項４に記載したように、ワイドバンドギャップ半導体としてＳｉＣを用いる場合には、基板としてＳｉＣ基板（１）が用いられ、ｉ型側壁層（５）を凹部（４ｃ）内にエピタキシャル成長させられたｉ型ＳｉＣにて構成することができる。
【００１３】
この場合、請求項５に記載したように、例えばｉ型側壁層（５）の不純物濃度は１×１０¹¹〜１×１０¹⁴ｃｍ^-3とされる。また、請求項６に記載したように、ｉ型側壁層（５）は厚さは、０．１〜１．０μｍとされる。
【００１４】
また、チャネル層（３）もＳｉＣにて構成されることになるが、この場合、請求項７に記載したように、チャネル層（３）の不純物濃度は、例えば１×１０¹⁶〜１×１０¹⁸ｃｍ^-3とされる。同様に、ゲート領域（６）もＳｉＣにて構成されることになり、この場合、請求項８に記載したように、ゲート領域（６）の不純物濃度は、例えば５×１０¹⁸〜５×１０¹⁹ｃｍ^-3とされる。
【００１５】
請求項９に記載の発明では、ＳｉＣ基板（１）を抵抗率が１×１０¹⁰〜１×１０¹¹Ω・ｃｍである半絶縁性のＳｉＣにて構成することを特徴としている。
【００１６】
このような半絶縁性のＳｉＣにて構成することで、ＪＦＥＴ作動時に発生する電波を吸収することが可能であるため、高周波に適したＳｉＣ半導体装置とすることができる。
【００１７】
請求項１０に記載の発明では、ＳｉＣ基板（１）とチャネル層（３）との間にゲート領域（６）よりも低不純物濃度で構成された第２導電型バッファ層（２）が備えられていることを特徴としている。
【００１８】
このように、ＳｉＣ基板（１）と第１導電型層（３）およびチャネル層（５）との間にゲート領域（６）よりも低不純物濃度で構成された第２導電型バッファ層（２）を備えることにより、耐圧を向上させることが可能となる。
【００１９】
請求項１１に記載の発明では、ＪＦＥＴが備えられる半導体装置の製造方法として、主表面を有する半導体材料で構成された基板（１）を用意し、主表面の上にエピタキシャル成長によって第１導電型の半導体にて構成されるチャネル層（３）を形成する工程と、チャネル層（３）の表面上に、エピタキシャル成長にて、チャネル層（３）よりも高不純物濃度の第１導電型の半導体からなる第１導電型層（４）を形成する工程と、第１導電型層（４）の表面から異方性エッチングを行うことにより、第１導電型層（４）を貫通して該第１導電型層（４）をソース領域（４ａ）とドレイン領域（４ｂ）とに分離する凹部（４ｃ）を形成する工程と、凹部（４ｃ）の側面上にエピタキシャル成長によってｉ型側壁層（５）を形成する工程と、ｉ型側壁層（５）の表面上および凹部（４ｃ）の底面上にエピタキシャル成長を行うことにより、ｉ型側壁層（５）によってソース領域（４ａ）およびドレイン領域（４ｂ）から離間させられる第２導電型のゲート領域（６）を形成する工程と、ゲート領域（６）に電気的に接続されるゲート電極（７）を形成する工程と、ソース領域（４ａ）に対して電気的に接続されるソース電極（８）を形成する工程と、ドレイン領域（４ｂ）に対して電気的に接続されるドレイン電極（９）を形成する工程とを行うことを特徴としている。このような製造方法により、請求項１に記載のＪＦＥＴを備えた半導体装置を製造することができる。
【００２０】
請求項１２に記載の発明では、ｉ型側壁層（５）を形成する工程は、凹部（４ｃ）の底面上および側面上を含む第１導電型層（４）の表面上にエピタキシャル成長によってｉ型側壁層（５）を形成するためのｉ型層（２０）を形成する工程と、該ｉ型層（２０）のうち凹部（４ｃ）の内側に配置された領域をエッチングにて除去する工程とを含み、ゲート領域（６）を形成する工程は、ｉ型層（２０）の上にゲート領域（６）を形成するための第２導電型層（２２）を形成する工程を含み、ゲート電極（７）を形成する工程において、ゲート電極（７）の少なくとも一部の層をパターニングしたのち、該パターニングされたゲート電極（７）の少なくとも一部の層をマスクとして、第２導電型層（２２）およびｉ型層（２０）をエッチングすることにより、ゲート領域（６）およびチャネル層（５）のパターニングを行うことを特徴としている。
【００２１】
このように、ゲート電極（７）をマスクとしてゲート領域（６）およびｉ型側壁層（５）をパターニングしているため、これらをセルフアライン（自己整合）で形成することが可能となる。ゲート領域（６）をパターニングしてからゲート電極（７）を形成する場合には、小さくなったゲート領域（６）の上にゲート電極（７）を形成しなければならないため、マスクズレなどからゲート電極（７）の形成が難しくなる。しかしながら、このようにゲート電極（７）をマスクとしてゲート領域（６）およびｉ型側壁層（５）を形成することで、これらの形成を容易にすることが可能となる。そして、ゲート電極（７）とゲート領域（６）とを広い面積で確実に電気的に接続できることから、ゲート抵抗も低くなり、高速スイッチングが可能なＪＦＥＴとすることが可能となる。
【００２２】
請求項１３に記載の発明では、ｉ型側壁層（５）およびチャネル層（３）の表面にショットキー電極にて構成されるゲート電極（７）を備えた構造とし、ｉ型側壁層（５）によってソース領域（４ａ）およびドレイン領域（４ｂ）から離間してゲート電極（７）が配置されるようにしたＭＥＳＦＥＴについて、請求項１９と同様の製造方法を適用していることを特徴としている。このような製造方法により、請求項２に記載したＭＥＳＦＥＴを備えた半導体装置を製造することができる。
【００２３】
請求項１４に記載の発明では、ｉ型側壁層（５）を形成する工程は、凹部（４ｃ）の底面上および側面上を含む第１導電型層（４）の表面上にエピタキシャル成長によってｉ型側壁層（５）を形成するためのｉ型層（２０）を形成する工程と、該ｉ型層（２０）のうち凹部（４ｃ）の内側に配置された領域をエッチングにて除去する工程とを含み、ゲート電極（７）を形成する工程において、ゲート電極（７）の少なくとも一部の層をパターニングしたのち、該パターニングされたゲート電極（７）の少なくとも一部の層をマスクとして、ｉ型層（２０）をエッチングすることにより、ｉ型側壁層（５）のパターニングを行うことを特徴としている。
【００２４】
このように、ゲート電極（７）をマスクとしてｉ型側壁層（５）をパターニングしているため、ｉ型側壁層（５）をセルフアライン（自己整合）で形成することが可能となる。ｉ型側壁層（５）をパターニングしてからゲート電極（７）を形成する場合には、小さくなったｉ型側壁層（５）の上にゲート電極（７）を形成しなければならないため、マスクズレなどからゲート電極（７）の形成が難しくなる。しかしながら、このようにゲート電極（７）をマスクとしてｉ型側壁層（５）を形成することで、これらの形成を容易にすることが可能となる。
【００２５】
請求項１５に記載の発明では、凹部（４ｃ）を形成する工程では、第１導電型層（４）の表面に、凹部（４ｃ）の形成予定領域が開口するフォトレジストまたはシリコン酸化膜にて構成されたマスクを配置したのち、該マスクを用いた異方性エッチングを行うことにより、凹部（４ｃ）を該凹部（４ｃ）の側面が底面に対して８５〜８６°の傾斜角度となるように形成することを特徴としている。
【００２６】
このように、フォトレジストまたはシリコン酸化膜にて構成されたマスクを用いた異方性エッチングを行うことにより、凹部（４ｃ）を形成することができる。このように形成される凹部（４ｃ）は、側面が底面に対して８５〜８６°の傾斜角度となる。
【００２７】
請求項１６に記載の発明では、凹部（４ｃ）を形成する工程では、第１導電型層（４）の表面に、凹部（４ｃ）の形成予定領域が開口するメタルマスクを配置したのち、該メタルマスクを用いた異方性エッチングを行うことにより、凹部（４ｃ）を該凹部（４ｃ）の側面が底面に対して８９〜９０°の傾斜角度となるように形成することを特徴としている。
【００２８】
このように、メタルマスクを用いた異方性エッチングを行うことにより、凹部（４ｃ）を形成することができる。このように形成される凹部（４ｃ）は、側面が底面に対して８９〜９０°の傾斜角度となる。
【００２９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図２】ｐ^-型バッファ層２をソース電極８に電気的に接続する場合の一例を示した断面図である。
【図３】図２に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】図３に続くＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図５】図４に続くＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図６】図５に続くＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図７】本発明の第２実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図８】図７に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図９】本発明の第３実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１０】本発明の第４実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１１】本発明の第５実施形態にかかるＭＥＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１２】図１１に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図１３】従来のＪＦＥＴの断面図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３２】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態に係るＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。以下、この図を参照して、ＳｉＣ半導体装置に備えられたＪＦＥＴの構造について説明する。
【００３３】
図１に示されるＳｉＣ半導体装置は、半絶縁性（Semi-insulating）のＳｉＣ基板１を用いて形成されている。半絶縁性とは、ノンドープの半導体材料などにより構成され、半導体材料で構成されているものの絶縁材料に近い抵抗率（もしくは導電率）を有するものを意味する。例えば、本実施形態で用いている半絶縁性のＳｉＣ基板１は、抵抗率が１×１０¹⁰〜１×１０¹¹Ω・ｃｍ、厚さ５０〜４００μｍ（例えば３５０μｍ）とされている。このＳｉＣ基板１の主表面の上には、ｐ^-型バッファ層２が成膜されている。このｐ^-型バッファ層２は、より高耐圧を得るために設けられたものであり、ｐ型不純物濃度が１×１０¹⁶〜１×１０¹⁷ｃｍ^-3（例えば１×１０¹⁶ｃｍ^-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）とされている。
【００３４】
ｐ^-型バッファ層２の表面には、ｎ^-型チャネル層３が形成されている。ｎ^-型チャネル層３は、チャネル領域が形成される場所であり、例えばｎ型不純物濃度が１×１０¹⁶〜１×１０¹⁸ｃｍ^-3（例えば１×１０¹⁷ｃｍ^-3）、厚さ０．１〜１．０μｍ（例えば０．２μｍ）とされている。
【００３５】
ｎ^-型チャネル層３の表面には、ｎ⁺型層４が形成されている。ｎ⁺型層４は、凹部４ｃによって紙面左右に分離されており、紙面左側のものがｎ⁺型ソース領域４ａ、紙面右側のものがｎ⁺型ドレイン領域４ｂを構成する。これらｎ⁺型ソース領域４ａおよびｎ⁺型ドレイン領域４ｂは、ｎ型不純物濃度が５×１０¹⁸〜１×１０²⁰ｃｍ^-3（例えば２×１０¹⁹ｃｍ^-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされている。
【００３６】
凹部４ｃは、ｎ⁺型層４の表面からｎ^-型チャネル層３に達するように、つまりｎ⁺型層４を貫通するように設けられている。この凹部４ｃは、側面が基板垂直方向に平行となるように形成されていても良いし、基板垂直方向に対して若干傾斜して形成されていても良いが、凹部４ｃの側面は、例えばＳｉＣ基板１の主表面がＣ面（（０００−１）Ｃ面）やＳｉ面（（０００１）Ｓｉ面）とされる場合には、ｐ^-型バッファ層２、ｎ^-型チャネル層３およびｎ⁺型層４がＳｉＣ基板１の主表面の面方位を受け継いで成長することから、それに垂直な面であるａ面とほぼ平行となる。
【００３７】
凹部４ｃ内には、当該凹部４ｃの側面を覆うように、ｉ型側壁層５が形成されている。ｉ型側壁層５は、半絶縁性であるｉ型ＳｉＣにて構成されており、不純物濃度が１×１０¹¹〜１×１０¹⁴ｃｍ^-3（例えば１×１０¹²ｃｍ^-3）、厚さ０．１〜１．０μｍ（例えば０．２μｍ）とされている。
【００３８】
また、凹部４ｃ内における底面および側面、つまりｎ^-型チャネル層３の表面およびｉ型側壁層５の表面上には、ｐ^-型バッファ層２よりも高濃度となるｐ⁺型ゲート領域６が形成されている。ｐ⁺型ゲート領域６は、ｉ型側壁層５によってｎ⁺型ソース領域４ａおよびｎ⁺型ドレイン領域４ｂから離間して配置された状態となっている。このｐ⁺型ゲート領域６は、ｐ型不純物濃度が５×１０¹⁸〜５×１０¹⁹ｃｍ^-3（例えば１×１０¹⁹ｃｍ^-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされている。
【００３９】
ｐ⁺型ゲート領域６の表面には、ゲート電極７が形成されている。ゲート電極７の端面（側壁面）は、ｐ⁺型ゲート領域６やｉ型側壁層５の端面（側壁面）と面一となっている。このゲート電極７は、複数の金属層の積層構造にて構成されており、例えばｐ⁺型ゲート領域６に対してオーミック接触させられるＮｉＳｉ₂等のＮｉ系金属層、Ｔｉ系金属層、さらにはＡｌ配線もしくは外部との電気的接続を行うためのワイヤとの接合性を考慮したＡｕ層が順に形成されることで構成される。Ｎｉ系金属層は、０．１〜０．５μｍ（例えば０．２μｍ）、Ｔｉ系金属層は、０．１〜０．５μｍ（例えば０．１μｍ）、ＡｌもしくはＡｕ層は、１．０〜５．０μｍ（例えば３．０μｍ）とされている。なお、図１中では、ゲート電極７にｐ⁺型ゲート領域６の表面の凹みが受け継がれた形状として記載してあるが、ゲート電極７の表面が平坦になるまで埋め尽くされていても構わない。
【００４０】
また、ｎ⁺型ソース領域４ａの上にはソース電極８が形成され、ｎ⁺型ドレイン領域４ｂの上にはドレイン電極９が形成されている。これらソース電極８およびドレイン電極９も、例えばゲート電極７と同材料で構成されている。
【００４１】
このような構造によってＪＦＥＴが構成されている。そして、図示しないがシリコン酸化膜やシリコン窒化膜などで構成される層間絶縁膜や保護膜等によって、各電極間が電気的に分離されることで、本実施形態のＳｉＣ半導体装置が構成されている。
【００４２】
このように構成されるＳｉＣ半導体装置に備えられたＪＦＥＴは、ゲート電極７に対してゲート電圧を印加していないときには、ｐ⁺型ゲート領域６からｎ^-型チャネル層３側に伸びる空乏層（およびｐ^-型バッファ層２からｎ^-型チャネル層３側に伸びる空乏層）によってｎ^-型チャネル層３がピンチオフされている。そして、この状態からゲート電極７に対してゲート電圧を印加すると、ｐ⁺型ゲート領域６から伸びる空乏層が縮小される。これにより、ｎ^-型チャネル層３内にチャネル領域が形成され、チャネル領域を介してソース電極８とドレイン電極９との間に電流が流れる。このように、本実施形態のＪＦＥＴは、ノーマリオフ型の素子として機能することができる。
【００４３】
このようなＪＦＥＴでは、凹部４ｃ内に形成されたｉ型側壁層５を介してｐ⁺型ゲート領域６を形成できるため、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ⁺型ゲート領域６よりも低濃度のｐ^-型層が必要とされない。このため、ｎ^-型チャネル層３に直接接触している高濃度のｐ⁺型ゲート領域６によって、ｎ^-型チャネル層３内に伸びる空乏層幅を制御できる。したがって、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ^-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制することができる。また、高速スイッチングが可能なＪＦＥＴにでき、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
【００４４】
また、ｐ⁺型ゲート領域６の側面がｉ型側壁層５によってｎ⁺型層４と電気的に分離された構造とされているが、ｉ型側壁層５が半絶縁性という非常に不純物濃度が低いｉ型ＳｉＣで構成されていることから、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。
【００４５】
さらに、ＳｉＣ基板１を半絶縁性のもので構成することにより、ＪＦＥＴ作動時に発生する電波を吸収することが可能であるため、より高周波に適したＳｉＣ半導体装置とすることができる。
【００４６】
次に、このような構成とされるＪＦＥＴを備えたＳｉＣ半導体装置の具体的な適用形態について説明する。本実施形態のＪＦＥＴでは、ｐ^-型バッファ層２が備えられていることから、このｐ^-型バッファ層２をソース電極８に電気的に接続することで、グランド接続することが可能である。図２は、ｐ^-型バッファ層２をソース電極８に電気的に接続する場合の一例を示した断面図である。
【００４７】
この図に示されるようにソース電極８と電気的に接続する場所において、ｎ⁺型ソース領域４ａの表面からｎ⁺型ソース領域４ａおよびｐ^-型バッファ層２を貫通する凹部１１が形成されている。この凹部１１内にソース電極８が入り込むように形成されることにより、ｐ^-型バッファ層２をソース電極８に電気的に接続している。そして、シリコン酸化膜等で構成された層間絶縁膜１２を介して、ソース電極８がゲート電極７やドレイン電極９と電気的に分離された構造とされることで、図２に示すＪＦＥＴが構成されている。このように、ｐ^-型バッファ層２をソース電極８に電気的に接続することで、ｐ^-型バッファ層２をグランドに固定することが可能となる。
【００４８】
なお、この図では、ゲート電極７とソース電極８およびドレイン電極９をそれぞれＮｉ系金属層で構成される第１層７ａ、８ａ、９ａと、Ｔｉ系金属で形成される第２層７ｂ、８ｂ、９ｂ、およびＡｌまたはＡｕなどで構成される第３層７ｃ、８ｃ、９ｃの三層構造で構成した場合として記載している。また、ＳｉＣ半導体装置のうちソース電極８よりもＪＦＥＴ形成領域から離れた位置に形成された凹部１３は、ＪＦＥＴと他の領域とを素子分離するための素子分離溝を構成するものである。
【００４９】
続いて、このような構成とされるＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図３〜図６は、図２に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。これらの図を参照して、図２に示すＪＦＥＴを備えた半導体装置の製造方法について説明する。
【００５０】
〔図３（ａ）の工程〕
主表面がＣ面とされた半絶縁性のＳｉＣ基板１を用意し、そのＳｉＣ基板１の主表面の上に、ｐ型不純物濃度が１×１０¹⁶〜１×１０¹⁷ｃｍ^-3（例えば１×１０¹⁶ｃｍ^-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）のｐ^-型バッファ層２をエピタキシャル成長させたのち、例えばｎ型不純物濃度が１×１０¹⁶〜１×１０¹⁸ｃｍ^-3（例えば１×１０¹⁷ｃｍ^-3）、厚さ０．１〜１．０μｍ（例えば０．２μｍ）のｎ^-型チャネル層３をエピタキシャル成長させる。さらに、ｎ^-型チャネル層３の表面上に、ｎ型不純物濃度が５×１０¹⁸〜１×１０²⁰ｃｍ^-3（例えば２×１０¹⁹ｃｍ^-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）のｎ⁺型層４をエピタキシャル成長させる。
【００５１】
〔図３（ｂ）の工程〕
ｎ⁺型層４を部分的にエッチングすることにより、ｎ^-型チャネル層３に達する凹部４ｃを形成する。具体的には、図示しないメタルマスクにて、もしくは、フォトリソグラフィ工程を経てＳｉＯ₂等のエッチングマスクでｎ⁺型層４のうち凹部４ｃの形成領域以外の部分を覆ったのち、ＲＩＥ等の異方性エッチングを行うことで凹部４ｃを形成する。例えば、メタルマスクを用いる場合には、凹部４ｃの側面の傾斜角度が８９〜９０°となり、ＳｉＯ₂等のエッチングマスクを用いる場合には、凹部４ｃの側面の底面に対する傾斜角度が８５〜８６°となるが、ＳｉＣ基板１の主表面がＣ面（（０００−１）Ｃ面）やＳｉ面（（０００１）Ｓｉ面）とされる場合には、いずれの場合も凹部４ｃの側面はａ面とほぼ平行になると言える。
【００５２】
〔図３（ｃ）の工程〕
ｎ⁺型層４の表面および凹部４ｃ内に、不純物濃度が１×１０¹¹〜１×１０¹⁴ｃｍ^-3（例えば１×１０¹²ｃｍ^-3）の半絶縁性であるｉ型ＳｉＣにて構成されたｉ型層２０をエピタキシャル成長させる。
【００５３】
〔図４（ａ）の工程〕
ｉ型層２０の表面に、凹部４ｃのうちｉ型側壁層５の形成予定領域よりも内側、つまりｉ型側壁層５が形成されない位置が開口するＬＴＯ等で構成されたマスク２１を成膜する。
【００５４】
〔図４（ｂ）の工程〕
マスク２１にてｉ型層２０を覆った状態でＲＩＥ等による異方性エッチングを行う。これにより、凹部４ｃ内において、ｉ型層２０のうちｉ型側壁層５として残されない内側の部分が除去され、凹部４ｃ内の側壁にｉ型層２０が残される。
【００５５】
〔図４（ｃ）の工程〕
マスク２１を除去した後、凹部４ｃ内におけるｎ^-型チャネル層３の表面上およびｉ型層２０の表面に、ｐ型不純物濃度が５×１０¹⁸〜５×１０¹⁹ｃｍ^-3（例えば１×１０¹⁹ｃｍ^-3）、厚さ０．１〜０．５μｍ（例えば０．４μｍ）となるｐ⁺型ゲート領域６を形成するためのｐ⁺型層２２をエピタキシャル成長させる。
【００５６】
〔図５（ａ）の工程〕
ｐ⁺型ゲート領域６の表面のうち素子分離用の凹部１３の形成予定領域以外をマスク２３にて覆った後、ＲＩＥ等の異方性エッチングを行うことでＳｉＣ基板１に達する凹部１３を形成する。
【００５７】
〔図５（ｂ）の工程〕
マスク２３を除去した後、再び凹部１３内およびｐ⁺型ゲート領域６の表面のうち凹部１１の形成予定領域以外をマスク２４にて覆い、ＲＩＥ等の異方性エッチングを行うことで凹部１１を形成する。
【００５８】
〔図５（ｃ）の工程〕
マスク２４を除去したのち、凹部１１内を含めてｐ⁺型ゲート領域６の表面のうちゲート電極７の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極７のうちの第１層７ａおよび第２層７ｂを構成するＮｉ系金属層およびＴｉ系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極７の形成予定領域にのみ第１層７ａおよび第２層７ｂを残す。
【００５９】
〔図６（ａ）の工程〕
第１層７ａおよび第２層７ｂをマスクとして異方性エッチングを行う。これにより、第１層７ａおよび第２層７ｂが形成された領域以外が所定厚さだけエッチングされ、ｐ⁺型層２２およびｉ型層２０がパターニングされてｐ⁺型ゲート領域６およびｉ型側壁層５が形成されると共に、凹部１１がｐ^-型バッファ層２に達した状態になる。このような形成方法によってｐ⁺型ゲート領域６およびｉ型側壁層５を形成することにより、ゲート電極７の端面（側壁面）とｐ⁺型ゲート領域６やｉ型側壁層５の端面（側壁面）とが面一となる。
【００６０】
〔図６（ｂ）の工程〕
ソース電極８およびドレイン電極９の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ソース電極８およびドレイン電極９のうちの第１層８ａ、９ａを構成するＮｉ系金属層および第２層８ｂ、９ｂを構成するＴｉ系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ソース電極８およびドレイン電極９の形成予定領域にのみ第１層８ａ、９ａおよび第２層８ｂ、９ｂを残す。さらに、必要に応じて熱処理を行うことにより、ゲート電極７やソース電極８およびドレイン電極９の第１層７ａ、８ａ、８ｂをシリサイド化し、ＮｉＳｉ₂とすることで低抵抗化することもできる。
【００６１】
〔図６（ｃ）の工程〕
基板表面全面にシリコン酸化膜等で構成される層間絶縁膜１２を配置した後、パターニングしてゲート電極７の第２層７ｂやソース電極８およびドレイン電極９の第２層８ｂ、９ｂを部分的に露出させるためのコンタクトホールを形成する。
【００６２】
この後、Ａｌ層を成膜したのちパターニングしたり、もしくはＡｕのメッキ処理などにより、ゲート電極７とソース電極８およびドレイン電極９の第２層７ｂ、８ｂ、９ｂの上に第３層７ｃ、８ｃ、９ｃを形成する。このようにして、図２に示すＪＦＥＴを備えたＳｉＣ半導体装置を製造することができる。
【００６３】
このような製造方法によれば、ゲート電極７をマスクとしてｐ⁺型ゲート領域６およびｉ型側壁層５をパターニングしているため、これらをセルフアライン（自己整合）で形成することが可能となる。ｐ⁺型ゲート領域６をパターニングしてからゲート電極７を形成する場合には、小さくなったｐ⁺型ゲート領域６の上にゲート電極７を形成しなければならないため、マスクズレなどからゲート電極７の形成が難しくなる。しかしながら、本実施形態のようにゲート電極７をマスクとしてｐ⁺型ゲート領域６およびｉ型側壁層５を形成することで、これらの形成を容易にすることが可能となる。そして、ゲート電極７とｐ⁺型ゲート領域６とを広い面積で確実に電気的に接続できることから、ゲート抵抗も低くなり、高速スイッチングが可能なＪＦＥＴとすることが可能となる。
【００６４】
さらに、ｎ⁺型ソース領域４ａやｎ⁺型ドレイン領域４ｂ、ｎ^-型チャネル層３およびｐ⁺型ゲート領域６をすべてエピタキシャル成長によって形成した構造としており、イオン注入により構成した部分が無いため、ゲートリーク電流を低減することもできる。
【００６５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してゲート電極７の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６６】
図７は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ゲート電極７の側面がｐ⁺型ゲート領域６やｉ型側壁層５の端面（側壁面）と面一となっておらず、ｐ⁺型ゲート領域６の上において当該ｐ⁺型ゲート領域６よりも幅狭なゲート電極７が形成された構造とされている。その他の構造に関しては、第１実施形態と同様である。このような構造としても、凹部４ｃ内に形成されたｉ型側壁層５を介してｐ⁺型ゲート領域６を形成できるため、第１実施形態と同様の効果を得ることができる。
【００６７】
このような構造のＪＦＥＴを備えたＳｉＣ半導体装置は、第１実施形態のように、ゲート電極７をマスクとしてｐ⁺型ゲート領域６やｉ型側壁層５のパターニングを行うのではなく、ｐ⁺型ゲート領域６やｉ型側壁層５を形成してからゲート電極７を形成するという製造方法により製造される。これについて、図８に示す本実施形態のＳｉＣ半導体装置の製造工程を示した断面図を参照して説明する。
【００６８】
まず、第１実施形態で説明した図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）に示す工程までを行い、図８（ａ）に示す断面構造を得る。続いて、図８（ｂ）に示すように、ＣＭＰ等による平坦化処理によって図中破線で示した位置まで除去し、表面の平坦化を行う。これにより、凹部４ｃ内にのみｐ⁺型層２２やｉ型層２０が残り、ｐ⁺型ゲート領域６やｉ型側壁層５が形成される。
【００６９】
その後、図５（ａ）、（ｂ）に示す工程を行って凹部１１、１３を形成したのち、図８（ｃ）に示すように、表面全面にシリコン酸化膜等で構成される層間絶縁膜１２ａを形成し、さらに層間絶縁膜１２ａをパターニングしてｐ⁺型ゲート領域６の表面やｎ⁺型層４等のうちソース電極８およびドレイン電極９とコンタクトされる領域を露出させるためのコンタクトホールを形成する。続いて、ｐ⁺型ゲート領域６の表面の露出部分以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極７のうちの第１層７ａおよび第２層７ｂを構成するＮｉ系金属層およびＴｉ系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極７の形成予定領域にのみ第１層７ａおよび第２層７ｂを残す。
【００７０】
この後は、図６（ａ）〜（ｃ）と同様の工程を行うことで、図７に示したＳｉＣ半導体装置を製造することができる。このような製造方法によっても、第１実施形態と同様に、ｉ型側壁層５を有するＪＦＥＴを備えたＳｉＣ半導体装置を製造することができる。
【００７１】
ただし、このような製造方法の場合、図５（ｃ）に示した工程を行うときに、ゲート電極７をマスクとしてｐ⁺型ゲート領域６やｉ型側壁層５をパターニングしていないため、ｐ⁺型ゲート領域６やｉ型側壁層５をセルフアラインによって形成できなくなり、第１実施形態と比較してゲート電極７の形成が難しくなることになる。したがって、セルフアラインによってｐ⁺型ゲート領域６やｉ型側壁層５を形成するという効果およびゲート電極の形成を容易にするという効果を得るのであれば、第１実施形態で示した製造方法を用いるのが好ましい。
【００７２】
なお、ここでは、第１層７ａと第２層７ｂの両方をリフトオフによって形成する場合について説明したが、まず第１層７ａをリフトオフによってコンタクトホールよりも幅広に形成しておいたあと、熱処理によってシリサイド化させ、その後、エッチングにより第１層７ａのうちシリサイド化していない部分のみを残すような工程とすることもできる。このようにすれば、第１層７ａがｐ⁺型ゲート領域６上にのみ残るようなセルフアラインとすることができる。
【００７３】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第２実施形態に対してゲート電極７の構造を変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００７４】
図９は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、第２実施形態で説明した層間絶縁膜１２ａを備えることなくゲート電極７を形成したものである。このような構造としても、凹部４ｃ内に形成されたｉ型側壁層５を介してｐ⁺型ゲート領域６を形成できるため、第１実施形態と同様の効果を得ることができる。
【００７５】
このような構造のＪＦＥＴを備えたＳｉＣ半導体装置は、基本的には、第２実施形態のＳｉＣ半導体装置と同様の製造方法により製造されるが、ゲート電極７の形成工程について、層間絶縁膜１２ａを形成することなくゲート電極７の第１層７ａおよび第２層７ｂをリフトオフにて形成することになる。
【００７６】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第３実施形態に対してｐ^-型バッファ層２を無くしたものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
【００７７】
図１０は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１の主表面の上にｐ^-型バッファ層２を形成することなくｎー型チャネル層３を直接形成した構造としている。
【００７８】
このような構造とされていても、基本的には第３実施形態と同様の効果を得ることができる。ただし、第３実施形態と対してｐ^-型バッファ層２が無くされているため、第３実施形態と比較すると耐圧が低くなる。
【００７９】
なお、このような構造のＳｉＣ半導体装置も、基本的には第３実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第３実施形態と異なり、ｐ^-型バッファ層２が無くなることから、ｐ^-型バッファ層２の製造工程やソース電極８とｐ^-型バッファ層２との電気的接続を図るための凹部１１の形成工程等が省かれることになる。
【００８０】
また、ここでは第３実施形態の構造に対してｐ^-型バッファ層２を無くした構造について説明したが、第３実施形態に限らず、第１、第２実施形態の構造に対してｐ^-型バッファ層２を無くした構造とすることもできる。
【００８１】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態の構造をＪＦＥＴではなくＭＥＳＦＥＴに適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８２】
図１１は、本実施形態にかかるＭＥＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、第１実施形態に対して、ｐ⁺型ゲート領域６をなくして、ｎ^-型チャネル層３の表面に直接ゲート電極７を形成した構造としてある。ゲート電極７は、ショットキー電極とされており、ｎ型ＳｉＣに対してショットキー接触させられる金属にて構成され、厚さ０．１〜１．０μｍ（例えば０．２μｍ）で構成されている。
【００８３】
このように構成されるＳｉＣ半導体装置に備えられたＭＥＳＦＥＴは、ショットキー電極とされたゲート電極７に対してゲート電圧を印加していないときには、ゲート電極７からｎ^-型チャネル層３に対して仕事関数差に基づいて伸びる空乏層によってｎ^-型チャネル層３がピンチオフされる。そして、ショットキー障壁を超えるゲート電圧を印加すると、ｎ^-型チャネル層３内にチャネル領域が形成され、ソース電極８とドレイン電極９との間に電流が流れる。このように、本実施形態のＭＥＳＦＥＴも、ノーマリオフ型の素子として機能することができる。
【００８４】
このように、ＭＥＳＦＥＴについても、凹部４ｃ内に形成されたｉ型側壁層５を介してゲート電極７を形成できるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減することが可能となる。
【００８５】
続いて、このような構造とされるＭＥＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。ただし、本実施形態のＭＥＳＦＥＴをＳｉＣ半導体装置の製造方法は、基本的には、第１実施形態で説明したＪＦＥＴを備えたＳｉＣ半導体装置の製造方法と同様であるため、異なる部分についてのみ説明する。
【００８６】
図１２は、図１１に示したＭＥＳＦＥＴを備えたＳｉＣ半導体装置の製造工程のうち、第１実施形態の製造工程と異なる部分について示した断面図である。
【００８７】
まず、第１実施形態で説明した図３（ａ）〜（ｃ）および図４（ａ）、（ｂ）に示す工程までを行う。その後、図１２（ａ）に示すように、凹部４ｃ内におけるｎ^-型チャネル層３の表面上およびｉ型層２０の表面に、ｎ型ＳｉＣに対してショットキー接触させられる金属層３０を成膜する。続いて、ゲート電極７の形成予定領域が開口する図示しないマスクを用いてゲート電極７およびｉ型層２０をパターニングし、ゲート電極７およびｉ型側壁層５を残す。この後は、図５（ａ）、（ｂ）に示す工程を行ったり、図６（ｂ）、（ｃ）に示す工程を行うことにより、図１１に示すＭＥＳＦＥＴを備えたＳｉＣ半導体装置を製造することが可能となる。
【００８８】
なお、ここで説明したＭＥＳＦＥＴの製造方法は、基本的には、図３〜図６に示したＪＦＥＴの製造方法のうち、ｐ⁺型ゲート領域の製造工程を無くしたものであるが、第１実施形態のようなｐ⁺型ゲート領域６が必要なくなるため、ｉ型側壁層５を凹部４ｃよりも幅広にパターニングしておき、その上にゲート電極７を形成すれば、ゲート電極７の形成が容易になる。この場合、図４（ｂ）の工程において、ｉ型層２０のうちｉ型側壁層５として残されない内側の部分を除去する際に、ｉ型層２０のうちのｎ⁺型層４上の不要部分も同時に除去しておき、ゲート電極７については、上記したリフトオフによって形成することができる。
【００８９】
（他の実施形態）
上記各実施形態では、ソース電極８を直接ｐ^-型バッファ層２に接する構造としているが、ＳｉＣ基板１の表層部のうち凹部１１と対応する部位、もしくは、ｐ^-型バッファ層２のうち凹部１１と対応する部位にｐ⁺型コンタクト領域が備えられるようにしておき、凹部１１がｐ⁺型コンタクト領域に達するようにすることで、ソース電極８とｐ^-型バッファ層２とがｐ⁺型コンタクト領域を介して電気的に接続される形態としても良い。
【００９０】
また、上記各実施形態では、ｎ^-型チャネル層３をチャネルとするｎチャネルタイプのＪＦＥＴおよびＭＥＳＦＥＴを例に挙げて説明したが、上記各実施形態で示したｎ型とｐ型を反転させたｐチャネルタイプのＪＦＥＴおよびＭＥＳＦＥＴに対して本発明を適用しても良い。
【００９１】
また、ゲート電極７、ソース電極８およびドレイン電極９の構造を三層構造とし、Ｎｉ系金属層、Ｔｉ系金属層、ＡｌまたはＡｕからなる金属層を例に挙げた。しかしながら、これらは単なる一例を示したものであり、例えば下層から順にＮｉ／Ｔｉ／Ｍｏ／Ａｕ、Ｔｉ／Ｍｏ／Ｎｉ／Ａｕ、Ｎｉ／Ｍｏ／Ｔｉ、Ｔｉ／Ｍｏ／Ｎｉ、Ｔｉ／Ｍｏ、Ｎｉ／Ｍｏとされる積層構造であっても良いし、ＴｉまたはＮｉのみの単層構造としても構わない。
【００９２】
また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対しても本発明を適用することもできる。
【００９３】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００９４】
１ ＳｉＣ基板
２ ｐ^-型バッファ層
３ ｎ^-型チャネル層
４ ｎ⁺型層
４ａ ｎ⁺型ソース領域
４ｂ ｎ⁺型ドレイン領域
４ｃ 凹部
５ ｉ型（イントリンシック半導体）側壁層
６ ゲート領域
７ ゲート電極
８ ソース電極
９ ドレイン電極
１１ 凹部
１２ 層間絶縁膜

【特許請求の範囲】
【請求項１】
主表面を有する半導体材料で構成された基板（１）と、
前記基板（１）の前記主表面の上にエピタキシャル成長にて第１導電型の半導体により形成されたチャネル層（３）と、
前記チャネル層（３）の表面上にエピタキシャル成長にて、前記チャネル層（３）よりも高不純物濃度の第１導電型の半導体にて形成された第１導電型層（４）と、
前記第１導電型層（４）を貫通するように設けられ、前記第１導電型層（４）をソース領域（４ａ）とドレイン領域（４ｂ）とに分離する凹部（４ｃ）と、
前記凹部（４ｃ）内において、該凹部（４ｃ）の側面上に形成されたｉ型（イントリンシック半導体）側壁層（５）と、
前記チャネル層（３）および前記ｉ型側壁層（５）の表面にエピタキシャル成長により形成され、前記ｉ型側壁層（５）によって前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）から離間して配置された第２導電型のゲート領域（６）と、
前記ゲート領域（６）に電気的に接続されたゲート電極（７）と、
前記ソース領域（４ａ）に対して電気的に接続されたソース電極（８）と、
前記ドレイン領域（４ｂ）に対して電気的に接続されたドレイン電極（９）と、を有したＪＦＥＴが備えられていることを特徴とする半導体装置。
【請求項２】
主表面を有する半導体材料で構成された基板（１）と、
前記基板（１）の前記主表面の上にエピタキシャル成長にて第１導電型の半導体により形成されたチャネル層（３）と、
前記チャネル層（３）の表面上にエピタキシャル成長にて、前記チャネル層（３）よりも高不純物濃度の第１導電型の半導体にて形成された第１導電型層（４）と、
前記第１導電型層（４）を貫通するように設けられ、前記第１導電型層（４）をソース領域（４ａ）とドレイン領域（４ｂ）とに分離する凹部（４ｃ）と、
前記凹部（４ｃ）内において、該凹部（４ｃ）の側面上に形成されたｉ型側壁層（５）と、
前記チャネル層（３）および前記ｉ型側壁層（５）の表面に形成され、前記ｉ型側壁層（５）によって前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）から離間して配置されると共に、ショットキー電極にて構成されたゲート電極（７）と、
前記ソース領域（４ａ）に対して電気的に接続されたソース電極（８）と、
前記ドレイン領域（４ｂ）に対して電気的に接続されたドレイン電極（９）と、を有したＭＥＳＦＥＴが備えられていることを特徴とする半導体装置。
【請求項３】
前記半導体材料として、ワイドバンドギャップ半導体が用いられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として炭化珪素基板（１）が用いられており、
前記ｉ型側壁層（５）は、前記凹部（４ｃ）内にエピタキシャル成長させられたｉ型炭化珪素にて構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ｉ型側壁層（５）の不純物濃度が１×１０¹¹〜１×１０¹⁴ｃｍ^-3であることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記ｉ型側壁層（５）は厚さ０．１〜１．０μｍであることを特徴とする請求項３ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記チャネル層（３）の不純物濃度が１×１０¹⁶〜１×１０¹⁸ｃｍ^-3であることを特徴とする請求項３ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記ゲート領域（６）の不純物濃度が５×１０¹⁸〜５×１０¹⁹ｃｍ^-3であることを特徴とする請求項３ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記炭化珪素基板（１）は抵抗率が１×１０¹⁰〜１×１０¹¹Ω・ｃｍである半絶縁性の炭化珪素にて構成されていることを特徴とする請求項３ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記炭化珪素基板（１）と前記チャネル層（３）との間に前記ゲート領域（６）よりも低不純物濃度で構成された第２導電型バッファ層（２）が備えられていることを特徴とする請求項３ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
主表面を有する半導体材料で構成された基板（１）を用意し、前記主表面の上にエピタキシャル成長によって第１導電型の半導体にて構成されるチャネル層（３）を形成する工程と、
前記チャネル層（３）の表面上に、エピタキシャル成長にて、前記チャネル層（３）よりも高不純物濃度の第１導電型の半導体からなる第１導電型層（４）を形成する工程と、
前記第１導電型層（４）の表面から異方性エッチングを行うことにより、前記第１導電型層（４）を貫通して該第１導電型層（４）をソース領域（４ａ）とドレイン領域（４ｂ）とに分離する凹部（４ｃ）を形成する工程と、
前記凹部（４ｃ）の側面上にエピタキシャル成長によってｉ型側壁層（５）を形成する工程と、
前記ｉ型側壁層（５）の表面上および前記凹部（４ｃ）の底面上にエピタキシャル成長を行うことにより、前記ｉ型側壁層（５）によって前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）から離間させられる第２導電型のゲート領域（６）を形成する工程と、
前記ゲート領域（６）に電気的に接続されるゲート電極（７）を形成する工程と、
前記ソース領域（４ａ）に対して電気的に接続されるソース電極（８）を形成する工程と、
前記ドレイン領域（４ｂ）に対して電気的に接続されるドレイン電極（９）を形成する工程と、を有したＪＦＥＴが備えられる半導体装置の製造方法。
【請求項１２】
前記ｉ型側壁層（５）を形成する工程は、前記凹部（４ｃ）の底面上および側面上を含む前記第１導電型層（４）の表面上にエピタキシャル成長によって前記ｉ型側壁層（５）を形成するためのｉ型層（２０）を形成する工程と、該ｉ型層（２０）のうち前記凹部（４ｃ）の内側に配置された領域をエッチングにて除去する工程とを含み、
前記ゲート領域（６）を形成する工程は、前記ｉ型層（２０）の上に前記ゲート領域（６）を形成するための第２導電型層（２２）を形成する工程を含み、
前記ゲート電極（７）を形成する工程において、前記ゲート電極（７）の少なくとも一部の層をパターニングしたのち、該パターニングされた前記ゲート電極（７）の少なくとも一部の層をマスクとして、前記第２導電型層（２２）および前記ｉ型層（２０）をエッチングすることにより、前記ゲート領域（６）および前記チャネル層（５）のパターニングを行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
主表面を有する半導体材料で構成された基板（１）を用意し、前記主表面の上にエピタキシャル成長によって第１導電型の半導体にて構成されるチャネル層（３）を形成する工程と、
前記チャネル層（３）の表面上に、エピタキシャル成長にて、前記チャネル層（３）よりも高不純物濃度の第１導電型の半導体からなる第１導電型層（４）を形成する工程と、
前記第１導電型層（４）の表面から異方性エッチングを行うことにより、前記第１導電型層（４）を貫通して該第１導電型層（４）をソース領域（４ａ）とドレイン領域（４ｂ）とに分離する凹部（４ｃ）を形成する工程と、
前記凹部（４ｃ）の側面上にエピタキシャル成長によってｉ型側壁層（５）を形成する工程と、
前記ｉ型側壁層（５）の表面上および前記凹部（４ｃ）の底面上に、前記ｉ型側壁層（５）によって前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）から離間させられるショットキー電極にて構成されるゲート電極（７）を形成する工程と、
前記ソース領域（４ａ）に対して電気的に接続されるソース電極（８）を形成する工程と、
前記ドレイン領域（４ｂ）に対して電気的に接続されるドレイン電極（９）を形成する工程と、を有したＭＥＳＦＥＴが備えられる半導体装置の製造方法。
【請求項１４】
前記ｉ型側壁層（５）を形成する工程は、前記凹部（４ｃ）の底面上および側面上を含む前記第１導電型層（４）の表面上にエピタキシャル成長によって前記ｉ型側壁層（５）を形成するためのｉ型層（２０）を形成する工程と、該ｉ型層（２０）のうち前記凹部（４ｃ）の内側に配置された領域をエッチングにて除去する工程とを含み、
前記ゲート電極（７）を形成する工程において、前記ゲート電極（７）の少なくとも一部の層をパターニングしたのち、該パターニングされた前記ゲート電極（７）の少なくとも一部の層をマスクとして、前記ｉ型層（２０）をエッチングすることにより、前記ｉ型側壁層（５）のパターニングを行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記凹部（４ｃ）を形成する工程では、前記第１導電型層（４）の表面に、前記凹部（４ｃ）の形成予定領域が開口する前記フォトレジストまたはシリコン酸化膜にて構成されたマスクを配置したのち、該マスクを用いた異方性エッチングを行うことにより、前記凹部（４ｃ）を該凹部（４ｃ）の側面が底面に対して８５〜８６°の傾斜角度となるように形成することを特徴とする請求項１１ないし１４のいずれか１つに記載の半導体装置の製造方法。
【請求項１６】
前記凹部（４ｃ）を形成する工程では、前記第１導電型層（４）の表面に、前記凹部（４ｃ）の形成予定領域が開口するメタルマスクを配置したのち、該メタルマスクを用いた異方性エッチングを行うことにより、前記凹部（４ｃ）を該凹部（４ｃ）の側面が底面に対して８９〜９０°の傾斜角度となるように形成することを特徴とする請求項１１ないし１４のいずれか１つに記載の半導体装置の製造方法。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【公開番号】特開２０１１−１５９７１４（Ｐ２０１１−１５９７１４Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−１８７４７（Ｐ２０１０−１８７４７）
【出願日】平成２２年１月２９日（２０１０．１．２９）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】