画像処理装置、画像処理方法、及びコンピュータプログラム
【課題】小さな回路構成で画像処理回路、あるいは画像処理回路を構成する機能モジュールの異常を簡単に特定できるようにする。
【解決手段】入力画像データに対して所定の画像処理を行う画像処理装置において、前記処理手段のそれぞれについてデバッグ用に同時にテストパターンを発生させるカウンタ１０１、比較回路１０２、位置指定レジスタ１０３及びオア回路１０４を含むパターン発生回路１００を備え、位置指定レジスタ１０３はテストパターンを出力する位置を比較回路１０３側に出力し、比較回路１０３はカウンタ１０１からのカウント値と位置指定レジスタ１０３の値とを比較し、一致したときに一致信号を出力し、これにより画像データに前記比較回路１０２からの一致信号が重畳された画像データＤ２がオア回路１０４から出力され、主走査方向、副走査方向にテストパターンを出力する。
【解決手段】入力画像データに対して所定の画像処理を行う画像処理装置において、前記処理手段のそれぞれについてデバッグ用に同時にテストパターンを発生させるカウンタ１０１、比較回路１０２、位置指定レジスタ１０３及びオア回路１０４を含むパターン発生回路１００を備え、位置指定レジスタ１０３はテストパターンを出力する位置を比較回路１０３側に出力し、比較回路１０３はカウンタ１０１からのカウント値と位置指定レジスタ１０３の値とを比較し、一致したときに一致信号を出力し、これにより画像データに前記比較回路１０２からの一致信号が重畳された画像データＤ２がオア回路１０４から出力され、主走査方向、副走査方向にテストパターンを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のテストパターンを使用して複数の画像処理手段の中のどの画像処理手段が画像の異常を発生させたかを検出する機能を有する画像処理装置、この画像処理装置で実行される画像処理方法、及びこの画像処理方法をコンピュータで実行するためのコンピュータプログラムに関する。
【背景技術】
【０００２】
画像処理に際してテストパターンを使用して異常の検知を行う技術として例えば特許文献１及び２に記載された発明が公知である。このうち特許文献１には、外部から多値画像データを入力する入力手段と、多値画像データに所定の変換を施す変換手段と、多値のテストパターンをあらわす多値画像データを発生する第１のパターン発生手段と、前記入力手段によって入力された多値画像データ又は前記第１のパターン発生手段によって発生された前記多値画像データを、選択的に前記変換手段に供給する選択手段と、２値のテストパターンをあらわす２値画像データを発生する第２のパターン発生手段と、前記変換手段により変換された多値画像データ又は前記２値画像データに基づく可視像を印字出力する出力手段と、を備え、前記２値のテストパターンをあらわす２値画像データについては、前記変換手段によって変換されることなく前記出力手段に供給するようにした発明が記載されている。
【０００３】
また、特許文献２には、入力画像データを記憶して画像処理を行うメモリを有する画像データ処理装置において、前記メモリの前段に設けられてテストパターンを発生するテストパターン発生手段と、前段の画像処理回路から入力する画像データ又は前記テストパターン発生手段が発生するテストパターンを選択して前記メモリに出力する選択手段と、を備えた発明が記載されている。
【特許文献１】特許第３３６８０３７号公報
【特許文献２】特開平１１−１４３３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の発明では、多値のテストパターンと２値のテストパターンの２種類のテストパターンを発生させ、プリント異常の発生個所をエンジン側かコントローラ側を切り分けるようにしている。しかし、この発明のように２種のテストパターンを発生させるためにはそれぞれのパターンを発生させるための専用の回路が必要であり、あるいは、ソフトウェアで発生させる場合にはそのプログラムとそのためのメモリなどが必要であり、回路構成が大きくなる。
【０００５】
また、特許文献２記載の発明では、画像データ処理回路の構成が異常なのか、その前段の回路構成が異常なのか、その後段のプリンタ側の回路構成が異常なのかを特定することはできるが、画像データ処理回路の構成のどのモジュールが異常なのかは特定することはできない。
【０００６】
そこで、本発明が解決しようとする課題は、小さな回路構成で画像処理回路、あるいは画像処理回路を構成する機能モジュールの異常を簡単に特定できるようにすることにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するため、第１の手段は、画像読み取り手段又はネットワークから入力された画像データに所定の処理を施して出力する複数の処理手段を有し、入力画像データに対して所定の画像処理を行う画像処理装置において、前記処理手段のそれぞれについてデバッグ用に同時にテストパターンを発生させるパターン発生手段を備え、前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方向の１ラインを含むパターンとして出力されることを特徴とする。
【０００８】
第２の手段は、第１の手段において、前記テストパターンを発生させる主走査カウンタ又は副走査カウンタ、あるいはその両方のカウンタは、前記各画像処理ブロックが必要とする内部カウンタと共用することを特徴とする。
【０００９】
第３の手段は、第１又は第２の手段において、主走査方向又は副走査方向、あるいはその両方の１ラインを含む前記テストパターンは、１つのカウンタのカウント値に基づいて発生することを特徴とする。
【００１０】
第４の手段は、第１ないし第３のいずれかの手段において、主走査方向又は副走査方向、あるいはその両方の１ラインを含むパターンとして出力される複数のテストパターンは、内部レジスタによる固定値に基づいて発生位置が設定されることを特徴とする。
【００１１】
第５の手段は、第１ないし第４のいずれかの手段において、前記複数の処理手段が、シェーディング補正、スキャナγ、色補正、変倍、フィルタ及びプリンタγの１つの処理を含むことを特徴とする。
【００１２】
第６の手段は、第５の手段において、前記複数の処理手段の各々が、当該処理手段の機能を実現するための少なくとも１つの機能モジュールを含むことを特徴とする。
【００１３】
第７の手段は、画像読み取り手段又はネットワークから入力された画像データに所定の複数の処理を施して出力し、入力画像データに対して所定の画像処理を行う画像処理方法において、前記複数の処理のそれぞれについてデバッグ用に同時にテストパターンを発生させ、前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方法の１ラインを含むパターンとして出力されることを特徴とする。
【００１４】
第８の手段は、画像読み取り手段又はネットワークから入力された画像データに所定の複数の処理を施して出力し、入力画像データに対して行われる所定の画像処理をコンピュータによって実行するためのコンピュータプログラムにおいて、前記複数の処理のそれぞれについてデバッグ用に同時にテストパターンを発生させる手順を備え、当該手順で、前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方法の１ラインを含むパターンとして出力されることを特徴とする。
【００１５】
なお、後述の実施形態では、処理手段はシェーディング補正部７１、スキャナγ部７２、色補正部７３、変倍部７４、フィルタ部７５及びプリンタγ部７６に、パターン発生手段はテストパターン発生回路１００に、内部カウンタはカウンタ１０１に、内部レジスタは位置指定固定値出力回路１２３に、機能モジュールは、画像処理ＬＳＩに設定されている設定された機能を実現するためのモジュールに、それぞれ対応する。
【発明の効果】
【００１６】
本発明によれば、小さな回路構成で画像処理回路、あるいは画像処理回路を構成する機能モジュールの異常を簡単に特定することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１８】
図１は本発明の実施形態に係る画像処理装置の構成を示すブロック図である。同図において、画像処理装置は、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、ＮＶ−ＲＡＭ４、パネル制御部５、操作パネル６、画像処理部７、エンジン制御部８、スキャナユニット９、プリンタユニット１０、ディスクドライバ１１、記憶装置１２、モデム１３、外部Ｉ／Ｆ１４及び通信制御部１５を含み、これらの各部がデータバス１６を介して接続され、１つのシステムを構成している。なお、これらのシステム全体はＣＰＵ１の制御下にある。
【００１９】
ＲＯＭ２は、プログラムコード、フォント及びその他の静的なデータを格納している。ＲＡＭ３は、ＣＰＵ１のワークメモリとして機能すると共に、一時的な記憶場所として使用される。ＮＶ−ＲＡＭ４には、不揮発性を必要とするデータが格納される。パネル制御部５と操作パネル６は、ユーザとのインタフェースを司る。画像処理部７は読み取った画像データを印刷可能な画像データに変換する等の画像印字出力のための画像処理を行う。エンジン制御部８、スキャナユニット９及びプリンタユニット１０は、イメージデータの入出力ユニットとして紙原稿の読み取りと転写紙への印刷とを実行する。ディスクドライバ１１とハードディスク等の記憶装置１２は、大量のイメージデータ等を蓄積し、また、データベースを記憶する。通信制御部１５は、イーサネット（登録商標）等のネットワークと接続され、外部機器との通信を可能とするものである。モデム１３は、公衆回線と接続され、外部機器との通信のために使用される。外部Ｉ／Ｆ１４は、セントロニクスやＲＳ２３２等のインタフェースを用いて通信を行うために使用され、データバス１２４は、前述した各種デバイス相互間及びＣＰＵ１と各デバイス間の通信に使用される。
【００２０】
図２は一般的な複写機の画像処理を実行する画像処理ユニットを示すブロック図である。なお、以下の説明において、本実施形態に係る画像処理ユニットは、画像処理部７内にハードウェアにより構成されているものとして説明するが、この画像処理ユニットは、プログラムにより構成することもできる。プログラムによって構成した場合には、ＲＡＭ３内にロードされてＣＰＵ１により実行されることにより必要な機能が構築される。
【００２１】
図２は、一般的な複写機の画像処理構成を示すブロック図である。同図において、スキャナユニット９で読み取った画像データをプリンタユニット１０から出力する場合、読み取りデータが印字データにするための処理が行われる。この処理を実行するために、本実施形態では、画像処理部７は、シェーディング補正部７１、スキャナγ部７２、色補正部７３、変倍部７４、フィルタ部７５、及びプリンタγ部７６の各部を備えている。
【００２２】
シェーディング補正部７１では、撮像素子の感度の不均一性等によって生じる対象画像の本来の輝度と映像信号との間の変換特性の不整合を補正する。スキャナγ部７２では、画像データを反射率リニアから濃度リニアのデータに変換する。色補正部７３は、黒エッジ文字領域以外では、Ｒ，Ｇ，Ｂデータを一次濃度マスキング法等でＣ，Ｍ，Ｙデータに変換する。画像データの色再現を向上させるために、Ｃ，Ｍ，Ｙデータの共通部分をＵＣＲ（加色除去）処理してＢｋデータを生成し、Ｃ，Ｍ，Ｙ，Ｂｋデータを出力する。変倍部７４では、変倍率に応じて原画像データに対して拡大、縮小処理、更には、拡大にともなう画素間の補間処理などを行う。フィルタ処理部７５では、像域分離信号によりフィルタ処理を切り換える。文字領域（黒エッジ文字と色エッジ文字）では判読性を重視して鮮鋭化処理を行う。写真領域では、画像データ内の急峻な濃度変化をエッジ量として、エッジ量に応じて平滑化処理や鮮鋭化処理を行う。急峻なエッジを鮮鋭化するのは、絵の中の文字を判読しやすくするためである。プリンタγ部７６では、プロッタの周波数特性に応じてγ補正を行う。
【００２３】
画像処理部７では、画像データがこれらの処理部７１〜７６を通る間に異常画像が発生した場合、どの処理で画像に異常が発生したか特定するために各画像処理ブロック１〜６でテストパターンを発生させる。このとき、どの画像処理ブロック１〜６から発生させたテストパターンが異常パターンになっているかによってどの処理ブロックで異常画像が発生したかを特定する。
【００２４】
例えば後段のブロックから順にテストパターンを発生させていき、あるブロックから発生させたテストパターンが異常になっていたとすると、そのブロックが異常画像を発生させていると特定できる。このような方法で異常画像の発生個所の特定を行うには各ブロックがそれぞれテストパターンを発生させることができなければならない。そこで、図３の例では、各ブロック１ないし６がそれぞれテストパターン発生回路７１ａ，７２ａ，７３ａ，７４ａ，７５ａ，７６ａを備えている。
【００２５】
しかし、テストパターン発生回路７１ａ〜７６ａはテストパターン画像を発生させるという回路であることから通常、回路規模が大きい。回路規模が大きくなると、その分コストが嵩む。このコストの削減を図ってテストパターン発生回路７１ａ〜７６ａを少なくすると、図３のように構成した例では、各ブロック７１ａ〜７６ａからテストパターンを発生させることができなくなるので、異常個所の特定範囲が広くなってしまう。
【００２６】
そこで、図４に示した例では、１つのテストパターン発生回路７７を備え、設定切替で出力するブロック位置を変えるようにしている。この場合、テストパターン発生回路は、図に示すように１つで良いがやはり回路規模は大きいものである。
【００２７】
元々テストパターン発生回路は通常の処理では使用されないデバッグ用回路であるため特にコストを掛けたくない部分である。また、効率を考えるとテストパターンで効率的に異常画像発生ブロックを特定するには同時にテストパターンを発生させる必要がある。この場合、テストパターンを同時に発生させても、どのブロックから出たテストパターンであるか見分けることができなければならない。
【００２８】
このようなことから、テストパターン発生回路の規模が小さく、同時にパターン発生が可能で、ブロックごとにテストパターンを見分けることができるという要求を満たすパターンは、図５（ａ）、（ｂ）、（ｃ）に示すような主副１ライン又はそのどちらか１ラインで構成されたパターンであることが分かる。すなわち、図５（ａ）に示したテストパターンＴＰ１は主走査方向及び副走査方向の１ラインからなり、図５（ｂ）に示したパターンＴＰ２は主走査方向の１ラインからなり、部５（ｃ）に示したパターンＴＰ３は副走査方向の１ラインからなる。このようなパターンを採用すると、画像の主走査及び副走査又はどちらかのカウンタが１つあれば簡単にこのパターンを発生させることができる。
【００２９】
図６は、このようなカウンタ１つでパターンを発生させる回路の一例を示す図である。同図において、パターン発生回路１００は、カウンタ１０１、比較回路１０２、位置指定レジスタ１０３及びオア回路１０４を備えている。オア回路１０４には、スキャナユニット９側から転送されてくる画像データＤ１と比較回路１０２からの出力が入力され、両者の論理和を取って画像データＤ２が出力される。
【００３０】
位置指定レジスタ１０３はテストパターンを出力する位置を比較回路１０３側に出力し、比較回路１０３はカウンタ１０１からのカウント値と位置指定レジスタ１０３の値とを比較し、一致したときに一致信号を出力する。これにより、画像データに前記比較回路１０２からの一致信号が重畳された画像データＤ２がオア回路１０４から出力され、主走査方向、副走査方向にテストパターンを出力することができる。これにより、記録紙上に画像ＧとテストパターンＴＰ１（ＴＰ２，ＴＰ３）が重畳された画像が出力される。
【００３１】
図５（ａ）のように主走査方向と副走査方向のいずれにもパターンを出力する場合には、主走査方向のラインをカウントするカウンタと、副走査方向のラインをカウントするカウンタ１０１の２つのカウンタを備えれば良く、図５（ｂ）、（ｃ）のように主走査方向あるいは副走査方向のいずれかにのみパターンを出力する場合には、いずれかの方向のラインをカウントするカウンタ１０１を１つ備えれば良い。
【００３２】
前記カウンタ１０１は一般的な画像処理ブロックに通常の画像処理用として使用されているものを共用することが可能である。そのため特にテストパターン発生用としてカウンタを新たに用意しなくとも良い。また、簡単な画像とパターン発生回路であることから、画像上のテストパターン位置の変更、調整、指定も容易に行える。さらに１つのテストパターンは全体の画像面積に対して極めて小さいことから、図７に示すように非常に多くのテストパターンＴＰを重ね合わせることも容易である。
【００３３】
また、そのテストパターン発生の制御をより容易にするためにそのためのカウンタを別に持っても良い。こうすることでテストパターン発生を一元的に制御することができる。図８は、この例を示すブロック図である。同図において、パターン発生回路１００は、カウンタ１１１、比較回路１１２−１，２，・・・、位置指定レジスタ１１３−１，２，・・・、オア回路１１４−１，２，３・・・、画像処理ブロック７０−１，２，・・・を備えている。比較回路１１２，位置指定レジスタ１１３及びオア回路１１４は図６における比較回路１０２、位置指定レジスタ１０３及びオア回路１０４に対応し、オア回路１１４から出力される画像データＤ２が画像処理ブロック７０−１に入力され、当該画像処理ブロック７０−１で処理された画像データＤ２がさらに後段のオア回路１１４−２に入力され画像データＤ３として出力され、というようにして各画像処理ブロック７０−１，２，・・・の処理結果（画像データＤ２，Ｄ３，Ｄ４）が次段の画像処理ブロック７０−２，３，・・・に入力され、テストパターンと重畳された画像が出力されることになる。なお、画像処理ブロック７０−１，２，・・・は図１における画像処理部７の各処理ブロックであるシェーディング補正部７１、スキャナγ部７２、色補正部７３、変倍部７４、フィルタ部７５及びプリンタγ部７６に対応する。この場合においても主走査及び副走査又はどちらかのカウンタが１つあればどのブロックからでも複数同時にテストパターンを発生させることができる。
【００３４】
また、図８の構成をより簡易にする方法として画像上のテストパターン位置指定を内部値で固定することもできる。図９はこの例を示すブロック図である。同図では、図８の構成に対して、２段目以降の比較回路１１２−２，３，・・・と位置指定レジスタ１１３−２，３，・・・を省略し、１段目の位置指定レジスタ１１３−１を位置指定固定値出力回路（内部レジスタ）１２３とする。このように構成すると、位置指定制御が不要になり、さらに回路規模も削減することができる。この場合、各画像処理ブロック７０−１，２，・・・から同じテストパターンがそれぞれ同時に発生するが、各画像処理ブロック７０−１，２，・・・のもつ処理遅延が、そのままテストパターンのズレに反映されるためテストパターンが重なることはない。この状態を図１０に示す。図１０は図９の回路構成としたときの画像をテストパターンの出力状態を示している。
【００３５】
テストパターンは異常画像の発生ブロック（モジュール）を特定するためのものである。そこで、以下、異常を発生したブロックの特定方法について説明する。
【００３６】
図１１はコピー機能の使用時に画像処理ブロックの幾つかに不良があった場合の最終出力画像の例を説明する図である。コピー機能使用時に図２で順に接続された画像処理ブロックのうち、どこかを境に幾つかに不良が生じ、図１１に示すような画像の一部がずれたような異常画像が出力されたものとする。この例の場合、テストパターンの状況を見ると、４番目までのテストパターンが異常で、５番目以降のテストパターンが正常であることが分かる。
【００３７】
図１２〜図１５は図１１に示すような異常画像が出力される原因となった画像処理ブロックを特定する考え方を示すための説明図である。
【００３８】
いま、全ての画像処理ブロック７１〜７６が正常であった場合、色補正部７３迄の処理が終了し、変倍部７４に入力された時点の画像は、図１３に示すようなものとなるはずである。図１２に示す画像に、変倍部７４がテストパターンを重ねて処理を行って出力すると、その画像は、図１３に示すようなものとなるはずである。ところで、画像処理ブロック７４に障害が発生していた場合、色補正部７３が出力した画像を変倍部７４が処理をしてフィルタ部７５に出力した時点の画像が、図１４に示すような画像であることが考えられる。そして、正常なフィルタ部７５がテストパターンを重ねて処理を行って出力する画像は、図１５に示すようなものとなる。図１５に示すような画像となる理由は、５番目以降のテストパターンは、４番目の変倍部７４からの画像の出力時点では画像に存在せず、フィルタ部７５が重ねる５番目のテストパターンは、入力された画像が正常か異常かに関わらず特定の５番目の位置に重ねて出力されるからである。これ以降の画像処理ブロックが正常であれば、以降の画像処理ブロックからのテストパターンも異常なく出力されるので、図１１に示したような出力画像となる。
【００３９】
このようにテストパターンを各画像処理ブロックが同時に、そしてそのテストパターンが画像処理ブロック別に識別可能位置に出力することにより、１つの異常画像出力から異常を出力した画像処理ブロックを容易に特定することができる。
【００４０】
なお、ここでは、画像処理ブロックとして説明しているが、各画像処理ブロックは複数の画像処理ＬＳＩから構成され、さらに、画像処理ＬＳＩは複数の機能モジュールを備え、各機能モジュールの機能を実現することにより、所望の画像処理が行われる。そのため、前記テストパターンは各機能処理モジュール単位で発生させることもできる。
【００４１】
なお、本実施形態では、テストパターンは主走査方向又は副走査方向、あるいは主走査方向及び副走査方向の両者に１ラインずつ出力しているが、ごく少数のライン、例えば５ライン以下のラインで構成することもできる。この場合には、位置指定レジスタ１１３の値を使用するライン数分設定すれば良い。
【００４２】
以上のように、本実施形態によれば、
１）テストパターンを主走査方向又は副走査方向又はその両方の１ライン又は少数ラインで構成するので、簡単な回路構成で有効なテストパターンを同時に発生させることができる。
２）簡単で有効なテストパターンを設定することにより共通のカウンタ又は他の画像処理回路のカウンタと組み合わすことができ、それにより非常に簡単な回路でテストパターンを同時に複数発生させることができる。
３）テストパターンを発生させる主走査カウンタ又は副走査カウンタは、各画像処理ブロックが必要とする内部カウンタを使用するので、テストパターン発生用の追加のカウンタ回路を削減することができる。
４）比較回路の比較値を位置指定レジスタによって複数種用意することにより、主走査カウンタ又は副走査カウンタ、あるいはその両方で同時に発生する複数のテストパターンを、１つのカウンタで容易に発生させることができる。
５）比較回路の比較値を内部レジスタの固定値とすることにより、主走査カウンタ又は副走査カウンタ、あるいはその両方で同時に発生する複数のテストパターンを発生させるための発生位置制御が不要となり、回路の簡略化を促進することができる。
等の効果を奏する。
【００４３】
なお、本発明は本実施形態に限定されるものではなく、特許請求の範囲に記載された技術思想に含まれる技術的事項の全てが対象となることは言うまでもない。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に係る画像処理装置の構成の一例を示すブロック図である。
【図２】一般的な複写機の画像処理を実行する画像処理ユニットを示すブロック図である。
【図３】各画像処理ブロックそれぞれテストパターン発生回路を備えた例を示すブロック図である。
【図４】各画像処理ブロックに対して１つのテストパターン発生回路でテストパターンを出力させる回路構成を示すブロック図である。
【図５】本実施形態に係るテストパターンの例を示す図である。
【図６】本実施形態に係るパターン出力回路を示すブロック図で、カウンタ１つでパターンを発生させる回路の一例を示す。
【図７】非常に多くのテストパターンを重ね合わせたテストパターンの例を示す図である。
【図８】図７のテストパターンを出力するパターン発生回路の一例を示すブロック図である。
【図９】図８のパターン発生回路を簡素化した例を示すブロック図である。
【図１０】図９のパターン発生回路によるテストパターンの出力例を示す図である。
【図１１】コピー機能の使用時に画像処理ブロックの幾つかに不良があった場合の最終出力画像の例を説明する図である。
【図１２】図１１に示すような異常画像が出力される原因となった画像処理ブロックを特定する考え方を説明する各画像処理ブロックから出力される画像の例を説明する図（その１）である。
【図１３】図１１に示すような異常画像が出力される原因となった画像処理ブロックを特定する考え方を説明する各画像処理ブロックから出力される画像の例を説明する図（その２）である。
【図１４】図１１に示すような異常画像が出力される原因となった画像処理ブロックを特定する考え方を説明する各画像処理ブロックから出力される画像の例を説明する図（その３）である。
【図１５】図１１に示すような異常画像が出力される原因となった画像処理ブロックを特定する考え方を説明する各画像処理ブロックから出力される画像の例を説明する図（その４）である。
【符号の説明】
【００４５】
１ ＣＰＵ
７ 画像処理装置
７０−１，２ 画像処理ブロック
７１ シェーディング補正部
７２ スキャナγ部
７３ 色補正部
７４ 変倍部
７５ フィルタ部
７６ プリンタγ部
９ スキャナユニット
１０ プリンタユニット
１００ パターン発生回路
１０１，１１１，１２１ カウンタ
１０２，１１２−１，２，３，１２２ 比較回路
１０３，１１３−１，２，３ 位置指定レジスタ
１０４，１１４−１，２，３ オア回路
１２３ 位置指定固定値出力回路（内部レジスタ）
Ｄ−１，２，３，４ 画像データ
Ｇ 画像
ＴＰ，ＴＰ１，ＴＰ２，ＴＰ３ テストパターン
【技術分野】
【０００１】
本発明は、複数のテストパターンを使用して複数の画像処理手段の中のどの画像処理手段が画像の異常を発生させたかを検出する機能を有する画像処理装置、この画像処理装置で実行される画像処理方法、及びこの画像処理方法をコンピュータで実行するためのコンピュータプログラムに関する。
【背景技術】
【０００２】
画像処理に際してテストパターンを使用して異常の検知を行う技術として例えば特許文献１及び２に記載された発明が公知である。このうち特許文献１には、外部から多値画像データを入力する入力手段と、多値画像データに所定の変換を施す変換手段と、多値のテストパターンをあらわす多値画像データを発生する第１のパターン発生手段と、前記入力手段によって入力された多値画像データ又は前記第１のパターン発生手段によって発生された前記多値画像データを、選択的に前記変換手段に供給する選択手段と、２値のテストパターンをあらわす２値画像データを発生する第２のパターン発生手段と、前記変換手段により変換された多値画像データ又は前記２値画像データに基づく可視像を印字出力する出力手段と、を備え、前記２値のテストパターンをあらわす２値画像データについては、前記変換手段によって変換されることなく前記出力手段に供給するようにした発明が記載されている。
【０００３】
また、特許文献２には、入力画像データを記憶して画像処理を行うメモリを有する画像データ処理装置において、前記メモリの前段に設けられてテストパターンを発生するテストパターン発生手段と、前段の画像処理回路から入力する画像データ又は前記テストパターン発生手段が発生するテストパターンを選択して前記メモリに出力する選択手段と、を備えた発明が記載されている。
【特許文献１】特許第３３６８０３７号公報
【特許文献２】特開平１１−１４３３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の発明では、多値のテストパターンと２値のテストパターンの２種類のテストパターンを発生させ、プリント異常の発生個所をエンジン側かコントローラ側を切り分けるようにしている。しかし、この発明のように２種のテストパターンを発生させるためにはそれぞれのパターンを発生させるための専用の回路が必要であり、あるいは、ソフトウェアで発生させる場合にはそのプログラムとそのためのメモリなどが必要であり、回路構成が大きくなる。
【０００５】
また、特許文献２記載の発明では、画像データ処理回路の構成が異常なのか、その前段の回路構成が異常なのか、その後段のプリンタ側の回路構成が異常なのかを特定することはできるが、画像データ処理回路の構成のどのモジュールが異常なのかは特定することはできない。
【０００６】
そこで、本発明が解決しようとする課題は、小さな回路構成で画像処理回路、あるいは画像処理回路を構成する機能モジュールの異常を簡単に特定できるようにすることにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するため、第１の手段は、画像読み取り手段又はネットワークから入力された画像データに所定の処理を施して出力する複数の処理手段を有し、入力画像データに対して所定の画像処理を行う画像処理装置において、前記処理手段のそれぞれについてデバッグ用に同時にテストパターンを発生させるパターン発生手段を備え、前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方向の１ラインを含むパターンとして出力されることを特徴とする。
【０００８】
第２の手段は、第１の手段において、前記テストパターンを発生させる主走査カウンタ又は副走査カウンタ、あるいはその両方のカウンタは、前記各画像処理ブロックが必要とする内部カウンタと共用することを特徴とする。
【０００９】
第３の手段は、第１又は第２の手段において、主走査方向又は副走査方向、あるいはその両方の１ラインを含む前記テストパターンは、１つのカウンタのカウント値に基づいて発生することを特徴とする。
【００１０】
第４の手段は、第１ないし第３のいずれかの手段において、主走査方向又は副走査方向、あるいはその両方の１ラインを含むパターンとして出力される複数のテストパターンは、内部レジスタによる固定値に基づいて発生位置が設定されることを特徴とする。
【００１１】
第５の手段は、第１ないし第４のいずれかの手段において、前記複数の処理手段が、シェーディング補正、スキャナγ、色補正、変倍、フィルタ及びプリンタγの１つの処理を含むことを特徴とする。
【００１２】
第６の手段は、第５の手段において、前記複数の処理手段の各々が、当該処理手段の機能を実現するための少なくとも１つの機能モジュールを含むことを特徴とする。
【００１３】
第７の手段は、画像読み取り手段又はネットワークから入力された画像データに所定の複数の処理を施して出力し、入力画像データに対して所定の画像処理を行う画像処理方法において、前記複数の処理のそれぞれについてデバッグ用に同時にテストパターンを発生させ、前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方法の１ラインを含むパターンとして出力されることを特徴とする。
【００１４】
第８の手段は、画像読み取り手段又はネットワークから入力された画像データに所定の複数の処理を施して出力し、入力画像データに対して行われる所定の画像処理をコンピュータによって実行するためのコンピュータプログラムにおいて、前記複数の処理のそれぞれについてデバッグ用に同時にテストパターンを発生させる手順を備え、当該手順で、前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方法の１ラインを含むパターンとして出力されることを特徴とする。
【００１５】
なお、後述の実施形態では、処理手段はシェーディング補正部７１、スキャナγ部７２、色補正部７３、変倍部７４、フィルタ部７５及びプリンタγ部７６に、パターン発生手段はテストパターン発生回路１００に、内部カウンタはカウンタ１０１に、内部レジスタは位置指定固定値出力回路１２３に、機能モジュールは、画像処理ＬＳＩに設定されている設定された機能を実現するためのモジュールに、それぞれ対応する。
【発明の効果】
【００１６】
本発明によれば、小さな回路構成で画像処理回路、あるいは画像処理回路を構成する機能モジュールの異常を簡単に特定することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１８】
図１は本発明の実施形態に係る画像処理装置の構成を示すブロック図である。同図において、画像処理装置は、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、ＮＶ−ＲＡＭ４、パネル制御部５、操作パネル６、画像処理部７、エンジン制御部８、スキャナユニット９、プリンタユニット１０、ディスクドライバ１１、記憶装置１２、モデム１３、外部Ｉ／Ｆ１４及び通信制御部１５を含み、これらの各部がデータバス１６を介して接続され、１つのシステムを構成している。なお、これらのシステム全体はＣＰＵ１の制御下にある。
【００１９】
ＲＯＭ２は、プログラムコード、フォント及びその他の静的なデータを格納している。ＲＡＭ３は、ＣＰＵ１のワークメモリとして機能すると共に、一時的な記憶場所として使用される。ＮＶ−ＲＡＭ４には、不揮発性を必要とするデータが格納される。パネル制御部５と操作パネル６は、ユーザとのインタフェースを司る。画像処理部７は読み取った画像データを印刷可能な画像データに変換する等の画像印字出力のための画像処理を行う。エンジン制御部８、スキャナユニット９及びプリンタユニット１０は、イメージデータの入出力ユニットとして紙原稿の読み取りと転写紙への印刷とを実行する。ディスクドライバ１１とハードディスク等の記憶装置１２は、大量のイメージデータ等を蓄積し、また、データベースを記憶する。通信制御部１５は、イーサネット（登録商標）等のネットワークと接続され、外部機器との通信を可能とするものである。モデム１３は、公衆回線と接続され、外部機器との通信のために使用される。外部Ｉ／Ｆ１４は、セントロニクスやＲＳ２３２等のインタフェースを用いて通信を行うために使用され、データバス１２４は、前述した各種デバイス相互間及びＣＰＵ１と各デバイス間の通信に使用される。
【００２０】
図２は一般的な複写機の画像処理を実行する画像処理ユニットを示すブロック図である。なお、以下の説明において、本実施形態に係る画像処理ユニットは、画像処理部７内にハードウェアにより構成されているものとして説明するが、この画像処理ユニットは、プログラムにより構成することもできる。プログラムによって構成した場合には、ＲＡＭ３内にロードされてＣＰＵ１により実行されることにより必要な機能が構築される。
【００２１】
図２は、一般的な複写機の画像処理構成を示すブロック図である。同図において、スキャナユニット９で読み取った画像データをプリンタユニット１０から出力する場合、読み取りデータが印字データにするための処理が行われる。この処理を実行するために、本実施形態では、画像処理部７は、シェーディング補正部７１、スキャナγ部７２、色補正部７３、変倍部７４、フィルタ部７５、及びプリンタγ部７６の各部を備えている。
【００２２】
シェーディング補正部７１では、撮像素子の感度の不均一性等によって生じる対象画像の本来の輝度と映像信号との間の変換特性の不整合を補正する。スキャナγ部７２では、画像データを反射率リニアから濃度リニアのデータに変換する。色補正部７３は、黒エッジ文字領域以外では、Ｒ，Ｇ，Ｂデータを一次濃度マスキング法等でＣ，Ｍ，Ｙデータに変換する。画像データの色再現を向上させるために、Ｃ，Ｍ，Ｙデータの共通部分をＵＣＲ（加色除去）処理してＢｋデータを生成し、Ｃ，Ｍ，Ｙ，Ｂｋデータを出力する。変倍部７４では、変倍率に応じて原画像データに対して拡大、縮小処理、更には、拡大にともなう画素間の補間処理などを行う。フィルタ処理部７５では、像域分離信号によりフィルタ処理を切り換える。文字領域（黒エッジ文字と色エッジ文字）では判読性を重視して鮮鋭化処理を行う。写真領域では、画像データ内の急峻な濃度変化をエッジ量として、エッジ量に応じて平滑化処理や鮮鋭化処理を行う。急峻なエッジを鮮鋭化するのは、絵の中の文字を判読しやすくするためである。プリンタγ部７６では、プロッタの周波数特性に応じてγ補正を行う。
【００２３】
画像処理部７では、画像データがこれらの処理部７１〜７６を通る間に異常画像が発生した場合、どの処理で画像に異常が発生したか特定するために各画像処理ブロック１〜６でテストパターンを発生させる。このとき、どの画像処理ブロック１〜６から発生させたテストパターンが異常パターンになっているかによってどの処理ブロックで異常画像が発生したかを特定する。
【００２４】
例えば後段のブロックから順にテストパターンを発生させていき、あるブロックから発生させたテストパターンが異常になっていたとすると、そのブロックが異常画像を発生させていると特定できる。このような方法で異常画像の発生個所の特定を行うには各ブロックがそれぞれテストパターンを発生させることができなければならない。そこで、図３の例では、各ブロック１ないし６がそれぞれテストパターン発生回路７１ａ，７２ａ，７３ａ，７４ａ，７５ａ，７６ａを備えている。
【００２５】
しかし、テストパターン発生回路７１ａ〜７６ａはテストパターン画像を発生させるという回路であることから通常、回路規模が大きい。回路規模が大きくなると、その分コストが嵩む。このコストの削減を図ってテストパターン発生回路７１ａ〜７６ａを少なくすると、図３のように構成した例では、各ブロック７１ａ〜７６ａからテストパターンを発生させることができなくなるので、異常個所の特定範囲が広くなってしまう。
【００２６】
そこで、図４に示した例では、１つのテストパターン発生回路７７を備え、設定切替で出力するブロック位置を変えるようにしている。この場合、テストパターン発生回路は、図に示すように１つで良いがやはり回路規模は大きいものである。
【００２７】
元々テストパターン発生回路は通常の処理では使用されないデバッグ用回路であるため特にコストを掛けたくない部分である。また、効率を考えるとテストパターンで効率的に異常画像発生ブロックを特定するには同時にテストパターンを発生させる必要がある。この場合、テストパターンを同時に発生させても、どのブロックから出たテストパターンであるか見分けることができなければならない。
【００２８】
このようなことから、テストパターン発生回路の規模が小さく、同時にパターン発生が可能で、ブロックごとにテストパターンを見分けることができるという要求を満たすパターンは、図５（ａ）、（ｂ）、（ｃ）に示すような主副１ライン又はそのどちらか１ラインで構成されたパターンであることが分かる。すなわち、図５（ａ）に示したテストパターンＴＰ１は主走査方向及び副走査方向の１ラインからなり、図５（ｂ）に示したパターンＴＰ２は主走査方向の１ラインからなり、部５（ｃ）に示したパターンＴＰ３は副走査方向の１ラインからなる。このようなパターンを採用すると、画像の主走査及び副走査又はどちらかのカウンタが１つあれば簡単にこのパターンを発生させることができる。
【００２９】
図６は、このようなカウンタ１つでパターンを発生させる回路の一例を示す図である。同図において、パターン発生回路１００は、カウンタ１０１、比較回路１０２、位置指定レジスタ１０３及びオア回路１０４を備えている。オア回路１０４には、スキャナユニット９側から転送されてくる画像データＤ１と比較回路１０２からの出力が入力され、両者の論理和を取って画像データＤ２が出力される。
【００３０】
位置指定レジスタ１０３はテストパターンを出力する位置を比較回路１０３側に出力し、比較回路１０３はカウンタ１０１からのカウント値と位置指定レジスタ１０３の値とを比較し、一致したときに一致信号を出力する。これにより、画像データに前記比較回路１０２からの一致信号が重畳された画像データＤ２がオア回路１０４から出力され、主走査方向、副走査方向にテストパターンを出力することができる。これにより、記録紙上に画像ＧとテストパターンＴＰ１（ＴＰ２，ＴＰ３）が重畳された画像が出力される。
【００３１】
図５（ａ）のように主走査方向と副走査方向のいずれにもパターンを出力する場合には、主走査方向のラインをカウントするカウンタと、副走査方向のラインをカウントするカウンタ１０１の２つのカウンタを備えれば良く、図５（ｂ）、（ｃ）のように主走査方向あるいは副走査方向のいずれかにのみパターンを出力する場合には、いずれかの方向のラインをカウントするカウンタ１０１を１つ備えれば良い。
【００３２】
前記カウンタ１０１は一般的な画像処理ブロックに通常の画像処理用として使用されているものを共用することが可能である。そのため特にテストパターン発生用としてカウンタを新たに用意しなくとも良い。また、簡単な画像とパターン発生回路であることから、画像上のテストパターン位置の変更、調整、指定も容易に行える。さらに１つのテストパターンは全体の画像面積に対して極めて小さいことから、図７に示すように非常に多くのテストパターンＴＰを重ね合わせることも容易である。
【００３３】
また、そのテストパターン発生の制御をより容易にするためにそのためのカウンタを別に持っても良い。こうすることでテストパターン発生を一元的に制御することができる。図８は、この例を示すブロック図である。同図において、パターン発生回路１００は、カウンタ１１１、比較回路１１２−１，２，・・・、位置指定レジスタ１１３−１，２，・・・、オア回路１１４−１，２，３・・・、画像処理ブロック７０−１，２，・・・を備えている。比較回路１１２，位置指定レジスタ１１３及びオア回路１１４は図６における比較回路１０２、位置指定レジスタ１０３及びオア回路１０４に対応し、オア回路１１４から出力される画像データＤ２が画像処理ブロック７０−１に入力され、当該画像処理ブロック７０−１で処理された画像データＤ２がさらに後段のオア回路１１４−２に入力され画像データＤ３として出力され、というようにして各画像処理ブロック７０−１，２，・・・の処理結果（画像データＤ２，Ｄ３，Ｄ４）が次段の画像処理ブロック７０−２，３，・・・に入力され、テストパターンと重畳された画像が出力されることになる。なお、画像処理ブロック７０−１，２，・・・は図１における画像処理部７の各処理ブロックであるシェーディング補正部７１、スキャナγ部７２、色補正部７３、変倍部７４、フィルタ部７５及びプリンタγ部７６に対応する。この場合においても主走査及び副走査又はどちらかのカウンタが１つあればどのブロックからでも複数同時にテストパターンを発生させることができる。
【００３４】
また、図８の構成をより簡易にする方法として画像上のテストパターン位置指定を内部値で固定することもできる。図９はこの例を示すブロック図である。同図では、図８の構成に対して、２段目以降の比較回路１１２−２，３，・・・と位置指定レジスタ１１３−２，３，・・・を省略し、１段目の位置指定レジスタ１１３−１を位置指定固定値出力回路（内部レジスタ）１２３とする。このように構成すると、位置指定制御が不要になり、さらに回路規模も削減することができる。この場合、各画像処理ブロック７０−１，２，・・・から同じテストパターンがそれぞれ同時に発生するが、各画像処理ブロック７０−１，２，・・・のもつ処理遅延が、そのままテストパターンのズレに反映されるためテストパターンが重なることはない。この状態を図１０に示す。図１０は図９の回路構成としたときの画像をテストパターンの出力状態を示している。
【００３５】
テストパターンは異常画像の発生ブロック（モジュール）を特定するためのものである。そこで、以下、異常を発生したブロックの特定方法について説明する。
【００３６】
図１１はコピー機能の使用時に画像処理ブロックの幾つかに不良があった場合の最終出力画像の例を説明する図である。コピー機能使用時に図２で順に接続された画像処理ブロックのうち、どこかを境に幾つかに不良が生じ、図１１に示すような画像の一部がずれたような異常画像が出力されたものとする。この例の場合、テストパターンの状況を見ると、４番目までのテストパターンが異常で、５番目以降のテストパターンが正常であることが分かる。
【００３７】
図１２〜図１５は図１１に示すような異常画像が出力される原因となった画像処理ブロックを特定する考え方を示すための説明図である。
【００３８】
いま、全ての画像処理ブロック７１〜７６が正常であった場合、色補正部７３迄の処理が終了し、変倍部７４に入力された時点の画像は、図１３に示すようなものとなるはずである。図１２に示す画像に、変倍部７４がテストパターンを重ねて処理を行って出力すると、その画像は、図１３に示すようなものとなるはずである。ところで、画像処理ブロック７４に障害が発生していた場合、色補正部７３が出力した画像を変倍部７４が処理をしてフィルタ部７５に出力した時点の画像が、図１４に示すような画像であることが考えられる。そして、正常なフィルタ部７５がテストパターンを重ねて処理を行って出力する画像は、図１５に示すようなものとなる。図１５に示すような画像となる理由は、５番目以降のテストパターンは、４番目の変倍部７４からの画像の出力時点では画像に存在せず、フィルタ部７５が重ねる５番目のテストパターンは、入力された画像が正常か異常かに関わらず特定の５番目の位置に重ねて出力されるからである。これ以降の画像処理ブロックが正常であれば、以降の画像処理ブロックからのテストパターンも異常なく出力されるので、図１１に示したような出力画像となる。
【００３９】
このようにテストパターンを各画像処理ブロックが同時に、そしてそのテストパターンが画像処理ブロック別に識別可能位置に出力することにより、１つの異常画像出力から異常を出力した画像処理ブロックを容易に特定することができる。
【００４０】
なお、ここでは、画像処理ブロックとして説明しているが、各画像処理ブロックは複数の画像処理ＬＳＩから構成され、さらに、画像処理ＬＳＩは複数の機能モジュールを備え、各機能モジュールの機能を実現することにより、所望の画像処理が行われる。そのため、前記テストパターンは各機能処理モジュール単位で発生させることもできる。
【００４１】
なお、本実施形態では、テストパターンは主走査方向又は副走査方向、あるいは主走査方向及び副走査方向の両者に１ラインずつ出力しているが、ごく少数のライン、例えば５ライン以下のラインで構成することもできる。この場合には、位置指定レジスタ１１３の値を使用するライン数分設定すれば良い。
【００４２】
以上のように、本実施形態によれば、
１）テストパターンを主走査方向又は副走査方向又はその両方の１ライン又は少数ラインで構成するので、簡単な回路構成で有効なテストパターンを同時に発生させることができる。
２）簡単で有効なテストパターンを設定することにより共通のカウンタ又は他の画像処理回路のカウンタと組み合わすことができ、それにより非常に簡単な回路でテストパターンを同時に複数発生させることができる。
３）テストパターンを発生させる主走査カウンタ又は副走査カウンタは、各画像処理ブロックが必要とする内部カウンタを使用するので、テストパターン発生用の追加のカウンタ回路を削減することができる。
４）比較回路の比較値を位置指定レジスタによって複数種用意することにより、主走査カウンタ又は副走査カウンタ、あるいはその両方で同時に発生する複数のテストパターンを、１つのカウンタで容易に発生させることができる。
５）比較回路の比較値を内部レジスタの固定値とすることにより、主走査カウンタ又は副走査カウンタ、あるいはその両方で同時に発生する複数のテストパターンを発生させるための発生位置制御が不要となり、回路の簡略化を促進することができる。
等の効果を奏する。
【００４３】
なお、本発明は本実施形態に限定されるものではなく、特許請求の範囲に記載された技術思想に含まれる技術的事項の全てが対象となることは言うまでもない。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に係る画像処理装置の構成の一例を示すブロック図である。
【図２】一般的な複写機の画像処理を実行する画像処理ユニットを示すブロック図である。
【図３】各画像処理ブロックそれぞれテストパターン発生回路を備えた例を示すブロック図である。
【図４】各画像処理ブロックに対して１つのテストパターン発生回路でテストパターンを出力させる回路構成を示すブロック図である。
【図５】本実施形態に係るテストパターンの例を示す図である。
【図６】本実施形態に係るパターン出力回路を示すブロック図で、カウンタ１つでパターンを発生させる回路の一例を示す。
【図７】非常に多くのテストパターンを重ね合わせたテストパターンの例を示す図である。
【図８】図７のテストパターンを出力するパターン発生回路の一例を示すブロック図である。
【図９】図８のパターン発生回路を簡素化した例を示すブロック図である。
【図１０】図９のパターン発生回路によるテストパターンの出力例を示す図である。
【図１１】コピー機能の使用時に画像処理ブロックの幾つかに不良があった場合の最終出力画像の例を説明する図である。
【図１２】図１１に示すような異常画像が出力される原因となった画像処理ブロックを特定する考え方を説明する各画像処理ブロックから出力される画像の例を説明する図（その１）である。
【図１３】図１１に示すような異常画像が出力される原因となった画像処理ブロックを特定する考え方を説明する各画像処理ブロックから出力される画像の例を説明する図（その２）である。
【図１４】図１１に示すような異常画像が出力される原因となった画像処理ブロックを特定する考え方を説明する各画像処理ブロックから出力される画像の例を説明する図（その３）である。
【図１５】図１１に示すような異常画像が出力される原因となった画像処理ブロックを特定する考え方を説明する各画像処理ブロックから出力される画像の例を説明する図（その４）である。
【符号の説明】
【００４５】
１ ＣＰＵ
７ 画像処理装置
７０−１，２ 画像処理ブロック
７１ シェーディング補正部
７２ スキャナγ部
７３ 色補正部
７４ 変倍部
７５ フィルタ部
７６ プリンタγ部
９ スキャナユニット
１０ プリンタユニット
１００ パターン発生回路
１０１，１１１，１２１ カウンタ
１０２，１１２−１，２，３，１２２ 比較回路
１０３，１１３−１，２，３ 位置指定レジスタ
１０４，１１４−１，２，３ オア回路
１２３ 位置指定固定値出力回路（内部レジスタ）
Ｄ−１，２，３，４ 画像データ
Ｇ 画像
ＴＰ，ＴＰ１，ＴＰ２，ＴＰ３ テストパターン
【特許請求の範囲】
【請求項１】
画像読み取り手段又はネットワークから入力された画像データに所定の処理を施して出力する複数の処理手段を有し、入力画像データに対して所定の画像処理を行う画像処理装置において、
前記処理手段のそれぞれについてデバッグ用に同時にテストパターンを発生させるパターン発生手段を備え、
前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方向の１ラインを含むパターンとして出力されることを特徴とする画像処理装置。
【請求項２】
請求項１記載の画像処理装置において、
前記テストパターンを発生させる主走査カウンタ又は副走査カウンタ、あるいはその両方のカウンタは、前記各画像処理ブロックが必要とする内部カウンタと共用することを特徴とする画像処理装置。
【請求項３】
請求項１又は２記載の画像処理装置において、
主走査方向又は副走査方向、あるいはその両方の１ラインを含む前記テストパターンは、１つのカウンタのカウント値に基づいて発生することを特徴とする画像処理装置。
【請求項４】
請求項１ないし３のいずれか１項に記載の画像処理装置において、
主走査方向又は副走査方向、あるいはその両方の１ラインを含むパターンとして出力される複数のテストパターンは、内部レジスタによる固定値に基づいて発生位置が設定されることを特徴とする画像処理装置。
【請求項５】
請求項１ないし４のいずれか１項に記載の画像処理装置において、
前記複数の処理手段が、シェーディング補正、スキャナγ、色補正、変倍、フィルタ及びプリンタγの１つを含むことを特徴とする画像処理装置。
【請求項６】
請求項５記載の画像処理装置において、
前記複数の処理手段の各々が、当該処理手段の機能を実現するための少なくとも１つの機能モジュールを含むことを特徴とする画像処理装置。
【請求項７】
画像読み取り手段又はネットワークから入力された画像データに所定の複数の処理を施して出力し、入力画像データに対して所定の画像処理を行う画像処理方法において、
前記複数の処理のそれぞれについてデバッグ用に同時にテストパターンを発生させ、
前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方法の１ラインを含むパターンとして出力されることを特徴とする画像処理方法。
【請求項８】
画像読み取り手段又はネットワークから入力された画像データに所定の複数の処理を施して出力し、入力画像データに対して行われる所定の画像処理をコンピュータによって実行するためのコンピュータプログラムにおいて、
前記複数の処理のそれぞれについてデバッグ用に同時にテストパターンを発生させる手順を備え、
当該手順で、前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方法の１ラインを含むパターンとして出力されることを特徴とするコンピュータプログラム。
【請求項１】
画像読み取り手段又はネットワークから入力された画像データに所定の処理を施して出力する複数の処理手段を有し、入力画像データに対して所定の画像処理を行う画像処理装置において、
前記処理手段のそれぞれについてデバッグ用に同時にテストパターンを発生させるパターン発生手段を備え、
前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方向の１ラインを含むパターンとして出力されることを特徴とする画像処理装置。
【請求項２】
請求項１記載の画像処理装置において、
前記テストパターンを発生させる主走査カウンタ又は副走査カウンタ、あるいはその両方のカウンタは、前記各画像処理ブロックが必要とする内部カウンタと共用することを特徴とする画像処理装置。
【請求項３】
請求項１又は２記載の画像処理装置において、
主走査方向又は副走査方向、あるいはその両方の１ラインを含む前記テストパターンは、１つのカウンタのカウント値に基づいて発生することを特徴とする画像処理装置。
【請求項４】
請求項１ないし３のいずれか１項に記載の画像処理装置において、
主走査方向又は副走査方向、あるいはその両方の１ラインを含むパターンとして出力される複数のテストパターンは、内部レジスタによる固定値に基づいて発生位置が設定されることを特徴とする画像処理装置。
【請求項５】
請求項１ないし４のいずれか１項に記載の画像処理装置において、
前記複数の処理手段が、シェーディング補正、スキャナγ、色補正、変倍、フィルタ及びプリンタγの１つを含むことを特徴とする画像処理装置。
【請求項６】
請求項５記載の画像処理装置において、
前記複数の処理手段の各々が、当該処理手段の機能を実現するための少なくとも１つの機能モジュールを含むことを特徴とする画像処理装置。
【請求項７】
画像読み取り手段又はネットワークから入力された画像データに所定の複数の処理を施して出力し、入力画像データに対して所定の画像処理を行う画像処理方法において、
前記複数の処理のそれぞれについてデバッグ用に同時にテストパターンを発生させ、
前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方法の１ラインを含むパターンとして出力されることを特徴とする画像処理方法。
【請求項８】
画像読み取り手段又はネットワークから入力された画像データに所定の複数の処理を施して出力し、入力画像データに対して行われる所定の画像処理をコンピュータによって実行するためのコンピュータプログラムにおいて、
前記複数の処理のそれぞれについてデバッグ用に同時にテストパターンを発生させる手順を備え、
当該手順で、前記テストパターンは内部カウンタによりそれぞれ主走査方向又は副走査方向、あるいはその両方の方法の１ラインを含むパターンとして出力されることを特徴とするコンピュータプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−２８７５５（Ｐ２０１０−２８７５５Ａ）
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００８−１９１０５７（Ｐ２００８−１９１０５７）
【出願日】平成２０年７月２４日（２００８．７．２４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成２０年７月２４日（２００８．７．２４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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