画像処理装置
【課題】画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる画像処理装置を提供すること。
【解決手段】本発明の画像処理装置は、所定の画像データの処理を行うための少なくとも１つの画像処理ユニット１と、画像処理ユニット１から出力されるデータを一時的に記憶するデータ一時記憶装置２と、画像処理ユニット１から出力されるデータをデータ一時記憶装置２を介して受けるホスト処理装置３と、を具備する。画像処理ユニット１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板１１を具備する。
【解決手段】本発明の画像処理装置は、所定の画像データの処理を行うための少なくとも１つの画像処理ユニット１と、画像処理ユニット１から出力されるデータを一時的に記憶するデータ一時記憶装置２と、画像処理ユニット１から出力されるデータをデータ一時記憶装置２を介して受けるホスト処理装置３と、を具備する。画像処理ユニット１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板１１を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の画像データの処理を行う画像処理装置に関するものである。
【背景技術】
【０００２】
現在、画像データ処理を応用した画像処理装置は多種多様な分野で使用されており、製造分野では欠かすことができないものとなりつつある。画像処理装置は、多種多様であり、撮像対象、処理基準及び処理手法もそれぞれ多様である。
【０００３】
画像処理装置及びそこで使われる画像データ処理用回路基板の開発フローとしては、処理すべき対象とその処理基準を最初に決め、それに見合った画像処理手法の確立、それを実現するためのハードウェア並びにソフトウェアの設計、製造、テスト、導入といった順に開発を進めるのが一般的である。
【０００４】
この開発フローの中で特にハードウェアの部分は、撮像対象、処理基準、処理手法などが、明確化かつ最適化されていないと着手できないことが多い。最適化が不十分であると、実現困難、あるいは実現するのに多大なコストがかかるという開発の根幹に関わる問題が発生することがある。また、明確化が不十分であると、ハードウェアの変更が必要になることがあるが、それには多大な労力がかかることが多い。
【０００５】
元来、ハードウェアは製造コストと比較してイニシャルコストの方が圧倒的に大きいため、再開発をすることはあまり現実的ではないものである。回路基板などのハードウェア製作では、プロセッサのパフォーマンス、メモリ装置の容量や速度、周辺回路構成などの基本的なハードウェア構成情報は確度の高いものにしておかなければならない。
【０００６】
それでも仕様変更などが発生した場合、ハードウェアの全面的な再開発までは至らずに一定の範囲内で仕様変更を吸収できるようにするために、ハードウェアの一部をFPGA（Field Programmable Gate Array）及びCPLD（Complex Programmable Logic Device）などのプログラマブルにハードウェアを構築できるロジックアレイを使用して実現する手法を採ることが多い。この手法により、ロジックアレイの有する容量の範囲でプログラマブルに任意の論理回路を実現することができる。
【０００７】
前述の理由により、ロジックアレイを使用して回路基板（以下、セル基板と呼ぶ）を製作することが一般的になっている。ただし、ロジックアレイの有する容量は有限であり、そのロジックアレイの有するボリュームが目的とする処理のボリュームより小さい場合、ロジックアレイを複数個使用することになる。年々処理が複雑化、かつ、高速化している状況では、むしろこのようなケースのほうが多くなってきている（非特許文献１参照）。このようなセル基板の製作方法は、コスト面、性能面、自由度の面でも優位性が高く、現在のセル基板の主流を占めている。このケースに相当するセル基板を具備する従来の画像処理装置のブロック図が図８及び図１０に示されている。
【０００８】
図８に示す従来の画像処理装置は、ベース基板１０１に実装されている画像入力回路１０２、前処理回路１０３、画像処理回路１０４、欠陥出力回路１０５及び全体制御回路１０６を具備している。
【０００９】
図８に示す従来の画像処理装置は、各回路１０２〜１０６をそれぞれプロセッサ、メモリ装置、処理手順を示すソフトウェアを搭載したロジックアレイなどで構成して各回路が行うべき処理を実現するようにして、ベース基板１０１の上に直接実装するかまたはサブボード化して接続している。各回路１０２〜１０６の間のデータのやり取りは配線板上に固定的に配置されたローカルバス１０７で行う。画像入力回路１０２は、センサ１２１からの画像データを受ける。欠陥出力回路１０５からのデータは、外部インターフェイス１０８を介してホスト処理装置１２２に与えられる。
【００１０】
図８に示す従来の画像処理装置は、図９に示すように、処理をいくつかのブロック１３１〜１３６に分割し、それぞれをベース基板１０１の上に収まるように配置・実装することで実現している。各ブロックは、ベース基板１０１の上に直接実装する場合と、サブボード化しておきベース基板１０１に接続する場合の双方があるが、どちらでもベース基板１０１の上のローカルバス１０７のパターンは同じになる。なお、各ブロックを統括して制御するための全体制御回路１０６も必要になる。
【００１１】
各ブロック間のデータのやり取りは、ベース基板１０１上にパターン形成されたローカルバス１０７により行われる。ローカルバス１０７は、汎用性を高める場合は各ブロック共通でバス接続することが多い。逆にリアルタイム性が高い場合はブロック間でデータのやり取りが必要となる部分をピアツーピアの接続にすることが多くなるが、この場合、他の経路間でのデータのやり取りできなくなるという制約が生じる。回路基板を製作する目的としては、処理を高速化するケースが圧倒的に多い（後者のケースに相当する）。
【００１２】
処理を高速化すればするほど、回路基板は使用目的を絞り込まなければならなくなってくる。従来の画像処理装置では、「ローカルバス１０７を固定パターン化する」ことが目的の絞り込みに相当する。
【００１３】
また、各処理ブロックのハードウエアは、実装可能な処理のボリュームの上限をあらかじめ、ある値N（一定値であり、これを変更することは回路基板を再設計することを意味する）として決めておかないと製作できない。上記の値Nより、実装する処理のボリュームが十分小さい場合はハードウエアの使用効率が低く、コスト面からも余剰なコストが生じていることになる。逆に、実装する処理のボリュームが大きい場合は、実装不可能ということになる。
【００１４】
図１０に示す従来の画像処理装置は、ベース基板１４１に実装されている画像入力回路１４２、前処理回路１４３、欠陥判定回路１４４、欠陥出力回路１４５及び全体制御回路１４６を具備している。図１０に示す従来の画像処理装置においても、図８に示す従来の画像処理装置と同じ問題を有している。
【００１５】
実施すべき画像処理の処理ボリュームが1枚の回路基板で収まりきれない場合は、複数のセル基板を組み合わせて所望の処理を実現する。複数のセル基板を組み合わせて、まとまった一連の処理を実現する単位を画像処理ユニットと称する。
【００１６】
生産ライン上の画像検査装置のように複数台のラインカメラを撮像装置として用いるような場合、カメラ1台ごとに同じ画像処理を実施しなければならない。複数台のラインカメラからの画像の処理を1台の画像処理ユニットでシリアルに実行していたのでは処理タクトが膨大になる。そこでラインカメラの台数分の画像処理ユニットを用意し、パラレルに実行することで高速な画像処理が可能になる。
【００１７】
画像処理ユニットの数が増えれば処理は高速になるが、出力される画像処理結果のデータ量も膨大になる。画像処理ユニットからの出力を収集し、データ解析を行うホスト処理装置（ワークステーション、デスクトップパソコンなど）は全ての画像処理ユニットから出力されてくる結果データを取りこぼさずに収集可能でなければならない。
【００１８】
しかし、FPGAやCPLDなどの高速ハードウェアを備えた画像処理ユニットのデータ出力能力と、ホスト処理装置のCPUのソフトウェア処理能力には大きなギャップがあるため、複数の画像処理ユニットから出力されるデータを直接ホスト処理装置が受信させようとするとデータの取りこぼしが発生する恐れがある。
【００１９】
【非特許文献１】株式会社ソリトンシステムズ、”画像処理FPGAボード”、[online]、2007年、株式会社ソリトンシステムズ、［平成19年7月30日検索］、＜URL: http://www.soliton.co.jp/products/fpga_board/index.html＞
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる画像処理装置を提供することにある。また、本発明の他の目的は、画像データサイズ、画像データ数及び処理方法（処理アルゴリズム）などにより、処理負荷が多様な画像処理装置において、処理の負荷に応じてハードウエアを新規に開発することなく、画像処理をフレキシブルに実現することできる画像処理装置を提供することにある。
【課題を解決するための手段】
【００２１】
請求項１の発明に係る画像処理装置は、所定の画像データの処理を行うための少なくとも１つの画像処理ユニットと、前記画像処理ユニットから出力されるデータを一時的に記憶するデータ一時記憶装置と、前記画像処理ユニットから出力されるデータを前記データ一時記憶装置を介して受けるホスト処理装置と、を具備することを特徴とする。
【００２２】
請求項２の発明に係る画像処理装置は、請求項１に記載の画像処理装置において、前記画像処理ユニットが、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板を具備し、前記セル基板の外部接続端子と前記他のセル基板の外部接続端子とをセル基板間接続手段により接続して、前記複数のセル基板を所定の配置で接続することにより、前記画像処理ユニットで実施すべきデータの処理内容を実行することを特徴とする。
【００２３】
請求項３の発明に係る画像処理装置は、請求項１及び請求項２のいずれか１つに記載の画像処理装置において、前記セル基板を構成する配線板は、同一形状のものであることを特徴とする。
【００２４】
請求項４の発明に係る画像処理装置は、請求項１及び請求項３のいずれか１つに記載の画像処理装置において、前記データ一時記憶装置は、前記ホスト処理装置がデータを読み出すリード専用領域と、前記ホスト処理装置がコマンドを書込むライト専用領域と、を具備することを特徴とする。
【００２５】
請求項５の発明に係る画像処理装置は、請求項１請求項４のいずれか１つに記載の画像処理装置において、前記データ一時記憶領装置がFIFO（First In First Out）で構成されていることを特徴とする。
【００２６】
請求項６の発明に係る画像処理装置は、請求項１請求項５のいずれか１つに記載の画像処理装置において、前記画像処理装置の前記画像処理ユニットと前記データ一時記憶装置との間に接続されている画像検査ユニットと、をさらに具備し、前記画像検査ユニットが、
前記画像処理ユニットから受ける画像データを検査して検査結果を前記データ一時記憶装置を介して前記ホスト処理装置に与えることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、データ一時記憶装置を具備するため画像処理ユニットよりホスト処理装置のほうがデータの処理速度が遅くてもデータ一時記憶装置がデータの処理速度を調整することができるから、画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる。また、本発明によれば、データ一時記憶装置を具備するため画像処理ユニットよりホスト処理装置のほうがデータの処理速度が遅くてもデータ一時記憶装置がデータの処理速度を調整することができるから、画像データサイズ、画像データ数及び処理方法（処理アルゴリズム）などにより、処理負荷が多様な画像処理装置において、処理の負荷に応じてハードウエアを新規に開発することなく、画像処理をフレキシブルに実現することできる。
【発明を実施するための最良の形態】
【００２８】
次に、本発明の実施の形態について。図面を参照して詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る画像処理装置を示すブロック図である。図２は、本発明の実施の形態１に係る画像処理装置の画像処理ユニットを示すブロック図である。図３は、本発明の実施の形態１に係る画像処理装置のデータ一時記憶装置を示すブロック図である。
【００２９】
図１に示すように、本発明の実施の形態１に係る画像処理装置は、複数の画像処理ユニット１、データ一時記憶装置２及びホスト処理装置３を具備している。データ一時記憶装置２は、インタフェース基板４と、このインタフェース基板４に搭載されている複数の一時記憶領域５と、を具備している。複数の画像処理ユニット１の外部入出力端子６は、複数の一時記憶領域５にシリアルインタフェース７によって接続されている。複数の画像処理ユニット１の入力端子には、センサ（例えば、カメラなどの撮像装置）８が接続されている。インタフェース基板４は、ホスト処理装置３にバスコネクタ（ＰＣＩバス）９などによって接続されている。なお、本発明の実施の形態１に係る画像処理装置は、１つの画像処理ユニット１を具備する構成であってもよい。
【００３０】
画像処理ユニット１は、センサ８からの画像データを受けて所定の画像データの処理を行う。データ一時記憶装置２は、画像処理ユニット１から出力されるデータを一時的に記憶してホスト処理装置３に与える。
【００３１】
図２に示すように、画像処理ユニット１は、複数のセル基板１１を具備している。各画像処理ユニット１は、センサ８から画像データを受けて処理して結果出力まで一連の画像処理を行うことができる。各画像処理ユニット１のハードウェアは実質的に同じ構成である。セル基板１１に搭載されているペリフェラルの構成及びソフトウェアロジックは、当該画像処理ユニット１で実施すべき処理内容によって異なる構成にすることも可能である。
なお、画像処理ユニット１は、１つのセル基板１１を具備する構成であってもよい。
【００３２】
セル基板１１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される。
【００３３】
また、画像処理ユニット１は、セル基板１１の外部接続端子と他のセル基板１１の外部接続端子とを接続手段により接続して、複数のセル基板１１を所定の配置で接続することにより、画像処理ユニット１で実施すべきデータの処理内容を実行する。
【００３４】
次に、セル基板１１について、より具体的に説明する。セル基板１１は、画像処理ユニット１を構成するハードウェアの基本単位である。セル基板１１は、主にロジックアレイ１２、CPU１３、メモリ装置１４及びペリフェラルデバイス１７などを搭載している。また、セル基板１１は、外部との信号のやり取りをするための接合手１５及び全体制御信号用コネクタ１８を具備している。ロジックアレイ１２は、CPU１３及びペリフェラルデバイス１７とローカルバス１６により接続されている。また、ロジックアレイ１２は、接合手１５とシリアルインターフェース１９により接続されている。また、ロジックアレイ１２は、メモリ装置１４とメモリインターフェース２０により接続されている。ロジックアレイ１２は、全体制御信号用コネクタ１８と全体制御インターフェイス２１により接続されている。
【００３５】
セル基板１１においては、搭載するロジックアレイ１２の容量やデータ入出力経路及び搭載するCPU１３、メモリ装置１４及びペリフェラルデバイス１７の数や容量などを決定するだけでよい。実装させたい処理手順は、当該画像処理方式に応じたソフトウェアとしてロジックアレイ１２に実装していく。このようにセル基板１１は、ハードウェア単体としては使用目的を持たせないことを特徴としており、換言すれば、ハードウェアと使用目的の依存関係を切り離すことを特徴としている。以上で説明したようなセル基板１１のロジックアレイ１２に各種の処理ソフトウェアを書き込むことにより、セル基板１１の形状及び形態は同一で構成されていても、処理内容が異なるセル基板１１を得ることができる。
【００３６】
なお、各セル基板１１が受け持つ処理内容や処理ボリュームによっては、そのセル基板１１が搭載するメモリ装置１４及びペリフェラルデバイス１７などの種類及び数が異なることもあり得る。その場合は、メモリ装置１４及びペリフェラルデバイス１７の抜き差しが可能なコネクタをセル基板１１の上に準備しておき、各セル基板１１が受け持つ処理内容及び処理ボリュームが決まった時点で、実際に使用するメモリ装置１４及びペリフェラルデバイス１７などを実装してもよい。
【００３７】
接合手１５は、他のセル基板１１などと画像データ及び画像情報をやり取りするためのチャンネルで、省スペース実装が可能で、かつ、高速伝送が可能なシリアルインタフェースのほうが望ましい。接続手段１５としては、特にシリアルインタフェースを限定するものではないが、インフィニバンドなどの小振幅差動信号インタフェースなどが一例として挙げられる。これらは、高速伝送（数百MHz以上）の場合はピアツーピアを基本とするが、低速伝送の場合はマルチドロップも可能である。
【００３８】
接合手１５のチャンネル数は特に限定する必要はないが、実用性、コスト性でバランスが取れているのは、３〜５チャンネル程度と考えられる。各チャンネルは独立して動作する。なお、昨今のシリアルインタフェースでは、チャネル数を増やして伝送帯域を稼ぐ手法が多用されているが、本発明の実施の形態１では、前記レーン数を特に規定する必要はない。この部分をパラレルバスとして、固定的に回路基板上にパターン化するのが従来技術である。
【００３９】
画像処理ユニット１とデータ一時記憶装置２との接続手段（外部入出力端子６）としても、接合手１５を用いる。画像処理ユニット１１によってハードウェアで高速に処理された処理結果を掃きだすため、接合手１５の通信速度も十分な高速性が求められる。例えば接合手１５としてインフィニバンドやＰＣＩエクスプレスを用いた場合、１チャネルあたり2.5BPSのデータ転送が可能である。
【００４０】
このようなアーキテクチャを採ることにより、得られる効果は、下記（ａ）〜（ｄ）のようなものである。
（ａ）複雑な処理内容を実現したい場合には、その各処理項目を実行するセル基板１１をカスケード接続すればよい。
（ｂ）所定の処理速度を得るためには、同じ処理を行うセル基板１１の組を、必要に応じてパラレル接続すればよい。
（ｃ）あるセル基板１１に割り当てられる処理の負荷が軽い場合は、処理の前記ブロックを統合し、セル基板１１の枚数を減らすことも可能である。
（ｄ）画像処理ユニット１の開発途中で処理内容、処理順序、処理のボリューム、処理すべきデータ量などに変更が生じても、容易に対処することが可能になる。
【００４１】
高速な画像処理ユニット１及び接合手１５と比較して、ホスト処理装置（例えば、デスクトップPC）３のCPUのソフトウェア演算速度は遅い。そこで、画像処理ユニット１とホスト処理装置３の間にデータ一時記憶装置２が設けられている。データ一時記憶装置２は、高速に転送されてきたデータを一時的に記憶（バッファリング）する。データ一時記憶装置２は、画像処理ユニット１ごとに用意されており、各転送チャネルから転送されてきたデータを一時的に記憶（バッファリング）する。
【００４２】
次に、データ一時記憶装置２について、詳細に説明する。図３に示すように、データ一時記憶装置２は、インタフェース基板４と、このインタフェース基板４に搭載されている複数の一時記憶領域５と、記憶装置制御部２１と、を具備している。複数の一時記憶領域５の数は、画像処理ユニット１からの出力チャネルの数と同じである。複数の一時記憶領域５は、接合手２２及び外部入出力端子２３を介して画像処理ユニット１に接続されている。記憶装置制御部２１は、接合手２４、メモリバス２５及び結合手２６を介して複数の一時記憶領域５に接続されている。また、記憶装置制御部２１は、バス２７及びバスコネクタ２８を介してホスト処理装置３に接続されている。
【００４３】
データ一時記憶装置２は、ホスト処理装置３がデータを読み出すリード専用領域５Ａと、ホスト処理装置３がコマンドを書込むライト専用領域５Ｂと、とを具備する。すなわち、一時記憶領域５は、リード専用領域５Ａとライト専用領域５Ｂとに分割されている。
【００４４】
データ一時記憶領装置２の一時記憶領域５は、FIFO（First In First Out）で構成されている。FIFOとは、ある場所に格納したデータを古くに格納した順番に取り出すようにするデータ構造である。リード専用領域５Ａ及びライト専用領域５ＢがＦＩＦＯで構成されていることにより、書き込まれたデータ数、次に読み出すべきデータの番地（以下、リードポインタと呼ぶ）、次にデータを書き込むべきデータの番地（以下、ライトポインタと呼ぶ）の管理を容易に行うことができる。
【００４５】
各画像処理ユニット１から出力される画像処理後のデータは、まずインタフェース基板４の上のリード専用領域５ＡのＦＩＦＯに格納される。リード専用領域５ＡのＦＩＦＯにデータが格納された後に、記憶装置制御部２１はインタフェース基板４の上のレジスタにＦＩＦＯにデータが格納されたことを示すフラグを立てる。ホスト処理装置３は一定時間ごとに前記フラグを監視しており、前記フラグが立っていればＦＩＦＯに格納されているデータを全て読み出す。
【００４６】
一方、ホスト処理装置３から画像処理ユニット１を制御するためのコマンドを発行する場合も、まずインタフェース基板４の上のライト専用領域５ＢのＦＩＦＯにコマンドが書き込まれる。このコマンドには送信先を示す情報が含まれている。メモリ装置制御部２１は、送信先情報と一致する画像処理ユニット１のチャネルに対応したライト専用領域５ＢのＦＩＦＯにコマンドを書き込む。画像処理ユニット１は、一定時間ごとにライト専用領域５ＢのＦＩＦＯにデータが格納されていないかどうかの監視を行い、データが格納されていれば一度に全てのデータを読み出す。
【００４７】
データ一時記憶装置２が十分な大きさの一時記憶領域５を備えていれば、画像処理ユニット１のハードウェアとホスト処理装置３のソフトウェアとの処理速度差を吸収し、データの取りこぼしを防ぐ効果がある。
【００４８】
画像処理ユニット１からのデータがデータ量の大きな画像データである場合、画像データの全てを一度に送信せずに、複数回に分割して送信することが多い。例えばＶＧＡサイズの画像データを１ライン毎のラインデータに分割して送信するなどである。ホスト処理ユニット１のソフトウェアは分割されて送信されてきたラインデータを再び画像データに構築しなおさなければならない。
【００４９】
本発明の実施の形態１では、データ一時記憶装置２がＦＩＦＯで構成されているため、画像データの上からシーケンシャルにＦＩＦＯに書き込んでいけば、書き込み時と読み出し時でデータの順番が保障されている。そのため、ホスト処理装置３のソフトウェア上では分割されて送信されてきたラインデータを再び画像データに構築する処理が容易となる。
【００５０】
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。図４は、本発明の実施の形態２に係る画像処理装置を示すブロック図である。図５は、本発明の実施の形態２に係る画像処理装置の画像検査ユニットを処理を説明するための図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【００５１】
図４に示すように、本発明の実施の形態２に係る画像処理装置は、本発明の実施の形態１に係る画像処理装置において、画像処理ユニット１とデータ一時記憶装置２との間に接続されている画像検査ユニット３１と、をさらに具備している。すなわち、本発明の実施の形態２に係る画像処理装置は、複数の画像処理ユニット１、画像検査ユニット３１、データ一時記憶装置２及びホスト処理装置３を具備している。画像検査ユニット３１は、画像処理ユニット１から受けるデータを検査して検査結果をデータ一時記憶装置２を介してホスト処理装置３に与える。
【００５２】
次に、本発明の実施の形態２に係る画像検査ユニット３１について、図５を参照して詳細に説明する。
まず、図５に示す処理フローは、パターン検査の場合についてのものである。図５において４１〜４６は画像検査ユニット３１が行う各種処理である。画像検査ユニット３１は、画像処理ユニット１からのデータに対して各種処理４１〜４６を行い、検査結果の出力先であるホスト処理装置３にデータ一時記憶装置２を介して与える。パターン検査では、図５に示すように、代表的な検出手法であるテンプレートマッチング４３と特徴抽出４４を併用することが多い。
【００５３】
テンプレートマッチング４３は、テンプレート画像と検査画像の位置合わせ（画像サーチX、Y、θの３軸方向に対して位置を補正する）した後にマッチングを行うことが多い。テンプレート画像は、元画像をそのまま使用せず、マスク処理やモフォロジ処理を施す場合もある。位置合わせすべき軸数により大幅に処理のボリュームが変わるが、一般にマッチング処理より位置合わせ処理の方が処理のボリュームが大きくなることが多い。
【００５４】
特徴抽出４４は、端点、交点、独立点、直線、曲線などの特徴を抽出し、所定の特徴ルール則と比較する場合が多いが、その検出方法により処理のボリュームが大幅に変わるという傾向がある。上記二つの検出手法は共に、回路基板を製作する以前に決定しておくべき処理である。
【００５５】
画像入力４１、前処理４２は、比較的ハードウエアで具現する処理が多く、ソフトウエアが介在する比率が少ない。従って定型的な処理が多くなり、処理のボリュームも予測がつけやすい。
【００５６】
欠陥判定４５は、テンプレートマッチング４３と特徴抽出４４から得られた結果から、欠陥判定（正常/異常の２値情報にする）することになるが、この部分も定型的な処理が多く、処理のボリュームも予測がつきやすい。
【００５７】
処理欠陥集計４６は、欠陥判定２５の結果から欠陥の位置、サイズ、面積、重心などを求める処理（ラベリング処理）になるが、この部分も定型的な処理が多く、処理のボリュームは大きいものの予測がつけやすい。
【００５８】
本発明の実施の形態２は、セル基板１１を組み合わせて、図９の処理を実現したものが、図５の処理になる。セル基板１１は、図２に示したように、同一構造のセル基板１１の上で、各種の異なる処理を実現することができるという機能を持つ。
【００５９】
そのため、テンプレートマッチングと特徴抽出のように、処理のボリュームが変動しやすい部分については、処理のボリューム応じたセル基板１１の構成が取れる。またセル基板１１の間は、各セル基板１１の接合手１５をコネクタで自由に接続することができるので、処理順序に沿って、所定の処理を行うセル基板１１を接続していくことが可能である。
【００６０】
上記接続された経路を介して、画像データ及び付随する画像情報がやり取りされる。ただし、下流（後工程）の接続経路は、より情報圧縮された画像データのやり取りになる場合もある。
【００６１】
例えば、画像サーチとその補正をX、Y、θの３軸方向に対して実行する場合は、その処理のボリュームが非常に大きくなるため、テンプレートマッチング処理は、画像サーチ／補正４３とテンプレートマッチング４４という２つのセル基板１１に分割して直列に接続する。ここでの各セル基板１１の役割は、画像サーチ／補正４３ではテンプレートに対してX、Y、θの３軸方向の位置合わせ済みの画像データを出力し、テンプレートマッチング４４では該画像データとテンプレート画像データと比較（相関）を行う。
【００６２】
画像サーチとその補正がX、Yの２軸方向だけでよい場合は、その処理ボリュームは大きく低減されるため、テンプレートマッチング処理を複数のセル基板１１とする必要はなく、一枚のセル基板１１で実装すればよい。なお、図５では、セル基板１１を直列に接続した場合を示したが、パラレル接続することも可能である。セル基板１１の間の接続形態は任意であり、処理方法により決定される。
【００６３】
処理内容は全く異なるが、特徴抽出４５も、テンプレートマッチング処理２３に対する実装方法と考え方は同じである。すなわち、特徴抽出４５の処理のボリュームに応じてセル基板１１の枚数とその接続を決定すればよい。
【００６４】
逆に画像入力４１と前処理４２の処理のボリュームが少ない場合は、２枚のボードに分割する必要はなく、１枚のセル基板１１の上に実装すればよい。欠陥判定４６や欠陥集計４７についても同様である。このことは、無駄なハードウエアの節約となり、コストダウンにもつながる。
【００６５】
このように、従来方法では不可能であった画像検査処理に対するハードウエアの最適化をセル基板１１のトポロジ（ボード枚数とその接続形態）により実現している。この効果は、画像検査処理が複雑化、又は、高速化すればするほど顕著になっていく。
【００６６】
（実施の形態３）
次に、本発明の実施の形態３について、図面を参照して詳細に説明する。図６は、本発明の実施の形態３に係る画像処理装置を示すブロック図である。図７は、本発明の実施の形態３に係る画像処理装置の画像検査ユニットを処理を説明するための図である。本発明の実施の形態３においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【００６７】
図６に示すように、本発明の実施の形態３に係る画像処理装置は、本発明の実施の形態１に係る画像処理装置において、画像処理ユニット１とデータ一時記憶装置２との間に接続されている画像検査ユニット３２をさらに具備している。すなわち、本発明の実施の形態３に係る画像処理装置は、複数の画像処理ユニット１、画像検査ユニット３２、データ一時記憶装置２及びホスト処理装置３を具備している。画像検査ユニット３２は、画像処理ユニットから受けるデータを検査して検査結果をデータ一時記憶装置２を介してホスト処理装置３に与える。
【００６８】
次に、本発明の実施の形態３に係る画像検査ユニットについて、図７を参照して詳細に説明する。
図７において５１〜５６は画像検査ユニット３２が行う各種処理である。画像検査ユニット３２は、画像処理ユニット１からのデータに対して各種処理５１〜５６を行い、検査結果の出力先であるホスト処理装置３にデータ一時記憶装置２を介して与える。
【００６９】
図７に示す処理は、ウェブ検査の場合のものであるが、図５のパターン検査の場合と異なる部分についてのみ説明する。ウェブ検査は比較的検査手法は単純であるが、全面を連続検査する必要があるため、パターン検査より高速性が要求される場合が多い。高速性を満たすため、図５の処理フローにおける前処理４２および欠陥判定４６の部分を、２並列で検査処理を行う場合の例を示したものである。
【００７０】
従来方法では、回路基板が有している処理能力は設計段階で決定されるため、後から並列化したくなることがあってもできないことが多い。逆にあらかじめ並列化していたが高速性が要求されず並列化が不必要となった場合は、冗長度が大きく割高ということになることが多い。しかし、本発明におけるボード構成では、並列にするかどうかを自由に選択できることにより、必要な処理速度に応じたハードウエア構成をとることができる。
【００７１】
従来技術では、セル基板が有している処理能力は設計段階で決定されるため、後から並列化したくなることがあってもできないことが多い。逆にあらかじめ並列化していたが高速性が要求されず並列化が不必要となった場合は、冗長度が大きく割高ということになることが多い。しかし、本発明の実施の形態では、並列にするかどうかを自由に選択できることにより、必要な処理速度に応じたハードウェア構成をとることができる。
【００７２】
また、本発明の実施の形態においては、ターゲットに合わせたハードウェア開発をせず、図２に示すようなメモリ装置/CPU/ロジックアレイ/データ入出力チャンネルを有するセル型のハードウェア構造（セル基板１１）を基本単位とする。セル基板１１を複数枚組み合わせることにより、ターゲットに適したハードウェアを構築することが可能である。ハードウェアによって演算された画像処理結果をホスト処理装置３に送信する場合、従来はハードウェアとソフトウェアの処理速度差が問題となるが、本発明の実施の形態ではハードウェアとホスト処理装置３との間にＦＩＦＯメモリ装置によるバッファリングを行うことで上記処理速度の差を吸収した。
【００７３】
本発明の実施の形態においては、液晶パネル基板の生産ライン等における画像処理ユニット１において、所定の画像処理の演算をハードウェア上で高速に行い、その処理結果を取りこぼさずにホスト処理装置３に送信することが可能になる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１に係る画像処理装置を示すブロック図である。
【図２】本発明の実施の形態１に係る画像処理装置の画像処理ユニットを示すブロック図である。
【図３】本発明の実施の形態１に係る画像処理装置のデータ一時記憶装置を示すブロック図である。
【図４】本発明の実施の形態２に係る画像処理装置を示すブロック図である。
【図５】本発明の実施の形態２に係る画像処理装置の画像検査ユニットを処理を説明するための図である。
【図６】本発明の実施の形態３に係る画像処理装置を示すブロック図である。
【図７】本発明の実施の形態３に係る画像処理装置の画像検査ユニットを処理を説明するための図である。
【図８】従来の画像処理装置の１例を示すブロック図である。
【図９】図８の従来の画像処理装置の処理を説明するための図である。
【図１０】従来の画像処理装置の他の例を示すブロック図である。
【符号の説明】
【００７５】
１ 画像処理ユニット
２ データ一時記憶装置
３ ホスト処理装置
４ インタフェース基板
５ 一時記憶領域
１１ セル基板
１２ ジックアレイ
１３ CPU
１４ メモリ装置
１７ ペリフェラルデバイス
２１ 記憶装置制御部
５Ａ リード専用領域
５Ｂ ライト専用領域
【技術分野】
【０００１】
本発明は、所定の画像データの処理を行う画像処理装置に関するものである。
【背景技術】
【０００２】
現在、画像データ処理を応用した画像処理装置は多種多様な分野で使用されており、製造分野では欠かすことができないものとなりつつある。画像処理装置は、多種多様であり、撮像対象、処理基準及び処理手法もそれぞれ多様である。
【０００３】
画像処理装置及びそこで使われる画像データ処理用回路基板の開発フローとしては、処理すべき対象とその処理基準を最初に決め、それに見合った画像処理手法の確立、それを実現するためのハードウェア並びにソフトウェアの設計、製造、テスト、導入といった順に開発を進めるのが一般的である。
【０００４】
この開発フローの中で特にハードウェアの部分は、撮像対象、処理基準、処理手法などが、明確化かつ最適化されていないと着手できないことが多い。最適化が不十分であると、実現困難、あるいは実現するのに多大なコストがかかるという開発の根幹に関わる問題が発生することがある。また、明確化が不十分であると、ハードウェアの変更が必要になることがあるが、それには多大な労力がかかることが多い。
【０００５】
元来、ハードウェアは製造コストと比較してイニシャルコストの方が圧倒的に大きいため、再開発をすることはあまり現実的ではないものである。回路基板などのハードウェア製作では、プロセッサのパフォーマンス、メモリ装置の容量や速度、周辺回路構成などの基本的なハードウェア構成情報は確度の高いものにしておかなければならない。
【０００６】
それでも仕様変更などが発生した場合、ハードウェアの全面的な再開発までは至らずに一定の範囲内で仕様変更を吸収できるようにするために、ハードウェアの一部をFPGA（Field Programmable Gate Array）及びCPLD（Complex Programmable Logic Device）などのプログラマブルにハードウェアを構築できるロジックアレイを使用して実現する手法を採ることが多い。この手法により、ロジックアレイの有する容量の範囲でプログラマブルに任意の論理回路を実現することができる。
【０００７】
前述の理由により、ロジックアレイを使用して回路基板（以下、セル基板と呼ぶ）を製作することが一般的になっている。ただし、ロジックアレイの有する容量は有限であり、そのロジックアレイの有するボリュームが目的とする処理のボリュームより小さい場合、ロジックアレイを複数個使用することになる。年々処理が複雑化、かつ、高速化している状況では、むしろこのようなケースのほうが多くなってきている（非特許文献１参照）。このようなセル基板の製作方法は、コスト面、性能面、自由度の面でも優位性が高く、現在のセル基板の主流を占めている。このケースに相当するセル基板を具備する従来の画像処理装置のブロック図が図８及び図１０に示されている。
【０００８】
図８に示す従来の画像処理装置は、ベース基板１０１に実装されている画像入力回路１０２、前処理回路１０３、画像処理回路１０４、欠陥出力回路１０５及び全体制御回路１０６を具備している。
【０００９】
図８に示す従来の画像処理装置は、各回路１０２〜１０６をそれぞれプロセッサ、メモリ装置、処理手順を示すソフトウェアを搭載したロジックアレイなどで構成して各回路が行うべき処理を実現するようにして、ベース基板１０１の上に直接実装するかまたはサブボード化して接続している。各回路１０２〜１０６の間のデータのやり取りは配線板上に固定的に配置されたローカルバス１０７で行う。画像入力回路１０２は、センサ１２１からの画像データを受ける。欠陥出力回路１０５からのデータは、外部インターフェイス１０８を介してホスト処理装置１２２に与えられる。
【００１０】
図８に示す従来の画像処理装置は、図９に示すように、処理をいくつかのブロック１３１〜１３６に分割し、それぞれをベース基板１０１の上に収まるように配置・実装することで実現している。各ブロックは、ベース基板１０１の上に直接実装する場合と、サブボード化しておきベース基板１０１に接続する場合の双方があるが、どちらでもベース基板１０１の上のローカルバス１０７のパターンは同じになる。なお、各ブロックを統括して制御するための全体制御回路１０６も必要になる。
【００１１】
各ブロック間のデータのやり取りは、ベース基板１０１上にパターン形成されたローカルバス１０７により行われる。ローカルバス１０７は、汎用性を高める場合は各ブロック共通でバス接続することが多い。逆にリアルタイム性が高い場合はブロック間でデータのやり取りが必要となる部分をピアツーピアの接続にすることが多くなるが、この場合、他の経路間でのデータのやり取りできなくなるという制約が生じる。回路基板を製作する目的としては、処理を高速化するケースが圧倒的に多い（後者のケースに相当する）。
【００１２】
処理を高速化すればするほど、回路基板は使用目的を絞り込まなければならなくなってくる。従来の画像処理装置では、「ローカルバス１０７を固定パターン化する」ことが目的の絞り込みに相当する。
【００１３】
また、各処理ブロックのハードウエアは、実装可能な処理のボリュームの上限をあらかじめ、ある値N（一定値であり、これを変更することは回路基板を再設計することを意味する）として決めておかないと製作できない。上記の値Nより、実装する処理のボリュームが十分小さい場合はハードウエアの使用効率が低く、コスト面からも余剰なコストが生じていることになる。逆に、実装する処理のボリュームが大きい場合は、実装不可能ということになる。
【００１４】
図１０に示す従来の画像処理装置は、ベース基板１４１に実装されている画像入力回路１４２、前処理回路１４３、欠陥判定回路１４４、欠陥出力回路１４５及び全体制御回路１４６を具備している。図１０に示す従来の画像処理装置においても、図８に示す従来の画像処理装置と同じ問題を有している。
【００１５】
実施すべき画像処理の処理ボリュームが1枚の回路基板で収まりきれない場合は、複数のセル基板を組み合わせて所望の処理を実現する。複数のセル基板を組み合わせて、まとまった一連の処理を実現する単位を画像処理ユニットと称する。
【００１６】
生産ライン上の画像検査装置のように複数台のラインカメラを撮像装置として用いるような場合、カメラ1台ごとに同じ画像処理を実施しなければならない。複数台のラインカメラからの画像の処理を1台の画像処理ユニットでシリアルに実行していたのでは処理タクトが膨大になる。そこでラインカメラの台数分の画像処理ユニットを用意し、パラレルに実行することで高速な画像処理が可能になる。
【００１７】
画像処理ユニットの数が増えれば処理は高速になるが、出力される画像処理結果のデータ量も膨大になる。画像処理ユニットからの出力を収集し、データ解析を行うホスト処理装置（ワークステーション、デスクトップパソコンなど）は全ての画像処理ユニットから出力されてくる結果データを取りこぼさずに収集可能でなければならない。
【００１８】
しかし、FPGAやCPLDなどの高速ハードウェアを備えた画像処理ユニットのデータ出力能力と、ホスト処理装置のCPUのソフトウェア処理能力には大きなギャップがあるため、複数の画像処理ユニットから出力されるデータを直接ホスト処理装置が受信させようとするとデータの取りこぼしが発生する恐れがある。
【００１９】
【非特許文献１】株式会社ソリトンシステムズ、”画像処理FPGAボード”、[online]、2007年、株式会社ソリトンシステムズ、［平成19年7月30日検索］、＜URL: http://www.soliton.co.jp/products/fpga_board/index.html＞
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる画像処理装置を提供することにある。また、本発明の他の目的は、画像データサイズ、画像データ数及び処理方法（処理アルゴリズム）などにより、処理負荷が多様な画像処理装置において、処理の負荷に応じてハードウエアを新規に開発することなく、画像処理をフレキシブルに実現することできる画像処理装置を提供することにある。
【課題を解決するための手段】
【００２１】
請求項１の発明に係る画像処理装置は、所定の画像データの処理を行うための少なくとも１つの画像処理ユニットと、前記画像処理ユニットから出力されるデータを一時的に記憶するデータ一時記憶装置と、前記画像処理ユニットから出力されるデータを前記データ一時記憶装置を介して受けるホスト処理装置と、を具備することを特徴とする。
【００２２】
請求項２の発明に係る画像処理装置は、請求項１に記載の画像処理装置において、前記画像処理ユニットが、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板を具備し、前記セル基板の外部接続端子と前記他のセル基板の外部接続端子とをセル基板間接続手段により接続して、前記複数のセル基板を所定の配置で接続することにより、前記画像処理ユニットで実施すべきデータの処理内容を実行することを特徴とする。
【００２３】
請求項３の発明に係る画像処理装置は、請求項１及び請求項２のいずれか１つに記載の画像処理装置において、前記セル基板を構成する配線板は、同一形状のものであることを特徴とする。
【００２４】
請求項４の発明に係る画像処理装置は、請求項１及び請求項３のいずれか１つに記載の画像処理装置において、前記データ一時記憶装置は、前記ホスト処理装置がデータを読み出すリード専用領域と、前記ホスト処理装置がコマンドを書込むライト専用領域と、を具備することを特徴とする。
【００２５】
請求項５の発明に係る画像処理装置は、請求項１請求項４のいずれか１つに記載の画像処理装置において、前記データ一時記憶領装置がFIFO（First In First Out）で構成されていることを特徴とする。
【００２６】
請求項６の発明に係る画像処理装置は、請求項１請求項５のいずれか１つに記載の画像処理装置において、前記画像処理装置の前記画像処理ユニットと前記データ一時記憶装置との間に接続されている画像検査ユニットと、をさらに具備し、前記画像検査ユニットが、
前記画像処理ユニットから受ける画像データを検査して検査結果を前記データ一時記憶装置を介して前記ホスト処理装置に与えることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、データ一時記憶装置を具備するため画像処理ユニットよりホスト処理装置のほうがデータの処理速度が遅くてもデータ一時記憶装置がデータの処理速度を調整することができるから、画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる。また、本発明によれば、データ一時記憶装置を具備するため画像処理ユニットよりホスト処理装置のほうがデータの処理速度が遅くてもデータ一時記憶装置がデータの処理速度を調整することができるから、画像データサイズ、画像データ数及び処理方法（処理アルゴリズム）などにより、処理負荷が多様な画像処理装置において、処理の負荷に応じてハードウエアを新規に開発することなく、画像処理をフレキシブルに実現することできる。
【発明を実施するための最良の形態】
【００２８】
次に、本発明の実施の形態について。図面を参照して詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る画像処理装置を示すブロック図である。図２は、本発明の実施の形態１に係る画像処理装置の画像処理ユニットを示すブロック図である。図３は、本発明の実施の形態１に係る画像処理装置のデータ一時記憶装置を示すブロック図である。
【００２９】
図１に示すように、本発明の実施の形態１に係る画像処理装置は、複数の画像処理ユニット１、データ一時記憶装置２及びホスト処理装置３を具備している。データ一時記憶装置２は、インタフェース基板４と、このインタフェース基板４に搭載されている複数の一時記憶領域５と、を具備している。複数の画像処理ユニット１の外部入出力端子６は、複数の一時記憶領域５にシリアルインタフェース７によって接続されている。複数の画像処理ユニット１の入力端子には、センサ（例えば、カメラなどの撮像装置）８が接続されている。インタフェース基板４は、ホスト処理装置３にバスコネクタ（ＰＣＩバス）９などによって接続されている。なお、本発明の実施の形態１に係る画像処理装置は、１つの画像処理ユニット１を具備する構成であってもよい。
【００３０】
画像処理ユニット１は、センサ８からの画像データを受けて所定の画像データの処理を行う。データ一時記憶装置２は、画像処理ユニット１から出力されるデータを一時的に記憶してホスト処理装置３に与える。
【００３１】
図２に示すように、画像処理ユニット１は、複数のセル基板１１を具備している。各画像処理ユニット１は、センサ８から画像データを受けて処理して結果出力まで一連の画像処理を行うことができる。各画像処理ユニット１のハードウェアは実質的に同じ構成である。セル基板１１に搭載されているペリフェラルの構成及びソフトウェアロジックは、当該画像処理ユニット１で実施すべき処理内容によって異なる構成にすることも可能である。
なお、画像処理ユニット１は、１つのセル基板１１を具備する構成であってもよい。
【００３２】
セル基板１１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される。
【００３３】
また、画像処理ユニット１は、セル基板１１の外部接続端子と他のセル基板１１の外部接続端子とを接続手段により接続して、複数のセル基板１１を所定の配置で接続することにより、画像処理ユニット１で実施すべきデータの処理内容を実行する。
【００３４】
次に、セル基板１１について、より具体的に説明する。セル基板１１は、画像処理ユニット１を構成するハードウェアの基本単位である。セル基板１１は、主にロジックアレイ１２、CPU１３、メモリ装置１４及びペリフェラルデバイス１７などを搭載している。また、セル基板１１は、外部との信号のやり取りをするための接合手１５及び全体制御信号用コネクタ１８を具備している。ロジックアレイ１２は、CPU１３及びペリフェラルデバイス１７とローカルバス１６により接続されている。また、ロジックアレイ１２は、接合手１５とシリアルインターフェース１９により接続されている。また、ロジックアレイ１２は、メモリ装置１４とメモリインターフェース２０により接続されている。ロジックアレイ１２は、全体制御信号用コネクタ１８と全体制御インターフェイス２１により接続されている。
【００３５】
セル基板１１においては、搭載するロジックアレイ１２の容量やデータ入出力経路及び搭載するCPU１３、メモリ装置１４及びペリフェラルデバイス１７の数や容量などを決定するだけでよい。実装させたい処理手順は、当該画像処理方式に応じたソフトウェアとしてロジックアレイ１２に実装していく。このようにセル基板１１は、ハードウェア単体としては使用目的を持たせないことを特徴としており、換言すれば、ハードウェアと使用目的の依存関係を切り離すことを特徴としている。以上で説明したようなセル基板１１のロジックアレイ１２に各種の処理ソフトウェアを書き込むことにより、セル基板１１の形状及び形態は同一で構成されていても、処理内容が異なるセル基板１１を得ることができる。
【００３６】
なお、各セル基板１１が受け持つ処理内容や処理ボリュームによっては、そのセル基板１１が搭載するメモリ装置１４及びペリフェラルデバイス１７などの種類及び数が異なることもあり得る。その場合は、メモリ装置１４及びペリフェラルデバイス１７の抜き差しが可能なコネクタをセル基板１１の上に準備しておき、各セル基板１１が受け持つ処理内容及び処理ボリュームが決まった時点で、実際に使用するメモリ装置１４及びペリフェラルデバイス１７などを実装してもよい。
【００３７】
接合手１５は、他のセル基板１１などと画像データ及び画像情報をやり取りするためのチャンネルで、省スペース実装が可能で、かつ、高速伝送が可能なシリアルインタフェースのほうが望ましい。接続手段１５としては、特にシリアルインタフェースを限定するものではないが、インフィニバンドなどの小振幅差動信号インタフェースなどが一例として挙げられる。これらは、高速伝送（数百MHz以上）の場合はピアツーピアを基本とするが、低速伝送の場合はマルチドロップも可能である。
【００３８】
接合手１５のチャンネル数は特に限定する必要はないが、実用性、コスト性でバランスが取れているのは、３〜５チャンネル程度と考えられる。各チャンネルは独立して動作する。なお、昨今のシリアルインタフェースでは、チャネル数を増やして伝送帯域を稼ぐ手法が多用されているが、本発明の実施の形態１では、前記レーン数を特に規定する必要はない。この部分をパラレルバスとして、固定的に回路基板上にパターン化するのが従来技術である。
【００３９】
画像処理ユニット１とデータ一時記憶装置２との接続手段（外部入出力端子６）としても、接合手１５を用いる。画像処理ユニット１１によってハードウェアで高速に処理された処理結果を掃きだすため、接合手１５の通信速度も十分な高速性が求められる。例えば接合手１５としてインフィニバンドやＰＣＩエクスプレスを用いた場合、１チャネルあたり2.5BPSのデータ転送が可能である。
【００４０】
このようなアーキテクチャを採ることにより、得られる効果は、下記（ａ）〜（ｄ）のようなものである。
（ａ）複雑な処理内容を実現したい場合には、その各処理項目を実行するセル基板１１をカスケード接続すればよい。
（ｂ）所定の処理速度を得るためには、同じ処理を行うセル基板１１の組を、必要に応じてパラレル接続すればよい。
（ｃ）あるセル基板１１に割り当てられる処理の負荷が軽い場合は、処理の前記ブロックを統合し、セル基板１１の枚数を減らすことも可能である。
（ｄ）画像処理ユニット１の開発途中で処理内容、処理順序、処理のボリューム、処理すべきデータ量などに変更が生じても、容易に対処することが可能になる。
【００４１】
高速な画像処理ユニット１及び接合手１５と比較して、ホスト処理装置（例えば、デスクトップPC）３のCPUのソフトウェア演算速度は遅い。そこで、画像処理ユニット１とホスト処理装置３の間にデータ一時記憶装置２が設けられている。データ一時記憶装置２は、高速に転送されてきたデータを一時的に記憶（バッファリング）する。データ一時記憶装置２は、画像処理ユニット１ごとに用意されており、各転送チャネルから転送されてきたデータを一時的に記憶（バッファリング）する。
【００４２】
次に、データ一時記憶装置２について、詳細に説明する。図３に示すように、データ一時記憶装置２は、インタフェース基板４と、このインタフェース基板４に搭載されている複数の一時記憶領域５と、記憶装置制御部２１と、を具備している。複数の一時記憶領域５の数は、画像処理ユニット１からの出力チャネルの数と同じである。複数の一時記憶領域５は、接合手２２及び外部入出力端子２３を介して画像処理ユニット１に接続されている。記憶装置制御部２１は、接合手２４、メモリバス２５及び結合手２６を介して複数の一時記憶領域５に接続されている。また、記憶装置制御部２１は、バス２７及びバスコネクタ２８を介してホスト処理装置３に接続されている。
【００４３】
データ一時記憶装置２は、ホスト処理装置３がデータを読み出すリード専用領域５Ａと、ホスト処理装置３がコマンドを書込むライト専用領域５Ｂと、とを具備する。すなわち、一時記憶領域５は、リード専用領域５Ａとライト専用領域５Ｂとに分割されている。
【００４４】
データ一時記憶領装置２の一時記憶領域５は、FIFO（First In First Out）で構成されている。FIFOとは、ある場所に格納したデータを古くに格納した順番に取り出すようにするデータ構造である。リード専用領域５Ａ及びライト専用領域５ＢがＦＩＦＯで構成されていることにより、書き込まれたデータ数、次に読み出すべきデータの番地（以下、リードポインタと呼ぶ）、次にデータを書き込むべきデータの番地（以下、ライトポインタと呼ぶ）の管理を容易に行うことができる。
【００４５】
各画像処理ユニット１から出力される画像処理後のデータは、まずインタフェース基板４の上のリード専用領域５ＡのＦＩＦＯに格納される。リード専用領域５ＡのＦＩＦＯにデータが格納された後に、記憶装置制御部２１はインタフェース基板４の上のレジスタにＦＩＦＯにデータが格納されたことを示すフラグを立てる。ホスト処理装置３は一定時間ごとに前記フラグを監視しており、前記フラグが立っていればＦＩＦＯに格納されているデータを全て読み出す。
【００４６】
一方、ホスト処理装置３から画像処理ユニット１を制御するためのコマンドを発行する場合も、まずインタフェース基板４の上のライト専用領域５ＢのＦＩＦＯにコマンドが書き込まれる。このコマンドには送信先を示す情報が含まれている。メモリ装置制御部２１は、送信先情報と一致する画像処理ユニット１のチャネルに対応したライト専用領域５ＢのＦＩＦＯにコマンドを書き込む。画像処理ユニット１は、一定時間ごとにライト専用領域５ＢのＦＩＦＯにデータが格納されていないかどうかの監視を行い、データが格納されていれば一度に全てのデータを読み出す。
【００４７】
データ一時記憶装置２が十分な大きさの一時記憶領域５を備えていれば、画像処理ユニット１のハードウェアとホスト処理装置３のソフトウェアとの処理速度差を吸収し、データの取りこぼしを防ぐ効果がある。
【００４８】
画像処理ユニット１からのデータがデータ量の大きな画像データである場合、画像データの全てを一度に送信せずに、複数回に分割して送信することが多い。例えばＶＧＡサイズの画像データを１ライン毎のラインデータに分割して送信するなどである。ホスト処理ユニット１のソフトウェアは分割されて送信されてきたラインデータを再び画像データに構築しなおさなければならない。
【００４９】
本発明の実施の形態１では、データ一時記憶装置２がＦＩＦＯで構成されているため、画像データの上からシーケンシャルにＦＩＦＯに書き込んでいけば、書き込み時と読み出し時でデータの順番が保障されている。そのため、ホスト処理装置３のソフトウェア上では分割されて送信されてきたラインデータを再び画像データに構築する処理が容易となる。
【００５０】
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。図４は、本発明の実施の形態２に係る画像処理装置を示すブロック図である。図５は、本発明の実施の形態２に係る画像処理装置の画像検査ユニットを処理を説明するための図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【００５１】
図４に示すように、本発明の実施の形態２に係る画像処理装置は、本発明の実施の形態１に係る画像処理装置において、画像処理ユニット１とデータ一時記憶装置２との間に接続されている画像検査ユニット３１と、をさらに具備している。すなわち、本発明の実施の形態２に係る画像処理装置は、複数の画像処理ユニット１、画像検査ユニット３１、データ一時記憶装置２及びホスト処理装置３を具備している。画像検査ユニット３１は、画像処理ユニット１から受けるデータを検査して検査結果をデータ一時記憶装置２を介してホスト処理装置３に与える。
【００５２】
次に、本発明の実施の形態２に係る画像検査ユニット３１について、図５を参照して詳細に説明する。
まず、図５に示す処理フローは、パターン検査の場合についてのものである。図５において４１〜４６は画像検査ユニット３１が行う各種処理である。画像検査ユニット３１は、画像処理ユニット１からのデータに対して各種処理４１〜４６を行い、検査結果の出力先であるホスト処理装置３にデータ一時記憶装置２を介して与える。パターン検査では、図５に示すように、代表的な検出手法であるテンプレートマッチング４３と特徴抽出４４を併用することが多い。
【００５３】
テンプレートマッチング４３は、テンプレート画像と検査画像の位置合わせ（画像サーチX、Y、θの３軸方向に対して位置を補正する）した後にマッチングを行うことが多い。テンプレート画像は、元画像をそのまま使用せず、マスク処理やモフォロジ処理を施す場合もある。位置合わせすべき軸数により大幅に処理のボリュームが変わるが、一般にマッチング処理より位置合わせ処理の方が処理のボリュームが大きくなることが多い。
【００５４】
特徴抽出４４は、端点、交点、独立点、直線、曲線などの特徴を抽出し、所定の特徴ルール則と比較する場合が多いが、その検出方法により処理のボリュームが大幅に変わるという傾向がある。上記二つの検出手法は共に、回路基板を製作する以前に決定しておくべき処理である。
【００５５】
画像入力４１、前処理４２は、比較的ハードウエアで具現する処理が多く、ソフトウエアが介在する比率が少ない。従って定型的な処理が多くなり、処理のボリュームも予測がつけやすい。
【００５６】
欠陥判定４５は、テンプレートマッチング４３と特徴抽出４４から得られた結果から、欠陥判定（正常/異常の２値情報にする）することになるが、この部分も定型的な処理が多く、処理のボリュームも予測がつきやすい。
【００５７】
処理欠陥集計４６は、欠陥判定２５の結果から欠陥の位置、サイズ、面積、重心などを求める処理（ラベリング処理）になるが、この部分も定型的な処理が多く、処理のボリュームは大きいものの予測がつけやすい。
【００５８】
本発明の実施の形態２は、セル基板１１を組み合わせて、図９の処理を実現したものが、図５の処理になる。セル基板１１は、図２に示したように、同一構造のセル基板１１の上で、各種の異なる処理を実現することができるという機能を持つ。
【００５９】
そのため、テンプレートマッチングと特徴抽出のように、処理のボリュームが変動しやすい部分については、処理のボリューム応じたセル基板１１の構成が取れる。またセル基板１１の間は、各セル基板１１の接合手１５をコネクタで自由に接続することができるので、処理順序に沿って、所定の処理を行うセル基板１１を接続していくことが可能である。
【００６０】
上記接続された経路を介して、画像データ及び付随する画像情報がやり取りされる。ただし、下流（後工程）の接続経路は、より情報圧縮された画像データのやり取りになる場合もある。
【００６１】
例えば、画像サーチとその補正をX、Y、θの３軸方向に対して実行する場合は、その処理のボリュームが非常に大きくなるため、テンプレートマッチング処理は、画像サーチ／補正４３とテンプレートマッチング４４という２つのセル基板１１に分割して直列に接続する。ここでの各セル基板１１の役割は、画像サーチ／補正４３ではテンプレートに対してX、Y、θの３軸方向の位置合わせ済みの画像データを出力し、テンプレートマッチング４４では該画像データとテンプレート画像データと比較（相関）を行う。
【００６２】
画像サーチとその補正がX、Yの２軸方向だけでよい場合は、その処理ボリュームは大きく低減されるため、テンプレートマッチング処理を複数のセル基板１１とする必要はなく、一枚のセル基板１１で実装すればよい。なお、図５では、セル基板１１を直列に接続した場合を示したが、パラレル接続することも可能である。セル基板１１の間の接続形態は任意であり、処理方法により決定される。
【００６３】
処理内容は全く異なるが、特徴抽出４５も、テンプレートマッチング処理２３に対する実装方法と考え方は同じである。すなわち、特徴抽出４５の処理のボリュームに応じてセル基板１１の枚数とその接続を決定すればよい。
【００６４】
逆に画像入力４１と前処理４２の処理のボリュームが少ない場合は、２枚のボードに分割する必要はなく、１枚のセル基板１１の上に実装すればよい。欠陥判定４６や欠陥集計４７についても同様である。このことは、無駄なハードウエアの節約となり、コストダウンにもつながる。
【００６５】
このように、従来方法では不可能であった画像検査処理に対するハードウエアの最適化をセル基板１１のトポロジ（ボード枚数とその接続形態）により実現している。この効果は、画像検査処理が複雑化、又は、高速化すればするほど顕著になっていく。
【００６６】
（実施の形態３）
次に、本発明の実施の形態３について、図面を参照して詳細に説明する。図６は、本発明の実施の形態３に係る画像処理装置を示すブロック図である。図７は、本発明の実施の形態３に係る画像処理装置の画像検査ユニットを処理を説明するための図である。本発明の実施の形態３においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【００６７】
図６に示すように、本発明の実施の形態３に係る画像処理装置は、本発明の実施の形態１に係る画像処理装置において、画像処理ユニット１とデータ一時記憶装置２との間に接続されている画像検査ユニット３２をさらに具備している。すなわち、本発明の実施の形態３に係る画像処理装置は、複数の画像処理ユニット１、画像検査ユニット３２、データ一時記憶装置２及びホスト処理装置３を具備している。画像検査ユニット３２は、画像処理ユニットから受けるデータを検査して検査結果をデータ一時記憶装置２を介してホスト処理装置３に与える。
【００６８】
次に、本発明の実施の形態３に係る画像検査ユニットについて、図７を参照して詳細に説明する。
図７において５１〜５６は画像検査ユニット３２が行う各種処理である。画像検査ユニット３２は、画像処理ユニット１からのデータに対して各種処理５１〜５６を行い、検査結果の出力先であるホスト処理装置３にデータ一時記憶装置２を介して与える。
【００６９】
図７に示す処理は、ウェブ検査の場合のものであるが、図５のパターン検査の場合と異なる部分についてのみ説明する。ウェブ検査は比較的検査手法は単純であるが、全面を連続検査する必要があるため、パターン検査より高速性が要求される場合が多い。高速性を満たすため、図５の処理フローにおける前処理４２および欠陥判定４６の部分を、２並列で検査処理を行う場合の例を示したものである。
【００７０】
従来方法では、回路基板が有している処理能力は設計段階で決定されるため、後から並列化したくなることがあってもできないことが多い。逆にあらかじめ並列化していたが高速性が要求されず並列化が不必要となった場合は、冗長度が大きく割高ということになることが多い。しかし、本発明におけるボード構成では、並列にするかどうかを自由に選択できることにより、必要な処理速度に応じたハードウエア構成をとることができる。
【００７１】
従来技術では、セル基板が有している処理能力は設計段階で決定されるため、後から並列化したくなることがあってもできないことが多い。逆にあらかじめ並列化していたが高速性が要求されず並列化が不必要となった場合は、冗長度が大きく割高ということになることが多い。しかし、本発明の実施の形態では、並列にするかどうかを自由に選択できることにより、必要な処理速度に応じたハードウェア構成をとることができる。
【００７２】
また、本発明の実施の形態においては、ターゲットに合わせたハードウェア開発をせず、図２に示すようなメモリ装置/CPU/ロジックアレイ/データ入出力チャンネルを有するセル型のハードウェア構造（セル基板１１）を基本単位とする。セル基板１１を複数枚組み合わせることにより、ターゲットに適したハードウェアを構築することが可能である。ハードウェアによって演算された画像処理結果をホスト処理装置３に送信する場合、従来はハードウェアとソフトウェアの処理速度差が問題となるが、本発明の実施の形態ではハードウェアとホスト処理装置３との間にＦＩＦＯメモリ装置によるバッファリングを行うことで上記処理速度の差を吸収した。
【００７３】
本発明の実施の形態においては、液晶パネル基板の生産ライン等における画像処理ユニット１において、所定の画像処理の演算をハードウェア上で高速に行い、その処理結果を取りこぼさずにホスト処理装置３に送信することが可能になる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１に係る画像処理装置を示すブロック図である。
【図２】本発明の実施の形態１に係る画像処理装置の画像処理ユニットを示すブロック図である。
【図３】本発明の実施の形態１に係る画像処理装置のデータ一時記憶装置を示すブロック図である。
【図４】本発明の実施の形態２に係る画像処理装置を示すブロック図である。
【図５】本発明の実施の形態２に係る画像処理装置の画像検査ユニットを処理を説明するための図である。
【図６】本発明の実施の形態３に係る画像処理装置を示すブロック図である。
【図７】本発明の実施の形態３に係る画像処理装置の画像検査ユニットを処理を説明するための図である。
【図８】従来の画像処理装置の１例を示すブロック図である。
【図９】図８の従来の画像処理装置の処理を説明するための図である。
【図１０】従来の画像処理装置の他の例を示すブロック図である。
【符号の説明】
【００７５】
１ 画像処理ユニット
２ データ一時記憶装置
３ ホスト処理装置
４ インタフェース基板
５ 一時記憶領域
１１ セル基板
１２ ジックアレイ
１３ CPU
１４ メモリ装置
１７ ペリフェラルデバイス
２１ 記憶装置制御部
５Ａ リード専用領域
５Ｂ ライト専用領域
【特許請求の範囲】
【請求項１】
所定の画像データの処理を行うための少なくとも１つの画像処理ユニットと、
前記画像処理ユニットから出力されるデータを一時的に記憶するデータ一時記憶装置と、
前記画像処理ユニットから出力されるデータを前記データ一時記憶装置を介して受けるホスト処理装置と、を具備することを特徴とする画像処理装置。
【請求項２】
前記画像処理ユニットは、
配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板を具備し、
前記セル基板の外部接続端子と前記他のセル基板の外部接続端子とを接続手段により接続して、前記複数のセル基板を所定の配置で接続することにより、前記画像処理ユニットで実施すべきデータの処理内容を実行することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記セル基板を構成する配線板は、同一形状のものであることを特徴とする請求項１及び請求項２のいずれか１つに記載の画像処理装置。
【請求項４】
前記データ一時記憶装置は、前記ホスト処理装置がデータを読み出すリード専用領域と、前記ホスト処理装置がコマンドを書込むライト専用領域と、を具備することを特徴とする請求項１及び請求項３のいずれか１つに記載の画像処理装置。
【請求項５】
前記データ一時記憶領装置は、FIFO（First In First Out）で構成されていることを特徴とする請求項１請求項４のいずれか１つに記載の画像処理装置。
【請求項６】
前記画像処理装置の前記画像処理ユニットと前記データ一時記憶装置との間に接続されている画像検査ユニットと、をさらに具備し、
前記画像検査ユニットは、
前記画像処理ユニットから受けるデータを検査して検査結果を前記データ一時記憶装置を介して前記ホスト処理装置に与えることを特徴とする請求項１請求項５のいずれか１つに記載の画像処理装置。
【請求項１】
所定の画像データの処理を行うための少なくとも１つの画像処理ユニットと、
前記画像処理ユニットから出力されるデータを一時的に記憶するデータ一時記憶装置と、
前記画像処理ユニットから出力されるデータを前記データ一時記憶装置を介して受けるホスト処理装置と、を具備することを特徴とする画像処理装置。
【請求項２】
前記画像処理ユニットは、
配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板を具備し、
前記セル基板の外部接続端子と前記他のセル基板の外部接続端子とを接続手段により接続して、前記複数のセル基板を所定の配置で接続することにより、前記画像処理ユニットで実施すべきデータの処理内容を実行することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記セル基板を構成する配線板は、同一形状のものであることを特徴とする請求項１及び請求項２のいずれか１つに記載の画像処理装置。
【請求項４】
前記データ一時記憶装置は、前記ホスト処理装置がデータを読み出すリード専用領域と、前記ホスト処理装置がコマンドを書込むライト専用領域と、を具備することを特徴とする請求項１及び請求項３のいずれか１つに記載の画像処理装置。
【請求項５】
前記データ一時記憶領装置は、FIFO（First In First Out）で構成されていることを特徴とする請求項１請求項４のいずれか１つに記載の画像処理装置。
【請求項６】
前記画像処理装置の前記画像処理ユニットと前記データ一時記憶装置との間に接続されている画像検査ユニットと、をさらに具備し、
前記画像検査ユニットは、
前記画像処理ユニットから受けるデータを検査して検査結果を前記データ一時記憶装置を介して前記ホスト処理装置に与えることを特徴とする請求項１請求項５のいずれか１つに記載の画像処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−７９７０８（Ｐ２０１０−７９７０８Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００８−２４８７５４（Ｐ２００８−２４８７５４）
【出願日】平成２０年９月２６日（２００８．９．２６）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２０年９月２６日（２００８．９．２６）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
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