画素回路、発光装置、及び画像形成装置
【課題】 画素回路の誤動作を防止する。
【解決手段】 画素回路Pは、制御回路CTL、ラッチ回路70、バッファ回路80、供給回路90、及びOLED素子100を備える。ノードQの電位は、バッファ回路80の出力信号で与えられる。従って、供給回路90の駆動トランジスタ93を十分駆動することができる。これにより、OLED素子100の発光輝度を大きくすることができ、画素間の発光輝度のばらつきを改善することができる。
【解決手段】 画素回路Pは、制御回路CTL、ラッチ回路70、バッファ回路80、供給回路90、及びOLED素子100を備える。ノードQの電位は、バッファ回路80の出力信号で与えられる。従って、供給回路90の駆動トランジスタ93を十分駆動することができる。これにより、OLED素子100の発光輝度を大きくすることができ、画素間の発光輝度のばらつきを改善することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、有機発光ダイオード素子のように電流の量に応じた大きさの光を発光する発光素子を用いた画素回路、発光装置、及び画像形成装置に関する。
【背景技術】
【0002】
近年、液晶素子に代わる次世代の発光デバイスとして、有機エレクトロルミネッセンス素子や発光ポリマー素子などと呼ばれる有機発光ダイオード(Organic Light Emitting Diode、以下適宜「OLED素子」と略称する)素子が注目されている。このOLED素子を1ラインに多数設けたラインヘッドを露光手段として用いる画像形成装置が開発されている。このようなラインヘッドでは、OLED素子の他、これを駆動するためのトランジスタを含む画素回路が複数配置される。例えば、特許文献1には1ラインのOLED素子からなるラインヘッドが開示されている。
ここで、複数の画素回路は一方向に配列され、共通配線を介して選択信号が供給されると共にマトリクス配線を介してデータ信号が供給される。そして、選択信号がアクティブになると、データ信号が画素回路に取り込まれる。
【特許文献1】特開平11−274569号公報(図2、段落番号0041〜0043)
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところで、駆動トランジスタのON時の抵抗のバラツキによるOLED素子の輝度のばらつきを低減するためには、OLED素子の抵抗に対して駆動トランジスタのON時の抵抗を十分小さくする必要がある。駆動トランジスタのON時の抵抗を小さくするためには、駆動トランジスタのサイズを大きくする必要がある。
しかしながら、駆動トランジスタのゲートに電流を供給する前段の駆動回路の駆動能力が低いと、駆動トランジスタを十分駆動することができない。駆動能力が足らない場合、ゲート電位を変化させるのに長時間を要することになる。このため、所定期間内に書き込みを終了させることができず、印刷品質の低下を招いていた。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、駆動トランジスタを十分駆動することが可能な画素回路、発光装置、及び画像形成装置を提供することにある。
【課題を解決するための手段】
【0004】
上述した課題を解決するため、本発明に係る画素回路は、駆動電流の大きさに応じた大きさの光を発光する発光素子と、前記発光素子に前記駆動電流を供給する駆動トランジスタと、前記発光素子の発光輝度を指示するデータ信号を書込期間に書き込んで記憶する記憶回路と、前記記憶手段の出力信号を前記駆動トランジスタに供給するバッファ回路と、を備える。
この発明によれば、記憶回路と駆動トランジスタとの間にバッファ回路を設けるので、駆動トランジスタのサイズが大きくても、駆動トランジスタを十分駆動することが可能となる。なお、発光素子には有機発光ダイオード、無機発光ダイオード等の発光ダイオードが含まれる。
【0005】
ここで、前記バッファ回路を構成するトランジスタのうち出力段に用いる出力トランジスタのサイズは、前記駆動トランジスタのサイズと比較して小さいことが好ましい。この場合には、バッファ回路の出力トランジスタのサイズが小さくなるので、回路面積が小さくなり、またバッファ回路の消費電流を削減することが可能となる。ここで、トランジスタのサイズとは、ゲートの幅をW、ゲート長をLとしたとき、W/Lで与えられる。
更に、前記出力トランジスタのサイズは、前記バッファ回路の出力信号の立ち上がり時間が、ある書込期間から次の書込期間までの時間よりも短くなるように設定されている、ことが好ましい。この場合には、駆動トランジスタのオン・オフを確実に制御することが可能となる。立ち上がり時間とは、出力信号のレベルが10%のレベルから90%のレベルに変化するまでの時間のことである。
加えて、前記バッファ回路をインバータで構成しても良い。この場合、駆動トランジスタは2値で制御されることになる。
【0006】
次に、本発明に係る発光装置は、上述した画素回路を複数備え、前記複数の画素回路へ前記データ信号を供給する複数のデータ線と、前記書込期間を指示する信号を前記記憶回路に供給する駆動回路と、を備える。この発明によれば、上述した画素回路を用いるので駆動トランジスタのサイズが大きくても、駆動トランジスタが誤動作しない。従って、発光素子の輝度のばらつきを防止して、発光品質を大幅に向上させることができる。
【0007】
上述した発光装置において、接続点において第1電源配線と第2電源配線に分岐し、電源信号を供給する主電源線を備え、前記第1電源配線は前記記憶回路の各々に接続され、前記第2電源配線は前記バッファ回路の各々に接続される、ことが好ましい。バッファ回路は、駆動トランジスタを駆動するため、大電流を流す必要がある。このため、電源信号の電位変動の要因となりえる。この発明によれば、記憶回路及びバッファ回路に供給する電源信号を、第1電源配線及び第2電源配線を用いるようにしたので、バッファ回路で消費される電流によって、記憶回路の電源信号の電位が変動することを低減させることができる。
ここで、前記第1電源配線の幅は前記第2電源配線の幅より広いことが好ましい。この場合には、記憶回路に供給される電源信号の電位変動を抑圧することができるので、記憶回路の誤動作をより一層低減して信頼性を向上させることができる。
また、前記バッファ回路は、前記駆動トランジスタが接続される電源線と同じ電源線と接続されてもよい。この場合にも、バッファ回路と記憶回路の電源を分離することが可能となる。なお、バッファ回路を駆動トランジスタが接続しても、電源信号の電位変動が駆動トランジスタの閾値を越えないことが好ましい。
【0008】
次に、本発明に係る画像形成装置は、光線の照射によって画像が形成される感光体と、前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、上述した発光装置を前記ヘッド部に用いることを特徴とする。この画像形成装置は、上述した発光装置をヘッド部に用いるので、感光体上に高品質の画像を形成することが可能となる。このような画像形成装置としては、プリンタ、コピー機、及び複合機が含まれ得る。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施形態について図面を参照して説明する。
<発光装置>
図1は、本発明の実施形態に係る発光装置の構成を示すブロック図である。この発光装置は、画像形成装置としてのプリンタのヘッド部10とその周辺回路から構成される。発光装置は、ヘッド部10の周辺回路として、転送制御回路20、画像処理回路30、及び電源回路40を備える。転送制御回路20は、開始パルス信号SPとクロック信号CLKを生成する。開始パルス信号SPは主走査期間の開始でアクティブとなる信号である。クロック信号CLKは、主走査の基準となる時間を与える。画像処理回路30は、パラレル形式のデータ信号D1〜D89を出力する。この例のデータ信号D1〜D89はOLED素子の点灯・消灯を指示する2値の信号である。電源回路40は、論理回路用の第1高電位側電源信号VHH及び第1低電位側電源信号VLLの他に第2高電位側電源信号VDDEL及び第2低電位側電源信号VSSELを生成する。
【0010】
ヘッド部10はライン型の光ヘッドであり、領域A1〜A3を備える。領域A1には、画素ブロックB1〜B40、論理用電源線La1及びLb1並びに駆動用電源線La2及びLb2が形成される。領域A2には、89本のデータ線L1〜L89とこれらに交差する信号線Ls1〜Ls40が形成される。領域A3にはシフトレジスタ50が形成される。画素ブロックB1〜B40はX方向に配列されている。また、データ線L1〜L89、、論理用電源線La1及びLb1、並びに駆動用電源線La2及びLb2は、X方向と平行に配設されている。
シフトレジスタ50は、複数の単位シフト回路(図示せず)を縦続接続して構成され、開始パルス信号SPをクロック信号CLKに従って順次シフトして、シフト信号SR1、SR2、…SR41を生成する。図2に示すように各シフト信号SR1〜SR41は、クロック信号CLKの一周期の期間だけアクティブとなる信号である。また、隣接するシフト信号のアクティブ期間はクロック信号CLKの1/2周期だけ重複する。
【0011】
シフト信号SR1〜SR41は、信号線Ls1〜Ls41を介して画素ブロックB1〜B40に供給される。画素ブロックB1〜B39の各々は89個の画素回路P1〜P89を含み、画素ブロックB40は73個の画素回路P1〜P73を含む。なお、画素回路P1〜P89は同一の構成である。以下の説明において、個々の画素回路を問題としない場合には、それらを単に画素回路Pと総称する。
論理用電源線La1の供給端子Ta1には第1高電位側電源信号VHHが供給される一方、論理用電源線Lb1の供給端子Tb1には第1低電位側電源信号VLLが供給される。駆動用電源線La2の供給端子Ta2には第2高電位側電源信号VDDELが供給される一方、電源線Lb2の供給端子Tb2には第2低電位側電源信号VSSELが供給される。各画素回路Pは論理用電源線La2及びLb2、並びに駆動用電源線La2及びLb2に接続されており、それらを介して各種の電源信号が供給される。供給端子Ta2及びTb2に最も近い画素ブロックはB1であり、最も遠い画素ブロックはB40である。
【0012】
図2に画素回路Pの詳細な構成を示し、図3にそのタイミングチャートを示す。なお、この画素回路Pは、1番目のブロックB1に属し、データ線L1に接続されているものとする。画素回路Pは、制御回路60、ラッチ回路70、バッファ回路80、供給回路90、及びOLED素子100を備える。制御回路60、ラッチ回路70、及びバッファ回路80には、第1高電位側電源信号VHH及び第1低電位側電源信号VLLが供給され、供給回路90及びOLED素子100には、第2高電位側電源信号VDDEL及び第2低電位側電源信号VSSELが供給される。
【0013】
制御回路60はシフトレジスタ10から供給されるシフト信号に基づいてサンプリング信号を生成する機能を有する。サンプリング信号は、データ信号をラッチ回路70に書き込む書込期間を指定する。この例の制御回路60は、NOR回路61によって構成される。NOR回路61は、当該ブロックB1に対応するシフト信号SR1と次のブロックB2に対応するシフト信号SR2とが同時にローレベル(アクティブ)となる期間において、アクティブ(ハイレベル)となるサンプリング信号SAM1を生成する。ここで、シフト信号SR2はシフト信号SR1の次にアクティブとなる信号である。
【0014】
このように制御回路60を各画素回路Pに設けたのは以下の理由による。シフト信号SR1〜SR41は、信号線Ls1〜Ls41を介して画素ブロックB1〜B40に供給される。このため、信号線Ls1〜Ls41にノイズが重畳することがある。その主要因として領域A2における飛び込みノイズがある。領域A2において信号線Ls1〜Ls41はデータ信号線L1〜L89と交差しているので、その交差部分には浮遊容量が付随している。換言すれば、信号線Ls1〜Ls41はデータ信号線L1〜L89と交流的にカップリングしている。従って、データ信号D1〜D89の論理レベルが変化すると、信号線Ls1〜Ls41のノイズが重畳することがある。
【0015】
図3に示す例では、シフト信号SR1にノイズN1及びN2が重畳しており、シフト信号SR2にノイズN3及びN4が重畳している。仮に、NOR回路61を領域A3に設けて信号線Ls1〜Ls40を用いてサンプリング信号SAM1〜SAM40を伝送したとすると、サンプリング信号SAM1〜SAM40にノイズが重畳し、画素回路PXLが誤動作することになる。
しかしながら、本実施形態においては、領域A1にNOR回路61を配置したので、ノイズをマスクすることができる。即ち、NOR回路61は、隣接するシフト信号SR1及びSR2が同時にアクティブになった場合にのみサンプリング信号SAM1をアクティブにする。従って、シフト信号SR1に重畳したノイズN1及びN2はシフト信号SR2によってマスクされる一方、シフト信号SR2に重畳したノイズN3及びN4はシフト信号SR1によってマスクされる。
【0016】
NOR回路61は、シフト信号SR1及びシフト信号SR2が共にローレベル(アクティブ)となる時刻t2から時刻t3までの期間においてハイレベルとなるサンプリング信号SAM1を生成して、ラッチ回路70に供給する。ラッチ回路70は、トランスファーゲート71、インバータ72〜74、及びクロックドインバータ75を備える。時刻t1から時刻t2までの期間においては、シフト信号SR1がローレベルであるので、クロックドインバータ75は、ハイインピーダンス状態となる。また、サンプリング信号SAM1はローレベルであるため、トランスファーゲート71はオフ状態となる。この結果、ラッチ回路70の等価回路は、図4(A)に示すものとなる。
【0017】
次に、時刻t2から時刻t3では、シフト信号SR1はローレベルを維持するが、サンプリング信号SAM1はハイレベルとなる。このとき、クロックドインバータ75はハイインピーダンス状態を維持する一方、トランスファーゲート71はオン状態となる。この結果、ラッチ回路70の等価回路は、図4(B)に示すものとなり、データ信号D1の論理レベルが取り込まれる。
次に、時刻t4以降において、シフト信号SR1がハイレベルとなり、クロックドインバータ75は、インバータとして動作する。また、サンプリング信号SAM1はローレベルであるため、トランスファーゲート71はオフ状態となる。この結果、ラッチ回路70の等価回路は、図4(C)に示すものとなる。即ち、データ信号D1の取り込みが終了して、次の書き込みがあるまでデータ信号D1の論理レベルがラッチ回路70に記憶される。
【0018】
ラッチ回路70の出力信号は、バッファ回路80としてのインバータ82を介して供給回路90に供給される。供給回路90は、駆動トランジスタ93と制御トランジスタ94を備える。ノードQには、駆動トランジスタ93のゲート及び制御トランジスタ94のゲートが接続されており、インバータ82の出力端子はノードQに接続される。駆動トランジスタ93はPチャネル型のTFTで構成され、制御トランジスタはNチャネル型のTFTによって構成される。駆動トランジスタ93のドレインには第2高電位側電源信号VDDELが供給され、そのソースにはOLED素子100の陽極が接続される。OLED素子100の陰極には第2低電位側電源信号VSSELが供給される。制御トランジスタ94はオン状態において、OLED素子100を短絡する。
【0019】
ここで、ノードQの論理レベルがローレベルの場合、駆動トランジスタ93はオン状態となり、制御トランジスタ94はオフ状態となる。このとき、駆動電流がOLED素子100に供給され、OLED素子100が点灯する。一方、ノードQの論理レベルがハイレベルの場合、駆動トランジスタ93はオフ状態となり、制御トランジスタ94はオン状態となる。このとき、OLED素子100には駆動電流が供給されず、OLED素子100は消灯する。
【0020】
上述した供給回路90において、ノードQの論理レベルは、サンプル信号SAM1がアクティブになると変化することが許容される。そして、サンプル信号SAM1はブロックB1に属する他の画素回路Pにおいても同様に生成される。従って、ブロックB1に属する画素回路P1〜P89は、同時に書き込み動作を実行する。このことは、他のブロックB2〜B40についても同様である。つまり、データ信D1〜D89の書き込みは、サンプリング信号SAM1〜SAM40に従ってブロック単位で実行される。図3に示すようにサンプリング信号SAM1がアクティブになってから次にサンプリング信号SAM1がアクティブになるまでの期間が主走査期間となる。
【0021】
駆動トランジスタ93は、ON時の抵抗バラツキによるOLED素子100の輝度ばらつきを低減するために、OLED素子100の抵抗に対して駆動トランジスタ93のON時の抵抗を十分小さくする必要がある。駆動トランジスタのON時の抵抗を小さくするために、そのサイズは大きい必要がある。このため、駆動トランジスタ93のゲートには、十分なゲート電流を供給する必要がある。また、駆動トランジスタ93のゲート面積も大きくなるので、ゲート容量も大きくなる。仮に、駆動能力の低い回路でノードQを駆動すると、ゲート容量の影響をうけて、主走査期間内にノードQの電位が駆動トランジスタの閾値を越えないことも起こり得る。このような場合には、OLED素子100が、点灯すべき時間に消灯し、あるいは、消灯すべき時間に点灯することになり、画質劣化の要因になる。そこで、本実施形態においては、インバータ82を介してラッチ回路70に記憶したデータ信号D1をノードQに供給している。即ち、インバータ82は、反転回路として機能すると共に出力電流を増幅するバッファ回路として機能する。これにより、駆動トランジスタ93を十分駆動することが可能となる。
【0022】
図5にインバータ82の回路図を示す。インバータ82の駆動能力は、トランジスタ821および822のサイズによって定まる。この場合、トランジスタ821および822のサイズは駆動トランジスタ93のサイズより小さく、且つ、以下の条件を満たすように設定される。即ち、ノードQの信号波形の立ち上がり時間が、主走査期間よりも短くなるようにトランジスタ821および822のサイズを選定する。これにより、OLED素子100を確実に点灯させることができる。なお、この例では、バッファ回路としてインバータ82を用いたが、論理レベルが逆の場合には、インバータを2個直列に接続して構成してもよい。この場合、ノードQの信号波形の立ち上がり時間が、主走査期間よりも短くなるように最終段のトランジスタのサイズを選定すればよい。なお、トランジスタのサイズとは、ゲートの幅をW、ゲート長をLとしたとき、W/Lで与えられる。また、立ち上がり時間とは、図6に示すようにノードQの論理レベルが10%のレベルから90%のレベルに変化するまでの時間のことである。
【0023】
図7に論理用電源線La1及びLb1、並びに駆動用電源線La2及びLb2の具体的な構成を示す。この図に示すように駆動用電源線La2及びLb2は、各画素回路P1〜P89の供給回路90及びOLED素子100に接続されており、第2高電位側電源信号VDDEL及び第2低電位側電源信号VSSELを供給する。
【0024】
一方、論理用電源線La1は、供給端子Ta1において第1論理用電源線La11及び第2論理用電源線La12に分岐しており、また、論理用電源線Lb1は、供給端子Tb1において第1論理用電源線Lb11及び第2論理用電源線Lb12に分岐している。そして、第1論理用電源線La11及びLb11は、各画素回路P1〜P89の制御回路CTL及びラッチ回路70に接続されており、第2論理用電源線La12及びLb12は、各画素回路P1〜P89のバッファ回路80に接続されている。
【0025】
このように、論理用電源線La1及びLb1を分岐させて電源信号VHH及びVLLを供給したのは、以下の理由による。即ち、バッファ回路80には、ラッチ回路70の論理レベルが反転すると、そのタイミングで電流が流れる。論理レベルが反転するタイミングは、サンプリング信号SAM1〜SAM40が各々アクティブとなるタイミングに同期している。つまり、ある画素ブロックが選択されると、対応するサンプリング信号がアクティブとなるタイミングで、当該画素ブロックに属する各バッファ回路に電流が流れる。従って、サンプリング信号SAM1〜SAM40が各々アクティブとなるタイミングで大電流が流れることになる。仮に、第1高電位側電源信号VHH及び第1低電位側電源信号VLLを供給する電源線のインピーダンスが極めて低く、理想的であれば、バッファ回路80に大電流が流れたとしても第1高電位側電源信号VHH及び第1低電位側電源信号VLLの電位に変化はない。
【0026】
しかしながら、実際には、電源線に分布抵抗が存在する。このため、バッファ回路80に大電流が流れると、第1高電位側電源信号VHH及び第1低電位側電源信号VLLの電位が変化する。特に、本実施形態のように、横長のヘッド部10においては、電源線の距離が長くなり、その分布抵抗を無視することができない。このように第1高電位側電源信号VHH及び第1低電位側電源信号VLLの電位が変化すると、ラッチ回路70の記憶内容が書き換えられる可能性がある。そして、ラッチ回路70の記憶内容が一端書き換えられると、次の書込期間がくるまで誤った論理レベルがラッチ回路70に保持され、点灯すべきOLED素子100が消灯し、消灯すべきOLED素子100が点灯することになる。
【0027】
そこで、本実施形態においては、バッファ回路80とラッチ回路70の電源線を分離したのである。このように、論理用電源線La1及びLb1を分岐させて第1高電位側電源信号VHH及び第1低電位側電源信号VLLを供給すると、バッファ回路80において大電流が流れた場合に、第2論理用電源線La12及びLb12の電位が変動しても、第1論理用電源線La11及びLb11の電位変動を抑圧することができる。従って、ラッチ回路70の記憶内容が第1高電位側電源信号VHH及び第1低電位側電源信号VLLの変動によって書き換わることを防止することができる。これにより、印刷品質を大幅に向上させることができる。なお、分岐点の位置はヘッド部10の内部でも、電源回路40の内部でもどちらでも良い。
【0028】
ところで、電源線の幅は、集積密度を上げる観点からは狭いことが望ましく、第1高電位側電源信号VHH及び第1低電位側電源信号VLLの電位変動を抑圧する観点からは広いことが好ましい。上述したように論理用電源線La1及びLb1を分岐する場合には、第2論理用電源線La12及びLb12の電位変動をある程度、許容することができる。そこで、第1論理用電源線La11及びLb11の幅は、第2論理用電源線La12及びLb12の幅と比較して、広く設定することが好ましい。このように設定することによって、電源線に割り当てる面積を有効に活用して、ラッチ回路70の記憶内容を正確に保持することが可能となる。
【0029】
<発光装置の変形例>
次に、発光装置の変形例について説明する。
(1)変形例1
上述した発光装置においてバッファ回路80は、第2論理用電源線La12及びLb12に接続されており、これらを介して第1高電位側電源信号VHH及び第1低電位側電源信号VLLが供給されていたが、バッファ回路80に第2高電位側電源信号VDDEL及び第2低電位側電源信号VSSELを供給してもよい。但し、この場合には、バッファ回路80を駆動用電源線La2及びLb2に接続しても、第1高電位側電源信号VHH及び第1低電位側電源信号VLLの電位変動が駆動トランジスタ93及び制御トランジスタ94の閾値を越えないことが好ましい。
【0030】
(2)変形例2
上述した実施形態及び変形例1においては、画素回路Pにラッチ回路70を設けたが、ラッチ回路70の替わりに容量素子を用いて記憶手段を構成してもよい。
図9は変形例に係る画素回路Pの構成を示す回路図である。この図に示すように画素回路Pは、駆動トランジスタ93のゲートと第2高電位側電源VDDELとの間に容量素子76を備える。従って、サンプリング信号SAM1のアクティブ期間にデータ信号D1の論理レベルが容量素子76に書き込まれる一方、非アクティブ期間に書き込まれた論理レベルが保持されることになる。従って、容量素子76は記憶手段70’として作用する。
この場合にも、駆動トランジスタ93のゲートを制御するのはバッファ回路80として機能するインバータ82であるから、駆動トランジスタ93のオン・オフを確実に制御することが可能となる。
【0031】
<画像形成装置>
図10は、上述したヘッド部10を用いた画像形成装置の一例を示す縦断側面図である。この画像形成装置は、同様な構成の4個の有機ELアレイ露光ヘッド10K、10C、10M、10Yを、対応する同様な構成である4個の感光体ドラム(像担持体)110K、110C、110M、110Yの露光位置にそれぞれ配置したものであり、タンデム方式の画像形成装置として構成されている。有機ELアレイ露光ヘッド10K、10C、10M、10Yは上述したヘッド部10によって構成されている。
【0032】
図10に示すように、この画像形成装置は、駆動ローラ121と従動ローラ122が設けられており、図示矢印方向へ循環駆動される中間転写ベルト120を備えている。この中間転写ベルト120に対して所定間隔で配置された4個の像担持体としての外周面に感光層を有する感光体110K、110C、110M、110Yが配置される。前記符号の後に付加されたK、C、M、Yはそれぞれ黒、シアン、マゼンタ、イエローを意味し、それぞれ黒、シアン、マゼンタ、イエロー用の感光体であることを示す。他の部材についても同様である。感光体110K、110C、110M、110Yは、中間転写ベルト120の駆動と同期して回転駆動される。
【0033】
各感光体110(K、C、M、Y)の周囲には、それぞれ感光体110(K、C、M、Y)の外周面を一様に帯電させる帯電手段(コロナ帯電器)111(K、C、M、Y)と、この帯電手段111(K、C、M、Y)により一様に帯電させられた外周面を感光体110(K、C、M、Y)の回転に同期して順次ライン走査する本発明の上記のような有機ELアレイ露光ヘッド10(K、C、M、Y)が設けられている。
また、この有機ELアレイ露光ヘッド10(K、C、M、Y)で形成された静電潜像に現像剤であるトナーを付与して可視像(トナー像)とする現像装置114(K、C、M、Y)を有している。
【0034】
ここで、各有機ELアレイ露光ヘッド10(K、C、M、Y)は、有機ELアレイ露光ヘッド10(K、C、M、Y)のアレイ方向が感光体ドラム110(K、C、M、Y)の母線に沿うように設置される。そして、各有機ELアレイ露光ヘッド10(K、C、M、Y)の発光エナルギーピーク波長と、感光体110(K、C、M、Y)の感度ピーク波長とは略一致するように設定されている。
【0035】
現像装置114(K、C、M、Y)は、例えば、現像剤として非磁性一成分トナーを用いるもので、その一成分現像剤を例えば供給ローラで現像ローラヘ搬送し、現像ローラ表面に付着した現像剤の膜厚を規制ブレードで規制し、その現像ローラを感光体110(K、C、M、Y)に接触あるいは押厚させることにより、感光体110(K、C、M、Y)の電位レベルに応じて現像剤を付着させることによりトナー像として現像するものである。
【0036】
このような4色の単色トナー像形成ステーションにより形成された黒、シアン、マゼンタ、イエローの各トナー像は、中間転写ベルト120上に順次一次転写され、中間転写ベルト120上で順次重ね合わされてフルカラーとなる。ピックアップローラ103によって、給紙カセット101から1枚ずつ給送された記録媒体102は、二次転写ローラ126に送られる。中間転写ベルト120上のトナー像は、二次転写ローラ126において用紙等の記録媒体102に二次転写され、定着部である定着ローラ対127を通ることで記録媒体102上に定着される。この後、記録媒体102は、排紙ローラ対128によって、装置上部に形成された排紙トレイ上へ排出される。
このように、図9の画像形成装置は、書き込み手段として有機ELアレイを用いているので、レーザ走査光学系を用いた場合よりも、装置の小型化を図ることができる。
【0037】
次に、本発明に係る画像形成装置に係る他の実施の形態について説明する。
図11は、画像形成装置の縦断側面図である。図11において、画像形成装置には主要構成部材として、ロータリ構成の現像装置161、像担持体として機能する感光体ドラム165、有機ELアレイが設けられている露光ヘッド167、中間転写ベルト169、用紙搬送路174、定着器の加熱ローラ172、給紙トレイ178が設けられている。露光ヘッド167は上述したヘッド部10によって構成されている。
現像装置161は、現像ロータリ161aが軸161bを中心として反時計回り方向に回転する。現像ロータリ161aの内部は4分割されており、それぞれイエロー(Y)、シアン(C)、マゼンタ(M)、ブラック(K)の4色の像形成ユニットが設けられている。現像ローラ162a〜162dおよびトナー供給ローラ163a〜163は、前記4色の各像形成ユニットに各々配置されている。また、規制フレード164a〜164dによってトナーは所定の厚さに規制される。
【0038】
感光体ドラム165は、帯電器168によって帯電され、図示を省略した駆動モータ、例えばステップモータにより現像ローラ162aとは逆方向に駆動される。中間転写ベルト169は、従動ローラ170bと駆動ローラ170a間に張架されており、駆動ローラ170aが前記感光体ドラム165の駆動モータに連結されて、中間転写ベルトに動力を伝達している。当該駆動モータの駆動により、中間転写ベルト169の駆動ローラ170aは感光体ドラム165とは逆方向に回動される。
用紙搬送路174には、複数の搬送ローラと排紙ローラ対176などが設けられており、用紙を搬送する。中間転写ベルト169に担持されている片面の画像(トナー像)が、二次転写ローラ171の位置で用紙の片面に転写される。二次転写ローラ171は、クラッチにより中間転写ベルト169に離当接され、クラッチオンで中間転写ベルト169に当接されて用紙に画像が転写される。
【0039】
上記のようにして画像が転写された用紙は、次に、定着ヒータを有する定着器で定着処理がなされる。定着器には、加熱ローラ172、加圧ローラ173が設けられている。定着処理後の用紙は、排紙ローラ対176に引き込まれて矢印F方向に進行する。この状態から排紙ローラ対176が逆方向に回転すると、用紙は方向を反転して両面プリント用搬送路175を矢印G方向に進行する。用紙は、給紙トレイ178から、ピックアップローラ179によって1枚ずつ取り出されるようになっている。
用紙搬送路において、搬送ローラを駆動する駆動モータは、例えば低速のブラシレスモークが用いられる。また、中間転写ベルト169は色ずれ補正などが必要となるのでステップモータが用いられている。これらの各モータは、図示を省略している制御手段からの信号により制御される。
【0040】
図の状態で、イエロー(Y)の静電潜像が感光体ドラム165に形成され、現像ローラ128aに高電圧が印加されることにより、感光体ドラム165にはイエローの画像が形成される。イエローの裏側および表側の画像がすべて中間転写ベルト169に担持されると、現像ロータリ161aが90度回転する。
中間転写ベルト169は1回転して感光体ドラム165の位置に戻る。次にシアン(C)の2面の画像が感光体ドラム165に形成され、この画像が中間転写ベルト169に担持されているイエローの画像に重ねて担持される。以下、同様にして現像ロータリ161の90度回転、中間転写ベルト169への画像担持後の1回転処理が繰り返される。
【0041】
4色のカラー画像担持には中間転写ベルト169は4回転して、その後に更に回転位置が制御されて二次転写ローラ171の位置で用紙に画像を転写する。給紙トレー178から給紙された用紙を搬送路174で搬送し、二次転写ローラ171の位置で用紙の片面に前記カラー画像を転写する。片面に画像が転写された用紙は前記のように排紙ローラ対176で反転されて、搬送径路で待機している。その後、用紙は適宜のタイミングで二次転写ローラ171の位置に搬送されて、他面に前記カラー画像が転写される。ハウジング180には、排気ファン181が設けられている。
【0042】
なお、上述した発光装置を画像読取装置に適用してもよい。この画像読取装置は、対象物に光線を照射する発光部と、前記対象物によって反射された光線を読み取って画像信号を出力する読み取り部とを備え、上述した発光装置を前記発光部に用いたことを特徴とする。ここで、発光部が移動して読み取り部が固定であってもよいし、発光部と読み取り部が一体となって移動するもであってもよい。後者の場合には、読み取り部をTFTで構成し、読み取り部と発光部を1枚の基板上に形成してもよい。このような画像読取装置としては、スキャナやバーコードリーダーが該当する。
【図面の簡単な説明】
【0043】
【図1】本発明の発光装置の構成を示すブロック図である。
【図2】同装置の画素回路の回路図である。
【図3】同回路のタイミングチャートである。
【図4】同回路に用いるラッチ回路70の等価回路図である。
【図5】インバータの回路図である。
【図6】立ち上がり時間を説明するためのノードQの波形図である。
【図7】論理用電源線La1及びLb1、並びに駆動用電源線La2及びLb2の具体的な構成を示す説明図である。
【図8】変形例1に係る論理用電源線La1及びLb1、並びに駆動用電源線La2及びLb2の具体的な構成を示す説明図である。
【図9】変形例2に係る画素回路の回路図である。
【図10】画像形成装置の一例を示す縦断側面図である。
【図11】画像形成装置の他の例を示す縦断側面図である。
【符号の説明】
【0044】
10…発光装置(ヘッド部)、P1〜P89…画素回路、B1〜B40…画素ブロック、Ls1〜Ls41…信号線、CTL…制御回路、70…ラッチ回路、80…バッファ回路、90…供給回路、93…駆動トランジスタ、100…OLED素子、D1〜D89…データ信号、La1,Lb1…論理用電源線、La2,Lb2…駆動用電源線、La11,Lb11…第1論理用電源線、La12,Lb12…第2論理用電源線、100…OLED素子(発光素子)、110Y,110M,110C,110K…感光体。
【技術分野】
【0001】
本発明は、有機発光ダイオード素子のように電流の量に応じた大きさの光を発光する発光素子を用いた画素回路、発光装置、及び画像形成装置に関する。
【背景技術】
【0002】
近年、液晶素子に代わる次世代の発光デバイスとして、有機エレクトロルミネッセンス素子や発光ポリマー素子などと呼ばれる有機発光ダイオード(Organic Light Emitting Diode、以下適宜「OLED素子」と略称する)素子が注目されている。このOLED素子を1ラインに多数設けたラインヘッドを露光手段として用いる画像形成装置が開発されている。このようなラインヘッドでは、OLED素子の他、これを駆動するためのトランジスタを含む画素回路が複数配置される。例えば、特許文献1には1ラインのOLED素子からなるラインヘッドが開示されている。
ここで、複数の画素回路は一方向に配列され、共通配線を介して選択信号が供給されると共にマトリクス配線を介してデータ信号が供給される。そして、選択信号がアクティブになると、データ信号が画素回路に取り込まれる。
【特許文献1】特開平11−274569号公報(図2、段落番号0041〜0043)
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところで、駆動トランジスタのON時の抵抗のバラツキによるOLED素子の輝度のばらつきを低減するためには、OLED素子の抵抗に対して駆動トランジスタのON時の抵抗を十分小さくする必要がある。駆動トランジスタのON時の抵抗を小さくするためには、駆動トランジスタのサイズを大きくする必要がある。
しかしながら、駆動トランジスタのゲートに電流を供給する前段の駆動回路の駆動能力が低いと、駆動トランジスタを十分駆動することができない。駆動能力が足らない場合、ゲート電位を変化させるのに長時間を要することになる。このため、所定期間内に書き込みを終了させることができず、印刷品質の低下を招いていた。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、駆動トランジスタを十分駆動することが可能な画素回路、発光装置、及び画像形成装置を提供することにある。
【課題を解決するための手段】
【0004】
上述した課題を解決するため、本発明に係る画素回路は、駆動電流の大きさに応じた大きさの光を発光する発光素子と、前記発光素子に前記駆動電流を供給する駆動トランジスタと、前記発光素子の発光輝度を指示するデータ信号を書込期間に書き込んで記憶する記憶回路と、前記記憶手段の出力信号を前記駆動トランジスタに供給するバッファ回路と、を備える。
この発明によれば、記憶回路と駆動トランジスタとの間にバッファ回路を設けるので、駆動トランジスタのサイズが大きくても、駆動トランジスタを十分駆動することが可能となる。なお、発光素子には有機発光ダイオード、無機発光ダイオード等の発光ダイオードが含まれる。
【0005】
ここで、前記バッファ回路を構成するトランジスタのうち出力段に用いる出力トランジスタのサイズは、前記駆動トランジスタのサイズと比較して小さいことが好ましい。この場合には、バッファ回路の出力トランジスタのサイズが小さくなるので、回路面積が小さくなり、またバッファ回路の消費電流を削減することが可能となる。ここで、トランジスタのサイズとは、ゲートの幅をW、ゲート長をLとしたとき、W/Lで与えられる。
更に、前記出力トランジスタのサイズは、前記バッファ回路の出力信号の立ち上がり時間が、ある書込期間から次の書込期間までの時間よりも短くなるように設定されている、ことが好ましい。この場合には、駆動トランジスタのオン・オフを確実に制御することが可能となる。立ち上がり時間とは、出力信号のレベルが10%のレベルから90%のレベルに変化するまでの時間のことである。
加えて、前記バッファ回路をインバータで構成しても良い。この場合、駆動トランジスタは2値で制御されることになる。
【0006】
次に、本発明に係る発光装置は、上述した画素回路を複数備え、前記複数の画素回路へ前記データ信号を供給する複数のデータ線と、前記書込期間を指示する信号を前記記憶回路に供給する駆動回路と、を備える。この発明によれば、上述した画素回路を用いるので駆動トランジスタのサイズが大きくても、駆動トランジスタが誤動作しない。従って、発光素子の輝度のばらつきを防止して、発光品質を大幅に向上させることができる。
【0007】
上述した発光装置において、接続点において第1電源配線と第2電源配線に分岐し、電源信号を供給する主電源線を備え、前記第1電源配線は前記記憶回路の各々に接続され、前記第2電源配線は前記バッファ回路の各々に接続される、ことが好ましい。バッファ回路は、駆動トランジスタを駆動するため、大電流を流す必要がある。このため、電源信号の電位変動の要因となりえる。この発明によれば、記憶回路及びバッファ回路に供給する電源信号を、第1電源配線及び第2電源配線を用いるようにしたので、バッファ回路で消費される電流によって、記憶回路の電源信号の電位が変動することを低減させることができる。
ここで、前記第1電源配線の幅は前記第2電源配線の幅より広いことが好ましい。この場合には、記憶回路に供給される電源信号の電位変動を抑圧することができるので、記憶回路の誤動作をより一層低減して信頼性を向上させることができる。
また、前記バッファ回路は、前記駆動トランジスタが接続される電源線と同じ電源線と接続されてもよい。この場合にも、バッファ回路と記憶回路の電源を分離することが可能となる。なお、バッファ回路を駆動トランジスタが接続しても、電源信号の電位変動が駆動トランジスタの閾値を越えないことが好ましい。
【0008】
次に、本発明に係る画像形成装置は、光線の照射によって画像が形成される感光体と、前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、上述した発光装置を前記ヘッド部に用いることを特徴とする。この画像形成装置は、上述した発光装置をヘッド部に用いるので、感光体上に高品質の画像を形成することが可能となる。このような画像形成装置としては、プリンタ、コピー機、及び複合機が含まれ得る。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施形態について図面を参照して説明する。
<発光装置>
図1は、本発明の実施形態に係る発光装置の構成を示すブロック図である。この発光装置は、画像形成装置としてのプリンタのヘッド部10とその周辺回路から構成される。発光装置は、ヘッド部10の周辺回路として、転送制御回路20、画像処理回路30、及び電源回路40を備える。転送制御回路20は、開始パルス信号SPとクロック信号CLKを生成する。開始パルス信号SPは主走査期間の開始でアクティブとなる信号である。クロック信号CLKは、主走査の基準となる時間を与える。画像処理回路30は、パラレル形式のデータ信号D1〜D89を出力する。この例のデータ信号D1〜D89はOLED素子の点灯・消灯を指示する2値の信号である。電源回路40は、論理回路用の第1高電位側電源信号VHH及び第1低電位側電源信号VLLの他に第2高電位側電源信号VDDEL及び第2低電位側電源信号VSSELを生成する。
【0010】
ヘッド部10はライン型の光ヘッドであり、領域A1〜A3を備える。領域A1には、画素ブロックB1〜B40、論理用電源線La1及びLb1並びに駆動用電源線La2及びLb2が形成される。領域A2には、89本のデータ線L1〜L89とこれらに交差する信号線Ls1〜Ls40が形成される。領域A3にはシフトレジスタ50が形成される。画素ブロックB1〜B40はX方向に配列されている。また、データ線L1〜L89、、論理用電源線La1及びLb1、並びに駆動用電源線La2及びLb2は、X方向と平行に配設されている。
シフトレジスタ50は、複数の単位シフト回路(図示せず)を縦続接続して構成され、開始パルス信号SPをクロック信号CLKに従って順次シフトして、シフト信号SR1、SR2、…SR41を生成する。図2に示すように各シフト信号SR1〜SR41は、クロック信号CLKの一周期の期間だけアクティブとなる信号である。また、隣接するシフト信号のアクティブ期間はクロック信号CLKの1/2周期だけ重複する。
【0011】
シフト信号SR1〜SR41は、信号線Ls1〜Ls41を介して画素ブロックB1〜B40に供給される。画素ブロックB1〜B39の各々は89個の画素回路P1〜P89を含み、画素ブロックB40は73個の画素回路P1〜P73を含む。なお、画素回路P1〜P89は同一の構成である。以下の説明において、個々の画素回路を問題としない場合には、それらを単に画素回路Pと総称する。
論理用電源線La1の供給端子Ta1には第1高電位側電源信号VHHが供給される一方、論理用電源線Lb1の供給端子Tb1には第1低電位側電源信号VLLが供給される。駆動用電源線La2の供給端子Ta2には第2高電位側電源信号VDDELが供給される一方、電源線Lb2の供給端子Tb2には第2低電位側電源信号VSSELが供給される。各画素回路Pは論理用電源線La2及びLb2、並びに駆動用電源線La2及びLb2に接続されており、それらを介して各種の電源信号が供給される。供給端子Ta2及びTb2に最も近い画素ブロックはB1であり、最も遠い画素ブロックはB40である。
【0012】
図2に画素回路Pの詳細な構成を示し、図3にそのタイミングチャートを示す。なお、この画素回路Pは、1番目のブロックB1に属し、データ線L1に接続されているものとする。画素回路Pは、制御回路60、ラッチ回路70、バッファ回路80、供給回路90、及びOLED素子100を備える。制御回路60、ラッチ回路70、及びバッファ回路80には、第1高電位側電源信号VHH及び第1低電位側電源信号VLLが供給され、供給回路90及びOLED素子100には、第2高電位側電源信号VDDEL及び第2低電位側電源信号VSSELが供給される。
【0013】
制御回路60はシフトレジスタ10から供給されるシフト信号に基づいてサンプリング信号を生成する機能を有する。サンプリング信号は、データ信号をラッチ回路70に書き込む書込期間を指定する。この例の制御回路60は、NOR回路61によって構成される。NOR回路61は、当該ブロックB1に対応するシフト信号SR1と次のブロックB2に対応するシフト信号SR2とが同時にローレベル(アクティブ)となる期間において、アクティブ(ハイレベル)となるサンプリング信号SAM1を生成する。ここで、シフト信号SR2はシフト信号SR1の次にアクティブとなる信号である。
【0014】
このように制御回路60を各画素回路Pに設けたのは以下の理由による。シフト信号SR1〜SR41は、信号線Ls1〜Ls41を介して画素ブロックB1〜B40に供給される。このため、信号線Ls1〜Ls41にノイズが重畳することがある。その主要因として領域A2における飛び込みノイズがある。領域A2において信号線Ls1〜Ls41はデータ信号線L1〜L89と交差しているので、その交差部分には浮遊容量が付随している。換言すれば、信号線Ls1〜Ls41はデータ信号線L1〜L89と交流的にカップリングしている。従って、データ信号D1〜D89の論理レベルが変化すると、信号線Ls1〜Ls41のノイズが重畳することがある。
【0015】
図3に示す例では、シフト信号SR1にノイズN1及びN2が重畳しており、シフト信号SR2にノイズN3及びN4が重畳している。仮に、NOR回路61を領域A3に設けて信号線Ls1〜Ls40を用いてサンプリング信号SAM1〜SAM40を伝送したとすると、サンプリング信号SAM1〜SAM40にノイズが重畳し、画素回路PXLが誤動作することになる。
しかしながら、本実施形態においては、領域A1にNOR回路61を配置したので、ノイズをマスクすることができる。即ち、NOR回路61は、隣接するシフト信号SR1及びSR2が同時にアクティブになった場合にのみサンプリング信号SAM1をアクティブにする。従って、シフト信号SR1に重畳したノイズN1及びN2はシフト信号SR2によってマスクされる一方、シフト信号SR2に重畳したノイズN3及びN4はシフト信号SR1によってマスクされる。
【0016】
NOR回路61は、シフト信号SR1及びシフト信号SR2が共にローレベル(アクティブ)となる時刻t2から時刻t3までの期間においてハイレベルとなるサンプリング信号SAM1を生成して、ラッチ回路70に供給する。ラッチ回路70は、トランスファーゲート71、インバータ72〜74、及びクロックドインバータ75を備える。時刻t1から時刻t2までの期間においては、シフト信号SR1がローレベルであるので、クロックドインバータ75は、ハイインピーダンス状態となる。また、サンプリング信号SAM1はローレベルであるため、トランスファーゲート71はオフ状態となる。この結果、ラッチ回路70の等価回路は、図4(A)に示すものとなる。
【0017】
次に、時刻t2から時刻t3では、シフト信号SR1はローレベルを維持するが、サンプリング信号SAM1はハイレベルとなる。このとき、クロックドインバータ75はハイインピーダンス状態を維持する一方、トランスファーゲート71はオン状態となる。この結果、ラッチ回路70の等価回路は、図4(B)に示すものとなり、データ信号D1の論理レベルが取り込まれる。
次に、時刻t4以降において、シフト信号SR1がハイレベルとなり、クロックドインバータ75は、インバータとして動作する。また、サンプリング信号SAM1はローレベルであるため、トランスファーゲート71はオフ状態となる。この結果、ラッチ回路70の等価回路は、図4(C)に示すものとなる。即ち、データ信号D1の取り込みが終了して、次の書き込みがあるまでデータ信号D1の論理レベルがラッチ回路70に記憶される。
【0018】
ラッチ回路70の出力信号は、バッファ回路80としてのインバータ82を介して供給回路90に供給される。供給回路90は、駆動トランジスタ93と制御トランジスタ94を備える。ノードQには、駆動トランジスタ93のゲート及び制御トランジスタ94のゲートが接続されており、インバータ82の出力端子はノードQに接続される。駆動トランジスタ93はPチャネル型のTFTで構成され、制御トランジスタはNチャネル型のTFTによって構成される。駆動トランジスタ93のドレインには第2高電位側電源信号VDDELが供給され、そのソースにはOLED素子100の陽極が接続される。OLED素子100の陰極には第2低電位側電源信号VSSELが供給される。制御トランジスタ94はオン状態において、OLED素子100を短絡する。
【0019】
ここで、ノードQの論理レベルがローレベルの場合、駆動トランジスタ93はオン状態となり、制御トランジスタ94はオフ状態となる。このとき、駆動電流がOLED素子100に供給され、OLED素子100が点灯する。一方、ノードQの論理レベルがハイレベルの場合、駆動トランジスタ93はオフ状態となり、制御トランジスタ94はオン状態となる。このとき、OLED素子100には駆動電流が供給されず、OLED素子100は消灯する。
【0020】
上述した供給回路90において、ノードQの論理レベルは、サンプル信号SAM1がアクティブになると変化することが許容される。そして、サンプル信号SAM1はブロックB1に属する他の画素回路Pにおいても同様に生成される。従って、ブロックB1に属する画素回路P1〜P89は、同時に書き込み動作を実行する。このことは、他のブロックB2〜B40についても同様である。つまり、データ信D1〜D89の書き込みは、サンプリング信号SAM1〜SAM40に従ってブロック単位で実行される。図3に示すようにサンプリング信号SAM1がアクティブになってから次にサンプリング信号SAM1がアクティブになるまでの期間が主走査期間となる。
【0021】
駆動トランジスタ93は、ON時の抵抗バラツキによるOLED素子100の輝度ばらつきを低減するために、OLED素子100の抵抗に対して駆動トランジスタ93のON時の抵抗を十分小さくする必要がある。駆動トランジスタのON時の抵抗を小さくするために、そのサイズは大きい必要がある。このため、駆動トランジスタ93のゲートには、十分なゲート電流を供給する必要がある。また、駆動トランジスタ93のゲート面積も大きくなるので、ゲート容量も大きくなる。仮に、駆動能力の低い回路でノードQを駆動すると、ゲート容量の影響をうけて、主走査期間内にノードQの電位が駆動トランジスタの閾値を越えないことも起こり得る。このような場合には、OLED素子100が、点灯すべき時間に消灯し、あるいは、消灯すべき時間に点灯することになり、画質劣化の要因になる。そこで、本実施形態においては、インバータ82を介してラッチ回路70に記憶したデータ信号D1をノードQに供給している。即ち、インバータ82は、反転回路として機能すると共に出力電流を増幅するバッファ回路として機能する。これにより、駆動トランジスタ93を十分駆動することが可能となる。
【0022】
図5にインバータ82の回路図を示す。インバータ82の駆動能力は、トランジスタ821および822のサイズによって定まる。この場合、トランジスタ821および822のサイズは駆動トランジスタ93のサイズより小さく、且つ、以下の条件を満たすように設定される。即ち、ノードQの信号波形の立ち上がり時間が、主走査期間よりも短くなるようにトランジスタ821および822のサイズを選定する。これにより、OLED素子100を確実に点灯させることができる。なお、この例では、バッファ回路としてインバータ82を用いたが、論理レベルが逆の場合には、インバータを2個直列に接続して構成してもよい。この場合、ノードQの信号波形の立ち上がり時間が、主走査期間よりも短くなるように最終段のトランジスタのサイズを選定すればよい。なお、トランジスタのサイズとは、ゲートの幅をW、ゲート長をLとしたとき、W/Lで与えられる。また、立ち上がり時間とは、図6に示すようにノードQの論理レベルが10%のレベルから90%のレベルに変化するまでの時間のことである。
【0023】
図7に論理用電源線La1及びLb1、並びに駆動用電源線La2及びLb2の具体的な構成を示す。この図に示すように駆動用電源線La2及びLb2は、各画素回路P1〜P89の供給回路90及びOLED素子100に接続されており、第2高電位側電源信号VDDEL及び第2低電位側電源信号VSSELを供給する。
【0024】
一方、論理用電源線La1は、供給端子Ta1において第1論理用電源線La11及び第2論理用電源線La12に分岐しており、また、論理用電源線Lb1は、供給端子Tb1において第1論理用電源線Lb11及び第2論理用電源線Lb12に分岐している。そして、第1論理用電源線La11及びLb11は、各画素回路P1〜P89の制御回路CTL及びラッチ回路70に接続されており、第2論理用電源線La12及びLb12は、各画素回路P1〜P89のバッファ回路80に接続されている。
【0025】
このように、論理用電源線La1及びLb1を分岐させて電源信号VHH及びVLLを供給したのは、以下の理由による。即ち、バッファ回路80には、ラッチ回路70の論理レベルが反転すると、そのタイミングで電流が流れる。論理レベルが反転するタイミングは、サンプリング信号SAM1〜SAM40が各々アクティブとなるタイミングに同期している。つまり、ある画素ブロックが選択されると、対応するサンプリング信号がアクティブとなるタイミングで、当該画素ブロックに属する各バッファ回路に電流が流れる。従って、サンプリング信号SAM1〜SAM40が各々アクティブとなるタイミングで大電流が流れることになる。仮に、第1高電位側電源信号VHH及び第1低電位側電源信号VLLを供給する電源線のインピーダンスが極めて低く、理想的であれば、バッファ回路80に大電流が流れたとしても第1高電位側電源信号VHH及び第1低電位側電源信号VLLの電位に変化はない。
【0026】
しかしながら、実際には、電源線に分布抵抗が存在する。このため、バッファ回路80に大電流が流れると、第1高電位側電源信号VHH及び第1低電位側電源信号VLLの電位が変化する。特に、本実施形態のように、横長のヘッド部10においては、電源線の距離が長くなり、その分布抵抗を無視することができない。このように第1高電位側電源信号VHH及び第1低電位側電源信号VLLの電位が変化すると、ラッチ回路70の記憶内容が書き換えられる可能性がある。そして、ラッチ回路70の記憶内容が一端書き換えられると、次の書込期間がくるまで誤った論理レベルがラッチ回路70に保持され、点灯すべきOLED素子100が消灯し、消灯すべきOLED素子100が点灯することになる。
【0027】
そこで、本実施形態においては、バッファ回路80とラッチ回路70の電源線を分離したのである。このように、論理用電源線La1及びLb1を分岐させて第1高電位側電源信号VHH及び第1低電位側電源信号VLLを供給すると、バッファ回路80において大電流が流れた場合に、第2論理用電源線La12及びLb12の電位が変動しても、第1論理用電源線La11及びLb11の電位変動を抑圧することができる。従って、ラッチ回路70の記憶内容が第1高電位側電源信号VHH及び第1低電位側電源信号VLLの変動によって書き換わることを防止することができる。これにより、印刷品質を大幅に向上させることができる。なお、分岐点の位置はヘッド部10の内部でも、電源回路40の内部でもどちらでも良い。
【0028】
ところで、電源線の幅は、集積密度を上げる観点からは狭いことが望ましく、第1高電位側電源信号VHH及び第1低電位側電源信号VLLの電位変動を抑圧する観点からは広いことが好ましい。上述したように論理用電源線La1及びLb1を分岐する場合には、第2論理用電源線La12及びLb12の電位変動をある程度、許容することができる。そこで、第1論理用電源線La11及びLb11の幅は、第2論理用電源線La12及びLb12の幅と比較して、広く設定することが好ましい。このように設定することによって、電源線に割り当てる面積を有効に活用して、ラッチ回路70の記憶内容を正確に保持することが可能となる。
【0029】
<発光装置の変形例>
次に、発光装置の変形例について説明する。
(1)変形例1
上述した発光装置においてバッファ回路80は、第2論理用電源線La12及びLb12に接続されており、これらを介して第1高電位側電源信号VHH及び第1低電位側電源信号VLLが供給されていたが、バッファ回路80に第2高電位側電源信号VDDEL及び第2低電位側電源信号VSSELを供給してもよい。但し、この場合には、バッファ回路80を駆動用電源線La2及びLb2に接続しても、第1高電位側電源信号VHH及び第1低電位側電源信号VLLの電位変動が駆動トランジスタ93及び制御トランジスタ94の閾値を越えないことが好ましい。
【0030】
(2)変形例2
上述した実施形態及び変形例1においては、画素回路Pにラッチ回路70を設けたが、ラッチ回路70の替わりに容量素子を用いて記憶手段を構成してもよい。
図9は変形例に係る画素回路Pの構成を示す回路図である。この図に示すように画素回路Pは、駆動トランジスタ93のゲートと第2高電位側電源VDDELとの間に容量素子76を備える。従って、サンプリング信号SAM1のアクティブ期間にデータ信号D1の論理レベルが容量素子76に書き込まれる一方、非アクティブ期間に書き込まれた論理レベルが保持されることになる。従って、容量素子76は記憶手段70’として作用する。
この場合にも、駆動トランジスタ93のゲートを制御するのはバッファ回路80として機能するインバータ82であるから、駆動トランジスタ93のオン・オフを確実に制御することが可能となる。
【0031】
<画像形成装置>
図10は、上述したヘッド部10を用いた画像形成装置の一例を示す縦断側面図である。この画像形成装置は、同様な構成の4個の有機ELアレイ露光ヘッド10K、10C、10M、10Yを、対応する同様な構成である4個の感光体ドラム(像担持体)110K、110C、110M、110Yの露光位置にそれぞれ配置したものであり、タンデム方式の画像形成装置として構成されている。有機ELアレイ露光ヘッド10K、10C、10M、10Yは上述したヘッド部10によって構成されている。
【0032】
図10に示すように、この画像形成装置は、駆動ローラ121と従動ローラ122が設けられており、図示矢印方向へ循環駆動される中間転写ベルト120を備えている。この中間転写ベルト120に対して所定間隔で配置された4個の像担持体としての外周面に感光層を有する感光体110K、110C、110M、110Yが配置される。前記符号の後に付加されたK、C、M、Yはそれぞれ黒、シアン、マゼンタ、イエローを意味し、それぞれ黒、シアン、マゼンタ、イエロー用の感光体であることを示す。他の部材についても同様である。感光体110K、110C、110M、110Yは、中間転写ベルト120の駆動と同期して回転駆動される。
【0033】
各感光体110(K、C、M、Y)の周囲には、それぞれ感光体110(K、C、M、Y)の外周面を一様に帯電させる帯電手段(コロナ帯電器)111(K、C、M、Y)と、この帯電手段111(K、C、M、Y)により一様に帯電させられた外周面を感光体110(K、C、M、Y)の回転に同期して順次ライン走査する本発明の上記のような有機ELアレイ露光ヘッド10(K、C、M、Y)が設けられている。
また、この有機ELアレイ露光ヘッド10(K、C、M、Y)で形成された静電潜像に現像剤であるトナーを付与して可視像(トナー像)とする現像装置114(K、C、M、Y)を有している。
【0034】
ここで、各有機ELアレイ露光ヘッド10(K、C、M、Y)は、有機ELアレイ露光ヘッド10(K、C、M、Y)のアレイ方向が感光体ドラム110(K、C、M、Y)の母線に沿うように設置される。そして、各有機ELアレイ露光ヘッド10(K、C、M、Y)の発光エナルギーピーク波長と、感光体110(K、C、M、Y)の感度ピーク波長とは略一致するように設定されている。
【0035】
現像装置114(K、C、M、Y)は、例えば、現像剤として非磁性一成分トナーを用いるもので、その一成分現像剤を例えば供給ローラで現像ローラヘ搬送し、現像ローラ表面に付着した現像剤の膜厚を規制ブレードで規制し、その現像ローラを感光体110(K、C、M、Y)に接触あるいは押厚させることにより、感光体110(K、C、M、Y)の電位レベルに応じて現像剤を付着させることによりトナー像として現像するものである。
【0036】
このような4色の単色トナー像形成ステーションにより形成された黒、シアン、マゼンタ、イエローの各トナー像は、中間転写ベルト120上に順次一次転写され、中間転写ベルト120上で順次重ね合わされてフルカラーとなる。ピックアップローラ103によって、給紙カセット101から1枚ずつ給送された記録媒体102は、二次転写ローラ126に送られる。中間転写ベルト120上のトナー像は、二次転写ローラ126において用紙等の記録媒体102に二次転写され、定着部である定着ローラ対127を通ることで記録媒体102上に定着される。この後、記録媒体102は、排紙ローラ対128によって、装置上部に形成された排紙トレイ上へ排出される。
このように、図9の画像形成装置は、書き込み手段として有機ELアレイを用いているので、レーザ走査光学系を用いた場合よりも、装置の小型化を図ることができる。
【0037】
次に、本発明に係る画像形成装置に係る他の実施の形態について説明する。
図11は、画像形成装置の縦断側面図である。図11において、画像形成装置には主要構成部材として、ロータリ構成の現像装置161、像担持体として機能する感光体ドラム165、有機ELアレイが設けられている露光ヘッド167、中間転写ベルト169、用紙搬送路174、定着器の加熱ローラ172、給紙トレイ178が設けられている。露光ヘッド167は上述したヘッド部10によって構成されている。
現像装置161は、現像ロータリ161aが軸161bを中心として反時計回り方向に回転する。現像ロータリ161aの内部は4分割されており、それぞれイエロー(Y)、シアン(C)、マゼンタ(M)、ブラック(K)の4色の像形成ユニットが設けられている。現像ローラ162a〜162dおよびトナー供給ローラ163a〜163は、前記4色の各像形成ユニットに各々配置されている。また、規制フレード164a〜164dによってトナーは所定の厚さに規制される。
【0038】
感光体ドラム165は、帯電器168によって帯電され、図示を省略した駆動モータ、例えばステップモータにより現像ローラ162aとは逆方向に駆動される。中間転写ベルト169は、従動ローラ170bと駆動ローラ170a間に張架されており、駆動ローラ170aが前記感光体ドラム165の駆動モータに連結されて、中間転写ベルトに動力を伝達している。当該駆動モータの駆動により、中間転写ベルト169の駆動ローラ170aは感光体ドラム165とは逆方向に回動される。
用紙搬送路174には、複数の搬送ローラと排紙ローラ対176などが設けられており、用紙を搬送する。中間転写ベルト169に担持されている片面の画像(トナー像)が、二次転写ローラ171の位置で用紙の片面に転写される。二次転写ローラ171は、クラッチにより中間転写ベルト169に離当接され、クラッチオンで中間転写ベルト169に当接されて用紙に画像が転写される。
【0039】
上記のようにして画像が転写された用紙は、次に、定着ヒータを有する定着器で定着処理がなされる。定着器には、加熱ローラ172、加圧ローラ173が設けられている。定着処理後の用紙は、排紙ローラ対176に引き込まれて矢印F方向に進行する。この状態から排紙ローラ対176が逆方向に回転すると、用紙は方向を反転して両面プリント用搬送路175を矢印G方向に進行する。用紙は、給紙トレイ178から、ピックアップローラ179によって1枚ずつ取り出されるようになっている。
用紙搬送路において、搬送ローラを駆動する駆動モータは、例えば低速のブラシレスモークが用いられる。また、中間転写ベルト169は色ずれ補正などが必要となるのでステップモータが用いられている。これらの各モータは、図示を省略している制御手段からの信号により制御される。
【0040】
図の状態で、イエロー(Y)の静電潜像が感光体ドラム165に形成され、現像ローラ128aに高電圧が印加されることにより、感光体ドラム165にはイエローの画像が形成される。イエローの裏側および表側の画像がすべて中間転写ベルト169に担持されると、現像ロータリ161aが90度回転する。
中間転写ベルト169は1回転して感光体ドラム165の位置に戻る。次にシアン(C)の2面の画像が感光体ドラム165に形成され、この画像が中間転写ベルト169に担持されているイエローの画像に重ねて担持される。以下、同様にして現像ロータリ161の90度回転、中間転写ベルト169への画像担持後の1回転処理が繰り返される。
【0041】
4色のカラー画像担持には中間転写ベルト169は4回転して、その後に更に回転位置が制御されて二次転写ローラ171の位置で用紙に画像を転写する。給紙トレー178から給紙された用紙を搬送路174で搬送し、二次転写ローラ171の位置で用紙の片面に前記カラー画像を転写する。片面に画像が転写された用紙は前記のように排紙ローラ対176で反転されて、搬送径路で待機している。その後、用紙は適宜のタイミングで二次転写ローラ171の位置に搬送されて、他面に前記カラー画像が転写される。ハウジング180には、排気ファン181が設けられている。
【0042】
なお、上述した発光装置を画像読取装置に適用してもよい。この画像読取装置は、対象物に光線を照射する発光部と、前記対象物によって反射された光線を読み取って画像信号を出力する読み取り部とを備え、上述した発光装置を前記発光部に用いたことを特徴とする。ここで、発光部が移動して読み取り部が固定であってもよいし、発光部と読み取り部が一体となって移動するもであってもよい。後者の場合には、読み取り部をTFTで構成し、読み取り部と発光部を1枚の基板上に形成してもよい。このような画像読取装置としては、スキャナやバーコードリーダーが該当する。
【図面の簡単な説明】
【0043】
【図1】本発明の発光装置の構成を示すブロック図である。
【図2】同装置の画素回路の回路図である。
【図3】同回路のタイミングチャートである。
【図4】同回路に用いるラッチ回路70の等価回路図である。
【図5】インバータの回路図である。
【図6】立ち上がり時間を説明するためのノードQの波形図である。
【図7】論理用電源線La1及びLb1、並びに駆動用電源線La2及びLb2の具体的な構成を示す説明図である。
【図8】変形例1に係る論理用電源線La1及びLb1、並びに駆動用電源線La2及びLb2の具体的な構成を示す説明図である。
【図9】変形例2に係る画素回路の回路図である。
【図10】画像形成装置の一例を示す縦断側面図である。
【図11】画像形成装置の他の例を示す縦断側面図である。
【符号の説明】
【0044】
10…発光装置(ヘッド部)、P1〜P89…画素回路、B1〜B40…画素ブロック、Ls1〜Ls41…信号線、CTL…制御回路、70…ラッチ回路、80…バッファ回路、90…供給回路、93…駆動トランジスタ、100…OLED素子、D1〜D89…データ信号、La1,Lb1…論理用電源線、La2,Lb2…駆動用電源線、La11,Lb11…第1論理用電源線、La12,Lb12…第2論理用電源線、100…OLED素子(発光素子)、110Y,110M,110C,110K…感光体。
【特許請求の範囲】
【請求項1】
駆動電流の大きさに応じた大きさの光を発光する発光素子と、
前記発光素子に前記駆動電流を供給する駆動トランジスタと、
前記発光素子の発光輝度を指示するデータ信号を書込期間に書き込んで記憶する記憶回路と、
前記記憶手段の出力信号を前記駆動トランジスタに供給するバッファ回路と、
を備える画素回路。
【請求項2】
前記バッファ回路を構成するトランジスタのうち出力段に用いる出力トランジスタのサイズは、前記駆動トランジスタのサイズと比較して小さい、
ことを特徴とする請求項1に記載の画素回路。
【請求項3】
前記出力トランジスタのサイズは、前記バッファ回路の出力信号の立ち上がり時間が、ある書込期間から次の書込期間までの時間よりも短くなるように設定されている、
ことを特徴とする請求項2に記載の画素回路。
【請求項4】
前記バッファ回路はインバータで構成されることを特徴とする請求項1または2に記載の画素回路。
【請求項5】
請求項1乃至4のうちいずれか1項に記載の画素回路を複数備え、
前記複数の画素回路へ前記データ信号を供給する複数のデータ線と、
前記書込期間を指示する信号を前記記憶回路に供給する駆動回路と、
を備える発光装置。
【請求項6】
接続点において第1電源配線と第2電源配線に分岐し、電源信号を供給する主電源線を備え、
前記第1電源配線は前記記憶回路の各々に接続され、
前記第2電源配線は前記バッファ回路の各々に接続される、
ことを特徴とする請求項5に記載の発光装置。
【請求項7】
前記第1電源配線の幅は前記第2電源配線の幅より広いことを特徴とする請求項6に記載の発光装置。
【請求項8】
前記バッファ回路は、前記駆動トランジスタが接続される電源線と同じ電源線と接続されることを特徴とする請求項5に記載の発光装置。
【請求項9】
光線の照射によって画像が形成される感光体と、
前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、
請求項5乃至8のうちいずれか1項に記載の発光装置を前記ヘッド部に用いたことを特徴とする画像形成装置。
【請求項1】
駆動電流の大きさに応じた大きさの光を発光する発光素子と、
前記発光素子に前記駆動電流を供給する駆動トランジスタと、
前記発光素子の発光輝度を指示するデータ信号を書込期間に書き込んで記憶する記憶回路と、
前記記憶手段の出力信号を前記駆動トランジスタに供給するバッファ回路と、
を備える画素回路。
【請求項2】
前記バッファ回路を構成するトランジスタのうち出力段に用いる出力トランジスタのサイズは、前記駆動トランジスタのサイズと比較して小さい、
ことを特徴とする請求項1に記載の画素回路。
【請求項3】
前記出力トランジスタのサイズは、前記バッファ回路の出力信号の立ち上がり時間が、ある書込期間から次の書込期間までの時間よりも短くなるように設定されている、
ことを特徴とする請求項2に記載の画素回路。
【請求項4】
前記バッファ回路はインバータで構成されることを特徴とする請求項1または2に記載の画素回路。
【請求項5】
請求項1乃至4のうちいずれか1項に記載の画素回路を複数備え、
前記複数の画素回路へ前記データ信号を供給する複数のデータ線と、
前記書込期間を指示する信号を前記記憶回路に供給する駆動回路と、
を備える発光装置。
【請求項6】
接続点において第1電源配線と第2電源配線に分岐し、電源信号を供給する主電源線を備え、
前記第1電源配線は前記記憶回路の各々に接続され、
前記第2電源配線は前記バッファ回路の各々に接続される、
ことを特徴とする請求項5に記載の発光装置。
【請求項7】
前記第1電源配線の幅は前記第2電源配線の幅より広いことを特徴とする請求項6に記載の発光装置。
【請求項8】
前記バッファ回路は、前記駆動トランジスタが接続される電源線と同じ電源線と接続されることを特徴とする請求項5に記載の発光装置。
【請求項9】
光線の照射によって画像が形成される感光体と、
前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、
請求項5乃至8のうちいずれか1項に記載の発光装置を前記ヘッド部に用いたことを特徴とする画像形成装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2006−95812(P2006−95812A)
【公開日】平成18年4月13日(2006.4.13)
【国際特許分類】
【出願番号】特願2004−283644(P2004−283644)
【出願日】平成16年9月29日(2004.9.29)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成18年4月13日(2006.4.13)
【国際特許分類】
【出願日】平成16年9月29日(2004.9.29)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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