異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造および方法
【課題】異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造、方法などを提示すること。
【解決手段】このMOSFET回路は、コンタクト線(500、1300)と、コンタクト線(500、1300)の近くに位置するゲート(310、1210)とを含む。コンタクト線(500、1300)は、ゲート(310、1210)の高さよりも低い高さを含む。このMOSFET回路はさらに、ゲート(310、1210)の近くに位置するゲート・スペーサ(710、715、1610、1615)を含み、コンタクト線(500、1300)とゲート(310、1210)との間のコンタクト線(500、1300)の近くに位置するコンタクト線スペーサを含まない。
【解決手段】このMOSFET回路は、コンタクト線(500、1300)と、コンタクト線(500、1300)の近くに位置するゲート(310、1210)とを含む。コンタクト線(500、1300)は、ゲート(310、1210)の高さよりも低い高さを含む。このMOSFET回路はさらに、ゲート(310、1210)の近くに位置するゲート・スペーサ(710、715、1610、1615)を含み、コンタクト線(500、1300)とゲート(310、1210)との間のコンタクト線(500、1300)の近くに位置するコンタクト線スペーサを含まない。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書の実施形態は、異なる高さのコンタクト線(contact line)を有する高密度MOSFET回路を製造するための構造、方法などを提示する。
【背景技術】
【0002】
金属酸化物半導体電界効果トランジスタ(MOSFET)は、チャネル内の電圧を電気的に変化させて、チャネルに沿った電荷キャリア(電子または正孔)の流れを制御することによって動作する、特別なタイプの電界効果トランジスタ(FET)である。電荷キャリアは、ソースからチャネルに入り、ドレインを通って出ていく。チャネル内の電荷キャリアの流れは、ソースとドレインの間に物理的に位置し、極めて薄い金属酸化物層によってチャネルから絶縁された電極、すなわちゲートにかかる電圧によって制御される。
【0003】
MOSFETが機能することができる方式は2つある。第1の方式はデプレッション・モードとして知られている。ゲートに電圧がかかっていないとき、チャネルはその最大コンダクタンスを示す。ゲート上の電圧が(チャネルがP型半導体材料でできているのか、またはN型半導体材料でできているのに応じて正または負の方向に)増大するにつれ、チャネルの導電率は低下する。MOSFETが動作することができる第2の方式はエンハンスメント・モードと呼ばれる。ゲートに電圧がかかっていないとき、導電性のチャネルは実質的になく、デバイスは導通しない。導電性のチャネルは、ゲートに電圧を印加することによって生み出される。ゲート電圧が大きいほど、デバイスの導通は良好になる。
【0004】
MOSFETは、従来の接合型FETすなわちJFETに優るいくつかの利点を有する。ゲートがチャネルから電気的に絶縁されるため、ゲート電圧にかかわらず(ゲート電圧が、金属酸化物層の物理的な破壊を引き起こすほど大きくならない限り)、ゲートとチャネルの間には電流がまったく/少ししか流れない。したがって、MOSFETは事実上無限のインピーダンスを有する。MOSFET回路がパワー増幅器に対して有効なのはこのためである。MOSFET回路は高速スイッチング用途にもよく適している。一部の集積回路(IC)はごく小さなMOSFET回路を含み、コンピュータ、サーバなどの高性能ICで使用されている。
【0005】
その利点にもかかわらず、MOSFET回路は、半導体デバイスの精力的なスケールダウンにより、ソースおよびドレインの遮断(blockage)を生じやすい。具体的には、MOSFET回路のソースおよびドレイン領域はますますより小さくなっており、これが、スペーサによるソースおよびドレイン領域の遮断につながる可能性がある。スペーサは、ゲート・コンタクトならびにソースおよびドレイン・コンタクトを分離する働きをするMOSFET回路の必須の構成要素である。加えて、スペーサはさらにゲート・スタックの側壁を不活性化する。しかし、スペーサは常に有効というわけではなく、場合によっては欠点も有する。例えば、異なるデバイスを接続するコンタクト線としてゲート・スタックがしばしば使用される。コンタクト線上のスペーサは、接触させる必要があるデバイスとコンタクト線との間にコンタクトを形成する困難を増大させる可能性がある。さらに、これらの望ましくないスペーサは空間を占有し、それによってICの密度を低減させる。これによってICの製造コストは増大する。したがって、異なる高さのコンタクト線を有し、スペーサによるコンタクト領域の遮断が回避される高密度MOSFET回路を製造するための構造、方法などが求められていることは容易に明らかである。この場合には、望ましくないスペーサを回避して、空間を節約しまたはIC設計のコストを低減させることができる。
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造、及び方法などを提示する。
【課題を解決するための手段】
【0007】
このMOSFET回路は、コンタクト線と、コンタクト線の近くに(proximate)位置する第1のゲート層と、第1のゲート層の上に位置する少なくとも1つの後続のゲート層とを含む。コンタクト線は、第1のゲート層と後続のゲート層(1つまたは複数)とを合わせた高さよりも低い高さを含む。このMOSFET回路はさらに、ゲート層の近くに位置するゲート・スペーサと、コンタクト線の近くに位置する単一の小さなコンタクト線スペーサとを含む(または場合によってはコンタクト線スペーサを含まない)。ゲート・スペーサはコンタクト線スペーサよりも高く、かつ厚い。
【0008】
MOSFET回路を製造するこの方法は、第1のゲート層を形成し、第1のゲート層の上に少なくとも1つの後続のゲート層を形成することによって、ゲートを形成することを含む。さらに、第1のゲート層の形成中にコンタクト線を形成する。すなわち、コンタクト線と第1のゲート層とを同時に形成する。具体的には、ゲートおよびコンタクト線は、ポリシリコン層に、コンタクト線およびゲートのパターンを形成し、続いてゲートを保護することによって形成することができる。次いで、コンタクト線の所望の高さまでコンタクト線にドープすることによって、ドープされた部分を生成し、続いてこのドープされた部分をエッチングする。
【0009】
あるいは、ゲートおよびコンタクト線は、基板の上に第1のポリシリコン層を付着させ、第1のポリシリコン層の上にシリコン・ゲルマニウム層を付着させ、シリコン・ゲルマニウム層の上に第2のポリシリコン層を付着させることによって形成することができる。次に、第1のポリシリコン層、シリコン・ゲルマニウム層および第2のポリシリコン層をパターン形成して、コンタクト線スタックおよびゲート・スタックを形成する。これに続いて、ゲート・スタックを保護し、コンタクト線スタックから第2のポリシリコンおよびシリコン・ゲルマニウム層を除去する。したがって、コンタクト線はゲートの近くに形成され、コンタクト線はゲートよりも低い。
【0010】
次に、この方法は、ゲートの近くに第1のスペーサを形成し、コンタクト線の近くに、第1のスペーサよりも低く、かつ薄い第2のスペーサを形成する。続いて、第2のスペーサのうちの被保存スペーサ(preserved spacer)を第2のスペーサから保護し、第1のスペーサを保護し、MOSFET回路をエッチングすることによって、第2のスペーサのうちの1つのスペーサを除去する。
【0011】
したがって、本発明の実施形態は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造および方法を提供する。具体的には、スペーサの高さとスペーサの厚さの両方を低減させるために、より低いコンタクト線が使用される。これによって、バイア・ホールのエッチングをスペーサが妨げる可能性が低下する。ポリシリコン・コンタクト線上のスペーサは、バイア・コンタクトの障害となる可能性があるため、バイア・コンタクトが、MOSFET回路のソース/ドレイン領域から分離される可能性がある。例えば、スペーサによる遮蔽は、スタティック・ランダム・アクセス・メモリ(SRAM)内に開路を生じさせる。この問題は、SRAM領域が縮小し続けるにつれて大きくなる。したがって、本発明の実施形態の構造および方法は、従来のMOSFET製造プロセスに容易に組み込むことができる解決策を提供する。
【0012】
本発明の実施形態のこれらの態様およびその他の態様は、以下の説明および添付図面に関して検討されたときにより十分に認識され、理解される。しかし、本発明の好ましい実施形態およびその多数の具体的な詳細を示す以下の説明は、例示目的で書かれたものであり、限定のために書かれたものではないことを理解されたい。本発明の趣旨を逸脱することなく、本発明の実施形態の範囲内で多くの変更および修正を実施することができ、本発明の実施形態はこのようなすべての修正を含む。
【0013】
本発明の実施形態は、図面に関する以下の詳細な説明によってより完全に理解される。
【発明を実施するための最良の形態】
【0014】
次に、本発明の実施形態ならびにその様々な特徴および有利な詳細を、添付図面に示し、以下の説明において詳細に説明する非限定的な実施形態を参照してより完全に説明する。図面に示された諸特徴は、一律の尺度では必ずしも描かれていないことに留意されたい。本発明の実施形態を不必要に不明瞭にすることがないように、周知の構成要素およびプロセス技法の説明は省略した。本明細書で使用される例は単に、本発明の実施形態を実施することができる方法の理解を容易にし、当業者が本発明の実施形態を実施しやすくすることを意図したものである。したがって、それらの例を、本発明の実施形態の範囲を限定するものと解釈してはならない。
【0015】
本発明の実施形態は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造および方法を提供する。具体的には、スペーサの高さとスペーサの厚さの両方を低減させるために、より低いコンタクト線が使用される。これによって、バイア・ホールのエッチングをスペーサが妨げる可能性が低下し、ICの密度が増大する。ポリシリコン・コンタクト線上のスペーサは、バイア・コンタクトの障害となる可能性があるため、バイア・コンタクトが、MOSFET回路のソース/ドレイン領域から分離される可能性がある。例えば、スペーサによる遮蔽は、スタティック・ランダム・アクセス・メモリ(SRAM)内に開路を生じさせる。この問題は、SRAM領域が縮小し続けるにつれて大きくなる。したがって、本発明の実施形態の構造および方法は、従来のMOSFET製造プロセスに容易に組み込むことができる解決策を提供する。
【0016】
より具体的には、図1は、第2の層210の下に配置された第1の層200を含むMOSFET回路100を示し、第1の層200は、酸化シリコン(SOI基板の場合)またはシリコン(バルク基板の場合)202を含み、第2の層210はシリコン212を含む。シリコン212は、第1の上ノッチ(notch)213および第2の上ノッチ215を含む。第2の層210はさらに、ソース820、ドレイン830および浅いトレンチ分離(STI)酸化物要素(member)214、216を含む。ソース820およびドレイン830は、濃くドープされたSiから形成され、シリサイド化されており、それらはそれぞれ、シリコン212の第1の上ノッチ213および第2の上ノッチ215内に位置する。第1のSTI酸化物要素214は第1の層200の上のソース820の近くに位置し、第2のSTI酸化物要素216は第1の層200の上のドレイン830の近くに位置する。
【0017】
本発明の実施形態はさらに、ゲート310と、コンタクト線500と、ゲート・スペーサ710、715と、単一のコンタクト線スペーサ700と、ゲート誘電体720、725とを含む。具体的には、ゲート310は、シリコン212の上のソース820とドレイン830の間に位置し、コンタクト線500は第1のSTI酸化物要素214の上に位置する。ゲート310は、ポリシリコン層234の上に位置するシリサイド層810を含む。本発明の代替実施形態では、ゲート1210が、ポリシリコン・ゲルマニウム層1140の下に位置する第1のポリシリコン層1130と、ポリシリコン・ゲルマニウム層1140の上に位置する第2のポリシリコン層1150と、第2のポリシリコン層1150の上に位置するシリサイド層1710とを含むことができる(図19)。コンタクト線500も、ポリシリコン層232の上に位置するシリサイド層800を含む(コンタクト線が完全にシリサイド化される場合にはシリサイド層800がないことも可能である)が、コンタクト線500は、ゲート310の高さよりも低い高さを含む。
【0018】
ゲート・スペーサ710、715およびコンタクト線スペーサ700は窒化物から形成され、ゲート・スペーサ710、715はゲート310の近くに位置する。コンタクト線スペーサ700は、コンタクト線500のゲート310から遠い側のコンタクト線500の近くに位置する。コンタクト線500はゲート310よりも低いため、コンタクト線スペーサ700は、それぞれのゲート・スペーサ710、715よりも低く、かつ薄い(スペーサの形成中にスペーサがオーバーエッチングされた場合、このスペーサは消失する可能性がある)。さらに、コンタクト線スペーサ700のサイズが小さいことに加えて、MOSFET回路100は、コンタクト線に対するスペーサを1つだけ含み、またはコンタクト線に対するスペーサを1つも含まず、これによって、スペーサによるソース820およびドレイン830の遮断を防ぐことができる。さらに、第1のゲート誘電体725はゲート310とシリコン212の間に位置し、第2のゲート誘電体720はコンタクト線500と第1のSTI酸化物要素214の間に位置する。
【0019】
本発明の実施形態はさらに、誘電体要素900、902、904と、低k誘電体要素910、912、914と、金属バイア1000、1002とを含む。具体的には、誘電体要素900、902、904は窒化物から形成され、第1の誘電体要素900は、コンタクト線スペーサ700の上および第1のSTI酸化物要素214の上に位置する。第2の誘電体要素902は、ゲート310の上、ゲート・スペーサ710、715の上、およびソース820およびドレイン830の一部分の上に位置する。さらに、第3の誘電体要素904は第2のSTI酸化物要素216の上に位置する。
【0020】
さらに、低k誘電体要素910、912、914は酸化物から形成される。具体的には、第1の低k誘電体要素910は第1の誘電体要素900の上に位置し、第2の低k誘電体要素912は第2の誘電体要素902の上に位置し、第3の低k誘電体要素914は第3の誘電体要素904の上に位置する。金属バイア1000、1002はタングステンから形成される。具体的には、第1の金属バイア1000は、第1の低k誘電体要素910と第2の低k誘電体要素912の間に位置し、第2の金属バイア1002は、第2の低k誘電体要素912と第3の低k誘電体要素914の間に位置する。さらに、第1の金属バイア1000は、コンタクト線500の上、およびソース820の一部分の上に位置し、第2の金属バイア1002は、ドレイン830の一部分の上に位置する。従来のデバイスの場合のように、ゲート金属コンタクトのため、ゲートの上に別のタングステン・バイア(図示せず)を形成することができる。
【0021】
図2を参照すると、本発明の実施形態はさらに、MOSFET回路100を製造する方法を提供し、この方法は、第1の層200の上に第2の層210が形成され、第2の層210がシリコン212を含み、第1の層200が、酸化シリコン(SOI基板の場合)またはシリコン(バルク基板の場合)202を含む、シリコン・オン・インシュレータ(SOI)またはバルク基板を形成することを含む。これに続いて、この方法は、第2の層210のシリコン要素212の両縁にSTI酸化物要素214、216を形成する。具体的には、パッド酸化物、続いて窒化物を付着させ、この窒化物をフォトレジストを用いてパターン形成する(to pattern)。次に、この窒化物に対して反応性イオン・エッチング(RIE)を実行し、フォトレジストを除去する。さらに、パッド酸化物、続いてシリコンをエッチングし、必要に応じてライナ酸化を実行する。次いで、酸化物を再充填し、化学機械研磨(CMP)によって研磨する。この研磨は窒化物のところで停止させる。続いて、窒化物をエッチングし、酸化物の一部を時間エッチングする。
【0022】
STI酸化物要素214、216の形成に続いて、この方法は、第2の層210の上に高k材料を付着させることによってゲート誘電体層220を形成する。次いで、ゲート誘電体層220の上に、60から150nmの厚さを有するポリシリコン層230を形成する。次に、コンタクト線およびゲートのパターンを形成するために、ポリシリコン層230の上にコンタクト線フォトレジストPRおよびゲート・フォトレジストPRを配置し(図2)、続いて、ポリシリコン層230の一部分を反応性イオン・エッチングすることによって、プリント回路ランディング・パッド300およびゲート310を形成する(図3)。この方法は次いで、コンタクト線フォトレジストPRおよびゲート・フォトレジストPRを除去し、ポリシリコンにドープするためにプリント回路ランディング・パッド300の上にゲルマニウム層400を注入し、ゲート310の上に第2のゲート・フォトレジストPRを配置する(図4)。続いて、反応性イオン・エッチングによってゲルマニウム層400を除去し、第2のゲート・フォトレジストPRを除去することによって、コンタクト線500を形成する(図5)。これに続いて、ドープされた延長部分を形成し、MOSFETのしきい電圧を調整するために、延長およびハロー(halo)注入を実施する従来のプロセスを実行してもよい。
【0023】
これに続いて、コンタクト線500およびゲート310の上および周りに窒化物層600を付着させ(図6)、続いて、窒化物層600の一部分およびゲート誘電体層220の一部分をエッチングして、コンタクト線スペーサ700、705、ゲート・スペーサ710、715およびゲート誘電体720、725を形成する。図7に示されているように、コンタクト線500の高さはゲート310の高さよりも低く、したがって、コンタクト線スペーサ700、705は、ゲート・スペーサ710、715よりも低く、かつ薄い。次に、シリサイド層800、810、820および830をそれぞれ、コンタクト線500の上部(ここでは、完全にシリサイド化されたコンタクト線としてもよい)、ゲート310の上部、およびゲート・スペーサ710、715の近くのシリコン212の上部(すなわちソース820およびドレイン830)に形成する。シリサイド層800、810、820および830を形成する前には、当技術分野で一般的に知られているように、ソース/ドレイン・イオン注入およびソース/ドレイン・アニールが実施される。シリサイド層は、金属を付着させ、アニールし、反応しなかった金属をウェット・エッチングする従来のプロセスによって形成される。さらに、ゲート310の上およびコンタクト線500の上に第2の窒化物層840を付着させ、第2の窒化物層840の上に酸化物層850を付着させ、化学機械研磨を実行することによって、従来のバック・エンド・オブ・ライン(BEOL)プロセスを実行する。
【0024】
図8に示されているように、この方法は次いで、ゲート310から遠いほうのコンタクト線スペーサ(すなわちコンタクト線スペーサ700)の上にフォトレジストPRを配置し、ゲート310の上およびゲート・スペーサ710、715の一部分の上にフォトレジストPRを配置し、コンタクト線500から遠いほうの第2の層210のSTI酸化物要素(すなわち第2のSTI酸化物要素216)の一部分の上にフォトレジストPRを配置する。続いて、反応性イオン・エッチングを実行し、第2の窒化物層840のところで停止させて、低k誘電体要素910、912、914を形成する。これに続いて、フォトレジストを除去し、反応性イオン・エッチングを実行する。これによって第2の窒化物層840の一部分を除去して、誘電体要素900、902、904を形成し、コンタクト線スペーサ705を除去する(図9)。コンタクト線500はゲート310よりも低いため、コンタクト線500およびコンタクト線スペーサ700、705上に付着された窒化物は、ゲート310およびゲート・スペーサ710、715上に付着された窒化物よりも低く、かつ薄く、したがって、コンタクト線500およびコンタクト線スペーサ705上に付着された窒化物の一部分を、反応性イオン・エッチングによって除去することができる。さらに、MOSFET回路100は単一のコンタクト線スペーサ(すなわちコンタクト線スペーサ700)しか含まないため、スペーサによるソース820およびドレイン830の遮断を防ぐことができる。この方法は次いで、コンタクト線500の上およびソース820の一部分の上、ならびにドレイン830の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア1000および1002を形成する(図10)。接触抵抗を低減させるため、タングステンを付着させる前に、コンタクト線500の上、ならびにソース820およびドレイン830の一部分の上に窒化チタンの薄層を付着させてもよい。
【0025】
本発明の他の実施形態では、MOSFET回路3200を製造する方法が、第1の層1100の上に第2の層1110が形成され、第2の層1110がシリコン1112を含み、第1の層1100が酸化シリコン1102を含む、シリコン・オン・インシュレータ・チップを形成することから開始される。これに続いて、この方法は、第2の層1110のシリコン要素1112の両縁STI酸化物要素1114、1116を形成する。具体的には、パッド酸化物、続いて窒化物を付着させ、この窒化物をフォトレジストを用いてパターン形成する。次に、この窒化物に対して反応性イオン・エッチングを実行し、フォトレジストを除去する。さらに、パッド酸化物、続いてシリコンをエッチングし、必要に応じてライナ酸化を実行する。次いで、酸化物を再充填し、化学機械研磨によって研磨する。この研磨は窒化物のところで停止させる。続いて、窒化物をエッチングし、酸化物の一部を時間エッチングする。
【0026】
STI酸化物要素1114、1116の形成に続いて、この方法は、第2の層1110の上に高k材料を付着させることによってゲート誘電体層1120を形成する。次いで、ゲート誘電体層1120の上に第1のポリシリコンまたは金属層1130を形成し、続いて、ポリシリコン・ゲルマニウム層1140および第2のポリシリコン層1150を形成する。第1のポリシリコンまたは金属層1130、ポリシリコン・ゲルマニウム層1140および第2のポリシリコン層1150はそれぞれ、30〜50nm、10nmおよび40〜80nmの例示的な厚さを有する。次に、コンタクト線およびゲートのパターンを形成するために、第2のポリシリコン層1150の上にコンタクト線フォトレジストPRおよびゲート・フォトレジストPRを配置し(図11)、続いて、第1のポリシリコン/金属層1130の一部分、ポリシリコン・ゲルマニウム層1140の一部分および第2のポリシリコン層1150の一部分を反応性イオン・エッチングすることによって、コンタクト線スタック1200およびゲート1210を形成する(図12)。この方法は次いで、コンタクト線フォトレジストPRおよびゲート・フォトレジストPRを除去し、ゲート1210の上に第2のゲート・フォトレジストPRを配置し(図13)、ポリシリコン・ゲルマニウム層1140の一部分および第2のポリシリコン層1150の一部分を反応性イオン・エッチングによってコンタクト線スタック1200から除去し(第1の層1130が金属の場合には、後続のシリサイド形成の間、第1の層1130を保護するため、ポリシリコン・ゲルマニウム層1140は残される)、第2のゲート・フォトレジストPRを除去することによって、コンタクト線1300を形成する(図14)。これに続いて、ドープされた延長部分を形成し、MOSFETのしきい電圧を調整するために、延長およびハロー注入を実施する従来のプロセスを実行する。
【0027】
これに続いて、コンタクト線1300およびゲート1210の上および周りに窒化物層1500を付着させ(図15)、続いて、窒化物層1500の一部分およびゲート誘電体層1120の一部分をエッチングして、コンタクト線スペーサ1600、1605、ゲート・スペーサ1610、1615、およびゲート誘電体1620、1625を形成する。図16に示されているように、コンタクト線1300の高さはゲート1210の高さよりも低く、したがって、コンタクト線スペーサ1600、1605は、ゲート・スペーサ1610、1615よりも低く、かつ薄い。次に、シリサイド層1700、1710、1720および1730をそれぞれ、コンタクト線1300の上部(ここでは、完全にシリサイド化されたコンタクト線としてもよい)、ゲート1210の上部、およびゲート・スペーサ1610、1615の近くのシリコン1112の上部(すなわちソース1720およびドレイン1730)に形成する。シリサイド層1700、1710、1720および1730を形成する前には、当技術分野で一般的に知られているように、ソース/ドレイン・イオン注入およびソース/ドレイン・アニールが実施される。サリサイド層は、金属を付着させ、アニールし、反応しなかった金属をウェット・エッチングする従来のプロセスによって形成される。さらに、ゲート1210の上およびコンタクト線1300の上に第2の窒化物層1740を付着させ、第2の窒化物層1740の上に酸化物層1750を付着させ、化学機械研磨を実行することによって、従来のバック・エンド・オブ・ライン(BEOL)プロセスを実行する。
【0028】
図17に示されているように、この方法は次いで、ゲート1210から遠いほうのコンタクト線スペーサ(すなわちコンタクト線スペーサ1600)の上にフォトレジストPRを配置し、ゲート1210の上およびゲート・スペーサ1610、1615の一部分の上にフォトレジストPRを配置し、コンタクト線1300から遠いほうの第2の層1110のSTI酸化物要素(すなわち第2のSTI酸化物要素1116)の一部分の上にフォトレジストPRを配置する。続いて、反応性イオン・エッチングを実行し、第2の窒化物層1740のところで停止させて、低k誘電体要素1810、1812、1814を形成する。これに続いて、フォトレジストを除去し、反応性イオン・エッチングを実行する。これによって、第2の窒化物層1740の一部分を除去して、誘電体要素1800、1802、1804を形成し、コンタクト線スペーサ1605を除去する(図18)。コンタクト線1300はゲート1210よりも低いため、コンタクト線1300およびコンタクト線スペーサ1600、1605上に付着された窒化物は、ゲート1210およびゲート・スペーサ1610、1615上に付着された窒化物よりも低く、かつ薄く、したがって、コンタクト線1300およびコンタクト線スペーサ1605上に付着された窒化物の一部分を、反応性イオン・エッチングによって除去することができる。さらに、MOSFET回路3200は単一のコンタクト線スペーサ(すなわちコンタクト線スペーサ1600)しか含まないため、スペーサによるソース1720およびドレイン1730の遮断を防ぐことができる。この方法は次いで、コンタクト線1300の上およびソース1720の一部分の上、ならびにドレイン1730の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア1900および1902を形成する(図19)。接触抵抗を低減させるため、タングステンを付着させる前に、コンタクト線1300の上、ならびにソース1720およびドレイン1730の一部分の上に窒化チタンの薄層を付着させてもよい。
【0029】
したがって、本明細書の実施形態は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造、方法などを提示する。MOSFET回路100はゲート310およびコンタクト線500を含み、ゲート310は、コンタクト線500の近くに位置する第1のゲート層と、第1のゲート層の上に位置する少なくとも1つの後続のゲート層とを含む。より具体的には、前述のとおり、ゲート310が、ポリシリコン層234の上に位置するシリサイド層810を含む。本発明の代替実施形態では、ゲート1210が、ポリシリコン・ゲルマニウム層1140の下に位置する第1のポリシリコン層1130と、ポリシリコン・ゲルマニウム層1140の上に位置する第2のポリシリコン層1150と、第2のポリシリコン層1150の上に位置するシリサイド層1710とを含むことができる。コンタクト線500も、ポリシリコン層232の上に位置するシリサイド層800を含むが、コンタクト線500は、ゲート310の高さ(すなわち第1のゲート層と後続のゲート層(1つまたは複数)とを合わせた高さ)よりも低い高さを含む。
【0030】
MOSFET回路100はさらに、ゲート310の近くに位置するゲート・スペーサ710、715と、コンタクト線500の近くに位置する単一のコンタクト線スペーサ700とを含む。前述のとおり、コンタクト線500はゲート310よりも低いため、コンタクト線スペーサ700は、それぞれのゲート・スペーサ710、715よりも低く、かつ薄い。さらに、コンタクト線スペーサ700のサイズが小さいことに加えて、MOSFET回路100は、コンタクト線に対するスペーサを1つだけ含み、またはコンタクト線に対するスペーサを1つも含まず、これによって、スペーサによるソース820およびドレイン830の遮断を防ぐことができる。さらに、第1のゲート誘電体725はゲート310の下に位置し、第2のゲート誘電体720はコンタクト線500の下に位置する。
【0031】
MOSFET回路100を製造する例示的な1つの方法は、第1のゲート層を形成し、第1のゲート層の上に少なくとも1つの後続のゲート層を形成することによって、ゲート310を形成することを含む。より具体的には、第1のゲート層の形成は、ゲート誘電体層220の上にポリシリコン層230を形成することを含む。さらに、第1のゲート層の形成中にコンタクト線500を形成する。すなわち、コンタクト線500と第1のゲート層とを同時に形成する。前述のとおり、コンタクト線500の形成は、ゲート誘電体層220の上にポリシリコン層230を形成し、続いて、ポリシリコン層230の一部分にドープするためにプリント回路ランディング・パッド300の上にゲルマニウム層400を注入することを含む。言い換えると、ゲート310およびコンタクト線500は、ポリシリコン層230に、コンタクト線500およびゲート310のパターンを形成し、続いてフォトレジストPRでゲート310を保護することによって形成することができる。次いで、コンタクト線500の所望の高さまでコンタクト線(すなわちプリント回路ランディング・パッド300)にドープすることによって、ドープされた部分を生成し、続いてこのドープされた部分をエッチングする。これに続いて、この方法は、前述のとおり、コンタクト線500の上およびソース820の一部分の上、ならびにドレイン830の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア1000および1002を形成する。
【0032】
ゲート1210およびコンタクト線1300はあるいは、基板の上に第1のポリシリコン層1130を付着させ、第1のポリシリコン層1130の上にシリコン・ゲルマニウム層1140を付着させ、シリコン・ゲルマニウム層1140の上に第2のポリシリコン層1150を付着させることによっても形成することができる。前述のとおり、この基板は、酸化シリコン1102を含む第1の層1100と、シリコン1112を含む第2の層1110とを含む。次に、第1のポリシリコン層1130、シリコン・ゲルマニウム層1140および第2のポリシリコン層1150をパターン形成して、コンタクト線スタック1200およびゲート1210を形成する。これに続いて、ゲート1210をフォトレジストPRで保護し、第2のポリシリコン層1150の一部分およびシリコン・ゲルマニウム層1140の一部分を、コンタクト線スタック1200から除去する。したがって、コンタクト線1300はゲート1210の近くに形成され、コンタクト線1300はゲート1210よりも低い。
【0033】
さらに、この方法は、ゲート310の近くに第1のスペーサ(すなわちゲート・スペーサ710、715)を形成し、コンタクト線500の近くに第2のスペーサ(すなわちコンタクト線スペーサ700、705)を形成する。前述のとおり、これらのスペーサは、コンタクト線500およびゲート310の上および周りに窒化物層600を付着させ、続いて窒化物層600の一部分をエッチングすることによって形成される。コンタクト線500の高さはゲート310の高さよりも低いため、第2のスペーサは第1のスペーサよりも低く、かつ薄い。続いて、第2のスペーサのうちの被保存スペーサ(すなわちコンタクト線スペーサ700)を保護し、第1のスペーサを保護し、MOSFET回路100をエッチングすることによって、第2のスペーサのうちの1つのスペーサ(すなわちコンタクト線スペーサ705)を除去する。したがって、コンタクト線スペーサ700のサイズが小さいことに加えて、MOSFET回路100は、コンタクト線に対するスペーサを1つだけ含み、これによって、スペーサによるソース820およびドレイン830の遮断を防ぐことができる。この場合も、この方法は次いで、前述のとおり、コンタクト線500の上およびソース820の一部分の上、ならびにドレイン830の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア1000および1002を形成する。
【0034】
図20〜22は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造する方法ステップの流れ図を示す。項目10では、この方法が、第1のゲート層およびコンタクト線を形成することによって開始される。前述のとおり、これは、基板の上にポリシリコン層を形成することを含み、この基板は、酸化シリコンを含む第1の層とシリコンを含む第2の層とを含む。項目11では、第1のゲート層の上に後続のゲート層(1つまたは複数)を形成する。前述のとおり、これらのゲート層は、コンタクト線の高さよりも高い高さを含む。
【0035】
より具体的には、図21に示されているように、これらのゲート層およびコンタクト線は、ポリシリコン層にコンタクト線およびゲートのパターンを形成し(項目20)、ゲートを保護し(項目21)、コンタクト線の所望の高さまでコンタクト線にドープすることによってドープされた部分を生成し(項目22)、ドープされた部分をエッチングする(項目23)ことによって形成することができる。あるいは、図22に示されているように、これらのゲート層およびコンタクト線は、基板の上に第1のポリシリコン層を付着させ(項目30)、第1のポリシリコン層の上にシリコン・ゲルマニウム層を付着させ(項目31)、シリコン・ゲルマニウム層の上に第2のポリシリコン層を付着させる(項目32)ことによって形成してもよい。これに続いて、第1のポリシリコン層、シリコン・ゲルマニウム層および第2のポリシリコン層をパターン形成して、コンタクト線スタックおよびゲートを形成し(項目33)、ゲート・スタックを保護し(項目34)、コンタクト線スタックから、第2のポリシリコン層の一部分およびシリコン・ゲルマニウム層の一部分を除去する(項目35)。
【0036】
次に、図20を再び参照すると、項目12で、ゲートの近くに第1のスペーサを形成し、コンタクト線の近くに、第1のスペーサよりも低く、かつ薄い第2のスペーサを形成する。前述のとおり、これらのスペーサは、コンタクト線およびゲートの上および周りに窒化物層を付着させ、続いて窒化物層の一部分をエッチングすることによって形成される。これに続いて、第2のスペーサのうちの被保存スペーサおよび第1のスペーサをフォトレジストで保護し(項目13)、MOSFET回路をエッチングする(項目14)。前述のとおり、コンタクト線はゲートよりも低いため、コンタクト線スペーサ(すなわち第2のスペーサ)は、それぞれのゲート・スペーサ(すなわちそれぞれの第1のスペーサ)よりも低く、かつ薄く、反応性イオン・エッチングによって容易に除去することができる。したがって、コンタクト線スペーサのサイズが小さいことに加えて、MOSFET回路は、コンタクト線に対するスペーサを1つだけ含み、これによって、スペーサによるソースおよびドレインの遮断を防ぐことができる。
【0037】
したがって、本発明の実施形態は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造および方法を提供する。具体的には、スペーサの高さとスペーサの厚さの両方を低減させるために、より低いコンタクト線が使用される。これによって、バイア・ホールのエッチングをスペーサが妨げる可能性が低下する。ポリシリコン・コンタクト線上のスペーサは、バイア・コンタクトの障害となる可能性があるため、バイア・コンタクトが、MOSFET回路のソース/ドレイン領域から分離される可能性がある。例えば、スペーサによる遮蔽は、スタティック・ランダム・アクセス・メモリ(SRAM)内に開路を生じさせる。この問題は、SRAM領域が縮小し続けるにつれて大きくなる。したがって、本発明の実施形態の構造および方法は、従来のMOSFET製造プロセスに容易に組み込むことができる解決策を提供する。
【0038】
特定の実施形態の以上の説明は、現在の知識を使用することによって、包括的な概念から逸脱することなく、このような特定の実施形態を容易に変更し、またはこのような特定の実施形態を様々な用途に対して適合させ、あるいはその両方を実行することができる本発明の一般的な性質を完全に明らかにする。したがって、このような適合および変更は、開示された実施形態の等価物の意味および範囲に含まれなければならず、開示された実施形態の等価物の意味および範囲に含まれることが意図される。本明細書で使用された言い回しまたは用語は、説明を目的としたものであり、限定を目的としたものではないことを理解されたい。したがって、好ましい実施形態に関して本発明を説明してきたが、添付の特許請求の範囲の趣旨および範囲に含まれる変更を加えて本発明を実施することができることを当業者は認識されたい。
【産業上の利用可能性】
【0039】
本発明の構造および該構造の製造方法は集積回路の製造において有用であり、異なる高さのコンタクト線を有する高密度MOSFET回路に対して特に有用である。
【図面の簡単な説明】
【0040】
【図1】本発明のMOSFET回路を示す概略図である。
【図2】本発明の一方法ステップを示す概略図である。
【図3】本発明の一方法ステップを示す概略図である。
【図4】本発明の一方法ステップを示す概略図である。
【図5】本発明の一方法ステップを示す概略図である。
【図6】本発明の一方法ステップを示す概略図である。
【図7】本発明の一方法ステップを示す概略図である。
【図8】本発明の一方法ステップを示す概略図である。
【図9】本発明の一方法ステップを示す概略図である。
【図10】本発明の一方法ステップを示す概略図である。
【図11】本発明の一方法ステップを示す概略図である。
【図12】本発明の一方法ステップを示す概略図である。
【図13】本発明の一方法ステップを示す概略図である。
【図14】本発明の一方法ステップを示す概略図である。
【図15】本発明の一方法ステップを示す概略図である。
【図16】本発明の一方法ステップを示す概略図である。
【図17】本発明の一方法ステップを示す概略図である。
【図18】本発明の一方法ステップを示す概略図である。
【図19】本発明の一方法ステップを示す概略図である。
【図20】本発明の方法の流れ図である。
【図21】本発明の方法ステップの流れ図である。
【図22】本発明の代替方法ステップの流れ図である。
【技術分野】
【0001】
本明細書の実施形態は、異なる高さのコンタクト線(contact line)を有する高密度MOSFET回路を製造するための構造、方法などを提示する。
【背景技術】
【0002】
金属酸化物半導体電界効果トランジスタ(MOSFET)は、チャネル内の電圧を電気的に変化させて、チャネルに沿った電荷キャリア(電子または正孔)の流れを制御することによって動作する、特別なタイプの電界効果トランジスタ(FET)である。電荷キャリアは、ソースからチャネルに入り、ドレインを通って出ていく。チャネル内の電荷キャリアの流れは、ソースとドレインの間に物理的に位置し、極めて薄い金属酸化物層によってチャネルから絶縁された電極、すなわちゲートにかかる電圧によって制御される。
【0003】
MOSFETが機能することができる方式は2つある。第1の方式はデプレッション・モードとして知られている。ゲートに電圧がかかっていないとき、チャネルはその最大コンダクタンスを示す。ゲート上の電圧が(チャネルがP型半導体材料でできているのか、またはN型半導体材料でできているのに応じて正または負の方向に)増大するにつれ、チャネルの導電率は低下する。MOSFETが動作することができる第2の方式はエンハンスメント・モードと呼ばれる。ゲートに電圧がかかっていないとき、導電性のチャネルは実質的になく、デバイスは導通しない。導電性のチャネルは、ゲートに電圧を印加することによって生み出される。ゲート電圧が大きいほど、デバイスの導通は良好になる。
【0004】
MOSFETは、従来の接合型FETすなわちJFETに優るいくつかの利点を有する。ゲートがチャネルから電気的に絶縁されるため、ゲート電圧にかかわらず(ゲート電圧が、金属酸化物層の物理的な破壊を引き起こすほど大きくならない限り)、ゲートとチャネルの間には電流がまったく/少ししか流れない。したがって、MOSFETは事実上無限のインピーダンスを有する。MOSFET回路がパワー増幅器に対して有効なのはこのためである。MOSFET回路は高速スイッチング用途にもよく適している。一部の集積回路(IC)はごく小さなMOSFET回路を含み、コンピュータ、サーバなどの高性能ICで使用されている。
【0005】
その利点にもかかわらず、MOSFET回路は、半導体デバイスの精力的なスケールダウンにより、ソースおよびドレインの遮断(blockage)を生じやすい。具体的には、MOSFET回路のソースおよびドレイン領域はますますより小さくなっており、これが、スペーサによるソースおよびドレイン領域の遮断につながる可能性がある。スペーサは、ゲート・コンタクトならびにソースおよびドレイン・コンタクトを分離する働きをするMOSFET回路の必須の構成要素である。加えて、スペーサはさらにゲート・スタックの側壁を不活性化する。しかし、スペーサは常に有効というわけではなく、場合によっては欠点も有する。例えば、異なるデバイスを接続するコンタクト線としてゲート・スタックがしばしば使用される。コンタクト線上のスペーサは、接触させる必要があるデバイスとコンタクト線との間にコンタクトを形成する困難を増大させる可能性がある。さらに、これらの望ましくないスペーサは空間を占有し、それによってICの密度を低減させる。これによってICの製造コストは増大する。したがって、異なる高さのコンタクト線を有し、スペーサによるコンタクト領域の遮断が回避される高密度MOSFET回路を製造するための構造、方法などが求められていることは容易に明らかである。この場合には、望ましくないスペーサを回避して、空間を節約しまたはIC設計のコストを低減させることができる。
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造、及び方法などを提示する。
【課題を解決するための手段】
【0007】
このMOSFET回路は、コンタクト線と、コンタクト線の近くに(proximate)位置する第1のゲート層と、第1のゲート層の上に位置する少なくとも1つの後続のゲート層とを含む。コンタクト線は、第1のゲート層と後続のゲート層(1つまたは複数)とを合わせた高さよりも低い高さを含む。このMOSFET回路はさらに、ゲート層の近くに位置するゲート・スペーサと、コンタクト線の近くに位置する単一の小さなコンタクト線スペーサとを含む(または場合によってはコンタクト線スペーサを含まない)。ゲート・スペーサはコンタクト線スペーサよりも高く、かつ厚い。
【0008】
MOSFET回路を製造するこの方法は、第1のゲート層を形成し、第1のゲート層の上に少なくとも1つの後続のゲート層を形成することによって、ゲートを形成することを含む。さらに、第1のゲート層の形成中にコンタクト線を形成する。すなわち、コンタクト線と第1のゲート層とを同時に形成する。具体的には、ゲートおよびコンタクト線は、ポリシリコン層に、コンタクト線およびゲートのパターンを形成し、続いてゲートを保護することによって形成することができる。次いで、コンタクト線の所望の高さまでコンタクト線にドープすることによって、ドープされた部分を生成し、続いてこのドープされた部分をエッチングする。
【0009】
あるいは、ゲートおよびコンタクト線は、基板の上に第1のポリシリコン層を付着させ、第1のポリシリコン層の上にシリコン・ゲルマニウム層を付着させ、シリコン・ゲルマニウム層の上に第2のポリシリコン層を付着させることによって形成することができる。次に、第1のポリシリコン層、シリコン・ゲルマニウム層および第2のポリシリコン層をパターン形成して、コンタクト線スタックおよびゲート・スタックを形成する。これに続いて、ゲート・スタックを保護し、コンタクト線スタックから第2のポリシリコンおよびシリコン・ゲルマニウム層を除去する。したがって、コンタクト線はゲートの近くに形成され、コンタクト線はゲートよりも低い。
【0010】
次に、この方法は、ゲートの近くに第1のスペーサを形成し、コンタクト線の近くに、第1のスペーサよりも低く、かつ薄い第2のスペーサを形成する。続いて、第2のスペーサのうちの被保存スペーサ(preserved spacer)を第2のスペーサから保護し、第1のスペーサを保護し、MOSFET回路をエッチングすることによって、第2のスペーサのうちの1つのスペーサを除去する。
【0011】
したがって、本発明の実施形態は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造および方法を提供する。具体的には、スペーサの高さとスペーサの厚さの両方を低減させるために、より低いコンタクト線が使用される。これによって、バイア・ホールのエッチングをスペーサが妨げる可能性が低下する。ポリシリコン・コンタクト線上のスペーサは、バイア・コンタクトの障害となる可能性があるため、バイア・コンタクトが、MOSFET回路のソース/ドレイン領域から分離される可能性がある。例えば、スペーサによる遮蔽は、スタティック・ランダム・アクセス・メモリ(SRAM)内に開路を生じさせる。この問題は、SRAM領域が縮小し続けるにつれて大きくなる。したがって、本発明の実施形態の構造および方法は、従来のMOSFET製造プロセスに容易に組み込むことができる解決策を提供する。
【0012】
本発明の実施形態のこれらの態様およびその他の態様は、以下の説明および添付図面に関して検討されたときにより十分に認識され、理解される。しかし、本発明の好ましい実施形態およびその多数の具体的な詳細を示す以下の説明は、例示目的で書かれたものであり、限定のために書かれたものではないことを理解されたい。本発明の趣旨を逸脱することなく、本発明の実施形態の範囲内で多くの変更および修正を実施することができ、本発明の実施形態はこのようなすべての修正を含む。
【0013】
本発明の実施形態は、図面に関する以下の詳細な説明によってより完全に理解される。
【発明を実施するための最良の形態】
【0014】
次に、本発明の実施形態ならびにその様々な特徴および有利な詳細を、添付図面に示し、以下の説明において詳細に説明する非限定的な実施形態を参照してより完全に説明する。図面に示された諸特徴は、一律の尺度では必ずしも描かれていないことに留意されたい。本発明の実施形態を不必要に不明瞭にすることがないように、周知の構成要素およびプロセス技法の説明は省略した。本明細書で使用される例は単に、本発明の実施形態を実施することができる方法の理解を容易にし、当業者が本発明の実施形態を実施しやすくすることを意図したものである。したがって、それらの例を、本発明の実施形態の範囲を限定するものと解釈してはならない。
【0015】
本発明の実施形態は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造および方法を提供する。具体的には、スペーサの高さとスペーサの厚さの両方を低減させるために、より低いコンタクト線が使用される。これによって、バイア・ホールのエッチングをスペーサが妨げる可能性が低下し、ICの密度が増大する。ポリシリコン・コンタクト線上のスペーサは、バイア・コンタクトの障害となる可能性があるため、バイア・コンタクトが、MOSFET回路のソース/ドレイン領域から分離される可能性がある。例えば、スペーサによる遮蔽は、スタティック・ランダム・アクセス・メモリ(SRAM)内に開路を生じさせる。この問題は、SRAM領域が縮小し続けるにつれて大きくなる。したがって、本発明の実施形態の構造および方法は、従来のMOSFET製造プロセスに容易に組み込むことができる解決策を提供する。
【0016】
より具体的には、図1は、第2の層210の下に配置された第1の層200を含むMOSFET回路100を示し、第1の層200は、酸化シリコン(SOI基板の場合)またはシリコン(バルク基板の場合)202を含み、第2の層210はシリコン212を含む。シリコン212は、第1の上ノッチ(notch)213および第2の上ノッチ215を含む。第2の層210はさらに、ソース820、ドレイン830および浅いトレンチ分離(STI)酸化物要素(member)214、216を含む。ソース820およびドレイン830は、濃くドープされたSiから形成され、シリサイド化されており、それらはそれぞれ、シリコン212の第1の上ノッチ213および第2の上ノッチ215内に位置する。第1のSTI酸化物要素214は第1の層200の上のソース820の近くに位置し、第2のSTI酸化物要素216は第1の層200の上のドレイン830の近くに位置する。
【0017】
本発明の実施形態はさらに、ゲート310と、コンタクト線500と、ゲート・スペーサ710、715と、単一のコンタクト線スペーサ700と、ゲート誘電体720、725とを含む。具体的には、ゲート310は、シリコン212の上のソース820とドレイン830の間に位置し、コンタクト線500は第1のSTI酸化物要素214の上に位置する。ゲート310は、ポリシリコン層234の上に位置するシリサイド層810を含む。本発明の代替実施形態では、ゲート1210が、ポリシリコン・ゲルマニウム層1140の下に位置する第1のポリシリコン層1130と、ポリシリコン・ゲルマニウム層1140の上に位置する第2のポリシリコン層1150と、第2のポリシリコン層1150の上に位置するシリサイド層1710とを含むことができる(図19)。コンタクト線500も、ポリシリコン層232の上に位置するシリサイド層800を含む(コンタクト線が完全にシリサイド化される場合にはシリサイド層800がないことも可能である)が、コンタクト線500は、ゲート310の高さよりも低い高さを含む。
【0018】
ゲート・スペーサ710、715およびコンタクト線スペーサ700は窒化物から形成され、ゲート・スペーサ710、715はゲート310の近くに位置する。コンタクト線スペーサ700は、コンタクト線500のゲート310から遠い側のコンタクト線500の近くに位置する。コンタクト線500はゲート310よりも低いため、コンタクト線スペーサ700は、それぞれのゲート・スペーサ710、715よりも低く、かつ薄い(スペーサの形成中にスペーサがオーバーエッチングされた場合、このスペーサは消失する可能性がある)。さらに、コンタクト線スペーサ700のサイズが小さいことに加えて、MOSFET回路100は、コンタクト線に対するスペーサを1つだけ含み、またはコンタクト線に対するスペーサを1つも含まず、これによって、スペーサによるソース820およびドレイン830の遮断を防ぐことができる。さらに、第1のゲート誘電体725はゲート310とシリコン212の間に位置し、第2のゲート誘電体720はコンタクト線500と第1のSTI酸化物要素214の間に位置する。
【0019】
本発明の実施形態はさらに、誘電体要素900、902、904と、低k誘電体要素910、912、914と、金属バイア1000、1002とを含む。具体的には、誘電体要素900、902、904は窒化物から形成され、第1の誘電体要素900は、コンタクト線スペーサ700の上および第1のSTI酸化物要素214の上に位置する。第2の誘電体要素902は、ゲート310の上、ゲート・スペーサ710、715の上、およびソース820およびドレイン830の一部分の上に位置する。さらに、第3の誘電体要素904は第2のSTI酸化物要素216の上に位置する。
【0020】
さらに、低k誘電体要素910、912、914は酸化物から形成される。具体的には、第1の低k誘電体要素910は第1の誘電体要素900の上に位置し、第2の低k誘電体要素912は第2の誘電体要素902の上に位置し、第3の低k誘電体要素914は第3の誘電体要素904の上に位置する。金属バイア1000、1002はタングステンから形成される。具体的には、第1の金属バイア1000は、第1の低k誘電体要素910と第2の低k誘電体要素912の間に位置し、第2の金属バイア1002は、第2の低k誘電体要素912と第3の低k誘電体要素914の間に位置する。さらに、第1の金属バイア1000は、コンタクト線500の上、およびソース820の一部分の上に位置し、第2の金属バイア1002は、ドレイン830の一部分の上に位置する。従来のデバイスの場合のように、ゲート金属コンタクトのため、ゲートの上に別のタングステン・バイア(図示せず)を形成することができる。
【0021】
図2を参照すると、本発明の実施形態はさらに、MOSFET回路100を製造する方法を提供し、この方法は、第1の層200の上に第2の層210が形成され、第2の層210がシリコン212を含み、第1の層200が、酸化シリコン(SOI基板の場合)またはシリコン(バルク基板の場合)202を含む、シリコン・オン・インシュレータ(SOI)またはバルク基板を形成することを含む。これに続いて、この方法は、第2の層210のシリコン要素212の両縁にSTI酸化物要素214、216を形成する。具体的には、パッド酸化物、続いて窒化物を付着させ、この窒化物をフォトレジストを用いてパターン形成する(to pattern)。次に、この窒化物に対して反応性イオン・エッチング(RIE)を実行し、フォトレジストを除去する。さらに、パッド酸化物、続いてシリコンをエッチングし、必要に応じてライナ酸化を実行する。次いで、酸化物を再充填し、化学機械研磨(CMP)によって研磨する。この研磨は窒化物のところで停止させる。続いて、窒化物をエッチングし、酸化物の一部を時間エッチングする。
【0022】
STI酸化物要素214、216の形成に続いて、この方法は、第2の層210の上に高k材料を付着させることによってゲート誘電体層220を形成する。次いで、ゲート誘電体層220の上に、60から150nmの厚さを有するポリシリコン層230を形成する。次に、コンタクト線およびゲートのパターンを形成するために、ポリシリコン層230の上にコンタクト線フォトレジストPRおよびゲート・フォトレジストPRを配置し(図2)、続いて、ポリシリコン層230の一部分を反応性イオン・エッチングすることによって、プリント回路ランディング・パッド300およびゲート310を形成する(図3)。この方法は次いで、コンタクト線フォトレジストPRおよびゲート・フォトレジストPRを除去し、ポリシリコンにドープするためにプリント回路ランディング・パッド300の上にゲルマニウム層400を注入し、ゲート310の上に第2のゲート・フォトレジストPRを配置する(図4)。続いて、反応性イオン・エッチングによってゲルマニウム層400を除去し、第2のゲート・フォトレジストPRを除去することによって、コンタクト線500を形成する(図5)。これに続いて、ドープされた延長部分を形成し、MOSFETのしきい電圧を調整するために、延長およびハロー(halo)注入を実施する従来のプロセスを実行してもよい。
【0023】
これに続いて、コンタクト線500およびゲート310の上および周りに窒化物層600を付着させ(図6)、続いて、窒化物層600の一部分およびゲート誘電体層220の一部分をエッチングして、コンタクト線スペーサ700、705、ゲート・スペーサ710、715およびゲート誘電体720、725を形成する。図7に示されているように、コンタクト線500の高さはゲート310の高さよりも低く、したがって、コンタクト線スペーサ700、705は、ゲート・スペーサ710、715よりも低く、かつ薄い。次に、シリサイド層800、810、820および830をそれぞれ、コンタクト線500の上部(ここでは、完全にシリサイド化されたコンタクト線としてもよい)、ゲート310の上部、およびゲート・スペーサ710、715の近くのシリコン212の上部(すなわちソース820およびドレイン830)に形成する。シリサイド層800、810、820および830を形成する前には、当技術分野で一般的に知られているように、ソース/ドレイン・イオン注入およびソース/ドレイン・アニールが実施される。シリサイド層は、金属を付着させ、アニールし、反応しなかった金属をウェット・エッチングする従来のプロセスによって形成される。さらに、ゲート310の上およびコンタクト線500の上に第2の窒化物層840を付着させ、第2の窒化物層840の上に酸化物層850を付着させ、化学機械研磨を実行することによって、従来のバック・エンド・オブ・ライン(BEOL)プロセスを実行する。
【0024】
図8に示されているように、この方法は次いで、ゲート310から遠いほうのコンタクト線スペーサ(すなわちコンタクト線スペーサ700)の上にフォトレジストPRを配置し、ゲート310の上およびゲート・スペーサ710、715の一部分の上にフォトレジストPRを配置し、コンタクト線500から遠いほうの第2の層210のSTI酸化物要素(すなわち第2のSTI酸化物要素216)の一部分の上にフォトレジストPRを配置する。続いて、反応性イオン・エッチングを実行し、第2の窒化物層840のところで停止させて、低k誘電体要素910、912、914を形成する。これに続いて、フォトレジストを除去し、反応性イオン・エッチングを実行する。これによって第2の窒化物層840の一部分を除去して、誘電体要素900、902、904を形成し、コンタクト線スペーサ705を除去する(図9)。コンタクト線500はゲート310よりも低いため、コンタクト線500およびコンタクト線スペーサ700、705上に付着された窒化物は、ゲート310およびゲート・スペーサ710、715上に付着された窒化物よりも低く、かつ薄く、したがって、コンタクト線500およびコンタクト線スペーサ705上に付着された窒化物の一部分を、反応性イオン・エッチングによって除去することができる。さらに、MOSFET回路100は単一のコンタクト線スペーサ(すなわちコンタクト線スペーサ700)しか含まないため、スペーサによるソース820およびドレイン830の遮断を防ぐことができる。この方法は次いで、コンタクト線500の上およびソース820の一部分の上、ならびにドレイン830の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア1000および1002を形成する(図10)。接触抵抗を低減させるため、タングステンを付着させる前に、コンタクト線500の上、ならびにソース820およびドレイン830の一部分の上に窒化チタンの薄層を付着させてもよい。
【0025】
本発明の他の実施形態では、MOSFET回路3200を製造する方法が、第1の層1100の上に第2の層1110が形成され、第2の層1110がシリコン1112を含み、第1の層1100が酸化シリコン1102を含む、シリコン・オン・インシュレータ・チップを形成することから開始される。これに続いて、この方法は、第2の層1110のシリコン要素1112の両縁STI酸化物要素1114、1116を形成する。具体的には、パッド酸化物、続いて窒化物を付着させ、この窒化物をフォトレジストを用いてパターン形成する。次に、この窒化物に対して反応性イオン・エッチングを実行し、フォトレジストを除去する。さらに、パッド酸化物、続いてシリコンをエッチングし、必要に応じてライナ酸化を実行する。次いで、酸化物を再充填し、化学機械研磨によって研磨する。この研磨は窒化物のところで停止させる。続いて、窒化物をエッチングし、酸化物の一部を時間エッチングする。
【0026】
STI酸化物要素1114、1116の形成に続いて、この方法は、第2の層1110の上に高k材料を付着させることによってゲート誘電体層1120を形成する。次いで、ゲート誘電体層1120の上に第1のポリシリコンまたは金属層1130を形成し、続いて、ポリシリコン・ゲルマニウム層1140および第2のポリシリコン層1150を形成する。第1のポリシリコンまたは金属層1130、ポリシリコン・ゲルマニウム層1140および第2のポリシリコン層1150はそれぞれ、30〜50nm、10nmおよび40〜80nmの例示的な厚さを有する。次に、コンタクト線およびゲートのパターンを形成するために、第2のポリシリコン層1150の上にコンタクト線フォトレジストPRおよびゲート・フォトレジストPRを配置し(図11)、続いて、第1のポリシリコン/金属層1130の一部分、ポリシリコン・ゲルマニウム層1140の一部分および第2のポリシリコン層1150の一部分を反応性イオン・エッチングすることによって、コンタクト線スタック1200およびゲート1210を形成する(図12)。この方法は次いで、コンタクト線フォトレジストPRおよびゲート・フォトレジストPRを除去し、ゲート1210の上に第2のゲート・フォトレジストPRを配置し(図13)、ポリシリコン・ゲルマニウム層1140の一部分および第2のポリシリコン層1150の一部分を反応性イオン・エッチングによってコンタクト線スタック1200から除去し(第1の層1130が金属の場合には、後続のシリサイド形成の間、第1の層1130を保護するため、ポリシリコン・ゲルマニウム層1140は残される)、第2のゲート・フォトレジストPRを除去することによって、コンタクト線1300を形成する(図14)。これに続いて、ドープされた延長部分を形成し、MOSFETのしきい電圧を調整するために、延長およびハロー注入を実施する従来のプロセスを実行する。
【0027】
これに続いて、コンタクト線1300およびゲート1210の上および周りに窒化物層1500を付着させ(図15)、続いて、窒化物層1500の一部分およびゲート誘電体層1120の一部分をエッチングして、コンタクト線スペーサ1600、1605、ゲート・スペーサ1610、1615、およびゲート誘電体1620、1625を形成する。図16に示されているように、コンタクト線1300の高さはゲート1210の高さよりも低く、したがって、コンタクト線スペーサ1600、1605は、ゲート・スペーサ1610、1615よりも低く、かつ薄い。次に、シリサイド層1700、1710、1720および1730をそれぞれ、コンタクト線1300の上部(ここでは、完全にシリサイド化されたコンタクト線としてもよい)、ゲート1210の上部、およびゲート・スペーサ1610、1615の近くのシリコン1112の上部(すなわちソース1720およびドレイン1730)に形成する。シリサイド層1700、1710、1720および1730を形成する前には、当技術分野で一般的に知られているように、ソース/ドレイン・イオン注入およびソース/ドレイン・アニールが実施される。サリサイド層は、金属を付着させ、アニールし、反応しなかった金属をウェット・エッチングする従来のプロセスによって形成される。さらに、ゲート1210の上およびコンタクト線1300の上に第2の窒化物層1740を付着させ、第2の窒化物層1740の上に酸化物層1750を付着させ、化学機械研磨を実行することによって、従来のバック・エンド・オブ・ライン(BEOL)プロセスを実行する。
【0028】
図17に示されているように、この方法は次いで、ゲート1210から遠いほうのコンタクト線スペーサ(すなわちコンタクト線スペーサ1600)の上にフォトレジストPRを配置し、ゲート1210の上およびゲート・スペーサ1610、1615の一部分の上にフォトレジストPRを配置し、コンタクト線1300から遠いほうの第2の層1110のSTI酸化物要素(すなわち第2のSTI酸化物要素1116)の一部分の上にフォトレジストPRを配置する。続いて、反応性イオン・エッチングを実行し、第2の窒化物層1740のところで停止させて、低k誘電体要素1810、1812、1814を形成する。これに続いて、フォトレジストを除去し、反応性イオン・エッチングを実行する。これによって、第2の窒化物層1740の一部分を除去して、誘電体要素1800、1802、1804を形成し、コンタクト線スペーサ1605を除去する(図18)。コンタクト線1300はゲート1210よりも低いため、コンタクト線1300およびコンタクト線スペーサ1600、1605上に付着された窒化物は、ゲート1210およびゲート・スペーサ1610、1615上に付着された窒化物よりも低く、かつ薄く、したがって、コンタクト線1300およびコンタクト線スペーサ1605上に付着された窒化物の一部分を、反応性イオン・エッチングによって除去することができる。さらに、MOSFET回路3200は単一のコンタクト線スペーサ(すなわちコンタクト線スペーサ1600)しか含まないため、スペーサによるソース1720およびドレイン1730の遮断を防ぐことができる。この方法は次いで、コンタクト線1300の上およびソース1720の一部分の上、ならびにドレイン1730の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア1900および1902を形成する(図19)。接触抵抗を低減させるため、タングステンを付着させる前に、コンタクト線1300の上、ならびにソース1720およびドレイン1730の一部分の上に窒化チタンの薄層を付着させてもよい。
【0029】
したがって、本明細書の実施形態は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造、方法などを提示する。MOSFET回路100はゲート310およびコンタクト線500を含み、ゲート310は、コンタクト線500の近くに位置する第1のゲート層と、第1のゲート層の上に位置する少なくとも1つの後続のゲート層とを含む。より具体的には、前述のとおり、ゲート310が、ポリシリコン層234の上に位置するシリサイド層810を含む。本発明の代替実施形態では、ゲート1210が、ポリシリコン・ゲルマニウム層1140の下に位置する第1のポリシリコン層1130と、ポリシリコン・ゲルマニウム層1140の上に位置する第2のポリシリコン層1150と、第2のポリシリコン層1150の上に位置するシリサイド層1710とを含むことができる。コンタクト線500も、ポリシリコン層232の上に位置するシリサイド層800を含むが、コンタクト線500は、ゲート310の高さ(すなわち第1のゲート層と後続のゲート層(1つまたは複数)とを合わせた高さ)よりも低い高さを含む。
【0030】
MOSFET回路100はさらに、ゲート310の近くに位置するゲート・スペーサ710、715と、コンタクト線500の近くに位置する単一のコンタクト線スペーサ700とを含む。前述のとおり、コンタクト線500はゲート310よりも低いため、コンタクト線スペーサ700は、それぞれのゲート・スペーサ710、715よりも低く、かつ薄い。さらに、コンタクト線スペーサ700のサイズが小さいことに加えて、MOSFET回路100は、コンタクト線に対するスペーサを1つだけ含み、またはコンタクト線に対するスペーサを1つも含まず、これによって、スペーサによるソース820およびドレイン830の遮断を防ぐことができる。さらに、第1のゲート誘電体725はゲート310の下に位置し、第2のゲート誘電体720はコンタクト線500の下に位置する。
【0031】
MOSFET回路100を製造する例示的な1つの方法は、第1のゲート層を形成し、第1のゲート層の上に少なくとも1つの後続のゲート層を形成することによって、ゲート310を形成することを含む。より具体的には、第1のゲート層の形成は、ゲート誘電体層220の上にポリシリコン層230を形成することを含む。さらに、第1のゲート層の形成中にコンタクト線500を形成する。すなわち、コンタクト線500と第1のゲート層とを同時に形成する。前述のとおり、コンタクト線500の形成は、ゲート誘電体層220の上にポリシリコン層230を形成し、続いて、ポリシリコン層230の一部分にドープするためにプリント回路ランディング・パッド300の上にゲルマニウム層400を注入することを含む。言い換えると、ゲート310およびコンタクト線500は、ポリシリコン層230に、コンタクト線500およびゲート310のパターンを形成し、続いてフォトレジストPRでゲート310を保護することによって形成することができる。次いで、コンタクト線500の所望の高さまでコンタクト線(すなわちプリント回路ランディング・パッド300)にドープすることによって、ドープされた部分を生成し、続いてこのドープされた部分をエッチングする。これに続いて、この方法は、前述のとおり、コンタクト線500の上およびソース820の一部分の上、ならびにドレイン830の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア1000および1002を形成する。
【0032】
ゲート1210およびコンタクト線1300はあるいは、基板の上に第1のポリシリコン層1130を付着させ、第1のポリシリコン層1130の上にシリコン・ゲルマニウム層1140を付着させ、シリコン・ゲルマニウム層1140の上に第2のポリシリコン層1150を付着させることによっても形成することができる。前述のとおり、この基板は、酸化シリコン1102を含む第1の層1100と、シリコン1112を含む第2の層1110とを含む。次に、第1のポリシリコン層1130、シリコン・ゲルマニウム層1140および第2のポリシリコン層1150をパターン形成して、コンタクト線スタック1200およびゲート1210を形成する。これに続いて、ゲート1210をフォトレジストPRで保護し、第2のポリシリコン層1150の一部分およびシリコン・ゲルマニウム層1140の一部分を、コンタクト線スタック1200から除去する。したがって、コンタクト線1300はゲート1210の近くに形成され、コンタクト線1300はゲート1210よりも低い。
【0033】
さらに、この方法は、ゲート310の近くに第1のスペーサ(すなわちゲート・スペーサ710、715)を形成し、コンタクト線500の近くに第2のスペーサ(すなわちコンタクト線スペーサ700、705)を形成する。前述のとおり、これらのスペーサは、コンタクト線500およびゲート310の上および周りに窒化物層600を付着させ、続いて窒化物層600の一部分をエッチングすることによって形成される。コンタクト線500の高さはゲート310の高さよりも低いため、第2のスペーサは第1のスペーサよりも低く、かつ薄い。続いて、第2のスペーサのうちの被保存スペーサ(すなわちコンタクト線スペーサ700)を保護し、第1のスペーサを保護し、MOSFET回路100をエッチングすることによって、第2のスペーサのうちの1つのスペーサ(すなわちコンタクト線スペーサ705)を除去する。したがって、コンタクト線スペーサ700のサイズが小さいことに加えて、MOSFET回路100は、コンタクト線に対するスペーサを1つだけ含み、これによって、スペーサによるソース820およびドレイン830の遮断を防ぐことができる。この場合も、この方法は次いで、前述のとおり、コンタクト線500の上およびソース820の一部分の上、ならびにドレイン830の一部分の上にタングステンを付着させ、次いで化学機械研磨を実施することによって、金属バイア1000および1002を形成する。
【0034】
図20〜22は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造する方法ステップの流れ図を示す。項目10では、この方法が、第1のゲート層およびコンタクト線を形成することによって開始される。前述のとおり、これは、基板の上にポリシリコン層を形成することを含み、この基板は、酸化シリコンを含む第1の層とシリコンを含む第2の層とを含む。項目11では、第1のゲート層の上に後続のゲート層(1つまたは複数)を形成する。前述のとおり、これらのゲート層は、コンタクト線の高さよりも高い高さを含む。
【0035】
より具体的には、図21に示されているように、これらのゲート層およびコンタクト線は、ポリシリコン層にコンタクト線およびゲートのパターンを形成し(項目20)、ゲートを保護し(項目21)、コンタクト線の所望の高さまでコンタクト線にドープすることによってドープされた部分を生成し(項目22)、ドープされた部分をエッチングする(項目23)ことによって形成することができる。あるいは、図22に示されているように、これらのゲート層およびコンタクト線は、基板の上に第1のポリシリコン層を付着させ(項目30)、第1のポリシリコン層の上にシリコン・ゲルマニウム層を付着させ(項目31)、シリコン・ゲルマニウム層の上に第2のポリシリコン層を付着させる(項目32)ことによって形成してもよい。これに続いて、第1のポリシリコン層、シリコン・ゲルマニウム層および第2のポリシリコン層をパターン形成して、コンタクト線スタックおよびゲートを形成し(項目33)、ゲート・スタックを保護し(項目34)、コンタクト線スタックから、第2のポリシリコン層の一部分およびシリコン・ゲルマニウム層の一部分を除去する(項目35)。
【0036】
次に、図20を再び参照すると、項目12で、ゲートの近くに第1のスペーサを形成し、コンタクト線の近くに、第1のスペーサよりも低く、かつ薄い第2のスペーサを形成する。前述のとおり、これらのスペーサは、コンタクト線およびゲートの上および周りに窒化物層を付着させ、続いて窒化物層の一部分をエッチングすることによって形成される。これに続いて、第2のスペーサのうちの被保存スペーサおよび第1のスペーサをフォトレジストで保護し(項目13)、MOSFET回路をエッチングする(項目14)。前述のとおり、コンタクト線はゲートよりも低いため、コンタクト線スペーサ(すなわち第2のスペーサ)は、それぞれのゲート・スペーサ(すなわちそれぞれの第1のスペーサ)よりも低く、かつ薄く、反応性イオン・エッチングによって容易に除去することができる。したがって、コンタクト線スペーサのサイズが小さいことに加えて、MOSFET回路は、コンタクト線に対するスペーサを1つだけ含み、これによって、スペーサによるソースおよびドレインの遮断を防ぐことができる。
【0037】
したがって、本発明の実施形態は、異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造および方法を提供する。具体的には、スペーサの高さとスペーサの厚さの両方を低減させるために、より低いコンタクト線が使用される。これによって、バイア・ホールのエッチングをスペーサが妨げる可能性が低下する。ポリシリコン・コンタクト線上のスペーサは、バイア・コンタクトの障害となる可能性があるため、バイア・コンタクトが、MOSFET回路のソース/ドレイン領域から分離される可能性がある。例えば、スペーサによる遮蔽は、スタティック・ランダム・アクセス・メモリ(SRAM)内に開路を生じさせる。この問題は、SRAM領域が縮小し続けるにつれて大きくなる。したがって、本発明の実施形態の構造および方法は、従来のMOSFET製造プロセスに容易に組み込むことができる解決策を提供する。
【0038】
特定の実施形態の以上の説明は、現在の知識を使用することによって、包括的な概念から逸脱することなく、このような特定の実施形態を容易に変更し、またはこのような特定の実施形態を様々な用途に対して適合させ、あるいはその両方を実行することができる本発明の一般的な性質を完全に明らかにする。したがって、このような適合および変更は、開示された実施形態の等価物の意味および範囲に含まれなければならず、開示された実施形態の等価物の意味および範囲に含まれることが意図される。本明細書で使用された言い回しまたは用語は、説明を目的としたものであり、限定を目的としたものではないことを理解されたい。したがって、好ましい実施形態に関して本発明を説明してきたが、添付の特許請求の範囲の趣旨および範囲に含まれる変更を加えて本発明を実施することができることを当業者は認識されたい。
【産業上の利用可能性】
【0039】
本発明の構造および該構造の製造方法は集積回路の製造において有用であり、異なる高さのコンタクト線を有する高密度MOSFET回路に対して特に有用である。
【図面の簡単な説明】
【0040】
【図1】本発明のMOSFET回路を示す概略図である。
【図2】本発明の一方法ステップを示す概略図である。
【図3】本発明の一方法ステップを示す概略図である。
【図4】本発明の一方法ステップを示す概略図である。
【図5】本発明の一方法ステップを示す概略図である。
【図6】本発明の一方法ステップを示す概略図である。
【図7】本発明の一方法ステップを示す概略図である。
【図8】本発明の一方法ステップを示す概略図である。
【図9】本発明の一方法ステップを示す概略図である。
【図10】本発明の一方法ステップを示す概略図である。
【図11】本発明の一方法ステップを示す概略図である。
【図12】本発明の一方法ステップを示す概略図である。
【図13】本発明の一方法ステップを示す概略図である。
【図14】本発明の一方法ステップを示す概略図である。
【図15】本発明の一方法ステップを示す概略図である。
【図16】本発明の一方法ステップを示す概略図である。
【図17】本発明の一方法ステップを示す概略図である。
【図18】本発明の一方法ステップを示す概略図である。
【図19】本発明の一方法ステップを示す概略図である。
【図20】本発明の方法の流れ図である。
【図21】本発明の方法ステップの流れ図である。
【図22】本発明の代替方法ステップの流れ図である。
【特許請求の範囲】
【請求項1】
コンタクト線(500、1300)と、
前記コンタクト線(500、1300)の近くに位置するゲート(310、1210)と
を含み、
前記コンタクト線(500、1300)が、前記ゲート(310、1210)の高さよりも低い高さを含む
MOSFET回路。
【請求項2】
前記ゲート(310、1210)の近くに位置するゲート・スペーサ(710、715、1610、1615)をさらに含み、
前記コンタクト線(500、1300)の近くに、前記コンタクト線(500、1300)と前記ゲート(310、1210)との間に位置するスペーサを含まない、
請求項1に記載のMOSFET回路。
【請求項3】
前記ゲート(310、1210)の近くに位置するゲート・スペーサ(710、715、1610、1615)と、
前記コンタクト線(500、1300)の近くに位置する単一のコンタクト線スペーサ(700、1600)と
をさらに含み、
前記コンタクト線スペーサ(700、1600)が、前記ゲート・スペーサ(710、715、1610、1615)の高さよりも低い高さを含む、
請求項1に記載のMOSFET回路。
【請求項4】
前記ゲート(310、1210)の近くに位置するゲート・スペーサ(710、715、1610、1615)と、
前記コンタクト線(500、1300)の近くに位置する単一のコンタクト線スペーサ(700、1600)と
をさらに含み、
前記コンタクト線スペーサ(700、1600)が、前記ゲート・スペーサ(710、715、1610、1615)の厚さよりも薄い厚さを含む、
請求項1に記載のMOSFET回路。
【請求項5】
前記ゲート(310、1210)がさらに、第1のゲート層(1130)と、前記第1のゲート層(1130)の上、少なくとも1つの後続のゲート層の下に位置するポリシリコン・ゲルマニウム・ゲート層(1140)とを含む、請求項1に記載のMOSFET回路。
【請求項6】
コンタクト線(500、1300)と、
前記コンタクト線(500、1300)の近くに位置する第1のゲート層(234、1130)と、
前記第1のゲート層(234、1130)の上に位置する少なくとも1つの後続のゲート層(810、1140)と、
前記第1のゲート層(234、1130)および前記少なくとも1つの後続のゲート層の近くに位置するゲート・スペーサ(710、715、1610、1615)と
を含み、
前記コンタクト線(500、1300)の近くに、前記コンタクト線(500、1300)と前記第1のゲート層(234、1130)との間に位置するコンタクト線スペーサを含まない
MOSFET回路。
【請求項7】
前記コンタクト線(500、1300)が、前記第1のゲート層(234、1130)と前記少なくとも1つの後続のゲート層とを合わせた高さよりも低い高さを含む、請求項6に記載のMOSFET回路。
【請求項8】
前記コンタクト線(500、1300)の近くに位置する1つ以下のコンタクト線スペーサをさらに含み、前記1つ以下のコンタクト線スペーサが、前記ゲート・スペーサ(710、715、1610、1615)の高さよりも低い高さを含む、請求項6に記載のMOSFET回路。
【請求項9】
前記コンタクト線(500、1300)の近くに位置する1つ以下のコンタクト線スペーサをさらに含み、前記1つ以下のコンタクト線スペーサが、前記ゲート・スペーサ(710、715、1610、1615)の厚さよりも薄い厚さを含む、請求項6に記載のMOSFET回路。
【請求項10】
前記第1のゲート層(1130)の上、前記少なくとも1つの後続のゲート層の下に位置するポリシリコン・ゲルマニウム・ゲート層(1140)をさらに含む、請求項6に記載のMOSFET回路。
【請求項11】
MOSFET回路を製造する方法であって、
ポリシリコン層をパターン形成して、少なくとも1つのコンタクト線(500、1300)および少なくとも1つのゲート(310、1210)を形成すること、
前記ゲート(310、1210)を保護し、前記コンタクト線(500、1300)を露出させること、および
前記コンタクト線(500、1300)の高さを低減させて、その結果としての前記コンタクト線(500、1300)の高さが前記ゲート(310、1210)の高さよりも低くなるようにすること
を含む方法。
【請求項12】
前記ゲート(310、1210)の近くに第1のスペーサ(710、715、1610、1615)を形成すること、および
前記コンタクト線(500、1300)の近くに第2のスペーサ(700、705、1600、1605)を形成すること
を含み、前記第2のスペーサ(700、705、1600、1605)の前記形成が、前記第1のスペーサ(710、715、1610、1615)の高さよりも低い高さを有する前記第2のスペーサ(700、705、1600、1605)を形成することを含む、
請求項11に記載の方法。
【請求項13】
前記ゲート(310、1210)の近くに第1のスペーサ(710、715、1610、1615)を形成すること、および
前記コンタクト線(500、1300)の近くに第2のスペーサ(700、705、1600、1605)を形成すること
を含み、前記第2のスペーサ(700、705、1600、1605)の前記形成が、前記第1のスペーサ(710、715、1610、1615)の厚さよりも薄い厚さを有する前記第2のスペーサ(700、705、1600、1605)を形成することを含む、
請求項11に記載の方法。
【請求項14】
前記第2のスペーサ(700、705、1600、1605)のうちの少なくとも1つの被除去スペーサ(removed spacer)(705、1605)を除去することをさらに含む、請求項12に記載の方法。
【請求項15】
前記少なくとも1つの被除去スペーサ(705、1605)の前記除去が、前記第2のスペーサ(700、705、1600、1605)のうちの被保存スペーサ(700、1600)を保護し、前記第1のスペーサ(710、715、1610、1615)を保護し、前記第2のスペーサのうちの保護されていない1つのスペーサ(705、1605)をエッチングすることを含む、請求項14に記載の方法。
【請求項16】
前記ゲート(1210)内にポリシリコン・ゲルマニウム・ゲート層(1140)を形成することをさらに含む、請求項11に記載の方法。
【請求項17】
MOSFET回路を製造する方法であって、
基板の上に第1のポリシリコン層(1130)を付着させること、
前記第1のポリシリコン層(1130)の上にポリシリコン・ゲルマニウム層(1140)を付着させること、
前記ポリシリコン・ゲルマニウム層(1140)の上に第2のポリシリコン層(1150)を付着させること、
前記第1のポリシリコン層(1130)、前記ポリシリコン・ゲルマニウム層(1140)および前記第2のポリシリコン層(1150)をパターン形成して、コンタクト線スタック(1200)およびゲート・スタック(1210)を形成すること、
前記コンタクト線スタック(1300)の前記第2のポリシリコン層(1150)を除去すること
を含み、
前記コンタクト線スタック(1300)が、前記ゲート・スタック(1210)の高さよりも低い高さを含む
方法。
【請求項18】
前記ゲート・スタック(1210)の近くに第1のスペーサ(1610、1615)を形成すること、および
前記コンタクト線スタック(1300)の近くに第2のスペーサ(1600、1605)を形成すること
を含み、前記第2のスペーサ(1600、1605)の前記形成が、前記第1のスペーサ(1610、1615)の高さよりも低い高さを有する前記第2のスペーサ(1600、1605)を形成することを含む、
請求項17に記載の方法。
【請求項19】
前記ゲート・スタック(1210)の近くに第1のスペーサ(1610、1615)を形成すること、および
前記コンタクト線スタック(1300)の近くに第2のスペーサ(1600、1605)を形成すること
を含み、前記第2のスペーサ(1600、1605)の前記形成が、前記第1のスペーサ(1610、1615)の厚さよりも薄い厚さを有する前記第2のスペーサ(1600、1605)を形成することを含む、
請求項17に記載の方法。
【請求項20】
前記第2のスペーサ(1600、1605)のうちの少なくとも1つの被除去スペーサを除去することをさらに含む、請求項18に記載の方法。
【請求項21】
前記少なくとも1つの被除去スペーサの前記除去が、前記第2のスペーサ(1600、1605)のうちの被保存スペーサを保護し、前記第1のスペーサ(1610、1615)を保護し、前記第2のスペーサのうちの保護されていない1つのスペーサをエッチングすることを含む、請求項20に記載の方法。
【請求項1】
コンタクト線(500、1300)と、
前記コンタクト線(500、1300)の近くに位置するゲート(310、1210)と
を含み、
前記コンタクト線(500、1300)が、前記ゲート(310、1210)の高さよりも低い高さを含む
MOSFET回路。
【請求項2】
前記ゲート(310、1210)の近くに位置するゲート・スペーサ(710、715、1610、1615)をさらに含み、
前記コンタクト線(500、1300)の近くに、前記コンタクト線(500、1300)と前記ゲート(310、1210)との間に位置するスペーサを含まない、
請求項1に記載のMOSFET回路。
【請求項3】
前記ゲート(310、1210)の近くに位置するゲート・スペーサ(710、715、1610、1615)と、
前記コンタクト線(500、1300)の近くに位置する単一のコンタクト線スペーサ(700、1600)と
をさらに含み、
前記コンタクト線スペーサ(700、1600)が、前記ゲート・スペーサ(710、715、1610、1615)の高さよりも低い高さを含む、
請求項1に記載のMOSFET回路。
【請求項4】
前記ゲート(310、1210)の近くに位置するゲート・スペーサ(710、715、1610、1615)と、
前記コンタクト線(500、1300)の近くに位置する単一のコンタクト線スペーサ(700、1600)と
をさらに含み、
前記コンタクト線スペーサ(700、1600)が、前記ゲート・スペーサ(710、715、1610、1615)の厚さよりも薄い厚さを含む、
請求項1に記載のMOSFET回路。
【請求項5】
前記ゲート(310、1210)がさらに、第1のゲート層(1130)と、前記第1のゲート層(1130)の上、少なくとも1つの後続のゲート層の下に位置するポリシリコン・ゲルマニウム・ゲート層(1140)とを含む、請求項1に記載のMOSFET回路。
【請求項6】
コンタクト線(500、1300)と、
前記コンタクト線(500、1300)の近くに位置する第1のゲート層(234、1130)と、
前記第1のゲート層(234、1130)の上に位置する少なくとも1つの後続のゲート層(810、1140)と、
前記第1のゲート層(234、1130)および前記少なくとも1つの後続のゲート層の近くに位置するゲート・スペーサ(710、715、1610、1615)と
を含み、
前記コンタクト線(500、1300)の近くに、前記コンタクト線(500、1300)と前記第1のゲート層(234、1130)との間に位置するコンタクト線スペーサを含まない
MOSFET回路。
【請求項7】
前記コンタクト線(500、1300)が、前記第1のゲート層(234、1130)と前記少なくとも1つの後続のゲート層とを合わせた高さよりも低い高さを含む、請求項6に記載のMOSFET回路。
【請求項8】
前記コンタクト線(500、1300)の近くに位置する1つ以下のコンタクト線スペーサをさらに含み、前記1つ以下のコンタクト線スペーサが、前記ゲート・スペーサ(710、715、1610、1615)の高さよりも低い高さを含む、請求項6に記載のMOSFET回路。
【請求項9】
前記コンタクト線(500、1300)の近くに位置する1つ以下のコンタクト線スペーサをさらに含み、前記1つ以下のコンタクト線スペーサが、前記ゲート・スペーサ(710、715、1610、1615)の厚さよりも薄い厚さを含む、請求項6に記載のMOSFET回路。
【請求項10】
前記第1のゲート層(1130)の上、前記少なくとも1つの後続のゲート層の下に位置するポリシリコン・ゲルマニウム・ゲート層(1140)をさらに含む、請求項6に記載のMOSFET回路。
【請求項11】
MOSFET回路を製造する方法であって、
ポリシリコン層をパターン形成して、少なくとも1つのコンタクト線(500、1300)および少なくとも1つのゲート(310、1210)を形成すること、
前記ゲート(310、1210)を保護し、前記コンタクト線(500、1300)を露出させること、および
前記コンタクト線(500、1300)の高さを低減させて、その結果としての前記コンタクト線(500、1300)の高さが前記ゲート(310、1210)の高さよりも低くなるようにすること
を含む方法。
【請求項12】
前記ゲート(310、1210)の近くに第1のスペーサ(710、715、1610、1615)を形成すること、および
前記コンタクト線(500、1300)の近くに第2のスペーサ(700、705、1600、1605)を形成すること
を含み、前記第2のスペーサ(700、705、1600、1605)の前記形成が、前記第1のスペーサ(710、715、1610、1615)の高さよりも低い高さを有する前記第2のスペーサ(700、705、1600、1605)を形成することを含む、
請求項11に記載の方法。
【請求項13】
前記ゲート(310、1210)の近くに第1のスペーサ(710、715、1610、1615)を形成すること、および
前記コンタクト線(500、1300)の近くに第2のスペーサ(700、705、1600、1605)を形成すること
を含み、前記第2のスペーサ(700、705、1600、1605)の前記形成が、前記第1のスペーサ(710、715、1610、1615)の厚さよりも薄い厚さを有する前記第2のスペーサ(700、705、1600、1605)を形成することを含む、
請求項11に記載の方法。
【請求項14】
前記第2のスペーサ(700、705、1600、1605)のうちの少なくとも1つの被除去スペーサ(removed spacer)(705、1605)を除去することをさらに含む、請求項12に記載の方法。
【請求項15】
前記少なくとも1つの被除去スペーサ(705、1605)の前記除去が、前記第2のスペーサ(700、705、1600、1605)のうちの被保存スペーサ(700、1600)を保護し、前記第1のスペーサ(710、715、1610、1615)を保護し、前記第2のスペーサのうちの保護されていない1つのスペーサ(705、1605)をエッチングすることを含む、請求項14に記載の方法。
【請求項16】
前記ゲート(1210)内にポリシリコン・ゲルマニウム・ゲート層(1140)を形成することをさらに含む、請求項11に記載の方法。
【請求項17】
MOSFET回路を製造する方法であって、
基板の上に第1のポリシリコン層(1130)を付着させること、
前記第1のポリシリコン層(1130)の上にポリシリコン・ゲルマニウム層(1140)を付着させること、
前記ポリシリコン・ゲルマニウム層(1140)の上に第2のポリシリコン層(1150)を付着させること、
前記第1のポリシリコン層(1130)、前記ポリシリコン・ゲルマニウム層(1140)および前記第2のポリシリコン層(1150)をパターン形成して、コンタクト線スタック(1200)およびゲート・スタック(1210)を形成すること、
前記コンタクト線スタック(1300)の前記第2のポリシリコン層(1150)を除去すること
を含み、
前記コンタクト線スタック(1300)が、前記ゲート・スタック(1210)の高さよりも低い高さを含む
方法。
【請求項18】
前記ゲート・スタック(1210)の近くに第1のスペーサ(1610、1615)を形成すること、および
前記コンタクト線スタック(1300)の近くに第2のスペーサ(1600、1605)を形成すること
を含み、前記第2のスペーサ(1600、1605)の前記形成が、前記第1のスペーサ(1610、1615)の高さよりも低い高さを有する前記第2のスペーサ(1600、1605)を形成することを含む、
請求項17に記載の方法。
【請求項19】
前記ゲート・スタック(1210)の近くに第1のスペーサ(1610、1615)を形成すること、および
前記コンタクト線スタック(1300)の近くに第2のスペーサ(1600、1605)を形成すること
を含み、前記第2のスペーサ(1600、1605)の前記形成が、前記第1のスペーサ(1610、1615)の厚さよりも薄い厚さを有する前記第2のスペーサ(1600、1605)を形成することを含む、
請求項17に記載の方法。
【請求項20】
前記第2のスペーサ(1600、1605)のうちの少なくとも1つの被除去スペーサを除去することをさらに含む、請求項18に記載の方法。
【請求項21】
前記少なくとも1つの被除去スペーサの前記除去が、前記第2のスペーサ(1600、1605)のうちの被保存スペーサを保護し、前記第1のスペーサ(1610、1615)を保護し、前記第2のスペーサのうちの保護されていない1つのスペーサをエッチングすることを含む、請求項20に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
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【図17】
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【図19】
【図20】
【図21】
【図22】
【公表番号】特表2009−522819(P2009−522819A)
【公表日】平成21年6月11日(2009.6.11)
【国際特許分類】
【出願番号】特願2008−549683(P2008−549683)
【出願日】平成19年1月9日(2007.1.9)
【国際出願番号】PCT/US2007/060265
【国際公開番号】WO2007/082199
【国際公開日】平成19年7月19日(2007.7.19)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成21年6月11日(2009.6.11)
【国際特許分類】
【出願日】平成19年1月9日(2007.1.9)
【国際出願番号】PCT/US2007/060265
【国際公開番号】WO2007/082199
【国際公開日】平成19年7月19日(2007.7.19)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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