発振器およびＰＬＬ回路
【課題】半導体集積回路上に小面積で形成でき、かつ、適切な周波数の発振信号を生成できる発振器と、これを用いたＰＬＬ回路を提供する。
【解決手段】発振器は、第１のノードと第２のノードと間に並列接続される抵抗と、反転増幅器と、半導体素子とを備える。前記半導体素子は、半導体基板と、前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、前記音響波伝播層上に形成され、前記第１のノードと電気的に接続される第１のコンタクトと、前記音響波伝播層上に前記第１のコンタクトとは離れて形成され、前記第２のノードと電気的に接続される第２のコンタクトと、を有する。前記第１のノードまたは前記第２のノードから発振信号を出力する。
【解決手段】発振器は、第１のノードと第２のノードと間に並列接続される抵抗と、反転増幅器と、半導体素子とを備える。前記半導体素子は、半導体基板と、前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、前記音響波伝播層上に形成され、前記第１のノードと電気的に接続される第１のコンタクトと、前記音響波伝播層上に前記第１のコンタクトとは離れて形成され、前記第２のノードと電気的に接続される第２のコンタクトと、を有する。前記第１のノードまたは前記第２のノードから発振信号を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、発振器およびＰＬＬ回路に関する。
【背景技術】
【０００２】
従来から多くの発振器が用いられている。例えば、水晶発振器は、水晶の圧電効果を利用したものであり、非常に高い精度の発振が得られる。しかしながら、半導体集積回路の外付け部品であるため、コストが高くなるという問題がある。一方、半導体集積回路上に形成可能な発振器としては、ＬＣ発振器やＲＣ発振器が挙げられる。ＬＣ発振器のインダクタには、半導体集積回路の配線を利用したスパイラルインダクタが用いられる。ＬＣ発振器の発振周波数はインダクタンスに依存するため、１００ＭＨｚオーダ以下の周波数で発振させるためには非常に大きなインダクタンスが必要となり、半導体集積回路上で大きな面積を占有してしまう。また、ＲＣ発振器は、数百ＭＨｚ以下の比較的低い周波数での発振を実現できるが、周波数特性が劣っているという問題がある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】G. Weinreich, Physical Review, 104 (1956), pp. 321 - 324
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体集積回路上に小面積で形成でき、かつ、適切な周波数の発振信号を生成できる発振器と、これを用いたＰＬＬ回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、発振器は、第１のノードと第２のノードと間に並列接続される抵抗と、反転増幅器と、半導体素子とを備える。前記半導体素子は、半導体基板と、前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、前記音響波伝播層上に形成され、前記第１のノードと電気的に接続される第１のコンタクトと、前記音響波伝播層上に前記第１のコンタクトとは離れて形成され、前記第２のノードと電気的に接続される第２のコンタクトと、を有する。前記第１のノードまたは前記第２のノードから発振信号を出力する。
【図面の簡単な説明】
【０００６】
【図１】半導体素子１００の上面図。
【図２】半導体素子１００の斜視図。
【図３】半導体素子１００の断面図。
【図４】半導体素子１００の変形例。
【図５】半導体素子１００の等価回路。
【図６】第１の実施形態に係る発振器１０の回路図。
【図７】第２の実施形態に係る発振器２０の回路図。
【図８】図７の発振器２０をＣＭＯＳ回路で構成した場合の回路図。
【図９】図７の発振器２０をｎＭＯＳトランジスタを用いて構成した場合の回路図。
【図１０】図７の発振器２０をｐＭＯＳトランジスタを用いて構成した場合の回路図。
【図１１】図９の回路のシミュレーション結果を示すグラフ。
【図１２】ＰＬＬ回路５０の概略ブロック図。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照しながら具体的に説明する。まず、各実施形態の発振器で使用される半導体素子１００について説明する。
【０００８】
図１〜図３はそれぞれ、半導体素子１００の上面図、斜視図および断面図である。半導体素子１００は、シリコン基板（半導体基板）１と、ｎウェル２と、ｐ型拡散層（音響波伝播層）３と、ＳｉＯ２膜（音響波反射層）４と、コンタクト５ａ，５ｂと、配線６ａ，６ｂとを有する。
【０００９】
シリコン基板１の表面には、例えば不純物としてリンあるいはヒ素がドーピングされたｎウェル２が形成される。ｎウェル２の内側に、例えば不純物としてホウ素がドーピングされたｐ型拡散層３が形成される。ｐ型拡散層３を上面から見た形状は、短辺および長辺を有する略長方形である。短辺および長辺の長さはそれぞれ、例えば、３μｍおよび４０μｍであり、集積回路上に形成されるスパイラルインダクタと比べるとかなり小さくすることができる。
【００１０】
ｎウェル２の内側で、ｐ型拡散層３を囲うように溝７がシリコン基板１に形成され、その中にＳｉＯ２膜４が埋め込まれている。ＳｉＯ２膜４は、いわゆるＳＴＩ（Shallow Trench Isolation）と呼ばれる構造であり、ｐ型拡散層３をシリコン基板１上に形成される他の素子と電気的に分離する。コンタクト５ａ，５ｂは、ｐ型拡散層３上に形成され、ｐ型拡散層３と配線６ａ，６ｂとをそれぞれ電気的に接続する。コンタクト５ａ，５ｂは、互いに接触していなければｐ型拡散層３上のどこに形成してもよい。配線６ａ，６ｂは他の素子（不図示）と接続される。
【００１１】
図１〜図３の半導体素子１００は簡易な構造であるため、通常のＣＭＯＳプロセスにより形成できる。
【００１２】
一般に、キャリアを有する半導体中では、電荷密度が変化すると体積が変化し、体積が変化すると電荷密度が変化すること、すなわち、電気と機械振動との相互作用が知られている。より具体的には、ρを電荷密度、Φを体積変化に比例する変数、ｃを半導体中の音速とすると、下記（１）式の方程式が成立する。
【数１】
【００１３】
上記（１）式の左辺は音響波の伝搬を表す方程式であり、電荷密度ρの変化があると（右辺）、音速ｃの音響波が伝播する（左辺）ことを示している。
【００１４】
このことを図１〜図３の半導体素子１００に当てはめる。半導体素子１００では、ｐ型拡散層３にキャリアとしてホールが存在する。コンタクト５ａ，５ｂの一方または両方から電気入力が与えられるとｐ型拡散層３の電荷密度が変化し、その結果、ｐ型拡散層３が音響波伝播層となって音響波が伝播する。一方、ＳｉＯ２膜４は音響波反射層として機能する。すなわち、音響波はｐ型拡散層３とＳｉＯ２膜４との界面で反射し、ｐ型拡散層３に音響定在波が生じる。この音響定在波の周波数はｐ型拡散層３の長辺の長さとｐ型拡散層３中の音速ｃとに応じて定まる。
【００１５】
したがって、半導体素子１００は特定の周波数のみで共振する共振器となる。ｐ型拡散層３の長辺の長さが短いほど定在波の波長は短くなるため、ｐ型拡散層３の長辺の長さに応じて、共振周波数を調整できる。一例として、長辺の長さが４０μｍの場合、共振周波数の実測値は９４ＭＨｚである。また、シリコン基板１、ｎウェル２あるいはｐ型拡散層３にバイアスを印加することにより共振周波数を調整することもできる。
【００１６】
なお、半導体素子１００の構造は図１〜図３に限定されるものではない。音響波をｐ型拡散層３内に効率よく閉じ込めるためには、図１〜図３に示すように不純物拡散層を取り囲むように音響波反射層が設けられるのが望ましいが、少なくとも、不純物拡散領域の長辺方向の両端に音響波反射層が形成されていればよい。例えば、図４に示すように、ＳｉＯ２膜４をｐ型拡散層３の長辺方向の両端にのみ形成し、短辺方向の側面にはｎウェル２が形成されていてもよい。音響波反射層の材料は、ｐ型拡散層が形成されるシリコン基板１の材料の音響インピーダンスとの差が大きい方が望ましく、例えばＳｉＮ等でもよい。また、図１〜図４の半導体素子１００は、ｎウェル２およびｐ型拡散層３を形成しているが、導電型を逆にし、ｐウェル２’およびｎ型拡散層３’を形成してもよい。
【００１７】
図５（ａ）は、半導体素子１００の等価回路である。半導体素子１００は、コンタクト５ａ，５ｂ間に直列に形成される抵抗成分（第１の抵抗成分）Ｒｓ、インダクタンス成分Ｌｓおよび容量成分Ｃｓと、これらと並列に形成される抵抗成分（第２の抵抗成分）Ｒｐとを有する。
【００１８】
抵抗成分Ｒｐはコンタクト５ａ，５ｂ間にｐ型拡散層３を介して電流が流れることを示している。抵抗成分Ｒｓ、インダクタンス成分Ｌｓおよび容量成分Ｃｓは、半導体素子１００の共振特性からフィッティングすることができる。
【００１９】
通常、半導体集積回路上に形成されるスパイラルインダクタのインダクタンスは１０ｎＨ程度であるので、これよりはるかに大きなインダクタンスを実現できる。これは、半導体中の音速ｃは、電気信号に比べると、非常に遅いためである。
【００２０】
また、ｐ型拡散層３の長辺方向の長さをより長く、例えば１００μｍ以上とすると共振周波数が低くなり、インダクタンス成分Ｌｓは数μＨとなる。すなわち、ｐ型拡散層３の長辺方向の長さを長くすればインダクタンス成分を大きくすることができる。
【００２１】
このように、半導体素子１００は、大きなインダクタンス成分を有し、かつ、長辺方向の長さに応じて共振周波数を調整可能な共振器として使用できる。
【００２２】
したがって、圧電素子や圧電共振器に代えて、半導体集積回路上に簡易に製造可能な半導体素子１００を用いることができる。
【００２３】
なお、図１〜図４の半導体素子１００は、２つのコンタクト５ａ，５ｂを有する例を示しているが、１つのコンタクト５ａのみ有してもよい。この場合の等価回路は、図５（ｂ）に示すようになり、コンタクト５ａと接地端子との間には、抵抗成分Ｒｐに加え容量成分Ｃｐが形成される。
【００２４】
また、上述したように半導体素子１００の共振周波数は長辺の長さによって決定されるため、共振周波数のばらつきは製造上の形状ばらつきと同程度となる。半導体プロセスの加工精度は非常に高いため、半導体素子１００における共振周波数のばらつきを極めて小さくできる。例えば、上記の長辺の長さが４０μｍの半導体素子１００に対して０．０１μｍのプロセス誤差が生じた場合、共振周波数の誤差はわずか２５０ｐｐｍである。
【００２５】
（第１の実施形態）
図６は、第１の実施形態に係る発振器１０の回路図である。発振器１０は、第１のノードＶ１と第２のノードＶ２との間に並列接続されるインバータ（反転増幅器）Ｉ１、抵抗Ｒ１および半導体素子１００と、第１のノードＶ１と接地端子との間に接続される容量Ｃ１と、第２のノードＶ２と接地端子との間に接続される容量Ｃ２とを備えている。図１〜図３の半導体素子１００において、コンタクト５ａは第１のノードＶ１に接続され、コンタクト５ｂは第２のノードＶ２に接続される。
【００２６】
インバータＩ１は、共振器としての半導体素子１００の一端の電圧を反転増幅して、他端にフィードバック入力する。抵抗Ｒ１は、インバータＩ１の出力から入力へ電流および電圧信号をフィードバックし、半導体素子１００の発振を継続させる。容量Ｃ１，Ｃ２は、負性抵抗、励振レベルおよび発振周波数を調整する。なお、半導体素子１００の両端子の対地寄生容量が大きい場合は、この寄生容量で容量Ｃ１，Ｃ２を代用できるため、容量Ｃ１，Ｃ２を設けなくてもよい。
【００２７】
半導体素子１００の両端のインピーダンスが非常に高い共振時、両端の電圧の位相は逆位相となる。そして、インバータＩ１の入出力端子の位相も逆位相である。したがって、位相シフトが３６０度の正のフィードバックが形成され、発振する。その結果、第１のノードＶ１または第２のノードＶ２から発振信号を取り出すことができる。必要に応じて、バッファを設けて発振信号を取り出してもよい。
【００２８】
このように、第１の実施形態では、水晶振動子やスパイラルインダクタを用いず、集積回路上に製造可能な簡易な構造の半導体素子１００を用いて発振器１０を構成する。したがって、低コストかつ低面積の発振器を実現できる。また、半導体素子１００のインダクタンスはスパイラルインダクタのインダクタンスより大きいため、スパイラルインダクタを用いた発振器と比べ、発振周波数を低くすることができる。また、発振周波数は半導体素子１００の長辺の長さで決定されるため、周波数精度の高い発振器が実現できる。
【００２９】
（第２の実施形態）
第２の実施形態は、クロスカップリングにより発振器を構成するものである。
【００３０】
図７は、第２の実施形態に係る発振器２０の回路図である。発振器２０は、入力端子が第１のノードＶ１に接続され、出力端子が第２のノードＶ２に接続されるインバータ（反転増幅器）Ｉａと、インバータＩａと並列接続される抵抗Ｒａと、第２のノードＶ２と第３のノードＶ３との間に接続される容量Ｃａと、入力端子が第３のノードＶ３に接続され、出力端子が第４のノードＶ４に接続されるインバータ（反転増幅器）Ｉｂと、インバータＩｂと並列接続される抵抗Ｒｂと、第４のノードＶ４と第１のノードＶ１との間に接続される容量Ｃｂと、第３のノードＶ３に接続される半導体素子１００ａと、第１のノードＶ１に接続される半導体素子１００ｂとを備えている。
【００３１】
半導体素子１００ａは、図１〜図３のコンタクト５ａ，５ｂのうちの一方のみを形成し、そのコンタクトを第３のノードＶ３に接続してもよい。同様に、半導体素子１００ｂは、コンタクト５ａ，５ｂのうちの一方のみを形成し、そのコンタクトを第１のノードＶ１に接続してもよい。この場合、半導体素子１００ａ，１００ｂの等価回路は図５（ｂ）で表される。
【００３２】
あるいは、半導体素子１００ａ，１００ｂの少なくとも一方は、コンタクト５ａ，５ｂを形成し、その一方を接地端子に接続してもよい。また、半導体素子１００ａ，１００ｂを１つの半導体素子１００として一体に形成し、コンタクト５ａを第３のノードＶ３に、コンタクト５ｂを第１のノードＶ１にそれぞれ接続してもよい。
【００３３】
図８は、図７の発振器２０をＣＭＯＳ（Complementally Metal Oxide Semiconductor）回路で構成した場合の回路図である。図７のインバータＩａは、図８のｐＭＯＳトランジスタＭｐａおよびｎＭＯＳトランジスタＭｎａから構成される。同様に、図７のインバータＩａは、ｐＭＯＳトランジスタＭｐｂおよびｎＭＯＳトランジスタＭｎｂから構成される。さらに、図８の半導体素子１００ａ，１００ｂを一体に形成し、コンタクト５ａを第１のノードＶ１に、コンタクト５ｂを第２のノードＶ２にそれぞれ接続している。
【００３４】
図９は、図７の発振器２０をｎＭＯＳトランジスタを用いて構成した場合の回路図であり、図１０は、図７の発振器２０をｐＭＯＳトランジスタを用いて構成した場合の回路図である。図９および図１０に示すように、電流源ＩｂｉａｓとｎＭＯＳトランジスタＭｎａ，ＭｎｂあるいはｐＭＯＳトランジスタＭｐａ，Ｍｐｂを用いて反転増幅器Ｉａ，Ｉｂを構成してもよい。
【００３５】
図７の発振器２０は、半導体素子１００ａ，１００ｂの共振時、各インバータＩａ，Ｉｂの出力における位相シフトは０度である。したがって、トータルの位相シフトが３６０度の正のフィードバックが形成され、発振する。抵抗ＲａはインバータＩａのフィードバック抵抗であり、容量Ｃａと合わせてハイパスフィルタを構成する。抵抗Ｒｂおよび容量Ｃｂも同様である。これにより、第１〜第４のノードＶ１〜Ｖ４が電源電圧あるいは接地電圧に固定されるのが防止される。結果として、 第１〜第４のノードＶ１〜Ｖ４のいずれからも発振信号を取り出すことができる。
【００３６】
図１１は、図８の回路のシミュレーション結果を示すグラフである。図１１（ａ）の横軸は時間、縦軸は周波数である。また、図１１（ｂ）の横軸は時間、縦軸は出力電圧の振幅である。これらの図に示すように、発振直後を除き、発振回路２０は安定して約１２５ＭＨｚの発振信号を生成できる。上述したように、半導体素子１００のインダクタンスを数百ｎＨという、集積回路上のインダクタンス素子としては大きな値を実現できるために、この周波数で発振させることができる。
【００３７】
このように、第２の実施形態でも、水晶振動子やスパイラルインダクタを用いず、集積回路上に製造可能な簡易な構造の半導体素子１００を用いて発振器２０を構成する。したがって、低コストかつ低面積の発振器を実現できる。また、半導体素子１００のインダクタンスはスパイラルインダクタのインダクタンスより大きいため、スパイラルインダクタを用いた発振器と比べ、発振周波数を低くすることができる。また、発振周波数は半導体素子１００の長辺の長さで決定されるため、周波数精度の高い発振器が実現できる。
【００３８】
（第３の実施形態）
上述した発振器は種々の装置に用いることができるが、第３の実施形態は発振器を、クロック信号を生成するＰＬＬ（Phase Locked Loop）回路の基準信号生成器として使用するものである。
【００３９】
図１２は、ＰＬＬ回路５０の概略ブロック図である。ＰＬＬ５０は、基準信号生成器５１と、位相比較器（ＰＦＤ：Phase Frequency Detector）５２と、チャージポンプ（ＣＰ：Charge Pump）５３と、ループフィルタ（ＬＦ：Loop Filter）５４と、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）５５と、分周器（DIV）５６とを備えている。
【００４０】
分周器５６はＰＬＬ回路５０の出力であるクロック信号ＣＬＫを分周して帰還信号ＦＢを生成する。位相比較器５２は、帰還信号ＦＢの位相と、基準信号生成器５１が生成する基準信号ＲＥＦの位相とを比較し、比較結果に応じたデジタル信号を生成する。チャージポンプ５３は、このデジタル信号に応じて、現在の出力電圧を高く、または、低くして新たな出力電圧を生成する。ループフィルタ５４はチャージポンプ５３が生成した出力電圧を平坦化し、制御電圧を生成する。電圧制御発振器５５は制御信号に応じた周波数のクロック信号ＣＬＫを生成する。
【００４１】
例えば、基準信号ＲＥＦの位相が帰還信号ＦＢの位相よりも進んで（遅れて）いる場合、位相比較器５２はチャージポンプ５３の出力電圧が高く（低く）なるよう、デジタル信号を生成する。そして、ループフィルタ５４を介して、高く（低く）なった制御電圧が電圧制御発振器５５に供給され、電圧制御発振器５５が生成するクロック信号ＣＬＫの周波数が高く（低く）なる。これにより、クロック信号ＣＬＫの位相が基準信号ＲＥＦの位相に近くなる。
【００４２】
このようなフィードバックを繰り返すことにより、基準信号ＲＥＦに同期したクロック信号ＣＬＫが得られる。
【００４３】
図１２のＰＬＬ回路において、基準信号生成器５１として、第１および第２の実施形態で説明した発振器１０，２０を適用できる。これにより、周波数精度が高い数百ＭＨｚオーダ以下のクロック信号を生成でき、プロセッサやメモリコントローラ等のデジタル回路に使用できる。
【００４４】
図６等の発振器は一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタやＢｉ−ＣＭＯＳ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にした発振器を構成してもよい。この場合も基本的な動作原理は同じである。
【００４５】
本実施形態に係る発振器は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４７】
１ シリコン基板
２ ｎウェル
３ ｐ型拡散層
４ ＳｉＯ２膜
５ａ，５ｂ コンタクト
６ａ，６ｂ 配線
７ 溝
１０，２０ 発振器
５０ ＰＬＬ
１００ 半導体素子
【技術分野】
【０００１】
本発明の実施形態は、発振器およびＰＬＬ回路に関する。
【背景技術】
【０００２】
従来から多くの発振器が用いられている。例えば、水晶発振器は、水晶の圧電効果を利用したものであり、非常に高い精度の発振が得られる。しかしながら、半導体集積回路の外付け部品であるため、コストが高くなるという問題がある。一方、半導体集積回路上に形成可能な発振器としては、ＬＣ発振器やＲＣ発振器が挙げられる。ＬＣ発振器のインダクタには、半導体集積回路の配線を利用したスパイラルインダクタが用いられる。ＬＣ発振器の発振周波数はインダクタンスに依存するため、１００ＭＨｚオーダ以下の周波数で発振させるためには非常に大きなインダクタンスが必要となり、半導体集積回路上で大きな面積を占有してしまう。また、ＲＣ発振器は、数百ＭＨｚ以下の比較的低い周波数での発振を実現できるが、周波数特性が劣っているという問題がある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】G. Weinreich, Physical Review, 104 (1956), pp. 321 - 324
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体集積回路上に小面積で形成でき、かつ、適切な周波数の発振信号を生成できる発振器と、これを用いたＰＬＬ回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、発振器は、第１のノードと第２のノードと間に並列接続される抵抗と、反転増幅器と、半導体素子とを備える。前記半導体素子は、半導体基板と、前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、前記音響波伝播層上に形成され、前記第１のノードと電気的に接続される第１のコンタクトと、前記音響波伝播層上に前記第１のコンタクトとは離れて形成され、前記第２のノードと電気的に接続される第２のコンタクトと、を有する。前記第１のノードまたは前記第２のノードから発振信号を出力する。
【図面の簡単な説明】
【０００６】
【図１】半導体素子１００の上面図。
【図２】半導体素子１００の斜視図。
【図３】半導体素子１００の断面図。
【図４】半導体素子１００の変形例。
【図５】半導体素子１００の等価回路。
【図６】第１の実施形態に係る発振器１０の回路図。
【図７】第２の実施形態に係る発振器２０の回路図。
【図８】図７の発振器２０をＣＭＯＳ回路で構成した場合の回路図。
【図９】図７の発振器２０をｎＭＯＳトランジスタを用いて構成した場合の回路図。
【図１０】図７の発振器２０をｐＭＯＳトランジスタを用いて構成した場合の回路図。
【図１１】図９の回路のシミュレーション結果を示すグラフ。
【図１２】ＰＬＬ回路５０の概略ブロック図。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照しながら具体的に説明する。まず、各実施形態の発振器で使用される半導体素子１００について説明する。
【０００８】
図１〜図３はそれぞれ、半導体素子１００の上面図、斜視図および断面図である。半導体素子１００は、シリコン基板（半導体基板）１と、ｎウェル２と、ｐ型拡散層（音響波伝播層）３と、ＳｉＯ２膜（音響波反射層）４と、コンタクト５ａ，５ｂと、配線６ａ，６ｂとを有する。
【０００９】
シリコン基板１の表面には、例えば不純物としてリンあるいはヒ素がドーピングされたｎウェル２が形成される。ｎウェル２の内側に、例えば不純物としてホウ素がドーピングされたｐ型拡散層３が形成される。ｐ型拡散層３を上面から見た形状は、短辺および長辺を有する略長方形である。短辺および長辺の長さはそれぞれ、例えば、３μｍおよび４０μｍであり、集積回路上に形成されるスパイラルインダクタと比べるとかなり小さくすることができる。
【００１０】
ｎウェル２の内側で、ｐ型拡散層３を囲うように溝７がシリコン基板１に形成され、その中にＳｉＯ２膜４が埋め込まれている。ＳｉＯ２膜４は、いわゆるＳＴＩ（Shallow Trench Isolation）と呼ばれる構造であり、ｐ型拡散層３をシリコン基板１上に形成される他の素子と電気的に分離する。コンタクト５ａ，５ｂは、ｐ型拡散層３上に形成され、ｐ型拡散層３と配線６ａ，６ｂとをそれぞれ電気的に接続する。コンタクト５ａ，５ｂは、互いに接触していなければｐ型拡散層３上のどこに形成してもよい。配線６ａ，６ｂは他の素子（不図示）と接続される。
【００１１】
図１〜図３の半導体素子１００は簡易な構造であるため、通常のＣＭＯＳプロセスにより形成できる。
【００１２】
一般に、キャリアを有する半導体中では、電荷密度が変化すると体積が変化し、体積が変化すると電荷密度が変化すること、すなわち、電気と機械振動との相互作用が知られている。より具体的には、ρを電荷密度、Φを体積変化に比例する変数、ｃを半導体中の音速とすると、下記（１）式の方程式が成立する。
【数１】
【００１３】
上記（１）式の左辺は音響波の伝搬を表す方程式であり、電荷密度ρの変化があると（右辺）、音速ｃの音響波が伝播する（左辺）ことを示している。
【００１４】
このことを図１〜図３の半導体素子１００に当てはめる。半導体素子１００では、ｐ型拡散層３にキャリアとしてホールが存在する。コンタクト５ａ，５ｂの一方または両方から電気入力が与えられるとｐ型拡散層３の電荷密度が変化し、その結果、ｐ型拡散層３が音響波伝播層となって音響波が伝播する。一方、ＳｉＯ２膜４は音響波反射層として機能する。すなわち、音響波はｐ型拡散層３とＳｉＯ２膜４との界面で反射し、ｐ型拡散層３に音響定在波が生じる。この音響定在波の周波数はｐ型拡散層３の長辺の長さとｐ型拡散層３中の音速ｃとに応じて定まる。
【００１５】
したがって、半導体素子１００は特定の周波数のみで共振する共振器となる。ｐ型拡散層３の長辺の長さが短いほど定在波の波長は短くなるため、ｐ型拡散層３の長辺の長さに応じて、共振周波数を調整できる。一例として、長辺の長さが４０μｍの場合、共振周波数の実測値は９４ＭＨｚである。また、シリコン基板１、ｎウェル２あるいはｐ型拡散層３にバイアスを印加することにより共振周波数を調整することもできる。
【００１６】
なお、半導体素子１００の構造は図１〜図３に限定されるものではない。音響波をｐ型拡散層３内に効率よく閉じ込めるためには、図１〜図３に示すように不純物拡散層を取り囲むように音響波反射層が設けられるのが望ましいが、少なくとも、不純物拡散領域の長辺方向の両端に音響波反射層が形成されていればよい。例えば、図４に示すように、ＳｉＯ２膜４をｐ型拡散層３の長辺方向の両端にのみ形成し、短辺方向の側面にはｎウェル２が形成されていてもよい。音響波反射層の材料は、ｐ型拡散層が形成されるシリコン基板１の材料の音響インピーダンスとの差が大きい方が望ましく、例えばＳｉＮ等でもよい。また、図１〜図４の半導体素子１００は、ｎウェル２およびｐ型拡散層３を形成しているが、導電型を逆にし、ｐウェル２’およびｎ型拡散層３’を形成してもよい。
【００１７】
図５（ａ）は、半導体素子１００の等価回路である。半導体素子１００は、コンタクト５ａ，５ｂ間に直列に形成される抵抗成分（第１の抵抗成分）Ｒｓ、インダクタンス成分Ｌｓおよび容量成分Ｃｓと、これらと並列に形成される抵抗成分（第２の抵抗成分）Ｒｐとを有する。
【００１８】
抵抗成分Ｒｐはコンタクト５ａ，５ｂ間にｐ型拡散層３を介して電流が流れることを示している。抵抗成分Ｒｓ、インダクタンス成分Ｌｓおよび容量成分Ｃｓは、半導体素子１００の共振特性からフィッティングすることができる。
【００１９】
通常、半導体集積回路上に形成されるスパイラルインダクタのインダクタンスは１０ｎＨ程度であるので、これよりはるかに大きなインダクタンスを実現できる。これは、半導体中の音速ｃは、電気信号に比べると、非常に遅いためである。
【００２０】
また、ｐ型拡散層３の長辺方向の長さをより長く、例えば１００μｍ以上とすると共振周波数が低くなり、インダクタンス成分Ｌｓは数μＨとなる。すなわち、ｐ型拡散層３の長辺方向の長さを長くすればインダクタンス成分を大きくすることができる。
【００２１】
このように、半導体素子１００は、大きなインダクタンス成分を有し、かつ、長辺方向の長さに応じて共振周波数を調整可能な共振器として使用できる。
【００２２】
したがって、圧電素子や圧電共振器に代えて、半導体集積回路上に簡易に製造可能な半導体素子１００を用いることができる。
【００２３】
なお、図１〜図４の半導体素子１００は、２つのコンタクト５ａ，５ｂを有する例を示しているが、１つのコンタクト５ａのみ有してもよい。この場合の等価回路は、図５（ｂ）に示すようになり、コンタクト５ａと接地端子との間には、抵抗成分Ｒｐに加え容量成分Ｃｐが形成される。
【００２４】
また、上述したように半導体素子１００の共振周波数は長辺の長さによって決定されるため、共振周波数のばらつきは製造上の形状ばらつきと同程度となる。半導体プロセスの加工精度は非常に高いため、半導体素子１００における共振周波数のばらつきを極めて小さくできる。例えば、上記の長辺の長さが４０μｍの半導体素子１００に対して０．０１μｍのプロセス誤差が生じた場合、共振周波数の誤差はわずか２５０ｐｐｍである。
【００２５】
（第１の実施形態）
図６は、第１の実施形態に係る発振器１０の回路図である。発振器１０は、第１のノードＶ１と第２のノードＶ２との間に並列接続されるインバータ（反転増幅器）Ｉ１、抵抗Ｒ１および半導体素子１００と、第１のノードＶ１と接地端子との間に接続される容量Ｃ１と、第２のノードＶ２と接地端子との間に接続される容量Ｃ２とを備えている。図１〜図３の半導体素子１００において、コンタクト５ａは第１のノードＶ１に接続され、コンタクト５ｂは第２のノードＶ２に接続される。
【００２６】
インバータＩ１は、共振器としての半導体素子１００の一端の電圧を反転増幅して、他端にフィードバック入力する。抵抗Ｒ１は、インバータＩ１の出力から入力へ電流および電圧信号をフィードバックし、半導体素子１００の発振を継続させる。容量Ｃ１，Ｃ２は、負性抵抗、励振レベルおよび発振周波数を調整する。なお、半導体素子１００の両端子の対地寄生容量が大きい場合は、この寄生容量で容量Ｃ１，Ｃ２を代用できるため、容量Ｃ１，Ｃ２を設けなくてもよい。
【００２７】
半導体素子１００の両端のインピーダンスが非常に高い共振時、両端の電圧の位相は逆位相となる。そして、インバータＩ１の入出力端子の位相も逆位相である。したがって、位相シフトが３６０度の正のフィードバックが形成され、発振する。その結果、第１のノードＶ１または第２のノードＶ２から発振信号を取り出すことができる。必要に応じて、バッファを設けて発振信号を取り出してもよい。
【００２８】
このように、第１の実施形態では、水晶振動子やスパイラルインダクタを用いず、集積回路上に製造可能な簡易な構造の半導体素子１００を用いて発振器１０を構成する。したがって、低コストかつ低面積の発振器を実現できる。また、半導体素子１００のインダクタンスはスパイラルインダクタのインダクタンスより大きいため、スパイラルインダクタを用いた発振器と比べ、発振周波数を低くすることができる。また、発振周波数は半導体素子１００の長辺の長さで決定されるため、周波数精度の高い発振器が実現できる。
【００２９】
（第２の実施形態）
第２の実施形態は、クロスカップリングにより発振器を構成するものである。
【００３０】
図７は、第２の実施形態に係る発振器２０の回路図である。発振器２０は、入力端子が第１のノードＶ１に接続され、出力端子が第２のノードＶ２に接続されるインバータ（反転増幅器）Ｉａと、インバータＩａと並列接続される抵抗Ｒａと、第２のノードＶ２と第３のノードＶ３との間に接続される容量Ｃａと、入力端子が第３のノードＶ３に接続され、出力端子が第４のノードＶ４に接続されるインバータ（反転増幅器）Ｉｂと、インバータＩｂと並列接続される抵抗Ｒｂと、第４のノードＶ４と第１のノードＶ１との間に接続される容量Ｃｂと、第３のノードＶ３に接続される半導体素子１００ａと、第１のノードＶ１に接続される半導体素子１００ｂとを備えている。
【００３１】
半導体素子１００ａは、図１〜図３のコンタクト５ａ，５ｂのうちの一方のみを形成し、そのコンタクトを第３のノードＶ３に接続してもよい。同様に、半導体素子１００ｂは、コンタクト５ａ，５ｂのうちの一方のみを形成し、そのコンタクトを第１のノードＶ１に接続してもよい。この場合、半導体素子１００ａ，１００ｂの等価回路は図５（ｂ）で表される。
【００３２】
あるいは、半導体素子１００ａ，１００ｂの少なくとも一方は、コンタクト５ａ，５ｂを形成し、その一方を接地端子に接続してもよい。また、半導体素子１００ａ，１００ｂを１つの半導体素子１００として一体に形成し、コンタクト５ａを第３のノードＶ３に、コンタクト５ｂを第１のノードＶ１にそれぞれ接続してもよい。
【００３３】
図８は、図７の発振器２０をＣＭＯＳ（Complementally Metal Oxide Semiconductor）回路で構成した場合の回路図である。図７のインバータＩａは、図８のｐＭＯＳトランジスタＭｐａおよびｎＭＯＳトランジスタＭｎａから構成される。同様に、図７のインバータＩａは、ｐＭＯＳトランジスタＭｐｂおよびｎＭＯＳトランジスタＭｎｂから構成される。さらに、図８の半導体素子１００ａ，１００ｂを一体に形成し、コンタクト５ａを第１のノードＶ１に、コンタクト５ｂを第２のノードＶ２にそれぞれ接続している。
【００３４】
図９は、図７の発振器２０をｎＭＯＳトランジスタを用いて構成した場合の回路図であり、図１０は、図７の発振器２０をｐＭＯＳトランジスタを用いて構成した場合の回路図である。図９および図１０に示すように、電流源ＩｂｉａｓとｎＭＯＳトランジスタＭｎａ，ＭｎｂあるいはｐＭＯＳトランジスタＭｐａ，Ｍｐｂを用いて反転増幅器Ｉａ，Ｉｂを構成してもよい。
【００３５】
図７の発振器２０は、半導体素子１００ａ，１００ｂの共振時、各インバータＩａ，Ｉｂの出力における位相シフトは０度である。したがって、トータルの位相シフトが３６０度の正のフィードバックが形成され、発振する。抵抗ＲａはインバータＩａのフィードバック抵抗であり、容量Ｃａと合わせてハイパスフィルタを構成する。抵抗Ｒｂおよび容量Ｃｂも同様である。これにより、第１〜第４のノードＶ１〜Ｖ４が電源電圧あるいは接地電圧に固定されるのが防止される。結果として、 第１〜第４のノードＶ１〜Ｖ４のいずれからも発振信号を取り出すことができる。
【００３６】
図１１は、図８の回路のシミュレーション結果を示すグラフである。図１１（ａ）の横軸は時間、縦軸は周波数である。また、図１１（ｂ）の横軸は時間、縦軸は出力電圧の振幅である。これらの図に示すように、発振直後を除き、発振回路２０は安定して約１２５ＭＨｚの発振信号を生成できる。上述したように、半導体素子１００のインダクタンスを数百ｎＨという、集積回路上のインダクタンス素子としては大きな値を実現できるために、この周波数で発振させることができる。
【００３７】
このように、第２の実施形態でも、水晶振動子やスパイラルインダクタを用いず、集積回路上に製造可能な簡易な構造の半導体素子１００を用いて発振器２０を構成する。したがって、低コストかつ低面積の発振器を実現できる。また、半導体素子１００のインダクタンスはスパイラルインダクタのインダクタンスより大きいため、スパイラルインダクタを用いた発振器と比べ、発振周波数を低くすることができる。また、発振周波数は半導体素子１００の長辺の長さで決定されるため、周波数精度の高い発振器が実現できる。
【００３８】
（第３の実施形態）
上述した発振器は種々の装置に用いることができるが、第３の実施形態は発振器を、クロック信号を生成するＰＬＬ（Phase Locked Loop）回路の基準信号生成器として使用するものである。
【００３９】
図１２は、ＰＬＬ回路５０の概略ブロック図である。ＰＬＬ５０は、基準信号生成器５１と、位相比較器（ＰＦＤ：Phase Frequency Detector）５２と、チャージポンプ（ＣＰ：Charge Pump）５３と、ループフィルタ（ＬＦ：Loop Filter）５４と、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）５５と、分周器（DIV）５６とを備えている。
【００４０】
分周器５６はＰＬＬ回路５０の出力であるクロック信号ＣＬＫを分周して帰還信号ＦＢを生成する。位相比較器５２は、帰還信号ＦＢの位相と、基準信号生成器５１が生成する基準信号ＲＥＦの位相とを比較し、比較結果に応じたデジタル信号を生成する。チャージポンプ５３は、このデジタル信号に応じて、現在の出力電圧を高く、または、低くして新たな出力電圧を生成する。ループフィルタ５４はチャージポンプ５３が生成した出力電圧を平坦化し、制御電圧を生成する。電圧制御発振器５５は制御信号に応じた周波数のクロック信号ＣＬＫを生成する。
【００４１】
例えば、基準信号ＲＥＦの位相が帰還信号ＦＢの位相よりも進んで（遅れて）いる場合、位相比較器５２はチャージポンプ５３の出力電圧が高く（低く）なるよう、デジタル信号を生成する。そして、ループフィルタ５４を介して、高く（低く）なった制御電圧が電圧制御発振器５５に供給され、電圧制御発振器５５が生成するクロック信号ＣＬＫの周波数が高く（低く）なる。これにより、クロック信号ＣＬＫの位相が基準信号ＲＥＦの位相に近くなる。
【００４２】
このようなフィードバックを繰り返すことにより、基準信号ＲＥＦに同期したクロック信号ＣＬＫが得られる。
【００４３】
図１２のＰＬＬ回路において、基準信号生成器５１として、第１および第２の実施形態で説明した発振器１０，２０を適用できる。これにより、周波数精度が高い数百ＭＨｚオーダ以下のクロック信号を生成でき、プロセッサやメモリコントローラ等のデジタル回路に使用できる。
【００４４】
図６等の発振器は一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタやＢｉ−ＣＭＯＳ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にした発振器を構成してもよい。この場合も基本的な動作原理は同じである。
【００４５】
本実施形態に係る発振器は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４７】
１ シリコン基板
２ ｎウェル
３ ｐ型拡散層
４ ＳｉＯ２膜
５ａ，５ｂ コンタクト
６ａ，６ｂ 配線
７ 溝
１０，２０ 発振器
５０ ＰＬＬ
１００ 半導体素子
【特許請求の範囲】
【請求項１】
第１のノードと第２のノードと間に並列接続される抵抗と、反転増幅器と、半導体素子と、を備え、
前記半導体素子は、
半導体基板と、
前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、
少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、
前記音響波伝播層上に形成され、前記第１のノードと電気的に接続される第１のコンタクトと、
前記音響波伝播層上に前記第１のコンタクトとは離れて形成され、前記第２のノードと電気的に接続される第２のコンタクトと、を有し、
前記第１のノードまたは前記第２のノードから発振信号を出力することを特徴とする発振器。
【請求項２】
前記半導体素子は、
前記第１のコンタクトおよび前記第２のコンタクトとの間に直列に形成される第１の抵抗成分、インダクタンス成分および容量成分と、
前記第１の抵抗成分、前記インダクタンス成分および前記容量成分と並列に形成される第２の抵抗成分と、を有することを特徴とする請求項１に記載の発振器。
【請求項３】
前記音響波反射層は、前記半導体基板に形成された溝に埋め込まれた絶縁体材料であることを特徴とする請求項１または２に記載の発振器。
【請求項４】
前記音響波反射層は、前記音響波伝播層を取り囲むように形成されることを特徴とする請求項１乃至３のいずれかに記載の発振器。
【請求項５】
前記音響波伝播層は、前記半導体基板に形成された不純物拡散層であることを特徴とする請求項１乃至４のいずれかに記載の発振器。
【請求項６】
前記第１のノードと接地端子との間に接続される第１の容量と、
前記第２のノードと前記接地端子との間に接続される第２の容量と、を備えることを特徴とする請求項１乃至５のいずれかに記載の発振器。
【請求項７】
入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１の反転増幅器と、
前記第１の反転増幅器と並列接続される第１の抵抗と、
前記第２のノードと第３のノードとの間に接続される第１の容量と、
入力端子が前記第３のノードに接続され、出力端子が第４のノードに接続される第２の反転増幅器と、
前記第２の反転増幅器と並列接続される第２の抵抗と、
前記第４のノードと前記第１のノードとの間に接続される第２の容量と、
前記第３のノードに接続される第１の半導体素子と、
前記第１のノードに接続される第２の半導体素子と、を備え、
前記第１および第２の半導体素子は、
半導体基板と、
前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、
少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、
前記音響波伝播層上に形成され、前記第３のノードまたは前記第１のノードと電気的に接続される第１のコンタクトと、を有し、
前記第１乃至第４のノードのいずれかから発振信号を出力することを特徴とする発振器。
【請求項８】
前記第１および前記第２の半導体素子は一体に形成され、
前記第１のコンタクトが前記第３のノードに電気的に接続されるとともに、前記第１のノードと電気的に接続される第２のコンタクトが前記音響波伝播層上に前記第１のコンタクトとは離れて形成されることを特徴とする請求項７に記載の発振器。
【請求項９】
基準信号に同期したクロック信号を生成するＰＬＬ回路であって、
前記基準信号を生成する基準信号生成器と、
前記クロック信号を分周して帰還信号を生成する分周器と、
前記帰還信号の位相と前記基準信号の位相とを比較し、比較結果に応じた信号を出力する位相比較器と、
前記位相比較器が出力する信号に応じた出力電圧を生成するチャージポンプと、
前記チャージポンプの出力電圧を平坦化して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の前記クロック信号を生成する電圧制御発振器と、を備え、
前記基準信号生成器は、
第１のノードと第２のノードと間に並列接続される抵抗と、反転増幅器と、半導体素子と、を備え、
前記半導体素子は、
半導体基板と、
前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、
少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、
前記音響波伝播層上に形成され、前記第１のノードと電気的に接続される第１のコンタクトと、
前記音響波伝播層上に前記第１のコンタクトとは離れて形成され、前記第２のノードと電気的に接続される第２のコンタクトと、を有し、
前記第１のノードまたは前記第２のノードから前記基準信号を出力することを特徴とするＰＬＬ回路。
【請求項１０】
基準信号に同期したクロック信号を生成するＰＬＬ回路であって、
前記基準信号を生成する基準信号生成器と、
前記クロック信号を分周して帰還信号を生成する分周器と、
前記帰還信号の位相と前記基準信号の位相とを比較し、比較結果に応じた信号を出力する位相比較器と、
前記位相比較器が出力する信号に応じた出力電圧を生成するチャージポンプと、
前記チャージポンプの出力電圧を平坦化して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の前記クロック信号を生成する電圧制御発振器と、を備え、
前記基準信号生成器は、
入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１の反転増幅器と、
前記第１の反転増幅器と並列接続される第１の抵抗と、
前記第２のノードと第３のノードとの間に接続される第１の容量と、
入力端子が前記第３のノードに接続され、出力端子が第４のノードに接続される第２の反転増幅器と、
前記第２の反転増幅器と並列接続される第２の抵抗と、
前記第４のノードと前記第１のノードとの間に接続される第２の容量と、
前記第３のノードに接続される第１の半導体素子と、
前記第１のノードに接続される第２の半導体素子と、を備え、
前記第１および第２の半導体素子は、
半導体基板と、
前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、
少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、
前記音響波伝播層上に形成され、前記第３のノードまたは前記第１のノードと電気的に接続される第１のコンタクトと、を有し、
前記第１乃至第４のノードのいずれかから前記基準信号を出力することを特徴とするＰＬＬ回路。
【請求項１】
第１のノードと第２のノードと間に並列接続される抵抗と、反転増幅器と、半導体素子と、を備え、
前記半導体素子は、
半導体基板と、
前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、
少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、
前記音響波伝播層上に形成され、前記第１のノードと電気的に接続される第１のコンタクトと、
前記音響波伝播層上に前記第１のコンタクトとは離れて形成され、前記第２のノードと電気的に接続される第２のコンタクトと、を有し、
前記第１のノードまたは前記第２のノードから発振信号を出力することを特徴とする発振器。
【請求項２】
前記半導体素子は、
前記第１のコンタクトおよび前記第２のコンタクトとの間に直列に形成される第１の抵抗成分、インダクタンス成分および容量成分と、
前記第１の抵抗成分、前記インダクタンス成分および前記容量成分と並列に形成される第２の抵抗成分と、を有することを特徴とする請求項１に記載の発振器。
【請求項３】
前記音響波反射層は、前記半導体基板に形成された溝に埋め込まれた絶縁体材料であることを特徴とする請求項１または２に記載の発振器。
【請求項４】
前記音響波反射層は、前記音響波伝播層を取り囲むように形成されることを特徴とする請求項１乃至３のいずれかに記載の発振器。
【請求項５】
前記音響波伝播層は、前記半導体基板に形成された不純物拡散層であることを特徴とする請求項１乃至４のいずれかに記載の発振器。
【請求項６】
前記第１のノードと接地端子との間に接続される第１の容量と、
前記第２のノードと前記接地端子との間に接続される第２の容量と、を備えることを特徴とする請求項１乃至５のいずれかに記載の発振器。
【請求項７】
入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１の反転増幅器と、
前記第１の反転増幅器と並列接続される第１の抵抗と、
前記第２のノードと第３のノードとの間に接続される第１の容量と、
入力端子が前記第３のノードに接続され、出力端子が第４のノードに接続される第２の反転増幅器と、
前記第２の反転増幅器と並列接続される第２の抵抗と、
前記第４のノードと前記第１のノードとの間に接続される第２の容量と、
前記第３のノードに接続される第１の半導体素子と、
前記第１のノードに接続される第２の半導体素子と、を備え、
前記第１および第２の半導体素子は、
半導体基板と、
前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、
少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、
前記音響波伝播層上に形成され、前記第３のノードまたは前記第１のノードと電気的に接続される第１のコンタクトと、を有し、
前記第１乃至第４のノードのいずれかから発振信号を出力することを特徴とする発振器。
【請求項８】
前記第１および前記第２の半導体素子は一体に形成され、
前記第１のコンタクトが前記第３のノードに電気的に接続されるとともに、前記第１のノードと電気的に接続される第２のコンタクトが前記音響波伝播層上に前記第１のコンタクトとは離れて形成されることを特徴とする請求項７に記載の発振器。
【請求項９】
基準信号に同期したクロック信号を生成するＰＬＬ回路であって、
前記基準信号を生成する基準信号生成器と、
前記クロック信号を分周して帰還信号を生成する分周器と、
前記帰還信号の位相と前記基準信号の位相とを比較し、比較結果に応じた信号を出力する位相比較器と、
前記位相比較器が出力する信号に応じた出力電圧を生成するチャージポンプと、
前記チャージポンプの出力電圧を平坦化して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の前記クロック信号を生成する電圧制御発振器と、を備え、
前記基準信号生成器は、
第１のノードと第２のノードと間に並列接続される抵抗と、反転増幅器と、半導体素子と、を備え、
前記半導体素子は、
半導体基板と、
前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、
少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、
前記音響波伝播層上に形成され、前記第１のノードと電気的に接続される第１のコンタクトと、
前記音響波伝播層上に前記第１のコンタクトとは離れて形成され、前記第２のノードと電気的に接続される第２のコンタクトと、を有し、
前記第１のノードまたは前記第２のノードから前記基準信号を出力することを特徴とするＰＬＬ回路。
【請求項１０】
基準信号に同期したクロック信号を生成するＰＬＬ回路であって、
前記基準信号を生成する基準信号生成器と、
前記クロック信号を分周して帰還信号を生成する分周器と、
前記帰還信号の位相と前記基準信号の位相とを比較し、比較結果に応じた信号を出力する位相比較器と、
前記位相比較器が出力する信号に応じた出力電圧を生成するチャージポンプと、
前記チャージポンプの出力電圧を平坦化して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の前記クロック信号を生成する電圧制御発振器と、を備え、
前記基準信号生成器は、
入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１の反転増幅器と、
前記第１の反転増幅器と並列接続される第１の抵抗と、
前記第２のノードと第３のノードとの間に接続される第１の容量と、
入力端子が前記第３のノードに接続され、出力端子が第４のノードに接続される第２の反転増幅器と、
前記第２の反転増幅器と並列接続される第２の抵抗と、
前記第４のノードと前記第１のノードとの間に接続される第２の容量と、
前記第３のノードに接続される第１の半導体素子と、
前記第１のノードに接続される第２の半導体素子と、を備え、
前記第１および第２の半導体素子は、
半導体基板と、
前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、
少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、
前記音響波伝播層上に形成され、前記第３のノードまたは前記第１のノードと電気的に接続される第１のコンタクトと、を有し、
前記第１乃至第４のノードのいずれかから前記基準信号を出力することを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−９１５２（Ｐ２０１３−９１５２Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１４０４３３（Ｐ２０１１−１４０４３３）
【出願日】平成２３年６月２４日（２０１１．６．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２４日（２０１１．６．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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