相互接続構造の珪化物層およびロープロファイルバンプを有するパワーＭＯＳＦＥＴを形成する半導体デバイスおよび方法
【課題】相互接続構造の珪化物層と、ロープロファイルバンプを含む、バンプ間ショートを防止したパワーＭＯＳＦＥＴからなる半導体デバイスおよび製造方法を提供する。
【解決手段】基板上にソース領域１６０およびドレイン領域１７０を有し、珪化物層１７４が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層１９４が、珪化物層上に形成されており、ソース領域に接続される第１のランナー１９６と、ドレイン領域に接続される第２のランナー１９８とが配置される。第２の相互接続層２１４が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナー２１６と、第２のランナーに接続される第４のランナー２１８とを含む。第３の相互接続層２３４が形成され、ソースパッド２３６、ソースバンプ２４０が電気的に接続される。
【解決手段】基板上にソース領域１６０およびドレイン領域１７０を有し、珪化物層１７４が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層１９４が、珪化物層上に形成されており、ソース領域に接続される第１のランナー１９６と、ドレイン領域に接続される第２のランナー１９８とが配置される。第２の相互接続層２１４が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナー２１６と、第２のランナーに接続される第４のランナー２１８とを含む。第３の相互接続層２３４が形成され、ソースパッド２３６、ソースバンプ２４０が電気的に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
（本発明の分野）
本発明は、概して、電子回路および半導体デバイスに関し、より具体的に、密集したトランジスターの上に形成された相互接続構造の珪化物層を有し、さらにロープロファイルバンプを含むパワーＭＯＳＦＥＴを形成する半導体デバイスおよび方法に関する。
【背景技術】
【０００２】
（本発明の背景）
半導体デバイスが、現代の電子製品において一般的に見つけられる。半導体デバイスは、電気部品の数および密度が変化する。離散的半導体デバイスは、概して、１つのタイプの電気部品、例えば、発光ダイオード（ＬＥＤ）、微小信号トランジスター、抵抗器、キャパシター、インダクター、パワー酸化金属半導体電界効果トランジスター（ＭＯＳＦＥＴ）を含む。集積半導体デバイスは、典型的に、数百個から数百万個の電気部品を含む。集積半導体デバイスの例は、マイクロコントローラ、マイクロプロセッサ、電荷結合デバイス（ＣＣＤ）、太陽電池、およびデジタルマイクロミラーデバイス（ＤＭＤ）を含む。
【０００３】
半導体デバイスは、広範囲の機能、例えば、信号処理、高速計算、電磁気信号を送受信すること、電子デバイスを制御すること、太陽光から電気へ変換すること、およびテレビジョンディスプレイのための視覚投影を生成することを行う。半導体デバイスは、エンターテイメント、通信、電力変換、ネットワーク、コンピュータ、および消費者製品の分野において見つけられる。半導体デバイスは、軍事用途、航空、自動車、工業用コントローラ、およびオフィス機器においても見つけられる。
【０００４】
半導体デバイスは、半導体材料の電気的性質を活用する。半導体材料の原子構造は、半導体の材料の導電率が、電界またはベース電流の適用によって、またはドーピングの処理を介して操作されることを可能にする。ドーピングは、半導体材料内に不純物を導入し、半導体デバイスの導電率を操作し、かつ制御する。
【０００５】
半導体デバイスは、能動電気構造および受動電気構造を含む。双極性電界効果トランジスターを含む能動構造は、電流の流れを制御する。ドーピングのレベル、および電界またはベース電流の適用のレベルを変化させることによって、トランジスターは、電流を促進するかまたは制限する。抵抗器、キャパシター、およびインダクターを含む受動構造は、さまざまな電気的機能を行うために必要な電圧と電流との間の関係を生成する。行う。受動構造および能動構造は、回路を形成するように電気的に接続されており、回路は、半導体デバイスが、高速計算および他の有用な機能を行うことを可能にする。
【０００６】
半導体デバイスは、概して、２つの複雑な製造プロセス、すなわち、フロントエンド製造およびバックエンド製造を用いて製造され、各プロセスは、潜在的に数百個のステップを必要とする。フロントエンド製造は、半導体ウェーハの表面上に複数のダイの形成を必要とする。各ダイは、典型的に同様であり、能動部品と受動部品を電気的に接続することによって形成された回路を含む。バックエンド製造は、完成したウェーハから個々のダイを単一化することと、構造的支持および環境的分離を提供するようにダイをパッケージする。
【０００７】
半導体製造の１つの目標は、より小さな半導体デバイスを生産することである。より小さなデバイスは、典型的に、より少ない電力を消費し、より低い電圧で動作し、より高い性能を有し、そしてより効率的に生産され得る。加えて、より小さな半導体デバイスは、より小さなエンド製品にとって望ましい、より小さなフットプリントを有する。より小さなダイのサイズは、フロントエンドプロセスの向上によって達成され得、より小さく、より高密度の能動部品および受動部品を有するダイをもたらす。バックエンドプロセスは、電気的相互接続およびパッケージング材料の改良によってより小さなフットプリントを有する半導体デバイスパッケージをもたらし得る。
【０００８】
パワーＭＯＳＦＥＴは、電子回路、例えば、通信システムおよび電源に一般的に使用される半導体デバイスの１つの例である。特に、パワーＭＯＳＦＥＴは、電子スイッチとして使用される場合に、比較的に大きな電流の伝導を有効にし、無効にするのに有用である。パワーＭＯＳＦＥＴのオン／オフ状態は、ゲート電圧にトリガー信号を印加し、除去することによって制御される。オンにされると、ＭＯＳＦＥＴにおける電流は、ドレインとソースとの間に流れる。オフにされると、電流が、ＭＯＳＦＥＴによってブロックされる。
【０００９】
パワーＭＯＳＦＥＴの小型化は、半導体のダイの全表面にわたって分布されている小さなＭＯＳＦＥＴセルまたはトランジスターを含むデバイスを産み出す。ＭＯＳＦＥＴセルは、ソース領域およびドレイン領域を含み、ソース領域およびドレイン領域は、後の電気的相互接続のために、例えば、ソースパッドおよびドレインパッド上に形成されたバンプ、または端子の大きさのような電気的相互接続に形成される。従って、複数のソース領域およびドレイン領域は、しばしば、単一のソースパッドまたはドレインパッドの下に設置される。密集したトランジスターを有するパワーＭＯＳＦＥＴ内の厳しい垂直の相互接続の使用は、対応する水平にずれたソースパッドおよびドレインパッドと接続するために、単一のソースパッドまたはドレインパッドの下に設置されたトランジスターのソース領域およびドレイン領域の両方を接続することを提供しない。従って、水平のずれを考慮する相互接続構造は、単一のソースパッドまたはドレインパッドの下に設置されたトランジスターのソース領域およびドレイン領域を、水平オフセットのソースパッドおよびドレインパッドに接続する必要がある。
【００１０】
さらに、他の半導体デバイスと同様に、パワーＭＯＳＦＥＴは、半導体デバイスを、基板、回路基板、および他の半導体デバイスに電気的に接続するための相互接続構造を含む。半導体ダイをプリント回路基板（ＰＣＢ）または他のデバイスと相互接続する１つの一般的な技術は、はんだバンプの使用を必要とする。図１ａは、従来のＵＢＭはんだバンプ構造１０を示す。はんだバンプ構造１０は、ベースシリコンの半導体ウェーハ１２を含む半導体ダイ１１を含み、能動エリア１４が、半導体ウェーハ１２上に形成されている。能動エリア１４は、半導体ダイ１１内に形成された能動デバイス、受動デバイス、導電層、および誘電層として実装され、かつ半導体ダイの電気的設計および機能に従って電気的に相互接続されたアナログまたはデジタル回路を含む。電気伝導層１６は、半導体ダイ１１の能動エリア１４上に形成され、接触パッドとして動作する。絶縁またはパシベーション層１８は、半導体ダイ１１および導電層１６上に形成される。絶縁層１８の一部分は、導電層１６の一部分を露出させる絶縁層の開口部２０を形成するために、エッチングプロセスによって除去される。１つの実施形態において、開口部２０は、２７０マイクロメートル（μｍ）の幅を有する。電気伝導またはＵＢＭ層２２が、開口部２０内の、絶縁層１８の一部分の上の導電層１６上に順応的に形成される。１つの実施形態において、導電層２２は、アルミニウム（Ａｌ）を含む接着層、ニッケルバナジウム（ＮｉＶ）を含むバリア層、および銅（Ｃｕ）を含む溶接層を含む。ベンゾシクロブテン（ＢＣＢ）のような絶縁またはパシベーション層２４が、導電層２２および絶縁層１８の上に形成される。絶縁層２４の開口部２６は、ＵＢＭ２２上に形成され、ＵＢＭ２２の一部分を露出させる。１つの実施形態において、開口部２６は、２８０μｍの幅を有する。導電性バンプ２８は、従来のＵＢＭはんだバンプ構造１０を完成させるために、導電層１６および２２の上に、開口部２０および２６内に配置される。１つの実施形態において、導電性バンプ２８は、ボールドロッププロセスで導電層２２に取り付けられ、かつ３５０μｍの所定の直径３０を有する、事前成形されたはんだ球を含む。
【００１１】
図１ｂは、パッケージ（ＳｉＰ）３２の中のオーバー成形のシステムの一部分として、パッケージングされている図１ａからの、従来のＵＢＭはんだバンプ構造１０を有する半導体ダイ１１を示す。半導体ダイ１１は、導電性接触３６をさらに含む基板または多層化されたＰＣＢ３４に取り付けられている。アンダーフィル３８は、半導体ダイ１１と基板３４との間の接続を向上させるために、バンプ２８の周り、かつ基板３４と半導体ダイ１１の能動エリア１４との間に蒸着される。バンプ２８は、電気的、かつ機械的接続を向上させるために、複数回のリフローを受ける。バンプ２８の複数回のリフローは、バンプを半導体ダイ１１に接続するために、バンプ２８をリフローすること、半導体ダイ１１およびバンプ２８を基板３４に接続するために、半導体ダイ１１に接続されるバンプ２８をリフローすること、基板または多層化されたＰＣＢにＳｉＰ３２を取り付けるときに、バンプ２８をリフローすること、および追加の基板または多層化されたＰＣＢに追加の部品を取り付け、または追加の基板または多層化されたＰＣＢの再処理のために、バンプ２８をリフローすることを含む。しかしながら、いくつかの場合においてバンプ２８をリフローすることは、バンプ２８の間のはんだブリッジングおよび電気的ショートの原因となり、それによって、半導体ダイ１１の故障を引き起こす。バンプ２８の間のはんだブリッジングおよび電気的ショートは、バンプが微細ピッチを有する場合に、より発生する可能性が高い。アンダーフィル材料３８は、バンプ２８の間にアンダーフィルが欠けることを防止し、かつリフローの間、バンプ材料を局在化した状態に保つことによるはんだブリッジングおよび電気的ショートを防止することを助けるために最適化される。しかしながら、アンダーフィル３８の配置を制御することは、難しく、不均一な厚さを有するアンダーフィルの配置を生じ得る。不均一な厚さのアンダーフィル材料３８は、一般的であり、例えば、半導体ダイの第１の面上の、半導体ダイ１１と基板３４との間のギャップの一部分のみが充填されるが、半導体ダイの第２の面上のギャップの全体が充填される構成を含む。不均一に分布されたアンダーフィル３８は、半導体ダイ１１上にストレスの非平衡を引き起こし、ストレスの非平衡は、半導体ダイのクラッキングおよび故障を引き起こし得る。さらに、カプセルの材料または成形化合物４０が、半導体ダイ１１上、および周りに置かれる。カプセルの材料４０と不均一に分布されたアンダーフィル３８との組み合わせはさらに、半導体ダイ１１上にストレスの非平衡を引き起こし、ストレスの非平衡はさらに、ダイのクラッキングおよび故障を引き起こす。従って、アンダーフィル３８を有するＳｉＰ３２の従来の組立体は、ＳｉＰ組立体の生産高および信頼性を減少させる欠点になりやすい。
【発明の概要】
【課題を解決するための手段】
【００１２】
（本発明の要約）
ロープロファイルバンプと、密集したトランジスター上に形成される相互接続構造とを有するパワーＭＯＳＦＥＴを提供するニーズが存在する。従って、１つの実施形態において、本発明は、半導体デバイスを作る方法であり、方法は、基板を提供することと、基板の第１の表面上にソース領域を形成することと、ソース領域に隣接して、基板の第１の表面上にドレイン領域を形成することと、ソース領域およびドレイン領域の上に珪化物層を蒸着することと、珪化物層上に第１の相互接続層を形成することと、第１の相互接続層上に第２の相互接続層を形成することと、第２の相互接続層の上、かつ第２の相互接続層に電気的に接続されるＵＢＭを形成することとを含む。第１の相互接続層は、ソース領域に接続される第１のランナーと、ドレイン領域に接続される第２のランナーとを含む。第２の相互接続層は、第１のランナーに接続される第３のランナーと、第２のランナーに接続される第４のランナーとを含む。方法は、マスクの開口部がＵＢＭ上に整列されるように、基板上にマスクを配置するステップと、開口部内に導電性バンプ材料を蒸着するステップと、マスクを除去するステップと、バンプを形成するために、導電性バンプ材料をリフローするステップとをさらに含む。
【００１３】
別の実施形態において、本発明は、半導体デバイスを作る方法であり、方法は、ソース領域と、隣接するドレイン領域とを含む基板を提供することと、ソース領域およびドレイン領域の上に珪化物層を蒸着することと、珪化物層上に第１の相互接続層を形成することとを含む。第１の相互接続層は、ソース領域に接続される第１のランナーと、ドレイン領域に接続される第２のランナーとを含む。方法は、第１の相互接続層の上、かつ第１の相互接続層に電気的に接続されるＵＢＭを形成するステップと、マスクの開口部がＵＢＭ上に整列されるように、基板上にマスクを配置するステップと、開口部内に導電性バンプ材料を蒸着するステップと、マスクを除去するステップと、バンプを形成するために、導電性バンプ材料をリフローするステップとをさらに含む。
【００１４】
別の実施形態において、本発明は、半導体デバイスを作る方法であり、方法は、基板を提供することと、基板上に珪化物層を有するトランジスターを形成することと、トランジスターの上、かつトランジスターに接続される第１の相互接続層を形成することと、第１の相互接続層の上、かつ第１の相互接続層に接続されるＵＢＭを形成することと、マスクの開口部がＵＢＭ上に整列されるように、基板上にマスクを配置することと、バンプを形成するために、開口部内に導電性材料を蒸着することとを含む。
【００１５】
別の実施形態において、本発明は、半導体デバイスであり、半導体デバイスは、ソース領域と、隣接するドレイン領域とを含む基板を含む。珪化物層が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層が、珪化物層上に形成されている。第１の相互接続層は、ソース領域に接続される第１のランナーと、ドレイン領域に接続される第２のランナーとを含む。ＵＢＭが、第１の相互接続層上に形成されており、かつ第１の相互接続層に電気的に接続される。バンプが、ＵＢＭに電気的に接続される。バンプは、マスク開口部の体積によって決定される導電性バンプ材料の体積を有する。
【００１６】
本発明は、例えば、以下の項目を提供する。
（項目１）
半導体デバイスを作る方法であって、該方法は、
ソース領域と、隣接するドレイン領域とを含む基板を提供することと、
該ソース領域および該ドレイン領域の上に珪化物層を形成することと、
該珪化物層上に第１の相互接続層を形成することであって、該第１の相互接続層は、該ソース領域に接続される第１のランナーと、該ドレイン領域に接続される第２のランナーとを含む、ことと、
該第１の相互接続層の上、かつ該第１の相互接続層に電気的に接続される導電層を形成することと、
該基板上にマスクを配置することであって、該マスクの開口部が該導電層上に整列されられている、ことと、
相互接続を形成するために、該開口部内に導電性材料を蒸着することと
を含む、方法。
（項目２）
上記第１の相互接続層上に第２の相互接続層を形成することをさらに含み、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ上記第１のランナーおよび上記第２のランナーと直交している、上記項目のいずれかに記載の方法。
（項目３）
上記基板にわたって延在するストライプのように、上記ソース領域を形成することと、
該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように、上記ドレイン領域を形成することと
さらに含む、上記項目のいずれかに記載の方法。
（項目４）
上記第１のランナーおよび上記第２のランナーは、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、上記項目のいずれかに記載の方法。
（項目５）
半導体デバイスを作る方法であって、該方法は、
基板を提供することと、
該基板上に珪化物層を有するトランジスターを形成することと、
該トランジスターの上、かつ該トランジスターに接続される第１の相互接続層を形成することと、
該第１の相互接続層の上、かつ該第１の相互接続層に接続される導電層を形成することと、
該基板上にマスクを配置することであって、該マスクの開口部が該導電層上に整列されられている、ことと、
相互接続を形成するために、該開口部内に導電性材料を蒸着することと
を含む、方法。
（項目６）
ソース領域と、隣接するドレイン領域とを有する上記トランジスターを形成することと、
該ソース領域および該ドレイン領域の上に上記珪化物層を形成することと
をさらに含む、上記項目のいずれかに記載の方法。
（項目７）
互いに対して平行である第１のランナーおよび第２のランナーを有する上記第１の相互接続層を形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目８）
上記第１の相互接続層上に第２の相互接続層を形成することをさらに含み、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ上記第１のランナーおよび上記第２のランナーと直交している、上記項目のいずれかに記載の方法。
（項目９）
上記基板にわたって延在するストライプのように、上記ソース領域を形成することと、
該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように、上記ドレイン領域を形成することと
さらに含む、上記項目のいずれかに記載の方法。
（項目１０）
上記第１の相互接続層は、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、上記項目のいずれかに記載の方法。
（項目１１）
半導体デバイスであって、該半導体デバイスは、
ソース領域と、隣接するドレイン領域とを含む基板と、
該ソース領域および該ドレイン領域の上に配置されている珪化物層と、
該珪化物層上に形成されている第１の相互接続層であって、該第１の相互接続層は、該ソース領域に接続される第１のランナーと、該ドレイン領域に接続される第２のランナーとを含む、第１の相互接続層と、
該第１の相互接続層上に形成され、かつ該第１の相互接続層に電気的に接続される導電層と、
該導電層に電気的に接続される相互接続であって、該相互接続は、マスク開口部の体積によって決定される導電性材料の体積を有する、相互接続と
を含む、半導体デバイス。
（項目１２）
上記第１のランナーおよび上記第２のランナーは、互いに対して平行であり、上記ソース領域および上記ドレイン領域と直交している、上記項目のいずれかに記載の半導体デバイス。
（項目１３）
第２の相互接続層が、上記第１の相互接続層上に形成され、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ上記第１のランナーおよび上記第２のランナーと直交している、上記項目のいずれかに記載の半導体デバイス。
（項目１４）
上記ソース領域は、上記基板にわたって延在するストライプのように形成され、
上記ドレイン領域は、該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように形成される、上記項目のいずれかに記載の半導体デバイス。
（項目１５）
上記第１のランナーおよび上記第２のランナーは、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、上記項目のいずれかに記載の半導体デバイス。
（項目１ａ）
半導体デバイスを作る方法であって、該方法は、
基板を提供することと、
該基板の第１の表面上にソース領域を形成することと、
該ソース領域に隣接して、該基板の該第１の表面上にドレイン領域を形成することと、
該ソース領域および該ドレイン領域の上に珪化物層を形成することと、
該珪化物層上に第１の相互接続層を形成することであって、該第１の相互接続層は、該ソース領域に接続される第１のランナーと、該ドレイン領域に接続される第２のランナーとを含む、ことと、
該第１の相互接続層上に第２の相互接続層を形成することであって、該第２の相互接続層は、該第１のランナーに接続される第３のランナーと、該第２のランナーに接続される第４のランナーとを含む、ことと、
該第２の相互接続層の上、かつ該第２の相互接続層に電気的に接続されるアンダーバンプ金属化（ＵＢＭ）を形成することと、
マスクの開口部が該ＵＢＭ上に整列されるように、該基板上に該マスクを配置することと、
該開口部内に導電性バンプ材料を蒸着することと、
該マスクを除去することと、
バンプを形成するために、該導電性バンプ材料をリフローすることと
を含む、方法。
（項目２ａ）
互いに対して平行であり、かつ上記ソース領域およびドレイン領域と直交している上記第１のランナーおよび上記第２のランナーを形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目３ａ）
互いに対して平行であり、かつ上記第１のランナーおよび上記第２のランナーと直交している上記第３のランナーおよび上記第４のランナーを形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目４ａ）
上記基板の上記第１の表面にわたって延在するストライプのように、上記ソース領域を形成することと、
該基板の上記第１の表面にわたって延在し、かつ該ソース領域に対して平行であるストライプのように、上記ドレイン領域を形成することと
さらに含む、上記項目のいずれかに記載の方法。
（項目５ａ）
電流が、最小の抵抗を有する電気的パスに沿って上記ソース領域および上記ドレイン領域の各々へ流れるように、該ソース領域および該ドレイン領域を複数の電気的パスに接続することをさらに含む、上記項目のいずれかに記載の方法。
（項目６ａ）
上記第１のランナー、上記第２のランナー、上記第３のランナー、および上記第４のランナーは、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、上記項目のいずれかに記載の方法。
（項目７ａ）
互いに対して平行であり、かつ上記ソース領域およびドレイン領域と直交している上記第１のランナーおよび上記第２のランナーを形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目８ａ）
電流が、最小の抵抗を有する電気的パスに沿って上記ソース領域および上記ドレイン領域の各々へ流れるように、該ソース領域および該ドレイン領域を複数の電気的パスに接続することをさらに含む、上記項目のいずれかに記載の方法。
（項目９ａ）
電流が、最小の抵抗を有する電気的パスに沿って流れるように、上記トランジスターを複数の電気的パスに接続することをさらに含む、上記項目のいずれかに記載の方法。
（項目１０ａ）
電流が、最小の抵抗を有する電気的パスに沿って上記ソース領域および上記ドレイン領域の各々へ流れるように、該ソース領域および該ドレイン領域は、複数の電気的パスに接続される、上記項目のいずれかに記載の半導体デバイス。
【００１７】
（摘要）
半導体デバイスは、基板を有し、基板は、基板上に形成されるソース領域およびドレイン領域を有する。珪化物層が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層が、珪化物層上に形成されており、ソース領域に接続される第１のランナーと、ドレイン領域に接続される第２のランナーとを含む。第２の相互接続層が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナーと、第２のランナーに接続される第４のランナーとを含む。アンダーバンプ金属化（ＵＢＭ）が、第２の相互接続層上に形成されており、かつ第２の相互接続層に電気的に接続される。マスクの開口部がＵＢＭ上に整列されるように、マスクが、基板上に配置される。導電性バンプ材料が、マスクの開口部内に蒸着される。マスクが除去され、導電性バンプ材料が、バンプを形成するためにリフローされる。
【図面の簡単な説明】
【００１８】
【図１ａ】図１ａは、従来のＵＢＭはんだバンプ構造を例示する。
【図１ｂ】図１ｂは、従来のＵＢＭはんだバンプ構造を例示する。
【図２】図２は、その表面に取り付けられた異なるタイプのパッケージを有するＰＣＢを例示する。
【図３ａ】図３ａは、ＰＣＢに取り付けられた代表的な半導体パッケージのさらなる詳細を例示する。
【図３ｂ】図３ｂは、ＰＣＢに取り付けられた代表的な半導体パッケージのさらなる詳細を例示する。
【図３ｃ】図３ｃは、ＰＣＢに取り付けられた代表的な半導体パッケージのさらなる詳細を例示する。
【図４ａ】図４ａは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｂ】図４ｂは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｃ】図４ｃは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｄ】図４ｄは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｅ】図４ｅは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｆ】図４ｆは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｇ】図４ｇは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｈ】図４ｈは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｉ】図４ｉは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｊ】図４ｊは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｋ】図４ｋは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｌ】図４ｌは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｍ】図４ｍは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｎ】図４ｎは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｏ】図４ｏは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｐ】図４ｐは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｑ】図４ｑは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｒ】図４ｒは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｓ】図４ｓは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｔ】図４ｔは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図５ａ】図５ａは、パワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図５ｂ】図５ｂは、パワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図５ｃ】図５ｃは、パワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図６ａ】図６ａは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｂ】図６ｂは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｃ】図６ｃは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｄ】図６ｄは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｅ】図６ｅは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｆ】図６ｆは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｇ】図６ｇは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｈ】図６ｈは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｉ】図６ｉは、短いＵＢＭ構造を形成する方法を例示する。
【図７ａ】図７ａは、相互接続構造を有するパワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図７ｂ】図７ｂは、相互接続構造を有するパワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図７ｃ】図７ｃは、相互接続構造を有するパワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図８】図８は、パワーＭＯＳＦＥＴの相互接続構造のさらなる詳細を例示する。
【図９】図９は、相互接続構造を有するパワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図１０ａ】図１０ａは、アンダーフィル材料を有しない基板に取り付けられた短いＵＢＭ構造を有するパワーＭＯＳＦＥＴを例示する。
【図１０ｂ】図１０ｂは、アンダーフィル材料を有しない基板に取り付けられた短いＵＢＭ構造を有するパワーＭＯＳＦＥＴを例示する。
【発明を実施するための形態】
【００１９】
（図面の詳細な説明）
本発明は、図面を参照して以下の説明における１つ以上の実施形態において説明される。同様の数字は、同じまたは類似な構成要素を表す。本発明が、本発明の目標を達成するための最もよいモードに関連して説明されるが、当業者によって、本発明が、添付した請求範囲によって規定されるような本発明の精神および範囲内に含まれ得るような代替物、変更、および同等物、並びに以下の開示および図面によって支持されるようなそれらの同等物をカバーするように意図されることが認識される。
【００２０】
半導体デバイスは、概して、２つの複合の製造プロセス、すなわち、フロントエンド製造およびバックエンド製造を用いて製造される。フロントエンド製造は、半導体ウェーハの表面上に複数のダイの形成を必要とする。ウェーハ上の各ダイは、機能的電気回路を形成するために、電気的に接続されている能動電気部品および受動電気部品を含む。能動電気部品、例えば、トランジスターおよびダイオードは、電流の流れを制御する能力を有する。受動電気部品、例えば、キャパシター、インダクター、抵抗器、および変圧器は、電流の機能を行うために必要な電圧と電流との間の関係を生成する。
【００２１】
受動部品および能動部品は、ドーピング、蒸着、フォトリソグラフィー、エッチング、および平坦化を含む一連のプロセスによって半導体ウェーハの表面上に形成される。ドーピングは、イオン注入または熱拡散のような技術によって半導体材料内に不純物を導入する。ドーピングプロセスは、能動デバイスにおける半導体材料の導電率を変更させ、半導体材料を絶縁体、導体に変換させ、または電場またはベース電流に応じて半導体材料の導電率を動的に変化させる。トランジスターは、電場またはベース電流を印加すると、トランジスターが電流の流れを促進、または制限することを可能にするのに必要であるように配列される、ドーピングのタイプおよび濃度が変化する領域を含む。
【００２２】
能動部品および受動部品が、異なる電気性質を有する材料の層によって形成され得る。層は、蒸着される材料のタイプによって部分的に決定されるさまざまな蒸着技術によって形成され得る。例えば、薄膜蒸着は、化学蒸着法（ＣＶＤ）、物理蒸着法（ＰＶＤ）、電解めっき、および無電解めっきを含み得る。各層は、概して、能動部品、受動部品、または部品の間の電気的接続の一部分を形成するようにパターンをつけられる。
【００２３】
層は、パターンをつけられるべきである層の上に感光性材料、例えば、フォトレジストの蒸着を含むフォトリソグラフィーを用いてパターンをつけられ得る。パターンは、光照射を用いて、フォトマスクからフォトレジストに転送される。光に露出されたフォトレジストパターンの一部分が、溶剤を用いて除去され、パターンをつけられるように、下にある層の一部分を露出させる。フォトレジストの残りが除去され、パターンをつけられた層を残しておく。代替的には、いくつかのタイプの材料は、無電解めっきおよび電解めっきのような技術を用いる事前の蒸着／エッチプロセスによって形成されたエリアまたは隙間内に材料を直接に蒸着することによってパターンをつけられる。
【００２４】
存在するパターンの上に薄膜の材料を蒸着することは、下にあるパターンを誇張し、不均一なフラット表面を生成し得る。均一なフラット表面は、より小さく、より低密度に詰められた能動部品および受動部品を生成することを要求される。平坦化は、ウェーハの表面から材料を除去し、かつ均一なフラット表面を生成するために使用され得る。平坦化は、磨きパッドを用いて、ウェーハの表面を磨くことを必要とする。研磨材料および腐食性化学薬品が、磨く際にウェーハの表面に加えられる。研磨剤の機械的作用と、化学薬品の腐食性作用との組み合わせは、不規則な形態を除去し、均一なフラット表面をもたらす。
【００２５】
バックエンド製造は、完成したウェーハを個々のダイに切断し、または単一化し、次に構造的支持および環境的分離のためにダイをパッケージすることを指す。ダイを単一化するために、ウェーハは、ソーストリートまたはスクライブと呼ばれる、ウェーハの機能しない領域に沿って刻み目をつけられ、そして割られる。ウェーハは、レーザー切断ツールまたはソースクライブを用いて単一化される。単一化の後に、個々のダイは、他のシステム部品との相互接続のためのピンまたは接触パッドを含むパッケージ基板に取り付けられる。次に、半導体ダイの上に形成された接触パッドが、パッケージ内の接触パッドに接続される。電気的接続は、はんだバンプ、スタッドバンプ、導電性ペーストまたはワイヤボンドを用いて作られ得る。カプセルの材料または他の成形する材料は、物理的支持および電気的分離を提供するためにパッケージの上に蒸着される。次に、完成したパッケージは、電気的システム内に挿入され、半導体デバイスの機能が、他のシステム部品に利用可能にされる。
【００２６】
図２は、チップキャリア基板またはＰＣＢ５２を有する電子デバイス５０を例示し、チップキャリア基板またはＰＣＢ５２は、その表面上に取り付けられた複数の半導体パッケージを有する。電子デバイス５０は、用途に依存して、１つのタイプの半導体パッケージ、または複数のタイプの半導体パッケージを有し得る。異なるタイプの半導体パッケージが、例示の目的のために、図２に示される。
【００２７】
電子デバイス５０は、１つ以上の電気的機能を行うために、半導体パッケージを使用するスタンドアロンシステムであり得る。代替的には、電子デバイス５０は、より大きなシステムのサブ部品であり得る。例えば、電子デバイス５０は、セルラー電話、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、または他の電子通信デバイスの一部分であり得る。代替的には、電子デバイス５０は、グラフィックカード、ネットワークインターフェースカード、またはコンピュータ内に挿入され得る他の信号処理カードであり得る。半導体パッケージは、マイクロプロセッサ、メモリ、特定用途の集積回路（ＡＳＩＣ）、論理回路、アナログ回路、ＲＦ回路、離散型デバイス、または他の半導体ダイまたは電子部品を含み得る。小型化および重量軽減は、市場によって受け入れられるために、これらの製品にとって必須である。半導体デバイス間の距離は、より高密度を達成するために減少されなければならない。
【００２８】
図２において、ＰＣＢ５２は、ＰＣＢ上に取り付けられる半導体パッケージの構造的支持および電気的相互接続のための一般的基板を提供する。導電性信号トレース５４は、蒸着、電解めっき、無電解めっき、スクリーンプリント、または他の適切な金属蒸着プロセスを用いてＰＣＢ５２の層の表面上、または層内に形成される。信号トレース５４は、半導体パッケージ、取り付けられた部品、および他の外部システム部品の各々の間に、電気的連絡を提供する。トレース５４はまた、半導体パッケージの各々への電力接続およびグラウンド接続を提供する。
【００２９】
いくつかの実施形態において、半導体デバイスは、２つのパッケージングレベルを有する。第１のレベルのパッケージングは、中間キャリアに半導体ダイを機械的、かつ電気的に張りつけるための技術である。第２のレベルのパッケージングは、ＰＣＢに中間キャリアを機械的、かつ電気的に張りつけることを含む。他の実施形態において、半導体デバイスは、ダイがＰＣＢに直接に機械的、かつ電気的に取り付けられる第１のレベルのパッケージングのみを有し得る。
【００３０】
例示の目的のために、ワイヤボンド５６およびフリップチップ５８を含むいくつかのタイプの第１のレベルのパッケージングが、ＰＣＢ５２上に示される。さらに、ボールグリッドアレイ（ＢＧＡ）６０、バンプチップキャリア（ＢＣＣ）６２、デュアルインラインパッケージ（ＤＩＰ）６４、ランドグリッドアレイ（ＬＧＡ）６６、マルチチップモジュール（ＭＣＭ）６８、カッドフラット無鉛パッケージ（ＱＦＮ）７０、およびカッドフラットパッケージ７２を含むいくつかの第２のレベルのパッケージングが、ＰＣＢ５２上に取り付けられる。システムの要求に依存して、第１および第２のレベルのパッケージング型の任意の組み合わせを用いて構成される半導体パッケージの任意の組み合わせだけではなく、他の電子部品もＰＣＢ５２に接続され得る。いくつかの実施形態において、電子デバイス５０は、単一の張りつけられた半導体パッケージを含み、その一方で、他の実施形態は、複数の相互接続されたパッケージを必要とする。単一の基板にわたって１つ以上の半導体パッケージを組み合わせることによって、製造者は、電子デバイスおよびシステムに事前に作られた部品を組み込み得る。半導体パッケージが、高性能の機能を含むので、電子デバイスは、より安価な部品および流線型製造プロセスを用いて製造され得る。結果のデバイスは、故障がより少なく、製造もより安価であり、結果として消費者にとってより低いコストをもたらす。
【００３１】
図３ａ〜３ｃは、代表的な半導体パッケージを示す。図３ａは、ＰＣＢ５２上に取り付けられたＤＩＰ６４のさらなる詳細を例示する。半導体ダイ７４は、能動領域を含み、能動領域は、ダイ内に形成され、かつダイの電気的設計に従って電気的に相互接続される能動デバイス、受動デバイス、導電層、および誘電層として実装されるアナログまたはデジタル回路を含む。例えば、回路は、１つ以上のトランジスター、ダイオード、インダクター、キャパシター、レジスター、および半導体ダイ７４の能動領域内に形成された他の回路要素を含み得る。接触パッド７６は、導電性材料、例えば、Ａｌ、Ｃｕ、ｔｉｎ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、または銀（Ａｇ）の１つ以上の層であり、半導体ダイ７４内に形成された回路要素に電気的に接続される。ＤＩＰ６４の組立の間に、半導体ダイ７４は、金−シリコン共晶層、または熱エポキシまたはエポキシ樹脂等のような接着材料を用いて、中間キャリア７８に取り付けられる。パッケージ本体は、絶縁パッケージング材料、例えば、ポリマーまたはセラミックを含む。導体リード８０およびボンドワイヤ８２は、半導体ダイ７４とＰＣＢ５２との間に電気的相互接続を提供する。カプセルの材料８４は、水分および粒子がパッケージに浸入し、ダイ７４またはボンドワイヤ８２を汚染することを防止することによる環境的保護のために、パッケージの上に蒸着される。
【００３２】
図３ｂは、ＰＣＢ５２上に取り付けられたＢＣＣ６２のさらなる詳細を例示する。半導体ダイ８８は、アンダーフィルまたはエポキシ樹脂の接着材料９２を用いてキャリア９０上に取り付けられる。ボンドワイヤ９４は、接触パッド９６と９８との間の第１のレベルのパッケージング相互接続を提供する。成形する化合物またはカプセルの材料１００は、デバイスに対して物理的支持および電気的分離を提供するために、半導体ダイ８８およびボンドワイヤ９４上に蒸着される。接触パッド１０２は、酸化を防止するために、適切な金属蒸着プロセス、例えば、電解めっきまたは無電解めっきを用いてＰＣＢ５２の表面上に形成される。接触パッド１０２は、ＰＣＢ５２の１つ以上の導電性信号トレース５４に電気的に接続される。バンプ１０４は、ＢＣＣ６２の接触パッド９８と、ＰＣＢ５２の接触パッド１０２との間に形成される。
【００３３】
図３ｃにおいて、半導体ダイ５８は、フリップチップ型の第１のレベルのパッケージングを有する中間キャリア１０６にうつ伏せ状態で取り付けられている。半導体ダイ５８の能動領域１０８は、ダイの電気的設計に従って形成される能動デバイス、受動デバイス、導電層、および誘電層として実装されるアナログまたはデジタル回路を含む。例えば、回路は、１つ以上のトランジスター、ダイオード、インダクター、キャパシター、レジスター、および能動領域１０８内の他の回路要素を含み得る。半導体ダイ５８は、バンプ１１０を介してキャリア１０６に電気的、かつ機械的に接続される。
【００３４】
ＢＧＡ６０は、バンプ１１２を用いて、ＢＧＡ型の第２のレベルのパッケージングを有するＰＣＢ５２に電気的、かつ機械的に接続される。半導体ダイ５８は、バンプ１１０、信号ライン１１４、およびバンプ１１２を介してＰＣＢ５２の導電性信号トレース５４に電気的に接続される。成形する化合物またはカプセルの材料１１６は、デバイスに対して物理的支持および電気的分離を提供するために、半導体ダイ５８およびキャリア１０６の上に蒸着される。フリップチップ半導体デバイスは、信号伝搬距離を減少させ、キャパシタンスを低下させ、全体の回路性能を向上させるために、半導体ダイ５８上の能動デバイスからＰＣＢ５２上の導電性トレースまでに短い電気的伝導パスを提供する。別の実施形態において、半導体ダイ５８は、中間キャリア１０６を有しないフリップチップ型の第１のレベルのパッケージングを用いてＰＣＢ５２に直接に機械的、かつ電気的に接続され得る。
【００３５】
図４ａ〜４ｔは、図２および３ａ〜３ｃに関連して、密集したトランジスターの上に形成された相互接続構造および珪化物層を有し、さらにロープロファイルのバンプを含むパワーＭＯＳＦＥＴを形成するプロセスにおけるステップを例示する。図４ａは、構造的支持のためのベース基板材料１２２、例えば、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、または炭化珪素を有する半導体ウェーハ１２０を示す。
【００３６】
図４ｂは、ＭＯＳＦＥＴセル１２４を形成するための、ベース基板材料１２２から作られた基板または半導体ウェーハ１２０の一部分の断面図を示す。半導体ウェーハ１２０は、上部表面１３０と、上部表面１３０の反対側にある底部表面１３２とを含む。
【００３７】
ＭＯＳＦＥＴセル１２４は、ｎチャンネルデバイス（Ｎ−ＭＯＳ）またはｐチャンネルデバイス（Ｐ−ＭＯＳ）であり得、「ｐ」が、正のキャリアタイプ（正孔）を示し、「ｎ」が、負のキャリアタイプ（電子）を示す。ＭＯＳＦＥＴセル１２４の本実施形態が、ｐ型基板１２０上に形成されるＮ−ＭＯＳデバイスに関して説明されるが、反対のタイプの半導体材料は、Ｐ−ＭＯＳデバイスを形成するために使用され得る。例えば、ｎ型基板は、ｎ型井戸領域を形成するために、最初に、ｎ型半導体材料、例えば、リン、アンチモン、または砒素の不純物を用いてドープされ得る。ｐ型基板１２０を含む本発明の実施形態はさらに、ｐマイナス型基板の最上部上に蒸着され得る。
【００３８】
図４ｃにおいて、絶縁層または誘電層１３４は、ゲート酸化層として、基板１２０の表面１３０上に形成される。絶縁層１３４は、二酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）、酸窒化珪素（ＳｉＯＮ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、ポリイミド、ＢＣＢ、ポリベンゾオキサゾール（ＰＢＯ）、または他の適切な誘電材料の１つ以上の層を含む。絶縁層１３４は、ＰＶＤ、ＣＶＤ、スクリーンプリント、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて形成される。
【００３９】
図４ｄにおいて、ポリシリコン１３８が、絶縁層１３４上に形成される。図４ｅにおいて、フォトレジスト層１４０が、ポリシリコン層１３８上に形成される。フォトレジスト層に開口部１４２を形成し、かつポリシリコン層１３８の一部分を露出させるために、フォトレジスト層１４０の一部分が、エッチングプロセスによって除去される。エッチングプロセスにおいて除去されていないフォトレジスト１４０の残り部分は、ＭＯＳＦＥＴセル１２４内の、ゲートバターンに対応する。
【００４０】
図４ｆにおいて、開口部１４２のフットプリント内、かつフォトレジスト１４０の外側に設置されているポリシリコン１３８の一部分が、エッチングプロセスによって除去される。ポリシリコン層１３８の残り部分は、後に形成されるＭＯＳＦＥＴセル１２４内のトランジスターのためのゲートとして役に立つ。
【００４１】
図４ｇにおいて、フォトレジスト層１４０の残りは、ポリシリコン層１３８のエッチングの後に除去される。図４ｇは、低濃度ドープされたドレイン（ＬＤＤ）領域１４４および１４６を形成するために、基板１２０が、ｎ型半導体材料、例えば、砒素を用いてドープされることをさらに示す。ｎ型ドーパントが、イオン注入によって蒸着される。イオン注入によって導入されるドーパントの量は、ＬＤＤ領域１４４および１４６が、ｎマイナスＬＤＤおよびｎ型領域を含むように変化し得る。
【００４２】
図４ｈにおいて、絶縁層１５０が、ポリシリコン層１３８の周り、かつ絶縁層１３４の上に形成される。絶縁層１５０はまた、ＬＤＤ領域１４４および１４６の一部分の上に延在する。絶縁層１５０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の適切な誘電材料の１つ以上の層を含む。絶縁層１５０は、ＰＶＤ、ＣＶＤ、スクリーンプリント、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて形成される。ＬＤＤ領域１４４および１４６上の絶縁層１３４の一部分が、マスクとしてポリシリコン層１３８および絶縁層１５０を用いるエッチングプロセスによって除去される。絶縁層１３４の残り部分は、ポリシリコン層１３８を超えて、ＬＤＤ領域１４４および１４６の上、かつ絶縁層１５０の下に延在する。絶縁層１５０はまた、後のドレインおよびソースイオン注入をマスクするための側壁スペーサーとして動作する。絶縁層１５０の配置は、開口部１４２によって露出される絶縁層１３４のエリアを減少させ、それによって、開口部１４２のエリアより小さいエリアを有する開口部１５２を形成させる。
【００４３】
図４ｉにおいて、ポリシリコン層１３８および絶縁層１５０によって形成されたマスクの外側（すなわち、開口部１５２内）のＬＤＤ領域１４４および１４６の一部分は、ソース領域１６０およびドレイン領域１７０を形成するために、高濃度ドープされる。図４ｉが、単一のソース領域１６０および単一のドレイン領域１７０を示すが、ＭＯＳＦＥＴセル１２４は、後の図に示されるような複数のソース領域１６０およびドレイン領域１７０を含む。ソース領域１６０およびドレイン領域１７０は、それぞれ、事前に形成されたＬＤＤ１４４および１４６より深くウェーハ１２０内に延在する。従って、ＬＤＤ領域１４４および１４６のエリアが、ソース領域１６０およびドレイン領域１７０の形成によって減少され、その結果、ＬＤＤ領域１４４および１４６は、絶縁層１５０の下に設置される、減少されたエリアを占め、開口部１５２内のエリアを占めない。１つの実施形態において、ＬＤＤ領域１４４および１４６を形成するために使用される、変化する注入の量は、ｎマイナス型ＬＤＤ１４４およびｎ型領域１４６をもたらす。
【００４４】
図４ｉは、ソース領域１６０が領域１６２、１６４および１６６を含むことをさらに示す。領域１６２、１６４および１６６が、さまざまな構成に従ってドープされ得る。第１の構成において、領域１６２が、ｎプラス型領域としてドープされ、領域１６４が、ｐプラス型領域としてドープされ、領域１６６が、ｎ型領域としてドープされる。第２の構成において、領域１６４が、ｐプラス型領域としてドープされ、領域１６２および１６６が、ｐプラス型領域１６４の両側に隣接するｎプラス型領域としてドープされる。さらに、ソース領域１６０の領域１６２および１６４は、ＬＤＤ１４４を含み得る。これに反して、ＬＤＤ１４４が、ソース領域１６０に完全にない場合もある。また図４ｉに形成されたドレイン領域１７０が、ｎプラス型領域としてドープされる。ドレイン領域１７０が、ｎ型領域１４６の間に配置されている。
【００４５】
図４ｊにおいて、珪化物層１７４が、ソース領域１６０およびドレイン領域１７０の上、並びにパシベーション層１３４の開口部１５２内の薄層として形成される。珪化物層１７４は、ＷＳｉ２、ＴｉＳｉ２、ＭｏＳｉ２、ＴａＳｉ２、または他の適切な珪化物を含み、ＰＶＤ、ＣＶＤ、共蒸着、スパッタリング、または他の適切なプロセスを使用することによって形成される。珪化物層１７４が、ＰＶＤによって形成されるが、珪化物層１７４は、半導体ウェーハ１２０上に耐熱性金属を蒸着させ、耐熱性金属が半導体ウェーハと接触する場所に珪化物層が形成されるように半導体ウェーハおよび耐熱性金属を加熱することによって自己整列される。珪化物層の一部分を形成するために、反応しない余分の耐熱性金属が除去される。珪化物層１７４が、ソース領域１６０の上部表面、およびドレイン領域１７０の上部表面に形成される。１つの実施形態において、珪化物層１７４は、１００〜３０００オングストロームの範囲の厚さを有する。珪化物層１７４は、ソース領域１６０およびドレイン領域１７０の上部表面にわたる金属導体として役に立つ。珪化物層１７４の存在は、ＭＯＳＦＥＴセル１２４の全体コストを減少させ、後に形成されるバンプから、ソース領域１６０およびドレイン領域１７０までの低抵抗電気的パスの一部分をそれぞれに形成することによって電流伝導を増大させる金属化パスとして役に立つ。
【００４６】
図４ｋにおいて、絶縁層または中間層誘電体（ＩＬＤ）１８０が、半導体ウェーハ１２０の上、すなわち、ポリシリコン層１３８、絶縁層１５０、および珪化物層１７４の上に形成されている。ＩＬＤ１８０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の適切な誘電材料の１つ以上の層を含む。ＩＬＤ１８０は、ＰＶＤ、ＣＶＤ、スクリーンプリント、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて形成される。ＩＬＤ１８０の一部分は、ビア１８２を形成するために、エッチングプロセスによって除去される。ビア１８２は、ＩＬＤ１８０の上部表面から、ＩＬＤを通って、珪化物層１７４まで延在し、ソース領域１６０およびドレイン領域１７０への後の電気的接続を提供する。電気的接続はまた、ポリシリコン層１３８における、ＭＯＳＦＥＴセル１２４のためのゲート電極によって作られ、電気的接続は、ビア１８２による接続を含み得る。導電性材料１８４は、導電性ビアを形成するように、ビア１８２内、かつ珪化物層１７４の露出された部分上に形成される。導電性材料１８４は、タングステン（Ｗ）を含み、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、チタン（Ｔｉ）、ポリシリコン、または他の適切な電気伝導材料も含み得、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっき、または他の適切な金属蒸着プロセスを用いて形成される。
【００４７】
図４ｌは、図４ｋからのＭＯＳＦＥＴセル１２４の上面図を示す。ＭＯＳＦＥＴセル１２４のソース領域１６０およびドレイン領域１７０は、基板１２０にわたって延在する交互配置ストライプのように、基板１２０に形成されている。ソース領域１６０およびドレイン領域１７０は、固定の距離の間隔で交互に空けられ、ポリシリコンゲート１３８によって分離される。
【００４８】
導電性材料１８４が、ソース領域１６０上の導電性ビア１８６と、ドレイン領域１７０上の導電性ビア１８８とを形成するために、ビア１８２上に蒸着される。導電性ビア１８６および１８８は、ソース領域１６０およびドレイン領域１７０から、それぞれ、第１の相互接続層１９４への電気的接続を提供する。
【００４９】
第１の相互接続層１９４は、ＩＬＤ１８０の上、導電柱１８６および１８８の上、並びにソース領域１６０およびドレイン領域１７０の上に形成される。第１の相互接続層１９４は、ソースランナーまたは導電層１９６と、ドレインランナーまたは導電層１９８とを含む。ソースランナー１９６およびドレインランナー１９８は、１つ以上の層であり得、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料であり得る。ソースランナー１９６およびドレインランナー１９８は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。図４ｌに示されるソースランナー１９６とドレインランナー１９８とは、長方形、かつ実質的に等しい幅であるが、ランナーは、任意の形状であり得る。例として、ソースランナー１９６とドレインランナー１９８とは、等しくない幅であり得、ランナーは、変化する狭い部分およびより広い部分、並びに丸い角を有し得る。１つの実施形態において、第１の、ソースランナー１９６およびドレインランナー１９８は、従来のデバイスに対して短く、かつ広い寸法を含む。ソースランナー１９６およびドレインランナー１９８は、交互に配置され、固定の距離で交互に間隔を空けられ、互いに対して実質的に平行に配向される。ソースランナー１９６およびドレインランナー１９８は、ソース領域１６０およびドレイン領域１７０に対して、実質的に垂直または直交して配向される。代替的には、他の垂直でない向き（例えば、角度のある向きまたは平行の向き）が使用され得る。ソースランナー１９６およびドレインランナー１９８が配向されている反復する交互配置の、または交互に生じる間隔は、半導体ウェーハ１２０の表面にわたって分布されたユニット構造を生成する。
【００５０】
ソースランナー１９６およびドレインランナー１９８は、それぞれ、導電性ビア１８６および１８８を介して、ソース領域１６０およびドレイン領域１７０に電気的に接続される。図４ｌは、２つのビア１８６が、ソース領域とソースランナーとが重なる場所において、ソース領域１６０とソースランナー１９６との間に電気的接続を形成するために使用されることを示す。同様に、図４ｌは、２つのビア１８８が、ドレイン領域とドレインランナーとが重なる場所において、ドレイン領域１７０とドレインランナー１９８との間に電気的接続を形成するために使用されることをさらに示す。代替的には、１つの導電性ビア、または３つ以上の導電性ビアは、それぞれ、ソース領域１６０およびドレイン領域１７０をソースランナー１９６およびドレインランナー１９８に接続するために使用され得る。
【００５１】
図４ｋから続く図４ｍにおいて、ＭＯＳＦＥＴセル１２４およびソースランナー１９６の断面図を示す。図４ｌから、ソースランナー１９６は、導電性ビア１８６上に形成され、かつ導電性ビア１８６に電気的に接続される。
【００５２】
図４ｎにおいて、絶縁層またはＩＬＤ２００が、第１の相互接続層１９４およびＩＬＤ１８０の上に形成される。ＩＬＤ２００は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の適切な誘電材料の１つ以上の層を含む。ＩＬＤ２００は、ＰＶＤ、ＣＶＤ、スクリーンプリント、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて形成される。ＩＬＤ２００の一部分は、ビア２０２を形成するために、エッチングプロセスによって除去される。ビア２０２は、ＩＬＤ２００の上部表面から、ＩＬＤを通して、第１の相互接続層１９４まで延在する。導電性材料２０４が、導電性ビアを形成するために、ビア２０２内、かつ第１の相互接続層１９４の露出された部分の上に形成される。導電性材料２０４は、Ｗを含み、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料も含み得、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっき、または他の適切な金属蒸着プロセスを用いて形成される。
【００５３】
図４ｏは、図４ｎからの部分的に形成された半導体デバイスの上面図を示す。ビア２０２内に形成された導電性材料２０４は、ソースランナー１９６上に形成された導電性ビア２０６と、ドレインランナー１９８上に形成された導電性ビア２０８とをもたらす。導電性ビア２０６および２０８は、それぞれ、ソースランナー１９６およびドレインランナー１９８から第２の相互接続層２１４への電気的接続を提供する。
【００５４】
第２の相互接続層２１４は、ＩＬＤ２００上、導電柱２０６および２０８の上、並びに第１の相互接続層１９４上に形成される。第２の相互接続層２１４は、ソースランナーまたは導電層２１６と、ドレインランナーまたは導電層２１８とを含む。ソースランナー２１６およびドレインランナー２１８は、１つ以上の層であり得、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料であり得る。ソースランナー２１６およびドレインランナー２１８は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。図４ｏに示されるソースランナー２１６とドレインランナー２１８とは、実質的に等しい幅、かつ長方形であるが、ランナーは、任意の形状であり得る。例として、ソースランナー２１６とドレインランナー２１８とは、等しくない幅であり得、ランナーは、変化する細い部分およびより広い部分、並びに丸い角を有し得る。１つの実施形態において、第２の、ソースランナー２１６およびドレインランナー２１８は、従来のデバイスに対して短く、かつ広い寸法を含む。ソースランナー２１６およびドレインランナー２１８は、交互に配置され、固定の距離で交互に間隔を空けられ、互いに対して実質的に平行に配向される。ソースランナー２１６およびドレインランナー２１８は、ソースランナー１９６およびドレインランナー１９８に対して、実質的に垂直または直交して配向される。代替的には、他の垂直でない向き（例えば、角度のある向きまたは平行の向き）が使用され得る。ソースランナー２１６およびドレインランナー２１８が配向されている反復する交互配置の、または交互に生じる間隔は、ソースランナー１９６およびドレインランナー１９８だけではなく、半導体ウェーハ１２０の表面にもわたって分布されたユニット構造を生成する。
【００５５】
ソースランナー２１６およびドレインランナー２１８は、それぞれ、導電性ビア２０６および２０８を介して、ソースランナー１９６およびドレインランナー１９８に電気的に接続される。図４ｏは、２つのビア２０６が、ソースランナー１９６と２１６が重なる場所において、ソースランナー１９６とソースランナー２１６との間に電気的接続を形成するために使用されることを示す。同様に、図４ｏは、２つのビア２０８が、ドレインランナーが重なる場所において、ドレインランナー１９８とドレインランナー２１８との間に電気的接続を形成するために使用されることをさらに示す。代替的には、１つの導電性ビア、または３つ以上の導電性ビアが、それぞれ、ソース領域１６０およびドレイン領域１７０をソースランナー１９６およびドレインランナー１９８に接続するために使用され得る。
【００５６】
図４ｎから続く図４ｐにおいて、ＭＯＳＦＥＴセル１２４、並びにソースランナー２１６およびドレインランナー２１８の断面図を示す。図４ｏから、ソースランナー２１６は、導電性ビア２０６上に形成され、かつ導電性ビア２０６に電気的に接続される。
【００５７】
図４ｑにおいて、絶縁層またはＩＬＤ２２０が、第２の相互接続層２１４およびＩＬＤ２００の上に形成される。ＩＬＤ２２０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の適切な誘電材料の１つ以上の層を含む。ＩＬＤ２２０は、ＰＶＤ、ＣＶＤ、スクリーンプリント、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて形成される。ＩＬＤ２２０の一部分は、ビア２２２を形成するために、エッチングプロセスによって除去される。ビア２２２は、ＩＬＤ２２０の上部表面から、ＩＬＤを通って、第２の相互接続層２１４まで延在する。導電性材料２２４が、導電性ビアを形成するために、ビア２２２内、かつ第２の相互接続層２１４の露出された部分の上に形成される。導電性材料２２４は、Ｗを含み、アルミニウムＡｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料も含み得、ＰＶＤ、ＣＶＤ、スッパタリング、電解めっき、無電解めっき、または他の適切な金属蒸着プロセスを用いて形成される。
【００５８】
図４ｒは、図４ｑからの部分的に形成された半導体デバイスの上面図を示す。ビア２２２内に形成された導電性材料２２４は、ソースランナー２１６上に形成された導電性ビア２２６をもたらす。導電性ビア２２６は、それぞれ、ソースランナー２１６から第３の相互接続レベル２３４への電気的接続を提供する。ソースパッド２３６は、ＩＬＤ２２０上、導電柱２２６上、および第２の相互接続層２１４上の第３の相互接続レベル２３４に形成される。ソースパッド２３６は、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料の１つ以上の層であり得る。ソースパッド２３６は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。
【００５９】
ソースパッド２３６は、ソース領域１６０とＭＯＳＦＥＴセル１２４に対する外部のデバイスとの間に電気的接続を提供する、後に形成されるソースバンプに接続されるように構成されている。同様に、ビア２２２内、かつドレインランナー２１８上に形成された導電性材料２２４は、ドレインランナー２１８からドレインパッドへの電気的接続を提供する。ドレインパッドは、ドレイン領域１７０からＭＯＳＦＥＴセル１２４に対する外部のデバイスへの電気的接続を提供する、後に形成されるドレインバンプに接続されるように構成されている。
【００６０】
図４ｑから続く図４ｓは、ＭＯＳＦＥＴセル１２４およびソースパッド２３６の断面図を示す。図４ｒから、ソースパッド２３６は、導電性ビア２２６上に形成され、かつ導電性ビア２２６に電気的に接続される。電気伝導バンプ材料は、図６ａ〜６ｉにさらに詳細に説明されるように、ソースバンプまたは相互接続２４０を形成するために、ソースパッド２３６上に蒸着される。ソースバンプ２４０は、ソース領域１６０からＭＯＳＦＥＴセル１２４に対する外部のデバイスへの電気的接続を提供する。ソースバンプ２４０は、ソースパッド２３６上に形成され得る１つのタイプの相互接続構造を表す。ソースバンプまたは相互接続２４０はまた、ボンドワイヤ、導電性ペースト、スタッドバンプ、マイクロバンプ、または他の電気的相互接続を使用し得る。
【００６１】
図４ｔは、ＭＯＳＦＥＴセル１２４の等角の３次元図を示す。第１の相互接続層１９４、第２の接続層２１４、および導電性ビアは、ソース領域１６０およびドレイン領域１７０から、第３の相互接続レベル２３４でのソースパッドおよびドレインパッドへの電気的接続を提供する。従って、単一のソースパッドおよびドレインパッドの下に設置されたソース接続およびドレイン接続の両方を有する、半導体ダイの全表面にわたって形成される、密接に整列されたトランジスターを接続する問題が解決される。トランジスターのソース領域およびドレイン領域を単一のソースパッドまたはドレインパッドに接続し得る厳密に垂直方向の相互接続を使用するのではなく、むしろ導電性ランナーは、単一のパッドの下のトランジスターのソース領域およびドレイン領域を複数の対応するパッドに接続するように構成されている。このようにして、トランジスターのドレイン領域が、ドレインパッドに接続され、トランジスターのソース領域が、ソースパッドに接続される。具体的には、ソース領域１６０は、ソースパッド２３６、導電性ビア１８６、ソースランナー１９６、導電性ビア２０６、ソースランナー２１６、および導電性ビア２２６によってソースバンプ２４０に電気的に接続される。同様に、ドレイン領域１７０は、導電性ビア１８８、ドレインランナー１９８、導電性ビア２０８、ドレインランナー２１８、およびドレインランナー２１８からドレインパッドに延在する追加の導電性ビアによってドレインパッドに電気的に接続される。
【００６２】
珪化物層１７４が、ソース領域１６０およびドレイン領域１７０の上に形成される。珪化物層１７４は、ソース領域１６０およびドレイン領域１７０の上部表面上に形成される。珪化物層１７４は、ソース領域１６０およびドレイン領域１７０の上部表面にわたる金属導体として役に立つ。珪化物層１７４は、ＭＯＳＦＥＴ１２４の全体コストを減少させるように、ソース領域１６０およびドレイン領域１７０の上部表面にわたる金属導体として役に立ち、ソース領域１６０およびドレイン領域１７０から後に形成されるバンプへの低抵抗電気的パスの一部分として電流伝導を増大させるための金属化パスとしてそれぞれに役に立つ。
【００６３】
図５ａは、複数のＭＯＳＦＥＴセル、例えば、図４ｔからのＭＯＳＦＥＴセル１２４を含むパワーＭＯＳＦＥＴ２５８の等角の３次元図を示す。パワーＭＯＳＦＥＴ２５８は、数百個または数千個のＭＯＳＦＥＴセル１２４を含む。図５ａにおいて、ＭＯＳＦＥＴセルの詳細、例えば、ソース領域１６０、ドレイン領域１７０、およびポリシリコンゲート１３８だけではなく、第１の相互接続層１９４、第２の相互接続層２１４、並びに導電性ビア１８６、１８８、２０６、２０８、および２２６を含む導電性ビアも含む、図４ｔに示されるＭＯＳＦＥＴセル１２４の詳細が、明示的には示されていないが、パワーＭＯＳＦＥＴ２５８内、かつソースバンプ２４０、ドレインバンプ２４６、およびゲートバンプ２５０の下に含まれている。図５ａは、ソースパッド２３６上に形成されたソースバンプ２４０、ドレインパッド２４４上に形成されたドレインバンプ２４６、およびゲートパッド２４８上に形成されたゲートバンプ２５０をさらに示している。図５ａに示される実施形態において、ソースパッド２３６およびドレインパッド２４４は、パワーＭＯＳＦＥＴ２５８の上部表面にわたってチェッカーボード構成で配列されている。複数のＭＯＳＦＥＴセル１２４のための電気的接続は、複数のソースパッド２３６、ドレインパッド２４４、およびゲートパッド２４８を通してルートが定められる。パワーＭＯＳＦＥＴ２５８は、各パワーＭＯＳＦＥＴ２５８内のダイまたはパッケージエリアの大部分を覆う、相互接続されたＭＯＳＦＥＴセルのアレイを含む。各パワーＭＯＳＦＥＴ２５８は、電流の多くのアンペアを処理することが可能な単一のモノリシックスイッチングデバイスとして動作する。
【００６４】
図５ｂは、図５ａに示されるパワーＭＯＳＦＥＴ２５８に類似するパワーＭＯＳＦＥＴ２５９の代替の、等角の３次元図を示す。「ストライプ」状の形状のソースパッド２３７およびドレインパッド２４５が、交互に配置され、固定の距離で交互に間隔を空けられ、互いに対して実質的に平行に配向される。ゲートパッド２４９は、パワーＭＯＳＦＥＴの構成および設計に従って、短縮されたソースパッド２３７または短縮されたドレインパッド２４５と直列に、パワーＭＯＳＦＥＴ２５９の上部表面上に形成される。図５ｂは、ソースパッド２３７上に形成されたソースバンプ２４１、ドレインパッド２４５上に形成されたドレインバンプ２４７、およびゲートパッド２４９上に形成されたゲートバンプ２５１をさらに示す。
【００６５】
図５ｃは、複数のパワーＭＯＳＦＥＴ２５８をさらに含む、図４ａからの半導体ウェーハ１２０の上面図を示す。パワーＭＯＳＦＥＴ２５８は、前述のように、ベース基板材料１２２上に形成され、かつソーストリート２６０によって分離される。
【００６６】
図６ａ〜６ｉは、図４ａ〜４ｔおよび５ａ〜５ｃに関連して、それぞれ、パッド２３６、２４４、および２４８上にバンプ２４０、２４６、および２５０を形成するプロセスに関するさらなる詳細を例示する。
【００６７】
図６ａは、ソーストリート２６０によって分離された別個のパワーＭＯＳＦＥＴ２５８に属する複数のＭＯＳＦＥＴセル１２４の一部分を含む、半導体ウェーハ１２０の一部分の断面図を示す。ソース接触パッド２３６およびドレイン接触パッド２４４の両方は、ＭＯＳＦＥＴセル１２４上に第３の相互接続レベル２３４にあると示される。ソース領域１６０、ドレイン領域１７０、およびポリシリコンゲート１３８だけではなく、第１の相互接続層１９４、第２の相互接続層２１４、並びに導電性ビア１８６、１８８、２０６、２０８、および２２６を含む導電性ビアも含む、図４ｔに示されるＭＯＳＦＥＴセル１２４の詳細が、明示的には示されていないが、ソースパッド２３６およびドレインパッド２４４の下に含まれている。ソースバンプがソースパッド２３６上に形成される前、およびドレインバンプがドレインパッド２４４上に形成される前に、いくつかの介在する層が、ソースパッドおよびドレインパッドの上に形成される。具体的には、絶縁またはパシベーション層２７０は、ＭＯＳＦＥＴセル１２４の上部表面、ソース接触パッド２３６、ドレイン接触パッド２４４、およびソーストリート２６０の上の第３の相互接続レベル２３４において、半導体デバイスに順応的に適用される。絶縁層２７０の底部表面は、第３の相互接続レベル、ソース接触パッド２３６、およびドレイン接触パッド２４４の底部表面の輪郭に順応的に適用され、かつそれに追従する。絶縁層２７０の上部表面は、絶縁層が、ソースパッド２３６およびドレインパッド２４４のフットプリントの外側の、半導体ウェーハ１２０上の第１の厚さと、ソースパッド２３６およびドレインパッド２４４のフットプリント内の、半導体ウェーハ１２０上の第２の厚さとを有するように、実質的に平面である。第１の厚さは、第２の厚さより厚い。絶縁層２７０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、ジルコン（ＺｒＯ２）、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または適切な電気絶縁の性質を有する他の材料の１つ以上の層であり得る。絶縁層２７０は、ＰＶＤ、ＣＶＤ、プリント、スピンコーティング、スプレーコーティング、硬化焼結、または熱酸化を用いてパターンをつけられ、層状に蒸着される。絶縁層２７０の一部分は、ソースパッド２３６およびドレインパッド２４４の一部分を露出させる、絶縁層２７０における開口部２７２を生成するために、エッチングプロセスによって除去される。開口部２７２は、絶縁層２７０の上部表面から、絶縁層２７０の下部表面まで延在する。１つの実施形態において、開口部２７２は、図１ａからの開口部２０の幅に類似する２７０μｍの幅を有する。ソースパッド２３６およびドレインパッド２４４の別の部分は、絶縁層２７０によって覆われた状態のままである。
【００６８】
図６ｂにおいて、電気伝導層２７８は、パターニングおよび金属蒸着プロセス、例えば、プリント、ＰＶＤ、ＣＶＤ、スパッタリング、電解めっき、および無電解めっきを使用することによって、ソースパッド２３６およびドレインパッド２４４の上、かつ絶縁層２７０の一部分の上に形成され、ソースパッド２３６およびドレインパッド２４４に順応的に適用される。１つの実施形態において、ウェーハ１２０は、無電解ニッケルめっき溶液内に浸され、ニッケルが、ソースパッド２３６およびドレインパッド２４４上に３μｍの厚さまでめっきされる。代替的には、導電層２７８は、Ａｌ、Ｃｕ、Ｓｎ、Ａｕ、Ａｇ、または他の適切な電気伝導材料の１つ以上の層であり得る。導電層２７８は、絶縁層２７０の上部表面にわたって延在し、開口部２７２の周囲における絶縁層２７０の側壁に沿って、開口部２７２内のソースパッド２３６およびドレインパッド２４４の上部表面にわたって、絶縁層２７０の上部表面の輪郭に追従する。導電層２７８は、開口部２７２のフットプリント内、かつソースパッド２３６およびドレインパッド２４４の上にあるエリア２８０を含む。エリア２８０は、実質的に平坦であり、ソースパッド２３６およびドレインパッド２４４のそれぞれの全エリアより小さい。導電層２７８は、後に形成されるバンプのための第１のＵＢＭ層として動作する。
【００６９】
図６ｃにおいて、電気伝導層２８４は、蒸着プロセス、例えば、無電解めっき、またはパターニングおよび金属蒸着プロセス、例えば、プリント、ＰＶＤ、ＣＶＤ、スパッタリング、および電解めっきを用いて、導電層２７８上に形成され、かつ導電層２７８に順応的に適用される。１つの実施形態において、ウェーハ１２０が、無電解金めっき溶液内に浸され、約１００オングストロームの厚さを有する金の層が、無電解めっきプロセスを用いて導電層２７８の露出された金属領域上にめっきされる。別の実施形態において、金の層は、約１０〜３００オングストロームの厚さでめっきされる。代替的には、導電層２８４は、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｇ、または他の適切な電気伝導材料の１つ以上の層であり得る。導電層２８４は、絶縁層２７０から露出された導電層２７８、ソースパッド２３６、およびドレインパッド２４４の表面にわたって導電層２７８の輪郭に追従する。導電層２８４は、導電層２７８の側壁にわたって、絶縁層２７０から、絶縁層２７０の上部表面へ、かつ絶縁層２７０の上部表面にわたって、そして導電層２７８のエリア２８０内へ、かつ導電層２７８のエリア２８０にわたって延在する。導電層２８４の上部表面は、エリア２８６を含み、エリア２８６は、ソースパッド２３６およびドレインパッド２４４の上に形成され、実質的に平坦であり、両方のエリア２８０より小さく、エリア２８０のフットプリント内に含まれている。導電層２８４は、導電層２７８、ソースパッド２３６、およびドレインパッド２４４への導電性バンプの後の張りつけを支援するための接着層として役に立つ第２のＵＢＭ層として働く。導電層２７８および２８４の使用が、ＵＢＭを形成する低コストの方法であるが、他の方法が、導電性バンプの後の張りつけを支援するように、ソースパッド２３６およびドレインパッド２４４の上にＵＢＭを形成するためにも使用され得る。
【００７０】
図６ｄにおいて、開口部２９０を有するステンシルまたはマスキング層２８８は、開口部２９０が、エリア２８６の露出された中心部分と整列されているようにウェーハ１２０上に配置される。ステンシル２８８は、固体表面を有する剛性本体を含み、金属または他の適切な材料で作られる。ステンシル２８８は、ウェーハ１２０の全体上に配置されており、後に形成されるバンプを受け取るように構成されるＵＢＭ部位と整列するために、所望の場所にレーザーまたは切断ツールによって形成される開口部２９０を含む。開口部２９０は、ステンシル２８８の一部分が、開口部２９０をパシベーション層２７０から分離するために、導電層２７８および２８４の周囲部分の上に配置されるようにエリア２８６の中心部分上に整列させられる。開口部２９０とパシベーション層２７０とを分離することによって、後に形成される導電性材料が、パシベーション層２７０下へ拡散し、または流れることが防止される。開口部２９０は、半導体パッケージの設計および機能に従って、後に蒸着される導電性ペーストの所定の体積を含むように形成された高さおよび幅を有する。従って、エリア２８６上に後に蒸着される導電性材料の体積は、ステンシルの厚さ、および開口部２９０の断面積またはアパーチャサイズによって決定される。１つの実施形態において、開口部２９０は、短い高さおよび円形断面を含む円筒の形状を有する導電性バンプを形成するように構成された円形の断面エリアを有する。別の実施形態において、開口部２９０は、２７０μｍより狭い幅を有し、絶縁層２７０における開口部２７２の幅より狭い。
【００７１】
図６ｅにおいて、電気伝導バンプ材料２９４が、開口部２９０内、かつエリア２８６の中心部分の上に蒸着される。導電性バンプ材料２９４は、Ａｌ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｐｂ、ビスマス（Ｂｉ）、Ｃｕ、インジウム（Ｉｎ）、はんだ、および任意のフラックス溶液を用いるそれらの組み合わせであり得る。例えば、バンプ材料は、共晶Ｓｎ／Ｐｂ、高鉛はんだ、または無鉛はんだであり得る。導電性バンプ材料２９４は、バンプ材料を開口部２９０内の導電層２８４上にステンシリングによって蒸着される。ステンシリングは、対象物がステンシル２８８の上部表面を横断するときに、開口部２９０内に多量のバンプ材料２９４を押し付けるように、スクイジーのような対象物を使用することによって達成される。ステンシリングはまた、ステンシル２８８内の開口部２９０内に導電性バンプ材料２９４をスプレーし、プリントし、またはブラシすることによって達成される。代替的には、導電性バンプ材料２９４は、開口部２９０内に噴射され得る。ウェーハ１２０上、かつＭＯＳＦＥＴセル１２４上に導電性バンプ材料２９４をステンシリングすることによって、回路ボード上に導電性ペーストをステンシリングすること以外、半導体ダイの上に導電性バンプを形成するためのバンプ材料が、単一のステップにおいて全半導体ウェーハ１２０に対して蒸着され得るように、導電性バンプ材料２９４の正確な場所が提供される。さらに、導電層２８４上に蒸着された導電性バンプ材料２９４の体積が、ステンシル２８８の厚さ、および開口部２９０の断面積またはアパーチャサイズによって制御され、それによって後に形成される導電性バンプの最終的サイズを制御する。
【００７２】
図６ｆにおいて、ステンシル２８８は、エリア２８６の中心部分上の導電性バンプ材料２９４を残して、ウェーハ１２０上、かつ、導電層２７８および２８４、ソースパッド２３６、並びにドレインパッド２４４上から除去される。導電層２７８および２８４、ソースパッド２３６、並びにドレインパッド２４４上に残るはんだ材料の結果的体積は、ソースパッド２３６およびドレインパッド２４４の幅に対応する所定の直径を有し、かつボールドロッププロセスに使用される、事前成形されたはんだボールからの導電性材料の体積より少ない。
【００７３】
図６ｇにおいて、導電性バンプ材料２９４は、短い導電性バンプ２９８を形成するために、その融点以上に材料を加熱することによってリフローされる。いくつかの応用において、バンプ２９８は、導電層２７８および２８４との接触を含む電気的、かつ機械的接続を向上させるために、数回にリフローされる。バンプ２９８のその後のリフローは、ＭＯＳＦＥＴセル１２４およびバンプ２９８を後に提供される基板に接続するために、ＭＯＳＦＥＴセル１２４に接続される間に、バンプ２９８をリフローすること、追加の後に提供される基板または多層化されたＰＣＢにＭＯＳＦＥＴセル１２４を取り付けるときにバンプ２９８をリフローすること、および追加の後に提供される基板または多層化されたＰＣＢに追加の部品の取り付けまたはそれらの再処理のために、バンプ２９８をリフローすることをさらに含む。導電性ペースト２９４をリフローする場合に、導電性ペーストは、エリア２８６の中心部分から外向きに移動し、導電層の周囲において導電層２８４の側壁と接触し、導電層２８４の周囲に隣接する絶縁層２７０の一部分と接触する。開口部２９０の幅に実質的に等しい第１の幅から、導電層２８４の幅に実質的に等しい第２の幅までの導電性ペースト２９４の広がりは、短い導電性バンプ２９８をもたらす。バンプ２９８は、導電性ペースト２９４の幅より広い幅を有する円形プロファイルと、開口部２９０に蒸着された導電性ペーストの高さより低い高さとを有する。１つの実施形態において、導電性バンプ２９８は、約３００μｍの幅３００、約２００μｍのバンプ間の間隔、および約５００μｍのピッチを有する。しかしながら、開口部２９０のピッチおよびバンプ２９８の対応するピッチは、さらにより小さく作られ得る。さらに、バンプ２９８は、約７０μｍの高さ３０２を有する。生じる短いバンプ２９８は、実質的に等しい高さの事前成形された球形はんだボールの接触エリアより広い、ソースパッド２３６およびドレインパッド２４４の接触エリアを有する。同様に、短いバンプ２９８は、同様な幅（例えば、３００μｍ）を有する、事前成形された球形バールより実質的に短い高さ（例えば、７０μｍ）を有する、従って、バンプ２９８の構成は、実質的に同様な高さの事前成形された球形はんだボールに対して、電流の向上された流れを提供する。
【００７４】
図６ｈは、ソースパッド２３６およびドレインパッド２４４に形成された短いバンプ２９８、絶縁層２７０、導電層２７８、および導電層２８４の平面図または上面図を示す。前述のように、１つ実施形態において、ソースパッド２３６、ドレインパッド２４４、導電層２７８、および導電層２８４は、リフローされた２９８が、短い高さと円形の断面とを有する円筒の形状を含むように、円形の断面を有する。
【００７５】
図６ｉにおいて、半導体ウェーハ１２０は、複数の短いバンプ２９８を有する個々のパワーＭＯＳＦＥＴ２５８を形成するために、ソーまたはレーザー切断ツール３０６を用いて、ソーストリート２６０を通って単一化される。
【００７６】
図７ａは、図４ａ〜４ｔに示される実施形態に類似する本発明の別の実施形態を示す。図７ａは、ＭＯＳＦＥＴセル３１０の等角の３次元図を示す。ＭＯＳＦＥＴセル３１０は、図４ｔに示されるソース領域１６０およびドレイン領域１７０に類似する、ソース領域３１４およびドレイン領域３１６を含む。しかしながら、ソース領域３１４およびドレイン領域３１６は、図４ｔに示されるような「ストライプ」より、むしろＭＯＳＦＥＴセル３１０にわたる「チェッカーボード」パターンで形成されるように示される。
【００７７】
導電性ビア３２０は、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっきプロセス、または他の適切な金属蒸着プロセスを用いてソース領域３１４上に形成され、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料を含む。導電性ビア３２０は、ソース領域３１４から第１の相互接続層３２２への電気的接続を提供する。
【００７８】
第１の相互接続層３２２は、ＭＯＳＦＥＴセル３１０上、導電性ビア３２０上、およびドレイン領域３１６上に形成される。第１の相互接続層３２２は、導電平面３２４を含み、導電平面３２４は、開口部またはカットアウト３２８と、接続３３０とをさらに含む。導電平面３２４は、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料の１つ以上の層である。導電平面３２４は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。導電平面３２４は、導電性ビア３２０を介してソース領域３１４に電気的に接続し、ソース接続層として動作する。導電平面３２４における開口部３２８が、導電平面の一部分の除去によって形成される。接続３００の周囲における導電平面３２４の一部分を除去することによって、接続３００は、導電平面３２４に対して電気的に隔離され、導電平面３２４と接触せず、第１の相互接続層３２２の上から第１の相互接続層の下へ通過する後の垂直方向の電気的接続のために構成される。
【００７９】
導電性ビア３３４は、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっきプロセス、または他の適切な金属蒸着プロセスを用いてドレイン領域３１６上に形成され、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料を含む。導電性ビア３３４は、ドレイン領域３１６から接続３３０への電気的接続を提供する。同様に、導電性ビア３３６は、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっきプロセス、または他の適切な金属蒸着プロセスを用いて接続３３０上に形成され、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料を含む。導電性ビア３３６は、接続３３０から第２の相互接続層３３８への電気的接続を提供する。
【００８０】
第２の相互接続層３２８は、ＭＯＳＦＥＴセル３１０上、ソース領域３１４およびドレイン領域３１６上、導電性ビア３２０、３３４、および３３６、並びに接続３３０上に形成される。第２の相互接続層３３８は、導電平面３４０を含み、導電平面は、開口部３４２と、接続３４４とをさらに含む。導電平面３４０は、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料の１つ以上の層である。導電平面３４０は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。導電平面３４０は、導電性ビア３３４、接続３３０、および導電性ビア３３６を介してドレイン領域３１６に電気的に接続し、ドレイン接続層として動作する。導電平面３４０における開口部３４２が、導電平面の一部分の除去によって形成される。接続３４４の周囲における導電平面３４０の一部分を除去することによって、接続３４４は、導電平面３４０に対して電気的に隔離され、導電平面３４０と接触せず、第２の相互接続層３４０の上から第２の相互接続層の下へ通過する後の垂直の電気的接続のために構成される。
【００８１】
導電性ビア３４６は、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっきプロセス、または他の適切な金属蒸着プロセスを用いて第１の相互接続層３２２上に形成され、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料を含む。導電性ビア３４６は、接続３４４に、かつ導電性ビア３２０および導電平面３２４を介してソース領域３１４に電気的に接続される。接続３４４は、第３の相互接続層にさらに電気的に接続される。
【００８２】
図４ｒおよび４ｓにおいて第３の相互接続層として示されるソースパッド２３６に類似して、第３の相互接続層は、ＭＯＳＦＥＴセル３１０上、ソース領域３１４およびドレイン領域３１６上、導電性ビア３２０、３３４、３３６、および３４６、接続３３０および３４４、並びに第１の相互接続層３２２および第２の相互接続層３３８上に形成される。第３の相互接続層は、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料の１つ以上の層であるソースパッドを含む。ソースパッドは、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。ソースパッドは、ドレイン領域３１６とＭＯＳＦＥＴセル３１０に対する外部のデバイスとの間に電気的接続を提供する、後に形成されるソースバンプに接続されるように構成されている。
【００８３】
電気伝導バンプ材料は、図６ａ〜６ｉに説明されるように、ソースバンプまたは相互接続を形成するために、ソースパッド上に蒸着される。ドレインバンプは、ドレイン領域３１６からＭＯＳＦＥＴセル３１０に対する外部のデバイスへの電気的接続を提供する。ソースバンプは、ソースパッド上に形成され得る１つのタイプの相互接続構造を表す。ソースバンプまたは相互接続はまた、ボンドワイヤ、導電性ペースト、スタッドバンプ、マイクロバンプ、または他の電気的相互接続を使用し得る。
【００８４】
図７ｂは、ドレイン領域３１６を、導電性ビア３３４、接続３３０、導電性ビア３３６、および導電平面３４０に電気的に接続するための、開口部３２８を有する導電平面３２４の上面図を示す。
【００８５】
図７ｃは、ソース領域３１４を、導電性ビア３２０、導電平面３２４、導電性ビア３４６、および接続３４４に電気的に接続するための、開口部３４２を有する導電平面３４０の上面図を示す。
【００８６】
図８は、図４ａ〜４ｔおよび図７ａ〜７ｃに示される実施形態に類似する本発明の別の実施形態を示す。図８は、図４ｌ〜４ｔの相互接続レベル１９４、２１４、および２３４、並びに図７ａ〜７ｃの相互接続層３２２および３３８に配置された相互接続層に類似する相互接続層３５０の上面図を示す。各相互接続層３５０は、ソースランナーまたは導電層３５４と、ドレインランナーまたは導電層３５６とを含む。ソースランナー３５４およびドレインランナー３５６は、１つ以上の層であり得、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料であり得る。ソースランナー３５４およびドレインランナー３５６は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。ソースランナー３５４およびドレインランナー３５６は、十字の形状（＋）であり、隣接するソース領域およびドレイン領域、または隣接する相互接続層との電気的接続を確立する。ソースランナー３５４およびドレインランナー３５６は、十字の形状（＋）以外の形状、例えば、Ｌ形（Ｌ）およびＴ形（Ｔ）であり得る。
【００８７】
ソースランナー３５４およびドレインランナー３５６は、隣接するランナーの中心ポイントの間に一定のピッチまたは距離を有する、反復するパターンで配列される。同様に、ソースランナー３５４およびドレインランナー３５６に接続される追加の構造、例えば、伝導性ビアおよびソースバンプ、または他の相互接続層はまた、中心ポイントの間に一定のピッチを有する、反復するパターンで配列される。ソースランナー３５４およびドレインランナー３５６が配向されている、反復する交互配置の、または交互する間隔は、ソースランナーおよびドレインランナーが形成される半導体ウェーハの表面上に分布させられたユニット構造を生成する。
【００８８】
各相互接続層３５０は、第１、第２、第３、または他の相互接続レベルとして使用され得る。３つ以上、または４つ以上の相互接続層が使用され得、中間接続層が、第１の相互接続層と第２の相互接続層との間、または第２の相互接続層と第３の相互接続層との間に形成され得る。追加の中間接続層は、電気信号のルーティングを支援し、ソースバンプおよびドレイバンプまたは相互接続のピッチを減少させる。第１の相互接続レベルとして、相互接続レベル３５０は、導電性ビア、ソース領域およびドレイン領域に電気的に接続される。ソースランナー３５４およびドレインランナー３５６は、任意の所望の数のチップ面導電性要素を電気的に接続する。１つの実施形態において、十字のランナーは、５つのソース領域またはドレイン領域のグループと接触する導電性ビアに電気的に接続される。１つのビアは、十字の２つの直交部分が重なる十字のランナーの中心に設置され、４つのビアは、十字のランナーの４つの遠位端部に設置される。ソースランナー３５４およびドレインランナー３５６は、それぞれ、ソース領域およびドレイン領域に電気的に接続する。代替的には、ソースランナー３５４およびドレインランナー３５６は、集積デバイスのソース領域およびドレイン領域に接続する必要がないが、別の実施形態において、さまざまな別々の部品に電気的に接続し得る。第２の相互接続レベルとして、相互接続レベル３５０は、ソース領域およびドレイン領域の上、導電柱上、並びに第１の接続層上に形成される。第２の相互接続レベルとして、相互接続レベル３５０はまた、導電性ビアの下、第３の相互接続レベルの下、ＭＯＳＦＥＴセルに対する外部のデバイスへの電気的接続を提供する導電性ビアの下に配置され得る。第３の相互接続レベルとして、相互接続レベル３５０は、例えば、図６ａ〜６ｉに示されるように、後に形成されるソースバンプおよびドレインバンプまたは相互接続に接続されるように構成されており、ソースバンプおよびドレインバンプまたは相互接続は、第２の相互接続層とＭＯＳＦＥＴセルに対する外部のデバイスとの間に電気的接続を提供する。１つの実施形態において、図６ａ〜６ｉからのソースバンプおよびドレインバンプは、十字の形状（＋）のソースランナー３５４およびドレインランナー３５６の中心に張りつけられる。ソースバンプおよびドレインバンプまたは相互接続はまた、ボンドワイヤ、導電性ペースト、スタッドバンプ、マイクロバンプ、または他の電気的相互接続を含む。
【００８９】
図９は、図４ａ〜４ｔ、図７ａ〜７ｃ、および図８に示される実施形態に類似する本発明の別の実施形態を示す。図９は、ＭＯＳＦＥＴセル３６０の等角の３次元図を示す。ＭＯＳＦＥＴセル３６０は、例えば、図４ｔに示されるソース領域１６０およびドレイン領域１７０に類似する、ソース領域３７２およびドレイン領域３７４を含む。図４ｄからのポリシリコン層１３８に類似するポリシリコン層３６４が、半導体ダイ３６２上に形成される。ポリシリコン層３６４の一部分が、エッチングプロセスによって除去され、図９に示されるポリシリコン層３６４の残り部分は、ＭＯＳＦＥＴセル３６０内のトランジスターのためのゲートとして役に立つ。図４ｈからの絶縁層１５０に類似する絶縁層３６６が、ポリシリコン層３６４の周りに形成され、ソース領域３７２およびドレイン領域３７４の一部分上に延在する。図４ｊの珪化物層１７４に類似する珪化物層３６８が、ソース領域３７２およびドレイン領域３７４の上に薄層として形成される。
【００９０】
導電性ビア３７８が、ソース領域３７２上に形成され、導電性ビア３８０が、ドレイン領域３７４上に形成される。導電性ビア３７８および３８０は、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料を含み、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっきプロセス、または他の適切な金属蒸着プロセスを用いて形成される。導電性ビア３７８および３８０は、それぞれ、ソース領域３７２およびドレイン領域３７４から第１の相互接続層３８２への電気的接続を提供する。
【００９１】
第１の相互接続層３８２は、ＭＯＳＦＥＴセル３６０上、導電性ビア３７８および３８０の上、並びにソース領域３７２およびドレイン領域３７４上に形成される。第１の相互接続層３８２は、図４ｌからのソースランナー１９６およびドレインランナー１９８に類似し、かつ図４ｏからのソースランナー２１６およびドレインランナー２１８に類似するソースランナーまたは導電層３８４およびドレインランナーまたは導電層３８６を含む。ソースランナー３８４は、ソース領域３７２上に形成され、導電性ビア３７８を用いてソース領域３７２に電気的に接続される。ドレインランナー３８６は、ドレイン領域３７４上に形成され、導電性ビア３８０を用いてドレイン領域３７４に電気的に接続される。ソースランナー３８４はまた、図４ｒに示される導電性ビア２２６に類似するソースランナー３８４上に形成された導電性ビアに電気的に接続される。ドレインランナー３８６はまた、ドレインランナー３８６上に形成された導電性ビア３９０に電気的に接続され、かつ第２の相互接続層３９４に電気的に接続される。
【００９２】
図４ｒおよび４ｓにおいて第３の相互接続層として示されるソースパッド２３６に類似して、第２の相互接続層３９４が、ＭＯＳＦＥＴセル３６０上に形成される。第２の相互接続層３９４はまた、ソース領域３７２およびドレイン領域３７４上、導電性ビア３７８、３８０、および３９０、並びにソースランナー３８４およびドレインランナー３８６を含む第１の相互接続層３８２上に形成される。図９は、ドレインパッド３９６として形成された第２の相互接続層３９４を示し、ドレインパッド３９６は、ドレイン領域３７４と、ＭＯＳＦＥＴセル３６０に対する外部のデバイスとの間に電気的接続を提供するために、ドレインバンプ３９８に接続される。ドレインバンプ３９８は、図６ａ〜６ｉに描かれているように、ドレインパッド３９６上に形成される。ドレインバンプは、ドレイン領域３７４からＭＯＳＦＥＴセル３６０に対する外部のデバイスへの電気的接続を提供する。ドレインバンプは、ドレインパッド３９６上に形成され得る１つのタイプの相互接続構造を表す。ソースバンプまたは相互接続３９８はまた、ボンドワイヤ、導電性ペースト、スタッドバンプ、マイクロバンプ、または他の電気的相互接続を含む。
【００９３】
図１０ａは、図５ａおよび６ｉからのパワーＭＯＳＦＥＴ２５８、または図５ｂからのパワーＭＯＳＦＥＴ２５９に類似して、短い導電性バンプ４０１を有する単一化されたパワーＭＯＳＦＥＴセル４００を示し、パワーＭＯＳＦＥＴセル４００が、基板に向かって配向されたバンプ４０１を用いて基板または多層化されたＰＣＢ４０２に取り付けられる。基板４０２は、パワーＭＯＳＦＥＴが基板に取り付けられると、パワーＭＯＳＦＥＴ４００に対して一般的に構造的支持および電気的相互接続を提供する。基板４０２は、導電性接触４０４をさらに含む。
【００９４】
図１０ｂにおいて、パワーＭＯＳＦＥＴ４００が、基板４０２に取り付けられている。バンプ４０１の周り、または基板４０２とパワーＭＯＳＦＥＴ４００との間には蒸着されるアンダーフィル材料が存在しない。バンプ４０１は、電気的、および機械的接続を向上させるために、複数回のリフローを受ける。バンプ４０１の複数回のリフローは、バンプをパワーＭＯＳＦＥＴ４００に接続するために、バンプ４０１をリフローすること、パワーＭＯＳＦＥＴ４００およびバンプ４０１を基板４０２に接続するために、パワーＭＯＳＦＥＴ４００に接続される間にバンプ４０１をリフローすること、追加の基板または多層化されたＰＣＢに基板４０２を取り付けるときにバンプ４０１をリフローすること、および追加の基板または多層化されたＰＣＢの追加の部品の取り付けまたはそれらの再処理のために、バンプ４０１をリフローすることを含む。重要なことには、アンダーフィル材料がなくても、図１ｂに示されるバンプ２８のような従来の球形バンプに対して、バンプ４０１の高さが減少されるために、バンプ４０１のブリッジングおよび電気的ショートのリスクが減少される。バンプ４０１に存在するバンプ材料の減少された体積は、他のバンプと接触するように広がり、かつ電気的ショートを引き起こすことなしに、リフローの間にＵＢＭ層の上の適所にとどまる傾向がある。それゆえに、アンダーフィル材料に対する必要性が減少され、半導体ダイのクラッキングおよび故障を引き起こすアンダーフィル材料の問題点が軽減される。
【００９５】
カプセルの材料４０８は、ペーストプリント、圧縮成形、トランスファー成形、液体カプセル成形、真空積層、または他の適切な塗布具を用いて、基板４０２の上、およびパワーＭＯＳＦＥＴ４００の上および周りに形成される。カプセルの材料４０８は、ポリマー合成材料、例えば、充填剤を有するエポキシ樹脂、充填剤を有するエポキシアクリラート、または適切な充填剤を有するポリマーであり得る。カプセルの材料４０８は、導電性ではなく、物理的支持を提供し、外部の要素および汚染からパワーＭＯＳＦＥＴ４００を環境的に保護する。カプセルの材料４０８の一部分は、パワーＭＯＳＦＥＴ４００と基板４０２との間に少なくとも部分的に延在し、特にパワーＭＯＳＦＥＴ４００の周辺付近に延在する。カプセルの材料４０８はまた、パワーＭＯＳＦＥＴ４００と基板４０２との間の隙間を完全に充填するために、パワーＭＯＳＦＥＴ４００の下まで完全に延在する。バンプ４０１の減少された高さおよびロープロファイルのために、カプセルの材料４０８の配置に起因してパワーＭＯＳＦＥＴ４００のシフトのリスクが減少される。さらに、不均一なアンダーフィル材料によって引き起こされた機械的、熱的、および化学的ストレスの問題は、均一に蒸着されたカプセルの材料で存在しない。短い導電性バンプ４０１を用いて基板４０２に取り付けられるパワーＭＯＳＦＥＴ４００を含むパッケージ４１０の構成は、パワーＭＯＳＦＥＴ４００のトランジスターと基板４０２の間に、従来の球形バンプを用いる場合より短い電気的パスを生成する。より短い電気的パスは、特に高周波数応用に関して、より低い抵抗およびより低いインダクタンスをもたらす。熱がパワーＭＯＳＦＥＴから基板へより容易に転送されることを可能にする、パワーＭＯＳＦＥＴと基板４０２との間の減少されたスタンドオフ高さのために、より短い電気的パスはまた、パワーＭＯＳＦＥＴ４００の増大された熱性能をもたらす。それゆえに、アンダーフィル成形なしに、短い導電性バンプを用いる基板へのパワーＭＯＳＦＥＴの張りつけを含むパッケージ４１０の構成は、バンプの間のはんだブリッジングおよびショートの問題を減少させると同時に、ロバストの電気的接続を維持し、それによって生産高および信頼性を増大させる。
【００９６】
本発明の１つ以上の実施形態が、詳細に例示されたが、当業者は、それらの実施形態への変更および適応が、以下の請求範囲において説明されるような本発明の範囲から逸脱することなしに加えられ得ることを認識する。
【技術分野】
【０００１】
（本発明の分野）
本発明は、概して、電子回路および半導体デバイスに関し、より具体的に、密集したトランジスターの上に形成された相互接続構造の珪化物層を有し、さらにロープロファイルバンプを含むパワーＭＯＳＦＥＴを形成する半導体デバイスおよび方法に関する。
【背景技術】
【０００２】
（本発明の背景）
半導体デバイスが、現代の電子製品において一般的に見つけられる。半導体デバイスは、電気部品の数および密度が変化する。離散的半導体デバイスは、概して、１つのタイプの電気部品、例えば、発光ダイオード（ＬＥＤ）、微小信号トランジスター、抵抗器、キャパシター、インダクター、パワー酸化金属半導体電界効果トランジスター（ＭＯＳＦＥＴ）を含む。集積半導体デバイスは、典型的に、数百個から数百万個の電気部品を含む。集積半導体デバイスの例は、マイクロコントローラ、マイクロプロセッサ、電荷結合デバイス（ＣＣＤ）、太陽電池、およびデジタルマイクロミラーデバイス（ＤＭＤ）を含む。
【０００３】
半導体デバイスは、広範囲の機能、例えば、信号処理、高速計算、電磁気信号を送受信すること、電子デバイスを制御すること、太陽光から電気へ変換すること、およびテレビジョンディスプレイのための視覚投影を生成することを行う。半導体デバイスは、エンターテイメント、通信、電力変換、ネットワーク、コンピュータ、および消費者製品の分野において見つけられる。半導体デバイスは、軍事用途、航空、自動車、工業用コントローラ、およびオフィス機器においても見つけられる。
【０００４】
半導体デバイスは、半導体材料の電気的性質を活用する。半導体材料の原子構造は、半導体の材料の導電率が、電界またはベース電流の適用によって、またはドーピングの処理を介して操作されることを可能にする。ドーピングは、半導体材料内に不純物を導入し、半導体デバイスの導電率を操作し、かつ制御する。
【０００５】
半導体デバイスは、能動電気構造および受動電気構造を含む。双極性電界効果トランジスターを含む能動構造は、電流の流れを制御する。ドーピングのレベル、および電界またはベース電流の適用のレベルを変化させることによって、トランジスターは、電流を促進するかまたは制限する。抵抗器、キャパシター、およびインダクターを含む受動構造は、さまざまな電気的機能を行うために必要な電圧と電流との間の関係を生成する。行う。受動構造および能動構造は、回路を形成するように電気的に接続されており、回路は、半導体デバイスが、高速計算および他の有用な機能を行うことを可能にする。
【０００６】
半導体デバイスは、概して、２つの複雑な製造プロセス、すなわち、フロントエンド製造およびバックエンド製造を用いて製造され、各プロセスは、潜在的に数百個のステップを必要とする。フロントエンド製造は、半導体ウェーハの表面上に複数のダイの形成を必要とする。各ダイは、典型的に同様であり、能動部品と受動部品を電気的に接続することによって形成された回路を含む。バックエンド製造は、完成したウェーハから個々のダイを単一化することと、構造的支持および環境的分離を提供するようにダイをパッケージする。
【０００７】
半導体製造の１つの目標は、より小さな半導体デバイスを生産することである。より小さなデバイスは、典型的に、より少ない電力を消費し、より低い電圧で動作し、より高い性能を有し、そしてより効率的に生産され得る。加えて、より小さな半導体デバイスは、より小さなエンド製品にとって望ましい、より小さなフットプリントを有する。より小さなダイのサイズは、フロントエンドプロセスの向上によって達成され得、より小さく、より高密度の能動部品および受動部品を有するダイをもたらす。バックエンドプロセスは、電気的相互接続およびパッケージング材料の改良によってより小さなフットプリントを有する半導体デバイスパッケージをもたらし得る。
【０００８】
パワーＭＯＳＦＥＴは、電子回路、例えば、通信システムおよび電源に一般的に使用される半導体デバイスの１つの例である。特に、パワーＭＯＳＦＥＴは、電子スイッチとして使用される場合に、比較的に大きな電流の伝導を有効にし、無効にするのに有用である。パワーＭＯＳＦＥＴのオン／オフ状態は、ゲート電圧にトリガー信号を印加し、除去することによって制御される。オンにされると、ＭＯＳＦＥＴにおける電流は、ドレインとソースとの間に流れる。オフにされると、電流が、ＭＯＳＦＥＴによってブロックされる。
【０００９】
パワーＭＯＳＦＥＴの小型化は、半導体のダイの全表面にわたって分布されている小さなＭＯＳＦＥＴセルまたはトランジスターを含むデバイスを産み出す。ＭＯＳＦＥＴセルは、ソース領域およびドレイン領域を含み、ソース領域およびドレイン領域は、後の電気的相互接続のために、例えば、ソースパッドおよびドレインパッド上に形成されたバンプ、または端子の大きさのような電気的相互接続に形成される。従って、複数のソース領域およびドレイン領域は、しばしば、単一のソースパッドまたはドレインパッドの下に設置される。密集したトランジスターを有するパワーＭＯＳＦＥＴ内の厳しい垂直の相互接続の使用は、対応する水平にずれたソースパッドおよびドレインパッドと接続するために、単一のソースパッドまたはドレインパッドの下に設置されたトランジスターのソース領域およびドレイン領域の両方を接続することを提供しない。従って、水平のずれを考慮する相互接続構造は、単一のソースパッドまたはドレインパッドの下に設置されたトランジスターのソース領域およびドレイン領域を、水平オフセットのソースパッドおよびドレインパッドに接続する必要がある。
【００１０】
さらに、他の半導体デバイスと同様に、パワーＭＯＳＦＥＴは、半導体デバイスを、基板、回路基板、および他の半導体デバイスに電気的に接続するための相互接続構造を含む。半導体ダイをプリント回路基板（ＰＣＢ）または他のデバイスと相互接続する１つの一般的な技術は、はんだバンプの使用を必要とする。図１ａは、従来のＵＢＭはんだバンプ構造１０を示す。はんだバンプ構造１０は、ベースシリコンの半導体ウェーハ１２を含む半導体ダイ１１を含み、能動エリア１４が、半導体ウェーハ１２上に形成されている。能動エリア１４は、半導体ダイ１１内に形成された能動デバイス、受動デバイス、導電層、および誘電層として実装され、かつ半導体ダイの電気的設計および機能に従って電気的に相互接続されたアナログまたはデジタル回路を含む。電気伝導層１６は、半導体ダイ１１の能動エリア１４上に形成され、接触パッドとして動作する。絶縁またはパシベーション層１８は、半導体ダイ１１および導電層１６上に形成される。絶縁層１８の一部分は、導電層１６の一部分を露出させる絶縁層の開口部２０を形成するために、エッチングプロセスによって除去される。１つの実施形態において、開口部２０は、２７０マイクロメートル（μｍ）の幅を有する。電気伝導またはＵＢＭ層２２が、開口部２０内の、絶縁層１８の一部分の上の導電層１６上に順応的に形成される。１つの実施形態において、導電層２２は、アルミニウム（Ａｌ）を含む接着層、ニッケルバナジウム（ＮｉＶ）を含むバリア層、および銅（Ｃｕ）を含む溶接層を含む。ベンゾシクロブテン（ＢＣＢ）のような絶縁またはパシベーション層２４が、導電層２２および絶縁層１８の上に形成される。絶縁層２４の開口部２６は、ＵＢＭ２２上に形成され、ＵＢＭ２２の一部分を露出させる。１つの実施形態において、開口部２６は、２８０μｍの幅を有する。導電性バンプ２８は、従来のＵＢＭはんだバンプ構造１０を完成させるために、導電層１６および２２の上に、開口部２０および２６内に配置される。１つの実施形態において、導電性バンプ２８は、ボールドロッププロセスで導電層２２に取り付けられ、かつ３５０μｍの所定の直径３０を有する、事前成形されたはんだ球を含む。
【００１１】
図１ｂは、パッケージ（ＳｉＰ）３２の中のオーバー成形のシステムの一部分として、パッケージングされている図１ａからの、従来のＵＢＭはんだバンプ構造１０を有する半導体ダイ１１を示す。半導体ダイ１１は、導電性接触３６をさらに含む基板または多層化されたＰＣＢ３４に取り付けられている。アンダーフィル３８は、半導体ダイ１１と基板３４との間の接続を向上させるために、バンプ２８の周り、かつ基板３４と半導体ダイ１１の能動エリア１４との間に蒸着される。バンプ２８は、電気的、かつ機械的接続を向上させるために、複数回のリフローを受ける。バンプ２８の複数回のリフローは、バンプを半導体ダイ１１に接続するために、バンプ２８をリフローすること、半導体ダイ１１およびバンプ２８を基板３４に接続するために、半導体ダイ１１に接続されるバンプ２８をリフローすること、基板または多層化されたＰＣＢにＳｉＰ３２を取り付けるときに、バンプ２８をリフローすること、および追加の基板または多層化されたＰＣＢに追加の部品を取り付け、または追加の基板または多層化されたＰＣＢの再処理のために、バンプ２８をリフローすることを含む。しかしながら、いくつかの場合においてバンプ２８をリフローすることは、バンプ２８の間のはんだブリッジングおよび電気的ショートの原因となり、それによって、半導体ダイ１１の故障を引き起こす。バンプ２８の間のはんだブリッジングおよび電気的ショートは、バンプが微細ピッチを有する場合に、より発生する可能性が高い。アンダーフィル材料３８は、バンプ２８の間にアンダーフィルが欠けることを防止し、かつリフローの間、バンプ材料を局在化した状態に保つことによるはんだブリッジングおよび電気的ショートを防止することを助けるために最適化される。しかしながら、アンダーフィル３８の配置を制御することは、難しく、不均一な厚さを有するアンダーフィルの配置を生じ得る。不均一な厚さのアンダーフィル材料３８は、一般的であり、例えば、半導体ダイの第１の面上の、半導体ダイ１１と基板３４との間のギャップの一部分のみが充填されるが、半導体ダイの第２の面上のギャップの全体が充填される構成を含む。不均一に分布されたアンダーフィル３８は、半導体ダイ１１上にストレスの非平衡を引き起こし、ストレスの非平衡は、半導体ダイのクラッキングおよび故障を引き起こし得る。さらに、カプセルの材料または成形化合物４０が、半導体ダイ１１上、および周りに置かれる。カプセルの材料４０と不均一に分布されたアンダーフィル３８との組み合わせはさらに、半導体ダイ１１上にストレスの非平衡を引き起こし、ストレスの非平衡はさらに、ダイのクラッキングおよび故障を引き起こす。従って、アンダーフィル３８を有するＳｉＰ３２の従来の組立体は、ＳｉＰ組立体の生産高および信頼性を減少させる欠点になりやすい。
【発明の概要】
【課題を解決するための手段】
【００１２】
（本発明の要約）
ロープロファイルバンプと、密集したトランジスター上に形成される相互接続構造とを有するパワーＭＯＳＦＥＴを提供するニーズが存在する。従って、１つの実施形態において、本発明は、半導体デバイスを作る方法であり、方法は、基板を提供することと、基板の第１の表面上にソース領域を形成することと、ソース領域に隣接して、基板の第１の表面上にドレイン領域を形成することと、ソース領域およびドレイン領域の上に珪化物層を蒸着することと、珪化物層上に第１の相互接続層を形成することと、第１の相互接続層上に第２の相互接続層を形成することと、第２の相互接続層の上、かつ第２の相互接続層に電気的に接続されるＵＢＭを形成することとを含む。第１の相互接続層は、ソース領域に接続される第１のランナーと、ドレイン領域に接続される第２のランナーとを含む。第２の相互接続層は、第１のランナーに接続される第３のランナーと、第２のランナーに接続される第４のランナーとを含む。方法は、マスクの開口部がＵＢＭ上に整列されるように、基板上にマスクを配置するステップと、開口部内に導電性バンプ材料を蒸着するステップと、マスクを除去するステップと、バンプを形成するために、導電性バンプ材料をリフローするステップとをさらに含む。
【００１３】
別の実施形態において、本発明は、半導体デバイスを作る方法であり、方法は、ソース領域と、隣接するドレイン領域とを含む基板を提供することと、ソース領域およびドレイン領域の上に珪化物層を蒸着することと、珪化物層上に第１の相互接続層を形成することとを含む。第１の相互接続層は、ソース領域に接続される第１のランナーと、ドレイン領域に接続される第２のランナーとを含む。方法は、第１の相互接続層の上、かつ第１の相互接続層に電気的に接続されるＵＢＭを形成するステップと、マスクの開口部がＵＢＭ上に整列されるように、基板上にマスクを配置するステップと、開口部内に導電性バンプ材料を蒸着するステップと、マスクを除去するステップと、バンプを形成するために、導電性バンプ材料をリフローするステップとをさらに含む。
【００１４】
別の実施形態において、本発明は、半導体デバイスを作る方法であり、方法は、基板を提供することと、基板上に珪化物層を有するトランジスターを形成することと、トランジスターの上、かつトランジスターに接続される第１の相互接続層を形成することと、第１の相互接続層の上、かつ第１の相互接続層に接続されるＵＢＭを形成することと、マスクの開口部がＵＢＭ上に整列されるように、基板上にマスクを配置することと、バンプを形成するために、開口部内に導電性材料を蒸着することとを含む。
【００１５】
別の実施形態において、本発明は、半導体デバイスであり、半導体デバイスは、ソース領域と、隣接するドレイン領域とを含む基板を含む。珪化物層が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層が、珪化物層上に形成されている。第１の相互接続層は、ソース領域に接続される第１のランナーと、ドレイン領域に接続される第２のランナーとを含む。ＵＢＭが、第１の相互接続層上に形成されており、かつ第１の相互接続層に電気的に接続される。バンプが、ＵＢＭに電気的に接続される。バンプは、マスク開口部の体積によって決定される導電性バンプ材料の体積を有する。
【００１６】
本発明は、例えば、以下の項目を提供する。
（項目１）
半導体デバイスを作る方法であって、該方法は、
ソース領域と、隣接するドレイン領域とを含む基板を提供することと、
該ソース領域および該ドレイン領域の上に珪化物層を形成することと、
該珪化物層上に第１の相互接続層を形成することであって、該第１の相互接続層は、該ソース領域に接続される第１のランナーと、該ドレイン領域に接続される第２のランナーとを含む、ことと、
該第１の相互接続層の上、かつ該第１の相互接続層に電気的に接続される導電層を形成することと、
該基板上にマスクを配置することであって、該マスクの開口部が該導電層上に整列されられている、ことと、
相互接続を形成するために、該開口部内に導電性材料を蒸着することと
を含む、方法。
（項目２）
上記第１の相互接続層上に第２の相互接続層を形成することをさらに含み、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ上記第１のランナーおよび上記第２のランナーと直交している、上記項目のいずれかに記載の方法。
（項目３）
上記基板にわたって延在するストライプのように、上記ソース領域を形成することと、
該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように、上記ドレイン領域を形成することと
さらに含む、上記項目のいずれかに記載の方法。
（項目４）
上記第１のランナーおよび上記第２のランナーは、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、上記項目のいずれかに記載の方法。
（項目５）
半導体デバイスを作る方法であって、該方法は、
基板を提供することと、
該基板上に珪化物層を有するトランジスターを形成することと、
該トランジスターの上、かつ該トランジスターに接続される第１の相互接続層を形成することと、
該第１の相互接続層の上、かつ該第１の相互接続層に接続される導電層を形成することと、
該基板上にマスクを配置することであって、該マスクの開口部が該導電層上に整列されられている、ことと、
相互接続を形成するために、該開口部内に導電性材料を蒸着することと
を含む、方法。
（項目６）
ソース領域と、隣接するドレイン領域とを有する上記トランジスターを形成することと、
該ソース領域および該ドレイン領域の上に上記珪化物層を形成することと
をさらに含む、上記項目のいずれかに記載の方法。
（項目７）
互いに対して平行である第１のランナーおよび第２のランナーを有する上記第１の相互接続層を形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目８）
上記第１の相互接続層上に第２の相互接続層を形成することをさらに含み、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ上記第１のランナーおよび上記第２のランナーと直交している、上記項目のいずれかに記載の方法。
（項目９）
上記基板にわたって延在するストライプのように、上記ソース領域を形成することと、
該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように、上記ドレイン領域を形成することと
さらに含む、上記項目のいずれかに記載の方法。
（項目１０）
上記第１の相互接続層は、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、上記項目のいずれかに記載の方法。
（項目１１）
半導体デバイスであって、該半導体デバイスは、
ソース領域と、隣接するドレイン領域とを含む基板と、
該ソース領域および該ドレイン領域の上に配置されている珪化物層と、
該珪化物層上に形成されている第１の相互接続層であって、該第１の相互接続層は、該ソース領域に接続される第１のランナーと、該ドレイン領域に接続される第２のランナーとを含む、第１の相互接続層と、
該第１の相互接続層上に形成され、かつ該第１の相互接続層に電気的に接続される導電層と、
該導電層に電気的に接続される相互接続であって、該相互接続は、マスク開口部の体積によって決定される導電性材料の体積を有する、相互接続と
を含む、半導体デバイス。
（項目１２）
上記第１のランナーおよび上記第２のランナーは、互いに対して平行であり、上記ソース領域および上記ドレイン領域と直交している、上記項目のいずれかに記載の半導体デバイス。
（項目１３）
第２の相互接続層が、上記第１の相互接続層上に形成され、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ上記第１のランナーおよび上記第２のランナーと直交している、上記項目のいずれかに記載の半導体デバイス。
（項目１４）
上記ソース領域は、上記基板にわたって延在するストライプのように形成され、
上記ドレイン領域は、該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように形成される、上記項目のいずれかに記載の半導体デバイス。
（項目１５）
上記第１のランナーおよび上記第２のランナーは、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、上記項目のいずれかに記載の半導体デバイス。
（項目１ａ）
半導体デバイスを作る方法であって、該方法は、
基板を提供することと、
該基板の第１の表面上にソース領域を形成することと、
該ソース領域に隣接して、該基板の該第１の表面上にドレイン領域を形成することと、
該ソース領域および該ドレイン領域の上に珪化物層を形成することと、
該珪化物層上に第１の相互接続層を形成することであって、該第１の相互接続層は、該ソース領域に接続される第１のランナーと、該ドレイン領域に接続される第２のランナーとを含む、ことと、
該第１の相互接続層上に第２の相互接続層を形成することであって、該第２の相互接続層は、該第１のランナーに接続される第３のランナーと、該第２のランナーに接続される第４のランナーとを含む、ことと、
該第２の相互接続層の上、かつ該第２の相互接続層に電気的に接続されるアンダーバンプ金属化（ＵＢＭ）を形成することと、
マスクの開口部が該ＵＢＭ上に整列されるように、該基板上に該マスクを配置することと、
該開口部内に導電性バンプ材料を蒸着することと、
該マスクを除去することと、
バンプを形成するために、該導電性バンプ材料をリフローすることと
を含む、方法。
（項目２ａ）
互いに対して平行であり、かつ上記ソース領域およびドレイン領域と直交している上記第１のランナーおよび上記第２のランナーを形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目３ａ）
互いに対して平行であり、かつ上記第１のランナーおよび上記第２のランナーと直交している上記第３のランナーおよび上記第４のランナーを形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目４ａ）
上記基板の上記第１の表面にわたって延在するストライプのように、上記ソース領域を形成することと、
該基板の上記第１の表面にわたって延在し、かつ該ソース領域に対して平行であるストライプのように、上記ドレイン領域を形成することと
さらに含む、上記項目のいずれかに記載の方法。
（項目５ａ）
電流が、最小の抵抗を有する電気的パスに沿って上記ソース領域および上記ドレイン領域の各々へ流れるように、該ソース領域および該ドレイン領域を複数の電気的パスに接続することをさらに含む、上記項目のいずれかに記載の方法。
（項目６ａ）
上記第１のランナー、上記第２のランナー、上記第３のランナー、および上記第４のランナーは、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、上記項目のいずれかに記載の方法。
（項目７ａ）
互いに対して平行であり、かつ上記ソース領域およびドレイン領域と直交している上記第１のランナーおよび上記第２のランナーを形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目８ａ）
電流が、最小の抵抗を有する電気的パスに沿って上記ソース領域および上記ドレイン領域の各々へ流れるように、該ソース領域および該ドレイン領域を複数の電気的パスに接続することをさらに含む、上記項目のいずれかに記載の方法。
（項目９ａ）
電流が、最小の抵抗を有する電気的パスに沿って流れるように、上記トランジスターを複数の電気的パスに接続することをさらに含む、上記項目のいずれかに記載の方法。
（項目１０ａ）
電流が、最小の抵抗を有する電気的パスに沿って上記ソース領域および上記ドレイン領域の各々へ流れるように、該ソース領域および該ドレイン領域は、複数の電気的パスに接続される、上記項目のいずれかに記載の半導体デバイス。
【００１７】
（摘要）
半導体デバイスは、基板を有し、基板は、基板上に形成されるソース領域およびドレイン領域を有する。珪化物層が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層が、珪化物層上に形成されており、ソース領域に接続される第１のランナーと、ドレイン領域に接続される第２のランナーとを含む。第２の相互接続層が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナーと、第２のランナーに接続される第４のランナーとを含む。アンダーバンプ金属化（ＵＢＭ）が、第２の相互接続層上に形成されており、かつ第２の相互接続層に電気的に接続される。マスクの開口部がＵＢＭ上に整列されるように、マスクが、基板上に配置される。導電性バンプ材料が、マスクの開口部内に蒸着される。マスクが除去され、導電性バンプ材料が、バンプを形成するためにリフローされる。
【図面の簡単な説明】
【００１８】
【図１ａ】図１ａは、従来のＵＢＭはんだバンプ構造を例示する。
【図１ｂ】図１ｂは、従来のＵＢＭはんだバンプ構造を例示する。
【図２】図２は、その表面に取り付けられた異なるタイプのパッケージを有するＰＣＢを例示する。
【図３ａ】図３ａは、ＰＣＢに取り付けられた代表的な半導体パッケージのさらなる詳細を例示する。
【図３ｂ】図３ｂは、ＰＣＢに取り付けられた代表的な半導体パッケージのさらなる詳細を例示する。
【図３ｃ】図３ｃは、ＰＣＢに取り付けられた代表的な半導体パッケージのさらなる詳細を例示する。
【図４ａ】図４ａは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｂ】図４ｂは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｃ】図４ｃは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｄ】図４ｄは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｅ】図４ｅは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｆ】図４ｆは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｇ】図４ｇは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｈ】図４ｈは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｉ】図４ｉは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｊ】図４ｊは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｋ】図４ｋは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｌ】図４ｌは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｍ】図４ｍは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｎ】図４ｎは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｏ】図４ｏは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｐ】図４ｐは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｑ】図４ｑは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｒ】図４ｒは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｓ】図４ｓは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図４ｔ】図４ｔは、珪化物層および相互接続構造を有するパワーＭＯＳＦＥＴを形成する方法を例示する。
【図５ａ】図５ａは、パワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図５ｂ】図５ｂは、パワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図５ｃ】図５ｃは、パワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図６ａ】図６ａは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｂ】図６ｂは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｃ】図６ｃは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｄ】図６ｄは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｅ】図６ｅは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｆ】図６ｆは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｇ】図６ｇは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｈ】図６ｈは、短いＵＢＭ構造を形成する方法を例示する。
【図６ｉ】図６ｉは、短いＵＢＭ構造を形成する方法を例示する。
【図７ａ】図７ａは、相互接続構造を有するパワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図７ｂ】図７ｂは、相互接続構造を有するパワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図７ｃ】図７ｃは、相互接続構造を有するパワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図８】図８は、パワーＭＯＳＦＥＴの相互接続構造のさらなる詳細を例示する。
【図９】図９は、相互接続構造を有するパワーＭＯＳＦＥＴのさらなる詳細を例示する。
【図１０ａ】図１０ａは、アンダーフィル材料を有しない基板に取り付けられた短いＵＢＭ構造を有するパワーＭＯＳＦＥＴを例示する。
【図１０ｂ】図１０ｂは、アンダーフィル材料を有しない基板に取り付けられた短いＵＢＭ構造を有するパワーＭＯＳＦＥＴを例示する。
【発明を実施するための形態】
【００１９】
（図面の詳細な説明）
本発明は、図面を参照して以下の説明における１つ以上の実施形態において説明される。同様の数字は、同じまたは類似な構成要素を表す。本発明が、本発明の目標を達成するための最もよいモードに関連して説明されるが、当業者によって、本発明が、添付した請求範囲によって規定されるような本発明の精神および範囲内に含まれ得るような代替物、変更、および同等物、並びに以下の開示および図面によって支持されるようなそれらの同等物をカバーするように意図されることが認識される。
【００２０】
半導体デバイスは、概して、２つの複合の製造プロセス、すなわち、フロントエンド製造およびバックエンド製造を用いて製造される。フロントエンド製造は、半導体ウェーハの表面上に複数のダイの形成を必要とする。ウェーハ上の各ダイは、機能的電気回路を形成するために、電気的に接続されている能動電気部品および受動電気部品を含む。能動電気部品、例えば、トランジスターおよびダイオードは、電流の流れを制御する能力を有する。受動電気部品、例えば、キャパシター、インダクター、抵抗器、および変圧器は、電流の機能を行うために必要な電圧と電流との間の関係を生成する。
【００２１】
受動部品および能動部品は、ドーピング、蒸着、フォトリソグラフィー、エッチング、および平坦化を含む一連のプロセスによって半導体ウェーハの表面上に形成される。ドーピングは、イオン注入または熱拡散のような技術によって半導体材料内に不純物を導入する。ドーピングプロセスは、能動デバイスにおける半導体材料の導電率を変更させ、半導体材料を絶縁体、導体に変換させ、または電場またはベース電流に応じて半導体材料の導電率を動的に変化させる。トランジスターは、電場またはベース電流を印加すると、トランジスターが電流の流れを促進、または制限することを可能にするのに必要であるように配列される、ドーピングのタイプおよび濃度が変化する領域を含む。
【００２２】
能動部品および受動部品が、異なる電気性質を有する材料の層によって形成され得る。層は、蒸着される材料のタイプによって部分的に決定されるさまざまな蒸着技術によって形成され得る。例えば、薄膜蒸着は、化学蒸着法（ＣＶＤ）、物理蒸着法（ＰＶＤ）、電解めっき、および無電解めっきを含み得る。各層は、概して、能動部品、受動部品、または部品の間の電気的接続の一部分を形成するようにパターンをつけられる。
【００２３】
層は、パターンをつけられるべきである層の上に感光性材料、例えば、フォトレジストの蒸着を含むフォトリソグラフィーを用いてパターンをつけられ得る。パターンは、光照射を用いて、フォトマスクからフォトレジストに転送される。光に露出されたフォトレジストパターンの一部分が、溶剤を用いて除去され、パターンをつけられるように、下にある層の一部分を露出させる。フォトレジストの残りが除去され、パターンをつけられた層を残しておく。代替的には、いくつかのタイプの材料は、無電解めっきおよび電解めっきのような技術を用いる事前の蒸着／エッチプロセスによって形成されたエリアまたは隙間内に材料を直接に蒸着することによってパターンをつけられる。
【００２４】
存在するパターンの上に薄膜の材料を蒸着することは、下にあるパターンを誇張し、不均一なフラット表面を生成し得る。均一なフラット表面は、より小さく、より低密度に詰められた能動部品および受動部品を生成することを要求される。平坦化は、ウェーハの表面から材料を除去し、かつ均一なフラット表面を生成するために使用され得る。平坦化は、磨きパッドを用いて、ウェーハの表面を磨くことを必要とする。研磨材料および腐食性化学薬品が、磨く際にウェーハの表面に加えられる。研磨剤の機械的作用と、化学薬品の腐食性作用との組み合わせは、不規則な形態を除去し、均一なフラット表面をもたらす。
【００２５】
バックエンド製造は、完成したウェーハを個々のダイに切断し、または単一化し、次に構造的支持および環境的分離のためにダイをパッケージすることを指す。ダイを単一化するために、ウェーハは、ソーストリートまたはスクライブと呼ばれる、ウェーハの機能しない領域に沿って刻み目をつけられ、そして割られる。ウェーハは、レーザー切断ツールまたはソースクライブを用いて単一化される。単一化の後に、個々のダイは、他のシステム部品との相互接続のためのピンまたは接触パッドを含むパッケージ基板に取り付けられる。次に、半導体ダイの上に形成された接触パッドが、パッケージ内の接触パッドに接続される。電気的接続は、はんだバンプ、スタッドバンプ、導電性ペーストまたはワイヤボンドを用いて作られ得る。カプセルの材料または他の成形する材料は、物理的支持および電気的分離を提供するためにパッケージの上に蒸着される。次に、完成したパッケージは、電気的システム内に挿入され、半導体デバイスの機能が、他のシステム部品に利用可能にされる。
【００２６】
図２は、チップキャリア基板またはＰＣＢ５２を有する電子デバイス５０を例示し、チップキャリア基板またはＰＣＢ５２は、その表面上に取り付けられた複数の半導体パッケージを有する。電子デバイス５０は、用途に依存して、１つのタイプの半導体パッケージ、または複数のタイプの半導体パッケージを有し得る。異なるタイプの半導体パッケージが、例示の目的のために、図２に示される。
【００２７】
電子デバイス５０は、１つ以上の電気的機能を行うために、半導体パッケージを使用するスタンドアロンシステムであり得る。代替的には、電子デバイス５０は、より大きなシステムのサブ部品であり得る。例えば、電子デバイス５０は、セルラー電話、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、または他の電子通信デバイスの一部分であり得る。代替的には、電子デバイス５０は、グラフィックカード、ネットワークインターフェースカード、またはコンピュータ内に挿入され得る他の信号処理カードであり得る。半導体パッケージは、マイクロプロセッサ、メモリ、特定用途の集積回路（ＡＳＩＣ）、論理回路、アナログ回路、ＲＦ回路、離散型デバイス、または他の半導体ダイまたは電子部品を含み得る。小型化および重量軽減は、市場によって受け入れられるために、これらの製品にとって必須である。半導体デバイス間の距離は、より高密度を達成するために減少されなければならない。
【００２８】
図２において、ＰＣＢ５２は、ＰＣＢ上に取り付けられる半導体パッケージの構造的支持および電気的相互接続のための一般的基板を提供する。導電性信号トレース５４は、蒸着、電解めっき、無電解めっき、スクリーンプリント、または他の適切な金属蒸着プロセスを用いてＰＣＢ５２の層の表面上、または層内に形成される。信号トレース５４は、半導体パッケージ、取り付けられた部品、および他の外部システム部品の各々の間に、電気的連絡を提供する。トレース５４はまた、半導体パッケージの各々への電力接続およびグラウンド接続を提供する。
【００２９】
いくつかの実施形態において、半導体デバイスは、２つのパッケージングレベルを有する。第１のレベルのパッケージングは、中間キャリアに半導体ダイを機械的、かつ電気的に張りつけるための技術である。第２のレベルのパッケージングは、ＰＣＢに中間キャリアを機械的、かつ電気的に張りつけることを含む。他の実施形態において、半導体デバイスは、ダイがＰＣＢに直接に機械的、かつ電気的に取り付けられる第１のレベルのパッケージングのみを有し得る。
【００３０】
例示の目的のために、ワイヤボンド５６およびフリップチップ５８を含むいくつかのタイプの第１のレベルのパッケージングが、ＰＣＢ５２上に示される。さらに、ボールグリッドアレイ（ＢＧＡ）６０、バンプチップキャリア（ＢＣＣ）６２、デュアルインラインパッケージ（ＤＩＰ）６４、ランドグリッドアレイ（ＬＧＡ）６６、マルチチップモジュール（ＭＣＭ）６８、カッドフラット無鉛パッケージ（ＱＦＮ）７０、およびカッドフラットパッケージ７２を含むいくつかの第２のレベルのパッケージングが、ＰＣＢ５２上に取り付けられる。システムの要求に依存して、第１および第２のレベルのパッケージング型の任意の組み合わせを用いて構成される半導体パッケージの任意の組み合わせだけではなく、他の電子部品もＰＣＢ５２に接続され得る。いくつかの実施形態において、電子デバイス５０は、単一の張りつけられた半導体パッケージを含み、その一方で、他の実施形態は、複数の相互接続されたパッケージを必要とする。単一の基板にわたって１つ以上の半導体パッケージを組み合わせることによって、製造者は、電子デバイスおよびシステムに事前に作られた部品を組み込み得る。半導体パッケージが、高性能の機能を含むので、電子デバイスは、より安価な部品および流線型製造プロセスを用いて製造され得る。結果のデバイスは、故障がより少なく、製造もより安価であり、結果として消費者にとってより低いコストをもたらす。
【００３１】
図３ａ〜３ｃは、代表的な半導体パッケージを示す。図３ａは、ＰＣＢ５２上に取り付けられたＤＩＰ６４のさらなる詳細を例示する。半導体ダイ７４は、能動領域を含み、能動領域は、ダイ内に形成され、かつダイの電気的設計に従って電気的に相互接続される能動デバイス、受動デバイス、導電層、および誘電層として実装されるアナログまたはデジタル回路を含む。例えば、回路は、１つ以上のトランジスター、ダイオード、インダクター、キャパシター、レジスター、および半導体ダイ７４の能動領域内に形成された他の回路要素を含み得る。接触パッド７６は、導電性材料、例えば、Ａｌ、Ｃｕ、ｔｉｎ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、または銀（Ａｇ）の１つ以上の層であり、半導体ダイ７４内に形成された回路要素に電気的に接続される。ＤＩＰ６４の組立の間に、半導体ダイ７４は、金−シリコン共晶層、または熱エポキシまたはエポキシ樹脂等のような接着材料を用いて、中間キャリア７８に取り付けられる。パッケージ本体は、絶縁パッケージング材料、例えば、ポリマーまたはセラミックを含む。導体リード８０およびボンドワイヤ８２は、半導体ダイ７４とＰＣＢ５２との間に電気的相互接続を提供する。カプセルの材料８４は、水分および粒子がパッケージに浸入し、ダイ７４またはボンドワイヤ８２を汚染することを防止することによる環境的保護のために、パッケージの上に蒸着される。
【００３２】
図３ｂは、ＰＣＢ５２上に取り付けられたＢＣＣ６２のさらなる詳細を例示する。半導体ダイ８８は、アンダーフィルまたはエポキシ樹脂の接着材料９２を用いてキャリア９０上に取り付けられる。ボンドワイヤ９４は、接触パッド９６と９８との間の第１のレベルのパッケージング相互接続を提供する。成形する化合物またはカプセルの材料１００は、デバイスに対して物理的支持および電気的分離を提供するために、半導体ダイ８８およびボンドワイヤ９４上に蒸着される。接触パッド１０２は、酸化を防止するために、適切な金属蒸着プロセス、例えば、電解めっきまたは無電解めっきを用いてＰＣＢ５２の表面上に形成される。接触パッド１０２は、ＰＣＢ５２の１つ以上の導電性信号トレース５４に電気的に接続される。バンプ１０４は、ＢＣＣ６２の接触パッド９８と、ＰＣＢ５２の接触パッド１０２との間に形成される。
【００３３】
図３ｃにおいて、半導体ダイ５８は、フリップチップ型の第１のレベルのパッケージングを有する中間キャリア１０６にうつ伏せ状態で取り付けられている。半導体ダイ５８の能動領域１０８は、ダイの電気的設計に従って形成される能動デバイス、受動デバイス、導電層、および誘電層として実装されるアナログまたはデジタル回路を含む。例えば、回路は、１つ以上のトランジスター、ダイオード、インダクター、キャパシター、レジスター、および能動領域１０８内の他の回路要素を含み得る。半導体ダイ５８は、バンプ１１０を介してキャリア１０６に電気的、かつ機械的に接続される。
【００３４】
ＢＧＡ６０は、バンプ１１２を用いて、ＢＧＡ型の第２のレベルのパッケージングを有するＰＣＢ５２に電気的、かつ機械的に接続される。半導体ダイ５８は、バンプ１１０、信号ライン１１４、およびバンプ１１２を介してＰＣＢ５２の導電性信号トレース５４に電気的に接続される。成形する化合物またはカプセルの材料１１６は、デバイスに対して物理的支持および電気的分離を提供するために、半導体ダイ５８およびキャリア１０６の上に蒸着される。フリップチップ半導体デバイスは、信号伝搬距離を減少させ、キャパシタンスを低下させ、全体の回路性能を向上させるために、半導体ダイ５８上の能動デバイスからＰＣＢ５２上の導電性トレースまでに短い電気的伝導パスを提供する。別の実施形態において、半導体ダイ５８は、中間キャリア１０６を有しないフリップチップ型の第１のレベルのパッケージングを用いてＰＣＢ５２に直接に機械的、かつ電気的に接続され得る。
【００３５】
図４ａ〜４ｔは、図２および３ａ〜３ｃに関連して、密集したトランジスターの上に形成された相互接続構造および珪化物層を有し、さらにロープロファイルのバンプを含むパワーＭＯＳＦＥＴを形成するプロセスにおけるステップを例示する。図４ａは、構造的支持のためのベース基板材料１２２、例えば、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、または炭化珪素を有する半導体ウェーハ１２０を示す。
【００３６】
図４ｂは、ＭＯＳＦＥＴセル１２４を形成するための、ベース基板材料１２２から作られた基板または半導体ウェーハ１２０の一部分の断面図を示す。半導体ウェーハ１２０は、上部表面１３０と、上部表面１３０の反対側にある底部表面１３２とを含む。
【００３７】
ＭＯＳＦＥＴセル１２４は、ｎチャンネルデバイス（Ｎ−ＭＯＳ）またはｐチャンネルデバイス（Ｐ−ＭＯＳ）であり得、「ｐ」が、正のキャリアタイプ（正孔）を示し、「ｎ」が、負のキャリアタイプ（電子）を示す。ＭＯＳＦＥＴセル１２４の本実施形態が、ｐ型基板１２０上に形成されるＮ−ＭＯＳデバイスに関して説明されるが、反対のタイプの半導体材料は、Ｐ−ＭＯＳデバイスを形成するために使用され得る。例えば、ｎ型基板は、ｎ型井戸領域を形成するために、最初に、ｎ型半導体材料、例えば、リン、アンチモン、または砒素の不純物を用いてドープされ得る。ｐ型基板１２０を含む本発明の実施形態はさらに、ｐマイナス型基板の最上部上に蒸着され得る。
【００３８】
図４ｃにおいて、絶縁層または誘電層１３４は、ゲート酸化層として、基板１２０の表面１３０上に形成される。絶縁層１３４は、二酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）、酸窒化珪素（ＳｉＯＮ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、ポリイミド、ＢＣＢ、ポリベンゾオキサゾール（ＰＢＯ）、または他の適切な誘電材料の１つ以上の層を含む。絶縁層１３４は、ＰＶＤ、ＣＶＤ、スクリーンプリント、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて形成される。
【００３９】
図４ｄにおいて、ポリシリコン１３８が、絶縁層１３４上に形成される。図４ｅにおいて、フォトレジスト層１４０が、ポリシリコン層１３８上に形成される。フォトレジスト層に開口部１４２を形成し、かつポリシリコン層１３８の一部分を露出させるために、フォトレジスト層１４０の一部分が、エッチングプロセスによって除去される。エッチングプロセスにおいて除去されていないフォトレジスト１４０の残り部分は、ＭＯＳＦＥＴセル１２４内の、ゲートバターンに対応する。
【００４０】
図４ｆにおいて、開口部１４２のフットプリント内、かつフォトレジスト１４０の外側に設置されているポリシリコン１３８の一部分が、エッチングプロセスによって除去される。ポリシリコン層１３８の残り部分は、後に形成されるＭＯＳＦＥＴセル１２４内のトランジスターのためのゲートとして役に立つ。
【００４１】
図４ｇにおいて、フォトレジスト層１４０の残りは、ポリシリコン層１３８のエッチングの後に除去される。図４ｇは、低濃度ドープされたドレイン（ＬＤＤ）領域１４４および１４６を形成するために、基板１２０が、ｎ型半導体材料、例えば、砒素を用いてドープされることをさらに示す。ｎ型ドーパントが、イオン注入によって蒸着される。イオン注入によって導入されるドーパントの量は、ＬＤＤ領域１４４および１４６が、ｎマイナスＬＤＤおよびｎ型領域を含むように変化し得る。
【００４２】
図４ｈにおいて、絶縁層１５０が、ポリシリコン層１３８の周り、かつ絶縁層１３４の上に形成される。絶縁層１５０はまた、ＬＤＤ領域１４４および１４６の一部分の上に延在する。絶縁層１５０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の適切な誘電材料の１つ以上の層を含む。絶縁層１５０は、ＰＶＤ、ＣＶＤ、スクリーンプリント、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて形成される。ＬＤＤ領域１４４および１４６上の絶縁層１３４の一部分が、マスクとしてポリシリコン層１３８および絶縁層１５０を用いるエッチングプロセスによって除去される。絶縁層１３４の残り部分は、ポリシリコン層１３８を超えて、ＬＤＤ領域１４４および１４６の上、かつ絶縁層１５０の下に延在する。絶縁層１５０はまた、後のドレインおよびソースイオン注入をマスクするための側壁スペーサーとして動作する。絶縁層１５０の配置は、開口部１４２によって露出される絶縁層１３４のエリアを減少させ、それによって、開口部１４２のエリアより小さいエリアを有する開口部１５２を形成させる。
【００４３】
図４ｉにおいて、ポリシリコン層１３８および絶縁層１５０によって形成されたマスクの外側（すなわち、開口部１５２内）のＬＤＤ領域１４４および１４６の一部分は、ソース領域１６０およびドレイン領域１７０を形成するために、高濃度ドープされる。図４ｉが、単一のソース領域１６０および単一のドレイン領域１７０を示すが、ＭＯＳＦＥＴセル１２４は、後の図に示されるような複数のソース領域１６０およびドレイン領域１７０を含む。ソース領域１６０およびドレイン領域１７０は、それぞれ、事前に形成されたＬＤＤ１４４および１４６より深くウェーハ１２０内に延在する。従って、ＬＤＤ領域１４４および１４６のエリアが、ソース領域１６０およびドレイン領域１７０の形成によって減少され、その結果、ＬＤＤ領域１４４および１４６は、絶縁層１５０の下に設置される、減少されたエリアを占め、開口部１５２内のエリアを占めない。１つの実施形態において、ＬＤＤ領域１４４および１４６を形成するために使用される、変化する注入の量は、ｎマイナス型ＬＤＤ１４４およびｎ型領域１４６をもたらす。
【００４４】
図４ｉは、ソース領域１６０が領域１６２、１６４および１６６を含むことをさらに示す。領域１６２、１６４および１６６が、さまざまな構成に従ってドープされ得る。第１の構成において、領域１６２が、ｎプラス型領域としてドープされ、領域１６４が、ｐプラス型領域としてドープされ、領域１６６が、ｎ型領域としてドープされる。第２の構成において、領域１６４が、ｐプラス型領域としてドープされ、領域１６２および１６６が、ｐプラス型領域１６４の両側に隣接するｎプラス型領域としてドープされる。さらに、ソース領域１６０の領域１６２および１６４は、ＬＤＤ１４４を含み得る。これに反して、ＬＤＤ１４４が、ソース領域１６０に完全にない場合もある。また図４ｉに形成されたドレイン領域１７０が、ｎプラス型領域としてドープされる。ドレイン領域１７０が、ｎ型領域１４６の間に配置されている。
【００４５】
図４ｊにおいて、珪化物層１７４が、ソース領域１６０およびドレイン領域１７０の上、並びにパシベーション層１３４の開口部１５２内の薄層として形成される。珪化物層１７４は、ＷＳｉ２、ＴｉＳｉ２、ＭｏＳｉ２、ＴａＳｉ２、または他の適切な珪化物を含み、ＰＶＤ、ＣＶＤ、共蒸着、スパッタリング、または他の適切なプロセスを使用することによって形成される。珪化物層１７４が、ＰＶＤによって形成されるが、珪化物層１７４は、半導体ウェーハ１２０上に耐熱性金属を蒸着させ、耐熱性金属が半導体ウェーハと接触する場所に珪化物層が形成されるように半導体ウェーハおよび耐熱性金属を加熱することによって自己整列される。珪化物層の一部分を形成するために、反応しない余分の耐熱性金属が除去される。珪化物層１７４が、ソース領域１６０の上部表面、およびドレイン領域１７０の上部表面に形成される。１つの実施形態において、珪化物層１７４は、１００〜３０００オングストロームの範囲の厚さを有する。珪化物層１７４は、ソース領域１６０およびドレイン領域１７０の上部表面にわたる金属導体として役に立つ。珪化物層１７４の存在は、ＭＯＳＦＥＴセル１２４の全体コストを減少させ、後に形成されるバンプから、ソース領域１６０およびドレイン領域１７０までの低抵抗電気的パスの一部分をそれぞれに形成することによって電流伝導を増大させる金属化パスとして役に立つ。
【００４６】
図４ｋにおいて、絶縁層または中間層誘電体（ＩＬＤ）１８０が、半導体ウェーハ１２０の上、すなわち、ポリシリコン層１３８、絶縁層１５０、および珪化物層１７４の上に形成されている。ＩＬＤ１８０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の適切な誘電材料の１つ以上の層を含む。ＩＬＤ１８０は、ＰＶＤ、ＣＶＤ、スクリーンプリント、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて形成される。ＩＬＤ１８０の一部分は、ビア１８２を形成するために、エッチングプロセスによって除去される。ビア１８２は、ＩＬＤ１８０の上部表面から、ＩＬＤを通って、珪化物層１７４まで延在し、ソース領域１６０およびドレイン領域１７０への後の電気的接続を提供する。電気的接続はまた、ポリシリコン層１３８における、ＭＯＳＦＥＴセル１２４のためのゲート電極によって作られ、電気的接続は、ビア１８２による接続を含み得る。導電性材料１８４は、導電性ビアを形成するように、ビア１８２内、かつ珪化物層１７４の露出された部分上に形成される。導電性材料１８４は、タングステン（Ｗ）を含み、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、チタン（Ｔｉ）、ポリシリコン、または他の適切な電気伝導材料も含み得、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっき、または他の適切な金属蒸着プロセスを用いて形成される。
【００４７】
図４ｌは、図４ｋからのＭＯＳＦＥＴセル１２４の上面図を示す。ＭＯＳＦＥＴセル１２４のソース領域１６０およびドレイン領域１７０は、基板１２０にわたって延在する交互配置ストライプのように、基板１２０に形成されている。ソース領域１６０およびドレイン領域１７０は、固定の距離の間隔で交互に空けられ、ポリシリコンゲート１３８によって分離される。
【００４８】
導電性材料１８４が、ソース領域１６０上の導電性ビア１８６と、ドレイン領域１７０上の導電性ビア１８８とを形成するために、ビア１８２上に蒸着される。導電性ビア１８６および１８８は、ソース領域１６０およびドレイン領域１７０から、それぞれ、第１の相互接続層１９４への電気的接続を提供する。
【００４９】
第１の相互接続層１９４は、ＩＬＤ１８０の上、導電柱１８６および１８８の上、並びにソース領域１６０およびドレイン領域１７０の上に形成される。第１の相互接続層１９４は、ソースランナーまたは導電層１９６と、ドレインランナーまたは導電層１９８とを含む。ソースランナー１９６およびドレインランナー１９８は、１つ以上の層であり得、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料であり得る。ソースランナー１９６およびドレインランナー１９８は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。図４ｌに示されるソースランナー１９６とドレインランナー１９８とは、長方形、かつ実質的に等しい幅であるが、ランナーは、任意の形状であり得る。例として、ソースランナー１９６とドレインランナー１９８とは、等しくない幅であり得、ランナーは、変化する狭い部分およびより広い部分、並びに丸い角を有し得る。１つの実施形態において、第１の、ソースランナー１９６およびドレインランナー１９８は、従来のデバイスに対して短く、かつ広い寸法を含む。ソースランナー１９６およびドレインランナー１９８は、交互に配置され、固定の距離で交互に間隔を空けられ、互いに対して実質的に平行に配向される。ソースランナー１９６およびドレインランナー１９８は、ソース領域１６０およびドレイン領域１７０に対して、実質的に垂直または直交して配向される。代替的には、他の垂直でない向き（例えば、角度のある向きまたは平行の向き）が使用され得る。ソースランナー１９６およびドレインランナー１９８が配向されている反復する交互配置の、または交互に生じる間隔は、半導体ウェーハ１２０の表面にわたって分布されたユニット構造を生成する。
【００５０】
ソースランナー１９６およびドレインランナー１９８は、それぞれ、導電性ビア１８６および１８８を介して、ソース領域１６０およびドレイン領域１７０に電気的に接続される。図４ｌは、２つのビア１８６が、ソース領域とソースランナーとが重なる場所において、ソース領域１６０とソースランナー１９６との間に電気的接続を形成するために使用されることを示す。同様に、図４ｌは、２つのビア１８８が、ドレイン領域とドレインランナーとが重なる場所において、ドレイン領域１７０とドレインランナー１９８との間に電気的接続を形成するために使用されることをさらに示す。代替的には、１つの導電性ビア、または３つ以上の導電性ビアは、それぞれ、ソース領域１６０およびドレイン領域１７０をソースランナー１９６およびドレインランナー１９８に接続するために使用され得る。
【００５１】
図４ｋから続く図４ｍにおいて、ＭＯＳＦＥＴセル１２４およびソースランナー１９６の断面図を示す。図４ｌから、ソースランナー１９６は、導電性ビア１８６上に形成され、かつ導電性ビア１８６に電気的に接続される。
【００５２】
図４ｎにおいて、絶縁層またはＩＬＤ２００が、第１の相互接続層１９４およびＩＬＤ１８０の上に形成される。ＩＬＤ２００は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の適切な誘電材料の１つ以上の層を含む。ＩＬＤ２００は、ＰＶＤ、ＣＶＤ、スクリーンプリント、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて形成される。ＩＬＤ２００の一部分は、ビア２０２を形成するために、エッチングプロセスによって除去される。ビア２０２は、ＩＬＤ２００の上部表面から、ＩＬＤを通して、第１の相互接続層１９４まで延在する。導電性材料２０４が、導電性ビアを形成するために、ビア２０２内、かつ第１の相互接続層１９４の露出された部分の上に形成される。導電性材料２０４は、Ｗを含み、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料も含み得、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっき、または他の適切な金属蒸着プロセスを用いて形成される。
【００５３】
図４ｏは、図４ｎからの部分的に形成された半導体デバイスの上面図を示す。ビア２０２内に形成された導電性材料２０４は、ソースランナー１９６上に形成された導電性ビア２０６と、ドレインランナー１９８上に形成された導電性ビア２０８とをもたらす。導電性ビア２０６および２０８は、それぞれ、ソースランナー１９６およびドレインランナー１９８から第２の相互接続層２１４への電気的接続を提供する。
【００５４】
第２の相互接続層２１４は、ＩＬＤ２００上、導電柱２０６および２０８の上、並びに第１の相互接続層１９４上に形成される。第２の相互接続層２１４は、ソースランナーまたは導電層２１６と、ドレインランナーまたは導電層２１８とを含む。ソースランナー２１６およびドレインランナー２１８は、１つ以上の層であり得、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料であり得る。ソースランナー２１６およびドレインランナー２１８は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。図４ｏに示されるソースランナー２１６とドレインランナー２１８とは、実質的に等しい幅、かつ長方形であるが、ランナーは、任意の形状であり得る。例として、ソースランナー２１６とドレインランナー２１８とは、等しくない幅であり得、ランナーは、変化する細い部分およびより広い部分、並びに丸い角を有し得る。１つの実施形態において、第２の、ソースランナー２１６およびドレインランナー２１８は、従来のデバイスに対して短く、かつ広い寸法を含む。ソースランナー２１６およびドレインランナー２１８は、交互に配置され、固定の距離で交互に間隔を空けられ、互いに対して実質的に平行に配向される。ソースランナー２１６およびドレインランナー２１８は、ソースランナー１９６およびドレインランナー１９８に対して、実質的に垂直または直交して配向される。代替的には、他の垂直でない向き（例えば、角度のある向きまたは平行の向き）が使用され得る。ソースランナー２１６およびドレインランナー２１８が配向されている反復する交互配置の、または交互に生じる間隔は、ソースランナー１９６およびドレインランナー１９８だけではなく、半導体ウェーハ１２０の表面にもわたって分布されたユニット構造を生成する。
【００５５】
ソースランナー２１６およびドレインランナー２１８は、それぞれ、導電性ビア２０６および２０８を介して、ソースランナー１９６およびドレインランナー１９８に電気的に接続される。図４ｏは、２つのビア２０６が、ソースランナー１９６と２１６が重なる場所において、ソースランナー１９６とソースランナー２１６との間に電気的接続を形成するために使用されることを示す。同様に、図４ｏは、２つのビア２０８が、ドレインランナーが重なる場所において、ドレインランナー１９８とドレインランナー２１８との間に電気的接続を形成するために使用されることをさらに示す。代替的には、１つの導電性ビア、または３つ以上の導電性ビアが、それぞれ、ソース領域１６０およびドレイン領域１７０をソースランナー１９６およびドレインランナー１９８に接続するために使用され得る。
【００５６】
図４ｎから続く図４ｐにおいて、ＭＯＳＦＥＴセル１２４、並びにソースランナー２１６およびドレインランナー２１８の断面図を示す。図４ｏから、ソースランナー２１６は、導電性ビア２０６上に形成され、かつ導電性ビア２０６に電気的に接続される。
【００５７】
図４ｑにおいて、絶縁層またはＩＬＤ２２０が、第２の相互接続層２１４およびＩＬＤ２００の上に形成される。ＩＬＤ２２０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の適切な誘電材料の１つ以上の層を含む。ＩＬＤ２２０は、ＰＶＤ、ＣＶＤ、スクリーンプリント、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて形成される。ＩＬＤ２２０の一部分は、ビア２２２を形成するために、エッチングプロセスによって除去される。ビア２２２は、ＩＬＤ２２０の上部表面から、ＩＬＤを通って、第２の相互接続層２１４まで延在する。導電性材料２２４が、導電性ビアを形成するために、ビア２２２内、かつ第２の相互接続層２１４の露出された部分の上に形成される。導電性材料２２４は、Ｗを含み、アルミニウムＡｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料も含み得、ＰＶＤ、ＣＶＤ、スッパタリング、電解めっき、無電解めっき、または他の適切な金属蒸着プロセスを用いて形成される。
【００５８】
図４ｒは、図４ｑからの部分的に形成された半導体デバイスの上面図を示す。ビア２２２内に形成された導電性材料２２４は、ソースランナー２１６上に形成された導電性ビア２２６をもたらす。導電性ビア２２６は、それぞれ、ソースランナー２１６から第３の相互接続レベル２３４への電気的接続を提供する。ソースパッド２３６は、ＩＬＤ２２０上、導電柱２２６上、および第２の相互接続層２１４上の第３の相互接続レベル２３４に形成される。ソースパッド２３６は、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料の１つ以上の層であり得る。ソースパッド２３６は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。
【００５９】
ソースパッド２３６は、ソース領域１６０とＭＯＳＦＥＴセル１２４に対する外部のデバイスとの間に電気的接続を提供する、後に形成されるソースバンプに接続されるように構成されている。同様に、ビア２２２内、かつドレインランナー２１８上に形成された導電性材料２２４は、ドレインランナー２１８からドレインパッドへの電気的接続を提供する。ドレインパッドは、ドレイン領域１７０からＭＯＳＦＥＴセル１２４に対する外部のデバイスへの電気的接続を提供する、後に形成されるドレインバンプに接続されるように構成されている。
【００６０】
図４ｑから続く図４ｓは、ＭＯＳＦＥＴセル１２４およびソースパッド２３６の断面図を示す。図４ｒから、ソースパッド２３６は、導電性ビア２２６上に形成され、かつ導電性ビア２２６に電気的に接続される。電気伝導バンプ材料は、図６ａ〜６ｉにさらに詳細に説明されるように、ソースバンプまたは相互接続２４０を形成するために、ソースパッド２３６上に蒸着される。ソースバンプ２４０は、ソース領域１６０からＭＯＳＦＥＴセル１２４に対する外部のデバイスへの電気的接続を提供する。ソースバンプ２４０は、ソースパッド２３６上に形成され得る１つのタイプの相互接続構造を表す。ソースバンプまたは相互接続２４０はまた、ボンドワイヤ、導電性ペースト、スタッドバンプ、マイクロバンプ、または他の電気的相互接続を使用し得る。
【００６１】
図４ｔは、ＭＯＳＦＥＴセル１２４の等角の３次元図を示す。第１の相互接続層１９４、第２の接続層２１４、および導電性ビアは、ソース領域１６０およびドレイン領域１７０から、第３の相互接続レベル２３４でのソースパッドおよびドレインパッドへの電気的接続を提供する。従って、単一のソースパッドおよびドレインパッドの下に設置されたソース接続およびドレイン接続の両方を有する、半導体ダイの全表面にわたって形成される、密接に整列されたトランジスターを接続する問題が解決される。トランジスターのソース領域およびドレイン領域を単一のソースパッドまたはドレインパッドに接続し得る厳密に垂直方向の相互接続を使用するのではなく、むしろ導電性ランナーは、単一のパッドの下のトランジスターのソース領域およびドレイン領域を複数の対応するパッドに接続するように構成されている。このようにして、トランジスターのドレイン領域が、ドレインパッドに接続され、トランジスターのソース領域が、ソースパッドに接続される。具体的には、ソース領域１６０は、ソースパッド２３６、導電性ビア１８６、ソースランナー１９６、導電性ビア２０６、ソースランナー２１６、および導電性ビア２２６によってソースバンプ２４０に電気的に接続される。同様に、ドレイン領域１７０は、導電性ビア１８８、ドレインランナー１９８、導電性ビア２０８、ドレインランナー２１８、およびドレインランナー２１８からドレインパッドに延在する追加の導電性ビアによってドレインパッドに電気的に接続される。
【００６２】
珪化物層１７４が、ソース領域１６０およびドレイン領域１７０の上に形成される。珪化物層１７４は、ソース領域１６０およびドレイン領域１７０の上部表面上に形成される。珪化物層１７４は、ソース領域１６０およびドレイン領域１７０の上部表面にわたる金属導体として役に立つ。珪化物層１７４は、ＭＯＳＦＥＴ１２４の全体コストを減少させるように、ソース領域１６０およびドレイン領域１７０の上部表面にわたる金属導体として役に立ち、ソース領域１６０およびドレイン領域１７０から後に形成されるバンプへの低抵抗電気的パスの一部分として電流伝導を増大させるための金属化パスとしてそれぞれに役に立つ。
【００６３】
図５ａは、複数のＭＯＳＦＥＴセル、例えば、図４ｔからのＭＯＳＦＥＴセル１２４を含むパワーＭＯＳＦＥＴ２５８の等角の３次元図を示す。パワーＭＯＳＦＥＴ２５８は、数百個または数千個のＭＯＳＦＥＴセル１２４を含む。図５ａにおいて、ＭＯＳＦＥＴセルの詳細、例えば、ソース領域１６０、ドレイン領域１７０、およびポリシリコンゲート１３８だけではなく、第１の相互接続層１９４、第２の相互接続層２１４、並びに導電性ビア１８６、１８８、２０６、２０８、および２２６を含む導電性ビアも含む、図４ｔに示されるＭＯＳＦＥＴセル１２４の詳細が、明示的には示されていないが、パワーＭＯＳＦＥＴ２５８内、かつソースバンプ２４０、ドレインバンプ２４６、およびゲートバンプ２５０の下に含まれている。図５ａは、ソースパッド２３６上に形成されたソースバンプ２４０、ドレインパッド２４４上に形成されたドレインバンプ２４６、およびゲートパッド２４８上に形成されたゲートバンプ２５０をさらに示している。図５ａに示される実施形態において、ソースパッド２３６およびドレインパッド２４４は、パワーＭＯＳＦＥＴ２５８の上部表面にわたってチェッカーボード構成で配列されている。複数のＭＯＳＦＥＴセル１２４のための電気的接続は、複数のソースパッド２３６、ドレインパッド２４４、およびゲートパッド２４８を通してルートが定められる。パワーＭＯＳＦＥＴ２５８は、各パワーＭＯＳＦＥＴ２５８内のダイまたはパッケージエリアの大部分を覆う、相互接続されたＭＯＳＦＥＴセルのアレイを含む。各パワーＭＯＳＦＥＴ２５８は、電流の多くのアンペアを処理することが可能な単一のモノリシックスイッチングデバイスとして動作する。
【００６４】
図５ｂは、図５ａに示されるパワーＭＯＳＦＥＴ２５８に類似するパワーＭＯＳＦＥＴ２５９の代替の、等角の３次元図を示す。「ストライプ」状の形状のソースパッド２３７およびドレインパッド２４５が、交互に配置され、固定の距離で交互に間隔を空けられ、互いに対して実質的に平行に配向される。ゲートパッド２４９は、パワーＭＯＳＦＥＴの構成および設計に従って、短縮されたソースパッド２３７または短縮されたドレインパッド２４５と直列に、パワーＭＯＳＦＥＴ２５９の上部表面上に形成される。図５ｂは、ソースパッド２３７上に形成されたソースバンプ２４１、ドレインパッド２４５上に形成されたドレインバンプ２４７、およびゲートパッド２４９上に形成されたゲートバンプ２５１をさらに示す。
【００６５】
図５ｃは、複数のパワーＭＯＳＦＥＴ２５８をさらに含む、図４ａからの半導体ウェーハ１２０の上面図を示す。パワーＭＯＳＦＥＴ２５８は、前述のように、ベース基板材料１２２上に形成され、かつソーストリート２６０によって分離される。
【００６６】
図６ａ〜６ｉは、図４ａ〜４ｔおよび５ａ〜５ｃに関連して、それぞれ、パッド２３６、２４４、および２４８上にバンプ２４０、２４６、および２５０を形成するプロセスに関するさらなる詳細を例示する。
【００６７】
図６ａは、ソーストリート２６０によって分離された別個のパワーＭＯＳＦＥＴ２５８に属する複数のＭＯＳＦＥＴセル１２４の一部分を含む、半導体ウェーハ１２０の一部分の断面図を示す。ソース接触パッド２３６およびドレイン接触パッド２４４の両方は、ＭＯＳＦＥＴセル１２４上に第３の相互接続レベル２３４にあると示される。ソース領域１６０、ドレイン領域１７０、およびポリシリコンゲート１３８だけではなく、第１の相互接続層１９４、第２の相互接続層２１４、並びに導電性ビア１８６、１８８、２０６、２０８、および２２６を含む導電性ビアも含む、図４ｔに示されるＭＯＳＦＥＴセル１２４の詳細が、明示的には示されていないが、ソースパッド２３６およびドレインパッド２４４の下に含まれている。ソースバンプがソースパッド２３６上に形成される前、およびドレインバンプがドレインパッド２４４上に形成される前に、いくつかの介在する層が、ソースパッドおよびドレインパッドの上に形成される。具体的には、絶縁またはパシベーション層２７０は、ＭＯＳＦＥＴセル１２４の上部表面、ソース接触パッド２３６、ドレイン接触パッド２４４、およびソーストリート２６０の上の第３の相互接続レベル２３４において、半導体デバイスに順応的に適用される。絶縁層２７０の底部表面は、第３の相互接続レベル、ソース接触パッド２３６、およびドレイン接触パッド２４４の底部表面の輪郭に順応的に適用され、かつそれに追従する。絶縁層２７０の上部表面は、絶縁層が、ソースパッド２３６およびドレインパッド２４４のフットプリントの外側の、半導体ウェーハ１２０上の第１の厚さと、ソースパッド２３６およびドレインパッド２４４のフットプリント内の、半導体ウェーハ１２０上の第２の厚さとを有するように、実質的に平面である。第１の厚さは、第２の厚さより厚い。絶縁層２７０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、ジルコン（ＺｒＯ２）、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または適切な電気絶縁の性質を有する他の材料の１つ以上の層であり得る。絶縁層２７０は、ＰＶＤ、ＣＶＤ、プリント、スピンコーティング、スプレーコーティング、硬化焼結、または熱酸化を用いてパターンをつけられ、層状に蒸着される。絶縁層２７０の一部分は、ソースパッド２３６およびドレインパッド２４４の一部分を露出させる、絶縁層２７０における開口部２７２を生成するために、エッチングプロセスによって除去される。開口部２７２は、絶縁層２７０の上部表面から、絶縁層２７０の下部表面まで延在する。１つの実施形態において、開口部２７２は、図１ａからの開口部２０の幅に類似する２７０μｍの幅を有する。ソースパッド２３６およびドレインパッド２４４の別の部分は、絶縁層２７０によって覆われた状態のままである。
【００６８】
図６ｂにおいて、電気伝導層２７８は、パターニングおよび金属蒸着プロセス、例えば、プリント、ＰＶＤ、ＣＶＤ、スパッタリング、電解めっき、および無電解めっきを使用することによって、ソースパッド２３６およびドレインパッド２４４の上、かつ絶縁層２７０の一部分の上に形成され、ソースパッド２３６およびドレインパッド２４４に順応的に適用される。１つの実施形態において、ウェーハ１２０は、無電解ニッケルめっき溶液内に浸され、ニッケルが、ソースパッド２３６およびドレインパッド２４４上に３μｍの厚さまでめっきされる。代替的には、導電層２７８は、Ａｌ、Ｃｕ、Ｓｎ、Ａｕ、Ａｇ、または他の適切な電気伝導材料の１つ以上の層であり得る。導電層２７８は、絶縁層２７０の上部表面にわたって延在し、開口部２７２の周囲における絶縁層２７０の側壁に沿って、開口部２７２内のソースパッド２３６およびドレインパッド２４４の上部表面にわたって、絶縁層２７０の上部表面の輪郭に追従する。導電層２７８は、開口部２７２のフットプリント内、かつソースパッド２３６およびドレインパッド２４４の上にあるエリア２８０を含む。エリア２８０は、実質的に平坦であり、ソースパッド２３６およびドレインパッド２４４のそれぞれの全エリアより小さい。導電層２７８は、後に形成されるバンプのための第１のＵＢＭ層として動作する。
【００６９】
図６ｃにおいて、電気伝導層２８４は、蒸着プロセス、例えば、無電解めっき、またはパターニングおよび金属蒸着プロセス、例えば、プリント、ＰＶＤ、ＣＶＤ、スパッタリング、および電解めっきを用いて、導電層２７８上に形成され、かつ導電層２７８に順応的に適用される。１つの実施形態において、ウェーハ１２０が、無電解金めっき溶液内に浸され、約１００オングストロームの厚さを有する金の層が、無電解めっきプロセスを用いて導電層２７８の露出された金属領域上にめっきされる。別の実施形態において、金の層は、約１０〜３００オングストロームの厚さでめっきされる。代替的には、導電層２８４は、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｇ、または他の適切な電気伝導材料の１つ以上の層であり得る。導電層２８４は、絶縁層２７０から露出された導電層２７８、ソースパッド２３６、およびドレインパッド２４４の表面にわたって導電層２７８の輪郭に追従する。導電層２８４は、導電層２７８の側壁にわたって、絶縁層２７０から、絶縁層２７０の上部表面へ、かつ絶縁層２７０の上部表面にわたって、そして導電層２７８のエリア２８０内へ、かつ導電層２７８のエリア２８０にわたって延在する。導電層２８４の上部表面は、エリア２８６を含み、エリア２８６は、ソースパッド２３６およびドレインパッド２４４の上に形成され、実質的に平坦であり、両方のエリア２８０より小さく、エリア２８０のフットプリント内に含まれている。導電層２８４は、導電層２７８、ソースパッド２３６、およびドレインパッド２４４への導電性バンプの後の張りつけを支援するための接着層として役に立つ第２のＵＢＭ層として働く。導電層２７８および２８４の使用が、ＵＢＭを形成する低コストの方法であるが、他の方法が、導電性バンプの後の張りつけを支援するように、ソースパッド２３６およびドレインパッド２４４の上にＵＢＭを形成するためにも使用され得る。
【００７０】
図６ｄにおいて、開口部２９０を有するステンシルまたはマスキング層２８８は、開口部２９０が、エリア２８６の露出された中心部分と整列されているようにウェーハ１２０上に配置される。ステンシル２８８は、固体表面を有する剛性本体を含み、金属または他の適切な材料で作られる。ステンシル２８８は、ウェーハ１２０の全体上に配置されており、後に形成されるバンプを受け取るように構成されるＵＢＭ部位と整列するために、所望の場所にレーザーまたは切断ツールによって形成される開口部２９０を含む。開口部２９０は、ステンシル２８８の一部分が、開口部２９０をパシベーション層２７０から分離するために、導電層２７８および２８４の周囲部分の上に配置されるようにエリア２８６の中心部分上に整列させられる。開口部２９０とパシベーション層２７０とを分離することによって、後に形成される導電性材料が、パシベーション層２７０下へ拡散し、または流れることが防止される。開口部２９０は、半導体パッケージの設計および機能に従って、後に蒸着される導電性ペーストの所定の体積を含むように形成された高さおよび幅を有する。従って、エリア２８６上に後に蒸着される導電性材料の体積は、ステンシルの厚さ、および開口部２９０の断面積またはアパーチャサイズによって決定される。１つの実施形態において、開口部２９０は、短い高さおよび円形断面を含む円筒の形状を有する導電性バンプを形成するように構成された円形の断面エリアを有する。別の実施形態において、開口部２９０は、２７０μｍより狭い幅を有し、絶縁層２７０における開口部２７２の幅より狭い。
【００７１】
図６ｅにおいて、電気伝導バンプ材料２９４が、開口部２９０内、かつエリア２８６の中心部分の上に蒸着される。導電性バンプ材料２９４は、Ａｌ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｐｂ、ビスマス（Ｂｉ）、Ｃｕ、インジウム（Ｉｎ）、はんだ、および任意のフラックス溶液を用いるそれらの組み合わせであり得る。例えば、バンプ材料は、共晶Ｓｎ／Ｐｂ、高鉛はんだ、または無鉛はんだであり得る。導電性バンプ材料２９４は、バンプ材料を開口部２９０内の導電層２８４上にステンシリングによって蒸着される。ステンシリングは、対象物がステンシル２８８の上部表面を横断するときに、開口部２９０内に多量のバンプ材料２９４を押し付けるように、スクイジーのような対象物を使用することによって達成される。ステンシリングはまた、ステンシル２８８内の開口部２９０内に導電性バンプ材料２９４をスプレーし、プリントし、またはブラシすることによって達成される。代替的には、導電性バンプ材料２９４は、開口部２９０内に噴射され得る。ウェーハ１２０上、かつＭＯＳＦＥＴセル１２４上に導電性バンプ材料２９４をステンシリングすることによって、回路ボード上に導電性ペーストをステンシリングすること以外、半導体ダイの上に導電性バンプを形成するためのバンプ材料が、単一のステップにおいて全半導体ウェーハ１２０に対して蒸着され得るように、導電性バンプ材料２９４の正確な場所が提供される。さらに、導電層２８４上に蒸着された導電性バンプ材料２９４の体積が、ステンシル２８８の厚さ、および開口部２９０の断面積またはアパーチャサイズによって制御され、それによって後に形成される導電性バンプの最終的サイズを制御する。
【００７２】
図６ｆにおいて、ステンシル２８８は、エリア２８６の中心部分上の導電性バンプ材料２９４を残して、ウェーハ１２０上、かつ、導電層２７８および２８４、ソースパッド２３６、並びにドレインパッド２４４上から除去される。導電層２７８および２８４、ソースパッド２３６、並びにドレインパッド２４４上に残るはんだ材料の結果的体積は、ソースパッド２３６およびドレインパッド２４４の幅に対応する所定の直径を有し、かつボールドロッププロセスに使用される、事前成形されたはんだボールからの導電性材料の体積より少ない。
【００７３】
図６ｇにおいて、導電性バンプ材料２９４は、短い導電性バンプ２９８を形成するために、その融点以上に材料を加熱することによってリフローされる。いくつかの応用において、バンプ２９８は、導電層２７８および２８４との接触を含む電気的、かつ機械的接続を向上させるために、数回にリフローされる。バンプ２９８のその後のリフローは、ＭＯＳＦＥＴセル１２４およびバンプ２９８を後に提供される基板に接続するために、ＭＯＳＦＥＴセル１２４に接続される間に、バンプ２９８をリフローすること、追加の後に提供される基板または多層化されたＰＣＢにＭＯＳＦＥＴセル１２４を取り付けるときにバンプ２９８をリフローすること、および追加の後に提供される基板または多層化されたＰＣＢに追加の部品の取り付けまたはそれらの再処理のために、バンプ２９８をリフローすることをさらに含む。導電性ペースト２９４をリフローする場合に、導電性ペーストは、エリア２８６の中心部分から外向きに移動し、導電層の周囲において導電層２８４の側壁と接触し、導電層２８４の周囲に隣接する絶縁層２７０の一部分と接触する。開口部２９０の幅に実質的に等しい第１の幅から、導電層２８４の幅に実質的に等しい第２の幅までの導電性ペースト２９４の広がりは、短い導電性バンプ２９８をもたらす。バンプ２９８は、導電性ペースト２９４の幅より広い幅を有する円形プロファイルと、開口部２９０に蒸着された導電性ペーストの高さより低い高さとを有する。１つの実施形態において、導電性バンプ２９８は、約３００μｍの幅３００、約２００μｍのバンプ間の間隔、および約５００μｍのピッチを有する。しかしながら、開口部２９０のピッチおよびバンプ２９８の対応するピッチは、さらにより小さく作られ得る。さらに、バンプ２９８は、約７０μｍの高さ３０２を有する。生じる短いバンプ２９８は、実質的に等しい高さの事前成形された球形はんだボールの接触エリアより広い、ソースパッド２３６およびドレインパッド２４４の接触エリアを有する。同様に、短いバンプ２９８は、同様な幅（例えば、３００μｍ）を有する、事前成形された球形バールより実質的に短い高さ（例えば、７０μｍ）を有する、従って、バンプ２９８の構成は、実質的に同様な高さの事前成形された球形はんだボールに対して、電流の向上された流れを提供する。
【００７４】
図６ｈは、ソースパッド２３６およびドレインパッド２４４に形成された短いバンプ２９８、絶縁層２７０、導電層２７８、および導電層２８４の平面図または上面図を示す。前述のように、１つ実施形態において、ソースパッド２３６、ドレインパッド２４４、導電層２７８、および導電層２８４は、リフローされた２９８が、短い高さと円形の断面とを有する円筒の形状を含むように、円形の断面を有する。
【００７５】
図６ｉにおいて、半導体ウェーハ１２０は、複数の短いバンプ２９８を有する個々のパワーＭＯＳＦＥＴ２５８を形成するために、ソーまたはレーザー切断ツール３０６を用いて、ソーストリート２６０を通って単一化される。
【００７６】
図７ａは、図４ａ〜４ｔに示される実施形態に類似する本発明の別の実施形態を示す。図７ａは、ＭＯＳＦＥＴセル３１０の等角の３次元図を示す。ＭＯＳＦＥＴセル３１０は、図４ｔに示されるソース領域１６０およびドレイン領域１７０に類似する、ソース領域３１４およびドレイン領域３１６を含む。しかしながら、ソース領域３１４およびドレイン領域３１６は、図４ｔに示されるような「ストライプ」より、むしろＭＯＳＦＥＴセル３１０にわたる「チェッカーボード」パターンで形成されるように示される。
【００７７】
導電性ビア３２０は、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっきプロセス、または他の適切な金属蒸着プロセスを用いてソース領域３１４上に形成され、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料を含む。導電性ビア３２０は、ソース領域３１４から第１の相互接続層３２２への電気的接続を提供する。
【００７８】
第１の相互接続層３２２は、ＭＯＳＦＥＴセル３１０上、導電性ビア３２０上、およびドレイン領域３１６上に形成される。第１の相互接続層３２２は、導電平面３２４を含み、導電平面３２４は、開口部またはカットアウト３２８と、接続３３０とをさらに含む。導電平面３２４は、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料の１つ以上の層である。導電平面３２４は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。導電平面３２４は、導電性ビア３２０を介してソース領域３１４に電気的に接続し、ソース接続層として動作する。導電平面３２４における開口部３２８が、導電平面の一部分の除去によって形成される。接続３００の周囲における導電平面３２４の一部分を除去することによって、接続３００は、導電平面３２４に対して電気的に隔離され、導電平面３２４と接触せず、第１の相互接続層３２２の上から第１の相互接続層の下へ通過する後の垂直方向の電気的接続のために構成される。
【００７９】
導電性ビア３３４は、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっきプロセス、または他の適切な金属蒸着プロセスを用いてドレイン領域３１６上に形成され、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料を含む。導電性ビア３３４は、ドレイン領域３１６から接続３３０への電気的接続を提供する。同様に、導電性ビア３３６は、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっきプロセス、または他の適切な金属蒸着プロセスを用いて接続３３０上に形成され、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料を含む。導電性ビア３３６は、接続３３０から第２の相互接続層３３８への電気的接続を提供する。
【００８０】
第２の相互接続層３２８は、ＭＯＳＦＥＴセル３１０上、ソース領域３１４およびドレイン領域３１６上、導電性ビア３２０、３３４、および３３６、並びに接続３３０上に形成される。第２の相互接続層３３８は、導電平面３４０を含み、導電平面は、開口部３４２と、接続３４４とをさらに含む。導電平面３４０は、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料の１つ以上の層である。導電平面３４０は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。導電平面３４０は、導電性ビア３３４、接続３３０、および導電性ビア３３６を介してドレイン領域３１６に電気的に接続し、ドレイン接続層として動作する。導電平面３４０における開口部３４２が、導電平面の一部分の除去によって形成される。接続３４４の周囲における導電平面３４０の一部分を除去することによって、接続３４４は、導電平面３４０に対して電気的に隔離され、導電平面３４０と接触せず、第２の相互接続層３４０の上から第２の相互接続層の下へ通過する後の垂直の電気的接続のために構成される。
【００８１】
導電性ビア３４６は、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっきプロセス、または他の適切な金属蒸着プロセスを用いて第１の相互接続層３２２上に形成され、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料を含む。導電性ビア３４６は、接続３４４に、かつ導電性ビア３２０および導電平面３２４を介してソース領域３１４に電気的に接続される。接続３４４は、第３の相互接続層にさらに電気的に接続される。
【００８２】
図４ｒおよび４ｓにおいて第３の相互接続層として示されるソースパッド２３６に類似して、第３の相互接続層は、ＭＯＳＦＥＴセル３１０上、ソース領域３１４およびドレイン領域３１６上、導電性ビア３２０、３３４、３３６、および３４６、接続３３０および３４４、並びに第１の相互接続層３２２および第２の相互接続層３３８上に形成される。第３の相互接続層は、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料の１つ以上の層であるソースパッドを含む。ソースパッドは、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。ソースパッドは、ドレイン領域３１６とＭＯＳＦＥＴセル３１０に対する外部のデバイスとの間に電気的接続を提供する、後に形成されるソースバンプに接続されるように構成されている。
【００８３】
電気伝導バンプ材料は、図６ａ〜６ｉに説明されるように、ソースバンプまたは相互接続を形成するために、ソースパッド上に蒸着される。ドレインバンプは、ドレイン領域３１６からＭＯＳＦＥＴセル３１０に対する外部のデバイスへの電気的接続を提供する。ソースバンプは、ソースパッド上に形成され得る１つのタイプの相互接続構造を表す。ソースバンプまたは相互接続はまた、ボンドワイヤ、導電性ペースト、スタッドバンプ、マイクロバンプ、または他の電気的相互接続を使用し得る。
【００８４】
図７ｂは、ドレイン領域３１６を、導電性ビア３３４、接続３３０、導電性ビア３３６、および導電平面３４０に電気的に接続するための、開口部３２８を有する導電平面３２４の上面図を示す。
【００８５】
図７ｃは、ソース領域３１４を、導電性ビア３２０、導電平面３２４、導電性ビア３４６、および接続３４４に電気的に接続するための、開口部３４２を有する導電平面３４０の上面図を示す。
【００８６】
図８は、図４ａ〜４ｔおよび図７ａ〜７ｃに示される実施形態に類似する本発明の別の実施形態を示す。図８は、図４ｌ〜４ｔの相互接続レベル１９４、２１４、および２３４、並びに図７ａ〜７ｃの相互接続層３２２および３３８に配置された相互接続層に類似する相互接続層３５０の上面図を示す。各相互接続層３５０は、ソースランナーまたは導電層３５４と、ドレインランナーまたは導電層３５６とを含む。ソースランナー３５４およびドレインランナー３５６は、１つ以上の層であり得、Ｃｕ、Ｓｎ、Ｎｉ、ＮｉＶ、Ａｕ、Ａｇ、Ａｌまたは他の適切な導電性材料であり得る。ソースランナー３５４およびドレインランナー３５６は、電解めっき、無電解めっき、スパッタリング、ＰＶＤ、ＣＶＤ、または他の適切な金属蒸着プロセスを用いてパターンをつけられ、蒸着される。ソースランナー３５４およびドレインランナー３５６は、十字の形状（＋）であり、隣接するソース領域およびドレイン領域、または隣接する相互接続層との電気的接続を確立する。ソースランナー３５４およびドレインランナー３５６は、十字の形状（＋）以外の形状、例えば、Ｌ形（Ｌ）およびＴ形（Ｔ）であり得る。
【００８７】
ソースランナー３５４およびドレインランナー３５６は、隣接するランナーの中心ポイントの間に一定のピッチまたは距離を有する、反復するパターンで配列される。同様に、ソースランナー３５４およびドレインランナー３５６に接続される追加の構造、例えば、伝導性ビアおよびソースバンプ、または他の相互接続層はまた、中心ポイントの間に一定のピッチを有する、反復するパターンで配列される。ソースランナー３５４およびドレインランナー３５６が配向されている、反復する交互配置の、または交互する間隔は、ソースランナーおよびドレインランナーが形成される半導体ウェーハの表面上に分布させられたユニット構造を生成する。
【００８８】
各相互接続層３５０は、第１、第２、第３、または他の相互接続レベルとして使用され得る。３つ以上、または４つ以上の相互接続層が使用され得、中間接続層が、第１の相互接続層と第２の相互接続層との間、または第２の相互接続層と第３の相互接続層との間に形成され得る。追加の中間接続層は、電気信号のルーティングを支援し、ソースバンプおよびドレイバンプまたは相互接続のピッチを減少させる。第１の相互接続レベルとして、相互接続レベル３５０は、導電性ビア、ソース領域およびドレイン領域に電気的に接続される。ソースランナー３５４およびドレインランナー３５６は、任意の所望の数のチップ面導電性要素を電気的に接続する。１つの実施形態において、十字のランナーは、５つのソース領域またはドレイン領域のグループと接触する導電性ビアに電気的に接続される。１つのビアは、十字の２つの直交部分が重なる十字のランナーの中心に設置され、４つのビアは、十字のランナーの４つの遠位端部に設置される。ソースランナー３５４およびドレインランナー３５６は、それぞれ、ソース領域およびドレイン領域に電気的に接続する。代替的には、ソースランナー３５４およびドレインランナー３５６は、集積デバイスのソース領域およびドレイン領域に接続する必要がないが、別の実施形態において、さまざまな別々の部品に電気的に接続し得る。第２の相互接続レベルとして、相互接続レベル３５０は、ソース領域およびドレイン領域の上、導電柱上、並びに第１の接続層上に形成される。第２の相互接続レベルとして、相互接続レベル３５０はまた、導電性ビアの下、第３の相互接続レベルの下、ＭＯＳＦＥＴセルに対する外部のデバイスへの電気的接続を提供する導電性ビアの下に配置され得る。第３の相互接続レベルとして、相互接続レベル３５０は、例えば、図６ａ〜６ｉに示されるように、後に形成されるソースバンプおよびドレインバンプまたは相互接続に接続されるように構成されており、ソースバンプおよびドレインバンプまたは相互接続は、第２の相互接続層とＭＯＳＦＥＴセルに対する外部のデバイスとの間に電気的接続を提供する。１つの実施形態において、図６ａ〜６ｉからのソースバンプおよびドレインバンプは、十字の形状（＋）のソースランナー３５４およびドレインランナー３５６の中心に張りつけられる。ソースバンプおよびドレインバンプまたは相互接続はまた、ボンドワイヤ、導電性ペースト、スタッドバンプ、マイクロバンプ、または他の電気的相互接続を含む。
【００８９】
図９は、図４ａ〜４ｔ、図７ａ〜７ｃ、および図８に示される実施形態に類似する本発明の別の実施形態を示す。図９は、ＭＯＳＦＥＴセル３６０の等角の３次元図を示す。ＭＯＳＦＥＴセル３６０は、例えば、図４ｔに示されるソース領域１６０およびドレイン領域１７０に類似する、ソース領域３７２およびドレイン領域３７４を含む。図４ｄからのポリシリコン層１３８に類似するポリシリコン層３６４が、半導体ダイ３６２上に形成される。ポリシリコン層３６４の一部分が、エッチングプロセスによって除去され、図９に示されるポリシリコン層３６４の残り部分は、ＭＯＳＦＥＴセル３６０内のトランジスターのためのゲートとして役に立つ。図４ｈからの絶縁層１５０に類似する絶縁層３６６が、ポリシリコン層３６４の周りに形成され、ソース領域３７２およびドレイン領域３７４の一部分上に延在する。図４ｊの珪化物層１７４に類似する珪化物層３６８が、ソース領域３７２およびドレイン領域３７４の上に薄層として形成される。
【００９０】
導電性ビア３７８が、ソース領域３７２上に形成され、導電性ビア３８０が、ドレイン領域３７４上に形成される。導電性ビア３７８および３８０は、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｔｉ、ポリシリコン、または他の適切な電気伝導材料を含み、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっきプロセス、または他の適切な金属蒸着プロセスを用いて形成される。導電性ビア３７８および３８０は、それぞれ、ソース領域３７２およびドレイン領域３７４から第１の相互接続層３８２への電気的接続を提供する。
【００９１】
第１の相互接続層３８２は、ＭＯＳＦＥＴセル３６０上、導電性ビア３７８および３８０の上、並びにソース領域３７２およびドレイン領域３７４上に形成される。第１の相互接続層３８２は、図４ｌからのソースランナー１９６およびドレインランナー１９８に類似し、かつ図４ｏからのソースランナー２１６およびドレインランナー２１８に類似するソースランナーまたは導電層３８４およびドレインランナーまたは導電層３８６を含む。ソースランナー３８４は、ソース領域３７２上に形成され、導電性ビア３７８を用いてソース領域３７２に電気的に接続される。ドレインランナー３８６は、ドレイン領域３７４上に形成され、導電性ビア３８０を用いてドレイン領域３７４に電気的に接続される。ソースランナー３８４はまた、図４ｒに示される導電性ビア２２６に類似するソースランナー３８４上に形成された導電性ビアに電気的に接続される。ドレインランナー３８６はまた、ドレインランナー３８６上に形成された導電性ビア３９０に電気的に接続され、かつ第２の相互接続層３９４に電気的に接続される。
【００９２】
図４ｒおよび４ｓにおいて第３の相互接続層として示されるソースパッド２３６に類似して、第２の相互接続層３９４が、ＭＯＳＦＥＴセル３６０上に形成される。第２の相互接続層３９４はまた、ソース領域３７２およびドレイン領域３７４上、導電性ビア３７８、３８０、および３９０、並びにソースランナー３８４およびドレインランナー３８６を含む第１の相互接続層３８２上に形成される。図９は、ドレインパッド３９６として形成された第２の相互接続層３９４を示し、ドレインパッド３９６は、ドレイン領域３７４と、ＭＯＳＦＥＴセル３６０に対する外部のデバイスとの間に電気的接続を提供するために、ドレインバンプ３９８に接続される。ドレインバンプ３９８は、図６ａ〜６ｉに描かれているように、ドレインパッド３９６上に形成される。ドレインバンプは、ドレイン領域３７４からＭＯＳＦＥＴセル３６０に対する外部のデバイスへの電気的接続を提供する。ドレインバンプは、ドレインパッド３９６上に形成され得る１つのタイプの相互接続構造を表す。ソースバンプまたは相互接続３９８はまた、ボンドワイヤ、導電性ペースト、スタッドバンプ、マイクロバンプ、または他の電気的相互接続を含む。
【００９３】
図１０ａは、図５ａおよび６ｉからのパワーＭＯＳＦＥＴ２５８、または図５ｂからのパワーＭＯＳＦＥＴ２５９に類似して、短い導電性バンプ４０１を有する単一化されたパワーＭＯＳＦＥＴセル４００を示し、パワーＭＯＳＦＥＴセル４００が、基板に向かって配向されたバンプ４０１を用いて基板または多層化されたＰＣＢ４０２に取り付けられる。基板４０２は、パワーＭＯＳＦＥＴが基板に取り付けられると、パワーＭＯＳＦＥＴ４００に対して一般的に構造的支持および電気的相互接続を提供する。基板４０２は、導電性接触４０４をさらに含む。
【００９４】
図１０ｂにおいて、パワーＭＯＳＦＥＴ４００が、基板４０２に取り付けられている。バンプ４０１の周り、または基板４０２とパワーＭＯＳＦＥＴ４００との間には蒸着されるアンダーフィル材料が存在しない。バンプ４０１は、電気的、および機械的接続を向上させるために、複数回のリフローを受ける。バンプ４０１の複数回のリフローは、バンプをパワーＭＯＳＦＥＴ４００に接続するために、バンプ４０１をリフローすること、パワーＭＯＳＦＥＴ４００およびバンプ４０１を基板４０２に接続するために、パワーＭＯＳＦＥＴ４００に接続される間にバンプ４０１をリフローすること、追加の基板または多層化されたＰＣＢに基板４０２を取り付けるときにバンプ４０１をリフローすること、および追加の基板または多層化されたＰＣＢの追加の部品の取り付けまたはそれらの再処理のために、バンプ４０１をリフローすることを含む。重要なことには、アンダーフィル材料がなくても、図１ｂに示されるバンプ２８のような従来の球形バンプに対して、バンプ４０１の高さが減少されるために、バンプ４０１のブリッジングおよび電気的ショートのリスクが減少される。バンプ４０１に存在するバンプ材料の減少された体積は、他のバンプと接触するように広がり、かつ電気的ショートを引き起こすことなしに、リフローの間にＵＢＭ層の上の適所にとどまる傾向がある。それゆえに、アンダーフィル材料に対する必要性が減少され、半導体ダイのクラッキングおよび故障を引き起こすアンダーフィル材料の問題点が軽減される。
【００９５】
カプセルの材料４０８は、ペーストプリント、圧縮成形、トランスファー成形、液体カプセル成形、真空積層、または他の適切な塗布具を用いて、基板４０２の上、およびパワーＭＯＳＦＥＴ４００の上および周りに形成される。カプセルの材料４０８は、ポリマー合成材料、例えば、充填剤を有するエポキシ樹脂、充填剤を有するエポキシアクリラート、または適切な充填剤を有するポリマーであり得る。カプセルの材料４０８は、導電性ではなく、物理的支持を提供し、外部の要素および汚染からパワーＭＯＳＦＥＴ４００を環境的に保護する。カプセルの材料４０８の一部分は、パワーＭＯＳＦＥＴ４００と基板４０２との間に少なくとも部分的に延在し、特にパワーＭＯＳＦＥＴ４００の周辺付近に延在する。カプセルの材料４０８はまた、パワーＭＯＳＦＥＴ４００と基板４０２との間の隙間を完全に充填するために、パワーＭＯＳＦＥＴ４００の下まで完全に延在する。バンプ４０１の減少された高さおよびロープロファイルのために、カプセルの材料４０８の配置に起因してパワーＭＯＳＦＥＴ４００のシフトのリスクが減少される。さらに、不均一なアンダーフィル材料によって引き起こされた機械的、熱的、および化学的ストレスの問題は、均一に蒸着されたカプセルの材料で存在しない。短い導電性バンプ４０１を用いて基板４０２に取り付けられるパワーＭＯＳＦＥＴ４００を含むパッケージ４１０の構成は、パワーＭＯＳＦＥＴ４００のトランジスターと基板４０２の間に、従来の球形バンプを用いる場合より短い電気的パスを生成する。より短い電気的パスは、特に高周波数応用に関して、より低い抵抗およびより低いインダクタンスをもたらす。熱がパワーＭＯＳＦＥＴから基板へより容易に転送されることを可能にする、パワーＭＯＳＦＥＴと基板４０２との間の減少されたスタンドオフ高さのために、より短い電気的パスはまた、パワーＭＯＳＦＥＴ４００の増大された熱性能をもたらす。それゆえに、アンダーフィル成形なしに、短い導電性バンプを用いる基板へのパワーＭＯＳＦＥＴの張りつけを含むパッケージ４１０の構成は、バンプの間のはんだブリッジングおよびショートの問題を減少させると同時に、ロバストの電気的接続を維持し、それによって生産高および信頼性を増大させる。
【００９６】
本発明の１つ以上の実施形態が、詳細に例示されたが、当業者は、それらの実施形態への変更および適応が、以下の請求範囲において説明されるような本発明の範囲から逸脱することなしに加えられ得ることを認識する。
【特許請求の範囲】
【請求項１】
半導体デバイスを作る方法であって、該方法は、
ソース領域と、隣接するドレイン領域とを含む基板を提供することと、
該ソース領域および該ドレイン領域の上に珪化物層を形成することと、
該珪化物層上に第１の相互接続層を形成することであって、該第１の相互接続層は、該ソース領域に接続される第１のランナーと、該ドレイン領域に接続される第２のランナーとを含む、ことと、
該第１の相互接続層の上、かつ該第１の相互接続層に電気的に接続される導電層を形成することと、
該基板上にマスクを配置することであって、該マスクの開口部が該導電層上に整列されられている、ことと、
相互接続を形成するために、該開口部内に導電性材料を蒸着することと
を含む、方法。
【請求項２】
前記第１の相互接続層上に第２の相互接続層を形成することをさらに含み、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ前記第１のランナーおよび前記第２のランナーと直交している、請求項１に記載の方法。
【請求項３】
前記基板にわたって延在するストライプのように、前記ソース領域を形成することと、
該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように、前記ドレイン領域を形成することと
さらに含む、請求項１に記載の方法。
【請求項４】
前記第１のランナーおよび前記第２のランナーは、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、請求項１に記載の方法。
【請求項５】
半導体デバイスを作る方法であって、該方法は、
基板を提供することと、
該基板上に珪化物層を有するトランジスターを形成することと、
該トランジスターの上、かつ該トランジスターに接続される第１の相互接続層を形成することと、
該第１の相互接続層の上、かつ該第１の相互接続層に接続される導電層を形成することと、
該基板上にマスクを配置することであって、該マスクの開口部が該導電層上に整列されられている、ことと、
相互接続を形成するために、該開口部内に導電性材料を蒸着することと
を含む、方法。
【請求項６】
ソース領域と、隣接するドレイン領域とを有する前記トランジスターを形成することと、
該ソース領域および該ドレイン領域の上に前記珪化物層を形成することと
をさらに含む、請求項５に記載の方法。
【請求項７】
互いに対して平行である第１のランナーおよび第２のランナーを有する前記第１の相互接続層を形成することをさらに含む、請求項５に記載の方法。
【請求項８】
前記第１の相互接続層上に第２の相互接続層を形成することをさらに含み、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ前記第１のランナーおよび前記第２のランナーと直交している、請求項７に記載の方法。
【請求項９】
前記基板にわたって延在するストライプのように、前記ソース領域を形成することと、
該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように、前記ドレイン領域を形成することと
さらに含む、請求項６に記載の方法。
【請求項１０】
前記第１の相互接続層は、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、請求項５に記載の方法。
【請求項１１】
半導体デバイスであって、該半導体デバイスは、
ソース領域と、隣接するドレイン領域とを含む基板と、
該ソース領域および該ドレイン領域の上に配置されている珪化物層と、
該珪化物層上に形成されている第１の相互接続層であって、該第１の相互接続層は、該ソース領域に接続される第１のランナーと、該ドレイン領域に接続される第２のランナーとを含む、第１の相互接続層と、
該第１の相互接続層上に形成され、かつ該第１の相互接続層に電気的に接続される導電層と、
該導電層に電気的に接続される相互接続であって、該相互接続は、マスク開口部の体積によって決定される導電性材料の体積を有する、相互接続と
を含む、半導体デバイス。
【請求項１２】
前記第１のランナーおよび前記第２のランナーは、互いに対して平行であり、前記ソース領域および前記ドレイン領域と直交している、請求項１１に記載の半導体デバイス。
【請求項１３】
第２の相互接続層が、前記第１の相互接続層上に形成され、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ前記第１のランナーおよび前記第２のランナーと直交している、請求項１１に記載の半導体デバイス。
【請求項１４】
前記ソース領域は、前記基板にわたって延在するストライプのように形成され、
前記ドレイン領域は、該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように形成される、請求項１１に記載の半導体デバイス。
【請求項１５】
前記第１のランナーおよび前記第２のランナーは、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、請求項１１に記載の半導体デバイス。
【請求項１】
半導体デバイスを作る方法であって、該方法は、
ソース領域と、隣接するドレイン領域とを含む基板を提供することと、
該ソース領域および該ドレイン領域の上に珪化物層を形成することと、
該珪化物層上に第１の相互接続層を形成することであって、該第１の相互接続層は、該ソース領域に接続される第１のランナーと、該ドレイン領域に接続される第２のランナーとを含む、ことと、
該第１の相互接続層の上、かつ該第１の相互接続層に電気的に接続される導電層を形成することと、
該基板上にマスクを配置することであって、該マスクの開口部が該導電層上に整列されられている、ことと、
相互接続を形成するために、該開口部内に導電性材料を蒸着することと
を含む、方法。
【請求項２】
前記第１の相互接続層上に第２の相互接続層を形成することをさらに含み、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ前記第１のランナーおよび前記第２のランナーと直交している、請求項１に記載の方法。
【請求項３】
前記基板にわたって延在するストライプのように、前記ソース領域を形成することと、
該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように、前記ドレイン領域を形成することと
さらに含む、請求項１に記載の方法。
【請求項４】
前記第１のランナーおよび前記第２のランナーは、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、請求項１に記載の方法。
【請求項５】
半導体デバイスを作る方法であって、該方法は、
基板を提供することと、
該基板上に珪化物層を有するトランジスターを形成することと、
該トランジスターの上、かつ該トランジスターに接続される第１の相互接続層を形成することと、
該第１の相互接続層の上、かつ該第１の相互接続層に接続される導電層を形成することと、
該基板上にマスクを配置することであって、該マスクの開口部が該導電層上に整列されられている、ことと、
相互接続を形成するために、該開口部内に導電性材料を蒸着することと
を含む、方法。
【請求項６】
ソース領域と、隣接するドレイン領域とを有する前記トランジスターを形成することと、
該ソース領域および該ドレイン領域の上に前記珪化物層を形成することと
をさらに含む、請求項５に記載の方法。
【請求項７】
互いに対して平行である第１のランナーおよび第２のランナーを有する前記第１の相互接続層を形成することをさらに含む、請求項５に記載の方法。
【請求項８】
前記第１の相互接続層上に第２の相互接続層を形成することをさらに含み、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ前記第１のランナーおよび前記第２のランナーと直交している、請求項７に記載の方法。
【請求項９】
前記基板にわたって延在するストライプのように、前記ソース領域を形成することと、
該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように、前記ドレイン領域を形成することと
さらに含む、請求項６に記載の方法。
【請求項１０】
前記第１の相互接続層は、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、請求項５に記載の方法。
【請求項１１】
半導体デバイスであって、該半導体デバイスは、
ソース領域と、隣接するドレイン領域とを含む基板と、
該ソース領域および該ドレイン領域の上に配置されている珪化物層と、
該珪化物層上に形成されている第１の相互接続層であって、該第１の相互接続層は、該ソース領域に接続される第１のランナーと、該ドレイン領域に接続される第２のランナーとを含む、第１の相互接続層と、
該第１の相互接続層上に形成され、かつ該第１の相互接続層に電気的に接続される導電層と、
該導電層に電気的に接続される相互接続であって、該相互接続は、マスク開口部の体積によって決定される導電性材料の体積を有する、相互接続と
を含む、半導体デバイス。
【請求項１２】
前記第１のランナーおよび前記第２のランナーは、互いに対して平行であり、前記ソース領域および前記ドレイン領域と直交している、請求項１１に記載の半導体デバイス。
【請求項１３】
第２の相互接続層が、前記第１の相互接続層上に形成され、該第２の相互接続層は、第３のランナーおよび第４のランナーを有し、該第３のランナーおよび該第４のランナーは、互いに対して平行であり、かつ前記第１のランナーおよび前記第２のランナーと直交している、請求項１１に記載の半導体デバイス。
【請求項１４】
前記ソース領域は、前記基板にわたって延在するストライプのように形成され、
前記ドレイン領域は、該基板にわたって延在し、かつ該ソース領域に対して平行であるストライプのように形成される、請求項１１に記載の半導体デバイス。
【請求項１５】
前記第１のランナーおよび前記第２のランナーは、長方形、十字の形状（＋）、Ｌ形（Ｌ）、またはＴ形（Ｔ）である、請求項１１に記載の半導体デバイス。
【図１ａ】
【図１ｂ】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図４ｄ】
【図４ｅ】
【図４ｆ】
【図４ｇ】
【図４ｈ】
【図４ｉ】
【図４ｊ】
【図４ｋ】
【図４ｌ】
【図４ｍ】
【図４ｎ】
【図４ｏ】
【図４ｐ】
【図４ｑ】
【図４ｒ】
【図４ｓ】
【図４ｔ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図６ａ】
【図６ｂ】
【図６ｃ】
【図６ｄ】
【図６ｅ】
【図６ｆ】
【図６ｇ】
【図６ｈ】
【図６ｉ】
【図７ａ】
【図７ｂ】
【図７ｃ】
【図８】
【図９】
【図１０ａ】
【図１０ｂ】
【図１ｂ】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図４ｄ】
【図４ｅ】
【図４ｆ】
【図４ｇ】
【図４ｈ】
【図４ｉ】
【図４ｊ】
【図４ｋ】
【図４ｌ】
【図４ｍ】
【図４ｎ】
【図４ｏ】
【図４ｐ】
【図４ｑ】
【図４ｒ】
【図４ｓ】
【図４ｔ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図６ａ】
【図６ｂ】
【図６ｃ】
【図６ｄ】
【図６ｅ】
【図６ｆ】
【図６ｇ】
【図６ｈ】
【図６ｉ】
【図７ａ】
【図７ｂ】
【図７ｃ】
【図８】
【図９】
【図１０ａ】
【図１０ｂ】
【公開番号】特開２０１２−２５６８８５（Ｐ２０１２−２５６８８５Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１２１５１８（Ｐ２０１２−１２１５１８）
【出願日】平成２４年５月２９日（２０１２．５．２９）
【出願人】（５１１２０３５６９）グレート ウォール セミコンダクター コーポレイション (2)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年５月２９日（２０１２．５．２９）
【出願人】（５１１２０３５６９）グレート ウォール セミコンダクター コーポレイション (2)
【Ｆターム（参考）】
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