積層インダクタ素子の製造方法、および積層インダクタ素子
【課題】マザー基板からの個片化が容易であり、高品質な積層型インダクタ素子を形成できる積層型インダクタ素子の製造方法を提供する。
【解決手段】第１非磁性体層１２１、第１磁性体層１１１、第２非磁性体層１２２、第２磁性体層１１２、第３非磁性体層１２３の順で層状化されたマザー基板１００を形成する。マザー基板１００の第１非磁性体層１２１に個片化用の溝１４０を形成する。溝１４０が形成されたマザー基板１００を焼成する。焼成後のマザー基板１００における第３非磁性体層１２３側の面に、所定の押圧力でダイヤモンドスクライバー２００を接触させる。これにより、接触位置から略積層方向に沿ってクラック１５０が発生する。マザー基板１００に対して外部から曲げ応力を加えることで、クラック１５０と溝１４０とを結ぶようにマザー基板１００が割れ、マザー基板１００から複数の積層型インダクタ素子へ個片化される。
【解決手段】第１非磁性体層１２１、第１磁性体層１１１、第２非磁性体層１２２、第２磁性体層１１２、第３非磁性体層１２３の順で層状化されたマザー基板１００を形成する。マザー基板１００の第１非磁性体層１２１に個片化用の溝１４０を形成する。溝１４０が形成されたマザー基板１００を焼成する。焼成後のマザー基板１００における第３非磁性体層１２３側の面に、所定の押圧力でダイヤモンドスクライバー２００を接触させる。これにより、接触位置から略積層方向に沿ってクラック１５０が発生する。マザー基板１００に対して外部から曲げ応力を加えることで、クラック１５０と溝１４０とを結ぶようにマザー基板１００が割れ、マザー基板１００から複数の積層型インダクタ素子へ個片化される。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、磁性体を含む積層体内にコイル導体のパターンが形成された積層インダクタ素子の製造方法、および当該製造方法で製造される積層インダクタ素子に関するものである。
【背景技術】
【０００２】
従来、積層型チップ素子を製造する際には、最終的に複数の積層型チップ素子を配列されるマザー基板の状態で機能部となる積層部を形成する。そして、マザー基板を素子単位で分割することで、個別の積層型チップ素子を製造している。
【０００３】
磁性体を用いない積層セラミックコンデンサ等の従来の一般的な積層型チップ素子の場合、マザー基板から各積層型チップ素子を分割する際には、例えば特許文献１に示すように、マザー基板における分割すべき位置にブレイク用の溝を形成する。ブレイク用の溝は、マザー基板の表面から比較的浅く（表層付近だけ）形成されている。
【０００４】
このような誘電体を用いた積層型チップ素子とは別に、現在、インダクタンスの大きなパワーインダクタ用として、磁性体を含む積層体からなる積層型インダクタ素子が多く利用されている。
【０００５】
図１０は、特許文献１に示した積層型チップ素子の製造工程を、磁性体を含む積層型インダクタ素子に適用した場合の製造フローチャートである。この工法を、従来の工法とする。図１１は、特許文献１に示した積層型チップ素子の製造工程を、磁性体を含む積層型インダクタ素子に適用した場合の分割前の断面図である。
【０００６】
図１０に示すように、従来の工法では、まず第１非磁性体層１２１、第１磁性体層１１１，第２非磁性体層１２２、第２磁性体層１１２、および第３非磁性体層１２３をこの順で積層して、焼成前のマザー基板１００を形成する（Ｓ９０１）。第１磁性体層１１１、第２磁性体層１１２には、ペースト状の導体パターン１３０が形成されている。次に、マザー基板１００の第１非磁性体層１２１側の表面および第３非磁性体層１２３側の表面に、個片化用の溝１４０、１４１を形成する（Ｓ９０２）。この際、溝１４０、１４１は、第１非磁性体層１２１内および第３非磁性体層１２３内に止まる深さで形成されている。次に、マザー基板１００を焼成することで、磁性体および非磁性体の焼結と、導体パターンのメッキ処理を行う（Ｓ９０３）。これにより、図１１に示すような断面形状からなるマザー基板１００が形成される。溝１４１はＶ字状に形成されており、最後に、焼成後のマザー基板１００に作業者が手で負荷をかけることにより、溝１４１に沿ってマザー基板１００を個片に分割する（Ｓ９０４）。これにより、個片化された積層型インダクタ素子の筐体が完成する。そして、筐体の所定位置に外部電極を形成することで、積層型インダクタ素子が実現される。
【０００７】
図１２は、図１１で示した積層型インダクタ素子よりも厚みの厚い、磁性体を含む積層型インダクタ素子を製造する場合の分割前の断面図である。
【０００８】
厚みの厚い積層型インダクタ素子を製造する場合では、まず第１非磁性体層１２１、第１磁性体層１１１，第２非磁性体層１２２、第２磁性体層１１２、および第３非磁性体層１２３をこの順で積層して、焼成前のマザー基板１００を形成する。第１磁性体層１１１、第２磁性体層１１２には、導体パターン１３０が形成されている。次に、マザー基板１００の第１非磁性体層１２１側の表面のみに、個片化用の溝１４０を形成する。この際、溝１４０は、第１非磁性体層１２１内および第３非磁性体層１２３内に止まる深さで形成されている。次に、マザー基板１００の第３非磁性体層１２３側から、ＭＣ（マシニングセンター）やレーザスクライブ工法により、所定の深さまで個片化用のＶ字状の切り込み溝１６０を形成する。次に、マザー基板１００を焼成することで、磁性体および非磁性体の焼結と、導体パターンのメッキ処理を行う。これにより、図１２に示すような断面形状からなるマザー基板１００が形成される。最後に、焼成後のマザー基板１００に作業者が手で負荷をかけることにより、マザー基板１００を個片に分割する。この際、マザー基板１００は、溝１４０と切り込み溝１６０とを結ぶように分割される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−５７０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の工法を用いた場合、分割用のＶ字溝を表層付近にしか形成されていないようにすると、比較的厚みの薄い基板でないと分割できない。
【００１１】
比較的厚みの厚い基板を分割しようとすると、Ｖ字状の切り込み溝を磁性体層に達するまで入れなければ分割できないため、焼成時に導体パターンに含まれるＡｇ（銀）等が端面（切り込み溝１６０による切断面）に浮き出てしまう。このため、その後のメッキ処理においてメッキの析出・成長を行うことによって、層を跨る導体パターン同士が端面で短絡する等の不良が発生する可能性がある。
【００１２】
したがって、本発明の目的は、マザー基板からの個片化が容易であり、高品質な積層型インダクタ素子を形成できる積層型インダクタ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
この発明は、次の工程を含む積層型インダクタ素子の製造方法に関する。本願の製造方法では、磁性体シートを含む複数の絶縁性シートに対して導体パターンおよび内部配線パターンを形成する工程と、絶縁性シートおよび磁性体シートよりも線膨張係数の小さい非磁性体シートを用いて、非磁性体シートを備える第１非磁性体層、磁性体シートを備える第１磁性体層、非磁性体シートを備える第２非磁性体層、磁性体シートを備える第２磁性体層、および非磁性体シートを備える第３非磁性体層を順に積層し、導体パターンを接続することでインダクタを形成し、該インダクタ内蔵型の積層体を形成する工程と、を有する。この製造方法では、積層体は、複数のインダクタを含むマザー基板である。この製造方法では、マザー基板の第１非磁性体層の表面に、該第１非磁性体層内に収まる深さからなる溝を、複数のインダクタを区分する境界に沿って、焼成前に形成する工程を有する。この製造方法では、焼成後のマザー基板の第３非磁性体層の表面側から、境界に略沿って所定の押圧力でスクライブ手段を接触させ、部分的なクラックを形成する工程を有する。この製造方法では、クラック形成後のマザー基板に対して外部から応力を加えることにより、個片の積層型インダクタ素子に分割する工程を有する。
【００１４】
この製造方法では、マザー基板の焼成後に、第３非磁性体層内では留まらない部分的なクラックが形成される。これにより、マザー基板から複数の積層型インダクタ素子へ、容易に個片化することができる。また、焼成後にスクライブをすることで、導体パターンを構成する金属が焼成時に析出しない。
【００１５】
また、この発明の積層型インダクタ素子の製造方法における部分的なクラックを形成する工程は、クラックが第２非磁性体層に達する押圧力でスクライブ手段を接触させることが好ましい。
【００１６】
この製造方法では、具体的なスクライブ手段の押圧力について示している。非磁性体層は、磁性体層よりも線膨張係数が小さい。したがって、第２非磁性体層には、これを挟む第１磁性体層および第２磁性体層との線膨張係数の差によって、積層方向に直交する方向に沿った応力が加わった状態で焼結する。このため、積層方向に沿ったクラックは、第２非磁性体層を超えて進行しにくい。したがって、所定の押圧力範囲であれば、部分クラックは、第２非磁性体層に達したところでとまる。これにより、設定可能な押圧力の範囲が広くなり、製造条件を設定しやすく、押圧力のばらつきの影響を受け難い。
【００１７】
また、この発明の積層型インダクタ素子の製造方法における積層体を形成する工程では、第１磁性体層と第２非磁性体層との間に、磁性体シートを備える第３磁性体層、非磁性体シートを備える第４非磁性体層を、さらに積層することもできる。
【００１８】
このような製造方法を用いれば、押圧力が強すぎて、万が一、クラックが第２非磁性体層を貫いても、第４非磁性体層で止めることできる。
【００１９】
この発明の積層型インダクタ素子は、非磁性体を備える第１非磁性体層、磁性体を備える第１磁性体層、非磁性体を備える第２非磁性体層、磁性体を備える第２磁性体層、非磁性体を備える第３非磁性体層の順で積層された積層体を備え、該積層体の内部に導体パターンからなるインダクタが形成されており、積層方向に直交する端面の少なくとも一面は、第２非磁性体層の位置で積層方向に沿って屈曲していることを特徴としている。
【発明の効果】
【００２０】
この発明によれば、マザー基板から複数の積層型インダクタ素子へ容易に個片化することができる。また、高品質な積層型インダクタ素子を容易に形成することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る積層型インダクタ素子の製造工程を示すフローチャートである。
【図２】第１の実施形態に係る積層型インダクタ素子の製造工程別の模式断面図である。
【図３】クラックの形成概念を示すための模式断面図である。
【図４】本実施形態のマザー基板１００の構成を用いて押圧力を変化させた場合のクラックの進行を示す模式断面図である。
【図５】他の積層構成を用いて押圧力を変化させた場合のクラックの進行を示す模式断面図である。
【図６】個片化した積層型インダクタ素子１０の模式断面図である。
【図７】スクライブ位置と溝１４０の位置が一致しない場合のクラックの進行の仕方を説明する図である。
【図８】第２非磁性体層１２２の位置を変化させたマザー基板１００Ａの模式断面図である。
【図９】中間の非磁性体層を二層も受けたマザー基板１００Ｂの模式断面図である。
【図１０】特許文献１に示した積層型チップ素子の製造工程を、磁性体を含む積層型インダクタ素子に適用した場合の製造フローチャートである。
【図１１】特許文献１に示した積層型チップ素子の製造工程を、磁性体を含む積層型インダクタ素子に適用した場合の分割前の模式断面図である。
【図１２】図１１で示した積層型インダクタ素子よりも厚みの厚い、磁性体を含む積層型インダクタ素子を製造する場合の分割前の模式断面図である。
【発明を実施するための形態】
【００２２】
本発明の第１の実施形態に係る積層型インダクタ素子の製造方法、および積層型インダクタ素子について、図を参照して説明する。図１は、本発明の第１の実施形態に係る積層型インダクタ素子の製造工程を示すフローチャートである。図２は、第１の実施形態に係る積層型インダクタ素子の製造工程別の模式断面図である。図２（Ａ）は積層工程での断面図である。図２（Ｂ）は第１の溝を形成する工程での断面図である。図２（Ｃ）、図２（Ｄ）はダイヤモンドスクライブを用いて部分的なクラックを形成する工程の断面図であり、図２（Ｃ）はクラック形成前を示し、図２（Ｄ）はクラック形成状態を示す。図３は、クラックの形成概念を示すための模式断面図である。なお、図２、図３は、積層方向に平行な面を見た断面図である。
【００２３】
図１のフローに沿って、本発明の第１の実施形態に係る積層型インダクタ素子の製造方法を説明する。
【００２４】
第１非磁性体層１２１、第１磁性体層１１１、第２非磁性体層１２２、第２磁性体層１１２、および第３非磁性体層１２３の順で層状化された積層体からなるマザー基板１００を形成する（Ｓ１０１）。
【００２５】
第１磁性体層１１１、第２磁性体層１１２は、それぞれ複数の磁性体シートを積層してなる。磁性体シートは、例えば、ニッケル、亜鉛、および銅を含むフェライトとセラミック材料とを主成分とする硬化されていないシートである。所定の磁性体シートには、Ａｇ等の導電性材料からなる導体パターン１３０が形成されている。導体パターン１３０は、積層型インダクタ素子として形成された状態で、積層方向を軸方向とするヘリカル状のコイル（インダクタ）が形成されるような形状で形成されている。また、所定の磁性体シートには、導体パターン１３０と同様に、Ａｇ等の導電性材料からなる引き回し導体パターン（図示せず）が形成されている。
【００２６】
第１非磁性体層１２１、第２非磁性体層１２２、および第３非磁性体層１２３は、非磁性体シートを積層することで実現される。非磁性体シートは、例えば、鉄、亜鉛、および銅を含むフェライトとセラミック材料とを主成分とするものである。非磁性体シートは、磁性体シートよりも線膨張係数が小さくなる組成で形成されている。
【００２７】
なお、第１、第２磁性体層１１１，１１２の厚み、第１、第２、第３非磁性体層１２１，１２２，１２３の厚みは、積層型インダクタ素子として所望する特性が得られるように、適宜設定されている。
【００２８】
また、本工程では、第１非磁性体層１２１、第１磁性体層１１１、第２非磁性体層１２２、第２磁性体層１１２、および第３非磁性体層１２３をそれぞれ個別に形成した後に、これらを積層するのではなく、非磁性体シートおよび磁性体シートを順次積層して、第１非磁性体層１２１、第１磁性体層１１１、第２非磁性体層１２２、第２磁性体層１１２、および第３非磁性体層１２３からなる層構造を実現している。
【００２９】
これにより、図２（Ａ）に示すような焼成前のマザー基板１００が形成される。すなわち、積層方向の一方端に第１非磁性体層１２１があり、他方端に第３非磁性体層１２３があるマザー基板１００が形成される。積層方向の第１非磁性体層１２１と第３非磁性体層１２３との間には、第１磁性体層１１１と第２磁性体層１１２とがあり、第１磁性体層１１１と第２磁性体層１１２との間には第２非磁性体層１２２がある。
【００３０】
次に、マザー基板１００の第１非磁性体層１２１に個片化用の溝１４０を形成する（Ｓ１０２）。溝１４０は、最終的に複数のインダクタ素子となる領域を区分する境界に沿って形成されている。溝１４０は、図２（Ｂ）に示すように、第１非磁性体層１２１内で収まる深さで形成されている。
【００３１】
次に、溝１４０が形成されたマザー基板１００を所定の温度プロファイルによって焼成し、磁性体シートおよび非磁性体シートを焼結するとともに、導体パターン１３０のメッキ処理を行う（Ｓ１０３）。
【００３２】
次に、図２（Ｃ）に示すように、焼成後のマザー基板１００における第３非磁性体層１２３側の面に、所定の押圧力でダイヤモンドスクライバー２００を接触させる。この際、ダイヤモンドスクライバー２００は、第１非磁性体層１１１に形成した溝１４０と対向する位置に接触させる。これにより、図２（Ｄ）に示すように、接触位置から略積層方向に沿ってクラック１５０が発生する（Ｓ１０４）。このダイヤモンドスクライバー２００が本発明の「スクライブ手段」に相当する。なお、このようなクラックを発生できる工法であれば、ダイヤモンドスクライバー２００に限ることなく、他の工法を利用してもよい。
【００３３】
次に、マザー基板１００に対して外部から曲げ応力を加えることで、クラック１５０と溝１４０とを結ぶようにマザー基板１００が割れる。これにより、マザー基板１００は、複数の積層型インダクタ素子に個片化される（Ｓ１０５）。
【００３４】
ところで、上述のように、押圧力は、所定の押圧力範囲に設定されている。この押圧力範囲の下限値は、クラック１５０が第３非磁性体層１２３を少なくとも貫通する程度（破断強度以上）とする。また、この押圧力範囲は、非磁性体層１２３の物性、ダイヤモンドスクライバー２００の形状等から予め推定することができ、予め実験等で確認することもできる。
【００３５】
このように、ダイヤモンドスクライバー２００の接触によってマザー基板１００に発生したクラック１５０は、第２磁性体層１１２を貫通して第２非磁性体層１２２で止まる。これは、次の理由によるものである。
【００３６】
磁性体シートと非磁性体シートとの間には、上述のように線膨張係数の差がある。したがって、第２非磁性体層１２２は、当該層を挟む第１磁性体層１１１および第２磁性体層１１２よりも線膨張係数が小さくなる。したがって、マザー基板１００の焼成後には、図３に示すように、第２磁性体層１１２と第２非磁性体層１２２との境界面付近では、第２非磁性体層１２２は、積層方向に直交する方向に沿った引っ張り応力（図３の黒矢印５００参照）を受ける。したがって、第２非磁性体層１２２は、積層方向に沿って進行するクラックに対して強くなり、クラック１５０は、第２非磁性体層１２２の第２磁性体層１１２側の表面までしか進行しない。
【００３７】
図４は、本実施形態のマザー基板１００の構成を用いて押圧力を変化させた場合のクラックの進行を示す模式断面図である。図４（Ａ）は押圧力Ｐ１でダイヤモンドスクライブを行った場合、図４（Ｂ）は押圧力Ｐ２でダイヤモンドスクライブを行った場合、図４（Ｃ）は押圧力Ｐ３でダイヤモンドスクライブを行った場合、図４（Ｄ）は押圧力Ｐ４でダイヤモンドスクライブを行った場合を示す。押圧力Ｐ１，Ｐ２，Ｐ３，Ｐ４は、Ｐ１＜Ｐ２＜Ｐ３＜Ｐ４の関係である。
【００３８】
押圧力Ｐ１は低い押圧力であり、クラック１５０Ｐ１は第３非磁性体層１２３を貫通しない。
【００３９】
押圧力Ｐ２は押圧力Ｐ１よりも高く、第３非磁性体層１２３の積層方向の破断強度の上限値よりも高い。この場合、クラック１５０Ｐ２は第３非磁性体層１２３を貫通し、第２磁性体層１１２に達する。第２磁性体層１１２は、焼結時の応力によって、積層方向にクラックが入りやすい。したがって、押圧力Ｐ２により、第２磁性体層１１２に達したクラック１５０Ｐ２は第２磁性体層１１２を貫通し、第２非磁性体層１２２の表面まで達する。
【００４０】
押圧力Ｐ３は押圧力Ｐ２よりも高い。しかしながら、上述のように、第２非磁性体層１２２は、積層方向のクラックに強いため、積層方向の破断強度の上限値となる押圧力Ｐ３までは、第２非磁性体層１２２内にクラックが進行しない。したがって、押圧力Ｐ３によるクラック１５０Ｐ３は、第２非磁性体層１２２の表面に留まり、第２非磁性体層１２２内まで進行しない。
【００４１】
押圧力Ｐ４は押圧力Ｐ３よりも高い。そして、この押圧力Ｐ４は、第２非磁性体層２１２の積層方向の破断強度の上限値よりも高い。この場合、クラック１５０Ｐ４は第２非磁性体層１２２を貫通し、第１磁性体層１１１に達する。第１磁性体層１１１は、焼結時の応力によって、積層方向にクラックが入りやすい。したがって、押圧力Ｐ４により、第１磁性体層１１１に達したクラック１５０Ｐ４は第１磁性体層１１１を貫通し、第１非磁性体層１２１の表面まで達する。
【００４２】
このように、本実施形態の積層構造であれば、押圧力Ｐ２から押圧力Ｐ３までの押圧力範囲に設定することで、クラックの進行を、マザー基板１００（積層体）の中間の第２非磁性体層１２２までにすることができる。すなわち、第３非磁性体層１２３の破断強度を超える押圧力以上であって、第２非磁性体層１２２の破断強度と第３非磁性体層１２３の破断強度とを合わせた破断強度、より正確には第２非磁性体層１２２の破断強度と第２磁性体層１１２の破断強度と第３非磁性体層１２３の破断強度とをあわせた破断強度未満とすればよい。
【００４３】
このような押圧力範囲は、第２非磁性体層１２２が上述のように積層方向に沿ったクラックに対して強いため、広い押圧力範囲に設定することができる。これにより、押圧力の設定範囲を広く取ることができ、押圧力の設定が容易になる。また、この押圧力範囲であれば、クラックを第２非磁性体層１２２までとすることができ、所望とする深さのクラックを安定して形成することができる。
【００４４】
しかしながら、本願発明の構成を用いない場合には、本願発明のように積層方向の途中でクラックの進行を留めることは容易ではない。言い換えれば、積層方向の途中の所望とする位置まで安定してクラックを形成することができない。図５は、他の積層構成を用いて押圧力を変化させた場合のクラックの進行を示す模式断面図である。図５（Ａ）〜図５（Ｄ）は磁性体層１１１Ｘの積層方向の両面にそれぞれ第１非磁性体層１２１、第３非磁性体層１２３が形成されたマザー基板１００Ｘの場合を示す。すなわち、本発明の構成に対して、積層方向の中間の非磁性体層が無い場合を示す。図５（Ｅ）〜図５（Ｈ）は磁性体層１１１Ｙのみから形成されたマザー基板１００Ｙの場合を示す。すなわち、本発明の構成に対して、非磁性体層が無い場合を示す。
【００４５】
図５（Ａ）〜図５（Ｄ）に示すように、中間の非磁性体層が無い場合、第３非磁性体層１２３を貫通する押圧力Ｐ２，Ｐ３，Ｐ４であれば、いずれの場合でも、クラック１５０Ｐ２，１５０Ｐ３，１５０Ｐ４は、磁性体層１１１Ｘを貫通し、第１非磁性体層１２１まで到達してしまう。すなわち、押圧力Ｐ２以上であれば、略分割された状態となってしまう。この場合、クラックの進行方向が不安定になり、きれいな断面が形成できない可能性が高くなる。
【００４６】
図５（Ｅ）〜図５（Ｈ）に示すように、非磁性体層が無い場合、押圧力Ｐ１，Ｐ２，Ｐ３，Ｐ４に応じてクラック１５０Ｐ１，１５０Ｐ２，１５０Ｐ３，１５０Ｐ４の進行距離は長くなる。しかしながら、磁性体層は積層方向へのクラックに対する強度が高くないため、押圧力とクラックの進行距離とを正確に一致させることができない。すなわち、所望とする深さのクラックを安定して形成することが容易ではない。
【００４７】
このように製造した積層型インダクタ素子は、図６は、個片化した積層型インダクタ素子１０の模式断面図である。図６に示すように、本実施形態の製造方法を用いれば、積層型インダクタ素子１０の側面、すなわち上述の方法で分割した面は、第３非磁性体層１２３、第２磁性体層１１２、および第２非磁性体層１２２に亘る間の壁面１６２が、クラック１５０によって形成される。また、第２非磁性体層１２２、第１磁性体層１１１、および第１非磁性体層１２１に亘る間の壁面１６１が、外部から曲げ応力による分割工程によって形成される。これらは、外部からの応力によって割れるものであり、フェライトの粒子間の結合が分離されて生じる割れである。したがって、ダイヤモンドスクライブによって粒界を無視して強制的に切断する工法よりも、分割面はあれにくく、表面の形状、品質も良好となる。したがって、きれいに分割された面となり、外形形状も品質も良好な積層型インダクタ素子となる。
【００４８】
また、ダイヤモンドスクライバー２００によってクラック１５０を発生させる工程を、マザー基板１００の焼成後に行うことで、従来の第２の工法のように、導体パターンに含まれるＡｇ（銀）等が端面に浮き出すことがない。これにより、異なる層に形成された導体パターン間の不要な短絡を防止できる。
【００４９】
また、クラック１５０が積層方向の中間位置まで進行していることで、分割工程において、マザー基板１００を容易に分割することができる。外部からの曲げ応力によって予期しない形状で分割されることを抑制することができる。
【００５０】
なお、製造ばらつきにより、ダイヤモンドスクライバー２００を第３非磁性体層１２３の表面に接触させる位置（スクライブ位置）と、溝１４０の位置とが、マザー基板１００を平面視して（積層方向に沿って見て）、一致しない場合がある。図７（Ａ），（Ｂ）は、スクライブ位置と溝１４０の位置が一致しない場合のクラックの進行の仕方を説明する図である。図７（Ａ），（Ｂ）に示すように、第３非磁性体層１２３、第２磁性体層１１２に生じるクラック１５１，１５３は、スクライブ位置から積層方向に沿って略真っ直ぐに進行する。このため、クラック１５１，１５３の第２非磁性体層１２２側の端点の位置は、マザー基板１００を平面視して（積層方向に沿って見て）、溝１４０の位置と一致しない。
【００５１】
このような状態でマザー基板１００を分割すると、分割によるクラック１５２は、クラック１５１の第２非磁性体層１２２側の端点から、溝１４０に向かって進行する。同様に、分割によるクラック１５４は、クラック１５３の第２非磁性体層１２２側の端点から、溝１４０に向かって進行する。すなわち、積層型インダクタ素子の端面（分割面）は、第２非磁性体層１２２を境界にして屈曲する構造となる。しかしながら、本発明の製造方法を用いることで、フェライトの粒界は破壊されないので、きれいな断面を得ることできる。このように、第２非磁性体層１２２を境界に端面が屈曲する形状は、上述の製造方法を用いることで特徴的に現れるものであり、逆に第２非磁性体層１２２を境界に端面が屈曲する積層型インダクタ素子であれば、上述の製造方法で製造したものと推定でき、上述の製造方法で得られる積層型インダクタ素子としての利点を有することができる。
【００５２】
上述の説明では、第２非磁性体層１２２が積層方向の略中央にある場合を示した。しかしながら、第２非磁性体層１２２の位置は、必要とするクラックの深さに応じて適宜設定すればよい。図８は、第２非磁性体層１２２の位置を変化させたマザー基板１００Ａの模式断面図である。マザー基板１００Ａは、上述のマザー基板１００に対して第１磁性体層１１１Ａが厚く、第２磁性体層１１２Ａが薄くなっている。このような構成では、上述のようにダイヤモンドスクライバー２００の押圧力を第２、第３非磁性体層１２２，１２３の破断強度に応じて設定することで、クラック１５０Ａを、マザー基板１００のクラック１５０よりも浅くすることができる。すなわち、積層方向の中間にある非磁性体層の位置を変化させることで、ダイヤモンドスクライバー２００によるクラックの深さを可変することができる。なお、このように積層方向の中間にある非磁性体層の位置を変化させたとしても、積層型インダクタ素子の電気的特性には殆ど変化がないことは、発明者によって実験的確認している。
【００５３】
これにより、積層型インダクタ素子としての特性を変化させることなく、マザー基板の厚みに応じた適正な位置（分割しやすく、きれいに個片化できる位置）までクラックを進行させるようにすることができる。
【００５４】
また、上述の説明では、中間の非磁性体層を一層だけ設けた場合を示したが、二層以上設けてもよい。図９は中間の非磁性体層を二層も受けたマザー基板１００Ｂの模式断面図である。
【００５５】
マザー基板１００Ｂは、第１非磁性体層１２１、第１磁性体層１１１Ｂ、第４非磁性体層１２２Ｂ２、第３磁性体層１１３Ｂ、第２非磁性体層１２２Ｂ１、第２磁性体層１１２Ｂ、第３非磁性体層１２３の順に積層された積層体からなる。第１磁性体層１１１Ｂ、第２磁性体層１１２Ｂ、第３磁性体層１１３Ｂには、インダクタとなる導体パターンが形成されている。
【００５６】
この状態において、ダイヤモンドスクライバー２００の押圧力を第２非磁性体層１２２Ｂ１に到達する程度に設定する。この場合、殆どのクラックは、図９のクラック１５０Ｂ１に示すように、第２非磁性体層１２２Ｂ１の表面で進行が停止する。ここで、例えば、製造ばらつき等によって押圧力が強くなった場合に、図９のクラック１５０Ｂ２に示すように、第２非磁性体層１２２Ｂ１を貫通することがある。しかしながら、第３非磁性体層１２２Ｂ２を設けておくことで、クラック１５０Ｂ２の進行を第３非磁性体層１２２Ｂ２の表面で停止させることができる。すなわち、所定の押圧力範囲であれば、クラックが積層方向の全長に亘って進行することを防止できる。
【００５７】
これにより、より確実にクラックの進行を積層方向の中間位置までにすることができる。
【符号の説明】
【００５８】
１０：積層型インダクタ素子、
１００，１００Ａ，１００Ｂ：マザー基板、
１１１，１１１Ａ，１１１Ｂ：第１磁性体層、
１１２，１１２Ａ，１１２Ｂ：第２磁性体層、
１１３Ｂ：第３磁性体層、
１２１：第１非磁性体層、
１２２，１２２Ｂ１：第２非磁性体層、
１２３：第３非磁性体層、
１２２Ｂ２：第４非磁性体層、
１３０：導体パターン、
１４０，１４１：溝、
１５０，１５０Ａ，１５０Ｂ１，１５０Ｂ２，１５１，１５２，１５３，１５４：クラック、
１６０：切り込み溝、
２００：ダイヤモンドスクライバー
【技術分野】
【０００１】
この発明は、磁性体を含む積層体内にコイル導体のパターンが形成された積層インダクタ素子の製造方法、および当該製造方法で製造される積層インダクタ素子に関するものである。
【背景技術】
【０００２】
従来、積層型チップ素子を製造する際には、最終的に複数の積層型チップ素子を配列されるマザー基板の状態で機能部となる積層部を形成する。そして、マザー基板を素子単位で分割することで、個別の積層型チップ素子を製造している。
【０００３】
磁性体を用いない積層セラミックコンデンサ等の従来の一般的な積層型チップ素子の場合、マザー基板から各積層型チップ素子を分割する際には、例えば特許文献１に示すように、マザー基板における分割すべき位置にブレイク用の溝を形成する。ブレイク用の溝は、マザー基板の表面から比較的浅く（表層付近だけ）形成されている。
【０００４】
このような誘電体を用いた積層型チップ素子とは別に、現在、インダクタンスの大きなパワーインダクタ用として、磁性体を含む積層体からなる積層型インダクタ素子が多く利用されている。
【０００５】
図１０は、特許文献１に示した積層型チップ素子の製造工程を、磁性体を含む積層型インダクタ素子に適用した場合の製造フローチャートである。この工法を、従来の工法とする。図１１は、特許文献１に示した積層型チップ素子の製造工程を、磁性体を含む積層型インダクタ素子に適用した場合の分割前の断面図である。
【０００６】
図１０に示すように、従来の工法では、まず第１非磁性体層１２１、第１磁性体層１１１，第２非磁性体層１２２、第２磁性体層１１２、および第３非磁性体層１２３をこの順で積層して、焼成前のマザー基板１００を形成する（Ｓ９０１）。第１磁性体層１１１、第２磁性体層１１２には、ペースト状の導体パターン１３０が形成されている。次に、マザー基板１００の第１非磁性体層１２１側の表面および第３非磁性体層１２３側の表面に、個片化用の溝１４０、１４１を形成する（Ｓ９０２）。この際、溝１４０、１４１は、第１非磁性体層１２１内および第３非磁性体層１２３内に止まる深さで形成されている。次に、マザー基板１００を焼成することで、磁性体および非磁性体の焼結と、導体パターンのメッキ処理を行う（Ｓ９０３）。これにより、図１１に示すような断面形状からなるマザー基板１００が形成される。溝１４１はＶ字状に形成されており、最後に、焼成後のマザー基板１００に作業者が手で負荷をかけることにより、溝１４１に沿ってマザー基板１００を個片に分割する（Ｓ９０４）。これにより、個片化された積層型インダクタ素子の筐体が完成する。そして、筐体の所定位置に外部電極を形成することで、積層型インダクタ素子が実現される。
【０００７】
図１２は、図１１で示した積層型インダクタ素子よりも厚みの厚い、磁性体を含む積層型インダクタ素子を製造する場合の分割前の断面図である。
【０００８】
厚みの厚い積層型インダクタ素子を製造する場合では、まず第１非磁性体層１２１、第１磁性体層１１１，第２非磁性体層１２２、第２磁性体層１１２、および第３非磁性体層１２３をこの順で積層して、焼成前のマザー基板１００を形成する。第１磁性体層１１１、第２磁性体層１１２には、導体パターン１３０が形成されている。次に、マザー基板１００の第１非磁性体層１２１側の表面のみに、個片化用の溝１４０を形成する。この際、溝１４０は、第１非磁性体層１２１内および第３非磁性体層１２３内に止まる深さで形成されている。次に、マザー基板１００の第３非磁性体層１２３側から、ＭＣ（マシニングセンター）やレーザスクライブ工法により、所定の深さまで個片化用のＶ字状の切り込み溝１６０を形成する。次に、マザー基板１００を焼成することで、磁性体および非磁性体の焼結と、導体パターンのメッキ処理を行う。これにより、図１２に示すような断面形状からなるマザー基板１００が形成される。最後に、焼成後のマザー基板１００に作業者が手で負荷をかけることにより、マザー基板１００を個片に分割する。この際、マザー基板１００は、溝１４０と切り込み溝１６０とを結ぶように分割される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−５７０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の工法を用いた場合、分割用のＶ字溝を表層付近にしか形成されていないようにすると、比較的厚みの薄い基板でないと分割できない。
【００１１】
比較的厚みの厚い基板を分割しようとすると、Ｖ字状の切り込み溝を磁性体層に達するまで入れなければ分割できないため、焼成時に導体パターンに含まれるＡｇ（銀）等が端面（切り込み溝１６０による切断面）に浮き出てしまう。このため、その後のメッキ処理においてメッキの析出・成長を行うことによって、層を跨る導体パターン同士が端面で短絡する等の不良が発生する可能性がある。
【００１２】
したがって、本発明の目的は、マザー基板からの個片化が容易であり、高品質な積層型インダクタ素子を形成できる積層型インダクタ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
この発明は、次の工程を含む積層型インダクタ素子の製造方法に関する。本願の製造方法では、磁性体シートを含む複数の絶縁性シートに対して導体パターンおよび内部配線パターンを形成する工程と、絶縁性シートおよび磁性体シートよりも線膨張係数の小さい非磁性体シートを用いて、非磁性体シートを備える第１非磁性体層、磁性体シートを備える第１磁性体層、非磁性体シートを備える第２非磁性体層、磁性体シートを備える第２磁性体層、および非磁性体シートを備える第３非磁性体層を順に積層し、導体パターンを接続することでインダクタを形成し、該インダクタ内蔵型の積層体を形成する工程と、を有する。この製造方法では、積層体は、複数のインダクタを含むマザー基板である。この製造方法では、マザー基板の第１非磁性体層の表面に、該第１非磁性体層内に収まる深さからなる溝を、複数のインダクタを区分する境界に沿って、焼成前に形成する工程を有する。この製造方法では、焼成後のマザー基板の第３非磁性体層の表面側から、境界に略沿って所定の押圧力でスクライブ手段を接触させ、部分的なクラックを形成する工程を有する。この製造方法では、クラック形成後のマザー基板に対して外部から応力を加えることにより、個片の積層型インダクタ素子に分割する工程を有する。
【００１４】
この製造方法では、マザー基板の焼成後に、第３非磁性体層内では留まらない部分的なクラックが形成される。これにより、マザー基板から複数の積層型インダクタ素子へ、容易に個片化することができる。また、焼成後にスクライブをすることで、導体パターンを構成する金属が焼成時に析出しない。
【００１５】
また、この発明の積層型インダクタ素子の製造方法における部分的なクラックを形成する工程は、クラックが第２非磁性体層に達する押圧力でスクライブ手段を接触させることが好ましい。
【００１６】
この製造方法では、具体的なスクライブ手段の押圧力について示している。非磁性体層は、磁性体層よりも線膨張係数が小さい。したがって、第２非磁性体層には、これを挟む第１磁性体層および第２磁性体層との線膨張係数の差によって、積層方向に直交する方向に沿った応力が加わった状態で焼結する。このため、積層方向に沿ったクラックは、第２非磁性体層を超えて進行しにくい。したがって、所定の押圧力範囲であれば、部分クラックは、第２非磁性体層に達したところでとまる。これにより、設定可能な押圧力の範囲が広くなり、製造条件を設定しやすく、押圧力のばらつきの影響を受け難い。
【００１７】
また、この発明の積層型インダクタ素子の製造方法における積層体を形成する工程では、第１磁性体層と第２非磁性体層との間に、磁性体シートを備える第３磁性体層、非磁性体シートを備える第４非磁性体層を、さらに積層することもできる。
【００１８】
このような製造方法を用いれば、押圧力が強すぎて、万が一、クラックが第２非磁性体層を貫いても、第４非磁性体層で止めることできる。
【００１９】
この発明の積層型インダクタ素子は、非磁性体を備える第１非磁性体層、磁性体を備える第１磁性体層、非磁性体を備える第２非磁性体層、磁性体を備える第２磁性体層、非磁性体を備える第３非磁性体層の順で積層された積層体を備え、該積層体の内部に導体パターンからなるインダクタが形成されており、積層方向に直交する端面の少なくとも一面は、第２非磁性体層の位置で積層方向に沿って屈曲していることを特徴としている。
【発明の効果】
【００２０】
この発明によれば、マザー基板から複数の積層型インダクタ素子へ容易に個片化することができる。また、高品質な積層型インダクタ素子を容易に形成することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る積層型インダクタ素子の製造工程を示すフローチャートである。
【図２】第１の実施形態に係る積層型インダクタ素子の製造工程別の模式断面図である。
【図３】クラックの形成概念を示すための模式断面図である。
【図４】本実施形態のマザー基板１００の構成を用いて押圧力を変化させた場合のクラックの進行を示す模式断面図である。
【図５】他の積層構成を用いて押圧力を変化させた場合のクラックの進行を示す模式断面図である。
【図６】個片化した積層型インダクタ素子１０の模式断面図である。
【図７】スクライブ位置と溝１４０の位置が一致しない場合のクラックの進行の仕方を説明する図である。
【図８】第２非磁性体層１２２の位置を変化させたマザー基板１００Ａの模式断面図である。
【図９】中間の非磁性体層を二層も受けたマザー基板１００Ｂの模式断面図である。
【図１０】特許文献１に示した積層型チップ素子の製造工程を、磁性体を含む積層型インダクタ素子に適用した場合の製造フローチャートである。
【図１１】特許文献１に示した積層型チップ素子の製造工程を、磁性体を含む積層型インダクタ素子に適用した場合の分割前の模式断面図である。
【図１２】図１１で示した積層型インダクタ素子よりも厚みの厚い、磁性体を含む積層型インダクタ素子を製造する場合の分割前の模式断面図である。
【発明を実施するための形態】
【００２２】
本発明の第１の実施形態に係る積層型インダクタ素子の製造方法、および積層型インダクタ素子について、図を参照して説明する。図１は、本発明の第１の実施形態に係る積層型インダクタ素子の製造工程を示すフローチャートである。図２は、第１の実施形態に係る積層型インダクタ素子の製造工程別の模式断面図である。図２（Ａ）は積層工程での断面図である。図２（Ｂ）は第１の溝を形成する工程での断面図である。図２（Ｃ）、図２（Ｄ）はダイヤモンドスクライブを用いて部分的なクラックを形成する工程の断面図であり、図２（Ｃ）はクラック形成前を示し、図２（Ｄ）はクラック形成状態を示す。図３は、クラックの形成概念を示すための模式断面図である。なお、図２、図３は、積層方向に平行な面を見た断面図である。
【００２３】
図１のフローに沿って、本発明の第１の実施形態に係る積層型インダクタ素子の製造方法を説明する。
【００２４】
第１非磁性体層１２１、第１磁性体層１１１、第２非磁性体層１２２、第２磁性体層１１２、および第３非磁性体層１２３の順で層状化された積層体からなるマザー基板１００を形成する（Ｓ１０１）。
【００２５】
第１磁性体層１１１、第２磁性体層１１２は、それぞれ複数の磁性体シートを積層してなる。磁性体シートは、例えば、ニッケル、亜鉛、および銅を含むフェライトとセラミック材料とを主成分とする硬化されていないシートである。所定の磁性体シートには、Ａｇ等の導電性材料からなる導体パターン１３０が形成されている。導体パターン１３０は、積層型インダクタ素子として形成された状態で、積層方向を軸方向とするヘリカル状のコイル（インダクタ）が形成されるような形状で形成されている。また、所定の磁性体シートには、導体パターン１３０と同様に、Ａｇ等の導電性材料からなる引き回し導体パターン（図示せず）が形成されている。
【００２６】
第１非磁性体層１２１、第２非磁性体層１２２、および第３非磁性体層１２３は、非磁性体シートを積層することで実現される。非磁性体シートは、例えば、鉄、亜鉛、および銅を含むフェライトとセラミック材料とを主成分とするものである。非磁性体シートは、磁性体シートよりも線膨張係数が小さくなる組成で形成されている。
【００２７】
なお、第１、第２磁性体層１１１，１１２の厚み、第１、第２、第３非磁性体層１２１，１２２，１２３の厚みは、積層型インダクタ素子として所望する特性が得られるように、適宜設定されている。
【００２８】
また、本工程では、第１非磁性体層１２１、第１磁性体層１１１、第２非磁性体層１２２、第２磁性体層１１２、および第３非磁性体層１２３をそれぞれ個別に形成した後に、これらを積層するのではなく、非磁性体シートおよび磁性体シートを順次積層して、第１非磁性体層１２１、第１磁性体層１１１、第２非磁性体層１２２、第２磁性体層１１２、および第３非磁性体層１２３からなる層構造を実現している。
【００２９】
これにより、図２（Ａ）に示すような焼成前のマザー基板１００が形成される。すなわち、積層方向の一方端に第１非磁性体層１２１があり、他方端に第３非磁性体層１２３があるマザー基板１００が形成される。積層方向の第１非磁性体層１２１と第３非磁性体層１２３との間には、第１磁性体層１１１と第２磁性体層１１２とがあり、第１磁性体層１１１と第２磁性体層１１２との間には第２非磁性体層１２２がある。
【００３０】
次に、マザー基板１００の第１非磁性体層１２１に個片化用の溝１４０を形成する（Ｓ１０２）。溝１４０は、最終的に複数のインダクタ素子となる領域を区分する境界に沿って形成されている。溝１４０は、図２（Ｂ）に示すように、第１非磁性体層１２１内で収まる深さで形成されている。
【００３１】
次に、溝１４０が形成されたマザー基板１００を所定の温度プロファイルによって焼成し、磁性体シートおよび非磁性体シートを焼結するとともに、導体パターン１３０のメッキ処理を行う（Ｓ１０３）。
【００３２】
次に、図２（Ｃ）に示すように、焼成後のマザー基板１００における第３非磁性体層１２３側の面に、所定の押圧力でダイヤモンドスクライバー２００を接触させる。この際、ダイヤモンドスクライバー２００は、第１非磁性体層１１１に形成した溝１４０と対向する位置に接触させる。これにより、図２（Ｄ）に示すように、接触位置から略積層方向に沿ってクラック１５０が発生する（Ｓ１０４）。このダイヤモンドスクライバー２００が本発明の「スクライブ手段」に相当する。なお、このようなクラックを発生できる工法であれば、ダイヤモンドスクライバー２００に限ることなく、他の工法を利用してもよい。
【００３３】
次に、マザー基板１００に対して外部から曲げ応力を加えることで、クラック１５０と溝１４０とを結ぶようにマザー基板１００が割れる。これにより、マザー基板１００は、複数の積層型インダクタ素子に個片化される（Ｓ１０５）。
【００３４】
ところで、上述のように、押圧力は、所定の押圧力範囲に設定されている。この押圧力範囲の下限値は、クラック１５０が第３非磁性体層１２３を少なくとも貫通する程度（破断強度以上）とする。また、この押圧力範囲は、非磁性体層１２３の物性、ダイヤモンドスクライバー２００の形状等から予め推定することができ、予め実験等で確認することもできる。
【００３５】
このように、ダイヤモンドスクライバー２００の接触によってマザー基板１００に発生したクラック１５０は、第２磁性体層１１２を貫通して第２非磁性体層１２２で止まる。これは、次の理由によるものである。
【００３６】
磁性体シートと非磁性体シートとの間には、上述のように線膨張係数の差がある。したがって、第２非磁性体層１２２は、当該層を挟む第１磁性体層１１１および第２磁性体層１１２よりも線膨張係数が小さくなる。したがって、マザー基板１００の焼成後には、図３に示すように、第２磁性体層１１２と第２非磁性体層１２２との境界面付近では、第２非磁性体層１２２は、積層方向に直交する方向に沿った引っ張り応力（図３の黒矢印５００参照）を受ける。したがって、第２非磁性体層１２２は、積層方向に沿って進行するクラックに対して強くなり、クラック１５０は、第２非磁性体層１２２の第２磁性体層１１２側の表面までしか進行しない。
【００３７】
図４は、本実施形態のマザー基板１００の構成を用いて押圧力を変化させた場合のクラックの進行を示す模式断面図である。図４（Ａ）は押圧力Ｐ１でダイヤモンドスクライブを行った場合、図４（Ｂ）は押圧力Ｐ２でダイヤモンドスクライブを行った場合、図４（Ｃ）は押圧力Ｐ３でダイヤモンドスクライブを行った場合、図４（Ｄ）は押圧力Ｐ４でダイヤモンドスクライブを行った場合を示す。押圧力Ｐ１，Ｐ２，Ｐ３，Ｐ４は、Ｐ１＜Ｐ２＜Ｐ３＜Ｐ４の関係である。
【００３８】
押圧力Ｐ１は低い押圧力であり、クラック１５０Ｐ１は第３非磁性体層１２３を貫通しない。
【００３９】
押圧力Ｐ２は押圧力Ｐ１よりも高く、第３非磁性体層１２３の積層方向の破断強度の上限値よりも高い。この場合、クラック１５０Ｐ２は第３非磁性体層１２３を貫通し、第２磁性体層１１２に達する。第２磁性体層１１２は、焼結時の応力によって、積層方向にクラックが入りやすい。したがって、押圧力Ｐ２により、第２磁性体層１１２に達したクラック１５０Ｐ２は第２磁性体層１１２を貫通し、第２非磁性体層１２２の表面まで達する。
【００４０】
押圧力Ｐ３は押圧力Ｐ２よりも高い。しかしながら、上述のように、第２非磁性体層１２２は、積層方向のクラックに強いため、積層方向の破断強度の上限値となる押圧力Ｐ３までは、第２非磁性体層１２２内にクラックが進行しない。したがって、押圧力Ｐ３によるクラック１５０Ｐ３は、第２非磁性体層１２２の表面に留まり、第２非磁性体層１２２内まで進行しない。
【００４１】
押圧力Ｐ４は押圧力Ｐ３よりも高い。そして、この押圧力Ｐ４は、第２非磁性体層２１２の積層方向の破断強度の上限値よりも高い。この場合、クラック１５０Ｐ４は第２非磁性体層１２２を貫通し、第１磁性体層１１１に達する。第１磁性体層１１１は、焼結時の応力によって、積層方向にクラックが入りやすい。したがって、押圧力Ｐ４により、第１磁性体層１１１に達したクラック１５０Ｐ４は第１磁性体層１１１を貫通し、第１非磁性体層１２１の表面まで達する。
【００４２】
このように、本実施形態の積層構造であれば、押圧力Ｐ２から押圧力Ｐ３までの押圧力範囲に設定することで、クラックの進行を、マザー基板１００（積層体）の中間の第２非磁性体層１２２までにすることができる。すなわち、第３非磁性体層１２３の破断強度を超える押圧力以上であって、第２非磁性体層１２２の破断強度と第３非磁性体層１２３の破断強度とを合わせた破断強度、より正確には第２非磁性体層１２２の破断強度と第２磁性体層１１２の破断強度と第３非磁性体層１２３の破断強度とをあわせた破断強度未満とすればよい。
【００４３】
このような押圧力範囲は、第２非磁性体層１２２が上述のように積層方向に沿ったクラックに対して強いため、広い押圧力範囲に設定することができる。これにより、押圧力の設定範囲を広く取ることができ、押圧力の設定が容易になる。また、この押圧力範囲であれば、クラックを第２非磁性体層１２２までとすることができ、所望とする深さのクラックを安定して形成することができる。
【００４４】
しかしながら、本願発明の構成を用いない場合には、本願発明のように積層方向の途中でクラックの進行を留めることは容易ではない。言い換えれば、積層方向の途中の所望とする位置まで安定してクラックを形成することができない。図５は、他の積層構成を用いて押圧力を変化させた場合のクラックの進行を示す模式断面図である。図５（Ａ）〜図５（Ｄ）は磁性体層１１１Ｘの積層方向の両面にそれぞれ第１非磁性体層１２１、第３非磁性体層１２３が形成されたマザー基板１００Ｘの場合を示す。すなわち、本発明の構成に対して、積層方向の中間の非磁性体層が無い場合を示す。図５（Ｅ）〜図５（Ｈ）は磁性体層１１１Ｙのみから形成されたマザー基板１００Ｙの場合を示す。すなわち、本発明の構成に対して、非磁性体層が無い場合を示す。
【００４５】
図５（Ａ）〜図５（Ｄ）に示すように、中間の非磁性体層が無い場合、第３非磁性体層１２３を貫通する押圧力Ｐ２，Ｐ３，Ｐ４であれば、いずれの場合でも、クラック１５０Ｐ２，１５０Ｐ３，１５０Ｐ４は、磁性体層１１１Ｘを貫通し、第１非磁性体層１２１まで到達してしまう。すなわち、押圧力Ｐ２以上であれば、略分割された状態となってしまう。この場合、クラックの進行方向が不安定になり、きれいな断面が形成できない可能性が高くなる。
【００４６】
図５（Ｅ）〜図５（Ｈ）に示すように、非磁性体層が無い場合、押圧力Ｐ１，Ｐ２，Ｐ３，Ｐ４に応じてクラック１５０Ｐ１，１５０Ｐ２，１５０Ｐ３，１５０Ｐ４の進行距離は長くなる。しかしながら、磁性体層は積層方向へのクラックに対する強度が高くないため、押圧力とクラックの進行距離とを正確に一致させることができない。すなわち、所望とする深さのクラックを安定して形成することが容易ではない。
【００４７】
このように製造した積層型インダクタ素子は、図６は、個片化した積層型インダクタ素子１０の模式断面図である。図６に示すように、本実施形態の製造方法を用いれば、積層型インダクタ素子１０の側面、すなわち上述の方法で分割した面は、第３非磁性体層１２３、第２磁性体層１１２、および第２非磁性体層１２２に亘る間の壁面１６２が、クラック１５０によって形成される。また、第２非磁性体層１２２、第１磁性体層１１１、および第１非磁性体層１２１に亘る間の壁面１６１が、外部から曲げ応力による分割工程によって形成される。これらは、外部からの応力によって割れるものであり、フェライトの粒子間の結合が分離されて生じる割れである。したがって、ダイヤモンドスクライブによって粒界を無視して強制的に切断する工法よりも、分割面はあれにくく、表面の形状、品質も良好となる。したがって、きれいに分割された面となり、外形形状も品質も良好な積層型インダクタ素子となる。
【００４８】
また、ダイヤモンドスクライバー２００によってクラック１５０を発生させる工程を、マザー基板１００の焼成後に行うことで、従来の第２の工法のように、導体パターンに含まれるＡｇ（銀）等が端面に浮き出すことがない。これにより、異なる層に形成された導体パターン間の不要な短絡を防止できる。
【００４９】
また、クラック１５０が積層方向の中間位置まで進行していることで、分割工程において、マザー基板１００を容易に分割することができる。外部からの曲げ応力によって予期しない形状で分割されることを抑制することができる。
【００５０】
なお、製造ばらつきにより、ダイヤモンドスクライバー２００を第３非磁性体層１２３の表面に接触させる位置（スクライブ位置）と、溝１４０の位置とが、マザー基板１００を平面視して（積層方向に沿って見て）、一致しない場合がある。図７（Ａ），（Ｂ）は、スクライブ位置と溝１４０の位置が一致しない場合のクラックの進行の仕方を説明する図である。図７（Ａ），（Ｂ）に示すように、第３非磁性体層１２３、第２磁性体層１１２に生じるクラック１５１，１５３は、スクライブ位置から積層方向に沿って略真っ直ぐに進行する。このため、クラック１５１，１５３の第２非磁性体層１２２側の端点の位置は、マザー基板１００を平面視して（積層方向に沿って見て）、溝１４０の位置と一致しない。
【００５１】
このような状態でマザー基板１００を分割すると、分割によるクラック１５２は、クラック１５１の第２非磁性体層１２２側の端点から、溝１４０に向かって進行する。同様に、分割によるクラック１５４は、クラック１５３の第２非磁性体層１２２側の端点から、溝１４０に向かって進行する。すなわち、積層型インダクタ素子の端面（分割面）は、第２非磁性体層１２２を境界にして屈曲する構造となる。しかしながら、本発明の製造方法を用いることで、フェライトの粒界は破壊されないので、きれいな断面を得ることできる。このように、第２非磁性体層１２２を境界に端面が屈曲する形状は、上述の製造方法を用いることで特徴的に現れるものであり、逆に第２非磁性体層１２２を境界に端面が屈曲する積層型インダクタ素子であれば、上述の製造方法で製造したものと推定でき、上述の製造方法で得られる積層型インダクタ素子としての利点を有することができる。
【００５２】
上述の説明では、第２非磁性体層１２２が積層方向の略中央にある場合を示した。しかしながら、第２非磁性体層１２２の位置は、必要とするクラックの深さに応じて適宜設定すればよい。図８は、第２非磁性体層１２２の位置を変化させたマザー基板１００Ａの模式断面図である。マザー基板１００Ａは、上述のマザー基板１００に対して第１磁性体層１１１Ａが厚く、第２磁性体層１１２Ａが薄くなっている。このような構成では、上述のようにダイヤモンドスクライバー２００の押圧力を第２、第３非磁性体層１２２，１２３の破断強度に応じて設定することで、クラック１５０Ａを、マザー基板１００のクラック１５０よりも浅くすることができる。すなわち、積層方向の中間にある非磁性体層の位置を変化させることで、ダイヤモンドスクライバー２００によるクラックの深さを可変することができる。なお、このように積層方向の中間にある非磁性体層の位置を変化させたとしても、積層型インダクタ素子の電気的特性には殆ど変化がないことは、発明者によって実験的確認している。
【００５３】
これにより、積層型インダクタ素子としての特性を変化させることなく、マザー基板の厚みに応じた適正な位置（分割しやすく、きれいに個片化できる位置）までクラックを進行させるようにすることができる。
【００５４】
また、上述の説明では、中間の非磁性体層を一層だけ設けた場合を示したが、二層以上設けてもよい。図９は中間の非磁性体層を二層も受けたマザー基板１００Ｂの模式断面図である。
【００５５】
マザー基板１００Ｂは、第１非磁性体層１２１、第１磁性体層１１１Ｂ、第４非磁性体層１２２Ｂ２、第３磁性体層１１３Ｂ、第２非磁性体層１２２Ｂ１、第２磁性体層１１２Ｂ、第３非磁性体層１２３の順に積層された積層体からなる。第１磁性体層１１１Ｂ、第２磁性体層１１２Ｂ、第３磁性体層１１３Ｂには、インダクタとなる導体パターンが形成されている。
【００５６】
この状態において、ダイヤモンドスクライバー２００の押圧力を第２非磁性体層１２２Ｂ１に到達する程度に設定する。この場合、殆どのクラックは、図９のクラック１５０Ｂ１に示すように、第２非磁性体層１２２Ｂ１の表面で進行が停止する。ここで、例えば、製造ばらつき等によって押圧力が強くなった場合に、図９のクラック１５０Ｂ２に示すように、第２非磁性体層１２２Ｂ１を貫通することがある。しかしながら、第３非磁性体層１２２Ｂ２を設けておくことで、クラック１５０Ｂ２の進行を第３非磁性体層１２２Ｂ２の表面で停止させることができる。すなわち、所定の押圧力範囲であれば、クラックが積層方向の全長に亘って進行することを防止できる。
【００５７】
これにより、より確実にクラックの進行を積層方向の中間位置までにすることができる。
【符号の説明】
【００５８】
１０：積層型インダクタ素子、
１００，１００Ａ，１００Ｂ：マザー基板、
１１１，１１１Ａ，１１１Ｂ：第１磁性体層、
１１２，１１２Ａ，１１２Ｂ：第２磁性体層、
１１３Ｂ：第３磁性体層、
１２１：第１非磁性体層、
１２２，１２２Ｂ１：第２非磁性体層、
１２３：第３非磁性体層、
１２２Ｂ２：第４非磁性体層、
１３０：導体パターン、
１４０，１４１：溝、
１５０，１５０Ａ，１５０Ｂ１，１５０Ｂ２，１５１，１５２，１５３，１５４：クラック、
１６０：切り込み溝、
２００：ダイヤモンドスクライバー
【特許請求の範囲】
【請求項１】
磁性体シートを含む複数の絶縁性シートに対して導体パターンおよび内部配線パターンを形成する工程と、
前記絶縁性シートと、前記磁性体シートよりも線膨張係数の小さい非磁性体シートとを用いて、前記非磁性体シートを備える第１非磁性体層、前記磁性体シートを備える第１磁性体層、前記非磁性体シートを備える第２非磁性体層、前記磁性体シートを備える第２磁性体層、および前記非磁性体シートを備える第３非磁性体層を順に積層し、前記導体パターンを接続することでインダクタを形成し、該インダクタ内蔵型の積層体を形成する工程と、を有する積層型インダクタ素子の製造方法であって、
前記積層体は、複数のインダクタが配列されたマザー基板であり、
前記マザー基板の前記第１非磁性体層の表面に、該第１非磁性体層内に収まる深さからなる溝を、前記複数のインダクタを区分する境界に沿って、焼成前に形成する工程と、
焼成後の前記マザー基板の前記第３非磁性体層の表面側から、前記境界に略沿って所定の押圧力でスクライブ手段を接触させ、部分的なクラックを形成する工程と、
クラック形成後の前記マザー基板に対して外部から応力を加えることにより、個片の積層型インダクタ素子に分割する工程と、を有することを特徴とする積層型インダクタ素子の製造方法。
【請求項２】
前記部分的なクラックを形成する工程は、前記クラックが前記第２非磁性体層に達する押圧力で前記スクライブ手段を接触させている、請求項１に記載の積層型インダクタ素子の製造方法。
【請求項３】
前記積層体を形成する工程は、
前記第１磁性体層と前記第２非磁性体層との間に、前記磁性体シートを備える第３磁性体層、前記非磁性体シートを備える第４非磁性体層を、さらに積層する、請求項１または請求項２に記載の積層型インダクタ素子の製造方法。
【請求項４】
非磁性体を備える第１非磁性体層、磁性体を備える第１磁性体層、非磁性体を備える第２非磁性体層、磁性体を備える第２磁性体層、非磁性体を備える第３非磁性体層の順で積層された積層体を備え、該積層体の内部に導体パターンからなるインダクタが形成された積層型インダクタ素子であって、
前記積層方向に直交する端面の少なくとも一面は、前記第２非磁性体層の位置で、積層方向に沿って屈曲している、積層型インダクタ素子。
【請求項１】
磁性体シートを含む複数の絶縁性シートに対して導体パターンおよび内部配線パターンを形成する工程と、
前記絶縁性シートと、前記磁性体シートよりも線膨張係数の小さい非磁性体シートとを用いて、前記非磁性体シートを備える第１非磁性体層、前記磁性体シートを備える第１磁性体層、前記非磁性体シートを備える第２非磁性体層、前記磁性体シートを備える第２磁性体層、および前記非磁性体シートを備える第３非磁性体層を順に積層し、前記導体パターンを接続することでインダクタを形成し、該インダクタ内蔵型の積層体を形成する工程と、を有する積層型インダクタ素子の製造方法であって、
前記積層体は、複数のインダクタが配列されたマザー基板であり、
前記マザー基板の前記第１非磁性体層の表面に、該第１非磁性体層内に収まる深さからなる溝を、前記複数のインダクタを区分する境界に沿って、焼成前に形成する工程と、
焼成後の前記マザー基板の前記第３非磁性体層の表面側から、前記境界に略沿って所定の押圧力でスクライブ手段を接触させ、部分的なクラックを形成する工程と、
クラック形成後の前記マザー基板に対して外部から応力を加えることにより、個片の積層型インダクタ素子に分割する工程と、を有することを特徴とする積層型インダクタ素子の製造方法。
【請求項２】
前記部分的なクラックを形成する工程は、前記クラックが前記第２非磁性体層に達する押圧力で前記スクライブ手段を接触させている、請求項１に記載の積層型インダクタ素子の製造方法。
【請求項３】
前記積層体を形成する工程は、
前記第１磁性体層と前記第２非磁性体層との間に、前記磁性体シートを備える第３磁性体層、前記非磁性体シートを備える第４非磁性体層を、さらに積層する、請求項１または請求項２に記載の積層型インダクタ素子の製造方法。
【請求項４】
非磁性体を備える第１非磁性体層、磁性体を備える第１磁性体層、非磁性体を備える第２非磁性体層、磁性体を備える第２磁性体層、非磁性体を備える第３非磁性体層の順で積層された積層体を備え、該積層体の内部に導体パターンからなるインダクタが形成された積層型インダクタ素子であって、
前記積層方向に直交する端面の少なくとも一面は、前記第２非磁性体層の位置で、積層方向に沿って屈曲している、積層型インダクタ素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−１１５２２７（Ｐ２０１３−１１５２２７Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５９９２５（Ｐ２０１１−２５９９２５）
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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