説明

積層セラミック電子部品の製造方法

【課題】本発明は積層セラミック電子部品の製造方法に関する。
【解決手段】本発明はチップ状のセラミック素体を設ける段階と、上記セラミック素体の外側に第1外部電極を形成する段階と、上記第1外部電極上に導電性金属を含む第2外部電極を形成する段階と、上記第2外部電極上に金属を含む半田ペーストを塗布して金属コーティング膜を形成する段階とを含む積層セラミック電子部品の製造方法を提供する。
本発明による積層セラミック電子部品の製造方法は、外部電極上に銅(Cu)またはニッケル(Ni)メッキ層を形成することで、メッキ液浸透または銅(Cu)外部電極の浸出(leaching)不良を防ぎ、信頼性に優れた積層セラミック電子部品を具現することができる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は信頼性に優れた積層セラミック電子部品の製造方法に関する。
【背景技術】
【0002】
一般的にキャパシタ、インダクター、圧電体素子、バリスタ、またはサーミスターなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体と、本体内部に形成された内部電極と、上記内部電極と接続されるようにセラミック本体の表面に設置された外部電極とを備える。
【0003】
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層と、一誘電体層を介して対向配置される内部電極と、上記内部電極に電気的に接続された外部電極とを含む。
【0004】
積層セラミックキャパシタは小型でありながら高容量が保障され、実装が容易であるという長所により、コンピューター、PDA、携帯電話などの移動通信装置の部品として広く用いられている。
【0005】
最近では、電子製品が小型化及び多機能化するにつれ、チップ部品も小型化及び高機能化する傾向にあり、積層セラミックキャパシタも小さくて容量の大きい高容量製品が求められている。
【0006】
このような場合、外部電極層の厚さを減少させることで、全体チップサイズは同一に維持しながら積層セラミックキャパシタの小型化及び大容量化を試している。
【0007】
また、上記積層セラミック電子部品を基板上に実装する場合、実装が容易であるように外部電極上にニッケル/スズ(Ni/Sn)メッキを施す。
【0008】
一般的に、上記メッキ工程は電気メッキ(Electric Deposition)または電解メッキという方式で行われるが、この場合、メッキ液が内部に浸透したり、メッキ時に発生する水素ガスによって積層セラミック電子部品の信頼性が低下することがある。
【0009】
一方、上記の問題点を解決するために、溶融された半田ペースト(solder paste)を直接外部電極に塗布する方式が考案されたが、この場合、外部電極の銅(Cu)金属が溶融された半田ペーストと反応して浸出(leaching)現象が生じ、外部電極が剥れるという不良が発生する問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明は信頼性に優れた積層セラミック電子部品の製造方法に関する。
【課題を解決するための手段】
【0011】
本発明の一実施形態は、チップ状のセラミック素体を設ける段階と、上記セラミック素体の外側に第1外部電極を形成する段階と、上記第1外部電極上に導電性金属を含む第2外部電極を形成する段階と、上記第2外部電極上に金属を含む半田ペーストを塗布して金属コーティング膜を形成する段階とを含む積層セラミック電子部品の製造方法を提供する。
【0012】
上記第1外部電極は、銅(Cu)、ニッケル(Ni)、銀(Ag)及び銀−パラジウム(Ag−Pd)合金からなる群より選択された一つ以上を含んでよい。
【0013】
上記第2外部電極が含む導電性金属は、銅(Cu)及びニッケル(Ni)からなる群より選択された一つ以上であってよい。
【0014】
上記第2外部電極を形成する段階は、電気メッキ法により行うことができ、上記半田ペーストはスズ(Sn)を含んでよい。
【0015】
上記第2外部電極上に金属を含む半田ペーストを塗布して金属コーティング膜を形成する段階は、上記第2外部電極を上記半田ペーストにディッピング(dipping)することで行ってよい。
【0016】
上記セラミック素体は、複数の誘電体層及び内部電極層を交互に積層して設けることができ、上記外部電極は上記内部電極と電気的に接続されるように形成されてよい。
【0017】
本発明の他の実施形態は、チップ状のセラミック素体を設ける段階と、上記セラミック素体の外側に第1外部電極を形成する段階と、上記第1外部電極上に導電性金属を含む第2外部電極を形成する段階と、上記第2外部電極上にメッキ層を形成する段階とを含む積層セラミック電子部品の製造方法を提供する。
【0018】
上記第1外部電極は銅(Cu)、ニッケル(Ni)、銀(Ag)及び銀−パラジウム(Ag−Pd)合金からなる群より選択された一つ以上を含んでよい。
【0019】
上記第2外部電極が含む導電性金属は、銅(Cu)及びニッケル(Ni)からなる群より選択された一つ以上であってよい。
【0020】
上記第2外部電極を形成する段階は、電気メッキ法により行ってよい。
【0021】
上記メッキ層を形成する段階は、ニッケル(Ni)層及びスズ(Sn)層が電気メッキ法により順に形成されてよい。
【0022】
上記セラミック素体は複数の誘電体層及び内部電極層を交互に積層して設けることができ、上記外部電極は上記内部電極と電気的に接続されるように形成されてよい。
【発明の効果】
【0023】
本発明による積層セラミック電子部品の製造方法は、外部電極上に銅(Cu)またはニッケル(Ni)メッキ層を形成することで、メッキ液の浸透または銅(Cu)外部電極の浸出(leaching)不良を防ぎ、信頼性に優れた積層セラミック電子部品を具現することができる。
【図面の簡単な説明】
【0024】
【図1】本発明の一実施形態による積層セラミック電子部品の製造方法を概略的に示す工程図である。
【図2】本発明の他の実施形態による積層セラミック電子部品の製造方法を概略的に示す工程図である。
【図3】本発明の一実施形態による積層セラミックキャパシタの斜視図である。
【図4】本発明の一実施形態による図3のA−A’断面図である。
【図5】本発明の他の実施形態による図3のA−A’断面図である。
【発明を実施するための形態】
【0025】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。
【0026】
しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。
【0027】
従って、図面における要素の形状及び大きさなどは明確な説明のために誇張されることがあり、図面上の同じ符号で示される要素は同じ要素である。
【0028】
図1は本発明の一実施形態による積層セラミック電子部品の製造方法を概略的に示す工程図である。
【0029】
図3は本発明の一実施形態による積層セラミックキャパシタの斜視図である。
【0030】
図4は本発明の一実施形態による図3のA−A’断面図である。
【0031】
図1、図3及び図4を参照すると、本発明の一実施形態による積層セラミック電子部品の製造方法は、チップ状のセラミック素体10を設ける段階S1と、上記セラミック素体10の外側に第1外部電極31a、32aを形成する段階S2と、上記第1外部電極31a、32a上に導電性金属を含む第2外部電極31b、32bを形成する段階S3と、上記第2外部電極31b、32b上に金属を含む半田ペーストを塗布して金属コーティング膜31c、32cを形成する段階S4とを含んでよい。
【0032】
以下では、本発明の一実施形態による積層セラミック電子部品の製造方法を、積層セラミックキャパシタの製造方法で説明するが、これに制限されるものではない。
【0033】
本発明の一実施形態による積層セラミック電子部品の製造方法は、先ず、チップ状のセラミック素体10を設けることができるS1。
【0034】
上記セラミック素体10は直六面体であることができ、これに制限されない。
【0035】
上記チップ状のセラミック素体10を設ける段階は特に制限されず、一般的な製造方法により設けてよい。
【0036】
具体的には、セラミック粉末及び添加剤を含むスラリーを用いてセラミックグリーンシートを用意した後、導電性金属ペーストを用いて上記セラミックグリーンシート上に内部電極パターンを形成し、上記セラミックグリーンシートを積層、焼結することで、上記チップ状のセラミック素体10を設けてよい。
【0037】
上記セラミック素体10は複数の誘電体層1及び内部電極層21、22を交互に積層して設けてよい。
【0038】
次に、上記セラミック素体10の外側に第1外部電極31a、32aを形成してよいS2。
【0039】
上記第1外部電極31a、32aは銅(Cu)、ニッケル(Ni)、銀(Ag)及び銀−パラジウム(Ag−Pd)合金からなる群より選択された一つ以上を含んでよいが、これに制限されない。
【0040】
上記第1外部電極31a、32aは上記銅(Cu)、ニッケル(Ni)、銀(Ag)及び銀−パラジウム(Ag−Pd)合金からなる群より選択された一つ以上の粉末にガラスフリットを添加して用意した導電性ペーストを塗布してから焼成して形成することができる。
【0041】
上記導電性ペーストを塗布する方法は特に制限されず、例えば、ディッピング(dipping)法により行ってもよい。
【0042】
本発明の一実施形態によると、上記第1外部電極31a、32a上に導電性金属を含む第2外部電極31b、32bを形成してよいS3。
【0043】
上記第2外部電極31b、32bが含む導電性金属は、銅(Cu)及びニッケル(Ni)からなる群より選択された一つ以上であることができるが、これに制限されない。
【0044】
上記第2外部電極31b、32bを形成する段階は、電気メッキ法により行われてよい。
【0045】
上記第2外部電極31b、32bが上記第1外部電極31a、32a上に電気メッキ法により形成されることで、後述する上記第2外部電極31b、32b上に金属を含む半田ペーストを塗布して金属コーティング膜31c、32cを形成しても、第1外部電極31a、32aの浸出(leaching)不良を防ぐことができる。
【0046】
上記不良を防ぐことができるため、本発明の一実施形態による積層セラミックキャパシタの信頼性を向上させることができる。
【0047】
次に、上記第2外部電極31b、32b上に金属を含む半田ペーストを塗布して金属コーティング膜31c、32cを形成してよいS4。
【0048】
上記金属は、上記積層セラミック電子部品を基板上に実装するときその実装が容易であるように上記第2外部電極31b、32bに形成される金属コーティング膜31c、32cとして用いることができるものであれば、特に制限されず、例えば、スズ(Sn)であることができる。
【0049】
また、上記金属を含む半田ペーストはニッケル(Ni)をさらに含んでよい。
【0050】
本発明の一実施形態による積層セラミック電子部品の製造方法は、第2外部電極31b、32b上に金属コーティング膜31c、32cを形成するとき、電気メッキ方法を用いない。
【0051】
上記第2外部電極31b、32b上に金属コーティング膜31c、32cを形成する方法は特に制限されず、例えば、上記第2外部電極31b、32bを金属を含む半田ペーストにディッピング(dipping)することで形成してよい。
【0052】
具体的には、上記第2外部電極31b、32bの形成されたセラミック素体10を治具類に固定させた後、上記半田ペーストにディッピング(dipping)して形成してよい。
【0053】
上記第2外部電極31b、32b上に金属コーティング膜31c、32cを形成するのに電気メッキ(Electric Deposition)法を用いると、外部電極の厚さの薄膜化により外部電極の緻密でない部分にメッキ液が浸透することがある。
【0054】
上記メッキ液が外部電極の内部に浸透するため、メッキ液と内部電極との反応により生じる劣化により積層セラミック電子部品の信頼性に深刻な問題が発生し得る。
【0055】
また、上記外部電極内にメッキ液が入っていたり、セラミック素体の弱い部分をメッキ液が包んだ状態で電気メッキを適用すると、メッキ時に発生する水素による圧力で上記セラミック素体にクラック不良が発生することもある。
【0056】
本発明の一実施形態によると、上記第2外部電極31b、32b上に金属コーティング膜31c、32cを電気メッキ法により形成する代わりに、金属を含む半田ペーストにディッピング(dipping)して形成することで、上記問題を解決することができる。
【0057】
具体的には、本発明の一実施形態によると、外部電極の厚さを薄膜化しても外部電極上にディッピング(dipping)により金属コーティング膜31c、32cを形成するため、金属が内部電極まで浸透しない。
【0058】
また、電気メッキ法を用いないため、上記溶融金属と内部電極との反応により生じる劣化問題も発生しない。
【0059】
さらに、本発明の一実施形態によると、セラミック素体10のクラック発生を誘発する程度の水素ガスが発生しないため、積層セラミック素体の信頼性を大きく向上させることができる。
【0060】
また、本発明の一実施形態によると、上記第1外部電極31a、32bと金属コーティング膜31c、32cの間にはメッキ法により形成された第2外部電極31b、32bがあり、上記金属コーティング膜31c、32cと第1外部電極31a、32bとが反応する浸出(leaching)現象を防ぐため、信頼性に優れた積層セラミックキャパシタを具現することができる。
【0061】
図3における外部電極31、32は、上記第1外部電極31a、32a、第2外部電極31b、32b及び金属コーティング膜31c、32cを含んで形成されてもよいが、これに制限されない。
【0062】
図2は、本発明の他の実施形態による積層セラミック電子部品の製造方法を概略的に示す工程図である。
【0063】
図5は本発明の他の実施形態による図3のA−A’断面図である。
【0064】
図2及び図5を参照すると、本発明の他の実施形態による積層セラミック電子部品の製造方法は、チップ状のセラミック素体10を設ける段階S11と、上記セラミック素体10の外側に第1外部電極31a’、32a’を形成する段階S12と、上記第1外部電極31a’、32a’上に導電性金属を含む第2外部電極31b’、32b’を形成する段階S13と、上記第2外部電極31b’、32b’上にメッキ層31c’、32c’、31d’、32d’を形成する段階S14とを含んでよい。
【0065】
本発明の他の実施形態による積層セラミック電子部品の製造方法において、上述した本発明の一実施形態による積層セラミック電子部品の製造方法の説明と重なる部分の説明は省略する。
【0066】
上記第2外部電極31b’、32b’上にメッキ層31c’、32c’、31d’、32d’を形成する段階S14は、ニッケル(Ni)層31c’、32c’及びスズ(Sn)層31d’、32d’が電気メッキ法により順に形成されてよい。
【0067】
外部電極上にニッケル(Ni)層及びスズ(Sn)層が電気メッキ法により形成される場合、外部電極の厚さの薄膜化により外部電極の緻密でない部分にメッキ液が浸透することがある。
【0068】
上記メッキ液が外部電極の内部に浸透するため、メッキ液と内部電極との反応により生じる劣化によって積層セラミック電子部品の信頼性に深刻な問題が発生し得る。
【0069】
また、上記外部電極内にメッキ液が入っていたり、セラミック素体の弱い部分をメッキ液が包んだ状態で電気メッキを適用すると、メッキ時に発生する水素による圧力で上記セラミック素体にクラック不良が発生することもある。
【0070】
しかし、本発明の他の実施形態によると、上記第2外部電極31b’、32b’上に上記ニッケル(Ni)層31c’、32c’及びスズ(Sn)層31d’、32d’が電気メッキ法により形成されるため、メッキ液が外部電極の内部に浸透することができない。
【0071】
具体的には、上記第1外部電極31a’、32a’と上記ニッケル(Ni)層31c’、32c’及びスズ(Sn)層31d’、32d’との間にメッキ法により形成された第2外部電極31b’、32b’があり、上記第2外部電極31b’、32b’がメッキ液に対するバリアー(barrier)の役割をすることができる。
【0072】
従って、上記メッキ液が上記第1外部電極31a’、32a’の内部に浸透することができず、信頼性に優れた積層セラミック電子部品を製造することができる。
【0073】
また、上記第2外部電極31b’、32b’がバリアー(barrier)の役割をするため、メッキ時に発生する水素による圧力で上記セラミック素体に発生するクラック不良が発生しないこともある。
【0074】
上記セラミック素体10は複数の誘電体層1を積層してから焼結させたもので、隣接する誘電体層同士は境界を確認できないほど一体化されている。
【0075】
上記セラミック誘電体層1は、高い誘電率を有するセラミック材料からなることができ、これに制限されないが、例えば、チタン酸バリウム(BaTiO)系材料、鉛複合ペロブスカイト系材料またはチタン酸ストロンチウム(SrTiO)系材料などを使用してもよい。
【0076】
上記内部電極21、22は、上記複数の誘電体層1の積層過程において上記一誘電体層1の間に形成されたもので、焼結により一誘電体層1を介して上記セラミック素体10の内部に形成される。
【0077】
上記内部電極21、22は異なる極性を有する一対の電極であって、誘電体層1の積層方向に沿って対向配置され、誘電体層1により互いに電気的に絶縁されている。
【0078】
内部電極21、22の一端は、交互に上記セラミック素体10の両側面に露出する。
【0079】
上記セラミック素体10の側面に露出する内部電極21、22の一端は、上記第1外部電極31a’、32a’とそれぞれ電気的に連結される。
【0080】
上記内部電極21、22は導電性金属で形成され、上記導電性金属は特に制限されないが、例えば、銀(Ag)、鉛(Pb)、白金(Pt)、ニッケル(Ni)または銅(Cu)などがあり、これらを単独または2種以上を混合して用いることができる。
【0081】
以下では、本発明の他の実施形態による積層セラミックキャパシタの製造方法を各段階別に具体的に説明するが、本発明の範囲はこれに制限されない。
【0082】
先ず、複数のセラミックグリーンシートを用意する。
【0083】
上記セラミックグリーンシートはセラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μmの厚さを有するシート(sheet)状に製作する。
【0084】
そして、セラミックグリーンシートの表面に内部電極ペーストを塗布して内部電極パターンを形成する。
【0085】
上記内部電極パターンはスクリーン印刷法により形成されてよい。
【0086】
上記内部電極ペーストはニッケル(Ni)またはニッケル(Ni)合金からなる粉末を有機バインダー及び有機溶剤に分散させてペースト状にしたものである。
【0087】
上記有機バインダーとしては当業界で公知のものを使用することができ、これに制限されないが、例えば、セルロース系樹脂、エポキシ樹脂、アリール樹脂、アクリル樹脂、フェノール−ホルムアルデヒド樹脂、不飽和ポリエステル樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリイミド樹脂、アルキド樹脂またはロジンエステルなどのバインダーを使用してよい。
【0088】
また、有機溶剤も当業界で公知のものを使用することができ、これに制限されないが、例えば、ブチルカルビトール、ブチルカルビトールアセテート、テレピン油、α−テレピネオール、エチルセロソルブまたはブチルフタレートなどの溶剤を使用してよい。
【0089】
次に、内部電極パターンの形成されたセラミックグリーンシートを積層及び加圧し、積層されたセラミックグリーンシートと内部電極ペーストを圧着させる。
【0090】
このようにしてセラミックグリーンシートと内部電極ペーストが交互に積層されたセラミック積層体を製造する。
【0091】
次いで、セラミック積層体を1つのキャパシタに対応する領域ごとに切断する。
【0092】
このとき、第1及び第2内部電極パターンの一端が側面を通じて交互に露出するように切断する。
【0093】
その後、切断した積層体を、例えば、約1200℃で焼成してセラミック素体を製造する。
【0094】
セラミック素体を、水及び研磨媒体を含むバレル(barrel)内で表面研磨処理をする。
【0095】
表面研磨はセラミック積層体の製造段階で行ってもよい。
【0096】
次いで、セラミック素体の側面に露出した内部電極と電気的に連結されるように第1外部電極を形成する。
【0097】
外部電極の形成方法は特に制限されず、一般的な方法により形成してよい。
【0098】
次に、上記第1外部電極上に電気メッキ法により第2外部電極を形成してよい。
【0099】
上記第2外部電極はメッキ液に対してバリアー(barrier)の役割をすることができ、特に制限されないが、例えば、銅(Cu)及びニッケル(Ni)からなる群より選択された一つ以上を含んでよい。
【0100】
上記積層セラミックキャパシタを基板上に実装するときその実装が容易であるように第2外部電極上にニッケル(Ni)層及びスズ(Sn)層を電気メッキ法により形成してよい。
【0101】
本発明による積層セラミック電子部品の製造方法は、外部電極上に電気メッキ法を用いずに金属コーティング膜を形成したり、外部電極上にニッケル(Ni)層及びスズ(Sn)層をメッキ法により形成しても、バリアー(barrier)の役割をすることができる第2外部電極が上記金属コーティング膜またはメッキ層の下部にメッキ法により形成されているため、信頼性に優れた積層セラミック電子部品を具現することができる。
【0102】
本発明は上述した実施形態及び添付の図面により限定されるものではなく、添付の請求の範囲により限定される。従って、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な形態の置換、変形及び変更が可能であるということは当技術分野の通常の知識を有する者には自明であり、これも添付の請求の範囲に記載された技術的思想に属する。
【符号の説明】
【0103】
1 誘電体層
10 セラミック素体
21、22 第1及び第2内部電極
31、32 外部電極
31a、31a’、32a、32a’ 第1外部電極
31b、31b’、32b、32b’ 第2外部電極
31c、32c 金属コーティング膜
31c’、32c’ ニッケル(Ni)層
31d’、32d’ スズ(Sn)層

【特許請求の範囲】
【請求項1】
チップ状のセラミック素体を設ける段階と、
前記セラミック素体の外側に第1外部電極を形成する段階と、
前記第1外部電極上に導電性金属を含む第2外部電極を形成する段階と、
前記第2外部電極上に金属を含む半田ペーストを塗布して金属コーティング膜を形成する段階と、
を含む積層セラミック電子部品の製造方法。
【請求項2】
前記第1外部電極は、銅(Cu)、ニッケル(Ni)、銀(Ag)及び銀−パラジウム(Ag−Pd)合金からなる群より選択された一つ以上を含む請求項1に記載の積層セラミック電子部品の製造方法。
【請求項3】
前記第2外部電極が含む導電性金属は、銅(Cu)及びニッケル(Ni)からなる群より選択された一つ以上である請求項1に記載の積層セラミック電子部品の製造方法。
【請求項4】
前記第2外部電極を形成する段階は、電気メッキ法により行われる請求項1に記載の積層セラミック電子部品の製造方法。
【請求項5】
前記半田ペーストは、スズ(Sn)を含む請求項1に記載の積層セラミック電子部品の製造方法。
【請求項6】
前記第2外部電極上に金属を含む半田ペーストを塗布して金属コーティング膜を形成する段階は、前記第2外部電極を前記半田ペーストにディッピング(dipping)して行う請求項1に記載の積層セラミック電子部品の製造方法。
【請求項7】
前記セラミック素体は、複数の誘電体層及び内部電極層を交互に積層して用意する請求項1に記載の積層セラミック電子部品の製造方法。
【請求項8】
前記外部電極は、前記内部電極と電気的に接続されるように形成される請求項7に記載の積層セラミック電子部品の製造方法。
【請求項9】
チップ状のセラミック素体を設ける段階と、
前記セラミック素体の外側に第1外部電極を形成する段階と、
前記第1外部電極上に導電性金属を含む第2外部電極を形成する段階と、
前記第2外部電極上にメッキ層を形成する段階と、
を含む積層セラミック電子部品の製造方法。
【請求項10】
前記第1外部電極は、銅(Cu)、ニッケル(Ni)、銀(Ag)及び銀−パラジウム(Ag−Pd)合金からなる群より選択された一つ以上を含む請求項9に記載の積層セラミック電子部品の製造方法。
【請求項11】
前記第2外部電極が含む導電性金属は、銅(Cu)及びニッケル(Ni)からなる群より選択された一つ以上である請求項9に記載の積層セラミック電子部品の製造方法。
【請求項12】
前記第2外部電極を形成する段階は、電気メッキ法により行われる請求項9に記載の積層セラミック電子部品の製造方法。
【請求項13】
前記メッキ層を形成する段階は、ニッケル(Ni)層及びスズ(Sn)層が順に形成された請求項9に記載の積層セラミック電子部品の製造方法。
【請求項14】
前記メッキ層を形成する段階は、電気メッキ法により行う請求項9に記載の積層セラミック電子部品の製造方法。
【請求項15】
前記セラミック素体は、複数の誘電体層及び内部電極層を交互に積層して用意する請求項9に記載の積層セラミック電子部品の製造方法。
【請求項16】
前記外部電極は、前記内部電極と電気的に接続されるように形成される請求項15に記載の積層セラミック電子部品の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【公開番号】特開2013−98533(P2013−98533A)
【公開日】平成25年5月20日(2013.5.20)
【国際特許分類】
【出願番号】特願2012−137559(P2012−137559)
【出願日】平成24年6月19日(2012.6.19)
【出願人】(594023722)サムソン エレクトロ−メカニックス カンパニーリミテッド. (1,585)
【Fターム(参考)】